JP2547654B2 - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JP2547654B2 JP2547654B2 JP2171845A JP17184590A JP2547654B2 JP 2547654 B2 JP2547654 B2 JP 2547654B2 JP 2171845 A JP2171845 A JP 2171845A JP 17184590 A JP17184590 A JP 17184590A JP 2547654 B2 JP2547654 B2 JP 2547654B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- port
- data
- decoder
- standard
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
- G06F12/0684—Configuration or reconfiguration with feedback, e.g. presence or absence of unit detected by addressing, overflow detection
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Programmable Controllers (AREA)
- Information Transfer Systems (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はデータ処理装置、特にI/Oポートのアドレス
割り付けを変更できるものに関する。
割り付けを変更できるものに関する。
［従来の技術］ 従来より、パーソナルコンピュータ等においては、標
準ポートを利用して、プリンタ、RS−232C、フロッピー
ディスクドライブ（FDD）、ハードディスクドライブ（H
DD）等との接続を行っている。そして、この標準ポート
の数はユーザの要望によって異なるため、通常の場合本
体に拡張スロット（I/Oスロット）を設け、このI/Oスロ
ットに標準ポートを有する追加ボードを挿入することに
より、標準ポートを追加できるようになっている。
準ポートを利用して、プリンタ、RS−232C、フロッピー
ディスクドライブ（FDD）、ハードディスクドライブ（H
DD）等との接続を行っている。そして、この標準ポート
の数はユーザの要望によって異なるため、通常の場合本
体に拡張スロット（I/Oスロット）を設け、このI/Oスロ
ットに標準ポートを有する追加ボードを挿入することに
より、標準ポートを追加できるようになっている。
一方、プリンタ等の装置はパーソナルコンピュータに
おいて必要とする場合が多い。このため、このような標
準ポートは、本体において予め備えられている（標準装
備）場合が多い。
おいて必要とする場合が多い。このため、このような標
準ポートは、本体において予め備えられている（標準装
備）場合が多い。
このような場合において、I/Oスロットに追加するボ
ードが、標準装備の標準ポートと同一の機能を有する標
準ポートを有するものであった場合には、追加ボードに
おける標準ポートと本体に標準装備されている標準ポー
タトのアドレスが同一のものとなり、両者が競合して機
能できなくなるおそれがある。
ードが、標準装備の標準ポートと同一の機能を有する標
準ポートを有するものであった場合には、追加ボードに
おける標準ポートと本体に標準装備されている標準ポー
タトのアドレスが同一のものとなり、両者が競合して機
能できなくなるおそれがある。
そこで、通常の追加ボードにおいては、自己のアドレ
スを設定するためのDIPスイッチを有し、このDIPスイッ
チの操作によってI/Oアドレスを変更できるようになっ
ている。
スを設定するためのDIPスイッチを有し、このDIPスイッ
チの操作によってI/Oアドレスを変更できるようになっ
ている。
すなわち、追加ボードは、第４図に示すように、本体
側とのコネクタ部１、デコーダ２、標準ポート３、DIP
スイッチ４を有しており、本体側からアドレスバスＡを
介し供給されるアドレス信号がデコーダ２に入力され、
デコーダ２はアドレス信号が予め定められた所定の値
（予め設定されているアドレス）である場合に、標準ポ
ート３に対し選択されたことを示すコード信号（チップ
セレクト信号▲▼を供給する。
側とのコネクタ部１、デコーダ２、標準ポート３、DIP
スイッチ４を有しており、本体側からアドレスバスＡを
介し供給されるアドレス信号がデコーダ２に入力され、
デコーダ２はアドレス信号が予め定められた所定の値
（予め設定されているアドレス）である場合に、標準ポ
ート３に対し選択されたことを示すコード信号（チップ
セレクト信号▲▼を供給する。
ここで、標準ポートには、予め割り付けるべきI/Oア
ドレスが複数種類、例えば、プライマリアドレスとセカ
ンダリアドレスの２種類定められており、デコーダ２は
いずれのアドレスをもデコードできる構成となってい
る。
ドレスが複数種類、例えば、プライマリアドレスとセカ
ンダリアドレスの２種類定められており、デコーダ２は
いずれのアドレスをもデコードできる構成となってい
る。
そして、デコーダ２にはDIPスイッチ４が接続されて
おり、このDIPスイッチ４のオンオフによってデコーダ
２がデコードするI/Oアドレスを選択できる構成となっ
ている。なお、コネクタ3aは、プリンタ等の外部装置と
の接続を行うためのものである。
おり、このDIPスイッチ４のオンオフによってデコーダ
２がデコードするI/Oアドレスを選択できる構成となっ
ている。なお、コネクタ3aは、プリンタ等の外部装置と
の接続を行うためのものである。
実際に追加ボードにおける標準ポート３のアドレスを
割り付ける場合には、まず追加ボードのマニュアルより
これをセットする本体機種に応じたDIPスイッチの設定
について調べ、これに従ってDIPスイッチを操作するこ
とにより、追加ボードの標準ポート３のアドレスが本体
標準装備の標準ポートと同一とならないようにして、こ
れらの競合を防止していた。
割り付ける場合には、まず追加ボードのマニュアルより
これをセットする本体機種に応じたDIPスイッチの設定
について調べ、これに従ってDIPスイッチを操作するこ
とにより、追加ボードの標準ポート３のアドレスが本体
標準装備の標準ポートと同一とならないようにして、こ
れらの競合を防止していた。
［発明が解決しようとする課題］ しかしながら、追加ボードをセットする場合には、利
用者がDIPスイッチの設定について、マニュアル等を調
べなければならず、この作業が面倒であり、また設定を
誤ってしまう可能性もあった。更に、パーソナルコンピ
ュータ等においては新機種の追加が頻繁に行われるた
め、追加ボードのマニュアルに対応機種の記載がない場
合もある。このような場合には、本体及び追加ボードの
両方のマニュアルよりそれぞれの標準ポートのアドレス
について調べ、両者が競合しないように追加ボードのDI
Pスイッチの設定をしなければならず、この設定が非常
に困難であった。
用者がDIPスイッチの設定について、マニュアル等を調
べなければならず、この作業が面倒であり、また設定を
誤ってしまう可能性もあった。更に、パーソナルコンピ
ュータ等においては新機種の追加が頻繁に行われるた
め、追加ボードのマニュアルに対応機種の記載がない場
合もある。このような場合には、本体及び追加ボードの
両方のマニュアルよりそれぞれの標準ポートのアドレス
について調べ、両者が競合しないように追加ボードのDI
Pスイッチの設定をしなければならず、この設定が非常
に困難であった。
そこで、追加ボード使用時のDIPスイッチ設定等の作
業用を容易化（できれば省略）すると共に、設定ミスの
発生を防止することが望まれる。
業用を容易化（できれば省略）すると共に、設定ミスの
発生を防止することが望まれる。
本発明は、上記課題に鑑みなされたものであり、追加
ボード使用時にDIPスイッチの設定をしなくてもよいデ
ータ処理装置を提供することを目的とする。
ボード使用時にDIPスイッチの設定をしなくてもよいデ
ータ処理装置を提供することを目的とする。
［課題を解決するための手段］ 本発明に係るデータ処理装置は、割り付けるべきI/O
アドレスが予め複数種類定められている第１のI/Oポー
トと、追加のI/Oポートを接続するためのI/O接続部とを
備えたデータ処理装置において、前記第１のI/Oポート
の動作をディスエーブル状態にする制御手段と、該ディ
スエーブル状態において、第１のI/Oポートに割り付け
られるべきI/Oアドレスの少なくとも１つのアドレスに
アクセスし、前記追加のI/OポートにアクセスしたI/Oア
ドレスが割り付けられているかを検出する検出手段と、
前記検出により、追加のI/OポートにアクセスしたI/Oア
ドレスが割り付けられていることが検出された時には、
前記第１のI/Oポートに、前記予め定められているI/Oア
ドレスのうち前記検出手段で検出されたI/Oアドレスと
異なるアドレスを割り付け手段とを有することを特徴と
する。
アドレスが予め複数種類定められている第１のI/Oポー
トと、追加のI/Oポートを接続するためのI/O接続部とを
備えたデータ処理装置において、前記第１のI/Oポート
の動作をディスエーブル状態にする制御手段と、該ディ
スエーブル状態において、第１のI/Oポートに割り付け
られるべきI/Oアドレスの少なくとも１つのアドレスに
アクセスし、前記追加のI/OポートにアクセスしたI/Oア
ドレスが割り付けられているかを検出する検出手段と、
前記検出により、追加のI/OポートにアクセスしたI/Oア
ドレスが割り付けられていることが検出された時には、
前記第１のI/Oポートに、前記予め定められているI/Oア
ドレスのうち前記検出手段で検出されたI/Oアドレスと
異なるアドレスを割り付け手段とを有することを特徴と
する。
［作用］ 本発明に係るデータ処理装置によれば、制御手段によ
り複数あるI/Oポートのうち、第１のI/Oポートをディス
エーブルとする。この状態において、第１のI/Oポート
に割り付けられるべきI/Oアドレスの少なくとも１つの
アドレスにアクセスし、追加のI/Oポートにアクセスし
たI/Oアドレスが割り付けられているかを検出する。そ
して、割り付け手段により検出された追加のI/Oポート
についてのI/Oアドレスと異なるアドレスを第１のI/Oポ
ートに割り付ける。従って、第１のI/Oポートと追加のI
/Oポートのアドレスが重複するのを防止することができ
る。
り複数あるI/Oポートのうち、第１のI/Oポートをディス
エーブルとする。この状態において、第１のI/Oポート
に割り付けられるべきI/Oアドレスの少なくとも１つの
アドレスにアクセスし、追加のI/Oポートにアクセスし
たI/Oアドレスが割り付けられているかを検出する。そ
して、割り付け手段により検出された追加のI/Oポート
についてのI/Oアドレスと異なるアドレスを第１のI/Oポ
ートに割り付ける。従って、第１のI/Oポートと追加のI
/Oポートのアドレスが重複するのを防止することができ
る。
［実施例］ 以下、本発明に係るデータ処理装置について、図面に
基づいて説明する。
基づいて説明する。
第１図は、全体構成を示すブロック図であり、これら
は本体に内蔵されている。CPU5には16ビット（A0〜A1
5）のアクセス先を表すアドレス信号がのるアドレスガ
スＡ、IOW、IOR、MEMW、MEMW等の動作命令がのるコント
ロールバスＣ、８ビット（D0〜D7）のデータがのるデー
タバスＤが接続されている。また、追加ボードが挿入可
能な４つのI/Oスロット6a〜6dが設けられており、アド
レスバスＡ、コントロールバスＣ、データバスＤがそれ
ぞれ接続されている。なお、データバスＤは、プルアッ
プ手段Vpによって、すべてのビットがプルアップされて
いる。このため、データバスＤはデータがのっていない
ときには、すなわちFFH（すべて１）となる。
は本体に内蔵されている。CPU5には16ビット（A0〜A1
5）のアクセス先を表すアドレス信号がのるアドレスガ
スＡ、IOW、IOR、MEMW、MEMW等の動作命令がのるコント
ロールバスＣ、８ビット（D0〜D7）のデータがのるデー
タバスＤが接続されている。また、追加ボードが挿入可
能な４つのI/Oスロット6a〜6dが設けられており、アド
レスバスＡ、コントロールバスＣ、データバスＤがそれ
ぞれ接続されている。なお、データバスＤは、プルアッ
プ手段Vpによって、すべてのビットがプルアップされて
いる。このため、データバスＤはデータがのっていない
ときには、すなわちFFH（すべて１）となる。
一方、アドレスバスＡはデコーダ７の入力端に接続さ
れており、デコーダ７はアドレスバスＡのアドレスが所
定の値（例えば278H）となった時にデコーダ信号（チッ
プセレクト信号▲▼）として選択されたことを表す
信号を出力する。
れており、デコーダ７はアドレスバスＡのアドレスが所
定の値（例えば278H）となった時にデコーダ信号（チッ
プセレクト信号▲▼）として選択されたことを表す
信号を出力する。
デコーダ７の出力端は標準ポート８の入力端に接続さ
れており、チップセレクト信号▲▼が「Ｌ」の時に
標準ポート８は、データの入出力を行う。このために、
標準ポート８には、データバスＤ及びコントロールバス
Ｃも接続されている。
れており、チップセレクト信号▲▼が「Ｌ」の時に
標準ポート８は、データの入出力を行う。このために、
標準ポート８には、データバスＤ及びコントロールバス
Ｃも接続されている。
また、この標準ポート８は第２図のように、データバ
スＤが接続される書き込み及び読出し可能なデータレジ
スタ8a、レジスタ8aの出力をデータバスＤに返すかを否
かを制御するバッファ8b、書き込み指令の時にレジスタ
8aにデータ取り込み指令を発するオアゲート8c、読出し
指令の時にバッファ8bからの出力を許可するオアゲート
8d及び外部装置との接続のためのコネクタ8eを有してい
る。
スＤが接続される書き込み及び読出し可能なデータレジ
スタ8a、レジスタ8aの出力をデータバスＤに返すかを否
かを制御するバッファ8b、書き込み指令の時にレジスタ
8aにデータ取り込み指令を発するオアゲート8c、読出し
指令の時にバッファ8bからの出力を許可するオアゲート
8d及び外部装置との接続のためのコネクタ8eを有してい
る。
そこで、CPU5より標準ポート８へのデータ書き込み指
令が発生されると、アドレスバスＡが標準ポート８のア
ドレス値となり、デコーダ７からのチップセレクト信号
▲▼が「Ｌ」となる。また、書き込み指令に応じ
て、コントロールバスＣの信号IOWが「Ｌ」となるた
め、オアゲート8cの出力が「Ｌ」となり、レジスタ8aに
データバスＤのデータが取り込まれる。
令が発生されると、アドレスバスＡが標準ポート８のア
ドレス値となり、デコーダ７からのチップセレクト信号
▲▼が「Ｌ」となる。また、書き込み指令に応じ
て、コントロールバスＣの信号IOWが「Ｌ」となるた
め、オアゲート8cの出力が「Ｌ」となり、レジスタ8aに
データバスＤのデータが取り込まれる。
一方、CPU5より標準ポート８からのデータ読出し指令
が発生されると、上述の場合と同様にチップセレクト信
号▲▼が「Ｌ」となり、また読出し指令に応じてコ
ントロールバスＣの信号IORが「Ｌ」となるため、オア
ゲート8dの出力が「Ｌ」となる。そこで、バッファ8b9
出力が許可され、レジスタ8aの出力値がデータバスＤに
のる。これによって、CPU5が標準ポート８のレジスタ8a
に対し所望のデータを書き込むことができ、またレジス
タ8aに書き込まれているデータを読み出すことができ
る。
が発生されると、上述の場合と同様にチップセレクト信
号▲▼が「Ｌ」となり、また読出し指令に応じてコ
ントロールバスＣの信号IORが「Ｌ」となるため、オア
ゲート8dの出力が「Ｌ」となる。そこで、バッファ8b9
出力が許可され、レジスタ8aの出力値がデータバスＤに
のる。これによって、CPU5が標準ポート８のレジスタ8a
に対し所望のデータを書き込むことができ、またレジス
タ8aに書き込まれているデータを読み出すことができ
る。
なお、追加ボードの標準ポートの構成も第２図と同様
である。
である。
ここで、本実施例においては、デコーダ９、オアゲー
ト10、２ビットのアドレス切替えレジスタ11を有してい
る。そして、デコーダ９の入力端には、アドレスバスＡ
が接続されており、アドレスバスＡの値が所定値となっ
た時にデコーダ９は「Ｌ」を出力する。このデコーダ９
の出力はコントロールバスＣのIOW信号と共に、オアゲ
ート10に入力される。
ト10、２ビットのアドレス切替えレジスタ11を有してい
る。そして、デコーダ９の入力端には、アドレスバスＡ
が接続されており、アドレスバスＡの値が所定値となっ
た時にデコーダ９は「Ｌ」を出力する。このデコーダ９
の出力はコントロールバスＣのIOW信号と共に、オアゲ
ート10に入力される。
また、アドレス切替えレジスタ11はイネーブルビット
11aとアドレスセレクトビット11bの２つの記憶部からな
り、オアゲート10の出力は２つの記憶部のそれぞれのク
ロック入力に接続され、２つの記憶部のそれぞれのデー
タ入力端にはデータバスＤの２ビット（D0,D1）が１つ
ずつ接続されている。
11aとアドレスセレクトビット11bの２つの記憶部からな
り、オアゲート10の出力は２つの記憶部のそれぞれのク
ロック入力に接続され、２つの記憶部のそれぞれのデー
タ入力端にはデータバスＤの２ビット（D0,D1）が１つ
ずつ接続されている。
従って、CPU5よりのアドレス切替えレジスタ11のアド
レスを指定した書き込み指令により、デコーダ９が
「Ｌ」を出力し、また書き込み指令であるため、コント
ロールバスＣのIOWが「Ｌ」となり、オアゲート10の出
力も「Ｌ」となる。このため、アドレス切替えレジスタ
11のイネーブルビット11a及びアドレスセレクトビット1
1bにはそれぞれD0,D1バスのデータが取り込まれる。
レスを指定した書き込み指令により、デコーダ９が
「Ｌ」を出力し、また書き込み指令であるため、コント
ロールバスＣのIOWが「Ｌ」となり、オアゲート10の出
力も「Ｌ」となる。このため、アドレス切替えレジスタ
11のイネーブルビット11a及びアドレスセレクトビット1
1bにはそれぞれD0,D1バスのデータが取り込まれる。
そして、このアドレス切替えレジスタ11のイネーブル
ビット11a及びアドレスセレクトビット11bの出力は、イ
ネーブル信号、アドレスセレクト信号としてデコーダ７
に供給される。
ビット11a及びアドレスセレクトビット11bの出力は、イ
ネーブル信号、アドレスセレクト信号としてデコーダ７
に供給される。
デコーダ７においては、例えば、イネーブル信号が
「Ｌ」でなければデコーダ７の出力が「Ｌ」とならない
ようにゲートアを出力側に有している。そこで、イネー
ブルビット11aに記憶するデータによって、デコーダ７
からの出力の許可、禁止、すなわち標準ポート８に対す
るデータの書き込み、読出しの許可、禁止を制御するこ
とができる。
「Ｌ」でなければデコーダ７の出力が「Ｌ」とならない
ようにゲートアを出力側に有している。そこで、イネー
ブルビット11aに記憶するデータによって、デコーダ７
からの出力の許可、禁止、すなわち標準ポート８に対す
るデータの書き込み、読出しの許可、禁止を制御するこ
とができる。
また、デコーダ７は、例えばアドレス切替えレジスタ
11のアドレスセレクト信号が「Ｈ」の場合にはアドレス
がプライマリアドレス（例えば「278H」）の時にチップ
セレクト信号▲▼として「Ｌ」を出し、アドレスセ
レクト信号が「Ｌ」の場合にはセカンダリアドレス（例
えば378H）の時にチップセレクト信号▲▼として
「Ｌ」を出力するためのゲートを入力側に有している。
そこで、アドレスセレクトビット11bに記憶するデータ
によって、デコーダ７からのチップセレクト信号▲
▼として「Ｌ」の出力されるI/Oアドレスを変更するこ
とができる。
11のアドレスセレクト信号が「Ｈ」の場合にはアドレス
がプライマリアドレス（例えば「278H」）の時にチップ
セレクト信号▲▼として「Ｌ」を出し、アドレスセ
レクト信号が「Ｌ」の場合にはセカンダリアドレス（例
えば378H）の時にチップセレクト信号▲▼として
「Ｌ」を出力するためのゲートを入力側に有している。
そこで、アドレスセレクトビット11bに記憶するデータ
によって、デコーダ７からのチップセレクト信号▲
▼として「Ｌ」の出力されるI/Oアドレスを変更するこ
とができる。
以下、本実施例の動作について、第３図に基づいて説
明する。なお、この例では、I/O装置として、プリンタ
用I/Oを採用している。
明する。なお、この例では、I/O装置として、プリンタ
用I/Oを採用している。
電源が投入された際には、まずアドレス切替えレジス
タ11のイネーブルビット11aにデスエーブルのデータ
（例えば「０」）を書き込む（S1）。そして、CPU5が通
常用いるプリンタ用標準ポートのアドレス（プライマリ
アドレス）に対し、所定のデータ（FFH以外のデータ）
を書き込む（S2）。次に、データを書き込んだアドレス
の標準ポートのデータを読み出し（S3）、読出したデー
タがFFH（すべて１）が否かを判定する（S4）。
タ11のイネーブルビット11aにデスエーブルのデータ
（例えば「０」）を書き込む（S1）。そして、CPU5が通
常用いるプリンタ用標準ポートのアドレス（プライマリ
アドレス）に対し、所定のデータ（FFH以外のデータ）
を書き込む（S2）。次に、データを書き込んだアドレス
の標準ポートのデータを読み出し（S3）、読出したデー
タがFFH（すべて１）が否かを判定する（S4）。
ここで、S1において、標準設備の標準ポート８に対す
るアクセスは禁止されている。また、データバスＤはプ
ルアップ手段Vpによりすべて「１」にプルアップされて
いる。このため、I/Oスロット6a〜6dにプライマリアド
レスが割り付けられた標準ポートを有する追加ボードが
挿入されていなければ、読み出されたデータは「FFH」
となる。一方、I/Oスロット６にプライマリアドレスの
標準ポートを持つ追加ボードが挿入されていた場合に
は、S2で書き込んだデータが読み出される。
るアクセスは禁止されている。また、データバスＤはプ
ルアップ手段Vpによりすべて「１」にプルアップされて
いる。このため、I/Oスロット6a〜6dにプライマリアド
レスが割り付けられた標準ポートを有する追加ボードが
挿入されていなければ、読み出されたデータは「FFH」
となる。一方、I/Oスロット６にプライマリアドレスの
標準ポートを持つ追加ボードが挿入されていた場合に
は、S2で書き込んだデータが読み出される。
そこで、S4において、「Ｙ」となった場合には、アド
レス切替えレジスタ11のアドレスセレクトビット11bに
プライマリアドレスを指定するデータをセット（例えば
「１」とする（S5）。一方、S4で「Ｎ」であれば、追加
ボードとしてプライマリアドレスを有するものがセット
されていたのであるから、アドレスセレクトビット11b
にセカンダリアドレスを指定するデータ（例えば
「０」）を書き込む（S6）。
レス切替えレジスタ11のアドレスセレクトビット11bに
プライマリアドレスを指定するデータをセット（例えば
「１」とする（S5）。一方、S4で「Ｎ」であれば、追加
ボードとしてプライマリアドレスを有するものがセット
されていたのであるから、アドレスセレクトビット11b
にセカンダリアドレスを指定するデータ（例えば
「０」）を書き込む（S6）。
そして、アドレス切替えレジスタ11のイネーブルビッ
ト11aにイネーブルを指定するデータを書き込む（S
7）、デコーダ７の出力を許可する。
ト11aにイネーブルを指定するデータを書き込む（S
7）、デコーダ７の出力を許可する。
このようにして、プライマリアドレスの標準ポートを
有する追加ボードがなければ、標準装備の標準ポートの
アドレスをプライマリアドレスにセットし、プライマリ
アドレスの標準ポートを有する追加ボードがあった場合
には、標準装備の標準ポートのアドレスをセンカンダリ
アドレスにセットすることができる。
有する追加ボードがなければ、標準装備の標準ポートの
アドレスをプライマリアドレスにセットし、プライマリ
アドレスの標準ポートを有する追加ボードがあった場合
には、標準装備の標準ポートのアドレスをセンカンダリ
アドレスにセットすることができる。
従って、利用者が追加ボードのDIPスイッチを設定し
なくても、追加ボードと標準装備の標準ポートの競合を
回避することができる。
なくても、追加ボードと標準装備の標準ポートの競合を
回避することができる。
なお、上述の例では、アドレスセレクトビット11bを
１ビットとし、アドレス切替えを２種類としたが、アド
レスセレウトビット11bのビット数を増やすことによっ
て、アドレス切替えの種類を多くすることができる。
１ビットとし、アドレス切替えを２種類としたが、アド
レスセレウトビット11bのビット数を増やすことによっ
て、アドレス切替えの種類を多くすることができる。
更に、上述の例では、標準ポートをプリンタ用のI/O
としたが、外部FDD（フロッピディスクドライブ）用、R
S−232C（シリアルデータ伝送のためのインタフェー
ス）用等であってもよい。又、これらの標準ポートに
は、リセット時にFFH以外の所定の値をとるステータレ
ジスタ等のレジスタが存在するので、このレジスタを利
用してI/Oアドレスの検出を行っても良い。
としたが、外部FDD（フロッピディスクドライブ）用、R
S−232C（シリアルデータ伝送のためのインタフェー
ス）用等であってもよい。又、これらの標準ポートに
は、リセット時にFFH以外の所定の値をとるステータレ
ジスタ等のレジスタが存在するので、このレジスタを利
用してI/Oアドレスの検出を行っても良い。
例えば、外部FDDの場合には、電源投入後FDD内のフロ
ッピーディスクコントローラ（FDC）をソフト的にリセ
ットし、FDC内のステータスレジスタの内容を初期値（F
FHではない）とする。そして、FDC内のステータレジス
タの内容を読出し、これがFFHか否かを判断する。
ッピーディスクコントローラ（FDC）をソフト的にリセ
ットし、FDC内のステータスレジスタの内容を初期値（F
FHではない）とする。そして、FDC内のステータレジス
タの内容を読出し、これがFFHか否かを判断する。
読出したデータがFFHであれば、読出しを行ったその
アドレスにステータスレジスタがなく、追加ボードがな
いことを意味している。そこで、この結果に応じて、ア
ドレスセレクトビットの内容を設定することによって、
上述の場合と同様にI/O装置の競合を防止することがで
きる。
アドレスにステータスレジスタがなく、追加ボードがな
いことを意味している。そこで、この結果に応じて、ア
ドレスセレクトビットの内容を設定することによって、
上述の場合と同様にI/O装置の競合を防止することがで
きる。
また、外部RS−232Cの場合には、電源投入時にこれを
ハード的にリセットしてから、ステータレジスタの内容
を読み出す。そして、これがFFHか否かを判断すること
によって、上述の場合と同様に外部RS−232Cがあるか否
かを判定することができ、I/O装置の競合を防止するこ
とができる。
ハード的にリセットしてから、ステータレジスタの内容
を読み出す。そして、これがFFHか否かを判断すること
によって、上述の場合と同様に外部RS−232Cがあるか否
かを判定することができ、I/O装置の競合を防止するこ
とができる。
［発明の効果］ 以上説明したように、本発明に係るデータ処理装置に
よれば、装置内のI/Oポートへのアクセスを禁止できる
と共に、そのI/Oアドレスの割り付けを自動的に変更す
ることができる。つまり、追加された他のI/Oポートの
アドレスを認識することができ、もともと備えているI/
Oポートのアドレスを追加したものと競合しないものに
設定することができる。
よれば、装置内のI/Oポートへのアクセスを禁止できる
と共に、そのI/Oアドレスの割り付けを自動的に変更す
ることができる。つまり、追加された他のI/Oポートの
アドレスを認識することができ、もともと備えているI/
Oポートのアドレスを追加したものと競合しないものに
設定することができる。
従って、追加ボードにおけるDIPスイッチの設定を省
略することができる。
略することができる。
第１図は本発明の一実施例に係るデータ処理装置の概略
構成を示すブロック図、 第２図は同実施例における標準ポートの要部構成を示す
ブロック図、 第３図は同実施例の動作を説明するためのフローチャー
ト、 第４図は追加ボードの概略構成を示すブロック図であ
る。 ５……CPU 6a〜6d……I/Oスロット ７……デコーダ ８……標準ポート ９……デコーダ 11……アドレス切替えレジスタ
構成を示すブロック図、 第２図は同実施例における標準ポートの要部構成を示す
ブロック図、 第３図は同実施例の動作を説明するためのフローチャー
ト、 第４図は追加ボードの概略構成を示すブロック図であ
る。 ５……CPU 6a〜6d……I/Oスロット ７……デコーダ ８……標準ポート ９……デコーダ 11……アドレス切替えレジスタ
Claims (1)
- 【請求項１】割り付けるべきI/Oアドレスが予め複数種
類定められている第１のI/Oポートと、追加のI/Oポート
を接続するためのI/O接続部とを備えたデータ処理装置
において、 前記第１のI/Oポートの動作をディスエーブル状態にす
る制御手段と、 該ディスエーブル状態において、第１のI/Oポートに割
り付けられるべきI/Oアドレスの少なくとも１つのアド
レスにアクセスし、前記追加のI/Oポートにアクセスし
たI/Oアドレスが割り付けられているかを検出する検出
手段と、 前記検出により、追加のI/OポートにアクセスしたI/Oア
ドレスが割り付けられていることが検出された時には、
前記第１のI/Oポートに、前記予め定められているI/Oア
ドレスのうち前記検出手段で検出されたI/Oアドレスと
異なるアドレスを割り付け手段とを有することを特徴と
するデータ処理装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2171845A JP2547654B2 (ja) | 1990-06-29 | 1990-06-29 | データ処理装置 |
| US07/715,998 US5301276A (en) | 1990-06-29 | 1991-06-17 | Method and device for assigning I/O address in data processing apparatus |
| EP91305701A EP0465079B1 (en) | 1990-06-29 | 1991-06-24 | Method and device for assigning I/O address in data processing apparatus |
| DE69131823T DE69131823T2 (de) | 1990-06-29 | 1991-06-24 | Verfahren und Einrichtung zum Zuweisen von Ein-/ und Ausgabeadressen in einer Datenverarbeitungsanlage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2171845A JP2547654B2 (ja) | 1990-06-29 | 1990-06-29 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0460857A JPH0460857A (ja) | 1992-02-26 |
| JP2547654B2 true JP2547654B2 (ja) | 1996-10-23 |
Family
ID=15930837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2171845A Expired - Lifetime JP2547654B2 (ja) | 1990-06-29 | 1990-06-29 | データ処理装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5301276A (ja) |
| EP (1) | EP0465079B1 (ja) |
| JP (1) | JP2547654B2 (ja) |
| DE (1) | DE69131823T2 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2687489A1 (fr) * | 1992-02-13 | 1993-08-20 | Hewlett Packard Co | Bus de connexion de cartes d'extension a un systeme informatique et procede de test. |
| US5454078A (en) * | 1992-08-07 | 1995-09-26 | International Business Machines Corporation | System for sharing name among network adapters by, dynamically linking adapters having same logical name and maintaining linked state of remaining adapters |
| US5561813A (en) * | 1993-08-27 | 1996-10-01 | Advanced System Products, Inc. | Circuit for resolving I/O port address conflicts |
| GB2288953B (en) * | 1994-03-21 | 1998-08-05 | Peter Wolstenholme | Self-testing secure-transaction computer input-output bus |
| US5596728A (en) * | 1994-05-04 | 1997-01-21 | Compaq Computer Corporation | Method and apparatus for resolving resource conflicts after a portable computer has docked to an expansion base unit |
| US5787306A (en) * | 1994-05-18 | 1998-07-28 | National Semiconductor Corporation | Automatic assignment of I/O addresses in a computer system |
| JPH0830306A (ja) * | 1994-07-12 | 1996-02-02 | Rika Kogyo Kk | 制御装置 |
| DE4426294A1 (de) * | 1994-07-26 | 1996-02-01 | Michael Dr Gude | Adreß-Selktionsschaltung für PC-Karten |
| JP2691140B2 (ja) * | 1994-09-28 | 1997-12-17 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 情報処理装置及びその制御方法 |
| US5634075A (en) * | 1995-01-11 | 1997-05-27 | Cirrus Logic, Inc. | Backward compatibility for plug and play systems |
| US5787305A (en) * | 1995-04-25 | 1998-07-28 | Pc-Tel, Inc. | Host signal processing modem using a software simulation of a UART |
| US5566304A (en) * | 1995-05-08 | 1996-10-15 | Apple Computer, Inc. | Method of dynamic selection between immediate and delayed read access acknowledgement |
| US5781796A (en) * | 1995-06-06 | 1998-07-14 | Lg Semicon Co., Ltd. | System for automatic configuration of I/O base address without configuration program using readout data on common bus by responding device |
| US5832280A (en) * | 1995-10-05 | 1998-11-03 | International Business Machines Corporation | Method and system in a data processing system for interfacing an operating system with a power management controller. |
| US5802306A (en) * | 1995-10-31 | 1998-09-01 | International Business Machines Corporation | Supporting multiple client-server sessions from a protocol stack associated with a single physical adapter through use of a plurality of logical adapters |
| US5664221A (en) * | 1995-11-14 | 1997-09-02 | Digital Equipment Corporation | System for reconfiguring addresses of SCSI devices via a device address bus independent of the SCSI bus |
| JPH09179810A (ja) * | 1995-12-25 | 1997-07-11 | Matsushita Electric Works Ltd | ユニット選択装置 |
| DE19618802A1 (de) * | 1996-05-10 | 1997-11-13 | Kremer Merseburg Horst | Schnittstellenansteuerung |
| US5938776A (en) * | 1997-06-27 | 1999-08-17 | Digital Equipment Corporation | Detection of SCSI devices at illegal locations |
| US6820148B1 (en) * | 2000-08-17 | 2004-11-16 | Sandisk Corporation | Multiple removable non-volatile memory cards serially communicating with a host |
| TWI244594B (en) * | 2004-07-13 | 2005-12-01 | Quanta Comp Inc | Method for automatically assigning the address of communication ports and a blade server system |
| CN1877537A (zh) * | 2005-06-10 | 2006-12-13 | 鸿富锦精密工业（深圳）有限公司 | 外围部件互连设备信息识别系统及方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4556953A (en) * | 1982-02-24 | 1985-12-03 | Caprio A Ronald | Interchangeable interface circuitry arrangements for use with a data processing system |
| JPS60214063A (ja) * | 1984-04-09 | 1985-10-26 | Nec Corp | 情報処理装置 |
| US4775931A (en) * | 1984-05-11 | 1988-10-04 | Hewlett-Packard Company | Dynamically configured computing device |
| US4760553A (en) * | 1985-06-03 | 1988-07-26 | International Business Machines Corporation | Terminal system configuration tracing method and apparatus |
| DE3683778D1 (de) * | 1986-10-30 | 1992-03-12 | Ibm | Datenverarbeitungsanordnung mit vorrichtungen zur automatischen adresszuordnung zur adressierung von schnittstellenmodulen. |
| US5038320A (en) * | 1987-03-13 | 1991-08-06 | International Business Machines Corp. | Computer system with automatic initialization of pluggable option cards |
| JPS63289661A (ja) * | 1987-05-22 | 1988-11-28 | Oki Electric Ind Co Ltd | 入出力装置のアドレス割付け方法 |
| US4964038A (en) * | 1987-10-28 | 1990-10-16 | International Business Machines Corp. | Data processing system having automatic address allocation arrangements for addressing interface cards |
| JPH0223440A (ja) * | 1988-07-13 | 1990-01-25 | Toshiba Corp | パーソナルコンピュータ |
-
1990
- 1990-06-29 JP JP2171845A patent/JP2547654B2/ja not_active Expired - Lifetime
-
1991
- 1991-06-17 US US07/715,998 patent/US5301276A/en not_active Expired - Fee Related
- 1991-06-24 EP EP91305701A patent/EP0465079B1/en not_active Expired - Lifetime
- 1991-06-24 DE DE69131823T patent/DE69131823T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0460857A (ja) | 1992-02-26 |
| DE69131823T2 (de) | 2000-04-06 |
| US5301276A (en) | 1994-04-05 |
| EP0465079A2 (en) | 1992-01-08 |
| EP0465079B1 (en) | 1999-12-08 |
| DE69131823D1 (de) | 2000-01-13 |
| EP0465079A3 (en) | 1992-01-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2547654B2 (ja) | データ処理装置 | |
| US5530895A (en) | System and method for computer interface board identification by serially comparing identification address bits and asserting complementary logic patterns for each match | |
| US5724529A (en) | Computer system with multiple PC card controllers and a method of controlling I/O transfers in the system | |
| JP3364496B2 (ja) | 追加ボード | |
| US5129069A (en) | Method and apparatus for automatic memory configuration by a computer | |
| US4849931A (en) | Data processing system having interfacing circuits assigned to a common I/O port address by utilizing a specific bit line of a common bus | |
| US5027313A (en) | Apparatus for determining maximum usable memory size | |
| US5675761A (en) | Method and system for providing discontiguous drive support | |
| JPH0719237B2 (ja) | コンピュータアダプタカードおよびそれを用いるコンピュータシステム | |
| US6128718A (en) | Apparatus and method for a base address register on a computer peripheral device supporting configuration and testing of address space size | |
| WO1985002040A1 (en) | Microcomputer having an internal address mapper | |
| US5561813A (en) | Circuit for resolving I/O port address conflicts | |
| US5786885A (en) | Image processing system | |
| US5797032A (en) | Bus for connecting extension cards to a data processing system and test method | |
| JP4810409B2 (ja) | Ｖｍｅボード及びｃｒ／ｃｓｒレジスタのアクセス検知方法 | |
| JPH04336347A (ja) | メモリ装置 | |
| KR100198670B1 (ko) | 플러그 앤 플레이 시스템의 자동 제어 회로 | |
| JPS6074059A (ja) | 記憶装置アクセス制御方式 | |
| JPS60205644A (ja) | メモリアドレス拡張方式 | |
| EP0350917A2 (en) | Personal computer system capable of preventing contention in memory address space | |
| JP3525771B2 (ja) | バス・スヌープ制御回路 | |
| JPH05225361A (ja) | レジスタ書換え方式 | |
| JP2777236B2 (ja) | コンピュータシステムおよびコンピュータシステムの構成変更方法 | |
| JPH05101004A (ja) | マルチボードシステム | |
| JPS63268004A (ja) | プログラマブル・コントロ−ラ |