JP2540178B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Description
【発明の詳細な説明】 〔目 次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする問題点 問題点を解決するための手段 作用 実施例 本発明の実施例（第１〜３図） 発明の効果 〔概 要〕 半導体集積回路に関し、 負荷となる容量を減少させて実装密度の向上を図ると
ともに、配線抵抗を減少させて応答速度の高速化を図っ
た半導体集積回路を提供することを目的とし、 複数の論理演算ブロックと一つのクロックバッファと
を有し、前記論理演算ブロックのそれぞれは、入力ゲー
ト部、出力バッファ、一導電型の伝達トランジスタ及び
他導電型のプリチャージトランジスタを備え、前記入力
ゲート部は、複数の入力信号を論理演算して所定の選択
信号を生成し、前記伝達トランジスタは、ゲートに前記
選択信号を受けるとともに、ソース又はドレインの一方
に前記クロックバッファから出力されるクロック信号を
受け、かつ、ソース又はドレインの他方を前記出力バッ
ファの入力側に接続し、前記プリチャージトランジスタ
は、ゲートに前記クロック信号の逆相信号を受け、ドレ
インをＨレベル相当の電源電位に接続するとともに、ソ
ースを前記出力バッファの入力側に接続し、前記出力バ
ッファは、前記クロック信号に同期して前記選択信号と
同一論理の信号を出力することを特徴とする。
ともに、配線抵抗を減少させて応答速度の高速化を図っ
た半導体集積回路を提供することを目的とし、 複数の論理演算ブロックと一つのクロックバッファと
を有し、前記論理演算ブロックのそれぞれは、入力ゲー
ト部、出力バッファ、一導電型の伝達トランジスタ及び
他導電型のプリチャージトランジスタを備え、前記入力
ゲート部は、複数の入力信号を論理演算して所定の選択
信号を生成し、前記伝達トランジスタは、ゲートに前記
選択信号を受けるとともに、ソース又はドレインの一方
に前記クロックバッファから出力されるクロック信号を
受け、かつ、ソース又はドレインの他方を前記出力バッ
ファの入力側に接続し、前記プリチャージトランジスタ
は、ゲートに前記クロック信号の逆相信号を受け、ドレ
インをＨレベル相当の電源電位に接続するとともに、ソ
ースを前記出力バッファの入力側に接続し、前記出力バ
ッファは、前記クロック信号に同期して前記選択信号と
同一論理の信号を出力することを特徴とする。
本発明は、半導体集積回路に係り、詳しくは、多数の
単純な回路パターンが繰返されて構成された繰返し回
路、例えばゲートアレイやプログラマブル・ロジック・
アレイ等の半導体集積回路に関する。
単純な回路パターンが繰返されて構成された繰返し回
路、例えばゲートアレイやプログラマブル・ロジック・
アレイ等の半導体集積回路に関する。
近時、半導体集積回路は集積化が容易なディジタル値
を扱ういわゆるディジタル集積回路が主流をなしてお
り、扱うデータ量の増加に伴って、処理速度の高速化が
要求されている。例えば、半導体記憶装置、いわゆるメ
モリでは容量がメガビットの時代となり、データの入出
力に要する時間が無視できない。この場合、所定のメモ
リセルを選択するアドレスデコーダを構成するゲート素
子の数も増加して半導体集積回路のチップ面積に占める
割合が大きくなっており、チップ上の配線抵抗や分布容
量等による処理速度の低下が発生することもある。この
ような高い集積密度の半導体集積回路は単純な回路パタ
ーンの繰り返しにより実現されており、メモリの他、ゲ
ート・アレイやプログラマブル・ロジック・アレイ等各
種のアレイロジックが実用化されている。
を扱ういわゆるディジタル集積回路が主流をなしてお
り、扱うデータ量の増加に伴って、処理速度の高速化が
要求されている。例えば、半導体記憶装置、いわゆるメ
モリでは容量がメガビットの時代となり、データの入出
力に要する時間が無視できない。この場合、所定のメモ
リセルを選択するアドレスデコーダを構成するゲート素
子の数も増加して半導体集積回路のチップ面積に占める
割合が大きくなっており、チップ上の配線抵抗や分布容
量等による処理速度の低下が発生することもある。この
ような高い集積密度の半導体集積回路は単純な回路パタ
ーンの繰り返しにより実現されており、メモリの他、ゲ
ート・アレイやプログラマブル・ロジック・アレイ等各
種のアレイロジックが実用化されている。
また、ディジタル信号処理は、一般に基準となるタイ
ミングを指示するクロック信号に基づいて行われてお
り、前述のアドレスデコーダでは外部アドレスデータが
確定した後、クロック信号のタイミングに従って所定の
メモリセルが選択されている。このようなクロック信号
のタイミングはディジタル信号処理系が複雑かつ高速に
なるほど重要であり、わずかなタイミングのずれ、すな
わち、配線の抵抗、容量負荷等によるディレイがあって
も処理系に及ぼす影響は大きく、場合によっては正常な
処理が行われないこともある。したがって、クロック信
号のタイミングにディレイが発生する要因となる配線抵
抗および容量負荷等を減少させることに工夫が払われて
いる。
ミングを指示するクロック信号に基づいて行われてお
り、前述のアドレスデコーダでは外部アドレスデータが
確定した後、クロック信号のタイミングに従って所定の
メモリセルが選択されている。このようなクロック信号
のタイミングはディジタル信号処理系が複雑かつ高速に
なるほど重要であり、わずかなタイミングのずれ、すな
わち、配線の抵抗、容量負荷等によるディレイがあって
も処理系に及ぼす影響は大きく、場合によっては正常な
処理が行われないこともある。したがって、クロック信
号のタイミングにディレイが発生する要因となる配線抵
抗および容量負荷等を減少させることに工夫が払われて
いる。
また、半導体集積回路を構成するロジックにはある限
られた時間、例えばクロック信号がＨレベルの期間のみ
出力の論理レベルを保持するいわゆるダイナミックロジ
ックも用いられており、このようなダイナミックロジッ
クではクロック信号の速度に追従してディジタル処理が
行われるため、処理速度を向上させるためにはロジック
回路をクロック信号に対して速やかに応答させる必要が
ある。
られた時間、例えばクロック信号がＨレベルの期間のみ
出力の論理レベルを保持するいわゆるダイナミックロジ
ックも用いられており、このようなダイナミックロジッ
クではクロック信号の速度に追従してディジタル処理が
行われるため、処理速度を向上させるためにはロジック
回路をクロック信号に対して速やかに応答させる必要が
ある。
従来のこの種の半導体集積回路としては、例えば、前
述のようなメモリセルを選択するアドレスデコーダがあ
る。このアドレスデコーダではメモリセルを選択するタ
イミングを指示するクロック信号が入力されており、ク
ロック信号はアドレスデコーダを構成する各ゲート素子
の入力端子に導かれる。すなわち、一つのクロック信号
は多数のゲート素子に入力されており、MOSトランジス
タで構成されたゲートの場合は入力容量が大きいことか
らクロック信号をドライブする回路（以下、クロックド
ライバという）の負荷容量が増大する。したがって、高
速動作が要求された場合、ゲート幅を大きくして大きな
負荷電流を扱うことのできる高速用MOSトランジスタが
用いられ、レイアウト上もクロックドライバから各ゲー
ト素子までの距離がなるべく均等で最小となるように配
慮して設計されている。
述のようなメモリセルを選択するアドレスデコーダがあ
る。このアドレスデコーダではメモリセルを選択するタ
イミングを指示するクロック信号が入力されており、ク
ロック信号はアドレスデコーダを構成する各ゲート素子
の入力端子に導かれる。すなわち、一つのクロック信号
は多数のゲート素子に入力されており、MOSトランジス
タで構成されたゲートの場合は入力容量が大きいことか
らクロック信号をドライブする回路（以下、クロックド
ライバという）の負荷容量が増大する。したがって、高
速動作が要求された場合、ゲート幅を大きくして大きな
負荷電流を扱うことのできる高速用MOSトランジスタが
用いられ、レイアウト上もクロックドライバから各ゲー
ト素子までの距離がなるべく均等で最小となるように配
慮して設計されている。
しかしながら、このような従来の半導体集積回路にあ
っては、高速動作が要求された場合、ゲート幅を大きく
した高速用MOSトランジスタを用いていたため、実装密
度をより高めて配線抵抗や容量負荷を減少させることは
困難であるという問題点があった。
っては、高速動作が要求された場合、ゲート幅を大きく
した高速用MOSトランジスタを用いていたため、実装密
度をより高めて配線抵抗や容量負荷を減少させることは
困難であるという問題点があった。
すなわち、ゲート幅を大きくして高速動作させること
は素子自体の面積が大きくなることを意味している。ま
た、レイアウト上の制約も多く、場合によってはチップ
面積を有効に利用できないこともあり、実装密度の向上
には限界がある。
は素子自体の面積が大きくなることを意味している。ま
た、レイアウト上の制約も多く、場合によってはチップ
面積を有効に利用できないこともあり、実装密度の向上
には限界がある。
そこで本発明は、負荷容量を減少させて実装密度の向
上を図るとともに、配線抵抗を減少させて応答速度の高
速化を図った半導体集積回路を提供することを目的とし
ている。
上を図るとともに、配線抵抗を減少させて応答速度の高
速化を図った半導体集積回路を提供することを目的とし
ている。
本発明による半導体集積回路は上記目的達成のため、
複数の論理演算ブロックと一つのクロックバッファとを
有し、前記論理演算ブロックのそれぞれは、入力ゲート
部、出力バッファ、一導電型の伝達トランジスタ及び他
導電型のプリチャージトランジスタを備え、前記入力ゲ
ート部は、複数の入力信号を論理演算して所定の選択信
号を生成し、前記伝達トランジスタは、ゲートに前記選
択信号を受けるとともに、ソース又はドレインの一方に
前記クロックバッファから出力されるクロック信号を受
け、かつ、ソース又はドレインの他方を前記出力バッフ
ァの入力側に接続し、前記プリチャージトランジスタ
は、ゲートに前記クロック信号の逆相信号を受け、ドレ
インをＨレベル相当の電源電位に接続するとともに、ソ
ースを前記出力バッファの入力側に接続し、前記出力バ
ッファは、前記クロック信号に同期して前記選択信号と
同一論理の信号を出力することを特徴とする。又は、複
数の論理演算ブロックと一つのクロックバッファとを有
し、前記論理演算ブロックのそれぞれは、入力ゲート
部、出力バッファ、一導電型の伝達トランジスタ及び他
導電型のプリディスチャージトランジスタを備え、前記
入力ゲート部は、複数の入力信号を論理演算して所定の
選択信号を生成し、前記伝達トランジスタは、ゲートに
前記選択信号を受けるとともに、ソース又はドレインの
一方に前記クロックバッファから出力されるクロック信
号を受け、かつ、ソース又はドレインの他方を前記出力
バッファの入力側に接続し、前記プリディスチャージト
ランジスタは、ゲートに前記クロック信号の逆相信号を
受け、ドレインをＬレベル相当の電源電位に接続すると
ともに、ソースを前記出力バッファの入力側に接続し、
前記出力バッファは、前記クロック信号に同期して前記
選択信号と同一論理の信号を出力することを特徴とす
る。
複数の論理演算ブロックと一つのクロックバッファとを
有し、前記論理演算ブロックのそれぞれは、入力ゲート
部、出力バッファ、一導電型の伝達トランジスタ及び他
導電型のプリチャージトランジスタを備え、前記入力ゲ
ート部は、複数の入力信号を論理演算して所定の選択信
号を生成し、前記伝達トランジスタは、ゲートに前記選
択信号を受けるとともに、ソース又はドレインの一方に
前記クロックバッファから出力されるクロック信号を受
け、かつ、ソース又はドレインの他方を前記出力バッフ
ァの入力側に接続し、前記プリチャージトランジスタ
は、ゲートに前記クロック信号の逆相信号を受け、ドレ
インをＨレベル相当の電源電位に接続するとともに、ソ
ースを前記出力バッファの入力側に接続し、前記出力バ
ッファは、前記クロック信号に同期して前記選択信号と
同一論理の信号を出力することを特徴とする。又は、複
数の論理演算ブロックと一つのクロックバッファとを有
し、前記論理演算ブロックのそれぞれは、入力ゲート
部、出力バッファ、一導電型の伝達トランジスタ及び他
導電型のプリディスチャージトランジスタを備え、前記
入力ゲート部は、複数の入力信号を論理演算して所定の
選択信号を生成し、前記伝達トランジスタは、ゲートに
前記選択信号を受けるとともに、ソース又はドレインの
一方に前記クロックバッファから出力されるクロック信
号を受け、かつ、ソース又はドレインの他方を前記出力
バッファの入力側に接続し、前記プリディスチャージト
ランジスタは、ゲートに前記クロック信号の逆相信号を
受け、ドレインをＬレベル相当の電源電位に接続すると
ともに、ソースを前記出力バッファの入力側に接続し、
前記出力バッファは、前記クロック信号に同期して前記
選択信号と同一論理の信号を出力することを特徴とす
る。
このような構成において、まず、一つの論理演算ブロ
ックの動作に着目すると、クロック信号のＨレベル期間
では、プリチャージトランジスタがオンするため、出力
バッファの入力側がＨレベル相当の電源電位にプリチャ
ージされ、Ｈレベルになる。いま、入力ゲート部で選択
信号が生成されたとすると、この選択信号を受けて伝達
トランジスタがオンし、クロック信号のレベル（Ｈレベ
ル）が出力バッファの入力側に伝達されようとするが、
同入力側はすでにＨレベルにプリチャージされているた
め、伝達トランジスタから同入力側への電流、すなわち
クロックバッファからの駆動電流は流れない。かかる状
態は、すべての論理演算ブロックについても同様であ
る。
ックの動作に着目すると、クロック信号のＨレベル期間
では、プリチャージトランジスタがオンするため、出力
バッファの入力側がＨレベル相当の電源電位にプリチャ
ージされ、Ｈレベルになる。いま、入力ゲート部で選択
信号が生成されたとすると、この選択信号を受けて伝達
トランジスタがオンし、クロック信号のレベル（Ｈレベ
ル）が出力バッファの入力側に伝達されようとするが、
同入力側はすでにＨレベルにプリチャージされているた
め、伝達トランジスタから同入力側への電流、すなわち
クロックバッファからの駆動電流は流れない。かかる状
態は、すべての論理演算ブロックについても同様であ
る。
一方、クロック信号のＬレベル期間では、プリチャー
ジトランジスタ又はプリディスチャージトランジスタが
すべてオフ状態になる。いま、一つの入力ゲート部で選
択信号が生成されたとすると、この選択信号を受けて伝
達トランジスタがオンするが、現在のクロック信号はＬ
レベルであるから、このＬレベルに向けて出力バッファ
の入力側の電荷が引き抜かれる。すなわち、出力バッフ
ァの入力側からクロックバッファに向けて放電電流が流
れる。この放電電流は、クロックバッファの負荷電流で
あるので、結局、クロックバッファによって出力バッフ
ァの入力側（負荷容量）が駆動されることになる。ここ
で、クロックバッファの駆動負荷の大きさは、オン状態
の伝達トランジスタの個数で決まり、その個数は常に１
個であるから、駆動負荷はきわめて小さな値である。し
たがって、本願発明によれば、クロックバッファの駆動
負荷がきわめて小さいので、動作速度を犠牲にすること
なく、クロックバッファのサイズを縮小できる。又は、
同一のサイズであれば、より一層の高速動作を達成でき
る。
ジトランジスタ又はプリディスチャージトランジスタが
すべてオフ状態になる。いま、一つの入力ゲート部で選
択信号が生成されたとすると、この選択信号を受けて伝
達トランジスタがオンするが、現在のクロック信号はＬ
レベルであるから、このＬレベルに向けて出力バッファ
の入力側の電荷が引き抜かれる。すなわち、出力バッフ
ァの入力側からクロックバッファに向けて放電電流が流
れる。この放電電流は、クロックバッファの負荷電流で
あるので、結局、クロックバッファによって出力バッフ
ァの入力側（負荷容量）が駆動されることになる。ここ
で、クロックバッファの駆動負荷の大きさは、オン状態
の伝達トランジスタの個数で決まり、その個数は常に１
個であるから、駆動負荷はきわめて小さな値である。し
たがって、本願発明によれば、クロックバッファの駆動
負荷がきわめて小さいので、動作速度を犠牲にすること
なく、クロックバッファのサイズを縮小できる。又は、
同一のサイズであれば、より一層の高速動作を達成でき
る。
以下、本発明を図面に基づいて説明するが、説明の都
合上、最初に、第１図を参照しながら本実施例で用いる
基本ロジックを説明する。第１図において、図中（ａ）
はＬレベルを伝達する基本ロジックであり、図中（ｂ）
はＨレベルを伝達する基本ロジックである。これらは基
本ロジックを形成するMOSトランジスタの特性を考慮し
た場合、ＬレベルおよびＨレベルの伝達にそれぞれ適し
た構成とすることが望ましいためであるが、詳細は後述
する。
合上、最初に、第１図を参照しながら本実施例で用いる
基本ロジックを説明する。第１図において、図中（ａ）
はＬレベルを伝達する基本ロジックであり、図中（ｂ）
はＨレベルを伝達する基本ロジックである。これらは基
本ロジックを形成するMOSトランジスタの特性を考慮し
た場合、ＬレベルおよびＨレベルの伝達にそれぞれ適し
た構成とすることが望ましいためであるが、詳細は後述
する。
第１図（ａ）は基本ロジックであり、データ信号INは
Ｎチャネル（以下、単にNchという）のMOSトランジスタ
（以下、単にTrという）１のゲートに接続されており、
Tr1のソースにはクロック信号CK1が入力される。Tr1の
ドレインからは出力信号OUTが取り出され、Tr1のドレイ
ンにはＰチャネル（以下、単にPchという）のTr2のソー
スが接続される。Tr2のドレインには高レベルの電源電
圧Vccが印加され、Tr2のゲートにはクロック信号▲
▼が入力される。なお、出力信号OUTは後段のTrのゲ
ート容量をドライブするものであるが、図中ではこの後
段のTrは省略してある。Tr2はクロック信号▲▼
がＬレベルの期間導通し、後段のTrのゲート容量を予め
プリチャージして出力信号OUTをＨレベル、すなわち電
源電圧Vccにする。
Ｎチャネル（以下、単にNchという）のMOSトランジスタ
（以下、単にTrという）１のゲートに接続されており、
Tr1のソースにはクロック信号CK1が入力される。Tr1の
ドレインからは出力信号OUTが取り出され、Tr1のドレイ
ンにはＰチャネル（以下、単にPchという）のTr2のソー
スが接続される。Tr2のドレインには高レベルの電源電
圧Vccが印加され、Tr2のゲートにはクロック信号▲
▼が入力される。なお、出力信号OUTは後段のTrのゲ
ート容量をドライブするものであるが、図中ではこの後
段のTrは省略してある。Tr2はクロック信号▲▼
がＬレベルの期間導通し、後段のTrのゲート容量を予め
プリチャージして出力信号OUTをＨレベル、すなわち電
源電圧Vccにする。
いま、データ信号INがＨレベルであるとき、クロック
信号CK1がＬレベルになるとTr1が導通し、後段のTrにプ
リチャージされた電荷はTr1のチャネルを通りクロック
信号CK1のドライバへ放出される。すなわち、Tr1が導通
したときのみ後段のTrゲート容量がクロック信号CK1の
負荷となり、クロック信号CK1がＬレベルの期間だけ出
力信号OUTがＬレベルとなる。一方、Tr1が絶縁状態のと
きはクロック信号CK1と出力信号OUTの間は遮断されてお
り、後段のTrのゲート容量はクロック信号CK1の負荷と
はならない。すなわち、Tr1が導通したとき、換言する
とデータ信号INがＨレベルでかつクロック信号CK1がＬ
レベルとなったときのみ、後段のTrがクロック信号CK1
の負荷となる。したがって、データ信号INがＬレベルで
後段に伝達する必要がないときは後段のTrのゲート容量
がクロック信号CK1の負荷とならない。すなわち、信号
データがＨレベルとなって後段に伝達する必要があると
きのみ、クロック信号CK1に負荷が加わるのでクロック
信号CK1をドライブする回路（以下、単にクロックドラ
イバという）の負荷を軽減することができる。その結
果、クロックドライバを形成するTrを特別に大型化させ
る必要がなくなり、チップ専有面積を削減することがで
きるとともに、レイアウト上の自由度を拡大することが
できる。すなわち、高速動作を行いつつ実装密度の向上
を図ることを意図するものである。
信号CK1がＬレベルになるとTr1が導通し、後段のTrにプ
リチャージされた電荷はTr1のチャネルを通りクロック
信号CK1のドライバへ放出される。すなわち、Tr1が導通
したときのみ後段のTrゲート容量がクロック信号CK1の
負荷となり、クロック信号CK1がＬレベルの期間だけ出
力信号OUTがＬレベルとなる。一方、Tr1が絶縁状態のと
きはクロック信号CK1と出力信号OUTの間は遮断されてお
り、後段のTrのゲート容量はクロック信号CK1の負荷と
はならない。すなわち、Tr1が導通したとき、換言する
とデータ信号INがＨレベルでかつクロック信号CK1がＬ
レベルとなったときのみ、後段のTrがクロック信号CK1
の負荷となる。したがって、データ信号INがＬレベルで
後段に伝達する必要がないときは後段のTrのゲート容量
がクロック信号CK1の負荷とならない。すなわち、信号
データがＨレベルとなって後段に伝達する必要があると
きのみ、クロック信号CK1に負荷が加わるのでクロック
信号CK1をドライブする回路（以下、単にクロックドラ
イバという）の負荷を軽減することができる。その結
果、クロックドライバを形成するTrを特別に大型化させ
る必要がなくなり、チップ専有面積を削減することがで
きるとともに、レイアウト上の自由度を拡大することが
できる。すなわち、高速動作を行いつつ実装密度の向上
を図ることを意図するものである。
第１図（ｂ）は同図（ａ）がＬレベルを伝達するロジ
ックであったのに対し、Ｈレベルを伝達するものであ
り、基本的な考え方は同一である。但し、同図（ａ）で
はTr1がクロック信号CK1に基づいてデータ信号INを伝達
するNchのトランジスタ（以下、トランスファトランジ
スタ:TFTrという）であったのに対し、同図（ｂ）ではT
FTrとしてPchのTr11が設けられる。また、同図（ａ）で
はTr2がプリチャージを行うPchのトランジスタ（以下、
プリチャージトランジスタ:PCTrという）であったのに
対し、同図（ｂ）では出力信号OUTを予めＬレベル（GND
電位）に設定するプリディスチャージトランジスタ（以
下、PDTrという）としてNchのTr12が設けられる。この
場合、クロック信号CK2がＨレベルの期間にプリディス
チャージを行っておき、データ信号▲▼がＬレベル
でクロック信号▲▼がＨレベルとなると、出力信
号OUTがＨレベルとなる。すなわち、Tr11が導通したと
きのみ、クロック信号CK1に対して後段のTrのゲート容
量が負荷となり、Tr11が遮断状態のときは負荷とならな
い。したがって、同図（ａ）と同一の効果が期待でき
る。
ックであったのに対し、Ｈレベルを伝達するものであ
り、基本的な考え方は同一である。但し、同図（ａ）で
はTr1がクロック信号CK1に基づいてデータ信号INを伝達
するNchのトランジスタ（以下、トランスファトランジ
スタ:TFTrという）であったのに対し、同図（ｂ）ではT
FTrとしてPchのTr11が設けられる。また、同図（ａ）で
はTr2がプリチャージを行うPchのトランジスタ（以下、
プリチャージトランジスタ:PCTrという）であったのに
対し、同図（ｂ）では出力信号OUTを予めＬレベル（GND
電位）に設定するプリディスチャージトランジスタ（以
下、PDTrという）としてNchのTr12が設けられる。この
場合、クロック信号CK2がＨレベルの期間にプリディス
チャージを行っておき、データ信号▲▼がＬレベル
でクロック信号▲▼がＨレベルとなると、出力信
号OUTがＨレベルとなる。すなわち、Tr11が導通したと
きのみ、クロック信号CK1に対して後段のTrのゲート容
量が負荷となり、Tr11が遮断状態のときは負荷とならな
い。したがって、同図（ａ）と同一の効果が期待でき
る。
以下、上記基本ロジックを用いた実施例を説明する。
第２図は本発明に係る半導体集積回路の実施例を示す
図であり、基本ロジックをメモリセルのアドレスデコー
ダに適用したものである。
図であり、基本ロジックをメモリセルのアドレスデコー
ダに適用したものである。
まず、構成を説明する。第２図（ａ）において、21は
NAND型アドレスデコーダであり、NAND型アドレスデコー
ダ21は多数のデコーダ（論理演算ブロック）22a〜22nか
ら構成される。デコーダ22aは２入力のANDゲート（入力
ゲート部）23a、NchのMOSトランジスタ（一導電型の伝
達トランジスタ；以下、TFTrと略す）24a、PchのMOSト
ランジスタ（他導電型のプリチャージトランジスタ；以
下、PCTrと略す）25aおよび出力バッファ26aからなる。
ANDゲート23aの入力にはアドレス信号がそれぞれ入力さ
れ、各アドレス信号がＨレベルになったときのみANDゲ
ート23aの出力がＨレベルとなる。ANDゲート23aの出力
はTFTr24aのゲートに接続されており、TFTr24aのドレイ
ンには出力バッファ26aの入力端子が接続される。出力
バッファ26aの入力端子にはPCTr25aのソースが接続さ
れ、PCTr25aのドレインには電源電圧Vccが印加される。
なお、他のデコーダ22b〜22nも内部構成は同一であり、
デコーダ22nについては内部素子を23n〜26nの番号を付
して表している。各デコーダ22a〜22nは▲▼に
従ってデコードデータを出力しており、クロック信号CL
K1はクロックドライバ（クロックバッファ）27から出力
される。クロックドライバ27はクロック信号CLK1を反転
させて各デコーダ22a〜22nのTFTr24a〜24nのソースに入
力する。すなわち、クロックドライバ27は多数のTFTr24
a〜24nに接続される。また、クロック信号▲▼
は各デコーダ22a〜22nのPCTr25a〜25nのゲートに入力さ
れている。なお、この信号は図中破線で示すように、ク
ロックドライバ27の入力側から分枝させて与えてもよ
い。
NAND型アドレスデコーダであり、NAND型アドレスデコー
ダ21は多数のデコーダ（論理演算ブロック）22a〜22nか
ら構成される。デコーダ22aは２入力のANDゲート（入力
ゲート部）23a、NchのMOSトランジスタ（一導電型の伝
達トランジスタ；以下、TFTrと略す）24a、PchのMOSト
ランジスタ（他導電型のプリチャージトランジスタ；以
下、PCTrと略す）25aおよび出力バッファ26aからなる。
ANDゲート23aの入力にはアドレス信号がそれぞれ入力さ
れ、各アドレス信号がＨレベルになったときのみANDゲ
ート23aの出力がＨレベルとなる。ANDゲート23aの出力
はTFTr24aのゲートに接続されており、TFTr24aのドレイ
ンには出力バッファ26aの入力端子が接続される。出力
バッファ26aの入力端子にはPCTr25aのソースが接続さ
れ、PCTr25aのドレインには電源電圧Vccが印加される。
なお、他のデコーダ22b〜22nも内部構成は同一であり、
デコーダ22nについては内部素子を23n〜26nの番号を付
して表している。各デコーダ22a〜22nは▲▼に
従ってデコードデータを出力しており、クロック信号CL
K1はクロックドライバ（クロックバッファ）27から出力
される。クロックドライバ27はクロック信号CLK1を反転
させて各デコーダ22a〜22nのTFTr24a〜24nのソースに入
力する。すなわち、クロックドライバ27は多数のTFTr24
a〜24nに接続される。また、クロック信号▲▼
は各デコーダ22a〜22nのPCTr25a〜25nのゲートに入力さ
れている。なお、この信号は図中破線で示すように、ク
ロックドライバ27の入力側から分枝させて与えてもよ
い。
次に、作用を説明する。NAND型アドレスデコーダ22は
外部アドレスデータが設定されると、該当するメモリセ
ルを選択するものである。ここで、説明の都合上、デコ
ーダ22aについての作用を先に説明すると、ANDゲート23
aに入力されるアドレス信号が全てＨレベルとなったと
きに出力バッファ26aの出力がＨレベルとなる。このと
き、ANDゲート23aの出力はＨレベルとなっており、TFTr
24aのゲートもＨレベルである。
外部アドレスデータが設定されると、該当するメモリセ
ルを選択するものである。ここで、説明の都合上、デコ
ーダ22aについての作用を先に説明すると、ANDゲート23
aに入力されるアドレス信号が全てＨレベルとなったと
きに出力バッファ26aの出力がＨレベルとなる。このと
き、ANDゲート23aの出力はＨレベルとなっており、TFTr
24aのゲートもＨレベルである。
いま、クロック信号CLK1がＬレベルであるとすると、
PCTr25aが導通し出力バッファ26の入力容量を電源電圧V
ccまでプリチャージする。このとき、クロック信号CLK1
はＨレベルとなっているので、TFTr24aは遮断状態にな
っている。したがって、出力バッファ26aの入力側はＨ
レベルであり、デコーダ22aの出力はＬレベルである。
クロック信号CLK1がＨレベルになるとPCTr25aは遮断状
態となり、TFTr24aはドレイン、ソース間に出力バッフ
ァ26aの入力側のプリチャージ電圧（Vcc）が加わって導
通する。したがって、出力バッファ26aの入力側からTFT
r24aのチャネルを介してクロックドライバ27の出力側へ
電流が流れる。このとき、クロックドライバ27に負荷が
加わる。一方、TFTr24aのドレイン、ソース間にプリチ
ャージ電圧が印加されてもTFTr24aのゲートがＨレベル
でないときはTFTr24aは導通しない。したがって、出力
バッファ26aの入力側のプリチャージ電圧はディスチャ
ージされずクロックドライバ27に負荷はかからない。す
なわち、前記基本原理で示したようにANDゲート23aの出
力がＨレベル、換言すればメモリセルを選択する必要が
生じたデコーダ22aの出力バッファ26aのみがクロックド
ライバ27の負荷となる。因みに、従来のNAND型アドレス
デコーダは同図（ｂ）に示すようにクロック信号CLK1の
クロックドライバ（インバータ28a、28bで構成される）
28が全てのNANDゲート29a〜29nをドライブする構成とな
っていたため、クロックドライバ28の負荷は各NANDゲー
ト29a〜29nの入力容量とNANDゲート29a〜29nの数の積で
表される値が常に加わっていた。したがって、高速応答
性を確保するためにはクロックドライバ28の出力段を構
成するTrを大型化する必要が生じ、レイアウト上の制約
や実装密度の低下を招来する原因となっていた。
PCTr25aが導通し出力バッファ26の入力容量を電源電圧V
ccまでプリチャージする。このとき、クロック信号CLK1
はＨレベルとなっているので、TFTr24aは遮断状態にな
っている。したがって、出力バッファ26aの入力側はＨ
レベルであり、デコーダ22aの出力はＬレベルである。
クロック信号CLK1がＨレベルになるとPCTr25aは遮断状
態となり、TFTr24aはドレイン、ソース間に出力バッフ
ァ26aの入力側のプリチャージ電圧（Vcc）が加わって導
通する。したがって、出力バッファ26aの入力側からTFT
r24aのチャネルを介してクロックドライバ27の出力側へ
電流が流れる。このとき、クロックドライバ27に負荷が
加わる。一方、TFTr24aのドレイン、ソース間にプリチ
ャージ電圧が印加されてもTFTr24aのゲートがＨレベル
でないときはTFTr24aは導通しない。したがって、出力
バッファ26aの入力側のプリチャージ電圧はディスチャ
ージされずクロックドライバ27に負荷はかからない。す
なわち、前記基本原理で示したようにANDゲート23aの出
力がＨレベル、換言すればメモリセルを選択する必要が
生じたデコーダ22aの出力バッファ26aのみがクロックド
ライバ27の負荷となる。因みに、従来のNAND型アドレス
デコーダは同図（ｂ）に示すようにクロック信号CLK1の
クロックドライバ（インバータ28a、28bで構成される）
28が全てのNANDゲート29a〜29nをドライブする構成とな
っていたため、クロックドライバ28の負荷は各NANDゲー
ト29a〜29nの入力容量とNANDゲート29a〜29nの数の積で
表される値が常に加わっていた。したがって、高速応答
性を確保するためにはクロックドライバ28の出力段を構
成するTrを大型化する必要が生じ、レイアウト上の制約
や実装密度の低下を招来する原因となっていた。
上記の不具合を具体的に説明すると、次のようにな
る。すなわち、負荷容量が大きい場合、配線抵抗および
クロックドライバ28の出力インピーダンスの和と負荷容
量の積で決まる遅延時定数が大きくなるため、高速動作
を行うためには配線抵抗およびクロックドライバ28の出
力インピーダンスを小さくする必要がある。例えば、配
線抵抗を小さくするにはパターンを太くするあるいは距
離を短くする等が考えられるが、実装密度の向上という
点から一般にパターンは細く短く設計することが望まし
い。また、クロックドライバ28から各NANDゲート29a〜2
9nまでの距離もなるべく等しくする必要があることか
ら、パターンの短距離化には限界がある。さらに、クロ
ックドライバ28の出力インピーダンスを小さくするには
クロックドライバ28の出力段を構成するMOSトランジス
タが大電流を扱うことができるようにゲート幅を大きく
設計することが一般的であるが、MOSトランジスタの素
子面積が大きくなることから高密度化を困難にする一因
となる。
る。すなわち、負荷容量が大きい場合、配線抵抗および
クロックドライバ28の出力インピーダンスの和と負荷容
量の積で決まる遅延時定数が大きくなるため、高速動作
を行うためには配線抵抗およびクロックドライバ28の出
力インピーダンスを小さくする必要がある。例えば、配
線抵抗を小さくするにはパターンを太くするあるいは距
離を短くする等が考えられるが、実装密度の向上という
点から一般にパターンは細く短く設計することが望まし
い。また、クロックドライバ28から各NANDゲート29a〜2
9nまでの距離もなるべく等しくする必要があることか
ら、パターンの短距離化には限界がある。さらに、クロ
ックドライバ28の出力インピーダンスを小さくするには
クロックドライバ28の出力段を構成するMOSトランジス
タが大電流を扱うことができるようにゲート幅を大きく
設計することが一般的であるが、MOSトランジスタの素
子面積が大きくなることから高密度化を困難にする一因
となる。
これに対して本実施例では、あるデコーダ22aの入力
アドレスが全てＨレベルとなったときのみクロックドラ
イバ27に負荷がかかるように構成したので、従来のよう
に常に全てのゲート容量が負荷となるような場合に比較
して大幅に負荷容量を減少させることができる。したが
って、高速応答性を確保しつつ、クロックドライバ27を
必要最小限のチップ面積で構成することができるととも
に、クロックドライバ27のレイアウト上の自由度を大幅
に拡大させることができる。
アドレスが全てＨレベルとなったときのみクロックドラ
イバ27に負荷がかかるように構成したので、従来のよう
に常に全てのゲート容量が負荷となるような場合に比較
して大幅に負荷容量を減少させることができる。したが
って、高速応答性を確保しつつ、クロックドライバ27を
必要最小限のチップ面積で構成することができるととも
に、クロックドライバ27のレイアウト上の自由度を大幅
に拡大させることができる。
上記NAND型アドレスデコーダではＨレベル伝達を行う
基本ロジックを適用したが、次にＬレベル伝達を行う基
本ロジックをNOR型アドレスデコーダに適用した場合を
説明する。
基本ロジックを適用したが、次にＬレベル伝達を行う基
本ロジックをNOR型アドレスデコーダに適用した場合を
説明する。
第３図（ａ）において、31はNOR型アドレスデコーダ
であり、第２図（ａ）に示したNAND型アドレスデコーダ
と同一構成部分には同一符号を付し、その説明を省略す
る。NOR型アドレスデコーダ31は多数のデコーダ（複数
の論理演算ブロック）32a〜32nから構成され、デコーダ
32aは２入力のORゲート（入力ゲート部）33a、PchのMOS
トランジスタ（一導電型の伝達トランジスタ；以下、TF
Trと略す）34a、NchのMOSトランジスタ（他導電型のプ
リディスチャージトランジスタ；以下、PDTrと略す）35
aおよび出力バッファ26aからなる。デコーダ32aはクロ
ック信号CLK1のタイミングに従ってデコードデータを出
力しており、クロック信号CLK1はクロックドライバ27に
入力される。クロックドライバ27の出力はTFTr34aのド
レインに接続され、クロック信号CLK1はPDTr35aのゲー
トに接続される。なお、他のデコーダ32b〜32nについて
も内部構成は同一であり、デコーダ32nについては内部
素子を33n〜35n、26nの番号を付して表している。
であり、第２図（ａ）に示したNAND型アドレスデコーダ
と同一構成部分には同一符号を付し、その説明を省略す
る。NOR型アドレスデコーダ31は多数のデコーダ（複数
の論理演算ブロック）32a〜32nから構成され、デコーダ
32aは２入力のORゲート（入力ゲート部）33a、PchのMOS
トランジスタ（一導電型の伝達トランジスタ；以下、TF
Trと略す）34a、NchのMOSトランジスタ（他導電型のプ
リディスチャージトランジスタ；以下、PDTrと略す）35
aおよび出力バッファ26aからなる。デコーダ32aはクロ
ック信号CLK1のタイミングに従ってデコードデータを出
力しており、クロック信号CLK1はクロックドライバ27に
入力される。クロックドライバ27の出力はTFTr34aのド
レインに接続され、クロック信号CLK1はPDTr35aのゲー
トに接続される。なお、他のデコーダ32b〜32nについて
も内部構成は同一であり、デコーダ32nについては内部
素子を33n〜35n、26nの番号を付して表している。
因みに、従来のNOR型アドレスデコーダは同図（ｂ）
に示すように２段のバッファ35a、35bからなるクロック
ドライバ35が全てのNORゲート36a〜36nをドライブする
構成となっていたため、クロックドライバ（インバータ
35a、35bで構成される）35の負荷は常に大きなものとな
っていた。なお、37a〜37nは各出力バッファである。
に示すように２段のバッファ35a、35bからなるクロック
ドライバ35が全てのNORゲート36a〜36nをドライブする
構成となっていたため、クロックドライバ（インバータ
35a、35bで構成される）35の負荷は常に大きなものとな
っていた。なお、37a〜37nは各出力バッファである。
したがって、従来のNAND型アドレスデコーダと同様に
レイアウト上の制約や実装密度の低下を招来する原因と
なっていた。
レイアウト上の制約や実装密度の低下を招来する原因と
なっていた。
これに対して本実施例では、あるデコーダ32aが選択
されていないときのみクロックドライバ27に負荷がかる
ように構成したので、クロックドライバ27の負荷容量を
大幅に減少させることができる。したがって、高速応答
性を確保しつつクロックドライバ27を必要最小限のチッ
プ面積で構成することができるとともに、クロックドラ
イバ27のレイアウト上の自由度を大幅に拡大させること
ができる。
されていないときのみクロックドライバ27に負荷がかる
ように構成したので、クロックドライバ27の負荷容量を
大幅に減少させることができる。したがって、高速応答
性を確保しつつクロックドライバ27を必要最小限のチッ
プ面積で構成することができるとともに、クロックドラ
イバ27のレイアウト上の自由度を大幅に拡大させること
ができる。
本願発明によれば、クロックバッファの駆動負荷がき
わめて小さいので、動作速度を犠牲にすることなく、ク
ロックバッファのサイズを縮小できる。又は、同一のサ
イズであれば、より一層の高速動作を達成できる。
わめて小さいので、動作速度を犠牲にすることなく、ク
ロックバッファのサイズを縮小できる。又は、同一のサ
イズであれば、より一層の高速動作を達成できる。
第１図は本発明の基本ロジックの構成図、第２図は本発
明の実施例の構成図、第３図は本発明の他の実施例の構
成図である。 22a〜22n:多数のデコーダ（論理演算ブロック）、23a:2
入力のANDゲート（入力ゲート部）、24a:NchのMOSトラ
ンジスタ（一導電型の伝達トランジスタ）、25a:PchのM
OSトランジスタ（他導電型のプリチャージトランジス
タ）、26a:出力バッファ、32a〜32n:多数のデコーダ
（複数の論理演算ブロック）、33a:2入力のORゲート
（入力ゲート部）、34a:PchのMOSトランジスタ（一導電
型の伝達トランジスタ）、35a:NchのMOSトランジスタ
（他導電型のプリディスチャージトランジスタ）。
明の実施例の構成図、第３図は本発明の他の実施例の構
成図である。 22a〜22n:多数のデコーダ（論理演算ブロック）、23a:2
入力のANDゲート（入力ゲート部）、24a:NchのMOSトラ
ンジスタ（一導電型の伝達トランジスタ）、25a:PchのM
OSトランジスタ（他導電型のプリチャージトランジス
タ）、26a:出力バッファ、32a〜32n:多数のデコーダ
（複数の論理演算ブロック）、33a:2入力のORゲート
（入力ゲート部）、34a:PchのMOSトランジスタ（一導電
型の伝達トランジスタ）、35a:NchのMOSトランジスタ
（他導電型のプリディスチャージトランジスタ）。
Claims (2)
- 【請求項１】複数の論理演算ブロックと一つのクロック
バッファとを有し、 前記論理演算ブロックのそれぞれは、入力ゲート部、出
力バッファ、一導電型の伝達トランジスタ及び他導電型
のプリチャージトランジスタを備え、 前記入力ゲート部は、複数の入力信号を論理演算して所
定の選択信号を生成し、 前記伝達トランジスタは、ゲートに前記選択信号を受け
るとともに、ソース又はドレインの一方に前記クロック
バッファから出力されるクロック信号を受け、かつ、ソ
ース又はドレインの他方を前記出力バッファの入力側に
接続し、 前記プリチャージトランジスタは、ゲートに前記クロッ
ク信号の逆相信号を受け、ドレインをＨレベル相当の電
源電位に接続するとともに、ソースを前記出力バッファ
の入力側に接続し、 前記出力バッファは、前記クロック信号に同期して前記
選択信号と同一論理の信号を出力することを特徴とする
半導体集積回路。 - 【請求項２】複数の論理演算ブロックと一つのクロック
バッファとを有し、 前記論理演算ブロックのそれぞれは、入力ゲート部、出
力バッファ、一導電型の伝達トランジスタ及び他導電型
のプリディスチャージトランジスタを備え、 前記入力ゲート部は、複数の入力信号を論理演算して所
定の選択信号を生成し、 前記伝達トランジスタは、ゲートに前記選択信号を受け
るとともに、ソース又はドレインの一方に前記クロック
バッファから出力されるクロック信号を受け、かつ、ソ
ース又はドレインの他方を前記出力バッファの入力側に
接続し、 前記プリディスチャージトランジスタは、ゲートに前記
クロック信号の逆相信号を受け、ドレインをＬレベル相
当の電源電位に接続するとともに、ソースを前記出力バ
ッファの入力側に接続し、 前記出力バッファは、前記クロック信号に同期して前記
選択信号と同一論理の信号を出力することを特徴とする
半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62333717A JP2540178B2 (ja) | 1987-12-29 | 1987-12-29 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62333717A JP2540178B2 (ja) | 1987-12-29 | 1987-12-29 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01175412A JPH01175412A (ja) | 1989-07-11 |
| JP2540178B2 true JP2540178B2 (ja) | 1996-10-02 |
Family
ID=18269177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62333717A Expired - Lifetime JP2540178B2 (ja) | 1987-12-29 | 1987-12-29 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2540178B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3178666B2 (ja) * | 1998-02-03 | 2001-06-25 | 日本電気株式会社 | ダイナミック型駆動回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5374350A (en) * | 1976-12-15 | 1978-07-01 | Toshiba Corp | Logic circuit |
| JPS5776925A (en) * | 1980-10-29 | 1982-05-14 | Toshiba Corp | Mos type circuit |
| JPS58207726A (ja) * | 1982-05-28 | 1983-12-03 | Nec Corp | 半導体回路 |
-
1987
- 1987-12-29 JP JP62333717A patent/JP2540178B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5374350A (en) * | 1976-12-15 | 1978-07-01 | Toshiba Corp | Logic circuit |
| JPS5776925A (en) * | 1980-10-29 | 1982-05-14 | Toshiba Corp | Mos type circuit |
| JPS58207726A (ja) * | 1982-05-28 | 1983-12-03 | Nec Corp | 半導体回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01175412A (ja) | 1989-07-11 |
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