JP2024131786A - Semiconductor Device - Google Patents
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Abstract
【課題】 半導体装置の特性変動を抑制することができる技術を提供する。
【解決手段】 半導体装置は、半導体基板と、複数の第1トレンチと、複数の第1トレンチの間に配置されているとともに互いに隣接している2つの第2トレンチと、を有している。半導体基板が、各第1トレンチの側面においてゲート絶縁膜に接しているn型領域と、n型領域の下側の各第1トレンチの側面においてゲート絶縁膜に接しているp型のボディ領域と、各第1トレンチの底面においてゲート絶縁膜に接しているp型の第1底部領域と、2つの第2トレンチの間に配置されており、一方の第2トレンチ内のゲート絶縁膜から他方の第2トレンチ内のゲート絶縁膜まで延びているp型の耐圧保持領域と、各第2トレンチの底面においてゲート絶縁膜に接しており、耐圧保持領域に接続されており、第1底部領域よりも下側まで延びているp型の第2底部領域と、を有している。
【選択図】図1
A technique capable of suppressing fluctuations in the characteristics of a semiconductor device is provided.
[Solution] The semiconductor device has a semiconductor substrate, a plurality of first trenches, and two second trenches adjacent to each other and disposed between the plurality of first trenches. The semiconductor substrate has an n-type region in contact with a gate insulating film on a side surface of each first trench, a p-type body region in contact with the gate insulating film on a side surface of each first trench below the n-type region, a first p-type bottom region in contact with the gate insulating film on a bottom surface of each first trench, a p-type voltage-resistant region disposed between two second trenches and extending from the gate insulating film in one second trench to the gate insulating film in the other second trench, and a second p-type bottom region in contact with the gate insulating film on the bottom surface of each second trench, connected to the voltage-resistant region, and extending below the first bottom region.
[Selected Figure] Figure 1
Description
本明細書に開示の技術は、半導体装置に関する。 The technology disclosed in this specification relates to semiconductor devices.
トレンチを有する半導体装置において、トレンチの底部近傍への電界集中を緩和するために、様々な構造が提案されている。特許文献1には、上面にトレンチが設けられた半導体基板と、トレンチ内に配置されたゲート絶縁膜及びゲート電極と、半導体基板の上面に接する上部電極と、を備える半導体装置が開示されている。この半導体装置では、半導体基板が、n型のソース領域と、p型のコンタクト領域と、p型のベース領域と、n型のドリフト領域と、p型の底部領域(すなわち、ディープ領域)を有している。ソース領域は、ゲート絶縁膜に接しており、上部電極に接している。コンタクト領域は、上部電極に接している。ベース領域は、ソース領域及びコンタクト領域の下側に配置されており、ソース領域の下側でゲート絶縁膜に接している。ドリフト領域は、ベース領域の下側でゲート絶縁膜に接している。引用文献1には、底部領域が、トレンチの底面においてゲート絶縁膜に接している態様、及び、トレンチから離間した位置でベース領域から下側に延びている態様が開示されている。
In a semiconductor device having a trench, various structures have been proposed to alleviate the electric field concentration near the bottom of the trench.
この半導体装置がオフするときには、底部領域からドリフト領域内に空乏層が広がる。底部領域からドリフト領域内に延びる空乏層によって、トレンチの下端近傍に電界が集中することが抑制される。 When the semiconductor device is turned off, a depletion layer spreads from the bottom region into the drift region. The depletion layer extending from the bottom region into the drift region prevents the electric field from concentrating near the bottom end of the trench.
この種の半導体装置がオフしている状態で、半導体基板内部のpn接合へ逆方向バイアスの高電圧が印加されると、アバランシェ降伏が生じる場合がある。特許文献1の半導体装置では、上記した高電圧が印加されると、底部領域の下端に電界が集中するため、底部領域の下端でアバランシェ降伏が生じる。特許文献1の半導体装置では、アバランシェ降伏によって生じたホールが、ベース領域を通って上部電極に流れる。このとき、ホールの一部がゲート絶縁膜に注入されることにより、ゲート絶縁膜に悪影響を及ぼす。その結果、半導体装置の特性が変動してしまうという問題がある。本明細書では、アバランシェ降伏を生じさせる領域を制御し、半導体装置の特性変動を抑制することができる技術を提供する。
When this type of semiconductor device is turned off and a high reverse bias voltage is applied to the pn junction inside the semiconductor substrate, avalanche breakdown may occur. In the semiconductor device of
本明細書が開示する半導体装置(10)は、半導体基板(12)と、前記半導体基板の上面(12a)に設けられた複数のトレンチ(22)と、前記トレンチの内面を覆うゲート絶縁膜(24)と、前記トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極(26)と、記半導体基板の前記上面に接する上部電極(70)と、を備えている。前記複数のトレンチが、複数の第1トレンチ(22a)と、前記複数の第1トレンチの間に配置されているとともに互いに隣接している2つの第2トレンチ(22b)と、を有している。前記半導体基板が、前記各第1トレンチの側面において前記ゲート絶縁膜に接しており、前記上部電極に接しているn型領域(30)と、前記n型領域の下側の前記各第1トレンチの側面において前記ゲート絶縁膜に接しているp型のボディ領域(32)と、前記各第1トレンチの底面において前記ゲート絶縁膜に接しているp型の第1底部領域(36a)と、前記2つの前記第2トレンチの間に配置されており、前記上部電極に接しており、一方の前記第2トレンチ内の前記ゲート絶縁膜から他方の前記第2トレンチ内の前記ゲート絶縁膜まで延びているp型の耐圧保持領域(40)と、前記各第2トレンチの底面において前記ゲート絶縁膜に接しており、前記耐圧保持領域に接続されており、前記第1底部領域よりも下側まで延びているp型の第2底部領域(36b)と、前記ボディ領域の下部と前記耐圧保持領域の下部に跨って分布しており、前記ボディ領域の下側の前記各第1トレンチの側面において前記ゲート絶縁膜に接しており、前記ボディ領域によって前記n型領域から分離されており、前記第1底部領域と前記第2底部領域に接しているn型のドリフト領域(34)と、を有している。 The semiconductor device (10) disclosed in this specification comprises a semiconductor substrate (12), a plurality of trenches (22) provided on the upper surface (12a) of the semiconductor substrate, a gate insulating film (24) covering the inner surface of the trench, a gate electrode (26) disposed in the trench and insulated from the semiconductor substrate by the gate insulating film, and an upper electrode (70) in contact with the upper surface of the semiconductor substrate. The plurality of trenches includes a plurality of first trenches (22a) and two second trenches (22b) disposed between the plurality of first trenches and adjacent to each other. The semiconductor substrate includes an n-type region (30) in contact with the gate insulating film on the side surface of each of the first trenches and in contact with the upper electrode, a p-type body region (32) in contact with the gate insulating film on the side surface of each of the first trenches below the n-type region, a p-type first bottom region (36a) in contact with the gate insulating film on the bottom surface of each of the first trenches, and a p-type first bottom region (36a) disposed between the two second trenches, in contact with the upper electrode, and extending from the gate insulating film in one of the second trenches to the gate insulating film in the other of the second trenches. A p-type voltage-resistant region (40) is in contact with the gate insulating film at the bottom of each of the second trenches, is connected to the voltage-resistant region, and extends below the first bottom region. A p-type second bottom region (36b) is distributed across the lower part of the body region and the lower part of the voltage-resistant region, is in contact with the gate insulating film on the side of each of the first trenches below the body region, is separated from the n-type region by the body region, and is in contact with the first bottom region and the second bottom region.
上記の半導体装置では、第2底部領域が第1底部領域よりも下側まで延びている。このため、半導体装置がオフしている状態において、第2トレンチの下部では、第1トレンチの下部に比べて、等電位線が下側に分布する。その結果、第2底部領域の下側では、等電位線の間隔が狭くなり、電界が集中する。すなわち、この半導体装置では、第2底部領域の下端でアバランシェ降伏が生じ易い。第2底部領域の下端でアバランシェ降伏が生じると、発生したホールは第2底部領域に接続されている耐圧保持領域を通って上部電極に向かって流れる。ここで、第2トレンチの間に配置されている耐圧保持領域は、上部電極に接して言うとともに、一方の第2トレンチ内のゲート絶縁膜から他方の第2トレンチ内のゲート絶縁膜まで延びている。すなわち、半導体装置がオンしても、2つの第2トレンチに挟まれた半導体領域は電流経路として機能しない。したがって、耐圧保持領域を通って上部電極に流れるホールの一部が、当該半導体領域に面しているゲート絶縁膜に注入されても、半導体装置の特性が変動し難い。以上の通り、上記の半導体装置では、第2底部領域において選択的にアバランシェ降伏を生じさせることにより、半導体装置の特性変動を抑制することができる。 In the above semiconductor device, the second bottom region extends further below the first bottom region. Therefore, when the semiconductor device is turned off, the equipotential lines are distributed lower at the bottom of the second trench than at the bottom of the first trench. As a result, the distance between the equipotential lines is narrower at the bottom of the second bottom region, and the electric field is concentrated. That is, in this semiconductor device, avalanche breakdown is likely to occur at the bottom end of the second bottom region. When avalanche breakdown occurs at the bottom end of the second bottom region, the generated holes flow toward the upper electrode through the breakdown voltage region connected to the second bottom region. Here, the breakdown voltage region disposed between the second trenches is in contact with the upper electrode and extends from the gate insulating film in one second trench to the gate insulating film in the other second trench. That is, even when the semiconductor device is turned on, the semiconductor region sandwiched between the two second trenches does not function as a current path. Therefore, even if some of the holes flowing through the breakdown voltage region to the upper electrode are injected into the gate insulating film facing the semiconductor region, the characteristics of the semiconductor device are unlikely to fluctuate. As described above, in the above semiconductor device, the characteristic fluctuation of the semiconductor device can be suppressed by selectively causing avalanche breakdown in the second bottom region.
本明細書が開示する一例の半導体装置では、前記各第2トレンチが前記第1トレンチよりも下側まで延びていてもよい。 In one example of a semiconductor device disclosed herein, each of the second trenches may extend below the first trench.
このような構成では、第1底部領域よりも下側まで延びる第2底部領域をより容易に形成することができる。 In this configuration, it is easier to form a second bottom region that extends below the first bottom region.
本明細書が開示する一例の半導体装置では、前記2つの第2トレンチが、前記耐圧保持領域を介して互いに対向する第1側面と、前記第1側面の反対側に位置する第2側面を有していてもよい。前記第1側面の深さが、前記第2側面の深さよりも深くてもよい。 In one example of a semiconductor device disclosed in this specification, the two second trenches may have a first side surface that faces each other via the breakdown voltage region, and a second side surface that is located on the opposite side of the first side surface. The depth of the first side surface may be deeper than the depth of the second side surface.
このような構成では、第2底部領域を形成する際に、第2側面側よりも第1側面側の深さを深くすることが容易となる。第2底部領域のうち、耐圧保持領域により近い領域でアバランシェ降伏を生じさせることができる。 In this configuration, when forming the second bottom region, it is easy to make the depth of the first side surface deeper than that of the second side surface. Avalanche breakdown can be caused in the region of the second bottom region that is closer to the breakdown voltage region.
本明細書が開示する一例の半導体装置では、前記各第2底部領域の前記底面が、前記耐圧保持領域に近づくにしたがって下側に変位するように傾斜していてもよい。 In one example of a semiconductor device disclosed herein, the bottom surface of each of the second bottom regions may be inclined so as to be displaced downward as it approaches the voltage-resistance holding region.
このような構成では、第2底部領域を形成する際に、第2側面側から第1側面側に向かって(すなわち、耐圧保持領域に近づくにつれて)徐々に第2底部領域の深さを深くすることが容易となる。 In this configuration, when forming the second bottom region, it is easy to gradually increase the depth of the second bottom region from the second side surface side toward the first side surface side (i.e., as it approaches the pressure-resistant holding region).
本明細書が開示する一例の半導体装置では、前記各第2トレンチにおいて、前記第2トレンチの前記底面と前記第1側面とのなす角が鈍角であってもよい。 In one example of a semiconductor device disclosed herein, the angle between the bottom surface of the second trench and the first side surface of each second trench may be an obtuse angle.
このような構成では、第2トレンチの底面と第1側面との角部近傍に電界が集中することが抑制され、ゲート絶縁膜の絶縁破壊が生じることを抑制することができる。 In this configuration, the electric field is prevented from concentrating near the corner between the bottom surface of the second trench and the first side surface, and the occurrence of dielectric breakdown of the gate insulating film can be suppressed.
本明細書が開示する一例の半導体装置では、前記n型領域が、前記各第2側面において前記ゲート絶縁膜に接していてもよく、前記ボディ領域が、前記n型領域の下側の前記各第2側面において前記ゲート絶縁膜に接していてもよく、前記ドリフト領域が、前記ボディ領域の下側の前記各第2側面において前記ゲート絶縁膜に接していてもよい。 In one example of a semiconductor device disclosed in this specification, the n-type region may be in contact with the gate insulating film at each of the second side surfaces, the body region may be in contact with the gate insulating film at each of the second side surfaces below the n-type region, and the drift region may be in contact with the gate insulating film at each of the second side surfaces below the body region.
このような構成では、第2トレンチの第2側面側の半導体領域にチャネルを形成することができ、当該半導体領域を電流経路として利用することができる。 In this configuration, a channel can be formed in the semiconductor region on the second side of the second trench, and the semiconductor region can be used as a current path.
本明細書が開示する一例の半導体装置では、前記複数の第1トレンチにより構成された第1トレンチセットと前記2つの第2トレンチにより構成された第2トレンチセットとが、特定方向に沿って交互に配列されていてもよく、前記第1トレンチセットが有する前記第1トレンチの数と前記第2トレンチセットが有する前記第2トレンチの数の比が、4:1~2:1の範囲内にあってもよい。 In one example of a semiconductor device disclosed in this specification, a first trench set composed of the plurality of first trenches and a second trench set composed of the two second trenches may be arranged alternately along a specific direction, and the ratio of the number of the first trenches in the first trench set to the number of the second trenches in the second trench set may be within a range of 4:1 to 2:1.
このような構成では、第2トレンチセットが上記比率で配置されることで、アバランシェ電流を好適に分散させることができる。 In such a configuration, the second set of trenches is arranged in the above ratio, which allows the avalanche current to be optimally distributed.
(実施例)
図1は、実施例の半導体装置10を示している。半導体装置10は、MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)であり、半導体基板12と、電極、絶縁膜等を有している。半導体基板12は、SiC(炭化シリコン)により構成されている。ただし、半導体基板12を構成する材料は特に限定されず、例えば、Si(シリコン)、GaN(窒化ガリウム)、ダイヤモンド等、他の半導体材料であってもよい。以下では、半導体基板12の上面12aに平行な一方向をx方向といい、半導体基板12の上面12aに平行でx方向に直交する方向をy方向といい、半導体基板12の厚み方向をz方向という。
(Example)
FIG. 1 shows a semiconductor device 10 according to an embodiment. The semiconductor device 10 is a MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor) and includes a
図1に示すように、半導体基板12の上面12aには、複数のトレンチ22が設けられている。各トレンチ22は、y方向に直線状に長く伸びている。各トレンチ22は、x方向に間隔を空けて配列されている。各トレンチ22の内面は、ゲート絶縁膜24によって覆われている。各トレンチ22内には、ゲート電極26が配置されている。各ゲート電極26は、ゲート絶縁膜24によって半導体基板12から絶縁されている。各ゲート電極26の上面は、層間絶縁膜28によって覆われている。半導体基板12の上面12aには、上部電極70が配置されている。上部電極70は、半導体基板12の上面12aと層間絶縁膜28の上面に接している。上部電極70は、層間絶縁膜28によってゲート電極26から絶縁されている。半導体基板12の下面12bには、下部電極72が配置されている。下部電極72は、半導体基板12の下面12bの略全域に接している。
1, a plurality of
複数のトレンチ22は、複数の第1トレンチ22aと、複数の第2トレンチ22bを有している。図1に示すように、2つの第2トレンチ22bが、複数の第1トレンチ22aの間に配置されている。2つの第2トレンチ22bは、複数の第1トレンチ22aの間で互いに隣接している。図示されていないが、図1の左側及び右側には、複数の第1トレンチ22a及び複数の第2トレンチ22bが設けられている。具体的には、本実施例では、8つの第1トレンチ22aと2つの第2トレンチ22bとが、x方向に沿って交互に配列されている。すなわち、第1トレンチ22aと第2トレンチ22bとが、4:1の比でx方向に沿って交互に配列されている。以下では、第2トレンチ22bの側面のうち、2つの第2トレンチ22b同士が対向する側面を第1側面23aといい、第1側面23aの反対側に位置する側面(第1トレンチ22aに対向する側面)を第2側面23bという。
The
第2トレンチ22bでは、第1側面23aの深さが、第2側面23bの深さよりも深くなっている。第1側面23aの下端と第2側面23bの下端は、底面25によって接続されている。底面25は、第2側面23bから第1側面23aに向かって下側に変位するように傾斜している。
In the
第2トレンチ22bは、第1トレンチ22aよりも下側まで延びている。より詳細には、第2トレンチ22bの第1側面23aの下端が、第1トレンチ22aの下端よりも下側に位置している。第2トレンチ22bの第2側面23bの下端は、第1トレンチ22aの下端と略同じ深さに位置している。なお、第1トレンチ22aの底面は、半導体基板12の上面12aと略平行である。
The
図1に示すように、半導体基板12の内部には、複数のソース領域30、ボディ領域32、複数の第1底部領域36a、耐圧保持領域40、複数の第2底部領域36b、ドリフト領域34、及びドレイン領域35が設けられている。
As shown in FIG. 1, the
各ソース領域30は、n型である。各ソース領域30は、2つの第1トレンチ22aに挟まれた各領域と、第1トレンチ22aと第2トレンチ22bに挟まれた各領域に配置されている。各ソース領域30は、半導体基板12の上面12aに露出する位置に設けられている。各ソース領域30は、上部電極70にオーミック接触している。各ソース領域30は、第1トレンチ22aの側面及び第2トレンチ22bの第2側面23bにおいて、ゲート絶縁膜24に接している。
Each
ボディ領域32は、p型である。ボディ領域32は、2つの第1トレンチ22aに挟まれた各領域と、第1トレンチ22aと第2トレンチ22bに挟まれた各領域に配置されている。ボディ領域32は、各ソース領域30の下側に配置されている。ボディ領域32は、各ソース領域30に対して下側から接している。ボディ領域32は、ソース領域30の下側で、第1トレンチ22aの側面及び第2トレンチ22bの第2側面23bにおいて、ゲート絶縁膜24に接している。ボディ領域32は、図示しない位置で上部電極70にオーミック接触している。
The
各第1底部領域36aは、p型である。各第1底部領域36aは、対応する第1トレンチ22aの底面に露出する範囲に配置されている。各第1底部領域36aは、対応する第1トレンチ22a底面においてゲート絶縁膜24に接している。各第1底部領域36aは、第1トレンチ22aの底面に沿ってy方向に長く伸びている。各第1底部領域36aは、図示しない位置でボディ領域32を介して上部電極70に接続されている。
Each first
耐圧保持領域40は、p型である。耐圧保持領域40は、2つの隣接する第2トレンチ22bの間に配置されている。耐圧保持領域40は、半導体基板12の上面12aに露出している。耐圧保持領域40は、上部電極70にオーミック接触している。耐圧保持領域40は、一方の第2トレンチ22b内のゲート絶縁膜24から他方の第2トレンチ22b内のゲート絶縁膜24まで延びている。耐圧保持領域40は、第2トレンチ22bの下側まで延びている。耐圧保持領域40は、各第2トレンチ22bの第1側面23aの全域にわたって、ゲート絶縁膜24に接している。すなわち、2つの第2トレンチ22bに挟まれた領域には、ソース領域30及びボディ領域32が配置されていない。
The breakdown
各第2底部領域36bは、p型である。各第2底部領域36bは、対応する第2トレンチ22bの底面に露出する範囲に配置されている。各第2底部領域36bは、対応する第2トレンチ22bの底面においてゲート絶縁膜24に接している。各第2底部領域36bは、第2トレンチ22bの底面に沿ってy方向に長く伸びている。各第2底部領域36bは、第2トレンチ22bの第1側面23a側の側面において、耐圧保持領域40に接続されている。各第2底部領域36bは、耐圧保持領域40を介して上部電極70に接続されている。
Each second
第2底部領域36bでは、第1側面23a側の深さが、第2側面23b側の深さよりも深くなっている。第2底部領域36bの下面の形状は、第2トレンチ22bの底面25の形状に倣って傾斜している。すなわち、第2底部領域36bの下面は、第2側面23b側から第1側面23a側に向かって下側に変位するように傾斜している。
In the second
第2底部領域36bは、第1底部領域36aよりも下側まで延びている。より詳細には、第2底部領域36bの第1側面23a側の下端が、第1底部領域36aの下端よりも下側に位置している。第2底部領域36bの第2側面23b側の下端は、第1底部領域36aの下端と略同じ深さに位置している。
The second
ドリフト領域34は、n型である。ドリフト領域34は、ボディ領域32の下部と耐圧保持領域40の下部に跨って分布している。ドリフト領域34は、ボディ領域32及び耐圧保持領域40に対して下側から接している。ドリフト領域34は、ボディ領域32の下側で、第1トレンチ22aの側面及び第2トレンチ22bの第2側面23bにおいて、ゲート絶縁膜24に接している。ドリフト領域34は、第2トレンチ22bの第1側面23aには接していない。ドリフト領域34は、ボディ領域32によってソース領域30から分離されている。ドリフト領域34は、第1底部領域36a及び第2底部領域36bに接している。
The
ドレイン領域35は、n型である。ドレイン領域35は、ドリフト領域34の下側に配置されている。ドレイン領域35のn型不純物濃度は、ドリフト領域34のn型不純物濃度よりも高い。ドレイン領域35は、半導体基板12の下面12bに露出している。ドレイン領域35は、下部電極72にオーミック接触している。
The
半導体装置10の使用時には、下部電極72に上部電極70よりも高い電位が印加される。ゲート電極26にゲート閾値以上の電圧を印加すると、ゲート絶縁膜24に接する範囲のボディ領域32にチャネルが形成され、半導体装置10がオンする。なお、第2トレンチ22bの間の領域にはソース領域30が存在しないので、第2トレンチ22bの間の領域(すなわち、耐圧保持領域40)は電流経路として機能しない。ゲート電極26に印加する電圧をゲート閾値未満まで低下させると、チャネルが消失し、半導体装置10がオフする。
When the semiconductor device 10 is in use, a higher potential is applied to the
半導体装置10がオフしている状態では、下部電極72の電位が上部電極70の電位よりも遥かに高い。この状態では、ドリフト領域34は、下部電極72に近い電位を有する。また、上述したように、第1底部領域36a及び第2底部領域36bは、上部電極70と略等しい電位を有する。このため、ドリフト領域34と各底部領域36a、36bの界面のpn接合に高い逆電圧が印加される。したがって、各底部領域36a、36bからドリフト領域34内に、空乏層が広範囲に広がる。これにより、トレンチ22の下端近傍での電界集中が抑制され、半導体装置10の耐圧が確保される。
When the semiconductor device 10 is off, the potential of the
半導体装置10がオフすると、ボディ領域32、底部領域36a、36b、及び耐圧保持領域40から広がる空乏層により、ドリフト領域34の略全域が空乏化される。半導体装置10がオフしている状態で下部電極72に高電圧が印加されると、半導体基板12内でアバランシェ降伏が生じ、アバランシェ電流が流れる。
When the semiconductor device 10 is turned off, the depletion layer extending from the
本実施例の半導体装置10では、第2底部領域36bが第1底部領域36aよりも下側まで延びている。このため、半導体装置10がオフしている状態において、第2底部領域36bが配置されている領域では、第1底部領域36aが配置されている領域に比べて、等電位線が下側に分布する。このため、第2底部領域36bの下側では、等電位線の間隔が狭くなり、高い電界が集中する。すなわち、本実施例の半導体装置10では、第2底部領域36bの下端(より詳細には、第2トレンチ22bの第1側面23a側の下端)で優先的にアバランシェ降伏が生じる。第2底部領域36bの下端でアバランシェ降伏が生じると、発生したホールは第2底部領域36bに接続されている耐圧保持領域40を通って上部電極70に向かって流れる。上述したように、耐圧保持領域40は半導体装置10がオンしたときに電流経路として機能しない。したがって、耐圧保持領域40を通って上部電極70に流れるホールの一部が、当該半導体領域に面している(すなわち、第1側面23a側の)ゲート絶縁膜24に注入されても、半導体装置10の特性が変動し難い。
In the semiconductor device 10 of this embodiment, the second
以上の通り、本実施例の半導体装置10では、第2底部領域36bにおいて選択的にアバランシェ降伏を生じさせることができる。また、第2底部領域36bに耐圧保持領域40を接続することで、アバランシェ降伏により生じたホールを耐圧保持領域40へ流入させることができる。これにより、アバランシェ降伏により生じたホールがボディ領域32に流入することが抑制される。したがって、ボディ領域32近傍のゲート絶縁膜24へのホールの注入を抑制でき、半導体装置の特性変動を抑制することができる。
As described above, in the semiconductor device 10 of this embodiment, avalanche breakdown can be selectively caused in the second
なお、本実施例では、第2底部領域36bの下面が耐圧保持領域40に近づくにしたがって下側に変位するように傾斜している。このため、第2底部領域36bの下端が耐圧保持領域40の近傍に配置されている。したがって、アバランシェ降伏により生じたホールが耐圧保持領域40に流入し易い。これによって、アバランシェ降伏により生じたホールがボディ領域32側へ流れ難く、ボディ領域32近傍のゲート絶縁膜24へのホールの注入がより効果的に抑制される。
In this embodiment, the lower surface of the second
また、本実施例では、各第2トレンチ22bの第2側面23bに接するようにソース領域30、ボディ領域32及びドリフト領域34が配置されている。したがって、半導体装置10がオンしているときに第2側面23bに沿って電流経路が形成される。上述したように、アバランシェ降伏は第2底部領域36bのうちの耐圧保持領域40に近い箇所で発生するので、アバランシェ降伏により生じたホールは第2側面23bの近傍には流入し難い。このため、第2側面23bを覆うゲート絶縁膜24にはホールが注入され難い。したがって、第2側面23bに沿う電流経路でも、特性の変動は生じ難い。また、第2側面23bに沿って電流経路を設けることで、半導体装置10のオン抵抗を低減することができる。
In this embodiment, the
また、本実施例では、第1トレンチ22aと第2トレンチ22bとが、4:1の比でx方向に沿って交互に配列されている。このような比率で第2トレンチ22bを配置することにより、アバランシェ電流を好適に分散させることができる。
In addition, in this embodiment, the
次に、図2~図6を参照して、半導体装置10について説明する。まず、図2に示す、SiCにより構成された半導体基板12を準備する。図2に示すように、半導体基板12は、n型のドレイン領域35と、ドレイン領域35の上面に設けられたn型のドリフト領域34と、ドリフト領域34の上面に設けられたp型のボディ領域32と、ボディ領域32の上面に設けられたn型のソース領域30と、を有している。半導体基板12は、例えば、イオン注入やエピタキシャル成長等の公知の手法を用いて適宜製造することができる。
Next, the semiconductor device 10 will be described with reference to Figs. 2 to 6. First, a
次に、図3に示すように、半導体基板12の上面12aに、開口52を有するマスク50を形成する。そして、マスク50の開口52を介して、半導体基板12の上面12aに凹部54を形成する。図3の破線100a及び100bは、それぞれ第1トレンチ22a及び第2トレンチ22bを形成する予定の領域を示している。図3に示すように、この工程では、形成すべき2つの隣接する第2トレンチ22bの幅方向(x方向)の中心同士を結ぶ範囲に段差部56が位置するように凹部54を形成する。
Next, as shown in FIG. 3, a
次に、図4に示すように、p型の耐圧保持領域40を形成する。ここでは、凹部54の形成に使用したマスク50の開口52を介して、半導体基板12の上面12aからp型不純物90を注入する。p型不純物90は、半導体基板12の上面12aからソース領域30及びボディ領域32を跨いで、ドリフト領域34に達する範囲に注入される。これにより、半導体基板12の上面12aからソース領域30及びボディ領域32を貫通してドリフト領域34に達する耐圧保持領域40が形成される。
Next, as shown in FIG. 4, a p-type breakdown
次に、図5に示すように、半導体基板12の上面12aに、開口62を有するマスク60を形成した後、エッチングにより、当該マスク60の開口62を介して半導体基板12の上面12aに複数のトレンチ22を形成する。この工程では、半導体基板12の上面12aに複数の第1トレンチ22aを形成するとともに、破線で示すように、半導体基板12の上面12aから凹部54の底面に跨る第2トレンチ22bを形成する。すなわち、幅方向の中心に段差部56が位置するように、第2トレンチ22bを形成する。このため、凹部54の深さの分だけ、第1側面23aが第2側面23bよりも深い位置まで達する。また、第2トレンチ22bを形成する過程において、段差部56が均されながらエッチングが進行する。このため、形成された第2トレンチ22bの底面25は、第2側面23bから第1側面23aに向かって下側に変位するように傾斜した形状となる。この工程では、半導体基板12の上面12aからソース領域30及びボディ領域32を貫通してドリフト領域34に達するトレンチ22が形成される。ただし、第2トレンチ22bの底面25は、耐圧保持領域40の下端よりも上側に位置するように第2トレンチ22bが形成される。
5, a mask 60 having an
次に、トレンチ22の形成に使用したマスク60を用いて、半導体基板12の上面12a側からp型不純物92を注入することにより、各トレンチ22a、22bの底面に露出する範囲にp型の底部領域36a、36bを形成する。第2トレンチ22bの底面25が第2側面23bから第1側面23aに向かって下側に変位しているので、第2トレンチ22bの底面25に露出する範囲に形成される第2底部領域36bは、その下面の形状が、底面25の形状に倣うように形成される。すなわち、この工程で形成される第2底部領域36bは、第1側面23a側において深さが最も深くなる。
Next, p-
その後、公知の手法を用いて、ゲート絶縁膜24、ゲート電極26、層間絶縁膜28、上部電極70、下部電極72を形成することにより、半導体装置10が完成する。
Then, the semiconductor device 10 is completed by forming the
以上に説明した製造方法では、第2トレンチ22bが第1トレンチ22aよりも下側まで延びるように形成される。このため、p型不純物92の注入条件を変更することなく、第1底部領域36aよりも下側まで延びる第2底部領域36bを形成することができる。
In the manufacturing method described above, the
また、上記の製造方法では、第2トレンチ22bの第1側面23aの深さが、第2側面23bの深さよりも深くなるように第2トレンチ22bが形成される。このため、第2底部領域36bを形成する際に、第2側面23b側よりも第1側面23a側において、第2底部領域36bの深さを深くすることが容易となる。
In addition, in the above manufacturing method, the
なお、上述した実施例では、第2トレンチ22bが第1トレンチ22aよりも下側まで延びている構成であった。しかしながら、例えば、第2トレンチ22bは、底面25が傾斜していなくてもよいし、第1側面23aの深さが第2側面23bの深さより深くなくてもよい。例えば、第2トレンチ22bは第1トレンチ22aと同様の形状を有していてもよい。第2底部領域36bが第1底部領域36aよりも下側まで延びていれば、第2底部領域36bの下部で選択的にアバランシェ降伏を生じさせることができる。
In the above-described embodiment, the
また、上述した実施例において、第2トレンチ22bの第1側面23aと底面25とがなす角が、鈍角であってもよい。例えば、第2トレンチ22bの側面23a、23bを半導体基板12の上面12aに対してより傾斜するように第2トレンチ22bを構成することで、上記角を鈍角とすることができる。このように構成すると、第2トレンチ22bの底面25と第1側面23aとの角部近傍に電界が集中することが抑制され、ゲート絶縁膜24の絶縁破壊が生じることを抑制することができる。
In the above-described embodiment, the angle between the
また、上述した実施例では、半導体装置10としてMOSFET(metal-oxide-semiconductor field-effect transistor)を例に挙げて説明した。しかしながら、本明細書に開示の技術は、例えば、IGBT(insulated-gate bipolar transistor)に適用してもよい。ドレイン領域35をp型領域に変更することにより、IGBTの構造を得ることができる。
In the above-described embodiment, a MOSFET (metal-oxide-semiconductor field-effect transistor) has been described as an example of the semiconductor device 10. However, the technology disclosed in this specification may also be applied to an IGBT (insulated-gate bipolar transistor), for example. By changing the
以下に、本明細書に開示の構成を列記する。
(構成1)
半導体基板と、
前記半導体基板の上面に設けられた複数のトレンチと、
前記トレンチの内面を覆うゲート絶縁膜と、
前記トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極と、
前記半導体基板の前記上面に接する上部電極と、
を備え、
前記複数のトレンチが、複数の第1トレンチと、前記複数の第1トレンチの間に配置されているとともに互いに隣接している2つの第2トレンチと、を有しており、
前記半導体基板が、
前記各第1トレンチの側面において前記ゲート絶縁膜に接しており、前記上部電極に接しているn型領域と、
前記n型領域の下側の前記各第1トレンチの側面において前記ゲート絶縁膜に接しているp型のボディ領域と、
前記各第1トレンチの底面において前記ゲート絶縁膜に接しているp型の第1底部領域と、
前記2つの前記第2トレンチの間に配置されており、前記上部電極に接しており、一方の前記第2トレンチ内の前記ゲート絶縁膜から他方の前記第2トレンチ内の前記ゲート絶縁膜まで延びているp型の耐圧保持領域と、
前記各第2トレンチの底面において前記ゲート絶縁膜に接しており、前記耐圧保持領域に接続されており、前記第1底部領域よりも下側まで延びているp型の第2底部領域と、
前記ボディ領域の下部と前記耐圧保持領域の下部に跨って分布しており、前記ボディ領域の下側の前記各第1トレンチの側面において前記ゲート絶縁膜に接しており、前記ボディ領域によって前記n型領域から分離されており、前記第1底部領域と前記第2底部領域に接しているn型のドリフト領域と、
を有している、
半導体装置。
(構成2)
前記各第2トレンチが前記第1トレンチよりも下側まで延びている、構成1に記載の半導体装置。
(構成3)
前記2つの第2トレンチが、前記耐圧保持領域を介して互いに対向する第1側面と、前記第1側面の反対側に位置する第2側面を有しており、
前記第1側面の深さが、前記第2側面の深さよりも深い、構成1または2に記載の半導体装置。
(構成4)
前記各第2底部領域の前記底面が、前記耐圧保持領域に近づくにしたがって下側に変位するように傾斜している、構成3に記載の半導体装置。
(構成5)
前記各第2トレンチにおいて、前記第2トレンチの前記底面と前記第1側面とのなす角が鈍角である、構成3または4に記載の半導体装置。
(構成6)
前記n型領域が、前記各第2側面において前記ゲート絶縁膜に接しており、
前記ボディ領域が、前記n型領域の下側の前記各第2側面において前記ゲート絶縁膜に接しており、
前記ドリフト領域が、前記ボディ領域の下側の前記各第2側面において前記ゲート絶縁膜に接している、構成3~5のいずれかに記載の半導体装置。
(構成7)
前記複数の第1トレンチにより構成された第1トレンチセットと前記2つの第2トレンチにより構成された第2トレンチセットとが、特定方向に沿って交互に配列されており、
前記第1トレンチセットが有する前記第1トレンチの数と前記第2トレンチセットが有する前記第2トレンチの数の比が、4:1~2:1の範囲内にある、構成1~6のいずれかに記載の半導体装置。
The configurations disclosed in this specification are listed below.
(Configuration 1)
A semiconductor substrate;
A plurality of trenches provided on an upper surface of the semiconductor substrate;
a gate insulating film covering an inner surface of the trench;
a gate electrode disposed in the trench and insulated from the semiconductor substrate by the gate insulating film;
an upper electrode in contact with the upper surface of the semiconductor substrate;
Equipped with
The plurality of trenches includes a plurality of first trenches and two second trenches disposed between the plurality of first trenches and adjacent to each other,
The semiconductor substrate is
an n-type region in contact with the gate insulating film on a side surface of each of the first trenches and in contact with the upper electrode;
a p-type body region in contact with the gate insulating film on a side surface of each of the first trenches below the n-type region;
a p-type first bottom region in contact with the gate insulating film at a bottom surface of each of the first trenches;
a p-type breakdown voltage holding region disposed between the two second trenches, in contact with the upper electrode, and extending from the gate insulating film in one of the second trenches to the gate insulating film in the other of the second trenches;
a p-type second bottom region that is in contact with the gate insulating film at a bottom surface of each of the second trenches, is connected to the voltage holding region, and extends below the first bottom region;
an n-type drift region that is distributed across a lower portion of the body region and a lower portion of the voltage-resistance holding region, that is in contact with the gate insulating film at a side surface of each of the first trenches below the body region, that is separated from the n-type region by the body region, and that is in contact with the first bottom region and the second bottom region;
It has
Semiconductor device.
(Configuration 2)
2. The semiconductor device according to
(Configuration 3)
the two second trenches have first side surfaces facing each other with the voltage-resistance holding region interposed therebetween and second side surfaces positioned on the opposite side to the first side surfaces,
3. The semiconductor device according to
(Configuration 4)
4. The semiconductor device according to configuration 3, wherein the bottom surface of each of the second bottom regions is inclined so as to be displaced downward as it approaches the voltage-resistant holding region.
(Configuration 5)
5. The semiconductor device according to structure 3 or 4, wherein in each of the second trenches, an angle formed between the bottom surface of the second trench and the first side surface is an obtuse angle.
(Configuration 6)
the n-type region is in contact with the gate insulating film at each of the second side surfaces,
the body region is in contact with the gate insulating film at each of the second side surfaces below the n-type region,
6. The semiconductor device according to any one of structures 3 to 5, wherein the drift region is in contact with the gate insulating film at the second side surfaces below the body region.
(Configuration 7)
a first trench set including the plurality of first trenches and a second trench set including the two second trenches are alternately arranged along a specific direction;
7. The semiconductor device of any one of
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの1つの目的を達成すること自体で技術有用性を持つものである。 Although the embodiments have been described in detail above, these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and variations of the specific examples given above. The technical elements described in this specification or drawings demonstrate technical utility either alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. Furthermore, the technology exemplified in this specification or drawings achieves multiple objectives simultaneously, and achieving one of these objectives is itself technically useful.
10:半導体装置
12:半導体基板
12a:上面
12b:下面
22a:第1トレンチ
22b:第2トレンチ
23a:第1側面
23b:第2側面
24:ゲート絶縁膜
25:底面
26:ゲート電極
28:層間絶縁膜
30:ソース領域
32:ボディ領域
34:ドリフト領域
35:ドレイン領域
36a:第1底部領域
36b:第2底部領域
40:耐圧保持領域
70:上部電極
72:下部電極
10: Semiconductor device 12:
Claims (7)
前記半導体基板の上面(12a)に設けられた複数のトレンチ(22)と、
前記トレンチの内面を覆うゲート絶縁膜(24)と、
前記トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極(26)と、
前記半導体基板の前記上面に接する上部電極(70)と、
を備え、
前記複数のトレンチが、複数の第1トレンチ(22a)と、前記複数の第1トレンチの間に配置されているとともに互いに隣接している2つの第2トレンチ(22b)と、を有しており、
前記半導体基板が、
前記各第1トレンチの側面において前記ゲート絶縁膜に接しており、前記上部電極に接しているn型領域(30)と、
前記n型領域の下側の前記各第1トレンチの側面において前記ゲート絶縁膜に接しているp型のボディ領域(32)と、
前記各第1トレンチの底面において前記ゲート絶縁膜に接しているp型の第1底部領域(36a)と、
前記2つの前記第2トレンチの間に配置されており、前記上部電極に接しており、一方の前記第2トレンチ内の前記ゲート絶縁膜から他方の前記第2トレンチ内の前記ゲート絶縁膜まで延びているp型の耐圧保持領域(40)と、
前記各第2トレンチの底面(25)において前記ゲート絶縁膜に接しており、前記耐圧保持領域に接続されており、前記第1底部領域よりも下側まで延びているp型の第2底部領域(36b)と、
前記ボディ領域の下部と前記耐圧保持領域の下部に跨って分布しており、前記ボディ領域の下側の前記各第1トレンチの側面において前記ゲート絶縁膜に接しており、前記ボディ領域によって前記n型領域から分離されており、前記第1底部領域と前記第2底部領域に接しているn型のドリフト領域(34)と、
を有している、
半導体装置(10)。 A semiconductor substrate (12);
A plurality of trenches (22) provided in an upper surface (12a) of the semiconductor substrate;
a gate insulating film (24) covering the inner surface of the trench;
a gate electrode (26) disposed in the trench and insulated from the semiconductor substrate by the gate insulating film;
an upper electrode (70) in contact with the upper surface of the semiconductor substrate;
Equipped with
The plurality of trenches includes a plurality of first trenches (22a) and two second trenches (22b) disposed between the plurality of first trenches and adjacent to each other;
The semiconductor substrate is
an n-type region (30) in contact with the gate insulating film on a side surface of each of the first trenches and in contact with the upper electrode;
a p-type body region (32) contacting the gate insulating film on the side surface of each of the first trenches below the n-type region;
a p-type first bottom region (36a) in contact with the gate insulating film at the bottom surface of each of the first trenches;
a p-type breakdown voltage holding region (40) disposed between the two second trenches, in contact with the upper electrode, and extending from the gate insulating film in one of the second trenches to the gate insulating film in the other of the second trenches;
a p-type second bottom region (36b) that is in contact with the gate insulating film at the bottom surface (25) of each of the second trenches, is connected to the voltage-resistant holding region, and extends below the first bottom region;
an n-type drift region (34) that is distributed across a lower portion of the body region and a lower portion of the breakdown voltage holding region, that is in contact with the gate insulating film on a side surface of each of the first trenches below the body region, that is separated from the n-type region by the body region, and that is in contact with the first bottom region and the second bottom region;
It has
A semiconductor device (10).
前記第1側面の深さが、前記第2側面の深さよりも深い、請求項1に記載の半導体装置。 The two second trenches have first side surfaces (23a) facing each other across the voltage-resistance holding region and second side surfaces (23b) located on the opposite side to the first side surfaces,
The semiconductor device according to claim 1 , wherein a depth of said first side surface is greater than a depth of said second side surface.
前記ボディ領域が、前記n型領域の下側の前記各第2側面において前記ゲート絶縁膜に接しており、
前記ドリフト領域が、前記ボディ領域の下側の前記各第2側面において前記ゲート絶縁膜に接している、請求項3に記載の半導体装置。 the n-type region is in contact with the gate insulating film at each of the second side surfaces,
the body region is in contact with the gate insulating film at each of the second side surfaces below the n-type region,
The semiconductor device according to claim 3 , wherein the drift region is in contact with the gate insulating film at each of the second side surfaces below the body region.
前記第1トレンチセットが有する前記第1トレンチの数と前記第2トレンチセットが有する前記第2トレンチの数の比が、4:1~2:1の範囲内にある、請求項1~6のいずれか一項に記載の半導体装置。
a first trench set including the plurality of first trenches and a second trench set including the two second trenches are alternately arranged along a specific direction;
7. The semiconductor device according to claim 1, wherein a ratio of the number of the first trenches in the first trench set to the number of the second trenches in the second trench set is in a range of 4:1 to 2:1.
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