JP2024112759A - Ａ／ｄコンバータ - Google Patents

Abstract

【課題】Ａ／Ｄコンバータにより正確に動作させることを可能とする技術を提供する。【解決手段】アナログ入力信号をデジタル出力信号に変換するＡ／Ｄコンバータ１，２は、デジタル入力に応じたアナログの出力信号を生成する容量性Ｄ／Ａコンバータ１０，４０と、アナログの出力信号と比較基準電圧とを比較し、比較結果を出力する比較器２０，６０と、比較結果に基づいてデジタル入力を生成する制御回路３０，６２と、を備える。容量性Ｄ／Ａコンバータは、デジタル信号に応じたアナログの出力信号を生成する変換回路と、変換回路の出力信号を変化させる補正回路とを有する。変換回路は、下位側回路と、上位側回路と、スケーリングキャパシタと、を含む。制御回路は、補正回路に入力されるデジタル信号を逐次的に変化させ、逐次的に生成される比較結果に基づいて、補正回路に変換回路の出力信号を補正させるためのデータを取得する。【選択図】図７

Description

本開示は、Ａ／Ｄコンバータに関する。

アナログ信号をデジタル信号に変換する逐次比較型ＡＤＣ（Ａ／Ｄコンバータ）が知られている。逐次比較型ＡＤＣでは、標本化したアナログ入力信号と、容量性ＤＡＣ（Ｄ／Ａコンバータ）から出力される信号とを比較器によって逐次比較し、その比較結果に基づいてデジタル信号を出力する。

特開２０１７－１９２０９９号公報

［概要］
しかしながら、容量性ＤＡＣに生じる寄生容量、容量性ＤＡＣのキャパシタの容量誤差および比較器のオフセットなどにより、比較器による比較を正確にできないことがあった。

本開示はこうした状況に鑑みてなされたものであり、その例示的な目的の一つは、Ａ／Ｄコンバータにより正確に動作させることを可能とする技術を提供することにある。

本開示のある態様のＡ／Ｄコンバータは、アナログ入力信号をデジタル出力信号に変換する。Ａ／Ｄコンバータは、デジタル入力に応じたアナログの出力信号を生成する容量性Ｄ／Ａコンバータと、アナログの出力信号と比較基準電圧とを比較し、比較結果を出力する比較器と、比較結果に基づいてデジタル入力を生成する制御回路と、を備える。容量性Ｄ／Ａコンバータは、ＭおよびＮをそれぞれ１以上の整数とするとき、（Ｍ＋Ｎ）ビットのデジタル信号に応じたアナログの出力信号を生成する変換回路と、入力されるデジタル信号に応じて変換回路の出力信号を変化させる、アレイ状に配置された複数の補正キャパシタを含む補正回路とを有する。変換回路は、（Ｍ＋Ｎ）ビットのデジタル信号の下位Ｍビットの変換を担う、アレイ状に配置された複数の第１キャパシタを有する下位側回路と、（Ｍ＋Ｎ）ビットのデジタル信号の上位Ｎビットの変換を担う、アレイ状に配置された複数の第２キャパシタを有する上位側回路と、下位側回路と上位側回路との間に配置されたスケーリングキャパシタと、を含む。複数の補正キャパシタの共通ノードは、複数の第１キャパシタの共通ノードおよび複数の第２キャパシタの共通ノードの一方に接続される。制御回路は、補正回路に入力されるデジタル信号を逐次的に変化させ、逐次的に生成される比較結果に基づいて、補正回路に変換回路の出力信号を補正させるためのデータを取得する。

本開示の別の態様のＡ／Ｄコンバータは、アナログ入力信号をデジタル出力信号に変換する。Ａ／Ｄコンバータは、デジタル入力に応じたアナログの第１の出力信号およびアナログの第２の出力信号を生成する容量性Ｄ／Ａコンバータと、第１の出力信号と第２の出力信号とを比較し、比較結果を出力する比較器と、比較結果に基づいてデジタル入力を生成する制御回路と、を備える。容量性Ｄ／Ａコンバータは、ＭおよびＮをそれぞれ１以上の整数とするとき、（Ｍ＋Ｎ）ビットのデジタル信号に応じた第１の出力信号を生成する第１変換回路と、入力されるデジタル信号に応じて第１の出力信号を変化させる、アレイ状に配置された複数の補正キャパシタを含む第１補正回路と、（Ｍ＋Ｎ）ビットのデジタル信号に応じた第２の出力信号を生成する第２変換回路と、入力されるデジタル信号に応じて第２の出力信号を変化させる、アレイ状に配置された複数の補正キャパシタを含む第２補正回路と、を有する。第１変換回路は、（Ｍ＋Ｎ）ビットのデジタル信号の下位Ｍビットの変換を担う、アレイ状に配置された複数の第１キャパシタを有する下位側回路と、（Ｍ＋Ｎ）ビットのデジタル信号の上位Ｎビットの変換を担う、アレイ状に配置された複数の第２キャパシタを有する上位側回路と、当該下位側回路と当該上位側回路との間に配置されたスケーリングキャパシタと、を含む。第２変換回路は、（Ｍ＋Ｎ）ビットのデジタル信号の下位Ｍビットの変換を担う、アレイ状に配置された複数の第３キャパシタを有する下位側回路と、（Ｍ＋Ｎ）ビットのデジタル信号の上位Ｎビットの変換を担う、アレイ状に配置された複数の第４キャパシタを有する上位側回路と、当該下位側回路と当該上位側回路との間に配置されたスケーリングキャパシタと、を含む。第１補正回路が有する複数の補正キャパシタの共通ノードは、複数の第１キャパシタの共通ノードおよび複数の第２キャパシタの共通ノードの一方に接続される。第２補正回路が有する複数の補正キャパシタの共通ノードは、複数の第３キャパシタの共通ノードおよび複数の第４キャパシタの共通ノードの一方に接続される。制御回路は、第１補正回路および第２補正回路のそれぞれに入力されるデジタル信号を逐次的に変化させ、逐次的に生成される比較結果に基づいて、第１補正回路に第１の出力信号を補正させ、第２補正回路に第２の出力信号を補正させるためのデータを取得する。

なお、以上の構成要素の任意の組合せ、本開示の表現を方法、装置、システムなどの間で変換したものもまた、本開示の態様として有効である。

図１は、第１実施形態に係る逐次比較型ＡＤＣの構成を示すブロック図である。 図２は、参考技術１に係る容量性ＤＡＣの回路図である。 図３は、参考技術２に係る容量性ＤＡＣの回路図である。 図４は、参考技術２に係る容量性ＤＡＣの動作の一例を説明するための図である。 図５は、参考技術２に係る容量性ＤＡＣの動作の一例を説明するための図である。 図６Ａは、参考技術２に係る容量性ＤＡＣの動作の一例を説明するための図である。 図６Ｂは、参考技術２に係る容量性ＤＡＣの動作の一例を説明するための図である。 図６Ｃは、参考技術２に係る容量性ＤＡＣの動作の一例を説明するための図である。 図６Ｄは、参考技術２に係る容量性ＤＡＣの動作の一例を説明するための図である。 図６Ｅは、参考技術２に係る容量性ＤＡＣの動作の一例を説明するための図である。 図７は、本開示の一実施形態に係る容量性ＤＡＣの回路図である。 図８Ａは、同実施形態に係る容量性ＤＡＣの動作の一例を説明するための図である。 図８Ｂは、同実施形態に係る容量性ＤＡＣの動作の一例を説明するための図である。 図９Ａは、同実施形態に係る容量性ＤＡＣの動作の一例を説明するための図である。 図９Ｂは、同実施形態に係る容量性ＤＡＣの動作の一例を説明するための図である。 図１０Ａは、同実施形態に係る容量性ＤＡＣの動作の一例を説明するための図である。 図１０Ｂは、同実施形態に係る容量性ＤＡＣの動作の一例を説明するための図である。 図１１Ａは、同実施形態に係る容量性ＤＡＣの動作の一例を説明するための図である。 図１１Ｂは、同実施形態に係る容量性ＤＡＣの動作の一例を説明するための図である。 図１２は、同実施形態に係る容量性ＤＡＣを駆動する制御回路の動作の一例を示すタイミングチャートである。 図１３は、各種の信号が入力される容量性ＤＡＣの信号線を示す図である。 図１４Ａは、参考技術１に係る容量性ＤＡＣを用いた場合の逐次比較型ＡＤＣにおける各コードのＤＮＬの一例を示す図である。 図１４Ｂは、本開示の一実施形態に係る容量性ＤＡＣを用いた場合について、α補正回路の容量値を最適化したあとにおける逐次比較型ＡＤＣにおける各コードのＤＮＬの一例を示す図である。 図１５は、第２実施形態に係る逐次比較型ＡＤＣのブロック図である。 図１６は、第２実施形態に係る容量性ＤＡＣの回路構成を説明するための図である。 図１７は、サンプリング時における容量性ＤＡＣの状態を説明するための図である。 図１８Ａは、２回目の逐次比較において第１補正回路および第２補正回路に入力されるデジタル信号を示す図である。 図１８Ｂは、３回目の逐次比較において第１補正回路および第２補正回路に入力されるデジタル信号を示す図である。 図１８Ｃは、８回目の逐次比較において第１補正回路および第２補正回路に入力されるデジタル信号を示す図である。 図１８Ｄは、９回目の逐次比較において第１補正回路および第２補正回路に入力されるデジタル信号を示す図である。 図１９は、比較器のオフセット、比較データ、反転データおよび取得されるオフセットデータとの関係を示す図である。 図２０は、第１変換回路および第１補正回路の回路図である。 図２１は、抽出できる容量誤差と、容量誤差を抽出するために変換回路に入力されるデジタル信号の２つのコードを示す図である。 図２２は、サンプリング時における容量性ＤＡＣの状態を説明するための図である。 図２３は、１回目の逐次比較における容量性ＤＡＣの状態を説明するための図である。 図２４は、容量誤差、オフセット加算後の反転データおよび容量誤差データの関係を示す図である。 図２５Ａは、サンプリング時における第１変換回路の状態を説明するための図である。 図２５Ｂは、１回目の逐次比較における第１変換回路の状態を説明するための図である。 各逐次比較における第１補正回路の補正値を示す図である。 図２７Ａは、サンプリング時における第２変換回路の状態を説明するための図である。 図２７Ｂは、１回目の逐次比較における第２変換回路の状態を説明するための図である。 図２８は、各逐次比較における第２補正回路の補正値を示す図である。 図２９は、第１補正回路および第２補正回路を使用しない逐次比較型ＡＤＣについて、各コードのＤＮＬを計算した結果を示す図である。 図３０は、第１補正回路および第２補正回路を使用しない逐次比較型ＡＤＣについて、各コードのＩＮＬを計算した結果を示す図である。 図３１は、本実施形態に係る逐次比較型ＡＤＣについて、各コードのＤＮＬを計算した結果を示す図である。 図３２は、本実施形態に係る逐次比較型ＡＤＣについて、各コードのＩＮＬを計算した結果を示す図である。

［詳細な説明］
（概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。

一実施形態に係るＡ／Ｄコンバータは、アナログ入力信号をデジタル出力信号に変換する。Ａ／Ｄコンバータは、デジタル入力に応じたアナログの出力信号を生成する容量性Ｄ／Ａコンバータと、アナログの出力信号と比較基準電圧とを比較し、比較結果を出力する比較器と、比較結果に基づいてデジタル入力を生成する制御回路と、を備える。容量性Ｄ／Ａコンバータは、ＭおよびＮをそれぞれ１以上の整数とするとき、（Ｍ＋Ｎ）ビットのデジタル信号に応じたアナログの出力信号を生成する変換回路と、入力されるデジタル信号に応じて変換回路の出力信号を変化させる、アレイ状に配置された複数の補正キャパシタを含む補正回路とを有する。変換回路は、（Ｍ＋Ｎ）ビットのデジタル信号の下位Ｍビットの変換を担う、アレイ状に配置された複数の第１キャパシタを有する下位側回路と、（Ｍ＋Ｎ）ビットのデジタル信号の上位Ｎビットの変換を担う、アレイ状に配置された複数の第２キャパシタを有する上位側回路と、下位側回路と上位側回路との間に配置されたスケーリングキャパシタと、を含む。複数の補正キャパシタの共通ノードは、複数の第１キャパシタの共通ノードおよび複数の第２キャパシタの共通ノードの一方に接続される。制御回路は、補正回路に入力されるデジタル信号を逐次的に変化させ、逐次的に生成される比較結果に基づいて、補正回路に変換回路の出力信号を補正させるためのデータを取得する。

この構成によれば、Ａ／Ｄコンバータにより正確に動作させることができる。

一実施形態において、複数の補正キャパシタの共通ノードは、複数の第１キャパシタの共通ノードに接続されてよい。補正回路は、入力されるデジタル信号に応じて、複数の補正キャパシタのそれぞれについて、共通ノードとは反対側の端部がオープンになるまたはグランドに接続されることによって、変換回路の出力信号を変化させてよい。

一実施形態において、容量性Ｄ／Ａコンバータは、複数の補正キャパシタの共通ノードに接続され、複数の補正キャパシタの共通ノードの電荷をリセット可能に配置されたリセットスイッチをさらに有してよい。

一実施形態において、リセットスイッチは、一端が複数の補正キャパシタの共通ノードに接続され、他端がグランドに接続されるように配置されてよい。複数の補正キャパシタの共通ノードの電荷量は、リセットスイッチがオンになることによってリセットされてよい。

一実施形態において、制御回路は、リセットスイッチがオフの状態における容量性Ｄ／Ａコンバータの出力信号に基づいて、リセットスイッチがオンの状態で、複数の補正キャパシタの共通ノードとグランドとの間における補正回路の容量値を切り替えてよい。

一実施形態において、Ａ／Ｄコンバータは、複数の第２キャパシタの共通ノードに一端が接続され、他端に比較基準電圧が供給される基準スイッチをさらに備えてよい。制御回路は、容量性Ｄ／Ａコンバータが第１の状態にあるとき基準スイッチがオンとなり、そのあと、基準スイッチがオンからオフに切り替わり、容量性Ｄ／Ａコンバータが第１の状態が第２の状態に切り替わったときにおける容量性Ｄ／Ａコンバータの出力電圧および比較基準電圧に基づいて、補正回路の容量値を切り替えるためのデジタル入力を容量性Ｄ／Ａコンバータに入力してよい。第１の状態は、すべてのビットを０としたＭビットのデジタル入力が下位側回路に入力され、最下位のビットを１とし、残りのビットを０としたＮビットのデジタル入力が上位側回路に入力される状態であってよい。第２の状態は、すべてのビットを１としたＭビットのデジタル入力が下位側回路に入力され、すべてのビットを０としたＮビットのデジタル入力が上位側回路に入力される状態であってよい。

一実施形態において、補正回路は、補正回路の容量値を基準容量値から上げるための加算用回路と、補正回路の容量値を基準容量値から下げるための減算用回路と、を有してよい。加算用回路は、アレイ状に配置された複数の補正キャパシタを有してよい。減算用回路は、アレイ状に配置された複数の補正キャパシタを有してよい。基準容量値は、加算用回路がその最小の容量値をとり、減算用回路がその最大の容量値をとるときの補正回路の容量値であってよい。

一実施形態において、複数の補正キャパシタの共通ノードは、キャパシタを介して複数の第２キャパシタの共通ノードに接続されてよい。

一実施形態において、制御回路は、補正回路が比較器のオフセットを打ち消すように、補正回路に入力されるデジタル信号を逐次的に変化させ、逐次的に生成される比較結果に基づいて、比較器のオフセットデータを取得してよい。補正回路は、オフセットデータに応じたデジタル信号に基づいて、比較器のオフセットを補正するように、変換回路の出力信号を変化させてよい。

一実施形態において、変換回路は、第１のデジタル信号に応じた第１の出力信号を生成し、第１のデジタル信号とは異なるコードを有する第２のデジタル信号に応じた第２の出力信号を生成してよい。制御回路は、変換回路に第１のデジタル信号が入力されているとき、補正回路が第１の出力信号と第２の出力信号との差分を打ち消すように、補正回路に入力されるデジタル信号を逐次的に変化させ、逐次的に生成される比較結果に基づいて、第２キャパシタの容量誤差データを取得してよい。補正回路は、容量誤差データに応じたデジタル信号に基づいて、第２キャパシタの容量誤差に応じた変換回路の出力信号の誤差を補正するように、変換回路の出力信号を変化させてよい。

一実施形態において、制御回路は、アナログ入力信号をデジタル出力信号に変換するために、比較基準電圧と容量性Ｄ／Ａコンバータの出力信号とを比較器が比較する際に、オフセットデータおよび容量誤差データに応じたデジタル信号を補正回路に入力してよい。

一実施形態において、補正回路をα補正回路とするとき、容量性Ｄ／Ａコンバータは、アレイ状に配置された複数の補正キャパシタを有するさらなる補正回路をさらに有してよい。α補正回路が有する複数の補正キャパシタの共通ノードは、複数の第１キャパシタの共通ノードに接続されてよい。さらなる補正回路が有する複数の補正キャパシタの共通ノードは、キャパシタを介して複数の第２キャパシタの共通ノードに接続されてよい。α補正回路は、入力されるデジタル信号に応じて、複数の補正キャパシタのそれぞれについて、共通ノードとは反対側の端部がオープンになるまたはグランドに接続されることによって、変換回路の出力信号を変化させてよい。

他の実施形態に係るＡ／Ｄコンバータは、アナログ入力信号をデジタル出力信号に変換する。Ａ／Ｄコンバータは、デジタル入力に応じたアナログの第１の出力信号およびアナログの第２の出力信号を生成する容量性Ｄ／Ａコンバータと、第１の出力信号と第２の出力信号とを比較し、比較結果を出力する比較器と、比較結果に基づいてデジタル入力を生成する制御回路と、を備える。容量性Ｄ／Ａコンバータは、ＭおよびＮをそれぞれ１以上の整数とするとき、（Ｍ＋Ｎ）ビットのデジタル信号に応じた第１の出力信号を生成する第１変換回路と、入力されるデジタル信号に応じて第１の出力信号を変化させる、アレイ状に配置された複数の補正キャパシタを含む第１補正回路と、（Ｍ＋Ｎ）ビットのデジタル信号に応じた第２の出力信号を生成する第２変換回路と、入力されるデジタル信号に応じて第２の出力信号を変化させる、アレイ状に配置された複数の補正キャパシタを含む第２補正回路と、を有する。第１変換回路は、（Ｍ＋Ｎ）ビットのデジタル信号の下位Ｍビットの変換を担う、アレイ状に配置された複数の第１キャパシタを有する下位側回路と、（Ｍ＋Ｎ）ビットのデジタル信号の上位Ｎビットの変換を担う、アレイ状に配置された複数の第２キャパシタを有する上位側回路と、当該下位側回路と当該上位側回路との間に配置されたスケーリングキャパシタと、を含む。第２変換回路は、（Ｍ＋Ｎ）ビットのデジタル信号の下位Ｍビットの変換を担う、アレイ状に配置された複数の第３キャパシタを有する下位側回路と、（Ｍ＋Ｎ）ビットのデジタル信号の上位Ｎビットの変換を担う、アレイ状に配置された複数の第４キャパシタを有する上位側回路と、当該下位側回路と当該上位側回路との間に配置されたスケーリングキャパシタと、を含む。第１補正回路が有する複数の補正キャパシタの共通ノードは、複数の第１キャパシタの共通ノードおよび複数の第２キャパシタの共通ノードの一方に接続される。第２補正回路が有する複数の補正キャパシタの共通ノードは、複数の第３キャパシタの共通ノードおよび複数の第４キャパシタの共通ノードの一方に接続される。制御回路は、第１補正回路および第２補正回路のそれぞれに入力されるデジタル信号を逐次的に変化させ、逐次的に生成される比較結果に基づいて、第１補正回路に第１の出力信号を補正させ、第２補正回路に第２の出力信号を補正させるためのデータを取得する。

この構成によれば、Ａ／Ｄコンバータにより正確に動作させることができる。

（実施形態）
以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。

（第１実施形態）
図１は、第１実施形態に係る逐次比較型ＡＤＣ１の構成を示す図である。本実施形態に係る逐次比較型ＡＤＣ１は、アナログ入力信号Ａ_ＩＮをデジタル出力信号Ｄ_ＯＵＴに変換する。本実施形態に係る逐次比較型ＡＤＣ１は、容量性ＤＡＣ１０、比較器２０および制御回路３０を備える。

容量性ＤＡＣ１０は、デジタル入力Ｓ_ＣＴに応じたアナログの出力信号Ｓ_ＤＡＣを生成する。具体的には、容量性ＤＡＣ１０は、制御回路３０から入力されるデジタル入力Ｓ_ＣＴに応じた出力信号Ｓ_ＤＡＣを比較器２０に出力する。容量性ＤＡＣ１０は、アナログ入力信号Ａ_ＩＮに基づく信号をサンプリングできる。アナログ入力信号Ａ_ＩＮに基づく信号は、たとえばサンプリングホールド回路（図示しない。）がアナログ入力信号Ａ_ＩＮをサンプリングしてホールドした信号であってよい。

比較器２０は、アナログの出力信号Ｓ_ＤＡＣと比較基準電圧とを比較し、比較結果Ｓ_ＣＴを出力する。制御回路３０は、比較器２０の比較結果Ｓ_ＣＲに基づいてデジタル入力Ｓ_ＣＴを生成する。制御回路３０は、デジタル入力Ｓ_ＣＴを容量性ＤＡＣ１０に出力する。制御回路３０は、後述する容量性ＤＡＣ１０のα補正回路に入力されるデジタル信号を逐次的に変化させ、逐次的に生成される比較結果Ｓ_ＣＲに基づいて、後述する変換回路の出力信号をα補正回路に補正させるためのデータを取得する。本実施形態では、制御回路３０は、変換回路において生じる寄生容量を補正するためのデータを取得する。

ここで、本実施形態に係る容量性ＤＡＣ１０の詳細を説明する前に、参考技術に係る容量性ＤＡＣ９０で容量性ＤＡＣ１０を置き換えた場合について説明する。図２は、参考技術１に係る容量性ＤＡＣ９０の回路図である。参考技術１に係る容量性ＤＡＣ９０は、１４ビットのデジタル信号に応じたアナログの出力信号ＤＡＣＯＵＴを生成する変換回路で構成される。図２に示すように、容量性ＤＡＣ９０は、１４ビットのデジタル信号の下位７ビットの変換を担う下位側回路９００、１４ビットのデジタル信号の上位７ビットの変換を担う上位側回路９４０およびスケーリングキャパシタ９３０を備える。

下位側回路９００は、共通線９０２（共通ノード）およびアレイ状に配置された複数のキャパシタ９１０～９１６（第１キャパシタ）を有する。キャパシタ９１０～９１６は、１４ビットのうちの下位７ビットに対応する。キャパシタ９１０～９１６の容量値は、「Ｃ」を基準容量値とする（以下、同様に基準容量値を［Ｃ］とする。）と、それぞれ［１Ｃ］、［２Ｃ］、［４Ｃ］、［８Ｃ］、［１６Ｃ］、［３２Ｃ］および［６４Ｃ］である。すなわち、キャパシタ９１０～９１６は、それぞれ、所定の比率で重み付けされた容量値（＝２^ｘＣ（ただし、ｘ＝０～６の整数））をもつ。

キャパシタ９１０～９１６のそれぞれの一端は、共通線９０２に接続される。また、キャパシタ９１０～９１６のそれぞれは、信号ｂ０～ｂ６のそれぞれが他端に入力されるように配置される。信号ｂ０～ｂ６は、上側の基準電圧Ｖ_ＲＥＦＨまたは下側の基準電圧Ｖ_ＲＥＦＬであってよい。たとえば、キャパシタ９１０～９１６のそれぞれの他端には、スイッチ（図示しない。）が接続されており、そのスイッチの切り替えに応じてキャパシタ９１０～９１６の他端に基準電圧Ｖ_ＲＥＦＨまたは基準電圧Ｖ_ＲＥＦＬが供給されてよい。この場合、当該スイッチは、制御回路３０からのデジタル入力Ｓ_ＣＴに基づき駆動してよい。

上位側回路９４０は、出力線９４２（出力ノード）およびアレイ状に配置された複数のキャパシタ９５０～９５６（第２キャパシタ）を有する。キャパシタ９５０～９５６は、１４ビットのうちの上位７ビット分に対応する。キャパシタ９５０～９５６の容量値は、それぞれ［１Ｃ］、［２Ｃ］、［４Ｃ］、［８Ｃ］、［１６Ｃ］、［３２Ｃ］および［６４Ｃ］である。すなわち、キャパシタ９５０～９５６は、それぞれ、所定の比率で重み付けされた容量値（＝２^ｙＣ（ただし、ｙ＝０～６の整数））をもつ。

キャパシタ９５０～９５６のそれぞれの一端は、出力線９４２に接続される。また、キャパシタ９５０～９５６のそれぞれは、信号ｂ７～ｂ１３のそれぞれが他端に入力されるように配置される。信号ｂ７～ｂ１３は、上側の基準電圧Ｖ_ＲＥＦＨまたは下側の基準電圧Ｖ_ＲＥＦＬであってよい。たとえば、キャパシタ９５０～９５６のそれぞれの他端には、スイッチ（図示しない。）が接続されており、そのスイッチの切り替えに応じてキャパシタ９５０～９５６の他端に基準電圧Ｖ_ＲＥＦＨまたは基準電圧Ｖ_ＲＥＦＬが供給されてよい。この場合、当該スイッチは、制御回路３０からのデジタル入力Ｓ_ＣＴに基づき駆動してよい。

スケーリングキャパシタ９３０は、下位側回路９００と上位側回路９４０との間に配置される。具体的には、スケーリングキャパシタ９３０の一端は、下位側回路９００の共通線９０２に接続され、スケーリングキャパシタ９３０の他端は、上位側回路９４０の出力線９４２に接続される。スケーリングキャパシタ９３０の容量値は、［１Ｃ］である。

容量性ＤＡＣ９０には、容量性ＤＡＣ９０の構成に基づく寄生容量が生じる。たとえば、下位側回路９００において、寄生容量９０４，９２０～９２６が生じる。寄生容量９０４は、容量値αを有し、一端が共通線９０２に接続され、他端が接地されるように生じる。寄生容量９２０～９２６のそれぞれは、キャパシタ９１０～９１６のそれぞれに並列に接続されるように生じる。寄生容量９２０～９２６のそれぞれの容量値は、ｌ０～ｌ６のそれぞれであるものとする。

また、上位側回路９４０において、寄生容量９４４，９６０～９６６が生じる。寄生容量９４４は、容量値βを有し、一端が出力線９４２に接続され、他端が接地されるように生じる。寄生容量９６０～９６６のそれぞれは、キャパシタ９５０～９５６のそれぞれに並列に接続されるように生じる。寄生容量９６０～９６６のそれぞれの容量値は、ｍ０～ｍ６のそれぞれであるとする。

さらに、スケーリングキャパシタ９３０と並列に接続されるように、寄生容量９３２が生じる。寄生容量９３２の容量値は、γであるものとする。

容量性ＤＡＣ９０の出力信号ＤＡＣＯＵＴは、次式で表される。

・・・（１）

ここで、容量値α、β、γ、ｌ０～ｌ６、ｍ０～ｍ６を０とすると、出力信号ＤＡＣＯＵＴは、次の理論式で表される。

・・・（２）

式（１）において、右辺の分子に着目すると、コード（１２７）およびコード（１２８）は、次式で表される。

・・・（３）

・・・（４）

ＬＰＥ（Layout Parasitic Extraction）により抽出される各値を式（３）および式（４）挿入するとα＝０．６８５５９Ｃ，γ＝０．０５８３６Ｃ，ｍ０＝０．０２１３７Ｃ，ｌ０～ｌ６＝２．０４７５１Ｃのとき、
ＤＡＣＯＵＴ（コード１２７）＝１．０４４２５
ＤＡＣＯＵＴ（コード１２８）＝１．０２１３７
となる。このとき、コード１２７＞コード１２８の関係になっている。このため、容量性ＤＡＣ９０の逐次比較において、デジタル入力のコードがコード１２７からコード１２８に切り替わる際に、ミスコードが発生する。

本来の正しい関係である（コード１２８）－（コード１２７）＝１／１２８になるためには、次式が成り立つ必要がある。

・・・（５）

・・・（６）

容量値ｌ０～ｌ６およびｍ０～ｍ６を０とすると、α＝１２７γとなる。したがって、下位側回路９００のビット数をｎ（図２に示す例ではｎ＝７）とすると、α＝（２^ｎ－１）γとなる。

図３は、参考技術２に係る容量性ＤＡＣ９２の回路図である。図３では、図２に示す容量性ＤＡＣ９０の構成と実質的に同一の機能を有する構成には同一の符号を付し、その説明を適宜省略する。容量性ＤＡＣ９２は、制御回路３０から入力されるデジタル入力に応じて、アナログの出力信号ＤＡＣＯＵＴ９１を比較器２０に出力する。

比較器２０は、第１入力端子２２および第２入力端子２４を有する。差動式の場合には、第１入力端子２２には、本実施形態に係る容量性ＤＡＣ１０と同様の構成を有する容量性ＤＡＣを用意し、その容量性ＤＡＣの出力信号が入力される。一方、シングルの場合には、第１入力端子２２には、図３に示されるように比較基準電圧が入力される。また、第２入力端子２４には、容量性ＤＡＣ１０の出力信号が入力される。

参考技術２に係る容量性ＤＡＣ９２は、参考技術１に係る容量性ＤＡＣ９０に加えて、α補正回路９７０およびスイッチ９９０を備える。下位側回路９００と上位側回路９４０との間には、スケーリングキャパシタ９３４が配置される。

α補正回路９７０は、下位側回路９００の共通線９０２に接続され、容量値が切り替え可能に構成されている。α補正回路９７０は、アレイ状に配置された複数のキャパシタ９７１～９７６（補正キャパシタ）およびスイッチ９８１～９８６および共通線９８０を有する。キャパシタ９７１～９７６のそれぞれは、スイッチ９８１～９８６のそれぞれと対を構成する。キャパシタ９７１～９７６の容量値は、それぞれ［１Ｃ］、［１／４Ｃ］、［１／２Ｃ］、［１Ｃ］、［２Ｃ］および［４Ｃ］である。

共通線９８０は、下位側回路９００の共通線９０２に接続される。また、キャパシタ９７１～９７６のそれぞれは、一端が共通線９８０に接続され、他端がスイッチ９８１～９８６のそれぞれの一端に接続される。さらに、スイッチ９８１～９８６の他端は、グランドに接続される。スイッチ９８１～９８６のオン，オフは、たとえば制御回路３０からのデジタル入力によって制御されてよい。

スケーリングキャパシタ９３４の容量値Ｃ１は、Ｃ１＝（１＋１／１２７）Ｃで表される。この容量値Ｃ１の式の右辺第２項の分子１Ｃは、後述するように逐次比較の処理において最後に接地されるキャパシタ９７１の容量値１Ｃに対応する。この容量値は、寄生容量９０４の容量値αと同様に扱われ、上述したα＝１２７γの関係で調整される必要がある。このため、容量値Ｃ１の式の右辺第２項は、１Ｃ／１２７となっている。また、スイッチ９９０は、一端が上位側回路９４０の出力線９４２に接続され、他端に比較基準電圧が供給されるように配置される。

α補正回路９７０のスイッチ９８１～９８６のオン，オフを制御することにより、α補正回路９７０の容量値Ｃｏｒｒｅｃｔｉｏｎ＿αを調整できる。式（６）より、α補正回路９７０の容量値Ｃｏｒｒｅｃｔｉｏｎ＿αが次の式（７）を満たすとき、（コード１２８）－（コード１２７）＝１／１２８になる。

・・・（７）

参考技術２に係る容量性ＤＡＣ９２では、コード１２８に対応する出力信号ＤＡＣＯＵＴ９１をサンプリングして、その出力信号ＤＡＣＯＵＴ９１を比較基準電圧とする。以降、α補正回路９７０の容量値を切り替えながら、コード１２７に対応する出力信号と比較基準電圧とを逐次比較し、その比較結果に応じてα補正回路９７０の容量値を切り替え、その容量値を最適な値に近づけていく。以下、図４～図６を参照しながら、α補正回路９７０の容量値を決定するまでの流れを説明する。

まず、サンプリング時では、図４に示すように、下位側回路９００および上位側回路９４０のキャパシタ９１０～９１６，９５０～９５６に、コード１２８に対応する電圧を供給する。このとき、スイッチ９９０は、オンとなり、出力線９４２に比較基準電圧が供給される。容量性ＤＡＣ９２の各キャパシタ９１０～９１６，９５０～９５６には、この比較基準電圧およびコード１２８に対応する電圧に応じた電荷が保持される。

具体的には、上位側回路９４０には、最下位のビットを１として、残りのビットを０とした７ビットのデジタル入力が入力され、上位側回路のキャパシタ９５０～９５６に、そのデジタル入力に応じた電圧が供給される。また、下位側回路９００には、すべてのビットを０とした７ビットのデジタル入力が入力され、下位側回路９００のキャパシタ９１０～９１６に、そのデジタル入力に応じた電圧が供給される。より具体的には、キャパシタ９１０～９１６，９５１～９５６の他端に電圧Ｖ_ＲＥＦＬが供給され、キャパシタ９５０の他端に電圧Ｖ_ＲＥＦＨが供給される。なお、下位側回路９００および上位側回路９４０に入力されるデジタル入力は、制御回路３０により生成される。

このとき、α補正回路９７０のスイッチ９８１～９８６はすべてオフであり、α補正回路９７０の容量値は実質的に０である。以下、このコード１２８のときの出力信号ＤＡＣＯＵＴ９２を比較基準電圧として、コード１２７のときの出力信号と比較基準電圧とを逐次比較しながら、α補正回路９７０の容量値を調整する。このため、式（７）について、右辺をさらに１Ｃを減算した値が目標値となる。ここでは、目標のα補正回路９７０の容量値を３．９７７４Ｃとする。

１回目の逐次比較では、図５に示すように、スイッチ９９０をオンからオフに切り替えたあと、下位側回路９００および上位側回路９４０のキャパシタに、コード１２７に対応する電圧を供給する。これにより、容量性ＤＡＣ９２の各キャパシタにおいて、コード１２７に応じた電荷移動が生じ、ＤＡＣＯＵＴ９３は、電荷移動に応じて比較基準電圧から変化した結果となる。この変化後のＤＡＣＯＵＴ９３と比較器２０の第１入力端子２２に入力される比較基準電圧とが比較され、その比較結果に応じて、次の逐次比較時におけるα補正回路９７０の容量値が決定される。なお、差動式の場合には、サンプリング時と逐次比較時とにおける、比較器２０に入力される２つの容量性ＤＡＣの出力の変化に応じて、次の逐次比較時におけるα補正回路９７０の容量値が決定される。

具体的には、キャパシタ９１０～９１６の他端に電圧Ｖ_ＲＥＦＨを供給し、キャパシタ９５０～９５６の他端に電圧Ｖ_ＲＥＦＬを供給する。このとき、α補正回路９７０のキャパシタ９７６に接続されたスイッチ９８６をオンにし、その他のスイッチ９８１～９８５をオフにする。これにより、α補正回路９７０の容量値は４Ｃとなる。比較器２０は、このときの出力信号ＤＡＣＯＵＴ９３と比較基準電圧とを比較し、制御回路３０は、その比較結果に基づいて、次の逐次比較におけるスイッチ９８６のオン，オフを決定する。

以下、α補正回路９７０の容量値およびスイッチ９９０のオン，オフを切り替えながら出力信号と比較基準電圧とを逐次比較し、その比較結果に基づいて、α補正回路９７０の容量値が目標の補正容量値である３．９７７４Ｃに近づくように、スイッチ９８１～９８６のオン，オフを切り替えていく。図５に示すα補正回路９７０の容量値は、４Ｃであり、目標の容量値よりも大きいため、次の逐次比較において、スイッチ９８６をオンからオフに切り替える。

２回目の逐次比較では、図６Ａに示すように、スイッチ９８５をオフ、スイッチ９８１～９８４，９８６をオフにする。このときの容量性ＤＡＣ９２の出力信号と比較基準電圧が比較され、その比較結果に基づいて、次の逐次比較におけるスイッチ９８５のオン，オフが決定される。ここでは、α補正回路９７０の容量値が２Ｃであり、目標の容量値より小さいため、次の逐次比較において、スイッチ９８５をオンのままにする。

３回目の逐次比較では、図６Ｂに示すように、スイッチ９８１～９８３，９８６をオフ、スイッチ９８４，９８５をオンにする。このときの容量性ＤＡＣ９２の出力信号と比較基準電圧とが比較され、その比較結果に基づいて、次の逐次比較におけるスイッチ９８４のオン，オフが決定される。ここでは、α補正回路９７０の容量値が３Ｃであり、目標の容量値より小さいため、次の逐次比較において、スイッチ９８４をオンのままとする。

４回目の逐次比較では、図６Ｃに示すように、スイッチ９８１，９８２，９８６をオフ、スイッチ９８３，９８４，９８５をオンにする。このときの容量性ＤＡＣ９２の出力信号と、比較基準電圧とを比較し、その比較結果に基づいて、次の逐次比較のタイミングにおけるスイッチ９８３のオン，オフが決定される。ここでは、α補正回路９７０の容量値が３．５Ｃであり、目標の容量値より小さいため、次の逐次比較において、スイッチ９８３をオンのままにする。

５回目の逐次比較では、図６Ｄに示すように、スイッチ９８１，９８５，９８６をオフ、スイッチ９８２～９８４をオンにする。このときの容量性ＤＡＣ９２の出力信号と比較基準電圧とが比較され、その比較結果に基づいて、次の逐次比較におけるスイッチ９８２のオン，オフが決定される。ここでは、α補正回路９７０の容量値が３．７５Ｃであり、目標の容量値より小さいため、次の逐次比較において、スイッチ９８２をオンのままにする。

５回目の逐次比較の動作後には、図６Ｅに示すように、サンプリング時に１Ｃを減算した分、スイッチ９８１をオンにして、キャパシタ９７１の容量値１Ｃをα補正回路９７０の容量値の一部として加える。これにより、下位側回路９００およびα補正回路９７０の容量値を（１２７／１２８）Ｃに近づけることができる。

以上のようにα補正回路９７０のスイッチ９８１～９８６を調整することにより、最適なα補正回路９７０の容量値を実現できる。しかしながら、上述の逐次比較の動作において、スイッチ９８１～９８６の切り替えの動作により、スイッチ９８１～９８６のフィードスルーが生じる。このフィードスルーが下位側回路９００の共通線９０２の電荷量に影響を与えるため、適切な逐次比較の動作を実現できないことがある。

図７は、本開示の一実施形態に係る容量性ＤＡＣ１０の回路図である。容量性ＤＡＣ１０は、参考技術１に係る容量性ＤＡＣ９０に加えて、α補正回路１００、リセットスイッチ１６０およびスイッチ１８０（基準スイッチ）を備える。下位側回路９００と上位側回路９４０との間には、スケーリングキャパシタ９３６が配置される。

α補正回路１００は、加算用回路１２０および減算用回路１４０を有する。加算用回路１２０は、α補正回路１００の容量値を基準容量値から上げるための回路であり、減算用回路１４０は、α補正回路１００の容量値を基準容量値から下げるための回路である。加算用回路１２０および減算用回路１４０のそれぞれは、複数のキャパシタを有し、それぞれの容量値を切り替え可能に構成されている。ここで、基準容量値は、加算用回路１２０がその最小容量値をとり、減算用回路１４０がその最大容量値をとるときのα補正回路１００の容量値である。本実施形態では、加算用回路１２０の最小容量値は０であり、減算用回路１４０の最大容量値は、７．７５Ｃであるため、基準容量値は、７．７５Ｃである。

加算用回路１２０は、共通線１３０、アレイ状に配置された複数のキャパシタ１２１～１２６およびスイッチ１３１～１３６（スイッチング素子）を有する。キャパシタ１２１～１２６のそれぞれは、一端が共通線１３０に接続され、他端がスイッチ１３１～１３６のそれぞれの一端に接続される。キャパシタ１２１～１２６の容量値は、それぞれ［１Ｃ］、［１／４Ｃ］、［１／２Ｃ］、［１Ｃ］、［２Ｃ］および［４Ｃ］である。スイッチ１３１～１３６のそれぞれの他端は、グランドに接続される。スイッチ１３１～１３６のそれぞれのオン，オフが切り替わることにより、加算用回路１２０の容量値が切り替わる。たとえば、スイッチ１３１～１３６がすべてオフのとき、加算用回路１２０の容量値は、最小容量値として０をとり、スイッチ１３１～１３６がすべてオンのとき、加算用回路１２０の容量値は、最大容量値として８．７５Ｃをとる

減算用回路１４０は、加算用回路１２０と共通の共通線１３０、アレイ状に配置された複数のキャパシタ１４１～１４５およびスイッチ１５１～１５５（スイッチング素子）を有する。キャパシタ１４１～１４５のそれぞれは、一端が共通線１３０に接続され、他端がスイッチ１５１～１５５のそれぞれの一端に接続される。キャパシタ１４１～１４５の容量値は、それぞれ［１／４Ｃ］、［１／２Ｃ］、［１Ｃ］、［２Ｃ］および［４Ｃ］である。スイッチ１５１～１５５のそれぞれの他端は、グランドに接続される。スイッチ１５１～１５５のそれぞれのオン，オフが切り替わることにより、減算用回路１４０の容量値が切り替わる。たとえば、スイッチ１５１～１５５がすべてオフのとき、減算用回路１４０の容量値は、最小容量値として０をとり、スイッチ１５１～１５５がすべてオンのとき、減算用回路１４０の容量値は、最大容量値として７．７５Ｃをとる。

リセットスイッチ１６０は、一端がα補正回路１００の共通線１３０に接続され、他端がグランドに接続されるように配置される。リセットスイッチ１６０をオンにすることにより、共通線１３０を通じて下位側回路９００の共通線９０２をグランドに接続し、共通線９０２の電荷量をリセットできる。

スイッチ１８０は、一端が上位側回路９４０の出力線９４２に接続され、他端に比較基準電圧が供給されるように配置される。スイッチ１８０がオンになると、出力線９４２に比較基準電圧が供給される。

本実施形態に係るスケーリングキャパシタ９３６の容量値Ｃ２は、Ｃ２＝（１＋８．７５／１２７）Ｃで表される。この容量値Ｃ２の式の右辺第２項の分子８．７５Ｃの内訳は、減算用回路１４０の基準容量値７．７５Ｃと加算用回路１２０の接地されるキャパシタ１２１の容量値１Ｃとの和に対応する。この容量値は、寄生容量９０４の容量値αと同様に扱われ、上述したα＝１２７γの関係で調整される必要がある。このため、容量値Ｃ２の式の右辺第２項は、８．７５Ｃ／１２７となっている。

比較器２０は、第１入力端子２２および第２入力端子２４を有する。差動式の場合には、第１入力端子２２には、本実施形態に係る容量性ＤＡＣ１０と同様の構成を有する容量性ＤＡＣを用意し、その容量性ＤＡＣの出力信号が入力される。一方、シングルの場合には、図７に示すように、第１入力端子２２に比較基準電圧が入力される。また、第２入力端子２４には、容量性ＤＡＣ１０の出力信号ＤＡＣＯＵＴ１が入力される。比較器２０は、第１入力端子２２に入力される信号と第２入力端子２４に入力される信号との差分に応じた信号Ｓ_ＣＲを制御回路３０に出力する。

以下、図８～図１１を参照して、本実施形態に係る容量性ＤＡＣ１０の動作の一例を説明する。以下では、主として、容量性ＤＡＣ１０の出力電圧と比較基準電圧との逐次比較を３回行う例を説明する。

まず、図８および図９を参照しながら、１回目の逐次比較の流れを説明する。まず、図８Ａに示すように、リセットスイッチ１６０をオンにし、その後、加算用回路１２０および減算用回路１４０のスイッチ１３１～１３６，１５１～１５５のオン，オフを設定する。リセットスイッチ１６０がオンになると、共通線１３０の電荷量がリセットされる。この状態でスイッチ１３１～１３６，１５１～１５５のオン，オフが設定されると、スイッチの切り替えに基づくフィードスルーによる共通線１３０の電荷量への影響が抑制される。次いで、図８Ｂに示すように、リセットスイッチ１６０をオンからオフに切り替える。

次いで、図９Ａに示すように、コード１２８に対応する電圧をキャパシタ９１０～９１６，９５０～９５６の他端に供給する。具体的には、最下位のビットを１とし、残りのビットを０とした７ビットのデジタル入力が上位側回路９４０に入力され、すべてのビットを０とした７ビットのデジタル入力が下位側回路９００に入力される。これにより、キャパシタ９１０～９１６，９５１～９５６に下側の基準電圧が供給され、キャパシタ９５０に上側の基準電圧が供給されてよい。このとき、上位側回路９４０の出力線９４２に比較基準電圧が供給されるように、スイッチ１８０をオンとする。これにより、容量性ＤＡＣの各キャパシタ９１０～９１６，９５０～９５６には、比較基準電圧およびコード１２８に対応する電圧に応じた電荷が保持される。

次いで、図９Ｂに示すように、スイッチ１８０をオンからオフに切り替え、コード１２７に対応する電圧をキャパシタ９１０～９１６，９５０～９５６に供給する。これにより、容量性ＤＡＣの各キャパシタ９１０～９１６，９５０～９５６において、電荷移動が生じる。具体的には、すべてのビットを０とした７ビットのデジタル入力が上位側回路９４０に入力され、すべてのビットを１とした７ビットのデジタル入力が下位側回路９００に入力される。これにより、コード１２７に対応する電圧がキャパシタ９１０～９１６，９５０～９５６の他端に供給される。具体的には、キャパシタ９１０～９１６に上側の基準電圧、キャパシタ９５０～９５６に下側の基準電圧が供給される。比較器２０は、このときの出力信号ＤＡＣＯＵＴ１２と比較基準電圧とを比較する。制御回路３０は、比較結果に応じて、加算用回路１２０および減算用回路１４０のいずれの容量値を切り替えるかを決定する。ここでは、減算用回路１４０の容量値が切り替わる例を説明する。

図１０を参照しながら、２回目の逐次比較の流れを説明する。図１０Ａに示すように、リセットスイッチ１６０をオフからオンに切り替え、その状態で減算用回路１４０のスイッチ１５５をオンからオフにする。これにより、α補正回路１００の容量値が基準容量値から４Ｃ下がる。その後、図１０Ｂに示すように、リセットスイッチ１６０をオンからオフに切り替える。これにより、スイッチ１５５の切り替えに応じたフィードスルーが共通線１３０の電荷量に影響を与えることを抑制しつつ、α補正回路１００の容量値を切り替えることができる。

次いで、図９Ａを参照して説明したように、スイッチ１８０をオフからオンに切り替え、コード１２８に対応する電圧をキャパシタ９１０～９１６，９５０～９５６に供給し、そのときの出力電圧を比較基準電圧とする。次いで、図９Ｂを参照して説明したように、スイッチ１８０をオンからオフに切り替え、コード１２７に対応する電圧をキャパシタ９１０～９１６，９５０～９５６に供給する。比較器２０は、このときの出力電圧と比較基準電圧とを比較する。制御回路３０は、その比較結果に基づいて、次の逐次比較におけるスイッチ１５５のオン，オフを決定する。ここでは、スイッチ１５５がオフからオンに切り替わる例を説明する。

次いで、図１１を参照しながら、３回目の逐次比較の流れを説明する。図１１Ａに示すように、リセットスイッチ１６０をオフからオンに切り替え、その状態で減算用回路１４０のスイッチ１５５をオフからオンに切り替え、スイッチ１５４をオフからオンに切り替える。これにより、補正回路１００の容量値が、基準容量値から２Ｃ下がる。その後、図１１Ｂに示すように、リセットスイッチ１６０をオンからオフに切り替える。これにより、スイッチ１５４，１５５の切り替えによるフィードスルーが共通線１３０の電荷量に影響を与えることを抑制しつつ、α補正回路１００の容量値を切り替えることができる。

次いで、図９Ａを参照して説明したように、スイッチ１８０をオフからオンに切り替え、コード１２８に対応する電圧をキャパシタ９１０～９１６，９５０～９５６に供給し、そのときの出力電圧を比較基準電圧とする。次いで、図９Ｂを参照して説明したように、スイッチ１８０をオンからオフに切り替え、コード１２７に対応する電圧をキャパシタ９１０～９１６，９５０～９５６に供給する。比較器２０は、このときの出力電圧と比較基準電圧とを比較する。制御回路３０は、その比較結果に基づいて、次の逐次比較におけるスイッチ１５４のオン，オフを決定する。

以降、１回目～３回目の逐次比較と同様にして、出力電圧と比較基準電圧との逐次比較が行われ、スイッチ１５３，１５２，１５１の順で、スイッチのオン，オフが決まり、α補正回路１００の容量値が調整される。最後の逐次比較が終わると、スイッチ１５１のオン，オフの状態が決定され、加算用回路１２０のスイッチ１３１がオンとなり、キャパシタ１２１の他端がグランドに接続される。これにより、α補正回路１００の容量値を最適な値に調整できる。

図１２は、本開示の一実施形態に係る容量性ＤＡＣ１０を駆動する制御回路３０の動作の一例を示すタイミングチャートである。図１３は、信号ｒ＿ｔｉｍｖｉｎｓ、ｒ＿ｌｓｂｏｒｓｔｐ、ｖｒｅｆｓ［１３：０］、ｒ＿ｃａｌａｌｐ［１０：０］が入力される容量性ＤＡＣ１０の信号線を示す図である。

制御回路３０は、リセットスイッチ１６０を制御する信号ｒ＿ｔｉｍｖｉｎｓ、スイッチ１８０を制御する信号ｒ＿ｌｓｂｏｒｓｔｐ、α補正回路１００のスイッチ１３１～１３６，１５１～１５５を制御するための信号ｖｒｅｆｓ［１３：０］、下位側回路９００および上位側回路９４０のキャパシタ９１０～９１６，９５０～９５６に供給される電圧を制御するための信号ｒ＿ｃａｌａｌｐ［１０：０］を生成して容量性ＤＡＣ１０に出力する。これらの信号は、クロック信号ＣＬＫの立ち上がりに応じて、必要に応じて切り替わる。

タイミングｔ０において、信号ｒ＿ｔｉｍｖｉｎｓはロー、信号ｒ＿ｌｓｂｏｒｓｔｐはロー、信号ｒ＿ｃａｌａｌｐ［１０：０］は４１Ｆである。このとき、図１３に示すように、リセットスイッチがオフ、スイッチ１８０がオフになり、α補正回路１００のキャパシタ１２１～１２６，１４１～１４５に４１Ｆのデジタル信号に応じた電圧が供給されるように、スイッチ１３１，１５１～１５５がオン、スイッチ１３２～１３６がオフになる。

タイミングｔ１～ｔ３では、スイッチの切り替えによるフィードスルーの影響を抑制しつつ、α補正回路１００の容量値を基準容量値に設定する。具体的には、タイミングｔ１において、信号ｒ＿ｌｓｂｏｒｓｔｐがハイに切り替わり、リセットスイッチ１６０がオフからオンに切り替わる。次いで、タイミングｔ２において、信号ｒ＿ｃａｌａｌｐ［１０：０］が０１Ｆとなり、スイッチ１３１がオンからオフに切り替わる。さらに、タイミングｔ３において、信号ｒ＿ｌｓｂｏｒｓｔｐがハイに切り替わり、リセットスイッチ１６０がオンからオフに切り替わる。

タイミングｔ４～ｔ６では、サンプリングおよび１回目の逐次比較が行われる。まず、タイミングｔ４において、信号ｒ＿ｔｉｍｖｉｎｓがハイに切り替わり、比較器２０に比較基準電圧が供給される。さらに、このタイミングで、ｖｒｅｆｓ［１３：０］が００８０となり、下位側回路９００および上位側回路９４０の各キャパシタにコード１２８に対応する電圧が供給される。

次いで、タイミングｔ５において、信号ｒ＿ｔｉｍｖｉｎｓがローに切り替わり、スイッチ１８０がオフになる。さらに、ｖｒｅｆｓ［１３：０］が００７Ｆとなり、下位側回路９００および上位側回路９４０の各キャパシタにコード１２７に対応する電圧が供給される。このときの容量性ＤＡＣ１０の出力信号と比較基準電圧とが比較（１回目の逐次比較）され、その比較結果に基付いて、次の逐次比較において、加算用回路１２０および減算用回路１４０のいずれの容量値を切り替えるかが決定される。

次いで、タイミングｔ６において、信号ｒ＿ｔｉｍｖｉｎｓおよび信号ｒ＿ｌｓｂｏｒｓｔｐがハイに切り替わり、リセットスイッチ１６０およびスイッチ１８０がオンになる。次いで、タイミングｔ７において、１回目の逐次比較に結果に応じて、ｖｒｅｆｓ［１３：０］が２１Ｆまたは００Ｆとなり、加算用回路１２０および減算用回路１４０のいずれかの容量値が切り替わる。次いで、２回目以降の逐次比較が行われ、α補正回路１００の容量値が調整される。

図１４Ａは、参考技術１に係る容量性ＤＡＣ９０を用いた場合の逐次比較型ＡＤＣにおける各コードのＤＮＬ（微分非直線性誤差）の一例を示す図である。図１４Ｂは、本実施形態に係る容量性ＤＡＣ１０を用いた場合について、α補正回路１００の容量値を最適化したあとにおける逐次比較型ＡＤＣ１における各コードのＤＮＬの一例を示す図である。

図１４Ａに示すように、参考技術１に係る逐次比較型ＡＤＣでは、寄生容量αの影響により、コード１２７～１２８において、ミスコードが発生することがわかる。一方、図１４Ｂに示すように、本実施形態に係る逐次比較型ＡＤＣ１によれば、α補正回路１００の容量値を最適化することにより、コード１２７～１２８におけるミスコードの発生を抑制できることがわかる。

本実施形態では、上位側回路９４０に７ビットのデジタル信号、下位側回路９００に７ビットのデジタル信号が入力される例を説明した。これに限らず、上位側回路は、任意のＭ１ビット（Ｍ１：正の整数）のデジタル信号が入力され、下位側回路は、任意のＮ１ビット（Ｎ１：正の整数）のデジタル信号が入力されてよい。この場合、上位側回路および下位側回路は、必要に応じた複数のキャパシタを有してよい。

（第２実施形態）
図１５は、第２実施形態に係る逐次比較型ＡＤＣ２のブロック図である。本実施形態に係る逐次比較型ＡＤＣ２は、差動型であり、アナログ入力信号（正のアナログ入力信号Ａ_ＩＮＰ、負のアナログ入力信号Ａ_ＩＮＮ）をデジタル出力信号Ｄ２_ＯＵＴに変換する。デジタル出力信号Ｄ２_ＯＵＴは、Ｍ２およびＮ２をそれぞれ１以上の整数として、（Ｍ２＋Ｎ２）ビットの信号であり、本実施形態では、Ｍ２およびＮ２は、いずれも７である。本実施形態に係る逐次比較型ＡＤＣ２は、容量性ＤＡＣ４０、比較器６０および制御回路６２を備える。

容量性ＤＡＣ４０は、デジタル入力Ｓ２_ＣＴに応じたアナログの出力信号Ｓ_ＤＡＣＰ（第１出力信号）およびデジタル入力Ｓ２_ＣＴに応じたアナログの出力信号Ｓ_ＤＡＣＮ（第２出力信号）を生成する。また、容量性ＤＡＣ４０は、アナログ入力信号Ａ_ＩＮＰ，Ａ_ＩＮＮをサンプリングできる。

比較器６０は、出力信号Ｓ_ＤＡＣＰと出力信号Ｓ_ＤＡＣＮとを比較し、比較結果を出力する。出力信号Ｓ_ＤＡＣＮは、出力信号Ｓ_ＤＡＣＰに対する比較基準電圧であり、出力信号Ｓ_ＤＡＣＰは、出力信号Ｓ_ＤＡＣＮに対する比較基準電圧である。

制御回路６２は、比較結果Ｓ２_ＣＲに基づいてデジタル入力Ｓ２_ＣＴを生成する。制御回路６２は、アナログ入力信号Ａ_ＩＮＰ，Ａ_ＩＮＮをデジタル出力信号Ｄ２_ＯＵＴに変換するために、デジタル入力Ｓ２_ＣＴを逐次的に変化させる。制御回路６２は、逐次的に生成される比較結果Ｓ２_ＣＲに基づいて、デジタル出力信号Ｄ２_ＯＵＴを生成する。

図１６は、第２実施形態に係る容量性ＤＡＣ４０の回路構成を説明するための図である。容量性ＤＡＣ４０は、第１変換回路４２、第２変換回路４４、第１補正回路５０、第２補正回路５２、基準電圧ライン４８０、スイッチ４８２，４８４およびキャパシタ４９２，４９６を有する。

第１変換回路４２は、（Ｍ２＋Ｎ２）ビットのデジタル信号ｂｐ００～ｂｐ１３をアナログの出力信号Ｓ_ＤＡＣＰに変換する。出力信号Ｓ_ＤＡＣＰは、比較器６０の反転入力端子に入力される。第１変換回路４２は、下位側回路４００と、上位側回路４２０と、スケーリングキャパシタ４９０と、を含む。

下位側回路４００は、（Ｍ２＋Ｎ２）ビットのデジタル信号ｂｐ００～ｂｐ１３の下位Ｍ２ビットの変換を担い、アレイ状に配置された複数の第１キャパシタ４０１～４０７を有する。複数の第１キャパシタ４０１～４０７の容量値は、それぞれ、［１Ｃ］、［２Ｃ］、［４Ｃ］、［８Ｃ］、［１６Ｃ］、［３２Ｃ］および［６４Ｃ］である。複数の第１キャパシタ４０１～４０７の一端は、共通ノード４１０に共通に接続される。複数の第１キャパシタ４０１～４０７の他端には、下位Ｍ２ビットのデジタル信号ｂｐ００～ｂｐ０６のうちの対応する信号がそれぞれ入力される。

上位側回路４２０は、（Ｍ２＋Ｎ２）ビットのデジタル信号ｂｐ００～ｂｐ１３の上位Ｎ２ビットの変換を担う、アレイ状に配置された複数の第２キャパシタ４２１～４２７を有する。複数の第２キャパシタ４２１～４２７の容量値は、それぞれ、［１Ｃ］、［２Ｃ］、［４Ｃ］、［８Ｃ］、［１６Ｃ］、［３２Ｃ］および［６４Ｃ］である。複数の第２キャパシタ４２１～４２７の一端は、比較器６０の非反転入力端子に接続された共通ノード４３０に共通に接続される。複数の第２キャパシタ４２１～４２７の他端には、上位Ｎ２ビットのデジタル信号ｂｐ０７～ｂｐ１３のうちの対応する信号がそれぞれ入力される。

スケーリングキャパシタ４９０は、下位側回路４００と上位側回路４２０との間に配置される。具体的には、スケーリングキャパシタ４９０の一端は、下位側回路４００の共通ノード４１０に接続され、スケーリングキャパシタ４９０の他端は、上位側回路４２０の共通ノード４３０に接続される。キャパシタ４９２は、上位側回路４２０と第１補正回路５０との間に配置される。キャパシタ４９２の一端は、上位側回路４２０の共通ノード４３０に接続される。

第２変換回路４４は、（Ｍ２＋Ｎ２）ビットのデジタル信号ｂｎ００～ｂｎ１３をアナログの出力信号Ｓ_ＤＡＣＮに変換する。出力信号Ｓ_ＤＡＣＮは、比較器６０の非反転入力端子に入力される。第２変換回路４４は、下位側回路４４０と、上位側回路４６０と、スケーリングキャパシタ４９４と、を含む。

下位側回路４４０は、（Ｍ２＋Ｎ２）ビットのデジタル信号ｂｎ００～ｂｎ１３の下位Ｍ２ビットの変換を担い、アレイ状に配置された複数の第３キャパシタ４４１～４４７を有する。複数の第３キャパシタ４４１～４４７の容量値は、それぞれ、［１Ｃ］、［２Ｃ］、［４Ｃ］、［８Ｃ］、［１６Ｃ］、［３２Ｃ］および［６４Ｃ］である。複数の第３キャパシタ４４１～４４７の一端は、共通ノード４５０に共通に接続される。複数の第３キャパシタ４４１～４４７の他端には、下位Ｍ２ビットのデジタル信号ｂｎ００～ｂｎ０６のうちの対応する信号がそれぞれ入力される。

上位側回路４６０は、（Ｍ２＋Ｎ２）ビットのデジタル信号ｂｎ００～ｂｎ１３の上位Ｎ２ビットの変換を担い、アレイ状に配置された複数の第４キャパシタ４６１～４６７を有する。複数の第４キャパシタ４６１～４６７の容量値は、それぞれ、［１Ｃ］、［２Ｃ］、［４Ｃ］、［８Ｃ］、［１６Ｃ］、［３２Ｃ］および［６４Ｃ］である。複数の第４キャパシタ４６１～４６７の一端は、比較器６０の非反転入力端子に接続された共通ノード４７０に共通に接続される。複数の第４キャパシタ４６１～４６７の他端には、上位Ｎ２ビットのデジタル信号ｂｎ０７～ｂｎ１３のうちの対応する信号がそれぞれ入力される。

スケーリングキャパシタ４９４は、下位側回路４４０と上位側回路４６０との間に配置される。具体的には、スケーリングキャパシタ４９４の一端は、下位側回路４４０の共通ノード４５０に接続され、スケーリングキャパシタ４９４の他端は、上位側回路４６０の共通ノード４７０に接続される。キャパシタ４９６は、上位側回路４６０と第２補正回路５２との間に配置される。キャパシタ４９６の一端は、上位側回路４６０の共通ノード４７０に接続される。

第１補正回路５０は、アレイ状に配置された複数の第１補正キャパシタ５０１～５０９を有し、入力されるデジタル信号ｃｐ００～ｃｐ０８に応じて第１変換回路４２の出力信号Ｓ_ＤＡＣＰを変化させる。複数の第１補正キャパシタ５０１～５０９の容量値は、それぞれ、［１Ｃ］、［２Ｃ］、［４Ｃ］、［８Ｃ］、［１６Ｃ］、［３２Ｃ］、［６４Ｃ］、［１２８Ｃ］および［２５６Ｃ］である。本実施形態では、第１補正回路５０には９ビットのデジタル信号が入力されるが、第１補正回路５０は、任意のビット数のデジタル信号が入力されるように構成されてよい。

複数の第１補正キャパシタ５０１～５０９の一端は、キャパシタ４９２の他端に接続された共通ノード５１０に共通に接続される。複数の第１補正キャパシタ５０１～５０９の他端には、それぞれ、デジタル信号ｃｐ００～ｃｐ０８の対応する信号が入力される。第１補正回路５０の共通ノード５１０は、キャパシタ４９２の他端に接続され、キャパシタ４９２を介して上位側回路４２０の共通ノード４３０に接続される。

第２補正回路５２は、アレイ状に配置された複数の第２補正キャパシタ５２１～５２９を有し、入力されるデジタル信号ｃｎ００～ｃｎ０８に応じて第２変換回路４４の出力信号Ｓ_ＤＡＣＮを変化させる。複数の第２補正キャパシタ５２１～５２９の容量値は、それぞれ、［１Ｃ］、［２Ｃ］、［４Ｃ］、［８Ｃ］、［１６Ｃ］、［３２Ｃ］、［６４Ｃ］、［１２８Ｃ］および［２５６Ｃ］である。本実施形態では、第２補正回路５２には９ビットのデジタル信号が入力されるが、第２補正回路５２は、任意のビット数のデジタル信号が入力されるように構成されてよい。

複数の第２補正キャパシタ５２１～５２９の一端は、キャパシタ４９６の他端に接続された共通ノード５１０に共通に接続される。複数の第２補正キャパシタ５２１～５２９の他端には、それぞれ、デジタル信号ｃｎ００～ｃｎ０８のうちの対応する信号が入力される。第２補正回路５２の共通ノード５３０は、キャパシタ４９６の他端に接続され、キャパシタ４９６を介して上位側回路４６０の共通ノード４７０に接続される。

基準電圧ライン４８０には、基準電圧ＶＣＭが供給される。基準電圧ライン４８０と共通ノード４３０との間には、スイッチ４８２が配置される。スイッチ４８２がオンになることにより、共通ノード４３０に基準電圧ＶＣＭが供給される。基準電圧ライン４８０と共通ノード４７０との間には、スイッチ４８４が配置される。スイッチ４８４がオンとなることにより、共通ノード４７０に基準電圧ＶＣＭが供給される。なお、スイッチ４８２，４８４の動作は、制御回路６２からのデジタル入力Ｓ２_ＣＴによって制御されてよい。

（比較器のオフセットの抽出）
比較器６０の入力には、オフセットが生じる。比較器６０にこのオフセットをキャンセルする機能がない場合、あるいはその機能が十分でない場合には、比較器６０の入力にはオフセットが残る。本実施形態に係る逐次比較型ＡＤＣ２は、そのオフセットを抽出し、第１補正回路５０および第２補正回路５２を用いて、そのオフセットをキャンセルできる。

本実施形態に係る逐次比較型ＡＤＣ２が比較器６０のオフセットを抽出する動作を説明する。ここでは、比較器６０の反転入力端子への入力に＋１０ＬＳＢのオフセット、比較器６０の非反転入力端子への入力に－１０ＬＳＢのオフセットがあるものとする。オフセットを抽出する処理では、容量性ＤＡＣ４０が基準のデジタル信号をサンプリングする。制御回路６２は、比較器６０のオフセットを打ち消すように、第１補正回路５０および第２補正回路５２に入力されるデジタル信号を逐次的に変化させる。制御回路６２は、逐次的なデジタル信号の変化に応じて得られる比較結果Ｓ２_ＣＲに基づいて、比較器６０のオフセットデータを取得する。

図１７は、サンプリング時における容量性ＤＡＣ４０の状態を説明するための図である。図１７に示すように、第１変換回路４２および第２変換回路４４のそれぞれには、００００ｈのデジタル信号（すべてＶ_ＲＥＦＬ）が入力される。なお、第１変換回路４２および第２変換回路４４に入力されるデジタル信号は、００００ｈに限らず、任意の信号であってよい。第１補正回路５０および第２補正回路５２のそれぞれには、１００ｈ（最上位ビットがＶ_ＲＥＦＨで、残りがＶ_ＲＥＦＬ）のデジタル信号が入力される。また、スイッチ４８２，４８４は、いずれもオンになっており、第１変換回路４２の出力信号Ｓ_ＤＡＣＰおよび第２変換回路４４の出力信号Ｓ_ＤＡＣＮは、いずれも基準電圧ＶＣＭとなっている。

以降、制御回路６２は、スイッチ４８２，４８４をオフにして、第１補正回路５０および第２補正回路５２に入力されるデジタル信号を逐次的に変化させながら、比較器６０から比較結果Ｓ２_ＣＲを取得する。

１回目の逐次比較のとき、第１変換回路４２および第２変換回路４４のそれぞれに００００ｈのデジタル信号が入力され、第１補正回路５０および第２補正回路５２のそれぞれに１００ｈのデジタル信号が入力される。比較器６０は、このときの出力信号Ｓ_ＤＡＣＰと出力信号Ｓ_ＤＡＣＮとを比較する。出力信号Ｓ_ＤＡＣＰおよび出力信号Ｓ_ＤＡＣＮは、いずれも基準電圧ＶＣＭであり、非反転入力端子に＋１０ＬＳＢのオフセット、反転入力端子に－１０ＬＳＢのオフセットがある。このため、比較器６０は、非反転入力端子への入力の方が反転入力端子への入力よりも２０ＬＳＢ低いと判定し、ロー（０）の比較結果Ｓ２_ＣＲを生成する。

以降、制御回路６２は、比較結果Ｓ２_ＣＲに基づいて、第１補正回路５０および第２補正回路５２が比較器６０のオフセットを打ち消すように、第１補正回路５０および第２補正回路５２に入力されるデジタル信号を逐次的に変化させる。

図１８Ａは、２回目の逐次比較において第１補正回路５０および第２補正回路５２に入力されるデジタル信号を示す図である。第１補正回路５０および第２補正回路５２には、１回目の逐次比較におけるローの比較結果Ｓ２_ＣＲに応じたデジタル信号が入力される。具体的には、第１補正回路５０には、最上位ビットに対応する信号をＶ_ＲＥＦＨからＶ_ＲＥＦＬに切り替え、その次のビットに対応する信号をＶ_ＲＥＦＬからＶ_ＲＥＦＨに切り替えたデジタル信号が入力される。第２補正回路５２には、最上位ビットに対応する信号をＶ_ＲＥＦＨに維持し、その次のビットに対応する信号をＶ_ＲＥＦＬからＶ_ＲＥＦＨに切り替えたデジタル信号が入力される。

このとき、出力信号Ｓ_ＤＡＣＰは、ＶＣＭ－３２ＬＳＢとなり、出力信号Ｓ_ＤＡＣＮは、ＶＣＭ＋３２ＬＳＢとなる。比較器６０のオフセットを考慮すると、非反転入力端子への入力は、反転入力端子への入力よりも４４ＬＳＢ大きいため、比較器６０は、ハイ（１）の比較結果Ｓ２_ＣＲを生成する。

図１８Ｂは、３回目の逐次比較において第１補正回路５０および第２補正回路５２に入力されるデジタル信号を示す図である。第１補正回路５０には、最上位から３ビット目に対応する信号をＶ_ＲＥＦＬからＶ_ＲＥＦＨに切り替えたデジタル信号が入力される。第２補正回路５２には、最上位から２ビット目に対応する信号をＶ_ＲＥＦＨからＶ_ＲＥＦＬに切り替え、最上位から３ビット目に対応する信号をＶ_ＲＥＦＬからＶ_ＲＥＦＨに切り替えた信号が入力される。

このとき、出力信号Ｓ_ＤＡＣＰは、ＶＣＭ－１６ＬＳＢとなり、出力信号Ｓ_ＤＡＣＮは、ＶＣＭ＋１６ＬＳＢとなる。比較器６０のオフセットを考慮すると、非反転入力端子への入力は、反転入力端子への入力よりも１２ＬＳＢ大きい。このため、比較器６０は、ハイ（１）の比較結果Ｓ２_ＣＲを生成する。以降、４回目～７回目の逐次比較においても、制御回路６２は、比較結果Ｓ２_ＣＲに応じたデジタル信号を生成し、そのデジタル信号に応じた比較結果Ｓ２_ＣＲを取得する。

図１８Ｃは、８回目の逐次比較において第１補正回路５０および第２補正回路５２に入力されるデジタル信号を示す図である。第１補正回路５０には、０１１０１０１１０ｂのデジタル信号が入力され、第２補正回路５２には、１００１０１０１０ｂのデジタル信号が入力される。

このとき、出力信号Ｓ_ＤＡＣＰは、ＶＣＭ－１０．５ＬＳＢとなり、出力信号Ｓ_ＤＡＣＮは、ＶＣＭ＋１０．５ＬＳＢとなる。比較器６０のオフセットを考慮すると、非反転入力端子への入力は、反転入力端子への入力よりも１ＬＳＢ大きいため、比較器６０は、ハイ（１）の比較結果Ｓ２_ＣＲを生成する。

図１８Ｄは、９回目の逐次比較において第１補正回路５０および第２補正回路５２に入力されるデジタル信号を示す図である。第１補正回路５０には、最下位ビットの信号を切り替えた０１１０１０１１１ｂのデジタル信号が入力される。第２補正回路５２には、最下位ビットおよび最下位から２ビット目の信号を切り替えた１００１０１００１ｂのデジタル信号が入力される。

このとき、出力信号Ｓ_ＤＡＣＰは、ＶＣＭ－１０．２５ＬＳＢとなり、出力信号Ｓ_ＤＡＣＮは、ＶＣＭ＋１０．２５ＬＳＢとなる。比較器６０のオフセットを考慮すると、非反転入力端子への入力は、反転入力端子への入力よりも０．５ＬＳＢ大きいため、比較器６０は、ハイ（１）の比較結果Ｓ２_ＣＲを生成する。

以上の９回の逐次比較の結果、逐次的に得られた比較結果を順に並べて０１１０１０１１１ｂの比較データが得られる。この比較結果は、比較器６０のオフセットと反転しているため、この比較データを反転させ、１００１０１０００ｂ（１２８ｈ）の反転データを得る。比較器６０にオフセットがない場合には、比較データは、１００ｈとなる。このため、制御回路６２は、反転データから１００ｈ減算して、オフセットデータを得る。比較データから１００ｈを減算した結果が負になる場合には、制御回路６２は、反転データから０ＦＦｈ減算して、オフセットデータを得る。ここでは反転データが１２８ｈであるため、制御回路６２は、反転データから１００ｈを減算して、２８ｈ（４０ｄ）のオフセットデータを得る。ここで、第１補正回路５０において、最上位ビットは６４ＬＳＢの重みを有し、最下位ビットは０．２５ＬＳＢの重みを有する。このため、抽出されるオフセットは、１０ＬＳＢ（＝４０ｄ／４）となる。

図１９は、比較器１０のオフセット、比較データ、反転データおよび取得されるオフセットデータとの関係を示す図である。図１９に示すように、各オフセットについて、オフセットデータを抽出できる。たとえば、オフセットが０．５０～０．７５の場合、比較データは０ＦＤｈ、反転データは１０２ｈであり、００２ｈのオフセットデータが抽出される。

（容量誤差の抽出）
本実施形態に係る逐次比較型ＡＤＣ２が上位側回路が有するキャパシタの容量誤差を抽出する動作を説明する。ここでは、比較器６０の反転入力端子への入力に＋１０ＬＳＢのオフセット、比較器６０の非反転入力端子への入力に－１０ＬＳＢのオフセットがあるものとする。

図２０は、第１変換回路４２および第１補正回路５０の回路図である。ここでは、第２キャパシタ４２１～４２７のそれぞれにｄｐ_ｎ（ｎ＝７～１３）の容量誤差があるものとする。第１補正回路５０に１００ｈのデジタル信号を入力し、第１変換回路４２に２０００ｈのデジタル信号を入力した場合、出力信号Ｓ_{ＤＡＣＰ２０００}は、次式で表される。

・・・（８）

第１補正回路５０に１００ｈのデジタル信号を入力し、第１変換回路４２に１ＦＦＦｈのデジタル信号を入力した場合、出力信号Ｓ_{ＤＡＣＰ１ＦＦＦ}は、次式で表される。

・・・（９）
ここで、Σｄｐ_ｍにおいて、ｍ＝７～１２である。

Ｓ_{ＤＡＣＰ２０００}とＳ_{ＤＡＣＰ１ＦＦＦ}との差分は、次式で表される。

・・・（１０）

式（１０）の右辺の分子に着目すると、１／１２８は、１ＬＳＢに対応し、容量誤差の項は、
ＥＰ_１３＝ｄｐ_１３－Σｄｐ_ｍ
で表される。したがって、Ｓ_{ＤＡＣＰ２０００}とＳ_{ＤＡＣＰ１ＦＦＦ}との差分に基づいて、上位側回路４２０の第２キャパシタ４２１～４２７の容量誤差ＥＰ_１３を抽出できる。

図２１は、抽出できる容量誤差と、容量誤差を抽出するために変換回路（第１変換回路４２または第２変換回路４４）に入力されるデジタル信号の２つのコードを示す図である。容量誤差ＥＰ_７～ＥＰ_１３を抽出する場合には、対応する行の第１コードおよび第２コードのデジタル信号を第１変換回路４２に入力したときの出力信号Ｓ_ＤＡＣＰの差分を用いる。容量誤差ＥＮ_７～ＥＮ_１３を抽出する場合には、対応する行の第１コードおよび第２コードのデジタル信号を第２変換回路４４に入力したときの出力信号Ｓ_ＤＡＣＮの差分を用いる。これらの抽出した容量誤差ＥＰ_７～ＥＰ_１３，ＥＮ_７～ＥＮ_１３を用いることにより、上位側回路４２０，４６０が有する第２キャパシタ４２１～４２７、第４キャパシタ４６１～４６７の容量誤差に応じた出力信号Ｓ_ＤＡＣＰ，Ｓ_ＤＡＣＮの誤差（ずれ量）を補正できる。

以下では、コード１ＦＦＦｈのデジタル信号が入力されたときの出力信号Ｓ_ＤＡＣＰとコード２０００ｈのデジタル信号が入力されたときのＳ_ＤＡＣＰとの差分を用いて容量誤差ＥＰ_１３を抽出する場合の逐次比較型ＡＤＣ２の動作を説明する。容量誤差ＥＰ_１３を抽出する動作では、第１変換回路４２で１ＦＦＦｈのデジタル信号をサンプリングし、その後、２０００ｈのデジタル信号を第１変換回路４２に入力し、第１補正回路５０に入力されるデジタル信号を逐次的に変化させる。この逐次的な変化に応じて生成される比較結果Ｓ２_ＣＲに基づいて、容量誤差が抽出される。

図２２は、サンプリング時における容量性ＤＡＣ４０の状態を説明するための図である。図２２に示すように、スイッチ４８２，４８４は、いずれもオンであり、第１変換回路４２の出力信号Ｓ_ＤＡＣＰおよび第２変換回路４４の出力信号Ｓ_ＤＡＣＮは、いずれも基準電圧ＶＣＭとなっている。第１変換回路４２には、１ＦＦＦｈのデジタル信号が入力され、第２変換回路４４には、００００ｈのデジタル信号が入力される。第１補正回路５０および第２補正回路５２には、それぞれ１００ｈのデジタル信号が入力される。

図２３は、１回目の逐次比較における容量性ＤＡＣ４０の状態を説明するための図である。図２３に示すように、スイッチ４８２，４８４は、いずれもオフである。第１変換回路４２には、２０００ｈのデジタル信号が入力され、第２変換回路４４に入力されるデジタル信号はサンプリング時と同じである。第１補正回路５０に入力されるデジタル信号はサンプリング時と同じである。第２補正回路５２には、比較器６０のオフセット（－１０ＬＳＢ）を補正するために、１００１０１０００ｂのデジタル信号が入力される。

以降、制御回路６２は、第１変換回路４２、第２変換回路４４および第２補正回路５２に入力されるデジタル信号を維持したまま、比較器６０の比較結果Ｓ２_ＣＲに基づき、第１補正回路５０に入力されるデジタル信号を逐次的に変化させる。具体的には、制御回路６２は、１ＦＦＦｈのコードのデジタル信号に応じた出力信号Ｓ_ＤＡＣＰと２０００ｈのコードのデジタル信号に応じたデジタル信号Ｓ_ＤＡＣＰとの差分を打ち消すように、第１補正回路５０に入力されるデジタル信号を逐次的に変化させる。より詳細には、制御回路６２は、この差分に加えて、比較器６０のオフセット（＋１０ＬＳＢ）を打ち消すように、第１補正回路５０に入力されるデジタル信号を逐次的に変化させる。

逐次的な比較の結果、比較結果Ｓ２_ＣＲを並べた０１１００００１１ｂの比較データが得られたものとする。この比較データは、比較器６０のオフセット分（＋１０ＬＳＢ）減算された値であるため、このオフセット分を比較データに加算し、オフセット加算後のデータを得る。
０１１０００１１ｂ＋０００１０１０００ｂ＝０１１１０１０１１ｂ（０ＥＢｈ）

比較結果Ｓ２_ＣＲは、容量誤差に応じた出力信号Ｓ_ＤＡＣＰの誤差に対して反転した値である。このため、制御回路６２は、オフセット加算後のデータの全ビットを反転させ、反転データを得る。反転データは、１０００１０１００ｂ（１１４ｈ）となる。ここで、容量誤差およびオフセットがない場合には、比較データは１０４ｈ（基準値）となるため、反転データからこの基準値を減算する必要がある。反転データが１０４ｈよりも小さい場合には、０からの絶対距離で考え、反転データから１０３ｈ（基準値）を減算する。本例では、基準値で反転データを減算して得られる容量誤差データは、
０１０ｈ（１６ｄ）＝１１４ｈ－１０４ｈ
となる。ここで、第１補正回路５０の最下位ビットは、０．２５ＬＳＢの重みであるため、抽出される容量誤差は、＋４ＬＳＢ（＝１６ｄ／４）となる。

図２４は、容量誤差、オフセット加算後の反転データおよび容量誤差データの関係を示す図である。図２４に示すように、各容量誤差について、容量誤差データを得ることができる。たとえば容量誤差が０．５０ＬＳＢ～０．７５ＬＳＢの場合、オフセット加算後の反転データは１０６ｈとなり、００２ｈの容量誤差データが得られる。

（補正演算）
取得したオフセットデータおよび容量誤差データを用いて、逐次比較型ＡＤＣ２がアナログ入力信号Ａ_ＩＮＰ，Ａ_ＩＮＮをデジタル出力信号Ｄ２_ＯＵＴに変換するに際して、出力信号Ｓ_ＤＡＣＰおよび出力信号Ｓ_ＤＡＣＮを補正する演算について説明する。

アナログ入力信号Ａ_ＩＮＰ，Ａ_ＩＮＮをデジタル出力信号Ｄ２_ＯＵＴに変換する動作では、逐次比較型ＡＤＣ２は、アナログ入力信号Ａ_ＩＮＰ，Ａ_ＩＮＮをサンプリングし、容量性ＤＡＣ４２に入力するデジタル入力Ｓ２_ＣＴを逐次的に変化させる。逐次比較型ＡＤＣ２は、逐次的に生成されるＳ２_ＣＲに基づきデジタル出力信号Ｄ２_ＯＵＴを生成する。以下では、主として第１変換回路４２および第１補正回路５０に着目して、アナログ入力信号Ａ_ＩＮＰ，Ａ_ＩＮＮをデジタル出力信号Ｄ２_ＯＵＴに変換する動作の詳細を説明する。

図２５Ａは、サンプリング時における第１変換回路４２の状態を説明するための図である。アナログ入力信号Ａ_ＩＮＰ，Ａ_ＩＮＮのサンプリングの際には、第１変換回路４２には、アナログ入力信号Ａ_ＩＮＰが入力される。このとき、上位側回路４２０の共通ノード４３０には、基準電圧ＶＣＭが供給される（Ｓ_ＤＡＣＰ＝ＶＣＭ）。

図２５Ｂは、１回目の逐次比較における第１変換回路４２の状態を説明するための図である。１回目の逐次比較において、第１変換回路４２には、２０００ｈのデジタル信号が入力される。このとき、出力信号Ｓ_ＤＡＣＰは、次式で表される。

・・・（１１）

しかしながら、式（１１）の右辺第３項には、最上位ビットの第２キャパシタ４２７の容量誤差のみが含まれており、他の第２キャパシタ４２１～４２６の容量誤差が含まれておらず、本来の２０００ｈのコード分となっていない。その本来の２０００ｈのコード分からのずれ量は、次式で表される。

・・・（１２）

式（１２）において、左辺第２項が本来の２０００ｈのコード分である。ここで、式（１２）の右辺の分子に着目すると、容量誤差ＥＰ_１３の１／２であることがわかる。したがって、抽出した容量誤差ＥＰ_１３の１／２に相当するデジタル信号を第１補正回路５０に入力することにより、式（１２）のずれ量を補正することができる。

２回目の逐次比較の際には、最上位から２ビット目の信号がＶ_ＲＥＦＨに切り替わり、１回目の逐次比較の結果に応じて、最上位ビットの信号がＶ_ＲＥＦＨに維持され、またはＶ_ＲＥＦＬに切り替わる。

最上位ビットがＶ_ＲＥＦＨに維持される場合、出力信号Ｓ_ＤＡＣＰは、次式で表される。

・・・（１３）

最上位ビットがＶ_ＲＥＦＬに切り替わる場合、Ｓ_ＤＡＣＰは、次式で表される。

・・・（１４）

式（１３）の右辺第４項および式（１４）の右辺第３項は、１０００ｈのコードに対応するが、本来の１０００ｈのコードの信号からずれており、そのずれ量は、次式で表される。

・・・（１５）
式（１５）の最後の右辺における分子は、容量誤差ＥＰ_１２と容量誤差ＥＰ_１３とで表されることがわかる。

最上位ビットがＶ_ＲＥＦＨに維持される場合には、式（１３）、（１５）より、ずれ量は、

となる。このずれ量に対応するデジタル信号を第１補正回路５０に入力することにより、ずれ量を補正することができる。

最上位ビットがＶ_ＲＥＦＨに維持される場合には、式（１５）、（１６）より、ずれ量は、

となる。このずれ量に対応するデジタル信号を第１補正回路５０に入力することにより、ずれ量を補正することができる。

以降、３回目～１４回目の逐次比較においても、容量誤差ＥＰ_７～ＥＰ_１３を用いて表される補正値のデジタル信号を第１補正回路５０に入力することにより、ずれ量を補正することができる。

図２６は、各逐次比較における第１補正回路５０の補正値（詳細にはその分子）ＥＣＰ_０～ＥＣＰ_１３を示す図である。各逐次比較において、補正値に対応するデジタル信号を第１補正回路５０に入力することにより、出力信号Ｓ_ＤＡＣＰのずれ量を補正することができる。図２６に示すｂ_０７～ｂ_１３は、上位側回路４２０に入力される信号ｂｐ０７～ｂｐ１３の値（０または１）である。Ｅｏｆｆは、比較器６０の反転入力端子のオフセットを補正するための補正値に対応する。８回目～１４回目の逐次比較では、上位側回路４２０のデジタル信号が変化しないため、補正値が一定の値となっている。

以上、第１変換回路４２の上位側回路４２０が有する第２キャパシタ４２１～４２７の容量誤差に応じた出力信号Ｓ_ＤＡＣＰの誤差（ずれ量）を補正する方法の一例を説明した。以下、第２変換回路４４の上位側回路４６０が有する第４キャパシタ４６１～４６７の容量誤差に応じた出力信号Ｓ_ＤＡＣＮの誤差（ずれ量）を補正する方法の一例を説明する。

図２７Ａは、サンプリング時における第２変換回路４４の状態を説明するための図である。アナログ入力信号Ａ_ＩＮＰ，Ａ_ＩＮＮのサンプリングの際には、第２変換回路４４には、アナログ入力信号Ａ_ＩＮＮが入力される。このとき、上位側回路４６０の共通ノード４７０には、基準電圧ＶＣＭが供給される（Ｓ_ＤＡＣＮ＝ＶＣＭ）。

図２７Ｂは、１回目の逐次比較における第２変換回路４４の状態を説明するための図である。２回目の逐次比較において、第２変換回路４４には、１ＦＦＦｈのデジタル信号が入力される。このときの出力信号Ｓ_ＤＡＣＮは、次式で表される。

・・（１８）

しかしながら、式（１８）の右辺第３項は、本来の１ＦＦＦｈのコード分となっていない。その本来の１ＦＦＦｈのコード分との差分は、次式で表される。

・・・（１９）

式（１９）において、左辺第２項が本来の１ＦＦＦｈのコード分である。ここで、式（１９）の右辺の分子を容量誤差ＥＮ_７～ＥＮ_１３で表すと、ずれ量は、

と表せる。このずれ量に相当するデジタル信号を第２補正回路５２に入力することにより、このずれ量を補正することができる。

２回目の逐次比較の際には、最上位から２ビット目の信号がＶ_ＲＥＦＬに切り替わり、１回目の逐次比較の結果に応じて、最上位ビットの信号がＶ_ＲＥＦＬに維持され、またはＶ_ＲＥＦＨに切り替わる。

最上位ビットがＶ_ＲＥＦＬに維持される場合、出力信号Ｓ_ＤＡＣＮは、次式で表される。

・・・（２１）

最上位ビットがＶ_ＲＥＦＨに切り替わる場合、Ｓ_ＤＡＣＮは、次式で表される。

・・・（２２）

式（２２）の右辺第４項は、２０００ｈのコード分に対応するが、本来の２０００ｈのコードの値からずれており、そのずれ量は、容量誤差ＥＮ_１３を用いて次式で表せる。

・・・（２３）

式（２１）の右辺第４項および式（２２）の右辺第５項は、－１０００ｈのコード分に対応するが、本来の－１０００ｈのコード分からずれており、そのずれ量は、容量誤差ＥＮ_１２，ＥＮ_１３を用いて次式で表せる。

・・・（２４）

したがって、最上位ビットがＶ_ＲＥＦＨに切り替わる場合、１回目の逐次比較におけるデジタル信号に加えて、

に対応するデジタル信号を第２補正回路５２に入力することにより、ずれ量を補正することができる。

最上位ビットがＶ_ＲＥＦＬに維持される場合、１回目の逐次比較におけるデジタル信号に加えて、

に対応するデジタル信号を第２補正回路５２に入力することにより、ずれ量を補正することができる。

以降、３回目～１４回目の逐次比較においても、容量誤差ＥＮ_７～ＥＮ_１３に対応するデジタル信号を第２補正回路５２に入力することにより、ずれ量を補正することができる。

図２８は、各逐次比較における第２補正回路５２の補正値（詳細にはその分子）ＥＣＮ_０～ＥＣＮ_１３を示す図である。各逐次比較において、補正値に対応するデジタル信号を第２補正回路５２に入力することにより、出力信号Ｓ_ＤＡＣＮのずれ量を補正することができる。図２８に示すｂ_０７～ｂ_１３は、上位側回路４６０に入力される信号ｂｎ０７～ｂｎ１３の値（０または１）である。Ｅｏｆｆは、比較器６０の非反転入力端子のオフセットを補正するための補正値に対応する。なお、８回目～１４回目の逐次比較では、上位側回路４６０のデジタル信号が変化しないため、補正値が一定の値となっている。

（ＤＮＬおよびＩＮＬ）
本実施形態に係る逐次比較型ＡＤＣ２と、第１補正回路５０および第２補正回路５２を使用しない逐次比較型ＡＤＣとについて、各コードのＤＮＬおよびＩＮＬ（積分非直線誤差）を計算した。

図２９は、第１補正回路５０および第２補正回路５２を使用しない逐次比較型ＡＤＣについて、各コードのＤＮＬを計算した結果を示す図である。図３０は、第１補正回路５０および第２補正回路５２を使用しない逐次比較型ＡＤＣについて、各コードのＩＮＬを計算した結果を示す図である。図３１は、本実施形態に係る逐次比較型ＡＤＣ２について、各コードのＤＮＬを計算した結果を示す図である。図３２は、本実施形態に係る逐次比較型ＡＤＣ２について、各コードのＩＮＬを計算した結果を示す図である。

第１補正回路５０および第２補正回路５２を使用しない場合には、図２９に示すように、８１９２のコードにおいてＤＮＬが６ＬＳＢを超え、図３０に示すように、最大で±３ＬＳＢ程度のＩＮＬがある。これに対し、本実施形態に係る逐次比較型ＡＤＣ２によれば、図３１および図３２に示すように、ＤＮＬおよびＩＮＬが抑えられていることがわかる。

以上、本開示を実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

第１実施形態に係る逐次比較型ＡＤＣ１と第２実施形態に係る逐次比較型ＡＤＣ２について、任意の構成を組み合わせることも可能である。たとえば、第２実施形態に係る逐次比較型ＡＤＣ２が有する第１変換回路４２および第２変換回路４４のそれぞれについて、第１実施形態に係るα補正回路１００（およびその共通ノードの電荷をリセットするためのスイッチ）と同様の構成を有する回路を設けてよい。

第２実施形態において、逐次比較型ＡＤＣが差動型である例を説明したが、シングル型で構成されてよい。具体的には、容量性ＤＡＣ４０から第２変換回路４４および第２補正回路５２を除き、比較器６０の非反転入力端子に所定の比較基準電圧（たとえば基準電圧ＶＣＭ）を供給するように容量性ＤＡＣを構成してよい。

（付記）
本明細書に開示される技術は、一側面において以下のように把握できる。

（項目１）
アナログ入力信号をデジタル出力信号に変換するＡ／Ｄコンバータであって、
デジタル入力に応じたアナログの出力信号を生成する容量性Ｄ／Ａコンバータと、
前記アナログの出力信号と比較基準電圧とを比較し、比較結果を出力する比較器と、
前記比較結果に基づいて前記デジタル入力を生成する制御回路と、を備え、
前記容量性Ｄ／Ａコンバータは、ＭおよびＮをそれぞれ１以上の整数とするとき、（Ｍ＋Ｎ）ビットのデジタル信号に応じた前記アナログの出力信号を生成する変換回路と、入力されるデジタル信号に応じて前記変換回路の出力信号を変化させる、アレイ状に配置された複数の補正キャパシタを含む補正回路とを有し、
前記変換回路は、前記（Ｍ＋Ｎ）ビットのデジタル信号の下位Ｍビットの変換を担う、アレイ状に配置された複数の第１キャパシタを有する下位側回路と、前記（Ｍ＋Ｎ）ビットのデジタル信号の上位Ｎビットの変換を担う、アレイ状に配置された複数の第２キャパシタを有する上位側回路と、前記下位側回路と前記上位側回路との間に配置されたスケーリングキャパシタと、を含み、
前記複数の補正キャパシタの共通ノードは、前記複数の第１キャパシタの共通ノードおよび前記複数の第２キャパシタの共通ノードの一方に接続され、
前記制御回路は、前記補正回路に入力されるデジタル信号を逐次的に変化させ、逐次的に生成される前記比較結果に基づいて、前記補正回路に前記変換回路の出力信号を補正させるためのデータを取得する、
Ａ／Ｄコンバータ。

（項目２）
前記複数の補正キャパシタの共通ノードは、前記複数の第１キャパシタの共通ノードに接続され、
前記補正回路は、入力されるデジタル信号に応じて、前記複数の補正キャパシタのそれぞれについて、共通ノードとは反対側の端部がオープンになるまたはグランドに接続されることによって、前記変換回路の出力信号を変化させる、
項目１に記載のＡ／Ｄコンバータ。

（項目３）
前記容量性Ｄ／Ａコンバータは、前記複数の補正キャパシタの共通ノードに接続され、前記複数の補正キャパシタの共通ノードの電荷をリセット可能に配置されたリセットスイッチをさらに有する、
項目２に記載のＡ／Ｄコンバータ。

（項目４）
前記リセットスイッチは、一端が前記複数の補正キャパシタの共通ノードに接続され、他端がグランドに接続されるように配置されており、
前記複数の補正キャパシタの共通ノードの電荷量は、前記リセットスイッチがオンになることによってリセットされる、
項目３に記載のＡ／Ｄコンバータ。

（項目５）
前記制御回路は、前記リセットスイッチがオフの状態における前記容量性Ｄ／Ａコンバータの出力信号に基づいて、前記リセットスイッチがオンの状態で、前記複数の補正キャパシタの共通ノードとグランドとの間における前記補正回路の容量値を切り替える、
項目４に記載のＡ／Ｄコンバータ。

（項目６）
前記複数の第２キャパシタの共通ノードに一端が接続され、他端に前記比較基準電圧が供給される基準スイッチをさらに備え、
前記制御回路は、前記容量性Ｄ／Ａコンバータが第１の状態にあるとき前記基準スイッチがオンとなり、そのあと、前記基準スイッチがオンからオフに切り替わり、前記容量性Ｄ／Ａコンバータが前記第１の状態が第２の状態に切り替わったときにおける前記容量性Ｄ／Ａコンバータの出力電圧および前記比較基準電圧に基づいて、前記補正回路の容量値を切り替えるためのデジタル入力を前記容量性Ｄ／Ａコンバータに入力し、
前記第１の状態は、すべてのビットを０とした前記Ｍビットのデジタル入力が前記下位側回路に入力され、最下位のビットを１とし、残りのビットを０とした前記Ｎビットのデジタル入力が前記上位側回路に入力される状態であり、
前記第２の状態は、すべてのビットを１とした前記Ｍビットのデジタル入力が前記下位側回路に入力され、すべてのビットを０とした前記Ｎビットのデジタル入力が前記上位側回路に入力される状態である、
項目５に記載のＡ／Ｄコンバータ。

（項目７）
前記補正回路は、前記補正回路の容量値を基準容量値から上げるための加算用回路と、前記補正回路の容量値を前記基準容量値から下げるための減算用回路と、を有し、
前記加算用回路は、アレイ状に配置された複数の補正キャパシタを有し、
前記減算用回路は、アレイ状に配置された複数の補正キャパシタを有し、
前記基準容量値は、前記加算用回路がその最小の容量値をとり、前記減算用回路がその最大の容量値をとるときの前記補正回路の容量値である、
項目２～６のいずれか一項に記載のＡ／Ｄコンバータ。

（項目８）
前記複数の補正キャパシタの共通ノードは、キャパシタを介して前記複数の第２キャパシタの共通ノードに接続される、
項目１に記載のＡ／Ｄコンバータ。

（項目９）
前記制御回路は、前記補正回路が前記比較器のオフセットを打ち消すように、前記補正回路に入力されるデジタル信号を逐次的に変化させ、逐次的に生成される前記比較結果に基づいて、前記比較器のオフセットデータを取得し、
前記補正回路は、前記オフセットデータに応じたデジタル信号に基づいて、前記比較器のオフセットを補正するように、前記変換回路の出力信号を変化させる、
項目８に記載のＡ／Ｄコンバータ。

（項目１０）
前記変換回路は、第１のデジタル信号に応じた第１の出力信号を生成し、前記第１のデジタル信号とは異なるコードを有する第２のデジタル信号に応じた第２の出力信号を生成し、
前記制御回路は、前記変換回路に前記第１のデジタル信号が入力されているとき、前記補正回路が前記第１の出力信号と前記第２の出力信号との差分を打ち消すように、前記補正回路に入力されるデジタル信号を逐次的に変化させ、逐次的に生成される前記比較結果に基づいて、前記第２キャパシタの容量誤差データを取得し、
前記補正回路は、前記容量誤差データに応じたデジタル信号に基づいて、前記第２キャパシタの容量誤差に応じた前記変換回路の出力信号の誤差を補正するように、前記変換回路の出力信号を変化させる、
項目９に記載のＡ／Ｄコンバータ。

（項目１１）
前記制御回路は、前記アナログ入力信号を前記デジタル出力信号に変換するために、前記比較基準電圧と前記容量性Ｄ／Ａコンバータの出力信号とを前記比較器が比較する際に、前記オフセットデータおよび前記容量誤差データに応じたデジタル信号を前記補正回路に入力する、
項目１０に記載のＡ／Ｄコンバータ。

（項目１２）
前記補正回路をα補正回路とするとき、前記容量性Ｄ／Ａコンバータは、アレイ状に配置された複数の補正キャパシタを有するさらなる補正回路をさらに有し、
前記α補正回路が有する複数の補正キャパシタの共通ノードは、前記複数の第１キャパシタの共通ノードに接続され、
前記さらなる補正回路が有する複数の補正キャパシタの共通ノードは、キャパシタを介して前記複数の第２キャパシタの共通ノードに接続され、
前記α補正回路は、入力されるデジタル信号に応じて、複数の補正キャパシタのそれぞれについて、共通ノードとは反対側の端部がオープンになるまたはグランドに接続されることによって、前記変換回路の出力信号を変化させる、
項目１に記載のＡ／Ｄコンバータ。

（項目１３）
アナログ入力信号をデジタル出力信号に変換するＡ／Ｄコンバータであって、
デジタル入力に応じたアナログの第１の出力信号およびアナログの第２の出力信号を生成する容量性Ｄ／Ａコンバータと、
前記第１の出力信号と前記第２の出力信号とを比較し、比較結果を出力する比較器と、
前記比較結果に基づいて前記デジタル入力を生成する制御回路と、を備え、
前記容量性Ｄ／Ａコンバータは、ＭおよびＮをそれぞれ１以上の整数とするとき、（Ｍ＋Ｎ）ビットのデジタル信号に応じた前記第１の出力信号を生成する第１変換回路と、入力されるデジタル信号に応じて前記第１の出力信号を変化させる、アレイ状に配置された複数の補正キャパシタを含む第１補正回路と、（Ｍ＋Ｎ）ビットのデジタル信号に応じた前記第２の出力信号を生成する第２変換回路と、入力されるデジタル信号に応じて前記第２の出力信号を変化させる、アレイ状に配置された複数の補正キャパシタを含む第２補正回路と、を有し、
前記第１変換回路は、（Ｍ＋Ｎ）ビットのデジタル信号の下位Ｍビットの変換を担う、アレイ状に配置された複数の第１キャパシタを有する下位側回路と、（Ｍ＋Ｎ）ビットのデジタル信号の上位Ｎビットの変換を担う、アレイ状に配置された複数の第２キャパシタを有する上位側回路と、当該下位側回路と当該上位側回路との間に配置されたスケーリングキャパシタと、を含み、
前記第２変換回路は、（Ｍ＋Ｎ）ビットのデジタル信号の下位Ｍビットの変換を担う、アレイ状に配置された複数の第３キャパシタを有する下位側回路と、（Ｍ＋Ｎ）ビットのデジタル信号の上位Ｎビットの変換を担う、アレイ状に配置された複数の第４キャパシタを有する上位側回路と、当該下位側回路と当該上位側回路との間に配置されたスケーリングキャパシタと、を含み、
前記第１補正回路が有する複数の補正キャパシタの共通ノードは、前記複数の第１キャパシタの共通ノードおよび前記複数の第２キャパシタの共通ノードの一方に接続され、
前記第２補正回路が有する複数の補正キャパシタの共通ノードは、前記複数の第３キャパシタの共通ノードおよび前記複数の第４キャパシタの共通ノードの一方に接続され、
前記制御回路は、前記第１補正回路および前記第２補正回路のそれぞれに入力されるデジタル信号を逐次的に変化させ、逐次的に生成される前記比較結果に基づいて、前記第１補正回路に前記第１の出力信号を補正させ、前記第２補正回路に前記第２の出力信号を補正させるためのデータを取得する、
Ａ／Ｄコンバータ。

１，２ 逐次比較型ＡＤＣ、１０，４０ 容量性ＤＡＣ、２０，６０ 比較器、３０，６２ 制御回路、４２ 第１変換回路、４４ 第２変換回路、５０ 第１補正回路、５２ 第２補正回路、９０ 変換回路、１００ α補正回路、１２０ 加算用回路、１２１～１２６ キャパシタ、１３１～１３６ スイッチ、１４０ 減算用回路、１４１～１４５ キャパシタ、１５１～１５５ スイッチ、１６０ リセットスイッチ、４０１～４０７ 第１キャパシタ、４２１～４２７ 第２キャパシタ、４４１～４４７ 第３キャパシタ、４６１～４６７ 第４キャパシタ、５０１～１０９ 第１補正キャパシタ、５２１～５２９ 第２補正キャパシタ、４９２，４９６ キャパシタ、９００ 下位側回路、９１０～９１６ キャパシタ、９３０，４９０，４９４ スケーリングキャパシタ、９４０ 上位側回路、９５０～９５６ キャパシタ。

Claims (13)

1. アナログ入力信号をデジタル出力信号に変換するＡ／Ｄコンバータであって、
   デジタル入力に応じたアナログの出力信号を生成する容量性Ｄ／Ａコンバータと、
   前記アナログの出力信号と比較基準電圧とを比較し、比較結果を出力する比較器と、
   前記比較結果に基づいて前記デジタル入力を生成する制御回路と、を備え、
   前記容量性Ｄ／Ａコンバータは、ＭおよびＮをそれぞれ１以上の整数とするとき、（Ｍ＋Ｎ）ビットのデジタル信号に応じた前記アナログの出力信号を生成する変換回路と、入力されるデジタル信号に応じて前記変換回路の出力信号を変化させる、アレイ状に配置された複数の補正キャパシタを含む補正回路とを有し、
   前記変換回路は、前記（Ｍ＋Ｎ）ビットのデジタル信号の下位Ｍビットの変換を担う、アレイ状に配置された複数の第１キャパシタを有する下位側回路と、前記（Ｍ＋Ｎ）ビットのデジタル信号の上位Ｎビットの変換を担う、アレイ状に配置された複数の第２キャパシタを有する上位側回路と、前記下位側回路と前記上位側回路との間に配置されたスケーリングキャパシタと、を含み、
   前記複数の補正キャパシタの共通ノードは、前記複数の第１キャパシタの共通ノードおよび前記複数の第２キャパシタの共通ノードの一方に接続され、
   前記制御回路は、前記補正回路に入力されるデジタル信号を逐次的に変化させ、逐次的に生成される前記比較結果に基づいて、前記補正回路に前記変換回路の出力信号を補正させるためのデータを取得する、
   Ａ／Ｄコンバータ。
2. 前記複数の補正キャパシタの共通ノードは、前記複数の第１キャパシタの共通ノードに接続され、
   前記補正回路は、入力されるデジタル信号に応じて、前記複数の補正キャパシタのそれぞれについて、共通ノードとは反対側の端部がオープンになるまたはグランドに接続されることによって、前記変換回路の出力信号を変化させる、
   請求項１に記載のＡ／Ｄコンバータ。
3. 前記容量性Ｄ／Ａコンバータは、前記複数の補正キャパシタの共通ノードに接続され、前記複数の補正キャパシタの共通ノードの電荷をリセット可能に配置されたリセットスイッチをさらに有する、
   請求項２に記載のＡ／Ｄコンバータ。
4. 前記リセットスイッチは、一端が前記複数の補正キャパシタの共通ノードに接続され、他端がグランドに接続されるように配置されており、
   前記複数の補正キャパシタの共通ノードの電荷量は、前記リセットスイッチがオンになることによってリセットされる、
   請求項３に記載のＡ／Ｄコンバータ。
5. 前記制御回路は、前記リセットスイッチがオフの状態における前記容量性Ｄ／Ａコンバータの出力信号に基づいて、前記リセットスイッチがオンの状態で、前記複数の補正キャパシタの共通ノードとグランドとの間における前記補正回路の容量値を切り替える、
   請求項４に記載のＡ／Ｄコンバータ。
6. 前記複数の第２キャパシタの共通ノードに一端が接続され、他端に前記比較基準電圧が供給される基準スイッチをさらに備え、
   前記制御回路は、前記容量性Ｄ／Ａコンバータが第１の状態にあるとき前記基準スイッチがオンとなり、そのあと、前記基準スイッチがオンからオフに切り替わり、前記容量性Ｄ／Ａコンバータが前記第１の状態が第２の状態に切り替わったときにおける前記容量性Ｄ／Ａコンバータの出力電圧および前記比較基準電圧に基づいて、前記補正回路の容量値を切り替えるためのデジタル入力を前記容量性Ｄ／Ａコンバータに入力し、
   前記第１の状態は、すべてのビットを０とした前記Ｍビットのデジタル入力が前記下位側回路に入力され、最下位のビットを１とし、残りのビットを０とした前記Ｎビットのデジタル入力が前記上位側回路に入力される状態であり、
   前記第２の状態は、すべてのビットを１とした前記Ｍビットのデジタル入力が前記下位側回路に入力され、すべてのビットを０とした前記Ｎビットのデジタル入力が前記上位側回路に入力される状態である、
   請求項５に記載のＡ／Ｄコンバータ。
7. 前記補正回路は、前記補正回路の容量値を基準容量値から上げるための加算用回路と、前記補正回路の容量値を前記基準容量値から下げるための減算用回路と、を有し、
   前記加算用回路は、アレイ状に配置された複数の補正キャパシタを有し、
   前記減算用回路は、アレイ状に配置された複数の補正キャパシタを有し、
   前記基準容量値は、前記加算用回路がその最小の容量値をとり、前記減算用回路がその最大の容量値をとるときの前記補正回路の容量値である、
   請求項２に記載のＡ／Ｄコンバータ。
8. 前記複数の補正キャパシタの共通ノードは、キャパシタを介して前記複数の第２キャパシタの共通ノードに接続される、
   請求項１に記載のＡ／Ｄコンバータ。
9. 前記制御回路は、前記補正回路が前記比較器のオフセットを打ち消すように、前記補正回路に入力されるデジタル信号を逐次的に変化させ、逐次的に生成される前記比較結果に基づいて、前記比較器のオフセットデータを取得し、
   前記補正回路は、前記オフセットデータに応じたデジタル信号に基づいて、前記比較器のオフセットを補正するように、前記変換回路の出力信号を変化させる、
   請求項８に記載のＡ／Ｄコンバータ。
10. 前記変換回路は、第１のデジタル信号に応じた第１の出力信号を生成し、前記第１のデジタル信号とは異なるコードを有する第２のデジタル信号に応じた第２の出力信号を生成し、
    前記制御回路は、前記変換回路に前記第１のデジタル信号が入力されているとき、前記補正回路が前記第１の出力信号と前記第２の出力信号との差分を打ち消すように、前記補正回路に入力されるデジタル信号を逐次的に変化させ、逐次的に生成される前記比較結果に基づいて、前記第２キャパシタの容量誤差データを取得し、
    前記補正回路は、前記容量誤差データに応じたデジタル信号に基づいて、前記第２キャパシタの容量誤差に応じた前記変換回路の出力信号の誤差を補正するように、前記変換回路の出力信号を変化させる、
    請求項９に記載のＡ／Ｄコンバータ。
11. 前記制御回路は、前記アナログ入力信号を前記デジタル出力信号に変換するために、前記比較基準電圧と前記容量性Ｄ／Ａコンバータの出力信号とを前記比較器が比較する際に、前記オフセットデータおよび前記容量誤差データに応じたデジタル信号を前記補正回路に入力する、
    請求項１０に記載のＡ／Ｄコンバータ。
12. 前記補正回路をα補正回路とするとき、前記容量性Ｄ／Ａコンバータは、アレイ状に配置された複数の補正キャパシタを有するさらなる補正回路をさらに有し、
    前記α補正回路が有する複数の補正キャパシタの共通ノードは、前記複数の第１キャパシタの共通ノードに接続され、
    前記さらなる補正回路が有する複数の補正キャパシタの共通ノードは、キャパシタを介して前記複数の第２キャパシタの共通ノードに接続され、
    前記α補正回路は、入力されるデジタル信号に応じて、複数の補正キャパシタのそれぞれについて、共通ノードとは反対側の端部がオープンになるまたはグランドに接続されることによって、前記変換回路の出力信号を変化させる、
    請求項１に記載のＡ／Ｄコンバータ。
13. アナログ入力信号をデジタル出力信号に変換するＡ／Ｄコンバータであって、
    デジタル入力に応じたアナログの第１の出力信号およびアナログの第２の出力信号を生成する容量性Ｄ／Ａコンバータと、
    前記第１の出力信号と前記第２の出力信号とを比較し、比較結果を出力する比較器と、
    前記比較結果に基づいて前記デジタル入力を生成する制御回路と、を備え、
    前記容量性Ｄ／Ａコンバータは、ＭおよびＮをそれぞれ１以上の整数とするとき、（Ｍ＋Ｎ）ビットのデジタル信号に応じた前記第１の出力信号を生成する第１変換回路と、入力されるデジタル信号に応じて前記第１の出力信号を変化させる、アレイ状に配置された複数の補正キャパシタを含む第１補正回路と、（Ｍ＋Ｎ）ビットのデジタル信号に応じた前記第２の出力信号を生成する第２変換回路と、入力されるデジタル信号に応じて前記第２の出力信号を変化させる、アレイ状に配置された複数の補正キャパシタを含む第２補正回路と、を有し、
    前記第１変換回路は、（Ｍ＋Ｎ）ビットのデジタル信号の下位Ｍビットの変換を担う、アレイ状に配置された複数の第１キャパシタを有する下位側回路と、（Ｍ＋Ｎ）ビットのデジタル信号の上位Ｎビットの変換を担う、アレイ状に配置された複数の第２キャパシタを有する上位側回路と、当該下位側回路と当該上位側回路との間に配置されたスケーリングキャパシタと、を含み、
    前記第２変換回路は、（Ｍ＋Ｎ）ビットのデジタル信号の下位Ｍビットの変換を担う、アレイ状に配置された複数の第３キャパシタを有する下位側回路と、（Ｍ＋Ｎ）ビットのデジタル信号の上位Ｎビットの変換を担う、アレイ状に配置された複数の第４キャパシタを有する上位側回路と、当該下位側回路と当該上位側回路との間に配置されたスケーリングキャパシタと、を含み、
    前記第１補正回路が有する複数の補正キャパシタの共通ノードは、前記複数の第１キャパシタの共通ノードおよび前記複数の第２キャパシタの共通ノードの一方に接続され、
    前記第２補正回路が有する複数の補正キャパシタの共通ノードは、前記複数の第３キャパシタの共通ノードおよび前記複数の第４キャパシタの共通ノードの一方に接続され、
    前記制御回路は、前記第１補正回路および前記第２補正回路のそれぞれに入力されるデジタル信号を逐次的に変化させ、逐次的に生成される前記比較結果に基づいて、前記第１補正回路に前記第１の出力信号を補正させ、前記第２補正回路に前記第２の出力信号を補正させるためのデータを取得する、
    Ａ／Ｄコンバータ。

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