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JP2024145013A - 半導体装置の検査方法 - Google Patents

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将司 小原
聡志 齊藤
良輔 内田
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Abstract

【課題】ゲート絶縁膜の欠陥による性能低下を検出することが可能な半導体装置の検査方法を提供する。【解決手段】ゲート端子がソース端子に対して正にバイアスされる電圧ＶＧＳ＋を印加する正電圧印加工程と、電圧ＶＧＳ＋の印加を解除する正電圧解除工程とを行う。そして、ドレイン端子がソース端子に対して正にバイアスされる電圧ＶＤＳを印加しながら、漏れ電流ＩＤＳＳ１を測定する第１測定工程を行う。【選択図】図２

Description

本発明は、炭化ケイ素からなる絶縁ゲート型の半導体装置の検査方法に係わる。
低抵抗、高耐圧、耐熱性、高速特性に優れたパワー半導体を製造可能な半導体材料として、炭化ケイ素（シリコンカーバイド、ＳｉＣ）が注目されている。炭化ケイ素を用いたパワー半導体デバイスとしては、絶縁ゲート構造を有するＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）がある。
また、このような半導体装置においては、製造した素子が適合品が不適合品であるかを選別するため検査が行われる（例えば、特許文献１参照）。
特開平２０１８－２０５２５２号公報
しかしながら、絶縁ゲート型のＳｉＣ半導体装置においては、ゲート絶縁膜は、結晶中に多数の欠陥を含みやすく、Ｓｉ半導体装置に比べてゲート絶縁膜の品質が安定しにくい。ゲート絶縁膜に多数の欠陥が含まれると、半導体装置の長期間の使用において動作不良等の不具合が発生しやすい。このため、絶縁ゲート型のＳｉＣ半導体装置では、ゲート絶縁膜の欠陥による半導体装置の性能低下を検出することが可能な検査方法が求められている。
上述した問題の解決のため、本発明においては、ゲート絶縁膜の欠陥による性能低下を検出することが可能な半導体装置の検査方法を提供する。
また、本発明の上記の目的およびその他の目的と本発明の新規な特徴は、本明細書の記述および添付図面によって明らかにする。
本発明の半導体装置の検査方法は、ゲート絶縁膜、ゲート端子、ソース端子、および、ドレイン端子を備える絶縁ゲート型の炭化ケイ素半導体装置の検査方法である。この検査方法は、ゲート端子がソース端子に対して正にバイアスされる電圧ＶＧＳ＋を印加する正電圧印加工程と、電圧ＶＧＳ＋の印加を解除する正電圧解除工程とを含む。そして、ドレイン端子がソース端子に対して正にバイアスされる電圧ＶＤＳを印加しながら、漏れ電流ＩＤＳＳ１を測定する第１測定工程を含む。
本発明によれば、ゲート絶縁膜の欠陥による性能低下を検出することが可能な半導体装置の検査方法を提供することができる。
なお、上述した以外の課題、構成および効果は、以下の実施の形態の説明により明らかにされる。
ＳｉＣ半導体装置の概略構成を示す図である。 半導体装置の検査方法を示すフローチャートである。 半導体装置の検査方法を示すフローチャートである。 ゲート絶縁膜の漏れ電流の特性カーブを示すグラフである。 ゲート絶縁膜の漏れ電流の特性カーブを示すグラフである。 検査装置と、ウエハ状態の半導体装置との概略構成を示す図である。 ウエハ状態の半導体装置の平面配置図である。 ウエハ状態の半導体装置の断面図である。 検査装置と、半導体装置のディスクリートパッケージの一例の構成を示す図である。 ２ｉｎ１ハーフブリッジ型の半導体装置のパワーモジュールパッケージの一例の構成を示す図である。 ２ｉｎ１ハーフブリッジ型の半導体装置の回路図である。
以下、本発明の実施形態に係る半導体装置の検査方法の一例を、図面を参照しながら説明する。なお、本発明は以下の例に限定されるものではない。以下で説明する各図において、共通の部材には同一の符号を付している。また、本明細書で用いる図面において、同一のまたは対応する構成要素には同一の符号を付け、これらの構成要素については繰り返しの説明を省略する場合がある。
［半導体装置の構成］
本実施形態の半導体装置の検査方法に適用可能な、ＳｉＣ半導体装置の構成について説明する。図１に、ＳｉＣ半導体装置の概略構成を示す。
図１に示す半導体装置１００は、炭化ケイ素を用いた絶縁型ゲートを備えるプレーナ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。なお、以下で説明する半導体装置１００では、ｎ型のＳｉＣ基板を用いたＭＯＳＦＥＴの場合を例示するが、ＭＯＳＦＥＴは、ｐ型であってもよい。その場合、以下で説明される不純物の導電型は、全て逆になる。
半導体装置１００は、半導体基板１０と、半導体基板１０の主面上に形成されたドリフト層１１とを有する。半導体基板１０は、炭素および珪素を含む化合物半導体基板であり、炭化珪素（ＳｉＣ）により構成される。また、ドリフト層１１は、半導体基板１０上に形成されたエピタキシャル成長層等から構成され、半導体基板１０と同様にＳｉＣにより構成される。ドリフト層１１は、第１導電型（ｎ型）領域を有し、半導体基板１０は、ドリフト層１１よりも高い濃度でｎ型ドーパントを含む第１導電型（ｎ＋型）領域を有する。
ドリフト層１１の表面付近には、第２導電型（ｐ型）ボディ領域１３が形成されている。また、ｐ型ボディ領域１３の領域内に、ｎ型ドリフト層１１よりも高い濃度でｎ型ドーパントを含むｎ＋型ソース領域１４が形成されている。さらに、ｎ＋ソース領域１４の端部に接して、ｐ型ボディ領域１３よりも高い濃度でｐ型ドーパントを含むｐ＋型コンタクト領域１５が形成されている。
ドリフト層１１上には、ｎ＋型ソース領域１４およびｐ＋型コンタクト領域１５の少なくとも一部に接して、ソース端子２２が形成されている。また、ＳｉＣからなる半導体基板１０の裏面には、ドレイン端子２３が設けられている。
さらに、ドリフト層１１の表面付近のｐ型ボディ領域１３と接して、ゲート絶縁膜２０が設けられている。そして、ゲート絶縁膜２０上に、ゲート端子２１が形成されている。すなわち、半導体装置１００は、ゲート絶縁膜２０上にゲート端子２１が形成された絶縁型ゲートを備える半導体装置である。
上述の構成の半導体装置１００は、ゲート端子２１がソース端子２２に対して一定以上の電圧（閾値電圧ＶＧＳｔｈ）にバイアスされると、ｐ型ボディ領域１３の表面側のゲート絶縁膜２０の下方に接する部分が、ｎ型に反転し、導電チャネルが形成される。この状態で、ドレイン端子が２３がソース端子２２に対して正にバイアスされると、ｎ＋型ソース領域１４から導電チャネルを通じてドレイン端子２３に向かって電子が流れる。
ゲート電圧が閾値電圧以下のときには、ゲート絶縁膜２０の下方に導電チャネルは形成されない。ただし、ゲート電圧が閾値電圧ＶＧＳｔｈ以下の場合であっても、高いドレイン電圧が印加されるろ、ドリフト層１１に空乏化領域が形成され、ドレイン端子２３にごく僅かな漏れ電流が流れる。このように、半導体装置１００は、ゲート端子２１にかけるゲート電圧を制御することによって、電流のオンオフ（スイッチング動作）が可能である。
上記構成の半導体装置１００において、ゲート絶縁膜２０は、半導体基板１０を構成するＳｉＣの酸化、または、ＣＶＤ（chemical vapor deposition）法を用いて半導体基板１０にＳｉＯ２を堆積することで形成される。しかし、半導体基板１０を構成するＳｉＣには、結晶多型が存在する。また、ＳｉＣは、結晶中に多数の欠陥を含み、酸化してＳｉＯ２を形成した場合にＣ（カーボン）が残留する等の性質がある。このため、ＳｉＣからなる半導体基板１０上に形成されたゲート絶縁膜２０は、Ｓｉからなる半導体基板上に形成されたゲート絶縁膜に比べ、欠陥が含まれることがある。
ゲート絶縁膜２０に欠陥が含まれていると、閾値電圧が変動する、漏れ電流が増える等の半導体装置１００に性能低下や悪影響を与える。そして、半導体装置１００の長期間に渡る使用において、動作不良につながることがある。
このため、本形態の検査方法では、上記構成のＳｉＣからなる半導体基板１０を用いた半導体装置１００において、ゲート絶縁膜２０の欠陥の影響を含めた半導体装置の検査を行う。この検査方法を用いることにより、長期間の使用においても性能低や信頼性が低下することのない製品を選別することができる。
［半導体装置の検査方法（１）］
次に、上述のＳｉＣからなる半導体基板１０を用いた半導体装置１００の検査方法にいて、図２を用いて説明する。図２は、半導体装置１００の検査方法を示すフローチャートである。
（正電圧印加工程）
まず、半導体装置１００のゲート端子２１とソース端子２２との間に正電圧を印加する（ステップＳ１０）。この工程では、例えば、ゲート端子２１に対して正の電圧を印加し、ソース端子２２の電位を０にすることで、ゲート端子２１がソース端子２２に対して正にバイアスされる電圧ＶＧＳ＋を、ゲート端子２１に印加する。これにより、半導体装置１００において、ゲート端子２１がソース端子２２に対して正にバイアスされる。このとき、ドレイン端子２３は、フローティング、又は、電位を０にする。
（正電圧解除工程）
次に、ゲート端子２１とソース端子２２との間に印加している正電圧の印加を解除する（ステップＳ１１）。具体的には、半導体装置１００において、ゲート端子２１への電圧ＶＧＳ＋の印加を解除し、ゲート端子２１がソース端子２２に対して正にバイアスされる正電圧の印加を解除する。
（第１測定工程）
次に、ドレイン端子２３とソース端子２２との間に正電圧を印加する（ステップＳ１２）。そして、ドレイン端子２３において漏れ電流ＩＤＳＳ１を測定する（ステップＳ１３）。例えば、ドレイン端子２３に対して正の電圧を印加し、ソース端子２２の電位を０にすることで、ドレイン端子２３がソース端子２２に対して正にバイアスされる電圧ＶＤＳを、ドレイン端子２３に印加する。そして、ドレイン端子２３に電圧ＶＤＳを印加した状態で、ドレイン端子２３において漏れ電流ＩＤＳＳ１を測定する。このとき、ゲート端子２１は、フローティング、又は、電位を０とし、オフ状態にする。
次に、漏れ電流ＩＤＳＳ１の測定後、ドレイン端子２３とソース端子２２との間に印加している正電圧の印加を解除する（ステップＳ１４）。具体的には、ドレイン端子２３への電圧ＶＤＳの印加を解除する。
（選別工程）
次に、測定した漏れ電流ＩＤＳＳ１を、予め半導体装置１００の適合または不適合を判定するための基準値と比較し、漏れ電流ＩＤＳＳ１が基準値未満であるかどうかを判定する（ステップＳ１５）。そして、漏れ電流ＩＤＳＳ１が基準値未満ではない場合（ステップＳ１５のＮｏ）、検査した半導体装置１００を不良品としてアウト選別する（ステップＳ１６）。これにより、上記一連の処理で検査した半導体装置１００に対し、漏れ電流ＩＤＳＳ１が基準値を超えるかどうかによる、適合、または、不適合の選別を行う。
漏れ電流ＩＤＳＳ１が基準値未満の場合（ステップＳ１５のＹｅｓ）、または、半導体装置１００をアウト選別した後、本フローチャートによる処理を終了する。
上述の検査方法では、ステップＳ１０において、ゲート端子２１とソース端子２２との間に電圧ＶＧＳ＋を印加することにより、ゲート絶縁膜２０に含まれる欠陥に補足された電子をドリフト層１１に排出させることができる。そして、ゲート絶縁膜２０から電子を排出させた後、ドレイン端子２３とソース端子２２との間に電圧ＶＤＳを印加して、漏れ電流ＩＤＳＳ１を測定する。このため、測定される漏れ電流ＩＤＳＳ１が、ゲート絶縁膜２０の下方に排出された電子による影響を受ける。すなわち、ゲート絶縁膜２０の下方において、ｐ型ボディ領域１３の表面側にゲート絶縁膜２０から電子を排出されるため、ｐ型ボディ領域１３の導電性が高まる。この結果、ステップＳ１３におしてソース端子２２とドレイン端子２３との間で測定される漏れ電流ＩＤＳＳ１の値が大きくなる。
従って、上述の検査方法を行うことにより、ゲート絶縁膜２０に欠陥が多く含まれるほど、漏れ電流ＩＤＳＳ１が大きくなりやすい。このため、上述の検査方法は、ゲート絶縁膜２０の欠陥による半導体装置１００の性能低下を検出することができる。
なお、上述の検査方法において、ステップＳ１１で電圧ＶＧＳ＋を解除した後、ステップＳ１２で電圧ＶＤＳを印加するまでの間、ソース端子２２に対してゲート端子２１が負にバイアスされないように維持しておく。例えば、ゲート端子２１を、フローティング、または、ソース端子２２と短絡させてゲート端子２１とソース端子２２とを同電位の状態で維持しておくことが好ましい。上述の検査方法は、ゲート絶縁膜２０の欠陥に捕獲された状態の電子を、電圧ＶＧＳ＋の印加で排出させた状態で漏れ電流を測定する。このため、ステップＳ１１で電圧ＶＧＳ＋を印加してゲート絶縁膜２０から捕獲電子を排出させた後、ステップ１２で漏れ電流ＩＤＳＳ１を測定するまで、ゲート絶縁膜２０に電子が欠陥に再捕獲されないようにする必要がある。
また、ステップＳ１１の後、ステップＳ１２を行うまでの時間は、２４時間以内であることが好ましい。ゲート絶縁膜２０の欠陥は、電子を捕獲した状態が安定である。このため、電圧ＶＧＳ＋を印加して電子を排出さた後、ゲート端子２１を負にバイアスしない状態で放置しておいた場合でも、熱や光によって励起された電子をゲート絶縁膜２０が再捕獲してしまうことがある。このため、ゲート絶縁膜２０に欠陥がある構成であっても、ステップＳ１２において漏れ電流ＩＤＳＳ１に異常が検出されない可能性がある。このため、ステップＳ１１でゲート端子２１の負のバイアスを解除した後、ステップＳ１２で漏れ電流ＩＤＳＳ１を測定するまでの間の時間は、短いほうがよく、２４時間以内であることが好ましい。
［半導体装置の検査方法（２）］
次に、上述のＳｉＣからなる半導体基板１０を用いた半導体装置１００の検査方法の応用例にいて、図３を用いて説明する。図３には、半導体装置１００の検査方法の応用例を示すフローチャートである。なお、図３に示すフローチャートの処理は、上述の図２に示すフローチャートの処理と同様の処理を含む。このため、上述の図２に示すフローチャートの処理と同様処理については詳細な説明を省略する。
（通電工程）
まず、ソース端子２２とドレイン端子２３との間に所定値以上の電流を通電する（ステップＳ２０）。例えば、ゲート端子２１をソース端子２２に対して一定以上の電圧（閾値電圧ＶＧＳｔｈ）にバイアスし、ゲート絶縁膜２０の下方に導電チャネルを形成する。この状態でドレイン端子２３に対して正の電圧を印加し、ソース端子２２の電位を０にすることで、ソース端子２２とドレイン端子２３との間に電流を通電する。このとき、ソース端子２２とドレイン端子２３との間には、半導体装置１００の絶対最大定格電流仕様の１／１０よりも大きい電流を流すことが好ましい。
（正電圧印加工程～第１測定工程）
次に、上述の図２に示すフローチャートの処理のステップＳ１０からステップＳ１４までの処理と同様の処理を行う（ステップＳ２１～ステップＳ２５）。この処理により、半導体装置１００において、ゲート端子２１への電圧ＶＧＳ＋の印加および解除、並びに、ドレイン端子２３とソース端子２２との間に正電圧の印加および解除による漏れ電流ＩＤＳＳ１の測定を行う。
（負電圧印加工程）
次に、半導体装置１００のゲート端子２１とソース端子２２との間に負電圧を印加する（ステップＳ２６）。例えば、ゲート端子２１に対して負の電圧を印加し、ソース端子２２の電位を０にすることで、ゲート端子２１がソース端子２２に対して負にバイアスされる電圧ＶＧＳ－を、ゲート端子２１に印加する。これにより、半導体装置１００において、ゲート端子２１がソース端子２２に対して負にバイアスされる。このとき、ドレイン端子２３は、フローティング、又は、電位を０にする。
（負電圧解除工程）
次に、ゲート端子２１とソース端子２２との間に印加している負電圧の印加を解除する（ステップＳ２７）。具体的には、半導体装置１００において、ゲート端子２１への電圧ＶＧＳ－の印加を解除し、ゲート端子２１がソース端子２２に対して負にバイアスされる負電圧の印加を解除する。
（第２測定工程）
次に、ドレイン端子２３とソース端子２２との間に正電圧を印加する（ステップＳ２８）。そして、ドレイン端子２３において漏れ電流ＩＤＳＳ２を測定する（ステップＳ２９）。例えば、ドレイン端子２３に対して正の電圧を印加し、ソース端子２２の電位を０にすることで、ドレイン端子２３がソース端子２２に対して正にバイアスされる電圧ＶＤＳを、ドレイン端子２３に印加する。そして、ドレイン端子２３に電圧ＶＤＳを印加した状態で、ドレイン端子２３において漏れ電流ＩＤＳＳ２を測定する。このとき、ゲート端子２１は、フローティング、又は、電位を０とし、オフ状態にする。
次に、漏れ電流ＩＤＳＳ２の測定後、ドレイン端子２３とソース端子２２との間に印加している正電圧の印加を解除する（ステップＳ３０）。具体的には、ドレイン端子２３への電圧ＶＤＳの印加を解除する。
（選別工程）
次に、測定した漏れ電流ＩＤＳＳ１と漏れ電流ＩＤＳＳ２とを比較し、［ＩＤＳＳ１／ＩＤＳＳ２＜２］を満たすかどうかを判定する（ステップＳ３１）。そして、［ＩＤＳＳ１／ＩＤＳＳ２＜２］を満たさない場合（ステップＳ３１のＮｏ）、検査した半導体装置１００を不良品としてアウト選別する（ステップＳ３２）。これにより、上記一連の処理で検査した半導体装置１００に対し、漏れ電流ＩＤＳＳ１とＩＤＳＳ２との比較による、適合、または、不適合の選別を行う。
［ＩＤＳＳ１／ＩＤＳＳ２＜２］を満たす場合（ステップＳ３１のＹｅｓ）、または、半導体装置１００をアウト選別した後、本フローチャートによる処理を終了する。
上述の検査方法では、ステップＳ２０においてソース端子２２とドレイン端子２３との間に所定値以上の電流を通電する。このように、導電チャネルを通じてソース端子２２とドレイン端子２３との間に比較的大きな電流を通電することで、ゲート絶縁膜２０の欠陥による半導体装置１００の性能への影響をより顕在化させることができる。このため、ステップＳ２１～ステップＳ２５の処理において、ゲート絶縁膜２０に多くの欠陥が含まれる場合の漏れ電流ＩＤＳＳ１の値をより大きくすることがきる。
また、上述の検査方法では、ステップＳ２１において、ゲート端子２１とソース端子２２との間に電圧ＶＧＳ＋を印加することにより、ゲート絶縁膜２０に含まれる欠陥に補足された電子を排出させる。そして、ゲート絶縁膜２０から電子を排出させた後、ドレイン端子２３とソース端子２２との間に電圧ＶＤＳを印加して、漏れ電流ＩＤＳＳ１を測定する。
一方で、ステップＳ２６において、ゲート端子２１とソース端子２２との間に電圧ＶＧＳ－を印加することにより、ゲート絶縁膜２０に含まれる欠陥に電子を再捕獲させる。そして、ゲート絶縁膜２０から電子を再捕獲させた後、ドレイン端子２３とソース端子２２との間に電圧ＶＤＳを印加して、漏れ電流ＩＤＳＳ２を測定する。
このため、上述の検査方法では、漏れ電流ＩＤＳＳ１の測定では、ゲート絶縁膜２０の下方に排出された電子による影響を受けるのに対し、漏れ電流ＩＤＳＳ２の測定では、ゲート絶縁膜２０の下方に排出された電子による影響を受けない。このため、２つの漏れ電流ＩＤＳＳ１とＩＤＳＳ２の測定値を比較することにより、ゲート絶縁膜２０の欠陥による漏れ電流ＩＤＳＳ１への影響を検査することができる。
例えば、漏れ電流ＩＤＳＳ２に比べ、漏れ電流ＩＤＳＳ１のほうが所定の比率以上に大きい場合は、判定するのゲート絶縁膜２０が欠陥を内包すると判定するできる。また、［ＩＤＳＳ１／ＩＤＳＳ２］で計算される漏れ電流比が大きいほど、ゲート絶縁膜２０に多数の欠陥が内包されていると推定される。このため、漏れ電流比が大きいほど、長期間使用において動作不良として顕在化する可能性がある。
また、半導体装置１００において、ゲート絶縁膜２０に欠陥を内包しない良品の素子のみであっても、漏れ電流ＩＤＳＳ１の素子間のばらつきが大きく、良品選別のための基準値を予め設定することが難しい場合がある。また、設定した一定の基準値で選別すると過剰選別となる場合もある。このような場合には、［ＩＤＳＳ１／ＩＤＳＳ２］の漏れ電流比を用いて選別を行う方法が好適である。
なお、ステップＳ３１において半導体装置１００の［ＩＤＳＳ１／ＩＤＳＳ２＜２］は、半導体装置１００の不良判定のための漏れ電流ＩＤＳＳ１、ＩＤＳＳ２の比較基準の一例であり、ＩＤＳＳ１とＩＤＳＳ２との比率はこれに限られない。［ＩＤＳＳ１／ＩＤＳＳ２］の漏れ電流比は必要に応じて任意に設定することができる。
また、図３に示すフローチャートの検査方法において、ステップＳ２０のドレイン・ソース間への電流の通電と、ステップＳ２６～ステップＳ３０の電圧ＶＧＳ－の印加およびＩＤＳＳ２の測定とは、両方を行ってもよく、いずれか一方のみを行ってもよい。好ましくは、図３に示すフローチャートのように、ステップＳ２０とステップＳ２６～３０とを両方を行う。
ステップＳ２０とステップＳ２６～ステップＳ３０とを両方を行う場合には、これらを連続して行ってもよいが、ステップＳ２０とステップＳ２６～ステップＳ３０との間に、ステップＳ２１～ステップＳ２５を行うこと好ましい。すなわち、通電工程と、負電圧印加工程との間に、電圧ＶＧＳ＋の印加（正電圧印加工程）およびＩＤＳＳ１の測定（第１測定工程）を行うことが好ましい。例えば、図３に示すフローチャートの順番や、ステップＳ２６～ステップＳ３０の処理を行った後に、ステップＳ２０～ステップＳ２５の処理を行うことが好ましい。
ステップＳ２６～ステップＳ３０の電圧ＶＧＳ－の印加およびＩＤＳＳ２の測定を行わない場合には、ステップＳ３１では、漏れ電流ＩＤＳＳ１が基準値未満であるかどうかの判定を行う。
また、上述の検査方法においも、ステップＳ２２で電圧ＶＧＳ＋を解除した後、ステップＳ２３で電圧ＶＤＳを印加するまでの間、ソース端子２２に対してゲート端子２１が負にバイアスされないように維持しておく。同様に、ステップＳ２７で電圧ＶＧＳ－を解除した後、ステップＳ２８で電圧ＶＤＳを印加するまでの間、ソース端子２２に対してゲート端子２１が正にバイアスされないように維持しておく。
さらに、ステップＳ２２の後、ステップＳ２３を行うまでの時間、および、ステップＳ２７の後、ステップＳ２８を行うまでの時間は、短いほうがよく、２４時間以内であることが好ましい。
［半導体装置の漏れ電流特性］
漏れ電流ＩＤＳＳ１、漏れ電流ＩＤＳＳ２、基準値、および、漏れ電流比について、図４および図５を用いて説明する。図４および図５は、ゲート絶縁膜２０に欠陥の有無による半導体装置１００の漏れ電流の特性カーブを示すグラフである。図４および図５おいて、それぞれ横軸がドレイン端子２３とソース端子２２との間の電圧（ドレイン・ソース間電圧）を示す。また、縦軸がドレイン端子２３で測定される漏れ電流（ドレイン電流）の値を示す。
図４は、上述の図２に示すフローチャートで行われる半導体装置１００の検査方法において、ステップＳ１３で測定される漏れ電流ＩＤＳＳを示すグラフである。図４では、ゲート絶縁膜２０に欠陥がない半導体装置１００の漏れ電流ＩＤＳＳの測定値を、実線で示している。また、ゲート絶縁膜２０に欠陥がある半導体装置１００の漏れ電流ＩＤＳＳの測定値を、破線で示している。
図４に示すように、ゲート絶縁膜２０に欠陥がない場合の漏れ電流ＩＤＳＳ（実線）に比べ、ゲート絶縁膜２０に欠陥がある場合の漏れ電流ＩＤＳＳ（破線）は、相対的に高い値となる。特に、ドレイン・ソース間電圧が低い領域と高い領域とを除くと、ゲート絶縁膜２０に欠陥がない場合の漏れ電流ＩＤＳＳ（実線）と、ゲート絶縁膜２０に欠陥がある場合の漏れ電流ＩＤＳＳ（破線）とに、大きさ差が発生している。このため、欠陥がない場合の漏れ電流ＩＤＳＳ（実線）と、欠陥がある場合の漏れ電流ＩＤＳＳ（破線）との差が大きいドレイン・ソース間電圧において、図２のフローチャートにおいてステップＳ１２で印加する電圧ＶＤＳの値を設定する。そして、この電圧ＶＤＳにおいて、欠陥がない場合の漏れ電流ＩＤＳＳ（実線）の値と、欠陥がある場合の漏れ電流ＩＤＳＳ（破線）の値との間に、ステップＳ１５の判定に用いる基準値を設定する。これにより、ステップＳ１３において電圧ＶＤＳで測定された漏れ電流ＩＤＳＳ１を基準値と比較することにより、検査した半導体装置１００対してゲート絶縁膜２０の欠陥による不良を検出することができる。
また、図５は、図３に示すフローチャートの処理において漏れ電流ＩＤＳＳ１と漏れ電流ＩＤＳＳ２とを比較する場合を示している。
ステップＳ２９の漏れ電流ＩＤＳＳ２の測定は、ステップＳ２６においてゲート端子２１とソース端子２２との間に電圧ＶＧＳ－を印加し、ゲート絶縁膜２０に含まれる欠陥に電子を再捕獲させた後に行われている。ゲート絶縁膜２０の欠陥に電子が再捕獲されているため、漏れ電流ＩＤＳＳ２の測定では、ゲート絶縁膜２０の欠陥の影響を受けない。このため、ゲート絶縁膜２０の欠陥の有無に係わらず、漏れ電流ＩＤＳＳ２は、図５に示すようにゲート絶縁膜２０に欠陥がない場合の漏れ電流ＩＤＳＳ（実線）とほぼ一致する。
このため、漏れ電流ＩＤＳＳ１と漏れ電流ＩＤＳＳ２とを比較し、漏れ電流ＩＤＳＳ１が漏れ電流ＩＤＳＳ２よりも大きい場合、ゲート絶縁膜２０の欠陥による半導体装置１００の不良を検出することができる。
ステップＳ３１の判定に用いる漏れ電流比［ＩＤＳＳ１／ＩＤＳＳ２］は、ステップＳ２３、ステップＳ２８で印加する電圧ＶＤＳでの、欠陥がない場合の漏れ電流ＩＤＳＳ（実線）と、欠陥がある場合の漏れ電流ＩＤＳＳ（破線）との比率から設定できる。このため、半導体装置１００の構成に応じて、漏れ電流ＩＤＳＳ（実線）と漏れ電流ＩＤＳＳ（破線）との比率から、漏れ電流比［ＩＤＳＳ１／ＩＤＳＳ２］の基準値を任意に設定することができる。
また、［ＩＤＳＳ１／ＩＤＳＳ２］の漏れ電流比が基準値を超える場合であっても、ＩＤＳＳ１の測定値が基準値未満であれば、半導体装置１００を適合品と判定することもできる。例えば、半導体装置１００の漏れ電流が少なく、且つ、ゲート絶縁膜２０に欠陥が非常に少ない場合において、漏れ電流ＩＤＳＳ１、ＩＤＳＳ２がともに非常に小さい値となる場合が考えれらる。この場合には、［ＩＤＳＳ１／ＩＤＳＳ２］の比率が基準値を満たさない場合であっても、ＩＤＳＳ１の測定値が基準値未満となる。このような、ＩＤＳＳ１の測定値が基準値未満となる半導体装置１００については、［ＩＤＳＳ１／ＩＤＳＳ２］の比率に係わらず適合品と判定してもよい。
［検査方法の適用例］
次に、半導体装置の検査方法を適用することが可能な半導体装置の構成について説明する。半導体装置は、製品出荷に至るまでに、いくつもの工程で試験がなされて良品が選別される。本形態の半導体装置の検査方法は、ウエハ状態、チップ状態、パッケージ状態のいずれの形態の半導体装置に対しても適用可能である。
（ウエハ、または、チップでの試験）
上述の半導体装置の検査方法は、ウエハ状態、または、チップ状態の素子に対して適用することができる。図１に示すようなプレーナ型ＭＯＳＦＥＴ構造の半導体装置１００は、ウエハ状態のＳｉＣ基板上に、イオン注入等の公知技術で作製可能である。半導体装置１００が形成されたウエハでは、検査装置で各半導体装置１００の電気特性を評価し、良品を選別する。
図６に、半導体装置の検査を行う検査装置と、ウエハ状態の半導体装置との概略構成を示す。また、図７にウエハ状態の半導体装置の平面配置図を示し、図８にウエハ状態の半導体装置の断面図を示す。
図６に示すように、ウエハ状の半導体基板１０に複数の半導体装置１００が形成されている。そして、図７および図８に示すように、ウエハ状の半導体基板１０に形成された半導体装置１００は、半導体基板１０の第１主面（表面）側にゲート端子２１とソース端子２２とが形成されている。また、半導体基板１０の第２主面（裏面）側にドレイン端子２３が形成されている。なお、図７および図８では、ゲート絶縁膜２０や半導体基板１０内の各導電領域等の構成の記載を省略しているが、図１に示す半導体装置１００と同様の構成を有している。
また、図６に示すように、検査装置２００は、ゲート電圧源２０１、ドレイン電圧源２０２、および、漏れ電流計２０３を有する。検査装置２００のゲート電圧源２０１は、半導体装置１００のゲート端子２１に接続されている。ドレイン電圧源２０２は、半導体装置１００のドレイン端子２３に接続され、ドレイン電圧源２０２とドレイン端子２３との間に漏れ電流計２０３が設けられている。また、検査装置２００は、半導体装置１００のソース端子２２に接続された配線を有する。
図６に示すように、ウエハ状の半導体基板１０に形成された半導体装置１００に検査装置２００を接続した状態で、上述の図２または３に示すフローチャートの処理を行うことにより、半導体装置１００の漏れ電流ＩＤＳＳを測定することができる。
なお、半導体装置１００の検査では、漏れ電流ＩＤＳＳの測定による選別処理の前または後に、ゲート漏れ電流、閾値電圧、および、導通時のオン抵抗等を同じ検査装置２００で測定し、半導体装置１００の検査に追加することも可能である。
上述の半導体装置１００の検査が完了したウエハ状の半導体基板１０は、ダイシングにより各チップに個片化される。個片化されたチップに対しても、本形態の半導体装置の検査方法を適用可能である。ＳｉＣは非常に硬い材質であるため、ダイシング時に内部に大きな応力が発生してＳｉＣ結晶やゲート絶縁膜にダメージが入る場合がある。このため、チップ状態の半導体装置１００に対して上述の検査方法を適用することにより、ウエハ検査後に発生した欠陥を選別することが可能となる。
また、絶縁型ゲートを備える上述の半導体装置１００の別の形態として、ＳｉＣ表面に溝を形成し、縦方向にチャネルを形成したトレンチ構造を有する半導体装置がある。トレンチ型の半導体装置は、面積当たりのセル密度を増やすことができるため、導通抵抗を下げられる点で優位である。上述の半導体装置の検査方法は、ゲート絶縁膜に欠陥を含む半導体装置を選別することができるため、トレンチ構造の絶縁型ゲートを持つ半導体装置素子に対しても有効に適用することが可能である。
（パッケージでの試験）
ウエハから切り出されて個片化されたチップは、ディスクリートパッケージやパワーモジュールパッケージに組立てられる。組立てプロセスでは、回路基板やリードフレームへのチップの半田付け、表面電極のワイヤボンディング、絶縁性樹脂での封止等の工程が行われるが、これらのプロセスは公知の方法を利用することができる。
組立てしたディスクリートパッケージやパワーモジュールパッケージの選別においても、上述の半導体装置の検査方法は適用可能である。パッケージ状態での試験では、例えばチップ半田付け時の熱や応力によって組立て工程で新たに発生した欠陥を選別することが可能となる。
図９に、半導体装置のディスクリートパッケージの一例の構成と、検査装置の構成を示す。なお、図９に示す検査装置２００は、上述の図６に示す検査装置２００と同様の構成を有する。
図９に示すディスクリートパッケージ１０１において、半導体チップ（例えば半導体装置１００）は、樹脂内部に封止されている。そして、ディスクリートパッケージ１０１の内部の樹脂封止部からソース端子１０３、ゲート端子１０２、および、ドレイン端子１０４が外部に引き出されている。このようなディスクリートパッケージ１０１は、ソース端子１０３、ゲート端子１０２、および、ドレイン端子１０４に、検査装置２００のドレイン電圧源２０２、ゲート電圧源２０１、漏れ電流計２０３等が接続される。そして、ディスクリートパッケージ１０１と検査装置２００とを接続した状態で、上述の図２または３に示すフローチャートの処理を行うことにより、ディスクリートパッケージ１０１内の半導体装置の漏れ電流ＩＤＳＳを測定することができる。
また、半導体装置を有するパワーモジュールパッケージの一例として、１つのパッケージに複数の素子を組み込んで、内部に回路を形成した構成がある。この例のパワーモジュールパッケージの一例として、図１０および図１１に２ｉｎ１ハーフブリッジ型を示す。図１０は、２ｉｎ１ハーフブリッジ型のパワーモジュールの斜視図および検査装置２００の構成図であり、図１１は、２ｉｎ１ハーフブリッジ型の半導体装置の回路図である。なお、検査装置２００は、上述の図８に示す検査装置２００と同様の構成を有する。
図１１に示すように、２ｉｎ１ハーフブリッジ型のパワーモジュール１３０は、上アーム１１０、および、下アーム１２０と呼ばれる２つのＭＯＳＦＥＴが直列に接続されている。また、上アーム１１０、および、下アーム１２０の中間に、ＡＣ端子が設けられている。なお、図１１に示す回路図において１つのＭＯＳＦＥＴとして示されている素子は、複数のＭＯＳＦＥＴチップを並列に配置したものであってもよい。
また、図１０に示すように、パワーモジュール１３０の外装面には、図１１に示す回路図の各端子に対応するＧ１端子１１１、ＳＳ１端子１１２、Ｐ端子１１３、Ｇ２端子１２１、ＳＳ２端子１２２、ＡＣ端子１２３、および、Ｎ端子１２４が設けられている。そして、パワーモジュール１３０の各端子が、それぞれ検査装置２００のドレイン電圧源２０２、ゲート電圧源２０１、および漏れ電流計２０３に接続されている。なお、図１０では、パワーモジュール１３０の上アーム１１０側の素子を検査する場合の結線を、実線で示している。また、下アーム１２０側の素子を検査する場合の結線を破線で示している。
図１０に示すパワーモジュール１３０のパッケージにおいても、パワーモジュール１３０の各端子と検査装置２００とを接続した状態で、上述の図２または３に示すフローチャートの処理を行うことにより、漏れ電流ＩＤＳＳを測定することができる。そして、上アーム１１０側の素子と下アーム１２０側の素子とに対して、漏れ電流ＩＤＳＳを測定し、両方が条件を満たす場合に、パワーモジュール１３０を良品として選別する。
なお、図１０では、検査装置２００から結線の方法を変えることにより、上アーム１１０側の素子と下アーム１２０側の素子を検査する構成を示している。これに対し、２台の検査装置２００を準備し、検査装置２００をそれぞれ上アーム１１０側の素子と下アーム１２０側の素子とに接続して検査してもよい。
また、パワーモジュールパッケージとしては、２ｉｎ１型の他にも、ハーフブリッジ回路を２つまたは３つをパッケージ化した、４ｉｎ１、６ｉｎ１などもあるが、そのようなパッケージにおいても、各素子ごとに上述の半導体装置の検査方法を適用可能である。
なお、本発明は、上記の実施形態に限定されるものではなく、様々な変形が可能である。例えば、上記の実施形態は、本発明を分かりやすく説明するために詳細に説明したものであり、本発明は、必ずしも説明した全ての構成を備える態様に限定されるものではない。また、ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能である。また、ある実施形態の構成に他の実施形態の構成を加えることも可能である。また、各実施形態の構成の一部について、削除したり、他の構成を追加・置換したりすることが可能である。
１０ 半導体基板、１１ ドリフト層、１３ ボディ領域、１４ ソース領域、１５ コンタクト領域、２０ ゲート絶縁膜、２１，１０２ ゲート端子、２２，１０３ ソース端子、１０４ ドレイン端子 ２３，ドレイン端子、１００ 半導体装置、１０１ ディスクリートパッケージ １０１、１１０ 上アーム １１０、１１１ Ｇ１端子 １１１、１１２ ＳＳ１端子 １１２、１１３ Ｐ端子 １１３、１２０ 下アーム １２０、１２１ Ｇ２端子 １２１、１２２ ＳＳ２端子 １２２、１２３ ＡＣ端子 １２３、１２４ Ｎ端子 １２４、１３０ パワーモジュール １３０、２００ 検査装置 ２００、２０１ ゲート電圧源、２０２ ドレイン電圧源、２０３ 電流計

Claims (8)

  1. ゲート絶縁膜、ゲート端子、ソース端子、および、ドレイン端子を備える絶縁ゲート型の炭化ケイ素半導体装置の検査方法であって、
    前記ゲート端子が前記ソース端子に対して正にバイアスされる電圧ＶＧＳ＋を印加する正電圧印加工程と、
    前記電圧ＶＧＳ＋の印加を解除する正電圧解除工程と、
    前記ドレイン端子が前記ソース端子に対して正にバイアスされる電圧ＶＤＳを印加しながら、漏れ電流ＩＤＳＳ１を測定する第１測定工程と、を含む
    半導体装置の検査方法。
  2. 前記漏れ電流ＩＤＳＳ１を基準値と比較して前記半導体装置の選別を行う選別工程を含む
    請求項１に記載の半導体装置の検査方法。
  3. 前記正電圧印加工程の前、または、前記第１測定工程の後に、
    前記ゲート端子が前記ソース端子に対して負にバイアスされる電圧ＶＧＳ－を印加する負電圧印加工程と、
    前記電圧ＶＧＳ－の印加を解除する負電圧解除工程と、
    前記ドレイン端子が前記ソース端子に対して正にバイアスされる電圧ＶＤＳを印加しながら、漏れ電流ＩＤＳＳ２を測定する第２測定工程と、を含む
    請求項１に記載の半導体装置の検査方法。
  4. 前記漏れ電流ＩＤＳＳ１と、前記漏れ電流ＩＤＳＳ２とを比較して前記半導体装置の選別を行う選別工程を含む
    請求項３に記載の半導体装置の検査方法。
  5. 前記正電圧印加工程よりも前に、前記ゲート端子に電圧を印加し、導電チャネルを通じて前記ドレイン端子に所定値以上の電流を通電する通電工程を行う
    請求項１又は３に記載の半導体装置の検査方法。
  6. 前記通電工程において、前記半導体装置の最大定格電流仕様の１／１０よりも大きい値の電流を通電する
    請求項５に記載の半導体装置の検査方法。
  7. 前記正電圧解除工程の後、前記第１測定工程を行うまでは、前記ゲート端子をフローティングまたは前記ソース端子と短絡された状態で維持する
    請求項１又は３に記載の半導体装置の検査方法。
  8. 前記正電圧解除工程の後、前記第１測定工程を行うまで時間は、２４時間以内である
    請求項１又は３に記載の半導体装置の検査方法。
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