JP2024094543A - 電子回路、制御装置、電子機器 - Google Patents

Abstract

【課題】要求されるプロセッサーの出力端子数が増加した場合であっても、プロセッサーの変更を回避可能な電子回路、制御装置、及び電子機器を提供すること。
【解決手段】信号出力回路４０は、第１電圧値の直流電圧、第２電圧値の直流電圧、第３電圧値の直流電圧、及び電圧の平均値が第４電圧値のパルス波のいずれかを第１電気信号として出力するＣＰＵ３０の出力端子３１に接続される入力端子４１と、それぞれが前記第１電圧値の直流電圧、及び前記第２電圧値の直流電圧のいずれかを第２電気信号として出力する２つの出力端子４２、４３と、入力端子４１に入力される前記第１電気信号の種類に対応する組み合わせの２つの前記第２電気信号を２つの出力端子４２、４３から出力させる信号出力部と、を備える。
【選択図】図２

Description

本発明は、電子回路、制御装置、及び電子機器に関する。

プリンターなどの電子機器は、ＣＰＵなどのプロセッサーと、前記プロセッサーに電気的に接続されるデバイスと、を備える（例えば、特許文献１参照）。

特開２０１４－４６６４８号公報

ところで、前記プロセッサーに接続される前記デバイスの変更などの事情により、前記プロセッサーの出力端子の数が不足することがある。この場合、従来は、前記プロセッサーを、入出力端子数がより多いものに変更する必要がある。

本発明の目的は、要求されるプロセッサーの出力端子数が増加した場合であっても、プロセッサーの変更を回避可能な電子回路、制御装置、及び電子機器を提供することにある。

本発明の一の局面に係る電子回路は、入力端子と、２つの第２出力端子と、信号出力部とを備える。前記入力端子は、予め定められた第１電圧値の直流電圧、前記第１電圧値よりも低い第２電圧値の直流電圧、電圧の平均値が前記第１電圧値よりも低く且つ前記第２電圧値よりも高い第３電圧値のパルス波、及び電圧の平均値が前記第３電圧値よりも低く且つ前記第２電圧値よりも高い第４電圧値のパルス波のいずれかを第１電気信号として出力するプロセッサーの第１出力端子に電気的に接続される。２つの前記第２出力端子は、それぞれが前記第１電圧値の直流電圧、及び前記第２電圧値の直流電圧のいずれかを第２電気信号として出力する。前記信号出力部は、前記入力端子に入力される前記第１電気信号の種類に対応する組み合わせの２つの前記第２電気信号を２つの前記第２出力端子から出力させる。

本発明の他の局面に係る制御装置は、前記電子回路と、前記プロセッサーと、を備える。

本発明の他の局面に係る電子機器は、前記制御装置と、デバイスと、を備える。前記デバイスは、前記制御装置に電気的に接続される。

本発明によれば、要求されるプロセッサーの出力端子数が増加した場合であっても、プロセッサーの変更を回避することが可能である。

図１は、本発明の実施形態に係る画像形成装置の構成を示す断面図である。 図２は、本発明の実施形態に係る制御部の構成を示すブロック図である。 図３は、本発明の実施形態に係る信号出力回路の構成を示すブロック図である。 図４は、本発明の実施形態に係る信号出力回路に入力される入力信号と当該入力信号の入力に応じて信号出力回路から出力される出力信号との関係を示す表である。 図５は、本発明の実施形態に係る信号出力回路の構成を示す回路図である。 図６は、本発明の実施形態に係る信号出力回路に入力される入力信号と当該入力信号の入力に応じて信号出力回路から出力される出力信号との関係を示すタイミングチャートである。

以下、添付図面を参照しながら、本発明の実施形態について説明する。なお、以下の実施形態は、本発明を具体化した一例であって、本発明の技術的範囲を限定するものではない。

［画像形成装置１００の構成］
まず、図１、及び図２を参照しつつ、本発明の実施形態に係る画像形成装置１００の構成について説明する。

画像形成装置１００は、原稿の画像を読み取るスキャン機能、及び画像データに基づいて画像を形成するプリント機能とともに、ファクシミリ機能、及びコピー機能などの複数の機能を有する複合機である。画像形成装置１００は、本発明の電子機器の一例である。なお、本発明は、スキャナー、プリンター、ファクス装置、コピー機、パーソナルコンピューター、ノートパソコン、テレビ、電子レンジ、及び冷蔵庫などの電子機器に適用されてもよい。

図１に示されるように、画像形成装置１００は、ＡＤＦ（Auto Document Feeder）１、画像読取部２、画像形成部３、及び給紙部４を備える。また、画像形成装置１００は、図２に示されるデバイス５、及び制御部６を備える。制御部６は、本発明の制御装置の一例である。

ＡＤＦ１は、前記スキャン機能による読取対象の原稿を搬送する。ＡＤＦ１は、原稿セット部、複数の原稿搬送ローラー、原稿押さえ、及び排紙部を備える。

画像読取部２は、前記スキャン機能を実現する。画像読取部２は、原稿台、光源、複数のミラー、光学レンズ、及びＣＣＤ（Charge Coupled Device）を備える。

画像形成部３は、前記プリント機能を実現する。画像形成部３は、図１に示されるように、感光体ドラム１１、帯電ローラー１２、光走査装置１３、現像装置１４、トナーコンテナ１５、転写ローラー１６、クリーニング装置１７、定着装置１８、及び排紙トレイ１９を備える。

感光体ドラム１１は、回転可能に設けられる。帯電ローラー１２は、感光体ドラム１１の表面に接触して設けられ、感光体ドラム１１の表面を帯電させる。

光走査装置１３は、帯電ローラー１２によって帯電された感光体ドラム１１の表面に対して画像データに基づく光を照射する。光走査装置１３により、感光体ドラム１１の表面に静電潜像が形成される。

現像装置１４は、トナーを用いて、感光体ドラム１１の表面に形成された静電潜像を現像する。トナーコンテナ１５は、現像装置１４にトナーを供給する。

転写ローラー１６は、現像装置１４によって現像された静電潜像（トナー像）を、給紙部４によって供給されるシートに転写する。クリーニング装置１７は、転写ローラー１６によってトナー像が転写された後の感光体ドラム１１の表面を清掃する。

定着装置１８は、転写ローラー１６によってシートに転写されたトナー像を当該シートに定着させる。排紙トレイ１９には、定着装置１８によってトナー像が定着されたシートが排出される。

給紙部４は、画像形成部３にシートを供給する。給紙部４は、図１に示されるように、給紙カセット２１、ピックアップローラー２２、給紙ローラー２３、複数のシート搬送ローラー２４、及びレジストローラー２５を備える。

給紙カセット２１は、画像形成装置１００の筐体に着脱可能に設けられ、画像形成部３に供給されるシートが積載される。ピックアップローラー２２は、給紙カセット２１に積載された複数枚のシートのうち、最上層のシートを給紙カセット２１から取り出す。

給紙ローラー２３は、ピックアップローラー２２によって給紙カセット２１から取り出されたシートを画像形成部３までのシート供給路に搬送する。複数のシート搬送ローラー２４は、前記シート供給路に設けられ、シートを画像形成部３へ搬送する。

レジストローラー２５は、前記シート供給路における最下流部に設けられ、予め定められたタイミングでシートを画像形成部３に供給する。

デバイス５は、制御部６に電気的に接続される。例えば、デバイス５は、不図示のモーターの駆動を制御するモータードライバーである。前記モーターは、感光体ドラム１１などの動力供給対象に駆動力を供給する。なお、デバイス５は、ヒーター、及びファンのような、前記モーターとは異なる駆動制御対象の駆動を制御するドライバーであってもよい。また、デバイス５は、制御部６に電気的に接続されるドライバーとは異なる電子回路であってもよい。

制御部６は、デバイス５を制御する。制御部６には、複数のデバイス５が接続される。なお、図２には、制御部６に接続される複数のデバイス５のうちの一つが示されている。

図２に示されるように、制御部６は、ＣＰＵ３０を含む。

ＣＰＵ３０は、各種の演算処理を実行するプロセッサーである。ＣＰＵ３０は、本発明のプロセッサーの一例である。

ＣＰＵ３０は、複数の出力端子３１（図２参照）を備える。複数の出力端子３１は、制御部６に接続される複数のデバイス５に対応する複数のグループに分けられている。なお、図２には、複数の出力端子３１のうち、図２に示されたデバイス５に対応する出力端子３１のグループのみが示されている。

出力端子３１各々は、パターン配線などを介してデバイス５の入力端子（不図示）に電気的に接続される。

ＣＰＵ３０は、出力端子３１各々からデバイス５を制御するための制御信号（デジタル信号）を出力可能である。また、ＣＰＵ３０は、出力端子３１各々から任意の周波数、及び任意のデューティー比のパルス信号を出力可能である。また、ＣＰＵ３０は、出力端子３１各々をハイインピーダンス状態にすることが可能である。例えば、ＣＰＵ３０では、いずれかの出力端子３１がハイインピーダンス状態である場合に、当該出力端子３１から、デジタル信号のハイレベルに対応する電圧値とデジタル信号のローレベルに対応する電圧値とを足して２で割った電圧値の電圧が出力される。

ところで、ＣＰＵ３０に接続されるデバイス５の変更などの事情により、ＣＰＵ３０の出力端子３１の数が不足することがある。この場合、従来は、ＣＰＵ３０を、入出力端子数がより多いものに変更する必要がある。

これに対し、本発明の実施形態に係る制御部６では、以下に説明するように、要求されるＣＰＵ３０の出力端子数が増加した場合であっても、ＣＰＵ３０の変更を回避することが可能である。

具体的に、制御部６は、図２に示される信号出力回路４０を備える。

［信号出力回路４０の構成］
以下、図２～図６を参照しつつ、信号出力回路４０の構成について説明する。

図２、及び図３に示されるように、信号出力回路４０は、入力端子４１、出力端子４２、出力端子４３、及び信号出力部４４を備える。信号出力回路４０は、本発明の電子回路の一例である。

入力端子４１は、ＣＰＵ３０の出力端子３１に電気的に接続される。

ここで、入力端子４１が接続されたＣＰＵ３０の出力端子３１は、予め定められた第１電圧値の直流電圧、予め定められた第２電圧値の直流電圧、電圧の平均値が予め定められた第３電圧値のパルス波、及び電圧の平均値が予め定められた第４電圧値のパルス波のいずれかを第１電気信号として出力する。入力端子４１が接続されたＣＰＵ３０の出力端子３１は、本発明の第１出力端子の一例である。

前記第２電圧値は、前記第１電圧値よりも低い電圧値である。前記第３電圧値は、前記第１電圧値よりも低く、且つ前記第２電圧値よりも高い電圧値である。前記第４電圧値は、前記第３電圧値よりも低く、且つ前記第２電圧値よりも高い電圧値である。

具体的に、前記第１電圧値は、ＣＰＵ３０から出力されるデジタル信号のハイレベルに対応する電圧値である。つまり、入力端子４１が接続されたＣＰＵ３０の出力端子３１は、ハイレベルのデジタル信号を前記第１電気信号として出力する。例えば、デジタル信号のハイレベルに対応する電圧値は、電源電圧Ｖｃｃ（図５、及び図６参照）の電圧値と同じである。

また、前記第２電圧値は、ＣＰＵ３０から出力されるデジタル信号のローレベルに対応する電圧値である。つまり、入力端子４１が接続されたＣＰＵ３０の出力端子３１は、ローレベルのデジタル信号を前記第１電気信号として出力する。例えば、デジタル信号のローレベルに対応する電圧値は、０Ｖ（ボルト）（図６参照）である。

また、ＣＰＵ３０は、入力端子４１が接続された出力端子３１をハイインピーダンス状態にすることで、当該出力端子３１から電圧の平均値が前記第３電圧値のパルス波を出力させる。つまり、電圧の平均値が前記第３電圧値のパルス波は、デューティー比が１００パーセントのパルス波であって、前記第３電圧値の直流電圧である。前記第３電圧値は、出力端子３１から前記第１電気信号を出力する出力ポートの電気的構成によって定まる。例えば、前記第３電圧値は、デジタル信号のハイレベルに対応する電圧値とデジタル信号のローレベルに対応する電圧値とを足して２で割った電圧値である。

また、ＣＰＵ３０は、入力端子４１が接続された出力端子３１から、電圧の平均値が前記第４電圧値となるように周波数、及びデューティー比が設定されたパルス信号を出力する。この場合、入力端子４１が接続されたＣＰＵ３０の出力端子３１は、電圧の平均値が前記第４電圧値となるように周波数、及びデューティー比が設定されたパルス信号を前記第１電気信号として出力する。

なお、ＣＰＵ３０は、入力端子４１が接続された出力端子３１をハイインピーダンス状態にすることに替えて、当該出力端子３１から、電圧の平均値が前記第３電圧値となるように周波数、及びデューティー比が設定されたパルス信号を出力してもよい。つまり、入力端子４１が接続されたＣＰＵ３０の出力端子３１は、電圧の平均値が前記第３電圧値となるように周波数、及びデューティー比が設定されたパルス信号を前記第１電気信号として出力してもよい。また、ＣＰＵ３０は、入力端子４１が接続された出力端子３１をハイインピーダンス状態にすることで、当該出力端子３１から電圧の平均値が前記第４電圧値のパルス波を出力させてもよい。

入力端子４１には、ＣＰＵ３０の出力端子３１から出力される前記第１電気信号が入力される。なお、図３～図６では、入力端子４１に入力される前記第１電気信号が「Ｉｎｐｕｔ」と表記されている。また、図４、及び図６では、前記第１電圧値の直流電圧、つまりハイレベルのデジタル信号が「Ｈ」と表記されている。また、図４、及び図６では、前記第２電圧値の直流電圧、つまりローレベルのデジタル信号が「Ｌ」と表記されている。また、図４、及び図６では、ハイインピーダンス状態の出力端子３１から出力される前記第３電圧値の直流電圧が、「Ｈｉ－Ｚ」と表記されている。また、図４、及び図６では、電圧の平均値が前記第４電圧値となるように周波数、及びデューティー比が設定されたパルス信号が「ＣＬＫ」と表記されている。

出力端子４２、及び出力端子４３は、それぞれが前記第１電圧値の直流電圧、及び前記第２電圧値の直流電圧のいずれかを第２電気信号として出力する。つまり、出力端子４２、及び出力端子４３は、それぞれがハイレベルのデジタル信号、及びローレベルのデジタル信号のいずれかを前記第２電気信号として出力する。なお、図３～図６では、出力端子４２から出力される前記第２電気信号が「Ｏｕｔｐｕｔ１」と表記されている。また、図３～図６では、出力端子４３から出力される前記第２電気信号が「Ｏｕｔｐｕｔ２」と表記されている。出力端子４２、及び出力端子４３は、本発明の２つの第２出力端子の一例である。

信号出力部４４は、入力端子４１に入力される前記第１電気信号の種類に対応する組み合わせの２つの前記第２電気信号を、出力端子４２、及び出力端子４３から出力させる。

具体的に、信号出力部４４は、入力端子４１に入力される前記第１電気信号がハイレベルのデジタル信号である場合に、出力端子４２からハイレベルのデジタル信号を出力するとともに、出力端子４３からローレベルのデジタル信号を出力する（図４参照）。

また、信号出力部４４は、入力端子４１に入力される前記第１電気信号がハイインピーダンス状態の出力端子３１から出力される前記第３電圧値の直流電圧である場合に、出力端子４２からローレベルのデジタル信号を出力するとともに、出力端子４３からローレベルのデジタル信号を出力する（図４参照）。

また、信号出力部４４は、入力端子４１に入力される前記第１電気信号が、電圧の平均値が前記第４電圧値となるように周波数、及びデューティー比が設定されたパルス信号である場合に、出力端子４２からハイレベルのデジタル信号を出力するとともに、出力端子４３からハイレベルのデジタル信号を出力する（図４参照）。

また、信号出力部４４は、入力端子４１に入力される前記第１電気信号がローレベルのデジタル信号である場合に、出力端子４２からローレベルのデジタル信号を出力するとともに、出力端子４３からハイレベルのデジタル信号を出力する（図４参照）。

例えば、図３に示されるように、信号出力部４４は、平均化回路５１、及び信号生成回路５２を備える。

平均化回路５１は、前記第１電気信号の電圧を平均化する。

例えば、図５に示されるように、平均化回路５１は、抵抗器Ｒ１とコンデンサＣ１とにより構成されるＲＣ回路を含む。なお、図５では、平均化回路５１が破線によって示されている。

平均化回路５１は、平均化された前記第１電気信号の電圧を出力する。以下、平均化回路５１が出力する電圧を、「平均電圧Ｖ１」（図５、及び図６参照）と呼称する。

信号生成回路５２は、平均化回路５１による平均化後の前記第１電気信号の電圧に基づいて、当該電圧に対応する組み合わせの２つの前記第２電気信号を生成する。

例えば、図５に示されるように、信号生成回路５２は、信号判定回路６１、第１生成回路６２、及び第２生成回路６３を備える。なお、図５では、信号生成回路５２、信号判定回路６１、第１生成回路６２、及び第２生成回路６３が、それぞれが破線によって示されている。

信号判定回路６１は、入力端子４１に入力された前記第１電気信号が、電圧の平均値が前記第４電圧値となるように周波数、及びデューティー比が設定されたパルス信号であるか否かを判定する。

例えば、図５に示されるように、信号判定回路６１は、抵抗器Ｒ２、抵抗器Ｒ３、抵抗器Ｒ４、抵抗器Ｒ５、比較器ＣＯＭＰ１、及び比較器ＣＯＭＰ２を含む。

図５に示されるように、抵抗器Ｒ２、抵抗器Ｒ３、及び抵抗器Ｒ４は、電源とグランドとの間で直列に接続される。比較器ＣＯＭＰ１のマイナス側入力端子は、抵抗器Ｒ２と抵抗器Ｒ３との間に接続される。これにより、比較器ＣＯＭＰ１のマイナス側入力端子に、電源電圧Ｖｃｃが抵抗器Ｒ２と抵抗器Ｒ３及び抵抗器Ｒ４の合成抵抗とによって分圧された分圧電圧ＶＡ（図５、及び図６参照）が入力される。比較器ＣＯＭＰ２のプラス側入力端子は、抵抗器Ｒ３と抵抗器Ｒ４との間に接続される。これにより、比較器ＣＯＭＰ２のプラス側入力端子に、電源電圧Ｖｃｃが抵抗器Ｒ２及び抵抗器Ｒ３の合成抵抗と抵抗器Ｒ４とによって分圧された分圧電圧ＶＢ（図５、及び図６参照）が入力される。抵抗器Ｒ２、抵抗器Ｒ３、及び抵抗器Ｒ４のそれぞれの抵抗値は、分圧電圧ＶＡが前記第３電圧値よりも低く且つ前記第４電圧値よりも高くなり、分圧電圧ＶＢが前記第４電圧値よりも低くなるように設定される（図６参照）。

図５に示されるように、抵抗器Ｒ５の一方の端部は、電源に接続される。また、抵抗器Ｒ５の他方の端部は、比較器ＣＯＭＰ１の出力端子、比較器ＣＯＭＰ２の出力端子、トランジスタＱ２のベース端子、及びトランジスタＱ４のベース端子に接続される。

図５に示されるように、比較器ＣＯＭＰ１のプラス側入力端子は、平均化回路５１の出力側に接続される。これにより、比較器ＣＯＭＰ１のプラス側入力端子に、平均電圧Ｖ１が入力される。比較器ＣＯＭＰ１は、プラス側入力端子に入力される平均電圧Ｖ１がマイナス側入力端子に入力される分圧電圧ＶＡよりも大きい場合には、ローレベルのデジタル信号を出力する。また、比較器ＣＯＭＰ１は、プラス側入力端子に入力される平均電圧Ｖ１がマイナス側入力端子に入力される分圧電圧ＶＡよりも小さい場合には、出力端子をハイインピーダンス状態にする。

図５に示されるように、比較器ＣＯＭＰ２のマイナス側入力端子は、平均化回路５１の出力側に接続される。これにより、比較器ＣＯＭＰ２のマイナス側入力端子に、平均電圧Ｖ１が入力される。比較器ＣＯＭＰ２は、マイナス側入力端子に入力される平均電圧Ｖ１がプラス側入力端子に入力される分圧電圧ＶＢよりも小さい場合には、ローレベルのデジタル信号を出力する。また、比較器ＣＯＭＰ２は、マイナス側入力端子に入力される平均電圧Ｖ１がプラス側入力端子に入力される分圧電圧ＶＢよりも大きい場合には、出力端子をハイインピーダンス状態にする。

信号判定回路６１では、平均化回路５１から出力される平均電圧Ｖ１の電圧値が前記第１電圧値である場合に、比較器ＣＯＭＰ１からローレベルのデジタル信号が出力され、比較器ＣＯＭＰ２の出力端子がハイインピーダンス状態になる。そのため、信号判定回路６１から出力される判定電圧Ｖ２（図５、及び図６参照）の電圧値は、前記第２電圧値になる。つまり、信号判定回路６１からローレベルのデジタル信号が出力される。

また、信号判定回路６１では、平均化回路５１から出力される平均電圧Ｖ１の電圧値が前記第２電圧値である場合に、比較器ＣＯＭＰ１の出力端子がハイインピーダンス状態になり、比較器ＣＯＭＰ２からローレベルのデジタル信号が出力される。そのため、信号判定回路６１から出力される判定電圧Ｖ２（図５、及び図６参照）の電圧値は、前記第２電圧値になる。つまり、信号判定回路６１からローレベルのデジタル信号が出力される。

また、信号判定回路６１では、平均化回路５１から出力される平均電圧Ｖ１の電圧値が前記第３電圧値である場合に、比較器ＣＯＭＰ１からローレベルのデジタル信号が出力され、比較器ＣＯＭＰ２の出力端子がハイインピーダンス状態になる。そのため、信号判定回路６１から出力される判定電圧Ｖ２（図５、及び図６参照）の電圧値は、前記第２電圧値になる。つまり、信号判定回路６１からローレベルのデジタル信号が出力される。

また、信号判定回路６１では、平均化回路５１から出力される平均電圧Ｖ１の電圧値が前記第４電圧値である場合に、比較器ＣＯＭＰ１の出力端子がハイインピーダンス状態になり、比較器ＣＯＭＰ２の出力端子がハイインピーダンス状態になる。そのため、信号判定回路６１から出力される判定電圧Ｖ２（図５、及び図６参照）の電圧値は、前記第１電圧値になる。つまり、信号判定回路６１からハイレベルのデジタル信号が出力される。

つまり、信号判定回路６１は、入力端子４１に入力された前記第１電気信号が、電圧の平均値が前記第４電圧値となるように周波数、及びデューティー比が設定されたパルス信号である場合にのみ、ハイレベルのデジタル信号を出力する。

第１生成回路６２は、平均化回路５１から出力される平均電圧Ｖ１（図５参照）、及び信号判定回路６１から出力される判定電圧Ｖ２（図５参照）に基づいて、出力端子４２から出力される前記第２電気信号を生成する。

具体的に、第１生成回路６２は、信号判定回路６１から出力される判定電圧Ｖ２が前記第１電圧値の直流電圧である場合には、ハイレベルのデジタル信号を生成する（図６参照）。また、第１生成回路６２は、信号判定回路６１から出力される判定電圧Ｖ２が前記第２電圧値の直流電圧である場合には、平均化回路５１から出力される平均電圧Ｖ１に応じたいずれかのデジタル信号を生成する。

例えば、図５に示されるように、第１生成回路６２は、抵抗器Ｒ６、抵抗器Ｒ７、抵抗器Ｒ８、トランジスタＱ１、トランジスタＱ２、及びトランジスタＱ３を含む。

トランジスタＱ１は、ＰＮＰ型のトランジスタである。トランジスタＱ１のエミッタ端子は電源に接続される。トランジスタＱ１のベース端子は、抵抗器Ｒ６を介して平均化回路５１の出力側に接続される。トランジスタＱ１のコレクタ端子は、抵抗器Ｒ７を介してトランジスタＱ２のコレクタ端子、及びトランジスタＱ３のベース端子に接続される。

トランジスタＱ２は、ＮＰＮ型のトランジスタである。トランジスタＱ２のエミッタ端子はグランドに接続される。トランジスタＱ２のベース端子は、信号判定回路６１の出力側に接続される。トランジスタＱ２のコレクタ端子は、抵抗器Ｒ７を介してトランジスタＱ１のコレクタ端子に接続されるとともに、トランジスタＱ３のベース端子に接続される。

トランジスタＱ３は、ＮＰＮ型のトランジスタである。トランジスタＱ３のエミッタ端子はグランドに接続される。トランジスタＱ３のベース端子は、抵抗器Ｒ７を介してトランジスタＱ１のコレクタ端子に接続されるとともに、トランジスタＱ２のコレクタ端子に接続される。トランジスタＱ３のコレクタ端子は、抵抗器Ｒ８を介して電源に接続されるとともに、信号出力回路４０の出力端子４２（図２、及び図３参照）に接続される。

第１生成回路６２では、信号判定回路６１から出力される判定電圧Ｖ２（図５参照）が前記第１電圧値の直流電圧である場合、つまり入力端子４１に入力された前記第１電気信号が、電圧の平均値が前記第４電圧値となるように周波数、及びデューティー比が設定されたパルス信号である場合に、トランジスタＱ２がオン状態になる。これにより、第１生成回路６２では、トランジスタＱ１の状態に関わらず、トランジスタＱ３がオフ状態になる。そのため、第１生成回路６２では、前記第１電圧値の直流電圧（ハイレベルのデジタル信号）が生成されて出力される（図６参照）。

また、第１生成回路６２では、信号判定回路６１から出力される判定電圧Ｖ２（図５参照）が前記第１電圧値の直流電圧ではない場合、つまり入力端子４１に入力された前記第１電気信号が、電圧の平均値が前記第４電圧値となるように周波数、及びデューティー比が設定されたパルス信号ではない場合に、トランジスタＱ２がオフ状態になる。

第１生成回路６２では、トランジスタＱ２がオフ状態である場合において、平均化回路５１から出力される平均電圧Ｖ１（図５参照）の電圧値が前記第１電圧値である場合に、トランジスタＱ１がオフ状態になる。これにより、第１生成回路６２では、トランジスタＱ３がオフ状態になる。そのため、第１生成回路６２では、前記第１電圧値の直流電圧（ハイレベルのデジタル信号）が生成されて出力される（図６参照）。

また、第１生成回路６２では、トランジスタＱ２がオフ状態である場合において、平均化回路５１から出力される平均電圧Ｖ１（図５参照）の電圧値が前記第２電圧値である場合に、トランジスタＱ１がオン状態になる。これにより、第１生成回路６２では、トランジスタＱ３がオン状態になる。そのため、第１生成回路６２では、前記第２電圧値の直流電圧（ローレベルのデジタル信号）が生成されて出力される（図６参照）。

また、第１生成回路６２では、トランジスタＱ２がオフ状態である場合において、平均化回路５１から出力される平均電圧Ｖ１（図５参照）の電圧値が前記第３電圧値である場合に、トランジスタＱ１がオン状態になる。これにより、第１生成回路６２では、トランジスタＱ３がオン状態になる。そのため、第１生成回路６２では、前記第２電圧値の直流電圧（ローレベルのデジタル信号）が生成されて出力される（図６参照）。

第２生成回路６３は、平均化回路５１から出力される平均電圧Ｖ１（図５参照）、及び信号判定回路６１から出力される判定電圧Ｖ２（図５参照）に基づいて、出力端子４３から出力される前記第２電気信号を生成する。

具体的に、第２生成回路６３は、信号判定回路６１から出力される判定電圧Ｖ２が前記第１電圧値の直流電圧である場合には、ハイレベルのデジタル信号を生成する（図６参照）。また、第２生成回路６３は、信号判定回路６１から出力される判定電圧Ｖ２が前記第２電圧値の直流電圧である場合には、平均化回路５１から出力される平均電圧Ｖ１に応じたいずれかのデジタル信号を生成する。

例えば、図５に示されるように、第２生成回路６３は、抵抗器Ｒ９、抵抗器Ｒ１０、トランジスタＱ４、及びトランジスタＱ５を含む。

トランジスタＱ４は、ＮＰＮ型のトランジスタである。トランジスタＱ４のエミッタ端子はグランドに接続される。トランジスタＱ４のベース端子は、信号判定回路６１の出力側に接続される。トランジスタＱ４のコレクタ端子は、抵抗器Ｒ９を介して平均化回路５１の出力側に接続されるとともに、トランジスタＱ５のベース端子に接続される。

トランジスタＱ５は、ＮＰＮ型のトランジスタである。トランジスタＱ５のエミッタ端子はグランドに接続される。トランジスタＱ５のベース端子は、抵抗器Ｒ９を介して平均化回路５１の出力側に接続されるとともに、トランジスタＱ４のコレクタ端子に接続される。トランジスタＱ５のコレクタ端子は、抵抗器Ｒ１０を介して電源に接続されるとともに、信号出力回路４０の出力端子４３（図２、及び図３参照）に接続される。

第２生成回路６３では、信号判定回路６１から出力される判定電圧Ｖ２（図５参照）が前記第１電圧値の直流電圧である場合、つまり入力端子４１に入力された前記第１電気信号が、電圧の平均値が前記第４電圧値となるように周波数、及びデューティー比が設定されたパルス信号である場合に、トランジスタＱ４がオン状態になる。これにより、第２生成回路６３では、トランジスタＱ５がオフ状態になる。そのため、第２生成回路６３では、前記第１電圧値の直流電圧（ハイレベルのデジタル信号）が生成されて出力される（図６参照）。

また、第２生成回路６３では、信号判定回路６１から出力される判定電圧Ｖ２（図５参照）が前記第１電圧値の直流電圧ではない場合、つまり入力端子４１に入力された前記第１電気信号が、電圧の平均値が前記第４電圧値となるように周波数、及びデューティー比が設定されたパルス信号ではない場合に、トランジスタＱ４がオフ状態になる。

第２生成回路６３では、トランジスタＱ４がオフ状態である場合において、平均化回路５１から出力される平均電圧Ｖ１（図５参照）の電圧値が前記第１電圧値である場合に、トランジスタＱ５がオン状態になる。これにより、第２生成回路６３では、前記第２電圧値の直流電圧（ローレベルのデジタル信号）が生成されて出力される（図６参照）。

また、第２生成回路６３では、トランジスタＱ４がオフ状態である場合において、平均化回路５１から出力される平均電圧Ｖ１（図５参照）の電圧値が前記第２電圧値である場合に、トランジスタＱ５がオフ状態になる。これにより、第２生成回路６３では、前記第１電圧値の直流電圧（ハイレベルのデジタル信号）が生成されて出力される（図６参照）。

また、第２生成回路６３では、トランジスタＱ４がオフ状態である場合において、平均化回路５１から出力される平均電圧Ｖ１（図５参照）の電圧値が前記第３電圧値である場合に、トランジスタＱ５がオン状態になる。これにより、第２生成回路６３では、前記第２電圧値の直流電圧（ローレベルのデジタル信号）が生成されて出力される（図６参照）。

このように、制御部６は、入力端子４１に入力される前記第１電気信号の種類に対応する組み合わせの２つの前記第２電気信号を出力端子４２、及び出力端子４３から出力させる信号出力回路４０を備える。また、制御部６では、ＣＰＵ３０の出力端子３１に、信号出力回路４０の入力端子４１が電気的に接続されている。これにより、デジタル信号を出力可能なＣＰＵ３０の出力端子３１の数を実質的に一つ増やすことが可能である。従って、要求されるＣＰＵ３０の出力端子数が増加した場合であっても、ＣＰＵ３０の変更を回避することが可能である。

［発明の付記］
以下、上述の実施形態から抽出される発明の概要について付記する。なお、以下の付記で説明する各構成及び各処理機能は取捨選択して任意に組み合わせることが可能である。

＜付記１＞
予め定められた第１電圧値の直流電圧、前記第１電圧値よりも低い第２電圧値の直流電圧、電圧の平均値が前記第１電圧値よりも低く且つ前記第２電圧値よりも高い第３電圧値のパルス波、及び電圧の平均値が前記第３電圧値よりも低く且つ前記第２電圧値よりも高い第４電圧値のパルス波のいずれかを第１電気信号として出力するプロセッサーの第１出力端子に電気的に接続される入力端子と、それぞれが前記第１電圧値の直流電圧、及び前記第２電圧値の直流電圧のいずれかを第２電気信号として出力する２つの第２出力端子と、前記入力端子に入力される前記第１電気信号の種類に対応する組み合わせの２つの前記第２電気信号を２つの前記第２出力端子から出力させる信号出力部と、を備える電子回路。

＜付記２＞
前記信号出力部は、前記第１電気信号の電圧を平均化する平均化回路と、前記平均化回路による平均化後の前記第１電気信号の電圧に基づいて、当該電圧に対応する組み合わせの２つの前記第２電気信号を生成する信号生成回路と、を備える付記１に記載の電子回路。

＜付記３＞
付記１又は２に記載の電子回路と、前記プロセッサーと、を備える制御装置。

＜付記４＞
前記プロセッサーは、前記第１出力端子をハイインピーダンス状態にすることで、前記第１出力端子から電圧の平均値が前記第３電圧値又は前記第４電圧値のパルス波を出力させる、付記３に記載の制御装置。

＜付記５＞
付記３又は４に記載の制御装置と、前記制御装置に電気的に接続されるデバイスと、を備える電子機器。

１ ＡＤＦ
２ 画像読取部
３ 画像形成部
４ 給紙部
５ デバイス
６ 制御部
３０ ＣＰＵ
３１ 出力端子
４０ 信号出力回路
４１ 入力端子
４２ 出力端子
４３ 出力端子
４４ 信号出力部
５１ 平均化回路
５２ 信号生成回路
１００ 画像形成装置

Claims (5)

1. 予め定められた第１電圧値の直流電圧、前記第１電圧値よりも低い第２電圧値の直流電圧、電圧の平均値が前記第１電圧値よりも低く且つ前記第２電圧値よりも高い第３電圧値のパルス波、及び電圧の平均値が前記第３電圧値よりも低く且つ前記第２電圧値よりも高い第４電圧値のパルス波のいずれかを第１電気信号として出力するプロセッサーの第１出力端子に電気的に接続される入力端子と、
   それぞれが前記第１電圧値の直流電圧、及び前記第２電圧値の直流電圧のいずれかを第２電気信号として出力する２つの第２出力端子と、
   前記入力端子に入力される前記第１電気信号の種類に対応する組み合わせの２つの前記第２電気信号を２つの前記第２出力端子から出力させる信号出力部と、
   を備える電子回路。
2. 前記信号出力部は、
   前記第１電気信号の電圧を平均化する平均化回路と、
   前記平均化回路による平均化後の前記第１電気信号の電圧に基づいて、当該電圧に対応する組み合わせの２つの前記第２電気信号を生成する信号生成回路と、
   を備える請求項１に記載の電子回路。
3. 請求項１又は２に記載の電子回路と、
   前記プロセッサーと、
   を備える制御装置。
4. 前記プロセッサーは、前記第１出力端子をハイインピーダンス状態にすることで、前記第１出力端子から電圧の平均値が前記第３電圧値又は前記第４電圧値のパルス波を出力させる、
   請求項３に記載の制御装置。
5. 請求項３に記載の制御装置と、
   前記制御装置に電気的に接続されるデバイスと、
   を備える電子機器。

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