JP2024066453A - 出力バッファ回路、表示ドライバ及び表示装置 - Google Patents

Abstract

【目的】本発明は、電流駆動能力の調整機能を備え、多出力構成とした場合に省面積化を図ることが可能な出力バッファ回路、表示ドライバ及び表示装置を提供する。【構成】本発明は、ゲートで受けた入力信号の電圧に応じてオン状態となった場合に第１の高圧電源電圧を出力端子に供給する第１のトランジスタと、ゲートで受けた入力信号の電圧に応じてオン状態となった場合に第２の高圧電源電圧を出力端子に供給する第２のトランジスタと、入力信号の電圧変化時に、第１及び第２のトランジスタのうちでオン状態にあるトランジスタのゲート電圧を変化させることでオフ状態に遷移させると共に、オフ状態にあるトランジスタのゲート電圧をバイアス電圧で制御される電流値に基づく変化速度で変化させることでオン状態に至らせる出力制御部と、上記バイアス電圧の電圧値を指定された電圧値に設定するバイアス変調部と、を含む。【選択図】図１

Description

本発明は、負荷を駆動する出力バッファ回路、この出力バッファ回路を含む表示ドライバ及び表示装置に関する。

外部接続されている負荷を駆動する半導体集積装置には、当該負荷を駆動するための駆動信号を出力する出力バッファが設けられている。出力バッファは、例えば２値（論理レベル０、１）の入力信号を夫々のゲート端で受け、夫々のドレイン端同士が出力ノードに接続されているＰチャネルＭＯＳ（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のトランジスタ及びＮチャネルＭＯＳ型のトランジスタを含む。かかる構成により、出力バッファは、上記した両トランジスタを２値の入力信号によって相補的にオン状態に設定することで、出力ノードから、２値の駆動信号を出力する。

ところで、駆動対象とする負荷が、液晶表示パネルや有機ＥＬ表示パネル等の比較的大きな容量を有し且つ高電圧のパルス駆動が要求される大容量負荷である場合、出力バッファとしては高駆動型の出力バッファが用いられる。

このような高駆動型の出力バッファでは、両トランジスタのうちの一方のトランジスタがオフ状態からオン状態へ切り替わるタイミングよりも、他方のトランジスタがオン状態からオフ状態へ切り替わるタイミングが遅れることで、一時的に両トランジスタが同時にオン状態となる場合が生じる。これにより、両トランジスタ間に比較的大きな貫通電流が流れ、当該貫通電流に起因するＥＭＩ（electro magnetic interference）の発生及び消費電力の増加を招くという問題があった。また、負荷駆動時の充放電電流に伴う電流変動に起因して発生するＥＭＩの発生の問題もあった。

そこで、かかる問題を解決するために、上記したＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタからなるバッファ部の前段に、プリバッファ部を設けた出力バッファ回路が提案されている（特許文献１参照）。

特許文献１に記載の出力バッファ回路に含まれるプリバッファ部は、入力信号を受けその反転信号を上記したＰチャネルＭＯＳトランジスタのゲートに供給する第１のインバータと、入力信号を受けその反転信号を上記したＮチャネルＭＯＳトランジスタのゲートに供給する第２のインバータと、を有する。この際、第１のインバータのＮチャネルＭＯＳトランジスタのソースには電流源が接続されており、第２のインバータのＰチャネルＭＯＳトランジスタのソースには電流源が接続されている。特許文献１に記載の出力バッファ回路では、プリバッファ部の電流源の各々で流す電流を個別に調整することで、バッファ部の両トランジスタのオン状態からオフ状態への遷移をオフ状態からオン状態への遷移よりも早くさせる。これにより、当該出力バッファ回路では、バッファ部の両トランジスタが同時にオン状態となる状態が回避され、貫通電流を防止し、出力信号の電圧変化を遅くしている。

特開平６－１５２３７４号公報

ところで、特許文献１に記載の出力バッファ回路は、プリバッファ部の電流源で流す電流を減らすほど、バッファ部の両トランジスタをオフ状態からオン状態に遷移させる時間が長くなる。

これにより、出力信号の電圧変化が緩やかになるので、確実に貫通電流が抑えられ、ＥＭＩの低減を図ることができる。しかしながら、出力バッファ回路の電流駆動能力が低下し、出力信号のパルス電圧波形の鈍りが大きくなるため、高速な負荷駆動ができなくなる。

このように、ＥＭＩの低減と電流駆動能力とはトレードオフの関係にあり、その最適な調整値は駆動対象となる負荷毎に異なる。そこで、電流駆動能力を調整する調整回路を内蔵した出力バッファ回路が望まれている。

尚、高駆動型の出力バッファ回路の場合、電流駆動能力の調整回路自体も高電圧に対応した比較的サイズの大きなトランジスタを用いて構築する必要がある。よって、特に、複数の負荷を駆動するため、上記したような出力バッファ回路を複数個含む多出力構成とした場合、出力バッファ回路の数に比例して回路面積が増加するという問題があった。

そこで、本願発明は、電流駆動能力の調整機能を備え、多出力構成とした場合に省面積化を図ることが可能な出力バッファ回路、この出力バッファ回路を含む表示ドライバ及び表示装置を提供することを目的とする。

本発明に係る出力バッファ回路は、入力信号を増幅した出力信号を出力端子から出力する出力バッファ回路であって、自身のゲートで受けた前記入力信号の電圧に応じてオン状態となった場合に第１の高圧電源電圧を前記出力端子に供給する第１導電型の第１のトランジスタと、自身のゲートで受けた前記入力信号の電圧に応じてオン状態となった場合に前記第１の高圧電源電圧より低い第２の高圧電源電圧を前記出力端子に供給する第２導電型の第２のトランジスタと、バイアス電圧を生成するバイアス部と、前記入力信号の電圧変化時に、前記第１のトランジスタ及び前記第２のトランジスタのうちでオン状態にあるトランジスタのゲートの電圧を前記入力信号の電圧変化に応じた変化速度で変化させることで前記オン状態にあるトランジスタをオフ状態に遷移させると共に、前記第１のトランジスタ及び前記第２のトランジスタのうちでオフ状態にあるトランジスタのゲートの電圧を前記バイアス電圧により制御される電流値に基づく変化速度で変化させることで前記オフ状態にあるトランジスタをオン状態に至らせる出力制御部と、前記バイアス電圧の電圧値を指定しその電圧値に設定するための設定信号を生成する駆動設定部と、を含み、前記バイアス部は、前記第１の高圧電源電圧以下の電圧値を有する第１の低圧電源電圧、及び前記第２の高圧電源電圧以上の電圧値を有する第２の低圧電源電圧を受けて動作し、前記バイアス電圧の電圧値を前記設定信号に基づく電圧値に設定するバイアス変調部を含む。

また、本発明に係る出力バッファ回路は、第１～第Ｍ（Ｍは２以上の整数）の入力信号を増幅した第１～第Ｍの出力信号を出力する出力バッファ回路であって、バイアス電圧を生成するバイアス部と、前記バイアス電圧の電圧値を指定しその電圧値に設定するための設定信号を生成する駆動設定部と、前記第１～第Ｍの入力信号を個別に受け、夫々の出力端子を介して前記第１～第Ｍの出力信号を出力する第１～第Ｍのバッファ部と、を含み、前記第１～第Ｍのバッファ部の各々は、自身のゲートで受けた前記入力信号の電圧に応じてオン状態となった場合に第１の高圧電源電圧を自身の前記出力端子に供給する第１導電型の第１のトランジスタと、自身のゲートで受けた前記入力信号の電圧に応じてオン状態となった場合に前記第１の高圧電源電圧より低い第２の高圧電源電圧を自身の前記出力端子に供給する第２導電型の第２のトランジスタと、前記入力信号の電圧変化時に、前記第１のトランジスタ及び前記第２のトランジスタのうちでオン状態にあるトランジスタのゲートの電圧を前記入力信号の電圧変化に応じた変化速度で変化させることで前記オン状態にあるトランジスタをオフ状態に遷移させると共に、前記第１のトランジスタ及び前記第２のトランジスタのうちでオフ状態にあるトランジスタのゲートの電圧を前記バイアス電圧により制御される電流値に基づく変化速度で変化させることで前記オフ状態にあるトランジスタをオン状態に至らせる出力制御部と、を含み、前記バイアス部は、前記第１～第Ｍのバッファ部の各々に対して共有されて設けられ、前記第１の高圧電源電圧未満又は前記第１の高圧電源電圧以下の電圧値を有する第１の低圧電源電圧、及び前記第２の高圧電源電圧より高い又は前記第２の高圧電源電圧以上の電圧値を有する第２の低圧電源電圧を受けて動作し、前記バイアス電圧の電圧値を前記設定信号に基づく電圧値に設定するバイアス変調部を含み、前記バイアス変調部で設定された電圧値を有する前記バイアス電圧を前記第１～第Ｍのバッファ部の各々へ供給する。

本発明に係る表示ドライバは、画面の水平方向に沿って配置されている複数の走査線、前記複数の走査線に交叉して配置されている複数のデータ線を含む表示パネルを映像信号に応じて駆動する表示ドライバであって、前記映像信号に基づき複数の駆動信号を生成して前記複数のデータ線に供給するデータドライバと、前記複数の走査線を複数の走査タイミング信号に応じたタイミングで駆動する走査ドライバと、を有し、前記データドライバは、前記複数の走査タイミング信号を出力する走査制御信号出力回路を含み、前記走査制御信号出力回路は上記した多出力構成の出力バッファ回路からなる。

また、本発明に係る表示ドライバは、画面の水平方向に沿って配置されている複数の走査線、及び前記複数の走査線に交叉して配置されている複数のデータ線を含むパッシブマトリクス型の表示パネルを映像信号に応じて駆動する表示ドライバであって、前記映像信号にて示される各画素の輝度レベルに対応したパルス幅を有する複数の駆動パルス信号を複数のデータ線に出力する第１の出力バッファ部を含むデータドライバと、複数の走査パルス信号を前記複数の走査線に出力する第２の出力バッファ部を含む走査ドライバと、を含み、前記第１の出力バッファ部及び前記第２の出力バッファ部は上記した多出力構成の出力バッファ回路からなる。

本発明に係る表示装置は、画面の水平方向に沿って配置されている複数の走査線、前記複数の走査線に交叉して配置されている複数のデータ線を含む表示パネルと、映像信号に応じて前記表示パネルを駆動する表示ドライバと、を有する表示装置であって、前記表示ドライバは、前記複数の走査線を複数の走査タイミング信号に応じたタイミングで駆動する走査ドライバと、前記映像信号に基づき複数の駆動信号を生成して前記複数のデータ線に供給し、前記複数の走査タイミング信号を出力する走査制御信号出力回路を含むデータドライバと、を有し、前記走査制御信号出力回路は、上記した多出力構成の出力バッファ回路からなる。

本発明に係る出力バッファ回路では、出力制御部が出力段の第１及び第２のトランジスタ各々のゲート電圧を入力信号に基づき制御することで、第１及び第２のトランジスタを夫々相補的にオン状態及びオフ状態に設定する。この際、出力制御部は、入力信号の電圧変化時において、以下のように第１及び第２のトランジスタを制御する。すなわち、第１及び第２のトランジスタのうちでオン状態にある方のトランジスタのゲート電圧を入力信号の電圧変化に応じた変化速度で変化させることで、このトランジスタをオフ状態に遷移させる。更に、第１及び第２のトランジスタのうちでオフ状態にある方のトランジスタのゲート電圧を、設定信号によって設定されたバイアス電圧により制御される電流値に基づく変化速度で変化させるという電流駆動能力の調整を行うことで、このトランジスタをオン状態に至らせる。なお出力バッファ部に供給するバイアス電圧を生成するバイアス部は、出力制御部及び出力段で用いる電源電圧以下の低電源電圧で動作するバイアス変調部を含み、バイアス変調部においてバイアス電圧の電圧値を可変に設定する。

これにより、本発明の出力バッファ回路は、入力信号の電圧変化時において、出力段の第１及び第２のトランジスタの同時オンを回避することが可能となる。その結果、第１及び第２のトランジスタ間に流れる瞬時的な貫通電流が防止され、当該貫通電流に伴うＥＭＩの発生が抑止される。また、本発明の出力バッファ回路の電流駆動能力を設定するバイアス電圧を生成するバイアス変調部が低電圧回路で構成できるので、面積増加が少ない省面積構成でバイアス電圧の調整幅を増やすことができる。これにより、負荷駆動時の充放電電流の変動に起因して発生するＥＭＩを低減するとともに、出力信号の電圧波形の歪みを最小限に抑えた最適な調整が可能となる。

また、上記した出力段及び出力制御部からなるバッファ部を複数個設けて出力バッファ回路を多出力化した場合、上記した電流駆動能力の調整を担うバイアス電圧を生成するバイアス部は複数個のバッファ部に対して共有された１系統での構成が可能である。したがって、バッファ部を多数有する出力バッファ回路を備える場合でも、装置全体の省面積化を図ることが可能となる。

よって、本発明によれば、出力信号の電圧波形の歪み低減とＥＭＩ低減とを最適化するための電流駆動能力の調整機能を備え、且つ多出力化とした場合に省面積化を図ることが可能な出力バッファ回路を提供することができる。

本発明に係る出力バッファ回路の一例としての出力バッファ回路１００の構成を示す回路図である。 バイアス部３０Ａの一例としてのバイアス部３０Ａ１の構成を示す回路図である。 可変電流源４１Ａの一例としての可変電流源４１Ａ１の構成を示す回路図である。 可変電流源４２Ａの一例としての可変電流源４２Ａ１の構成を示す回路図である。 出力バッファ回路１００の変形例としての出力バッファ回路１００Ａの構成を示す回路図である。 バイアス部３０Ｂの構成の一例としてのバイアス部３０Ｂ１の構成を示す回路図である。 バイアス部３０Ｂの変形例としてのバイアス部３０Ｃの構成を示す回路図である。 アンプ７１Ｃ＿Ｐ及び７１Ｃ＿Ｎ各々の内部構成の一例を示す回路図である。 出力バッファ回路１００の変更例としての出力バッファ回路１００Ｂの構成を示す回路図である。 出力バッファ回路１００の更に他の変更例としての出力バッファ回路１００Ｃの構成を示す回路図である。 高圧入力信号Ｓｉ１及びＳｉ２を受けた場合にバッファ部１０Ｃのノードｎ１及びｎ２に夫々生じる電圧Ｖ１及びＶ２、出力信号Ｓｏの波形を表すタイムチャートである。 Ｍ個の出力チャネルを有する多出力バッファ装置２００の構成を示すブロック図である。 Ｍ個の出力チャネルを有する多出力バッファ装置２００Ａの構成を示すブロック図である。 アクティブマトリクス型の表示装置３００の概略構成を示すブロック図である。 パッシブマトリクス型の表示装置３００Ａの概略構成を示すブロック図である。 互いに異なる電流駆動能力が要求される２つの負荷Ｘ及びＹを夫々駆動するバッファ部１０Ａｘ及１０Ａｙを有する多出力バッファ装置２００Ｂの構成を示すブロック図である。 バッファ部１０Ａｙの電流駆動能力の設定動作を表すための図である。 バッファ部１０Ａｙの電流駆動能力の設定動作を表すための図である。 多出力バッファ装置としての更に他の一例を示す多出力バッファ装置２００Ｃの構成を示すブロック図である。 図１４及び図１６に示す多出力バッファ装置２００Ｂ及び２００Ｃを採用した時分割駆動型の表示装置６００の概略構成を示すブロック図である。 表示装置６００のデータドライバ１２０Ｂ内の駆動設定部２０Ａ、制御バッファ部ＢＵ１及びＢＵ２の配置位置の一例を表す図である。

図１は、本発明に係る出力バッファ回路の一例としての出力バッファ回路１００の構成を示す回路図である。

図１に示すように、出力バッファ回路１００は、バッファ部１０Ａ、駆動設定部２０、バイアス部３０Ａ、及びレベルシフタ９０を含む。

レベルシフタ９０は、入力端子ＴＩを介して、低電圧の振幅（電源電圧ＶＳＳ～ＶＤＤ）で電圧が変化する２値（論理レベル０又は１）の入力信号Ｓｉ０Ｌを受ける。レベルシフタ９０は、当該入力信号Ｓｉ０Ｌを、その振幅を高電圧の範囲（電源電圧ＶＧＬ～ＶＧＨ）までレベルシフトした高圧入力信号Ｓｉ０に変換する。尚、電源電圧ＶＳＳ、ＶＤＤ、ＶＧＬ及びＶＧＨは、
ＶＧＨ＞ＶＤＤ＞ＶＳＳ≧ＶＧＬ
又は、
ＶＧＨ≧ＶＤＤ＞ＶＳＳ＞ＶＧＬ
なる大小関係を有する。

そして、レベルシフタ９０は、かかる高圧入力信号Ｓｉ０をノードＴｉ０を介してバッファ部１０Ａに供給する。

バッファ部１０Ａは、高電圧素子で構成され、高圧電源電圧範囲（ＶＧＬ～ＶＧＨ）で動作する以下の高電圧素子から構成される。

すなわち、バッファ部１０Ａは、Ｐチャネル型のトランジスタ１１及びＮチャネル型のトランジスタ１２からなる出力段と、これらトランジスタ１１及び１２各々のゲート電圧を制御する出力制御部１９Ａと、を備える。

トランジスタ１１のソースには電源電圧ＶＧＨが印加されており、トランジスタ１２のソースには電源電圧ＶＧＬが印加されている。トランジスタ１１及び１２各々のドレインは出力端子ＴＯに接続されており、当該出力端子ＴＯに生じた電圧を有する２値（論理レベル０又は１）の信号が出力信号Ｓｏとして出力される。

出力制御部１９Ａは、インバータ１３、１４、Ｎチャネル型のトランジスタ１５及びＰチャネル型のトランジスタ１６を含む。

インバータ１３は、Ｎチャネル型のトランジスタ１３ｎ及びＰチャネル型のトランジスタ１３ｐで構成され、夫々のゲート同士が共通接続されてインバータ１３の入力端を成しノードＴｉ０に接続され、夫々のドレイン同士が共通接続されてインバータ１３の出力端を成しノードｎ１に接続される。トランジスタ１３ｐのソースは正側電源端子に接続されて電源電圧ＶＧＨを受け、トランジスタ１３ｎのソースはトランジスタ１５を介して負側電源端子に接続されて電源電圧ＶＧＬを受ける。つまり、インバータ１３は、ノードＴｉ０を介して受けた高圧入力信号Ｓｉ０の位相を反転させた信号の電圧をノードｎ１を介してトランジスタ１１のゲートに供給する。

インバータ１４は、Ｎチャネル型のトランジスタ１４ｎ及びＰチャネル型のトランジスタ１４ｐで構成され、夫々のゲート同士が共通接続されてインバータ１４の入力端を成しノードＴｉ０に接続され、夫々のドレイン同士が共通接続されてインバータ１４の出力端を成しノードｎ２に接続される。トランジスタ１４ｐのソースはトランジスタ１６を介して正側電源端子に接続されて電源電圧ＶＧＨを受け、トランジスタ１４ｎのソースは負側電源端子に接続されて電源電圧ＶＧＬを受ける。つまり、インバータ１４は、ノードＴｉ０を介して受けた高圧入力信号Ｓｉ０の位相を反転させた信号の電圧をノードｎ２を介してトランジスタ１２のゲートに供給する。

トランジスタ１５は、自身のドレインがインバータ１３の負側電源端子に接続されており、電源電圧ＶＧＬをソースで受けると共に、バイアス部３０Ａからノードｎ３を介して供給されたバイアス電圧ＶＢＮをゲートで受ける。

トランジスタ１６は、自身のドレインがインバータ１４の正側電源端子に接続されており、電源電圧ＶＧＨをソースで受けると共に、バイアス部３０Ａからノードｎ４を介して供給されたバイアス電圧ＶＢＰをゲートで受ける。

駆動設定部２０は、バイアス電圧ＶＢＮ及びＶＢＰの電圧値を示し、その電圧値に設定するための設定データを記憶する記憶部（図示せず）を有する。駆動設定部２０は、当該記憶部に記憶されている設定データに示されている電圧値を示す設定信号Ｃｓを生成しこれをバイアス部３０Ａに供給する。なお、駆動設定部２０は、外部から供給される設定データを受けて、その設定データに示されている電圧値を示す設定信号Ｃｓを生成しこれをバイアス部３０Ａに供給するようにしてもよい。

バイアス部３０Ａは、バイアス変調部４０Ａ、耐圧保護部５０Ａ及び電流電圧変換部６０Ａを含む。

バイアス変調部４０Ａは、電源電圧ＶＤＤ及びＶＳＳを受け、バッファ部１０Ａにおける高圧電源電圧範囲（ＶＧＬ～ＶＧＨ）内の低圧電源電圧範囲（ＶＳＳ～ＶＤＤ）で動作する。バイアス変調部４０Ａは、設定信号Ｃｓに対応した電流値を有する一対の電流Ｉ１Ａ及びＩ２Ａを生成し、耐圧保護部５０Ａに供給する。

耐圧保護部５０Ａは、電流Ｉ１Ａ及びＩ２Ａを電流電圧変換部６０Ａに中継しつつ、高圧の電源電圧ＶＧＨ及びＶＧＬの影響を排除して、バイアス変調部４０Ａの出力に掛かる電圧が低圧電源電圧範囲（ＶＳＳ～ＶＤＤ）に収まるように制御する。

電流電圧変換部６０Ａは、電源電圧ＶＧＨ及びＶＧＬを受け、電流Ｉ１Ａ及びＩ２Ａを夫々、高圧電源電圧範囲（ＶＧＬ～ＶＧＨ）内の電圧値を有するバイアス電圧ＶＢＮ及びＶＢＰに変換する。そして、電流電圧変換部６０Ａは、バイアス電圧ＶＢＮを、ノードｎ３を介してトランジスタ１５のゲートに供給すると共に、バイアス電圧ＶＢＰをノードｎ４を介してトランジスタ１６のゲートに供給する。

以下に、図１に示す出力バッファ回路１００の動作について説明する。

まず、論理レベル０に対応した電源電圧ＶＳＳを有する入力信号Ｓｉ０Ｌを受けた場合、レベルシフタ９０は、当該入力信号Ｓｉ０Ｌの電圧（ＶＳＳ）を電源電圧ＶＧＬにレベルシフトした論理レベル０の高圧入力信号Ｓｉ０を生成し、インバータ１３及び１４に供給する。これにより、インバータ１３が論理レベル１に対応した電源電圧ＶＧＨを有する信号をトランジスタ１１のゲートに供給し、インバータ１４が論理レベル１に対応した電源電圧ＶＧＨを有する信号をトランジスタ１２のゲートに供給する。したがって、この際、トランジスタ１１がオフ状態、トランジスタ１２がオン状態となり、電源電圧ＶＧＬを有する論理レベル０の出力信号Ｓｏが出力端子ＴＯを介して出力される。

次に、論理レベル１に対応した電源電圧ＶＤＤを有する入力信号Ｓｉ０Ｌを受けた場合、レベルシフタ９０は、当該入力信号Ｓｉ０Ｌの電圧（ＶＤＤ）を電源電圧ＶＧＨにレベルシフトした論理レベル１の高圧入力信号Ｓｉ０を生成し、インバータ１３及び１４に供給する。これにより、インバータ１３が論理レベル０に対応した電源電圧ＶＧＬを有する信号をトランジスタ１１のゲートに供給し、インバータ１４が論理レベル０に対応した電源電圧ＶＧＬを有する信号をトランジスタ１２のゲートに供給する。したがって、この際、トランジスタ１１がオン状態、トランジスタ１２がオフ状態となり、電源電圧ＶＧＨを有する論理レベル１の出力信号Ｓｏが出力端子ＴＯを介して出力される。

このように、出力バッファ回路１００では、出力制御部１９Ａが、高圧入力信号Ｓｉ０に基づき、出力段のトランジスタ１１及び１２各々のゲート電圧を制御することで、これらトランジスタ１１及び１２を相補的にオン状態又はオフ状態に設定する。この際、出力制御部１９Ａは、高圧入力信号Ｓｉ０の電圧変化時において、以下のように出力段のトランジスタ１１及び１２を制御する。すなわち、トランジスタ１１及び１２のうちでオン状態にある方のトランジスタのゲート電圧を入力信号の電圧変化に応じた変化速度で変化させてこのトランジスタをオフ状態に遷移させる。更に、トランジスタ１１及び１２のうちでオフ状態にある方のトランジスタのゲート電圧を、設定信号Ｃｓにて示される電圧値を有するバイアス電圧（ＶＢＮ、ＶＢＰ）により制御される電流値に基づく変化速度で変化させるという電流駆動能力の調整を行うことで、このトランジスタをオン状態に至らせる。

具体的には、高圧入力信号Ｓｉ０が論理レベル０の電源電圧ＶＧＬから論理レベル１の電源電圧ＶＧＨに変化するとき、インバータ１４のトランジスタ１４ｎが高圧入力信号Ｓｉ０の電圧変化に応じたスイッチング動作でオフ状態からオン状態へ変化し、トランジスタ１２のゲートが電源電圧ＶＧＨから電源電圧ＶＧＬへ速やかに変化することでトランジスタ１２がオン状態からオフ状態に速やかに変化する。また、このとき、インバータ１３のトランジスタ１３ｎがオン状態となり、トランジスタ１１のゲートはバイアス電圧ＶＢＮにより制御される電流値に応じた変化速度で電源電圧ＶＧＨから電源電圧ＶＧＬへ変化し、それに応じた変化速度でトランジスタ１１がオフ状態からオン状態に変化する。一方、高圧入力信号Ｓｉ０が論理レベル１の電源電圧ＶＧＨから論理レベル０の電源電圧ＶＧＬに変化するとき、インバータ１３のトランジスタ１３ｐが高圧入力信号Ｓｉ０の電圧変化に応じたスイッチング動作でオフ状態からオン状態へ変化し、トランジスタ１１のゲートが電源電圧ＶＧＬから電源電圧ＶＧＨへ速やかに変化することでトランジスタ１１がオン状態からオフ状態に速やかに変化する。また、このとき、インバータ１４のトランジスタ１４ｐがオン状態となり、トランジスタ１２のゲートはバイアス電圧ＶＢＰにより制御される電流値に応じた変化速度で電源電圧ＶＧＬから電源電圧ＶＧＨへ変化し、それに応じた変化速度でトランジスタ１２がオフ状態からオン状態に変化する。

これにより、入力信号の電圧変化時において、出力段のトランジスタ１１及び１２の同時オンを回避することが可能となる。その結果、トランジスタ１１及び１２間に流れる瞬時的な貫通電流が防止され、当該貫通電流に伴うＥＭＩの発生及び消費電力の増加が抑止される。また、出力信号Ｓｏの電圧の変化速度を制御することにより、負荷駆動時の充放電電流の変化速度も制御され、ＥＭＩの低減が可能となる。

また、上記した出力段（１１、１２）及び出力制御部１９Ａを複数個設けて出力バッファ回路１００を多出力化した場合、上記した電流駆動能力の調整を担うバイアス電圧を生成するバイアス部３０Ａは多出力化に対して共有された１系統だけの構成で済む。更に、バイアス部３０Ａに含まれる、バイアス電圧（ＶＢＮ、ＶＢＰ）の電圧値を任意の大きさに設定するバイアス変調部４０Ａについては、出力段（１１、１２）及び出力制御部１９Ａで用いられる電源電圧（ＶＧＨ、ＶＧＬ）以下の電源電圧（ＶＤＤ、ＶＳＳ）で動作する低圧素子で構成することができるので、高圧素子の追加を減らして省面積化することが可能となる。低圧素子で構成されるバイアス変調部４０Ａは、回路面積の増加を抑えて、バイアス電圧の調整ステップ数を増やすことができる。

よって、本発明に係る出力バッファ回路１００によれば、バイアス電圧ＶＢＮ及びＶＢＰによる電流駆動能力の調整手段を備えることで、負荷駆動に必要な電流駆動能力（歪みの少ない出力波形）を維持したまま、貫通電流に伴うＥＭＩや消費電力増加を防止するとともに、負荷駆動に伴う充放電電流により発生するＥＭＩも低減することが可能となり、且つ多出力化とした場合に省面積化を図ることが可能となる。

尚、図１では、出力バッファ回路の構成の一例として出力バッファ回路１００の構成を示しているが、かかる構成に限定されない。

要するに、本発明に係る出力バッファ回路としては、以下のような、出力段を担う第１及び第２のトランジスタ、バイアス部、出力制御部、及び駆動設定部を備えたものであれば良い。

第１のトランジスタ（１１）は、自身のゲートで受けた入力信号の電圧に応じてオン状態となった場合に第１の高圧電源電圧（ＶＧＨ）を出力端子（ＴＯ）に供給する。第２のトランジスタ（１２）は、自身のゲートで受けた入力信号の電圧に応じてオン状態となった場合に第２の高圧電源電圧（ＶＧＬ）を出力端子（ＴＯ）に供給する。バイアス部（３０Ａ）はバイアス電圧（ＶＢＮ、ＶＢＰ）を生成する。出力制御部（１９Ａ）は、入力信号（Ｓｉ０）の電圧変化時に、第１及び第２のトランジスタのうちでオン状態にあるトランジスタのゲートの電圧を入力信号の電圧変化に応じた変化速度で変化させることで、このオン状態にあるトランジスタをオフ状態に遷移させる。更に、当該出力制御部は、第１及び第２のトランジスタのうちでオフ状態にあるトランジスタのゲートの電圧をバイアス電圧（ＶＢＮ、ＶＢＰ）により制御される電流値に基づく変化速度で変化させることで、このオフ状態にあるトランジスタをオン状態に至らせる。駆動設定部は、バイアス電圧の電圧値を指定しその電圧値に設定するための設定信号（Ｃｓ）を生成する。

尚、バイアス部（３０Ａ）は、以下のバイアス変調部を含む。

バイアス変調部（４０Ａ）は、第１の高圧電源電圧（ＶＧＨ）未満又はこれ以下の電圧値を有する第１の低圧電源電圧（ＶＤＤ）、及び第２の高圧電源電圧（ＶＧＬ）より高い又はこれ以上の電圧値を有する第２の低圧電源電圧（ＶＳＳ）を受けて動作し、バイアス電圧（ＶＢＮ、ＶＢＰ）の電圧値を設定信号（Ｃｓ）に基づく電圧値に設定する。

図２は、図１に示すバイアス部３０Ａの一例としてのバイアス部３０Ａ１の構成を示す回路図である。

バイアス部３０Ａ１は、バイアス変調部４０Ａ１、耐圧保護部５０Ａ１及び電流電圧変換部６０Ａ１を含み、高圧電源電圧範囲（ＶＧＬ～ＶＧＨ）内において設定信号Ｃｓに基づく電圧値を有するバイアス電圧ＶＢＮ及びＶＢＰを生成する。

バイアス変調部４０Ａ１は、低電圧素子で構成され、夫々が低圧電源電圧範囲（ＶＳＳ～ＶＤＤ）内で動作し、駆動設定部２０から供給された設定信号Ｃｓに基づく電流値を有する電流Ｉ１Ａ及びＩ２Ａを生成する可変電流源４１Ａ及び４２Ａを含む。可変電流源４１Ａは電源電圧ＶＤＤを受けて上記電流Ｉ１Ａを送出し、可変電流源４２Ａは電源電圧ＶＳＳを受けて上記電流Ｉ２Ａを送出する。

耐圧保護部５０Ａ１は、高電圧素子のＰチャネル型のトランジスタ５１Ａ及びＮチャネル型のトランジスタ５２Ａを含む。トランジスタ５１Ａは、自身のゲートに電源電圧ＶＳＳが印加されており、可変電流源４１Ａが生成した電流Ｉ１Ａを自身のソースで受ける。トランジスタ５２Ａは、自身のゲートに電源電圧ＶＤＤが印加されており、自身のドレインに可変電流源４２Ａが接続されている。

電流電圧変換部６０Ａ１は、高電圧素子のＮチャネル型のトランジスタ６１Ａ及びＰチャネル型のトランジスタ６２Ａを含む。トランジスタ６１Ａは、自身のゲート及びドレインがトランジスタ５１Ａのドレインに接続されており、自身のソースには電源電圧ＶＧＬが印加されている。トランジスタ６２Ａは、自身のゲート及びドレインがトランジスタ５２Ａのドレインに接続されており、自身のソースには電源電圧ＶＧＨが印加されている。

ここで、トランジスタ６１Ａのゲート及びドレインに生じた電圧がバイアス電圧ＶＢＮとして、ノードｎ３を介して出力されると共に、トランジスタ６２Ａのゲート及びドレインに生じた電圧がバイアス電圧ＶＢＰとして、ノードｎ４を介して出力される。

上記した図２に示す構成により、バイアス変調部４０Ａ１から出力された電流Ｉ１Ａ及びＩ２Ａは、それぞれ耐圧保護部５０Ａ１のトランジスタ５１Ａ及び５２Ａを介して電流電圧変換部６０Ａ１に供給される。

耐圧保護部５０Ａ１のトランジスタ５１Ａは、自身のゲートで電源電圧ＶＳＳを受けると共に、電源電圧ＶＤＤを基準とする可変電流源４１Ａが生成した電流Ｉ１Ａを自身のソースで受け、これを自身のドレインから出力する。これにより、トランジスタ５１Ａのソース電圧はゲート印加電圧ＶＳＳからゲート・ソース間電圧差分だけ高い電圧に保持されるため、トランジスタ５１Ａは、可変電流源４１Ａに掛かる電圧を低圧電源電圧範囲（ＶＳＳ～ＶＤＤ）内にクランプしつつ、上記した電流Ｉ１Ａを電流電圧変換部６０Ａ１のトランジスタ６１Ａに流す。なお、トランジスタ５１Ａのゲートに印加する電圧は、可変電流源４１Ａが低圧電源電圧範囲（ＶＳＳ～ＶＤＤ）内から逸脱しない範囲で電源電圧ＶＳＳからずれた電圧に変更してもよい。

また、耐圧保護部５０Ａ１のトランジスタ５２Ａは、自身のゲートで電源電圧ＶＤＤを受けると共に、電源電圧ＶＳＳを基準とする可変電流源４２Ａが生成した電流Ｉ２Ａを自身のソースで受け、これを自身のドレインから出力する。これにより、トランジスタ５２Ａのソース電圧はゲート印加電圧ＶＤＤからゲート・ソース間電圧差分だけ低い電圧に保持されるため、トランジスタ５２Ａは、可変電流源４１Ａに掛かる電圧を低圧電源電圧範囲（ＶＳＳ～ＶＤＤ）内にクランプしつつ、上記した電流Ｉ２Ａを電流電圧変換部６０Ａ１のトランジスタ６２Ａに流す。なお、トランジスタ５２Ａのゲートに印加する電圧は、可変電流源４２Ａが低圧電源電圧範囲（ＶＳＳ～ＶＤＤ）内から逸脱しない範囲で電源電圧ＶＤＤからずれた電圧に変更してもよい。

電流電圧変換部６０Ａ１では、図２に示すようにダイオード接続されたトランジスタ６１Ａが、電流Ｉ１Ａを自身のドレイン及びゲートで受けることで、当該電流Ｉ１Ａを電圧に変換し、その電圧を示すバイアス電圧ＶＢＮをバッファ部１０Ａに供給する。更に、電流電圧変換部６０Ａ１では、図２に示すようにダイオード接続されたトランジスタ６２Ａが、電流Ｉ２Ａを自身のドレイン及びゲートで受けることで、当該電流Ｉ２Ａを電圧に変換し、その電圧を示すバイアス電圧ＶＢＰをバッファ部１０Ａに供給する。

尚、図１及び図２に示すように、バイアス部３０Ａ１に含まれるトランジスタ６１Ａとバッファ部１０Ａに含まれるトランジスタ１５とで第１のカレントミラー回路を構成し、バイアス部３０Ａ１に含まれるトランジスタ６２Ａとバッファ部１０Ａに含まれるトランジスタ１６とで第２のカレントミラー回路を構成しても良い。

また、図２に示す構成において、トランジスタ６１Ａ及び６２Ａの各々を、縦積みした複数個のダイオード接続トランジスタで構成することで、バッファ部１０Ａのトランジスタ１５及び１６に流れる電流の増加を図るようにしても良い。

尚、図２に示す耐圧保護部５０Ａ１において、電源電圧ＶＧＬとＶＳＳとが等しい場合には、トランジスタ５１Ａが削除可能であり、また、電源電圧ＶＧＨとＶＤＤとが等しい場合にはトランジスタ５２Ａが削除可能となる。

図３Ａは、図２に示す可変電流源４１Ａの一例としての可変電流源４１Ａ１の構成を示す回路図である。

可変電流源４１Ａ１は、低圧電源電圧範囲（ＶＳＳ～ＶＤＤ）内で動作する、以下の低電圧素子で構成される。

すなわち、可変電流源４１Ａ１は、例えば電源電圧ＶＤＤが印加されている電源端子と、トランジスタ５１Ａのソースに接続されているノードｎ４１Ａとの間に並列形態で接続された複数の定電流源４３Ａ、４３Ａ＿１～４３Ａ＿ｋ（ｋは２以上の整数）を備える。更に、可変電流源４１Ａ１は、定電流源４３Ａ＿１～４３Ａ＿ｋの各々と直列形態で接続され、設定信号Ｃｓに含まれるデジタル設定信号Ｃｓｐ１～Ｃｓｐｋにより、ノードｎ４１Ａに対する電流供給又は電流遮断が制御されるスイッチ４４Ａ＿１～４４Ａ＿ｋを備える。

図３Ａに示す構成により、可変電流源４１Ａ１では、定電流源４３Ａ、４３Ａ＿１～４３Ａ＿ｋのうちで、デジタル設定信号Ｃｃｐ１～Ｃｓｐｋによって電流供給可能な状態にある定電流源の合計電流が電流Ｉ１Ａとして生成される。つまり、可変電流源４１Ａ１は、デジタル設定信号Ｃｃｐ１～Ｃｓｐｋにより、電流Ｉ１Ａの電流値を可変に設定できる。

図３Ｂは、図２に示す可変電流源４２Ａの一例としての可変電流源４２Ａ１の構成を示す回路図である。

可変電流源４２Ａ１は、低圧電源電圧範囲（ＶＳＳ～ＶＤＤ）内で動作する、以下の低電圧素子で構成される。

すなわち、可変電流源４２Ａ１は、例えば電源電圧ＶＳＳが印加されている電源端子と、トランジスタ５２Ａのソースに接続されているノードｎ４２Ａとの間に並列形態で接続された複数の定電流源４５Ａ、４５Ａ＿１～４５Ａ＿ｋ（ｋは２以上の整数）を備える。更に、可変電流源４２Ａ１は、定電流源４５Ａ＿１～４５Ａ＿ｋの各々と直列形態で接続され、設定信号Ｃｓに含まれるデジタル設定信号Ｃｓｎ１～Ｃｓｎｋにより、ノードｎ４２Ａに対する電流供給又は電流遮断が制御されるスイッチ４６Ａ＿１～４６Ａ＿ｋを備える。

図３Ｂに示す構成により、可変電流源４２Ａ１では、定電流源４５Ａ、４５Ａ＿１～４５Ａ＿ｋのうちで、デジタル設定信号Ｃｃｎ１～Ｃｓｎｋによって電流供給可能な状態にある定電流源の合計電流が電流Ｉ２Ａとして生成される。つまり、可変電流源４２Ａ１は、デジタル設定信号Ｃｃｎ１～Ｃｓｎｋにより、電流Ｉ２Ａの電流値を可変に設定できる。

図４は、図１に示す出力バッファ回路１００の変形例としての出力バッファ回路１００Ａの構成を示す回路図である。

尚、図４に示す構成では、図１に示すバイアス部３０Ａをバイアス部３０Ｂに変更した点を除く他の構成は図１に示すものと同一である。よって、以下にバイアス部３０Ｂについてのみ、その構成を詳細に説明する。

バイアス部３０Ｂは、バイアス変調部４０Ｂ及び耐圧保護部５０Ｂを含み、設定信号Ｃｓに対応した電圧値を有するバイアス電圧ＶＢＮ及びＶＢＰをノードｎ３及びｎ４を介してバッファ部１０Ａのトランジスタ１５及び１６各々のゲートに供給する。

バイアス変調部４０Ｂは、電源電圧ＶＤＤ及びＶＳＳを受け、バッファ部１０Ａにおける高圧電源電圧範囲（ＶＧＬ～ＶＧＨ）内の低圧電源電圧範囲（ＶＳＳ～ＶＤＤ）で動作する。バイアス変調部４０Ｂは、設定信号Ｃｓに対応した電圧値を有する一対の電圧Ｖ１Ｂ及びＶ２Ｂを生成し、耐圧保護部５０Ｂに供給する。

耐圧保護部５０Ｂは、これら電圧Ｖ１Ｂ及びＶ２Ｂをバイアス電圧ＶＢＮ及びＶＢＰとし、夫々をノードｎ３及びｎ４を介してバッファ部１０Ａに中継しつつ、電圧Ｖ１Ｂ及びＶ２Ｂが低圧電源電圧範囲（ＶＳＳ～ＶＤＤ）を逸脱しないように制御する。

図５は、図４に示すバイアス部３０Ｂの構成の一例としてのバイアス部３０Ｂ１の構成を示す回路図である。

図５に示すように、バイアス部３０Ｂ１は、バイアス変調部４０Ｂ１及び耐圧保護部５０Ｂ１を含み、バッファ部１０Ａが動作する高圧電源電圧範囲（ＶＧＬ～ＶＧＨ）に対し、低圧電源電圧範囲（ＶＳＳ～ＶＤＤ）内のバイアス電圧ＶＢＮ及びＶＢＰを出力する。

バイアス変調部４０Ｂ１は、参照電圧生成部４１Ｂ及びＤ／Ａ変換部４２Ｂを含む。

参照電圧生成部４１Ｂは、電源電圧ＶＤＤ及びＶＳＳ間の電圧を分圧することで複数の参照電圧を生成する例えばラダー抵抗で構成され、生成した複数の参照電圧をＤ／Ａ変換部４２Ｂに供給する。

Ｄ／Ａ変換部４２Ｂは、駆動設定部２０の設定信号Ｃｓに基づき、複数の参照電圧のうちから２つの電圧を選択し、夫々を電圧Ｖ１Ｂ及びＶ２Ｂとしてノードｎ３及びｎ４を介して耐圧保護部５０Ｂ１に供給する。

耐圧保護部５０Ｂ１は、Ｎチャネル型のトランジスタ５１Ｎ及び５２Ｎと、Ｐチャネル型のトランジスタ５１Ｐ及び５２Ｐを含む。

図５に示すように、トランジスタ５１Ｐ及び５２Ｐ各々のドレインには電源電圧ＶＳＳが共通に印加されており、夫々のゲートには所定の制御電圧Ｖｃｌｐが共通に印加されている。トランジスタ５１Ｐのソースは、上記した電圧Ｖ１Ｂを受けるノードｎ３に接続されており、トランジスタ５２Ｐのソースは、上記した電圧Ｖ２Ｂを受けるノードｎ４に接続されている。

尚、上記した制御電圧Ｖｃｌｐは、
Ｖｃｌｐ＜ＶＤＤ－｜Ｖｔｐ｜
Ｖｔｐ：トランジスタ５１Ｐ及び５２Ｐの閾値電圧
に設定される。

かかる構成により、ノードｎ３（ｎ４）の電圧が、制御電圧Ｖｃｌｐにより制御される電源電圧ＶＤＤ近傍の所定電圧（Ｖｃｌｐ＋｜Ｖｔｐ｜）よりも高くなるとトランジスタ５１Ｐ（５２Ｐ）がオン状態となり、ノードｎ３（ｎ４）の電圧が電源電圧ＶＤＤを超過しないようにする。

また、図５に示すように、トランジスタ５１Ｎ及び５２Ｎ各々のドレインには電源電圧ＶＤＤが共通に印加されており、夫々のゲートには所定の制御電圧Ｖｃｌｎが共通に印加されている。トランジスタ５１Ｎのソースは、ノードｎ３に接続されており、トランジスタ５２Ｎのソースは、ノードｎ４に接続されている。

尚、上記した制御電圧Ｖｃｌｎは、
Ｖｃｌｎ＞ＶＳＳ＋Ｖｔｎ
Ｖｔｎ：トランジスタ５１Ｎ及び５２Ｎの閾値電圧
に設定される。

かかる構成により、ノードｎ３（ｎ４）の電圧が、制御電圧Ｖｃｌｎにより制御される電源電圧ＶＳＳ近傍の所定電圧（Ｖｃｌｎ－Ｖｔｎ）よりも低くなるとトランジスタ５１Ｎ（５２Ｎ）がオン状態となり、ノードｎ３（ｎ４）の電圧が電源電圧ＶＳＳより低くならないようにする。

耐圧保護部５０Ｂ１は、ノードｎ３及びｎ４の電圧を夫々バイアス電圧ＶＢＮ及びＶＢＰとしてバッファ部１０Ａに共有する。

すなわち、図５に示す耐圧保護部５０Ｂ１は、バイアス電圧ＶＢＮ及びＶＢＰが、例えばバッファ部１０Ａの動作時における容量カップリング等により変動しても、夫々の電圧値が低圧電源電圧範囲（ＶＳＳ～ＶＤＤ）を逸脱しないように動作する。

このように、高圧電源電圧範囲（ＶＧＬ～ＶＧＨ）で動作するバッファ部１０Ａの駆動能力を設定するにあたり、図４に示すようなバッファ部１０Ａの回路構成によれば、バイアス電圧ＶＢＮ及びＶＢＰ各々の電圧を低圧電源電圧範囲（ＶＳＳ～ＶＤＤ）内にすることが可能となる。これにより、バイアス変調部４０Ｂ１及び耐圧保護部５０Ｂ１を共に図５に示すような低圧電源電圧範囲（ＶＳＳ～ＶＤＤ）で動作する低電圧回路で実現することができ、省面積化を図ることが可能となる。

図６は、図４に示すバイアス部３０Ｂの変形例としてのバイアス部３０Ｃの構成を示す回路図である。

図６に示すように、バイアス部３０Ｃは、図４又は図５に示すバイアス変調部４０Ｂ及び耐圧保護部５０Ｂに、増幅部７０Ｃを追加したものである。

尚、図６に示す耐圧保護部５０Ｂは、バイアス変調部４０Ｂから供給された電圧Ｖ１Ｂ及びＶ２Ｂを増幅部７０Ｃに中継しつつ、電圧Ｖ１Ｂ及びＶ２Ｂが低圧電源電圧範囲（ＶＳＳ～ＶＤＤ）を逸脱しないように制御する。

増幅部７０Ｃは、電源電圧ＶＧＨ及びＶＧＬで動作するアンプ７１Ｃ＿Ｎ及び７１Ｃ＿Ｐを含む。アンプ７１Ｃ＿Ｎは、耐圧保護部５０Ｂを介してバイアス変調部４０Ｂから供給された電圧Ｖ１Ｂの振幅を高圧電源電圧範囲（ＶＧＬ～ＶＧＨ）まで拡張したものを、バイアス電圧ＶＢＮとして出力する。アンプ７１Ｃ＿Ｐは、耐圧保護部５０Ｂを介してバイアス変調部４０Ｂから供給された電圧Ｖ２Ｂの振幅を高圧電源電圧範囲（ＶＧＬ～ＶＧＨ）まで拡張したものを、バイアス電圧ＶＢＰとして出力する。

図７は、アンプ７１Ｃ＿Ｐの内部構成の一例を示す回路図である。

尚、図７に示す構成からなるアンプ７１Ｃ＿Ｐは、低圧電源電圧範囲（ＶＳＳ～ＶＤＤ）の電圧Ｖ２Ｂを受け、その振幅を電源電圧ＶＧＨ側へ拡張した電圧をバイアス電圧ＶＢＰとして出力する。

図７に示すように、アンプ７１Ｃ＿Ｐは、定電流源７２Ｃ、Ｎチャネル型のトランジスタ７３Ｃ及び７４Ｃ、Ｐチャネル型のトランジスタ７５Ｃ～７７Ｃ、負荷抵抗７８Ｃ、及び定電流源７９を含むオペアンプである。

図７において、差動対を為すトランジスタ７３Ｃ及び７４Ｃ各々のソースに、定電流源７２の一端が接続されている。定電流源７２Ｃの他端には電源電圧ＶＧＬが印加されている。トランジスタ７３Ｃのゲートには電圧Ｖ２Ｂが供給され、ソースにはトランジスタ７５Ｃのドレイン及びトランジスタ７７Ｃのゲートが接続されている。トランジスタ７４Ｃのドレインには、トランジスタ７６Ｃのドレイン及びゲートとトランジスタ７５Ｃのゲートが接続されている。トランジスタ７５Ｃ及び７６Ｃ各々のソースには電源電圧ＶＧＨが印加されている。トランジスタ７７Ｃのソースには電源電圧ＶＧＨが印加されており、ドレインには負荷抵抗７８Ｃの一端が接続されている。負荷抵抗７８Ｃの他端にはトランジスタ７４Ｃのゲート及び定電流源７９の一端が接続されている。定電流源７９の他端には電源電圧ＶＧＬが印加されている。尚、定電流源７２Ｃ及び７９各々の他端には電源電圧ＶＧＬに代えてＶＳＳが印加されても良い。

図７に示す構成によれば、トランジスタ７７Ｃのドレインに、
ＶＢＰ＝Ｖ２Ｂ＋Ｉｃ・Ｒｃ
Ｉｃ：定電流源７９の電流
Ｒｃ：負荷抵抗の抵抗値
にて表される電圧値を有するバイアス電圧ＶＢＰが生成される。すなわち図７に示すアンプ７１Ｃ＿Ｐは、入力される電圧Ｖ２Ｂを電源電圧ＶＧＨ側へ拡張したバイアス電圧ＶＢＰを生成する。

尚、アンプ７１Ｃ＿Ｎとしては、図７と同様な構成により、入力される電圧Ｖ１Ｂを電源電圧ＶＧＬ側へ拡張したバイアス電圧ＶＢＮを生成するようにしても良い。

図８は、図１に示す出力バッファ回路１００の変更例としての出力バッファ回路１００Ｂの構成を示す回路図である。

尚、図８に示す構成では、図１に示すバッファ部１０Ａに代えてバッファ部１０Ｂを採用したものであり、その他の構成（２０、３０Ａ～３０Ｃ、９０）については、図１～図７に示されるものと同一である。

バッファ部１０Ｂは、高電圧素子で構成され、高圧電源電圧範囲（ＶＧＬ～ＶＧＨ）で動作する以下の高電圧素子から構成される。

すなわち、バッファ部１０Ｂは、Ｐチャネル型のトランジスタ１１及びＮチャネル型のトランジスタ１２からなる出力段と、これらトランジスタ１１及び１２各々のゲート電圧を制御する出力制御部１９Ｂと、を備える。

トランジスタ１１のソースには電源電圧ＶＧＨが印加されており、トランジスタ１２のソースには電源電圧ＶＧＬが印加されている。
トランジスタ１１及び１２各々のドレインは出力端子ＴＯに接続されており、当該出力端子ＴＯに生じた電圧（ＶＧＬ、ＶＧＨ）を有する２値（論理レベル０又は１）の信号が出力信号Ｓｏとして出力される。

出力制御部１９Ｂは、図１に示す出力制御部１９Ａと構成が異なるが、高圧入力信号Ｓｉ０とバイアス電圧ＶＢＮ及びＶＢＰに基づき、出力段のトランジスタ１１及び１２のそれぞれのゲート電圧を制御する作用は同様である。

図８に示すように、出力制御部１９Ｂは、Ｎチャネル型のトランジスタ１４Ｂ及び１５Ｂと、Ｐチャネル型のトランジスタ１３Ｂ及び１６Ｂと、を含む。

トランジスタ１３Ｂ及び１４Ｂ各々のゲートには高圧入力信号Ｓｉ０が供給されている。トランジスタ１３Ｂのソースには電源電圧ＶＧＨが印加されており、そのドレインは、ノードｎ１を介してトランジスタ１６Ｂのソース、トランジスタ１５Ｂのドレイン、及びトランジスタ１１のゲートに夫々接続されている。トランジスタ１４Ｂのソースには電源電圧ＶＧＬが印加されており、そのドレインは、ノードｎ２を介してトランジスタ１６Ｂのドレイン、トランジスタ１５Ｂのソース、及びトランジスタ１２のゲートに夫々接続されている。

トランジスタ１５Ｂのゲートには、バイアス部３０Ａ（３０Ｂ、３０Ｃ）で生成されたバイアス電圧ＶＢＮが供給されており、トランジスタ１６Ｂのゲートには、バイアス部３０Ａ（３０Ｂ、３０Ｃ）で生成されたバイアス電圧ＶＢＰが供給されている。

なお、トランジスタ１３Ｂ及び１４Ｂとしては、電流駆動能力がトランジスタ１５Ｂ及び１６Ｂよりも大きなものが用いられる。

以下に、バッファ部１０Ｂの動作について説明する。以下では、高圧入力信号ＳｉＯが論理レベル０（ＶＧＬ）の状態から、論理レベル１（ＶＧＨ）の状態へ変化し、再び論理レベル０（ＶＧＬ）の状態へ変化する場合の動作を説明する。

先ず、高圧入力信号ＳｉＯが論理レベル０（ＶＧＬ）の状態にある間は、トランジスタ１３Ｂがオン状態となり、電源電圧ＶＧＨをノードｎ１に供給する。これによりトランジスタ１１がオフ状態となる。またトランジスタ１４Ｂがオフ状態となり、ノードｎ２は電源電圧ＶＧＬから遮断される。これにより、ノードｎ１の電圧が電源電圧ＶＧＨとなってトランジスタ１６Ｂのゲート・ソース間電圧が閾値電圧を超えることで、当該トランジスタ１６Ｂがオン状態となる。よって、トランジスタ１６Ｂを介してノードｎ１の電圧（ＶＧＨ）がノードｎ２に供給され、当該ノードｎ２の電圧が電源電圧ＶＧＨとなる。その結果、トランジスタ１２のゲート・ソース間電圧が閾値電圧を超えるので、トランジスタ１２がオン状態となり、論理レベル０（ＶＧＬ）の出力信号Ｓｏが出力端子ＴＯから出力される。なお、トランジスタ１５Ｂはノードｎ２の電圧が上昇することでゲート・ソース間電圧が閾値電圧未満となるためオフ状態となる。

その後、高圧入力信号ＳｉＯの電圧が上昇を開始し、トランジスタ１４Ｂの閾値電圧を超えると、トランジスタ１４Ｂがオン状態となり、電源電圧ＶＧＬをノードｎ２に供給する。また、高圧入力信号ＳｉＯの電圧が上昇するにつれ、トランジスタ１４Ｂの電流駆動能力が増加する一方、トランジスタ１３Ｂの電流駆動能力は低下して行き、トランジスタ１３Ｂはオフ状態に遷移する。この際、トランジスタ１４Ｂの電流駆動能力がトランジスタ１６Ｂの電流駆動能力よりも高いことから、ノードｎ２の電圧は、電源電圧ＶＧＨの状態から比較的急峻に低下して電源電圧ＶＧＬに至る。これにより、トランジスタ１２はオフ状態に遷移する。また、トランジスタ１５Ｂのゲート・ソース間電圧が閾値電圧を超えて、当該トランジスタ１５Ｂがオン状態となる。その結果、トランジスタ１５Ｂは、バイアス電圧ＶＢＮにより制御される電流値に応じた電流駆動能力でノードｎ２の電圧をノードｎ１に供給し、当該ノードｎ１の電圧を緩やかに低下させる。また、これにより、トランジスタ１６Ｂのゲート・ソース間電圧が閾値電圧を下回り、トランジスタ１６Ｂはオフ状態に遷移する。

そして、トランジスタ１１のゲート・ソース間電圧が閾値電圧を超えると、トランジスタ１１がオン状態となり、電源電圧ＶＧＨが出力端子ＴＯに供給される。その結果、出力信号Ｓｏの電圧は緩やかに上昇して論理レベル０（ＶＧＬ）の状態から論理レベル１（ＶＧＨ）の状態に遷移する。

その後、高圧入力信号ＳｉＯの電圧が低下を開始し、トランジスタ１３Ｂの閾値電圧を超えると、トランジスタ１３Ｂがオン状態となり、電源電圧ＶＧＨがノードｎ１に供給される。また、高圧入力信号ＳｉＯの電圧が低下するにつれ、トランジスタ１３Ｂの電流駆動能力が増加する一方、トランジスタ１４Ｂの電流駆動能力が低下して行きオフ状態に遷移する。この際、トランジスタ１３Ｂの電流駆動能力がトランジスタ１５Ｂの電流駆動能力よりも高いことから、ノードｎ１の電圧は電源電圧ＶＧＬの状態から比較的急峻に上昇し、電源電圧ＶＧＨに至る。これにより、トランジスタ１１はオフ状態に遷移する。また、トランジスタ１６Ｂのゲート・ソース間電圧が閾値電圧を超えて、当該トランジスタ１６Ｂがオン状態となる。その結果、トランジスタ１６Ｂは、バイアス電圧ＶＢＰにより制御される電流値に応じた電流駆動能力でノードｎ１の電圧（ＶＧＨ）をノードｎ２に供給し、当該ノードｎ２の電圧を緩やかに上昇させる。また、これにより、トランジスタ１５Ｂのゲート・ソース間電圧が閾値電圧を下回り、トランジスタ１５Ｂはオフ状態に遷移する。

そして、トランジスタ１２のゲート・ソース間電圧が閾値電圧を超えると、トランジスタ１２がオン状態となり、電源電圧ＶＧＬが出力端子ＴＯに供給される。その結果、出力信号Ｓｏの電圧は緩やかに低下して論理レベル１（ＶＧＨ）の状態から論理レベル０（ＶＧＬ）の状態に遷移する。

以上、詳述したように、バッファ部１０Ｂでは、出力段のトランジスタ（１１、１２）をオン状態からオフ状態に遷移させる場合には電流駆動能力の高いトランジスタ（１３Ｂ、１４Ｂ）で当該出力段のトランジスタのゲート電圧を制御する。一方、出力段のトランジスタ（１１、１２）をオフ状態からオン状態に遷移させる場合には、バイアス電圧（ＶＢＮ、ＶＢＰ）により制御される電流値に応じた電流駆動能力のトランジスタ（１５Ｂ、１６Ｂ）を介して出力段のトランジスタのゲート電圧を緩やかに変動させる。

これにより、高圧入力信号ＳｉＯに応じて、出力段の一方のトランジスタ１１（１２）がオフ状態に遷移した後に、他方のトランジスタ１２（１１）がオン状態に遷移するので、両者の同時オンが回避され、貫通電流が抑制される。

ここで、図８に示す出力制御部１９Ｂを構成する素子数（トランジスタ６個）は、図１に示す出力制御部１９Ａの素子数（トランジスタ８個）よりも少ないので、更なる省面積化を図ることが可能となる。また、出力制御部１９Ｂは出力制御部１９Ａに比べて入力端子ＴＩからみた入力容量も小さいので高速応答化を図ることが可能となる。更に、図８に示す出力制御部１９Ｂの方が図１に示す出力制御部１９Ａよりも、高圧入力信号ＳｉＯの電圧変化時に生じる過渡的な貫通電流を確実に抑えることができる。

図９Ａは、図１に示す出力バッファ回路１００の更に他の変更例としての出力バッファ回路１００Ｃの構成を示す回路図である。

出力バッファ回路１００Ｃは、互いの位相が僅かにずれている２系統の低電圧の入力信号Ｓｉ１Ｌ及びＳｉ２Ｌを受けて１系統の高電圧の出力信号Ｓｏを出力する非反転バッファである。ここで、入力信号Ｓｉ１Ｌは、電源電圧ＶＳＳの状態（論理レベル０）及び電源電圧ＶＤＤの状態（論理レベル１）を交互に繰り返す２値信号であり、入力信号Ｓｉ２Ｌは、入力信号Ｓｉ１Ｌに対して、電圧の立上りタイミングが僅かに早く且つ立下りタイミングが僅かに遅い２値信号である。

尚、図９Ａに示す構成は、図１に示すバッファ部１０Ａをバッファ部１０Ｃに変更すると共に、図１に示す１系統のレベルシフタ９０を２系統のレベルシフタ９１及び９２に変更することで２系統の入力信号Ｓｉ１Ｌ及びＳｉ２Ｌの入力に対応した点を除く他の構成（２０、３０Ａ～３０Ｃ、９０）は、図１～図７に示されるものと同一である。

また、図９Ａに示すバッファ部１０Ｃでは、図１に示すインバータ１３及び１４をインバータ１３Ｃ及び１４Ｃに変更した点を除く他の構成（１１、１２、１５、１６）は、図１に示されるものと同一である。

インバータ１３Ｃは、ノードＴｉ１を介して高圧入力信号Ｓｉ１を受ける。高圧入力信号Ｓｉ１が、論理レベル０（ＶＧＬ）のとき、電源電圧ＶＧＨをノードｎ１に供給し、論理レベル１（ＶＧＨ）のとき、トランジスタ１５を介して電源電圧ＶＧＬをノードｎ１に供給する。すなわちインバータ１３Ｃは、位相を反転させた信号の電圧をノードｎ１を介してトランジスタ１１のゲートに供給する。インバータ１３Ｃは、入力信号以外は図１のインバータ１３と同一である。

インバータ１４Ｃは、ノードＴｉ２を介して高圧入力信号Ｓｉ２を受ける。高圧入力信号Ｓｉ２が、論理レベル０（ＶＧＬ）のとき、トランジスタ１６を介して電源電圧ＶＧＨをノードｎ２に供給し、論理レベル１（ＶＧＨ）のとき、電源電圧ＶＧＬをノードｎ２に供給する。すなわちインバータ１４Ｃは、位相を反転させた信号の電圧をノードｎ２を介してトランジスタ１２のゲートに供給する。インバータ１４Ｃは、入力信号以外は図１のインバータ１４と同一である。

レベルシフタ９１は、入力端子ＴＩ１を介して上記した入力信号Ｓｉ１Ｌを受け、当該入力信号Ｓｉ１Ｌを、その振幅を高電圧の範囲（ＶＧＬ～ＶＧＨ）までレベルシフトした高圧入力信号Ｓｉ１に変換する。レベルシフタ９１は、高圧入力信号Ｓｉ１をノードＴｉ１を介して、インバータ１３Ｃに供給する。

レベルシフタ９２は、入力端子ＴＩ２を介して上記した入力信号Ｓｉ２Ｌを受け、当該入力信号Ｓｉ２Ｌを、その振幅を高電圧の範囲（ＶＧＬ～ＶＧＨ）までレベルシフトした高圧入力信号Ｓｉ２に変換する。レベルシフタ９２は、高圧入力信号Ｓｉ２をノードＴｉ２を介して、インバータ１４Ｃに供給する。

図９Ｂは、高圧入力信号Ｓｉ１及びＳｉ２を受けた場合にバッファ部１０Ｃのノードｎ１及びｎ２に夫々生じる電圧Ｖ１及びＶ２、出力信号Ｓｏの波形を表すタイムチャートである。

先ず、高圧入力信号Ｓｉ１及びＳｉ２が論理レベル０（ＶＧＬ）の状態にある間は、インバータ１３Ｃ、１４Ｃは夫々位相を反転させた論理レベル１（ＶＧＨ）の信号をノードｎ１、ｎ２に供給する。よって、ノードｎ１の電圧Ｖ１及びノードｎ２の電圧Ｖ２が共に電源電圧ＶＧＨとなってトランジスタ１１がオフ状態、トランジスタ１２がオン状態になることから、論理レベル０（ＶＧＬ）の出力信号Ｓｏが出力端子ＴＯから出力される。

その後、図９Ｂに示す時点ｔｒ０にて、高圧入力信号Ｓｉ２の電圧が論理レベル０（ＶＧＬ）の状態から論理レベル１（ＶＧＨ）の状態に遷移する。これにより、インバータ１４Ｃは電源電圧ＶＧＬをノードｎ２に供給し、ノードｎ２の電圧Ｖ２が電源電圧ＶＧＬに遷移し、トランジスタ１２がオフ状態となる。

そして、当該時点ｔｒ０より遅れた時点ｔｒ１にて、高圧入力信号Ｓｉ１の電圧が論理レベル０（ＶＧＬ）の状態から論理レベル１（ＶＧＨ）の状態に遷移する。これにより、インバータ１３Ｃは、トランジスタ１５を介して電源電圧ＶＧＬをノードｎ１に供給する。このとき、当該ノードｎ１の電圧Ｖ１は、トランジスタ１５のゲートに印加されるバイアス電圧ＶＢＮで制御される電流値に応じた変化速度で電源電圧ＶＧＬに向けて緩やかに低下してゆく。この間、電圧Ｖ１に基づくトランジスタ１１のゲート・ソース間電圧が閾値電圧を超える時点ｔｒ２にて、トランジスタ１１がオン状態となり、電源電圧ＶＧＨが出力端子ＴＯに供給される。その結果、出力信号Ｓｏの電圧は緩やかに上昇して論理レベル０（ＶＧＬ）の状態から論理レベル１（ＶＧＨ）の状態に遷移する。

その後、図９Ｂに示す時点ｔｆ０で、先ず高圧入力信号Ｓｉ１が論理レベル１（ＶＧＨ）の状態から論理レベル０（ＶＧＬ）に遷移する。これにより、インバータ１３Ｃは電源電圧ＶＧＨをノードｎ１に供給し、ノードｎ１の電圧Ｖ１が電源電圧ＶＧＨに遷移し、トランジスタ１１がオフ状態となる。そして、当該時点ｔｆ０より遅れた時点ｔｆ１にて、高圧入力信号Ｓｉ２が論理レベル１（ＶＧＨ）の状態から論理レベル０（ＶＧＬ）に遷移する。これにより、インバータ１４Ｃは、トランジスタ１６を介して電源電圧ＶＧＨをノードｎ２に供給する。このとき、当該ノードｎ２の電圧Ｖ２は、トランジスタ１６のゲートに印加されるバイアス電圧ＶＢＰで制御される電流値に応じた変化速度で電源電圧ＶＧＨに向けて緩やかに上昇してゆく。この間、電圧Ｖ２に基づくトランジスタ１２のゲート・ソース間電圧が閾値電圧を超える時点ｔｆ２にて、トランジスタ１２がオン状態となり、電源電圧ＶＧＬが出力端子ＴＯに供給される。その結果、出力信号Ｓｏの電圧は緩やかに低下して論理レベル１（ＶＧＨ）の状態から論理レベル０（ＶＧＬ）の状態に遷移する。

このように、出力バッファ回路１００Ｃでは、インバータ（１３Ｃ、１４Ｃ）を２つの入力信号（Ｓｉ１Ｌ、Ｓｉ２Ｌ、Ｓｉ１、Ｓｉ２）を用いて個別に制御している。この際、図９Ｂに示すように、両入力信号の位相を僅かにずらすことで、入力信号の電圧変化時に、出力段を構成するトランジスタ１１、１２が共にオフ状態となる期間を設けている。

よって、図９Ａに示す出力バッファ回路１００Ｃによれば、出力段のトランジスタ１１及び１２間で生じる貫通電流を完全に遮断することが可能となる。

なお、図８の出力バッファ回路１００Ｂに対しても、図９Ａと同様の構成を適用することで、図９Ｂに示すような出力段のトランジスタ１１及び１２間で生じる貫通電流を完全に遮断する作用を実現することができる。具体的には、図９Ａの高圧入力信号Ｓｉ１、Ｓｉ２を図８の出力バッファ回路１００Ｂのトランジスタ１３Ｂ、１４Ｂの夫々のゲートに供給するように変更することで容易に実現できる。

図１０は、Ｍ（Ｍは２以上の整数）個の出力チャネルを有する多出力バッファ装置２００の構成を示すブロック図である。

多出力バッファ装置２００は、夫々が低電圧の振幅（ＶＳＳ～ＶＤＤ）で電圧が変化する２値（論理レベル０又は１）の入力信号Ｓｉ０Ｌ＿１～Ｓｉ０Ｌ＿Ｍを夫々入力端子Ｔｉ０＿１～Ｔｉ０＿Ｍで受け、夫々を高電圧の振幅（ＶＧＬ～ＶＧＨ）に拡張して増幅したものを出力信号Ｓｏ＿１～Ｓｏ＿Ｍとして出力端子Ｔ０＿１～Ｔ０＿Ｍから出力する。

尚、多出力バッファ装置２００は、図１、図４又は図６に示すバイアス部３０Ａ、３０Ｂ又は３０Ｃ及び駆動設定部２０と共に、図１（図８）に示すバッファ部１０Ａ（１０Ｂ）及びレベルシフタ９０をＭ（Ｍは２以上の整数）系統設けることで、出力バッファ回路を多チャネル化したものである。

すなわち、多出力バッファ装置２００は、入力信号Ｓｉ０Ｌ＿１～Ｓｉ０Ｌ＿Ｍを、夫々が図１又は図８に示すレベルシフタと同一構成のレベルシフタ９０＿１～９０＿Ｍで受ける。

レベルシフタ９０＿１～９０＿Ｍは生成したＭ個の高圧入力信号Ｓｉ０を、夫々が図１に示すバッファ部１０Ａ又は図８に示すバッファ部１０Ｂからなるバッファ部１０＿１～１０＿Ｍに供給する。

バッファ部１０＿１～１０＿Ｍは、夫々から出力された出力信号Ｓｏ＿１～Ｓｏ＿Ｍを、出力端子Ｔ０＿１～Ｔ０＿Ｍを介して出力する。

バイアス部３０Ａ（３０Ｂ、３０Ｃ）は、駆動設定部２０から供給された設定信号Ｃｓに基づくバイアス電圧ＶＢＮを、ノードｎ３を介してバッファ部１０＿１～１０＿Ｍ各々のトランジスタ１５（１５Ｂ）のゲートに供給する。更に、バイアス部３０Ａ（３０Ｂ、３０Ｃ）は、駆動設定部２０から供給された設定信号Ｃｓに基づくバイアス電圧ＶＢＰをノードｎ４を介してバッファ部１０＿１～１０＿Ｍ各々のトランジスタ１６（１６Ｂ）のゲートに供給する。

尚、ノードｎ３及びｎ４には、バイアス電圧ＶＢＮ及びＶＢＰの変動を抑えて安定化させる為のバイパスコンデンサを接続しても良い。

このように、多出力バッファ装置２００では、Ｍ個の出力チャネルに対して、夫々が図１又は図８に示すバッファ部１０Ａ又は図８に示すバッファ部１０Ｂと同一構成を有するＭ系統のバッファ部１０＿１～１０＿Ｍ及びレベルシフタ９０＿１～９０＿Ｍが必要になる。

しかしながら、駆動設定部２０及びバイアス部３０Ａ（３０Ｂ、３０Ｃ）は、Ｍ系統のバッファ部１０＿１～１０＿Ｍに対して共有化できるので、出力チャネル数に拘わらず１系統だけで済むので、装置全体の省面積化を図ることが可能となる。

図１１は、Ｍ個の出力チャネルを有する多出力バッファ装置の他の構成としての多出力バッファ装置２００Ａの構成を示すブロック図である。

多出力バッファ装置２００Ａは、図９Ａに示すバイアス部３０Ａ、３０Ｂ又は３０Ｃ及び駆動設定部２０と共に、図９Ａに示すバッファ部１０Ｃ及びレベルシフタ９１及び９２をＭ（Ｍは２以上の整数）系統設けることで、出力バッファ回路を多チャネル化したものである。

すなわち、夫々がレベルシフタ９１と同一構成を有するレベルシフタ９１＿１～９１＿Ｍは、入力信号Ｓｉ１Ｌ＿１～Ｓｉ１Ｌ＿Ｍを個別にレベルシフトして得られたＭ個の高圧入力信号Ｓｉ１を、夫々が図９Ａに示すバッファ部１０Ｃと同一構成を有するバッファ部１０Ａ＿１～１０Ａ＿Ｍに供給する。また、夫々がレベルシフタ９２と同一構成を有するレベルシフタ９２＿１～９２＿Ｍは、入力信号Ｓｉ２Ｌ＿１～Ｓｉ２Ｌ＿Ｍを個別にレベルシフトして得られたＭ個の高圧入力信号Ｓｉ２をバッファ部１０Ａ＿１～１０Ａ＿Ｍに供給する。

バッファ部１０Ａ＿１～１０Ａ＿Ｍは、夫々から出力された出力信号Ｓｏ＿１～Ｓｏ＿Ｍを、出力端子Ｔ０＿１～Ｔ０＿Ｍを介して出力する。

バイアス部３０Ａ（３０Ｂ、３０Ｃ）は、駆動設定部２０から供給された設定信号Ｃｓに基づくバイアス電圧ＶＢＮを、ノードｎ３を介してバッファ部１０Ａ＿１～１０Ａ＿Ｍ各々のトランジスタ１５のゲートに供給する。更に、バイアス部３０Ａ（３０Ｂ、３０Ｃ）は、駆動設定部２０から供給された設定信号Ｃｓに基づくバイアス電圧ＶＢＰを、ノードｎ４を介してバッファ部１０Ａ＿１～１０Ａ＿Ｍ各々のトランジスタ１６のゲートに供給する。

尚、ノードｎ３及びｎ４には、バイアス電圧ＶＢＮ及びＶＢＰの変動を抑えて安定化させる為のバイパスコンデンサを接続しても良い。

このように、多出力バッファ装置２００Ａでは、Ｍ個の出力チャネルに対して、夫々が図９Ａに示すバッファ部１０Ｃと同一構成を有するＭ系統のバッファ部１０Ａ＿１～１０Ａ＿Ｍ、レベルシフタ９１＿１～９１＿Ｍ及びレベルシフタ９２＿１～９２＿Ｍが必要になる。しかしながら、駆動設定部２０及びバイアス部３０Ａ（３０Ｂ、３０Ｃ）は、Ｍ系統のバッファ部１０Ａ＿１～１０Ａ＿Ｍに対して共有化できるので、出力チャネル数に拘わらず１系統だけで済むので、装置全体の省面積化を図ることが可能となる。

図１２は、アクティブマトリクス型の表示装置３００の概略構成を示すブロック図である。

図１２に示すように、表示装置３００は、表示コントローラ１３０、データドライバ１２０及び表示パネル１５０を含む。

表示パネル１５０は、夫々が画面の水平方向に沿って配置されているゲート線ＧＬ１～ＧＬｒ（ｒは２以上の整数）、及び各ゲート線に交叉して配置されているデータ線ＤＬ１～ＤＬｋ（ｋは２以上の整数）が形成されている。ゲート線ＧＬ１～ＧＬｒの各々とデータ線ＤＬ１～ＤＬｋ各々との各交叉部には画素を担う表示セル１５４が形成されている。

更に、表示パネル１５０上には、表示パネル１５０と一体で形成されている走査ドライバ１１０＿１及び１１０＿２が配置されている。尚、走査ドライバ１１０＿１及び１１０＿２は、ガラスやプラスチック等の絶縁基板上に画素や配線と一体形成される薄膜トランジスタ回路にて構築されている。

データドライバ１２０は、表示コントローラ１３０から送出された映像データ信号ＶＤＳを受け、当該映像データ信号ＶＤＳに基づき夫々が輝度レベルに対応した電圧値を有する駆動信号Ｇ１～Ｇｋを生成して、データ線ＤＬ１～ＤＬｋに供給する。更に、データドライバ１２０は、映像データ信号ＶＤＳに含まれる各水平同期信号に同期したｒ個のゲートタイミング信号ＧＳａ、及びｒ個のゲートタイミング信号ＧＳｂを夫々走査ドライバ１１０＿１及び１１０＿２に供給する。ゲートタイミング信号ＧＳａ及びＧＳｂの各々は、例えば振幅３０～４０ボルトの高電圧のパルス信号である。

尚、データドライバ１２０は通常シリコンＩＣで形成され、ＣＯＧ（ｃｈｉｐ ｏｎ ｇｌａｓｓ）やＣＯＦ（ｃｈｉｐ ｏｎ ｆｉｌｍ）等で表示パネル１５０に実装される。ここで、データドライバ１２０が複数個のＩＣチップで構成される場合、夫々の駆動を担うデータ線に対応した映像データ信号ＶＤＳ及び各種制御信号が表示コントローラ１３０から各ＩＣチップに供給される。この際、表示装置３００の画面サイズが比較的小型である場合、表示コントローラ１３０はデータドライバ１２０に内蔵されていても良い。その場合、映像データ信号ＶＤＳはシステム側からデータドライバ１２０へ供給される。

走査ドライバ１１０＿１は、ゲート線ＧＬ１～ＧＬｒ各々の一端に接続されており、走査ドライバ１１０＿２は、ゲート線ＧＬ１～ＧＬｒ各々の他端に接続されている。走査ドライバ１１０＿１は、データドライバ１２０から供給されたゲートタイミング信号ＧＳａ各々のタイミングでゲート選択信号を順次生成し、夫々をゲート線ＧＬｒ～ＧＬ１各々の一端に供給する。走査ドライバ１１０＿２は、データドライバ１２０から供給されたゲートタイミング信号ＧＳｂ各々のタイミングでゲート選択信号を順次生成し、夫々をゲート線ＧＬｒ～ＧＬ１各々の他端に供給する。

ところで、データドライバ１２０には、上記したｒ個のゲートタイミング信号ＧＳａを出力するゲート制御信号出力回路１２２＿１と、ｒ個のゲートタイミング信号ＧＳｂを出力するゲート制御信号出力回路及び１２２＿２と、が含まれている。

この際、ゲート制御信号出力回路１２２＿１（１２２＿２）には、図１０又は図１１に示す多出力バッファ装置２００又は２００Ａが含まれており、当該多出力バッファ装置２００又は２００Ａから、ｒ個のゲートタイミング信号ＧＳａ（ＧＳｂ）が出力される。

なお、図１２では、表示パネル１５０のｋ個のデータ線ＤＬ１～ＤＬｋをｋ個の出力端子を有するデータドライバ１２０で駆動する構成を示しているが、データドライバの１出力の駆動信号を複数のデータ線に時分割で切り替える切替スイッチを含むマルチプレクサ回路を備えてもよい（不図示）。この場合、データ線の出力数は、ｋ個のデータ線を時分割数で割った個数となる。また、表示パネル上のマルチプレクサ回路の切り替えスイッチを順次選択するためのマルチプレクサ選択信号をパネルへ供給するマルチプレクサ選択信号出力回路をデータドライバに備える。このマルチプレクサ選択信号出力回路は、ゲート制御信号出力回路と同様の高電圧パルス信号であり、ゲート制御信号出力回路１２２＿１（１２２＿２）と同様の回路をマルチプレクサ選択信号出力回路としてデータドライバに備えてもよい。

よって、駆動設定部２０の設定信号Ｃｓにより、バイアス電圧ＶＢＮ及びＶＢＰを調整して、出力バッファ回路から出力される出力信号Ｓｏの電圧変化速度を最適化することで、貫通電流に伴うＥＭＩや消費電力増加を抑制し、負荷駆動に伴う充放電電流により発生するＥＭＩも低減し、低消費電力にて必要な電流駆動能力（歪みの少ない出力波形）を有するゲートタイミング信号ＧＳａ（ＧＳｂ）を省面積な構成で得ることが可能となる。

図１３は、パッシブマトリクス型の表示装置３００Ａの概略構成を示すブロック図である。

図１３に示すように、表示装置３００Ａは、表示コントローラ１３０、走査ドライバ１１０＿１、データドライバ１２０Ａ及び表示パネル１５０を含む。

表示パネル１５０は、夫々が画面の水平方向に沿って配置されている走査線ＧＬ１～ＧＬｒ（ｒは２以上の整数）、及び各走査線に交叉して配置されているデータ線ＤＬ１～ＤＬｋ（ｋは２以上の整数）が形成されている。走査線ＧＬ１～ＧＬｒの各々とデータ線ＤＬ１～ＤＬｋ各々との各交叉部には画素を担う表示セル１５４が形成されている。

表示コントローラ１３０は、水平及び垂直同期信号、各種の制御信号、及び各画素の輝度レベルを表す画素データ片の系列を含む映像データ信号ＶＤＳをデータドライバ１２０Ａに供給する。更に、表示コントローラ１３０は、映像データ信号ＶＤＳに含まれる各水平同期信号に同期したｒ個のゲートタイミング信号ＧＳを、走査ドライバ１１０＿１に供給する。

データドライバ１２０Ａは、映像データ信号ＶＤＳに基づき、夫々が輝度レベルに対応したパルス幅を有する駆動パルス信号Ｇ１～Ｇｋを生成して、データ線ＤＬ１～ＤＬｋに供給する。

走査ドライバ１１０＿１は、ゲート線ＧＬ１～ＧＬｒ各々の一端に接続されており、上記した走査タイミング信号ＧＳａ各々のタイミングでｒ個の走査選択パルス信号を順次生成し、夫々を走査線ＧＬｒ～ＧＬ１各々の一端に供給する。

ところで、データドライバ１２０には、上記した駆動パルス信号Ｇ１～Ｇｋを出力する出力バッファ部１２５が含まれており、走査ドライバ１１０＿１には上記したｒ個のゲート選択パルス信号を出力する出力バッファ部１１５が含まれている。

この際、出力バッファ部１１５は、図１０又は図１１に示す多出力バッファ装置２００又は２００Ａからなり、当該多出力バッファ装置２００又は２００Ａからｒ個の走査選択パルス信号が出力される。また、出力バッファ部１２５も、図１０又は図１１に示す多出力バッファ装置２００又は２００Ａからなり、当該多出力バッファ装置２００又は２００Ａから駆動パルス信号Ｇ１～Ｇｋが出力される。

これにより、バイアス電圧ＶＢＮ及びＶＢＰを調整して、出力バッファ回路から出力される出力信号Ｓｏの電圧変化速度を最適化することで、貫通電流に伴うＥＭＩや消費電力増加を抑制し、負荷駆動に伴う充放電電流により発生するＥＭＩも低減し、低消費電力にて必要な電流駆動能力（歪みの少ない出力波形）を有するｒ個の走査選択パルス信号、並びに駆動パルス信号Ｇ１～Ｇｋを省面積な構成で出力することが可能となる。

図１４は、互いに異なる電流駆動能力が要求される２つの負荷Ｘ及びＹを夫々駆動する一対のバッファ部１０Ａｘ及び１０Ａｙを有する多出力バッファ装置２００Ｂの構成を示すブロック図である。

図１４に示すように、多出力バッファ装置２００Ｂは、出力端子ＴＯｘに接続されている負荷Ｘを駆動するバッファ部１０Ａｘ、出力端子ＴＯｙに接続されている負荷Ｙを駆動するバッファ部１０Ａｙ、バイアス部３０Ａ、駆動設定部２０Ａ、レベルシフタ９０ｘ＿１、９０ｙ＿１、９７ｙ＿１及び９７ｙ＿２を含む。

尚、図１４において、バイアス部３０Ａは例えば図１に示すバイアス部３０Ａと同一であり、バッファ部１０Ａｘは例えば図１に示すバッファ部１０Ａと同一の内部構成を有するものであるので、両者の詳細な説明については省略する。

レベルシフタ９０ｘ＿１は、負荷Ｘを駆動するための入力信号として低電圧の振幅（ＶＳＳ～ＶＤＤ）で電圧が変化する２値（論理レベル０又は１）の入力信号Ｓｉ０Ｌｘ１を受ける。レベルシフタ９０ｘ＿１は、入力信号Ｓｉ０Ｌｘ１の振幅を高電圧の振幅（ＶＧＬ～ＶＧＨ）にレベルシフトした高電圧入力信号をバッファ部１０Ａｘに供給する。

バッファ部１０Ａｘは、当該高電圧入力信号に応じて、例えば図９Ｂに示す出力信号Ｓｏのような波形を有する出力信号を、出力端子ＴＯｘを介して負荷Ｘに供給する。

駆動設定部２０Ａは、例えば図１に示す駆動設定部２０と同様に設定信号Ｃｓを生成し、これをバイアス部３０Ａに供給する。更に、駆動設定部２０Ａは、バッファ部１０Ａｙの駆動能力を設定する、夫々が例えば２ビットからなる駆動能力制御信号Ｐｃｔｌ１及びＰｃｔｌ２を夫々レベルシフタ９７ｙ＿１及び９７ｙ＿２に供給する。

レベルシフタ９７ｙ＿１は、当該駆動能力制御信号Ｐｃｔｌ１の振幅を高電圧の振幅（ＶＧＬ～ＶＧＨ）にレベルシフトした２ビットの駆動能力制御信号Ｐｃ１を生成し、これをバッファ部１０Ａｙに供給する。

レベルシフタ９７ｙ＿２は、駆動能力制御信号Ｐｃｔｌ２の振幅を高電圧の振幅（ＶＧＬ～ＶＧＨ）にレベルシフトした２ビットの駆動能力制御信号Ｐｃ２を生成し、これをバッファ部１０Ａｙに供給する。

レベルシフタ９０ｙ＿１は、負荷Ｙを駆動するための入力信号として低電圧の振幅（ＶＳＳ～ＶＤＤ）で電圧が変化する２値（論理レベル０又は１）の入力信号Ｓｉ０Ｌｙ１を受ける。レベルシフタ９０ｘ＿１は、入力信号Ｓｉ０Ｌｙ１の振幅を高電圧の振幅（ＶＧＬ～ＶＧＨ）にレベルシフトした高電圧入力信号をバッファ部１０Ａｘに供給する。

バッファ部１０Ａｙは、当該高電圧入力信号に応じて、例えば図９Ｂに示す出力信号Ｓｏのような波形を有する出力信号を、出力端子ＴＯｙを介して負荷Ｙに供給する。

尚、バッファ部１０Ａｙは、高電圧素子で構成され、高圧電源電圧範囲（ＶＧＬ～ＶＧＨ）で動作する以下の高電圧素子から構成される。

すなわち、バッファ部１０Ａｙは、Ｐチャネル型のトランジスタ１１ｙ及びＮチャネル型のトランジスタ１２ｙからなる出力段と、これらトランジスタ１１ｙ及び１２ｙ各々のゲート電圧を制御する出力制御部１９Ａｙと、を備える。なお、出力制御部１９Ａｙは、インバータ１３Ａｙ及び１４Ａｙ、放電速度制御部１９Ａｙ１及び充電速度制御部１９Ａｙ２を含む。

インバータ１３Ａｙは、Ｎチャネル型のトランジスタ１３ｙｎ及びＰチャネル型のトランジスタ１３ｙｐで構成され、インバータ１４Ａｙは、Ｎチャネル型のトランジスタ１４ｙｎ及びＰチャネル型のトランジスタ１４ｙｐで構成される。インバータ１３Ａｙ及び１４Ａｙは共に、レベルシフタ９０ｙ＿１によって高圧電源電圧の振幅ＶＧＬ～ＶＧＨにレベルシフトされた高圧の入力信号を夫々のゲートで受ける。インバータ１３Ａｙのトランジスタ１３ｙｐのソースは正側電源端子に接続されて電源電圧ＶＧＨを受け、トランジスタ１３ｙｎのソースは充電速度制御部１９Ａｙ２に接続されている。インバータ１４Ａｙのトランジスタ１４ｙｎのソースは負側電源端子に接続されて電源電圧ＶＧＬを受け、トランジスタ１４ｙｐのソースは放電速度制御部１９Ａｙ１に接続されている。

放電速度制御部１９Ａｙ１は、駆動能力制御信号Ｐｃ１に応じて、出力端子ＴＯｙに接続されている負荷Ｙに対する放電速度を制御する。放電速度制御部１９Ａｙ１は、スイッチ素子８４、８５及びＰチャネル型のトランジスタ８１～８３を含む。

トランジスタ８１～８３各々のソースには電源電圧ＶＧＨが印加されており、それぞれのゲートにはバイアス電圧ＶＢＰが印加されている。トランジスタ８１のドレインがインバータ１４のトランジスタ１４ｐのソースに接続されており、トランジスタ８２及び８３のドレインは、それぞれスイッチ素子８４及び８５を介してこのトランジスタ１４ｐのソースに接続されている。

なお、トランジスタ８１～８３各々のサイズ（Ｗ／Ｌ）比は、例えばトランジスタ８１及び８２の大きさを１とした場合、
１：１：２
である。

スイッチ素子８４は、駆動能力制御信号Ｐｃ１の第１ビットに応じてオン状態またはオフ状態に設定され、オン状態時にはトランジスタ８２のドレインをインバータ１４Ａｙのトランジスタ１４ｙｐのソースに接続する。

スイッチ素子８５は、駆動能力制御信号Ｐｃ１の第２ビットに応じてオン状態またはオフ状態に設定され、オン状態時にはトランジスタ８３のドレインをインバータ１４Ａｙのトランジスタ１４ｙｐのソースに接続する。

図１５Ａは、駆動能力制御信号Ｐｃ１に応じたスイッチ素子８４及び８５の状態と、放電速度制御部１９Ａｙ１が流す電流の大きさ（比率）を表す図である。

放電速度制御部１９Ａｙ１は、図１５Ａに示すような駆動能力制御信号Ｐｃ１に基づくスイッチ素子８４及び８５のオン及びオフ状態の組み合わせによって、トランジスタ１２ｙがオン状態遷移時にノードｎ２ｙへ供給する電流の大きさを４段階（設定１～４）で切替可能にしている。この際、当該電流が大きいほど、負荷Ｙに対する放電速度が速くなる。一方、当該電流が小さいほど、負荷Ｙに対する放電速度が遅くなる。

上記した構成により、放電速度制御部１９Ａｙ１は、バイアス電圧ＶＢＰを受けてノードｎ２ｙへ供給する電流値を、駆動能力制御信号Ｐｃ１により切り替えることができる。これにより、バッファ部１０Ａｙは、トランジスタ１２ｙを介して行われる負荷Ｙの放電時の速度を調整し、ＥＭＩ低減と負荷Ｙへの出力波形とを最適化することができる。

充電速度制御部１９Ａｙ２は、駆動能力制御信号Ｐｃ２に応じて、出力端子ＴＯｙに接続されている負荷Ｙに対する充電速度を制御する。充電速度制御部１９Ａｙ２は、スイッチ素子９５、９６及びＰチャネル型のトランジスタ９１～９３を含む。

トランジスタ９１～９３各々のソースには電源電圧ＶＧＬが印加されており、それぞれのゲートにはバイアス電圧ＶＢＮが印加されている。トランジスタ９１のドレインがインバータ１３Ａｙのトランジスタ１３ｙｎのソースに接続されており、トランジスタ９２及び９３のドレインは、それぞれスイッチ素子９５及び９６を介してこのトランジスタ１３ｙｎのソースに接続されている。

なお、トランジスタ９１～９３各々のサイズ（Ｗ／Ｌ）比は、例えばトランジスタ９１及び９２の大きさを１とした場合、
１：１：２
である。

スイッチ素子９５は、駆動能力制御信号Ｐｃ２の第１ビットに応じてオン状態またはオフ状態に設定され、オン状態時にはトランジスタ９２のドレインをインバータ１３Ａｙのトランジスタ１３ｙｎのソースに接続する。

スイッチ素子９６は、駆動能力制御信号Ｐｃ２の第２ビットに応じてオン状態またはオフ状態に設定され、オン状態時にはトランジスタ９３のドレインをインバータ１３Ａｙのトランジスタ１３ｙｎのソースに接続する。

図１５Ｂは、駆動能力制御信号Ｐｃ２に応じたスイッチ素子９５及び９６の状態と、この状態に伴い充電速度制御部１９Ａｙ２が流す電流の大きさ（比率）を表す図である。

充電速度制御部１９Ａｙ２は、図１５Ｂに示すような駆動能力制御信号Ｐｃ２に基づくスイッチ素子９５及び９６のオン及びオフ状態の組み合わせによって、トランジスタ１１ｙがオン状態遷移時にノードｎ１ｙから引き抜く電流の大きさを４段階（設定１～４）に切替可能にしている。この際、当該電流が大きいほど、負荷Ｙに対する充電速度が速くなる。一方、当該電流が小さいほど、負荷Ｙに対する充電速度が遅くなる。

上記した構成により、充電速度制御部１９Ａｙ２は、バイアス電圧ＶＢＮを受けてノードｎ１ｙから引き抜く電流値を、駆動能力制御信号Ｐｃ２により切り替えることができる。これにより、バッファ部１０Ａｙは、トランジスタ１１ｙを介して行われる負荷Ｙの充電時の速度を調整し、ＥＭＩ低減と負荷Ｙへの出力波形とを最適化することができる。

よって、放電速度制御部１９Ａｙ１及び充電速度制御部１９Ａｙ２を備えたバッファ部１０Ａｙでは、駆動能力制御信号（Ｐｃｔｌ１、Ｐｃｔｌ２）によって自身の電流駆動能力を調整することで、バイアス部３０Ａを共有しつつも、負荷Ｘとは異なる電流駆動能力が要求される負荷Ｙに対しても適切な駆動を行うことが可能となる。

なお、図１４に示す一例では、一対のバッファ部１０Ａｘ及び１０Ａｙを１系統のバイアス部３０Ａで共有しているが、複数のバッファ部１０Ａｘ及び複数のバッファ部１０Ａｙを１系統のバイアス部３０Ａで共有しても良い。

図１６は、かかる点に鑑みて為された多出力バッファ装置の更に他の一例としての多出力バッファ装置２００Ｃの構成を示すブロック図である。

図１６に示すように、多出力バッファ装置２００Ｂは、夫々が図１４に示すバッファ部１０Ａｘと同一構成からなるバッファ部１０ｘ＿１～１０ｘ＿Ｍ（Ｍは２以上の整数）と、図１４に示すバッファ部１０Ａｙと同一構成からなるバッファ部１０ｙ＿１～１０ｙ＿Ｆ（Ｆは２以上の整数）と、を含む。

更に、多出力バッファ装置２００Ｂは、入力信号Ｓｉ０Ｌｘ＿１～Ｓｉ０Ｌｘ＿Ｍを個別に受ける入力端子Ｔｉ０ｘ＿１～Ｔｉ０ｘ＿Ｍと、入力信号Ｓｉ０Ｌｙ＿１～Ｓｉ０Ｌｙ＿Ｆを個別に受ける入力端子Ｔｉ０ｙ＿１～Ｔｉ０ｙ＿Ｆと、レベルシフタ９０ｘ＿１～９０ｘ＿Ｍと、レベルシフタ９０ｙ＿１～９０ｙ＿Ｆと、を有する。

レベルシフタ９０ｘ＿１～９０ｘ＿Ｍは、入力信号Ｓｉ０Ｌｘ＿１～Ｓｉ０Ｌｘ＿Ｍに対して個別に夫々の振幅を高電圧の振幅（ＶＧＬ～ＶＧＨ）にレベルシフトした高電圧の入力信号を生成し、夫々をバッファ部１０ｘ＿１～１０ｘ＿Ｍに供給する。レベルシフタ９０ｙ＿１～９０ｙ＿Ｆは、入力信号Ｓｉ０Ｌｙ＿１～Ｓｉ０Ｌｙ＿Ｆに対して個別に夫々の振幅を高電圧の振幅（ＶＧＬ～ＶＧＨ）にレベルシフトした高電圧の入力信号を生成し、夫々をバッファ部１０ｙ＿１～１０ｙ＿Ｆに供給する。

尚、図１６に示す駆動設定部２０Ａ、レベルシフタ９７ｙ＿１及び９７ｙ＿２、及びバイアス部３０Ａ（３０Ｂ、３０Ｃ）については、前述したものと同一であるので、その動作説明については省略する。

ただし、多出力バッファ装置２００Ｂでは、バイアス部３０Ａ（３０Ｂ、３０Ｃ）が生成したバイアス電圧ＶＢＰ及びＶＢＮを全てのバッファ部１０ｘ＿１～１０ｘ＿Ｍ、バッファ部１０ｙ＿１～１０ｙ＿Ｆに供給する。また、レベルシフタ９７ｙ＿１は、生成した駆動能力制御信号Ｐｃ１をバッファ部１０ｙ＿１～１０ｙ＿Ｆに供給し、レベルシフタ９７ｙ＿２は、生成した駆動能力制御信号Ｐｃ２をバッファ部１０ｙ＿１～１０ｙ＿Ｆに供給する。

図１７は、図１４に示す多出力バッファ装置２００Ｂを含む時分割駆動型の表示装置６００の概略構成を示すブロック図である。

表示装置６００は、データドライバ１２０Ｂと、画面の水平方向に沿って配置されているゲート線ＧＬ１～ＧＬｒ（ｒは２以上の整数）及び各ゲート線に交叉して配置されているデータ線ＤＬ１～ＤＬｍ（ｍは２以上の整数）を有する表示パネル１５０Ａと、を含む。尚、表示装置６００は、データ線ＤＬ１～ＤＬｍを例えば３本毎にグループ化し、そのグループの各々内で１水平走査期間内で３つのデータ線を１つずつ時分割にて駆動する時分割駆動方式を採用している。また、表示パネル１５０Ａには、ゲート線ＧＬ１～ＧＬｒの各々とデータ線ＤＬ１～ＤＬｍ各々との交叉部に、各画素を担う表示セル１５４が形成されている。

更に、表示パネル１５０Ａ上には、走査ドライバ１１０＿１及び１１０＿２と、マルチプレクサＭＸ１～ＭＸｋ（ｋは２以上の整数）と、が配置されている。

走査ドライバ１１０＿１は、ゲート線ＧＬ１～ＧＬｒ各々の一端に接続されており、走査ドライバ１１０＿２は、ゲート線ＧＬ１～ＧＬｒ各々の他端に接続されている。走査ドライバ１１０＿１は、データドライバ１２０Ｂから供給されたゲート線タイミング信号群ＧＳにて示されるタイミングでゲート選択信号を生成し、ゲート線ＧＬ１～ＧＬｒ各々の一端に順に供給する。走査ドライバ１１０＿２は、データドライバ１２０Ｂから供給されたゲート線タイミング信号群ＧＳにて示されるタイミングでゲート選択信号を生成し、ゲート線ＧＬ１～ＧＬｒ各々の他端に順に供給する。

マルチプレクサＭＸ１～ＭＸｋの各々は、データドライバ１２０Ｂから各画素に対応した階調電圧信号Ｄｓ１～Ｄｓｋを個別に受ける１つの入力端と、データ線ＤＬ１～ＤＬｍのうちの同一グループの３つのデータ線に接続されている３つの出力端と、この入力端と３つの出力端各々との間を個別に接続又は遮断するスイッチＳＷ１～ＳＷ３を含む。スイッチＳＷ１～ＳＷ３は、データドライバ１２０Ｂから供給されたデータ線選択信号Ｓａ、Ｓｂ、Ｓｃによって、順次択一的にオン状態に設定される。

データドライバ１２０Ｂは、半導体ＩＣチップからなり、駆動設定部２０Ａ、電源電圧生成部９０、階調電圧出力部１２５、制御バッファ部ＢＵ１及びＢＵ２を含む。データドライバ１２０Ｂは、例えば単一又は複数の半導体チップからなり、その外部から、映像データ信号ＶＤＳ及び各種制御信号を受ける。

図１８は、表示装置６００のデータドライバ１２０Ｂ内の駆動設定部２０Ａ、制御バッファ部ＢＵ１及びＢＵ２の配置位置の一例を表す図である。

図１８に示すように、データドライバ１２０Ｂは、表示パネル１５０Ａのゲート線の伸張方向に沿った長辺を有する矩形状の平面領域を有し、その中央部に駆動設定部２０Ａが配置されており、当該駆動設定部２０Ａを挟む長手方向の一端及び他端には夫々制御バッファ部ＢＵ１及びＢＵ２が配置されている。

駆動設定部２０Ａは、映像データ信号ＶＤＳに基づき各画素の輝度レベルを表す映像データ片の系列を取得して階調電圧出力部１２５（図１８では記載省略）に供給する。

また、駆動設定部２０Ａは、マルチプレクサＭＸ１～ＭＸｋ各々のスイッチＳＷ１～ＳＷ３を順に択一的にオン状態に設定する第１～第３のデータ線切替信号、及びゲート線を選択するタイミングを示すゲート線タイミング信号の基となる制御信号群を、制御バッファ部ＢＵ１及びＢＵ２に供給する。

更に、駆動設定部２０Ａは、駆動能力制御部、基準電流生成部及び活性・不活性制御部を含む。

駆動能力制御部は、夫々が、上記した設定信号Ｃｓと共に駆動能力制御信号Ｐｃｔｌ１及びＰｃｔｌ２を含む設定信号Ｃｓ＿Ｌ及びＣｓ＿Ｒを生成し、この設定信号Ｃｓ＿Ｌを制御バッファ部ＢＵ１に供給し且つ設定信号Ｃｓ＿Ｒを制御バッファ部ＢＵ２に供給する。

基準電流生成部は、２系統の基準電流Ｉｓ＿Ｌ及びＩｓ＿Ｒを生成し、基準電流Ｉｓ＿Ｌを制御バッファ部ＢＵ１に供給すると共に基準電流Ｉｓ＿Ｒを制御バッファ部ＢＵ２に供給する。

活性・不活性制御部は、制御バッファ部ＢＵ１、ＢＵ２を個別に活性化又は不活性化のいずれの状態に設定するのかを示す活性・非活性制御信号Ｅｎ＿Ｌ及びＥｎ＿Ｒを生成し、活性・非活性制御信号Ｅｎ＿Ｌを制御バッファ部ＢＵ１に供給すると共に、活性・非活性制御信号Ｅｎ＿Ｒを制御バッファ部ＢＵ２に供給する。図１７に示すように、表示パネル１５０Ａを１つのデータドライバ１２０Ｂで駆動する場合、活性・不活性制御部は、制御バッファ部ＢＵ１、ＢＵ２を共に活性とする活性・非活性制御信号Ｅｎ＿Ｌ及びＥｎ＿Ｒを出力する。一方、表示パネル１５０Ａを複数個のデータドライバ１２０Ｂを用いて駆動する場合、表示パネル１５０Ａの走査ドライバ１１０＿１に最も近いデータドライバの活性・不活性制御部は、制御バッファ部ＢＵ１、ＢＵ２をそれぞれ活性、非活性とする活性・非活性制御信号Ｅｎ＿Ｌ及びＥｎ＿Ｒを出力する。また、表示パネル１５０Ａの走査ドライバ１１０＿２に最も近いデータドライバの活性・不活性制御部は、制御バッファ部ＢＵ１、ＢＵ２をそれぞれ非活性、活性とする活性・非活性制御信号Ｅｎ＿Ｌ及びＥｎ＿Ｒを出力する。更に、表示パネル１５０Ａを駆動するデータドライバが３個以上の場合、両端以外のデータドライバの両端活性・不活性制御部は、制御バッファ部ＢＵ１、ＢＵ２を共に非活性とする活性・非活性制御信号Ｅｎ＿Ｌ及びＥｎ＿Ｒを出力する。

電源電圧生成部９０は、外部電源電圧を受け、当該外部電源電圧に基づき各モジュールを動作させる各種の電源電圧を生成し、駆動設定部２０Ａ、階調電圧出力部１２５、制御バッファ部ＢＵ１及びＢＵ２に供給する。

階調電圧出力部１２５は、駆動設定部２０Ａから供給された映像データの系列によって表される各画素の輝度レベルに対応した電圧値を有する階調電圧信号Ｄｓ１～Ｄｓｋを生成し、夫々をマルチプレクサＭＸ１～ＭＸｋ各々の入力端に供給する。

制御バッファ部ＢＵ１及びＢＵ２の各々は、図１４に示すバイアス部３０Ａと、夫々が図１４に示すバッファ部１０Ａｘの複数からなる多出力バッファ１０Ｎｘと、夫々が図１４に示すバッファ部１０Ａｙの複数からなる多出力バッファ１０Ｎｙと、を含む。

制御バッファ部ＢＵ１及びＢＵ２各々のバイアス部３０Ａは、電流駆動能力を設定するための共通のバイアス電圧ＶＢＰ及びＶＢＮを多出力バッファ１０Ｎｘ及び１０Ｎｙに供給する。

制御バッファ部ＢＵ１及びＢＵ２各々の多出力バッファ１０Ｎｘは、バイアス電圧ＶＢＰ及びＶＢＮに基づく電流駆動能力に設定される。この際、制御バッファ部ＢＵ１の多出力バッファ１０Ｎｘは、ゲート線を選択するタイミングを示すゲート線タイミング信号群ＧＳを生成し、負荷としての走査ドライバ１１０＿１に供給する。また、制御バッファ部ＢＵ２の多出力バッファ１０Ｎｘは、ゲート線を選択するタイミングを示すゲート線タイミング信号群ＧＳを生成し、負荷としての走査ドライバ１１０＿２に供給する。

制御バッファ部ＢＵ１及びＢＵ２各々の多出力バッファ１０Ｎｙは、バイアス電圧ＶＢＰ及びＶＢＮ、及び駆動能力制御信号（Ｐｃｔｌ１、Ｐｃｔｌ２）に基づく電流駆動能力に設定される。制御バッファ部ＢＵ１の多出力バッファ１０Ｎｙは、マルチプレクサＭＸ１～ＭＸｋの各々に対して、夫々に接続されている３つのデータ線を順に択一的に選択させるデータ線選択信号Ｓａ、Ｓｂ、Ｓｃを生成する。

尚、制御バッファ部ＢＵ１の多出力バッファ１０Ｎｙは、図１７に示すように、表示パネル１５０Ａの水平走査方向に夫々伸張して配置されている３つの配線各々の左端部側から、データ線選択信号Ｓａ、Ｓｂ、Ｓｃを、負荷としてのマルチプレクサＭＸ１～ＭＸｋに供給する。制御バッファ部ＢＵ２の多出力バッファ１０Ｎｙは、図１７に示すように、表示パネル１５０Ａの水平走査方向に夫々伸張して配置されている３つの配線各々の右端部側から、データ線選択信号Ｓａ、Ｓｂ、Ｓｃを、負荷としてのマルチプレクサＭＸ１～ＭＸｋに供給する。

このように、図１７に示すような時分割駆動型の表示装置では、図１４に示す多出力バッファ装置２００Ｂを適用することで、互いに異なる電流駆動能力が要求される２系統の負荷（走査ドライバ、マルチプレクサ）の駆動を行うことが可能となる。

１０Ａ、１０Ｂ、１０Ｃ バッファ部
１１、１２、１５、１６ トランジスタ
１３、１４ インバータ
２０ 駆動設定部
３０Ａ、３０Ｂ、３０Ｃ バイアス部
９０～９２ レベルシフタ

Claims (19)

1. 入力信号を増幅した出力信号を出力端子から出力する出力バッファ回路であって、
   自身のゲートで受けた前記入力信号の電圧に応じてオン状態となった場合に第１の高圧電源電圧を前記出力端子に供給する第１導電型の第１のトランジスタと、
   自身のゲートで受けた前記入力信号の電圧に応じてオン状態となった場合に前記第１の高圧電源電圧より低い第２の高圧電源電圧を前記出力端子に供給する第２導電型の第２のトランジスタと、
   バイアス電圧を生成するバイアス部と、
   前記入力信号の電圧変化時に、前記第１のトランジスタ及び前記第２のトランジスタのうちでオン状態にあるトランジスタのゲートの電圧を前記入力信号の電圧変化に応じた変化速度で変化させることで前記オン状態にあるトランジスタをオフ状態に遷移させると共に、前記第１のトランジスタ及び前記第２のトランジスタのうちでオフ状態にあるトランジスタのゲートの電圧を前記バイアス電圧により制御される電流値に基づく変化速度で変化させることで前記オフ状態にあるトランジスタをオン状態に至らせる出力制御部と、
   前記バイアス電圧の電圧値を指定しその電圧値に設定するための設定信号を生成する駆動設定部と、を含み、
   前記バイアス部は、
   前記第１の高圧電源電圧以下の電圧値を有する第１の低圧電源電圧、及び前記第２の高圧電源電圧以上の電圧値を有する第２の低圧電源電圧を受けて動作し、前記バイアス電圧の電圧値を前記設定信号に基づく電圧値に設定するバイアス変調部を含むことを特徴とする出力バッファ回路。
2. 前記バイアス部は、前記第１の高圧電源電圧及び前記第２の高圧電源電圧の影響を排除して前記バイアス変調部の出力に掛かる電圧が前記第２の低圧電源電圧から前記第１の低圧電源電圧までの低圧電源電圧範囲に収まるように制御する耐圧保護部と、を含むことを特徴とする請求項１に記載の出力バッファ回路。
3. 前記バイアス変調部は、前記設定信号に対応した電流値を有する電流を生成する電流源を含み、
   前記バイアス部は、前記電流を電圧に変換し、変換した電圧を前記バイアス電圧として出力する電流電圧変換部を含むことを特徴とする請求項１に記載の出力バッファ回路。
4. 前記バイアス変調部は、前記設定信号に基づき前記低圧電源電圧範囲内の電圧値を有する電圧を生成しこれを前記バイアス電圧として出力することを特徴とする請求項１に記載の出力バッファ回路。
5. 前記バイアス変調部は、
   複数の参照電圧を生成する参照電圧生成部と、
   前記複数の参照電圧のうちから前記設定信号に基づく参照電圧を選択し、この選択した参照電圧を前記バイアス電圧として出力するＤＡ変換部と、を含むことを特徴とする請求項３に記載の出力バッファ回路。
6. 前記バイアス変調部は、前記設定信号に基づき前記低圧電源電圧範囲内の電圧値を有する電圧を生成し、
   前記バイアス部は、
   前記バイアス変調部で生成された前記電圧を、前記第２の高圧電源電圧から前記第１の高圧電源電圧までの高圧電源電圧範囲内の電圧に増幅した増幅電圧を前記バイアス電圧として出力するアンプを含むことを特徴とする請求項１に記載の出力バッファ回路。
7. 前記第１の低圧電源電圧が前記第１の高圧電源電圧より小さく且つ前記第２の低圧電源電圧が前記第２の高圧電源電圧以上である、又は、前記第１の低圧電源電圧が前記第１の高圧電源電圧以下であり且つ前記第２の低圧電源電圧が前記第２の高圧電源電圧より大きいことを特徴とする請求項１に記載の出力バッファ回路。
8. 前記バイアス部は、前記バイアス電圧として一対の第１のバイアス電圧及び第２のバイアス電圧を生成し、
   前記出力制御部は、
   前記第１のトランジスタのゲートに第１の電圧を供給する第１のノードと、
   前記第２のトランジスタのゲートに第２の電圧を供給する第２のノードと、
   前記入力信号をゲートで受け、前記入力信号に応じてオン状態となった場合に第１の電源電圧を前記第１のノードに供給し、前記第１のトランジスタをオフ状態に遷移させる第１導電型の第３のトランジスタと、
   前記入力信号をゲートで受け、前記入力信号に応じてオン状態となった場合に第２の電源電圧を前記第２のノードに供給し、前記第２のトランジスタをオフ状態に遷移させる第２導電型の第４のトランジスタと、
   前記第１のバイアス電圧をゲートで受け、前記入力信号の電圧変化に応じて活性化された場合に、前記第１のバイアス電圧により制御される電流値に基づく変化速度で前記第１のノードの前記第１の電圧を前記第２の電源電圧側へ変化させて前記第１のトランジスタをオン状態に遷移させる、第２導電型の第５のトランジスタと、
   前記第２のバイアス電圧をゲートで受け、前記入力信号の電圧変化に応じて活性化された場合に、前記第２のバイアス電圧により制御される電流値に基づく変化速度で前記第２のノードの前記第２の電圧を前記第１の電源電圧側へ変化させて前記第２のトランジスタをオン状態に遷移させる、第１導電型の第６のトランジスタと、を有することを特徴とする請求項１～７のいずれか１に記載の出力バッファ回路。
9. 前記バイアス部は、前記バイアス電圧として一対の第１のバイアス電圧及び第２のバイアス電圧を生成し、
   前記出力制御部は、
   自身の正側電源端子で前記第１の高圧電源電圧を受け、前記入力信号の位相を反転させた信号の電圧を前記第１のトランジスタのゲートに供給する第１のインバータと、
   前記第１のインバータの負側電源端子にドレインが接続されており、前記第２の高圧電源電圧をソースで受けると共に前記第１のバイアス電圧をゲートで受ける第２導電型の第３のトランジスタと、
   自身の負側電源端子で前記第２の高圧電源電圧を受け、前記入力信号の位相を反転させた信号の電圧を前記第２のトランジスタのゲートに供給する第２のインバータと、
   前記第２のインバータの正側電源端子にドレインが接続されており、前記第１の高圧電源電圧をソースで受けると共に前記第２のバイアス電圧をゲートで受ける第１導電型の第４のトランジスタと、を含むことを特徴とする請求項１～７のいずれか１に記載の出力バッファ回路。
10. 前記バイアス部は、前記バイアス電圧として一対の第１のバイアス電圧及び第２のバイアス電圧を生成し、
    前記出力制御部は、
    前記入力信号をゲートで受け、前記入力信号に応じてオン状態となった場合に前記第１の高圧電源電圧を、前記第１のトランジスタのゲートに接続されている第１のノードに供給する第１導電型の第３のトランジスタと、
    前記入力信号をゲートで受け、前記入力信号に応じてオン状態となった場合に前記第２の高圧電源電圧を、前記第２のトランジスタのゲートに接続されている第２のノードに供給する第２導電型の第４のトランジスタと、
    前記第１のバイアス電圧をゲートで受け、ソースが前記第２のノードに接続されておりドレインが前記第１のノードに接続されている第２導電型の第５のトランジスタと、
    前記第２のバイアス電圧をゲートで受け、ソースが前記第１のノードに接続されておりドレインが前記第２のノードに接続されている第１導電型の第６のトランジスタと、を含むことを特徴とする請求項１～７のいずれか１に記載の出力バッファ回路。
11. 前記バイアス部は、前記バイアス電圧として一対の第１のバイアス電圧及び第２のバイアス電圧を生成し、
    前記入力信号は、第１の入力信号、及び前記第１の入力信号に対して電圧の立上りタイミングが早く且つ立下りタイミングが遅い第２の入力信号であり、
    前記出力制御部は、
    自身の正側電源端子で前記第１の高圧電源電圧を受け、前記第１の入力信号の位相を反転させた信号の電圧を前記第１のトランジスタのゲートに供給する第１のインバータと、
    前記第１のインバータの負側電源端子にドレインが接続されており、前記第２の高圧電源電圧をソースで受けると共に前記第１のバイアス電圧をゲートで受ける第２導電型の第３のトランジスタと、
    自身の負側電源端子で前記第２の高圧電源電圧を受け、前記第２の入力信号の位相を反転させた信号の電圧を前記第２のトランジスタのゲートに供給する第２のインバータと、
    前記第２のインバータの正側電源端子にドレインが接続されており、前記第１の高圧電源電圧をソースで受けると共に前記第２のバイアス電圧をゲートで受ける第１導電型の第４のトランジスタと、を含むことを特徴とする請求項１～７のいずれか１に記載の出力バッファ回路。
12. 第１～第Ｍ（Ｍは２以上の整数）の入力信号を増幅した第１～第Ｍの出力信号を出力する出力バッファ回路であって、
    バイアス電圧を生成するバイアス部と、
    前記バイアス電圧の電圧値を指定しその電圧値に設定するための設定信号を生成する駆動設定部と、
    前記第１～第Ｍの入力信号を個別に受け、夫々の出力端子を介して前記第１～第Ｍの出力信号を出力する第１～第Ｍのバッファ部と、を含み、
    前記第１～第Ｍのバッファ部の各々は、
    自身のゲートで受けた前記入力信号の電圧に応じてオン状態となった場合に第１の高圧電源電圧を自身の前記出力端子に供給する第１導電型の第１のトランジスタと、
    自身のゲートで受けた前記入力信号の電圧に応じてオン状態となった場合に前記第１の高圧電源電圧より低い第２の高圧電源電圧を自身の前記出力端子に供給する第２導電型の第２のトランジスタと、
    前記入力信号の電圧変化時に、前記第１のトランジスタ及び前記第２のトランジスタのうちでオン状態にあるトランジスタのゲートの電圧を前記入力信号の電圧変化に応じた変化速度で変化させることで前記オン状態にあるトランジスタをオフ状態に遷移させると共に、前記第１のトランジスタ及び前記第２のトランジスタのうちでオフ状態にあるトランジスタのゲートの電圧を前記バイアス電圧により制御される電流値に基づく変化速度で変化させることで前記オフ状態にあるトランジスタをオン状態に至らせる出力制御部と、を含み、
    前記バイアス部は、
    前記第１～第Ｍのバッファ部の各々に対して共有されて設けられ、
    前記第１の高圧電源電圧未満又は前記第１の高圧電源電圧以下の電圧値を有する第１の低圧電源電圧、及び前記第２の高圧電源電圧より高い又は前記第２の高圧電源電圧以上の電圧値を有する第２の低圧電源電圧を受けて動作し、前記バイアス電圧の電圧値を前記設定信号に基づく電圧値に設定するバイアス変調部を含み、前記バイアス変調部で設定された電圧値を有する前記バイアス電圧を前記第１～第Ｍのバッファ部の各々へ供給することを特徴とする出力バッファ回路。
13. 画面の水平方向に沿って配置されている複数の走査線、前記複数の走査線に交叉して配置されている複数のデータ線を含む表示パネルを映像信号に応じて駆動する表示ドライバであって、
    前記映像信号に基づき複数の駆動信号を生成して前記複数のデータ線に供給するデータドライバと、
    前記複数の走査線を複数の走査タイミング信号に応じたタイミングで駆動する走査ドライバと、を有し、
    前記データドライバは、前記複数の走査タイミング信号を出力する走査制御信号出力回路を含み、
    前記走査制御信号出力回路は、請求項１２に記載の出力バッファ回路からなることを特徴とする表示ドライバ。
14. 画面の水平方向に沿って配置されている複数の走査線、及び前記複数の走査線に交叉して配置されている複数のデータ線を含むパッシブマトリクス型の表示パネルを映像信号に応じて駆動する表示ドライバであって、
    前記映像信号にて示される各画素の輝度レベルに対応したパルス幅を有する複数の駆動パルス信号を複数のデータ線に出力する第１の出力バッファ部を含むデータドライバと、
    複数の走査パルス信号を前記複数の走査線に出力する第２の出力バッファ部を含む走査ドライバと、を含み、
    前記第１の出力バッファ部及び前記第２の出力バッファ部は、請求項１２に記載の出力バッファ回路からなることを特徴とする表示ドライバ。
15. 画面の水平方向に沿って配置されている複数の走査線、前記複数の走査線に交叉して配置されている複数のデータ線を含む表示パネルと、映像信号に応じて前記表示パネルを駆動する表示ドライバと、を有する表示装置であって、
    前記表示ドライバは、
    前記複数の走査線を複数の走査タイミング信号に応じたタイミングで駆動する走査ドライバと、
    前記映像信号に基づき複数の駆動信号を生成して前記複数のデータ線に供給し、前記複数の走査タイミング信号を出力する走査制御信号出力回路を含むデータドライバと、を有し、
    前記走査制御信号出力回路は、請求項１２に記載の出力バッファ回路からなることを特徴とする表示装置。
16. 前記第１～第Ｍのバッファ部のうちの少なくとも１のバッファ部の前記出力制御部は、互いに並列に接続されており且つ夫々のゲートで前記バイアス電圧を受けて前記バイアス電圧に対応した電流の合成電流により前記電流値を生成する複数のトランジスタを含む充放電速度制御部を有し、
    前記充放電速度制御部は、駆動能力制御信号を受け、前記駆動能力制御信号に従って前記複数のトランジスタの各々を個別に活性化又は非活性化させることで前記合成電流の前記電流値を変化させることを特徴とする請求項１２に記載の出力バッファ回路。
17. 前記出力制御部は、
    前記入力信号に対応した電圧を第１の電圧として前記第１のトランジスタのゲートに供給する第１のノードと、
    前記入力信号に対応した電圧を第２の電圧として前記第２のトランジスタのゲートに供給する第２のノードと、を含み、
    前記充放電速度制御部は、前記第１のトランジスタのオン状態時に前記バイアス電圧に対応した前記合成電流を前記第１のノードから引き抜く一方、前記第２のトランジスタのオン状態時には前記バイアス電圧に対応した前記合成電流を前記第２のノードに供給することを特徴とする請求項１６に記載の出力バッファ回路。
18. 表示画面の水平方向に沿って伸張する第１～第ｍ（ｍは２以上の整数）のデータ線及び前記表示画面の垂直方向に沿って伸張する複数のゲート線と、ゲートタイミング信号を受け前記ゲートタイミング信号に応じたタイミングでゲート選択信号を前記複数のゲート線の各々に供給する走査ドライバと、前記第１～第ｍのデータ線のｊ（ｊは２以上の整数）個毎に設けられており、夫々が１つの入力端を有し、データ線選択信号に応じて前記ｊ個のデータ線の各々を順次択一的に前記１つの入力端に接続する（ｍ／ｊ）個のマルチプレクサと、を含む表示パネルを、映像データ信号に応じて駆動するデータドライバであって、
    前記映像データ信号に基づき各画素の輝度レベルに対応した電圧値を有する（ｍ／ｊ）個の階調電圧信号を生成し、夫々を前記（ｍ／ｊ）個のマルチプレクサ各々の前記入力端に供給する階調電圧出力部と、
    前記駆動能力制御信号を生成する駆動設定部と、
    請求項１６に記載の前記出力バッファ回路と、を含み、
    前記出力バッファ回路は、前記第１～第Ｍの出力信号のうちの所定個の出力信号を前記ゲートタイミング信号として前記出力端子から出力すると共に、前記第１～第Ｍの出力信号のうちの前記所定個の出力信号を除く他の出力信号を前記データ線選択信号として前記出力端子から出力し、
    前記データドライバを構成する半導体ＩＣチップ内にける、前記半導体ＩＣチップの長手方向における一端及び他端の各々に前記バイアス部及び複数の前記バッファ部が配置されており、半導体ＩＣチップ内の中央部に前記駆動設定部が配置されていることを特徴とするデータドライバ。
19. 表示画面の水平方向に沿って伸張する第１～第ｍ（ｍは２以上の整数）のデータ線及び前記表示画面の垂直方向に沿って伸張する複数のゲート線と、ゲートタイミング信号を受け前記ゲートタイミング信号に応じたタイミングでゲート選択信号を前記複数のゲート線の各々に供給する走査ドライバと、前記第１～第ｍのデータ線のｊ（ｊは２以上の整数）個毎に設けられており、夫々が１つの入力端を有し、データ線選択信号に応じて前記ｊ個のデータ線の各々を順次択一的に前記１つの入力端に接続する（ｍ／ｊ）個のマルチプレクサと、を含む表示パネルと、
    映像データ信号に応じて前記表示パネルを駆動するデータドライバと、を有する表示装置であって、
    前記データドライバは、
    前記映像データ信号に基づき各画素の輝度レベルに対応した電圧値を有する（ｍ／ｊ）個の階調電圧信号を生成し、夫々を前記（ｍ／ｊ）個のマルチプレクサ各々の前記入力端に供給する階調電圧出力部と、
    前記駆動能力制御信号を生成する駆動設定部と、
    請求項１６に記載の前記出力バッファ回路と、を含み、
    前記出力バッファ回路は、前記第１～第Ｍの出力信号のうちの所定個の出力信号を前記ゲートタイミング信号として前記出力端子から出力すると共に、前記第１～第Ｍの出力信号のうちの前記所定個の出力信号を除く他の出力信号を前記データ線選択信号として前記出力端子から出力し、
    前記データドライバを構成する半導体ＩＣチップ内にける、前記半導体ＩＣチップの長手方向における一端及び他端の各々に前記バイアス部及び複数の前記バッファ部が配置されており、半導体ＩＣチップ内の中央部に前記駆動設定部が配置されていることを特徴とする表示装置。
    

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