JP2024043155A - メモリデバイス - Google Patents

Abstract

【課題】メモリデバイスの性能を向上させ且つ製造コストを抑制する。【解決手段】実施形態のメモリデバイスは、複数のワード線と、複数のビット線と、複数のトランジスタとを含む。複数のワード線は、各々が第１方向に延伸して設けられ、第２方向に並んでいる。複数のビット線は、各々が第２方向に延伸して設けられ、第１方向に並んでいる。複数のトランジスタは、ゲート端が第１ワード線に接続された複数の第１トランジスタと、ゲート端が第２ワード線に接続された複数の第２トランジスタとを含む。複数の第１トランジスタと、複数の第２トランジスタとは、第１方向において互い違いに配置される。複数のビット線は、第１乃至第４ビット線を含む。第１及び第３ビット線は、第１及び第２トランジスタのそれぞれの他端に接続される。第２及び第４ビット線は、第１又は第２トランジスタの他端に接続される。【選択図】図５

Description

実施形態は、メモリデバイスに関する。

メモリデバイスとして、ＤＲＡＭ（Dynamic Random Access Memory）が知られている。ＤＲＡＭのメモリセルは、キャパシタとトランジスタとを含む。また、ＤＲＡＭのメモリセルに縦型トランジスタを用いたメモリデバイスが知られている。縦型トランジスタは、チャネルとして、半導体基板の主面に対して交差する方向に延びる半導体ピラーを備える。そして、縦型トランジスタでは、半導体ピラーの周囲を覆うゲート電極が、基板主面に沿う方向に延びる配線にて形成される。

特許第３３０２７９６号公報

メモリデバイスの性能を向上させ且つ製造コストを抑制する。

実施形態のメモリデバイスは、複数のワード線と、複数のビット線と、複数のトランジスタと、複数のキャパシタと、プレート線とを含む。複数のワード線は、各々が第１方向に延伸して設けられ、第１方向と交差する第２方向に並んで設けられる。複数のビット線は、各々が第２方向に延伸して設けられ、第１方向に並んで設けられる。複数のトランジスタは、各々が第１方向及び第２方向と交差する第３方向に延伸して設けられたチャネルを有する。複数のキャパシタのそれぞれの一方電極が複数のトランジスタのそれぞれの一端にそれぞれ接続される。プレート線は、複数のキャパシタのそれぞれの他方電極に接続される。複数のトランジスタは、ゲート端が複数のワード線に含まれた第１ワード線に接続された複数の第１トランジスタと、ゲート端が複数のワード線に含まれ且つ第１ワード線と隣り合う第２ワード線に接続された複数の第２トランジスタとを含む。複数の第１トランジスタと、複数の第２トランジスタとは、第１方向において互い違いに配置される。複数のビット線は、第１方向に順に並んだ第１乃至第４ビット線を含む。第１ビット線及び第３ビット線のそれぞれは、第１トランジスタ及び第２トランジスタのそれぞれの他端に接続される。第２ビット線は、第１トランジスタの他端に接続され且つ前記第２トランジスタの他端には接続されない。第４ビット線は、第２トランジスタの他端に接続され且つ前記第１トランジスタの他端には接続されない。

第１実施形態に係るメモリデバイスの構成の一例を示すブロック図。 第１実施形態に係るメモリデバイスが備えるメモリセルアレイの回路構成の一例を示す回路図。 第１実施形態に係るメモリデバイスにおける第１サブアレイ及び第２サブアレイとセンスアンプ回路との一例を示す概略図。 第１実施形態に係るメモリデバイスが備えるメモリセルの構造の一例を示す斜視図。 第１実施形態に係るメモリデバイスが備えるメモリセルアレイの平面レイアウトの一例を示す平面図。 Ｏｐｅｎ－ＢＬ方式におけるメモリセルアレイの平面レイアウトの一例を示す平面図。 Ｆｏｌｄｅｄ－ＢＬ方式におけるメモリセルアレイの平面レイアウトの一例を示す平面図。 第１実施形態に係るメモリデバイスが備えるメモリセルアレイの断面構造の一例を示す断面図。 第２実施形態に係るメモリデバイスが備えるメモリセルアレイの平面レイアウトの一例を示す平面図。 第２実施形態に係るメモリデバイスが備えるメモリセルアレイの断面構造の一例を示す断面図。 第３実施形態に係るメモリデバイスが備えるメモリセルアレイの第１構成例を示す概略図。 第３実施形態に係るメモリデバイスが備えるメモリセルアレイの第２構成例を示す概略図。 第３実施形態に係るメモリデバイスが備えるメモリセルアレイの第３構成例を示す概略図。 第３実施形態に係るメモリデバイスが備えるメモリセルアレイの第４構成例を示す概略図。 第３実施形態に係るメモリデバイスが備えるメモリセルアレイの第５構成例を示す概略図。 第３実施形態に係るメモリデバイスが備えるメモリセルアレイの第６構成例を示す概略図。 第３実施形態に係るメモリデバイスが備えるメモリセルアレイの第７構成例を示す概略図。 第３実施形態に係るメモリデバイスが備えるメモリセルアレイの第８構成例を示す概略図。 第３実施形態に係るメモリデバイスが備えるメモリセルアレイの第２構成例における平面レイアウトの一例を示す平面図。 第３実施形態に係るメモリデバイスが備えるメモリセルアレイの第２構成例における断面構造の一例を示す、図１９のＸＸ－ＸＸ線に沿った断面図。 第３実施形態に係るメモリデバイスが備えるメモリセルアレイの第８構成例における平面レイアウトの一例を示す平面図。 第４実施形態に係るメモリデバイスが備えるメモリセルアレイの平面レイアウトの一例を示す平面図。 第４実施形態に係るメモリデバイスが備えるメモリセルアレイの断面構造の第１例を示す、図２２のＸＸＩＩＩ－ＸＸＩＩＩ線に沿った断面図。 第４実施形態に係るメモリデバイスが備えるメモリセルアレイの断面構造の第２例を示す断面図。 第４実施形態に係るメモリデバイスが備えるメモリセルアレイの断面構造の第３例を示す断面図。 変形例に係るメモリデバイスが備えるメモリセルアレイの断面構造の一例を示す断面図。

以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術的思想は、構成要素の形状、構造、配置などによって特定されるものではない。以下の説明において、略同一の機能及び構成を有する構成要素には、同一の符号が付加されている。参照符号の後の数字又は文字は、同じ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。

＜１＞第１実施形態
第１実施形態に係るメモリデバイス１００は、Ｏｐｅｎ－ＢＬ方式とＦｏｌｄｅｄ－ＢＬ方式との両方を利用したＤＲＡＭ（Dynamic Random Access Memory）である。以下に、第１実施形態に係るメモリデバイス１００の詳細について説明する。

＜１－１＞メモリデバイス１００の全体構成
図１は、第１実施形態に係るメモリデバイス１００の構成の一例を示すブロック図である。図１に示すように、メモリデバイス１００は、外部のメモリコントローラ２００に電気的に接続される。メモリデバイス１００は、メモリコントローラ２００の命令に基づいてデータを読み出し及び書き込み可能に構成される。メモリデバイス１００は、例えば、アドレスＡＤＲ、コマンドＣＭＤ、データＤＴ、及び制御信号ＣＮＴを、メモリコントローラ２００から受け取る。また、メモリデバイス１００は、制御信号ＣＮＴ及びデータＤＴを、メモリコントローラ２００に送る。メモリデバイス１００は、例えば、メモリセルアレイ１１０、ロウ制御回路１２０、カラム制御回路１３０、読み出し／書き込み回路１４０、入出力回路１５０、及び制御回路１６０を備える。

メモリセルアレイ１１０は、データの記憶に利用される回路である。メモリセルアレイ１１０は、複数のサブアレイ１１１を含む。複数のサブアレイ１１１は、例えば、２つのサブアレイ１１１の組毎に分類される。本例では、複数のサブアレイ１１１が、２つのサブアレイ１１１の組に対応する第１サブアレイ１１１Ａと第２サブアレイ１１１Ｂとを含む。また、各サブアレイ１１１は、複数のメモリセルＭＣと、複数のワード線ＷＬと、複数のビット線ＢＬとを含む。各メモリセルＭＣは、１ビット以上のデータを記憶し得る。各メモリセルＭＣは、１つのワード線ＷＬと１つのビット線ＢＬとの間に接続される。各ワード線ＷＬには、ロウアドレスが割り当てられる。各ビット線ＢＬには、カラムアドレスが割り当てられる。各メモリセルＭＣは、ロウアドレス及びカラムアドレスによって特定され得る。

ロウ制御回路１２０は、メモリセルアレイ１１０においてロウ方向に割り当てられた配線（例えば、ワード線ＷＬ）を制御する。ロウ制御回路１２０は、アドレスＡＤＲに応じて、ワード線ＷＬを選択する（活性化）。また、ロウ制御回路１２０は、非選択のワード線ＷＬを、非選択状態に設定する（非活性化）。そして、ロウ制御回路１２０は、選択されたワード線ＷＬと非選択のワード線ＷＬとのそれぞれに、所定の電圧を供給する。ロウ制御回路１２０は、例えば、ドライバ回路１２１、及びアドレスデコーダ１２２を含む。ドライバ回路１２１は、ワード線ＷＬに印可する電圧を生成する。アドレスデコーダ１２２は、アドレスＡＤＲをデコードする。ロウ制御回路１２０は、アドレスデコーダ１２２のデコード結果に基づいてワード線ＷＬを選択する。なお、ロウ制御回路１２０は、ロウデコーダと呼ばれてもよい。

カラム制御回路１３０は、メモリセルアレイ１１０においてカラム方向に割り当てられた配線（例えば、ビット線ＢＬ）を制御する。カラム制御回路１３０は、例えば、アドレスデコーダ１３１、カラム選択回路１３２、センスアンプ回路１３３を含む。アドレスデコーダ１３１は、アドレスＡＤＲをデコードする。センスアンプ回路１３３は、サブアレイ毎に配備され、サブアレイに含まれるビット線ＢＬに接続される。すなわち、センスアンプ回路１３３は、サブアレイ数、及び、サブアレイに含まれるビット線ＢＬの本数に応じた、複数のセンスアンプＳＡを含む。複数のセンスアンプＳＡは、Ｏｐｅｎ－ＢＬ方式に対応するセンスアンプＳＡｏと、Ｆｏｌｄｅｄ－ＢＬ方式に対応するセンスアンプＳＡｆとを含む。センスアンプＳＡｏ及びＳＡｆの詳細については後述する。センスアンプ回路１３３は、接続されるサブアレイの動作に応じて、以下の動作を行う。ロウ制御回路１２０によって特定サブアレイ中のワード線ＷＬの一つが活性化されると、そのワード線ＷＬに接続されるメモリセルＭＣ中に格納されたデータ(電荷)によってビット線ＢＬの電位が変化する。センスアンプ回路１３３は、そのビット線ＢＬの電位の変化を、読み出し回路が読み出し可能な電位に増幅する。また、センスアンプ回路１３３は、ビット線ＢＬに読み出されることによってデータ(電荷)が消失するメモリセルＭＣに、増幅された電位によって元のデータを再格納(リストア)する。このように、センスアンプ回路１３３は、ロウ制御回路１２０によってワード線ＷＬが活性化されるサブアレイに含まれるビット線ＢＬの全てに対して動作する。カラム選択回路１３２は、ワード線ＷＬおよびセンスアンプ回路１３３の動作において活性化されるビット線ＢＬのうち、カラムアドレスによって指定されるビット線ＢＬと読み出し/書き込み回路１４０との間のデータのやり取りを制御する。カラム選択回路１３２は、読み出し動作において、センスアンプ回路１３３によって増幅されたビット線ＢＬのうち、指定されたビット線ＢＬのデータを読み出し回路に出力する。カラム選択回路１３２は、書き込み動作において、指定されたビット線ＢＬの電位を書き込みデータに応じたものに変化させ、メモリセルＭＣに新しいデータを格納する。なお、カラム制御回路１３０は、カラムデコーダと呼ばれてもよい。

読み出し／書き込み回路１４０は、メモリセルアレイ１１０へのデータの書き込みと、メモリセルアレイ１１０からのデータの読み出しとを実行可能な回路である。データの書き込み時において、読み出し／書き込み回路１４０は、メモリセルアレイ１１０への書き込みが要求されたデータに応じた信号（電圧又は電流）を、カラム制御回路１３０を介してメモリセルアレイ１１０に送る。データの読み出し時において、メモリセルアレイ１１０から読み出されたデータに応じた信号（電圧又は電流）を、カラム制御回路１３０を介してメモリセルアレイ１１０から受け取る。なお、メモリデバイス１００は、データの書き込みのための回路とデータの読み出しのための回路とを独立に備えていてもよい。

入出力回路１５０は、メモリデバイス１００とメモリコントローラ２００との間の通信を司るインターフェイス回路である。入出力回路１５０は、メモリコントローラ２００から、コマンドＣＭＤ、アドレスＡＤＲ、データＤＴ（例えば、メモリセルアレイ１１０への書き込みが要求されたデータ）、及び複数の制御信号ＣＮＴなどを受け取る。入出力回路１５０は、制御信号ＣＮＴ及びデータＤＴ（例えば、メモリセルアレイ１１０から読み出されたデータ）を、メモリコントローラ２００へ送る。

制御回路１６０は、コマンドＣＭＤ及び制御信号ＣＮＴに基づいてロウ制御回路１２０、カラム制御回路１３０、読み出し／書き込み回路１４０などを制御し、メモリデバイス１００が実行すべき動作を実行する。メモリデバイス１００がＤＲＡＭである場合、制御回路１６０は、データの書き込み及びデータの読み出しに加えて、メモリセルアレイ１１０内のデータのリフレッシュ動作を実行する。リフレッシュ動作は、ワード線ＷＬを活性化させることで各メモリセルＭＣが記憶しているデータをビット線ＢＬに読み出し、センスアンプ回路１３３によって読み出したデータをメモリセルＭＣに書き戻す動作である。また、制御回路１６０は、クロック信号ＣＬＫに同期したタイミングで、ロウ制御回路１２０、カラム制御回路１３０、読み出し／書き込み回路１４０などを制御する。すなわち、メモリデバイス１００では、データの書き込み及びデータの読み出しが、クロック信号ＣＬＫに同期したタイミングで実行される。クロック信号ＣＬＫは、メモリデバイス１００の内部で生成されてもよいし、外部から供給されてもよい。なお、制御回路１６０は、シーケンサ、内部コントローラなどと呼ばれてもよい。

なお、メモリデバイス１００は、以上で説明された構成に限定されない。例えば、メモリデバイス１００は、リフレッシュ動作を制御する制御回路や、クロック生成回路や、内部電圧生成回路などを含んでもよい。

＜１－２＞メモリデバイス１００の回路構成
次に、メモリデバイス１００の回路構成について説明する。

＜１－２－１＞メモリセルアレイ１１０の回路構成
図２は、第１実施形態に係るメモリデバイス１００が備えるメモリセルアレイ１１０の回路構成の一例を示す回路図である。図２は、メモリセルアレイ１１０に含まれたサブアレイ１１１の一部の構成を抽出して示している。図２に示された３次元の直交座標系は、配線の延伸方向に対応している。図２に示すように、複数のメモリセルＭＣは、Ｘ方向とＹ方向からなる平面（ＸＹ平面）においてマトリクス状（千鳥状）に配置される。また、サブアレイ１１１は、プレート線ＰＬをさらに含む。

プレート線ＰＬは、ＸＹ平面に沿って延伸して設けられた部分を有するプレート状の配線である。プレート線ＰＬには、プレート電位、例えば、接地電位が印加される。プレート線ＰＬには、複数のメモリセルＭＣのそれぞれの一端が接続される。複数のメモリセルＭＣのそれぞれの他端は、関連付けられたビット線ＢＬに接続される。プレート線ＰＬは、プレート電極と呼ばれてもよい。プレート線ＰＬは、サブアレイ１１１の制御単位に応じて分割されてもよい。

各メモリセルＭＣは、セルトランジスタＣＴ、及びセルキャパシタＣＣを含む。各メモリセルＭＣのセルトランジスタＣＴ及びセルキャパシタＣＣは、関連付けられたビット線ＢＬと、プレート線ＰＬとの間に直列に接続される。具体的には、各メモリセルＭＣにおいて、セルトランジスタＣＴの一端は、関連付けられたビット線ＢＬに接続され、セルトランジスタＣＴの他端は、ノードＮＤに接続される。各メモリセルＭＣにおいて、セルキャパシタＣＣの一方電極は、ノードＮＤに接続され、セルキャパシタＣＣの他方電極は、プレート線ＰＬに接続される。セルトランジスタＣＴは、電界効果トランジスタである。セルキャパシタＣＣは、容量素子である。セルトランジスタＣＴは、単に“トランジスタ”と呼ばれてもよい。セルキャパシタＣＣは、単に“キャパシタ”と呼ばれてもよい。

サブアレイ１１１に含まれた複数のワード線ＷＬは、それぞれがＸ方向に延伸して設けられ、Ｙ方向に並んでいる。各ワード線ＷＬは、Ｘ方向に沿って並んだ複数のメモリセルＭＣのそれぞれのセルトランジスタＣＴのゲート端に接続される。言い換えると、各ワード線ＷＬは、同じロウアドレスが割り当てられた複数のメモリセルＭＣのそれぞれのセルトランジスタＣＴのゲート端に接続される。なお、セルトランジスタＣＴのゲート端は、“メモリセルＭＣの制御端”と呼ばれてもよい。

サブアレイ１１１に含まれた複数のビット線ＢＬは、それぞれがＹ方向に延伸して設けられ、Ｘ方向に並んでいる。各ビット線ＢＬは、Ｙ方向に沿って並んだ複数のメモリセルＭＣのそれぞれのセルトランジスタＣＴの一端に接続される。言い換えると、各ビット線ＢＬは、同じカラムアドレスが割り当てられた複数のメモリセルＭＣのそれぞれのセルトランジスタＣＴの一端に接続される。

セルトランジスタＣＴは、メモリセルＭＣとビット線ＢＬとの間を電気的に接続された状態、又は電気的に絶縁された状態に切り替え可能に構成されたスイッチである。セルトランジスタＣＴは、メモリセルＭＣの選択素子として機能する。セルトランジスタＣＴの一端は、トランジスタのソース端及びドレイン端の一方として機能し、セルトランジスタＣＴの他端は、トランジスタのソース端及びドレイン端の他方として機能する。セルキャパシタＣＣは、１ビット以上のデータに関連付けられた量の電荷を保持する。セルキャパシタＣＣは、メモリセルＭＣのメモリ素子として機能する。

＜１－２－２＞メモリセルアレイ１１０とセンスアンプ回路１３３との配置
図３は、第１実施形態に係るメモリデバイス１００における第１サブアレイ１１１Ａ及び第２サブアレイ１１１Ｂとセンスアンプ回路１３３との配置の一例を示す概略図である。図３は、第１サブアレイ１１１Ａに含まれた８つのビット線ＢＬ１～ＢＬ８及び８つのワード線ＷＬ１～ＷＬ８と、第２サブアレイ１１１Ｂに含まれた８つのビット線ＢＬ１～ＢＬ８及び８つのワード線ＷＬ１～ＷＬ８と、これらの配線に関連付けられた複数のメモリセルＭＣ、複数のセンスアンプＳＡｏ、及び複数のセンスアンプＳＡｆを示している。

図３に示すように、第１サブアレイ１１１Ａでは、奇数番のビット線ＢＬ（例えば、ＢＬ１、ＢＬ３、ＢＬ５、及びＢＬ７）のそれぞれと、複数のワード線ＷＬ（例えば、ＷＬ１～ＷＬ８）のそれぞれとの間に、１つのメモリセルＭＣが接続される。第１サブアレイ１１１Ａでは、ビット線ＢＬ（２＋４＊ｋ）（ｋは０以上の整数）のそれぞれと、偶数番のワード線ＷＬ（例えば、ＷＬ２、ＷＬ４、ＷＬ６、及びＷＬ８）のそれぞれとの間に、１つのメモリセルＭＣが接続される。第１サブアレイ１１１Ａでは、ビット線ＢＬ（４＋４＊ｋ）のそれぞれと、奇数番のワード線ＷＬ（例えば、ＷＬ１、ＷＬ３、ＷＬ５、及びＷＬ７）のそれぞれとの間に、１つのメモリセルＭＣが接続される。

第２サブアレイ１１１Ｂでは、奇数番のビット線ＢＬ（例えば、ＢＬ１、ＢＬ３、ＢＬ５、及びＢＬ７）のそれぞれと、複数のワード線ＷＬ（例えば、ＷＬ１～ＷＬ８）のそれぞれとの間に、１つのメモリセルＭＣが接続される。第２サブアレイ１１１Ｂでは、ビット線ＢＬ（２＋４＊ｋ）のそれぞれと、偶数番のワード線ＷＬ（例えば、ＷＬ２、ＷＬ４、ＷＬ６、及びＷＬ８）のそれぞれとの間に、１つのメモリセルＭＣが接続される。第２サブアレイ１１１Ｂにおいて、ビット線ＢＬ（４＋４＊ｋ）のそれぞれと、奇数番のワード線ＷＬ（例えば、ＷＬ１、ＷＬ３、ＷＬ５、及びＷＬ７）のそれぞれとの間に、１つのメモリセルＭＣが接続される。すなわち、第２サブアレイ１１１Ｂの回路構成は、第１サブアレイ１１１Ａと同様である。

センスアンプ回路１３３は、例えば、第１サブアレイ１１１Ａ及び第２サブアレイ１１１Ｂの間に複数のセンスアンプＳＡｏを備え、第１サブアレイ１１１Ａに対応して複数のセンスアンプＳＡｆを備え、第２サブアレイ１１１Ｂに対応して複数のセンスアンプＳＡｆを備えている。なお、本明細書で参照される図面では、Ｏｐｅｎ－ＢＬ方式で使用されるメモリセルＭＣとＦｏｌｄｅｄ－ＢＬ方式で使用されるメモリセルＭＣとの間で、異なるハッチングが付加されている。

各センスアンプＳＡｏは、第１サブアレイ１１１Ａの奇数番のビット線ＢＬと、第２サブアレイ１１１Ｂの奇数番のビット線ＢＬとに接続される。具体的には、第１サブアレイ１１１Ａ及び第２サブアレイ１１１Ｂのそれぞれのビット線ＢＬ１に１つのセンスアンプＳＡｏが接続され、第１サブアレイ１１１Ａ及び第２サブアレイ１１１Ｂのそれぞれのビット線ＢＬ３に１つのセンスアンプＳＡｏが接続され、…、第１サブアレイ１１１Ａ及び第２サブアレイ１１１Ｂのそれぞれのビット線ＢＬ７に１つのセンスアンプＳＡｏが接続される。各センスアンプＳＡｏは、第１サブアレイ１１１Ａのビット線ＢＬと第２サブアレイ１１１Ｂのビット線ＢＬとの一方を参照ビット線ＢＬとして使用することによって、他方のビット線ＢＬに接続され且つ選択されたメモリセルＭＣから読み出されたデータに基づく電圧又は電流を増幅することができる（Ｏｐｅｎ－ＢＬ方式）。

第１サブアレイ１１１Ａに関連付けられた各センスアンプＳＡｆは、第１サブアレイ１１１Ａのビット線ＢＬ（２＋４＊ｋ）及びＢＬ（４＋４＊ｋ）に接続される。具体的には、第１サブアレイ１１１Ａのビット線ＢＬ２及びＢＬ４に１つのセンスアンプＳＡｆが接続され、第１サブアレイ１１１Ａのビット線ＢＬ６及びＢＬ８に１つのセンスアンプＳＡｆが接続される。同様に、第２サブアレイ１１１Ｂに関連付けられた各センスアンプＳＡｆは、第２サブアレイ１１１Ｂのビット線ＢＬ（２＋４＊ｋ）及びＢＬ（４＋４＊ｋ）に接続される。各センスアンプＳＡｆは、関連付けられたサブアレイ１１１において接続された２本のビット線ＢＬの一方を参照ビット線ＢＬとして使用することによって、他方のビット線ＢＬに接続され且つ選択されたメモリセルＭＣから読み出されたデータに基づく電圧又は電流を増幅することができる（Ｆｏｌｄｅｄ－ＢＬ方式）。なお、図３は、センスアンプＳＡｆが第１サブアレイ１１１Ａ及び第２サブアレイ１１１Ｂのそれぞれに設けられる場合を例示しているが、これに限定されない。センスアンプＳＡｆは、第１サブアレイ１１１Ａと第２サブアレイ１１１Ｂとの間、すなわちビット線ＢＬの延伸方向（例えば、Ｙ方向）に隣り合う２つのサブアレイ１１１間で切り替えスイッチ等を介して共有されてもよい。

以上で説明されたように、第１実施形態に係るメモリデバイス１００のメモリセルアレイ１１０は、Ｏｐｅｎ－ＢＬ方式で使用されるビット線ＢＬと、Ｆｏｌｄｅｄ－ＢＬ方式で使用されるビット線ＢＬとが交互に配置された構成を有している。さらに、Ｆｏｌｄｅｄ－ＢＬ方式で使用される複数のビット線ＢＬでは、奇数番のワード線ＷＬで制御されるメモリセルＭＣに接続されるビット線ＢＬと、偶数線のワード線ＷＬで制御されるメモリセルＭＣに接続されるビット線ＢＬとが交互に配置される。すなわち、メモリデバイス１００は、Ｏｐｅｎ－ＢＬ方式で使用されるビット線ＢＬを挟む２本のビット線ＢＬを組み合わせて、Ｆｏｌｄｅｄ－ＢＬ方式で動作させることが可能である。また、Ｏｐｅｎ－ＢＬ方式で使用されるセンスアンプＳＡｏは、第１サブアレイ１１１Ａの１つのビット線ＢＬと、第２サブアレイ１１１Ｂの１つのビット線ＢＬとに接続される。Ｆｏｌｄｅｄ－ＢＬ方式で使用されるセンスアンプＳＡｆは、関連付けられたサブアレイ１１１に含まれ、Ｏｐｅｎ－ＢＬ方式のビット線ＢＬを挟んで配置され、Ｆｏｌｄｅｄ－ＢＬ方式で使用される２つのビット線ＢＬに接続される。

なお、Ｏｐｅｎ－ＢＬ方式及びＦｏｌｄｅｄ－ＢＬ方式の組み合わせを利用した繰り返しの単位は、Ｘ方向に順に並んだ４本のビット線ＢＬのグループによって表現されてもよい。例えば、第１実施形態におけるサブアレイ１１１に設けられた複数のビット線ＢＬは、Ｘ方向に順に並んだ４本のビット線ＢＬ１～ＢＬ４からなるグループを含む。そして、このグループが、Ｘ方向に繰り返し配置される。例えば、ビット線ＢＬ１～ＢＬ４に関連付けられたメモリセルＭＣなどの構成は、ビット線ＢＬ５～ＢＬ８に関連付けられたメモリセルＭＣなどの構成と同様である。

＜１－３＞メモリデバイス１００の構造
以下に、第１実施形態におけるメモリデバイス１００の構造の一例について説明する。以下の説明では、Ｚ方向は、ＸＹ平面に対する垂直方向であり、例えば、メモリデバイス１００の形成に使用される半導体基板ＳＵＢの表面に対する鉛直方向に対応する。半導体基板ＳＵＢは、例えば、シリコン基板である。“下”との記述及びその派生語並びに関連語は、Ｚ軸上のより小さい座標の位置を示している。“上”との記述及びその派生語並びに関連語は、Ｚ軸上のより大きい座標の位置を示している。平面図には、ハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。各図面では、構成の図示が適宜省略されている。

＜１－３－１＞メモリセルＭＣの構造
図４は、第１実施形態に係るメモリデバイス１００が備えるメモリセルＭＣの構造の一例を示す斜視図である。図４は、メモリセルアレイ１１０においてメモリセルＭＣの構造に関連する構成を１つのメモリセルＭＣに注目して示している。図４に示すように、プレート線ＰＬは、半導体基板ＳＵＢの上方に設けられる。プレート線ＰＬ上に、メモリセルＭＣが設けられる。メモリセルＭＣ上に、コンタクトＶＣが設けられる。コンタクトＶＣ上に、ビット線ＢＬが設けられる。

セルトランジスタＣＴは、Ｚ方向に沿って延伸したチャネル領域を有する縦型トランジスタである。セルトランジスタＣＴは、半導体層１０、ゲート絶縁層１１、及びゲート電極１２を含む。半導体層１０は、Ｚ方向に延伸して設けられている。言い換えると、半導体層１０は、Ｚ方向に延伸した柱状の構造を有する。ゲート電極１２は、ゲート絶縁層１１を介して、半導体層１０の側面に対向する。ゲート絶縁層１１は、半導体層１０の側面とゲート電極１２との間に設けられている。セルトランジスタＣＴのチャネル領域は、半導体層１０内に設けられる。半導体層１０は、半導体ピラー、又はチャネルピラーと呼ばれてもよい。セルトランジスタＣＴのソース領域及びドレイン領域は、半導体層１０内に設けられる。ソース領域及びドレイン領域のうち一方は、半導体層１０の上側に設けられ、ソース領域及びドレイン領域のうち他方は、半導体層１０の下側に設けられる。セルトランジスタＣＴの上側のソース領域又はドレイン領域は、例えば、コンタクトＶＣを介してビット線ＢＬに接続される。セルトランジスタＣＴの下側のソース領域又はドレイン領域は、セルキャパシタＣＣに接続される。

セルトランジスタＣＴの半導体層１０（チャネル材料）としては、例えば、酸化物半導体が使用される。半導体層１０が酸化物半導体で有る場合、半導体層１０は、例えば、酸化インジウム、酸化ガリウム、及び酸化亜鉛を含む。このように、酸化インジウム、酸化ガリウム、及び酸化亜鉛を含む酸化物半導体は、例えばＩＧＺＯ（In-Ga-Zn oxide）と称される。また、酸化物半導体としては、インジウム、亜鉛、スズのうち少なくとも１つを含む酸化物（例えば、ＩｎＯ、ＩｎＺｎＯ、ＩｎＳｎＯ、ＳｎＯ、ＺｎＯ、ＺｎＳｎＯ）が使用されてもよい。

また、セルトランジスタＣＴは、ＧＡＡ（Gate all around）構造のゲート構造を有する。ＧＡＡ構造のセルトランジスタＣＴに関して、ゲート電極１２は、半導体層１０内のチャネル領域の側面全体にオーバーラップする。ゲート電極１２は、ゲート絶縁層１１を介して、チャネル領域の側面（Ｚ方向に沿う面）を円環状に覆う。これにより、セルトランジスタＣＴは、高いゲート静電制御力を有する。なお、ゲート電極１２には、Ｘ方向に延伸して設けられた導電体層１９が接続されている。本例では、ゲート電極１２と導電体層１９との組が、ワード線ＷＬに対応している。ゲート電極１２と導電体層１９との間は、境界を有していてもよいし、連続的に設けられていてもよい。

セルキャパシタＣＣは、２つの導電体層２２及び２３と、絶縁体層２４とを含む。絶縁体層２４は、２つの導電体層２２及び２３の間に設けられる。言い換えると、導電体層２２は、Ｚ方向に延伸して設けられている。導電体層２２の上部には、半導体層１０が接続される。すなわち、導電体層２２の上部は、セルトランジスタＣＴのソース領域又はドレイン領域に接続される。導電体層２２の側面及び下部は、絶縁体層２４によって覆われている。絶縁体層２４の側面及び下部は、導電体層２３によって覆われている。導電体層２３の底部は、プレート線ＰＬに接続される。つまり、導電体層２２の底部とプレート線ＰＬとの間には、絶縁体層２４と導電体層２３とが設けられている。このため、導電体層２２は、プレート線ＰＬから離れている。２つの導電体層２２及び２３は、キャパシタ電極、又は電極と呼ばれてもよい。絶縁体層２４は、キャパシタ絶縁層と呼ばれてもよい。なお、絶縁体層２４の下部に導電体層２３が設けられず、絶縁体層２４がプレート線ＰＬに接している構造でも良い。

以上で説明されたように、第１実施形態に係るメモリデバイス１００は、３次元構造を有するメモリセルアレイ１１０を有する。そして、メモリセルＭＣが、セルトランジスタＣＴとして、縦型トランジスタを備えている。縦型トランジスタの電流経路は、Ｚ方向に沿っている。すなわち、セルトランジスタＣＴは、Ｚ方向に電流を流すことができる。また、第１実施形態において、メモリセルＭＣは、セルトランジスタＣＴとセルキャパシタＣＣとの積層体を含む。これにより、メモリデバイス１００の構造は、メモリセルＭＣの集積度を向上させ、メモリセルアレイ１１０の記憶密度を向上させることができる。例えば、メモリデバイス１００では、メモリセルＭＣが４Ｆ^２程度のサイズで構成され得る。

＜１－３－２＞メモリセルアレイ１１０の平面レイアウト
図５は、第１実施形態に係るメモリデバイス１００が備えるメモリセルアレイ１１０の平面レイアウトの一例を示す平面図である。図５は、サブアレイ１１１に含まれた５つのビット線ＢＬ１～ＢＬ５及び４つのワード線ＷＬ１～ＷＬ４と、これらの配線に関連付けられた複数のメモリセルＭＣ及び複数のコンタクトＶＣとを示している。図５に示すように、複数のメモリセルＭＣは、千鳥状に配置されている。各メモリセルＭＣと、関連付けられたビット線ＢＬとの間は、コンタクトＶＣを介して接続されている。

以下では、Ｘ方向の座標（Ｘ座標）を、Ｙ方向に並んだメモリセルＭＣの組毎に割り当てて説明に用いる。具体的には、サブアレイ１１１に設けられた複数のメモリセルＭＣに対して、Ｘ座標に関連付けられた座標（１）～（Ｍ）（Ｍは４以上の整数）が割り当てられている。サブアレイ１１１では、Ｙ方向に並んだ複数のメモリセルＭＣの組が、奇数座標と偶数座標とで互い違いに配置される。言い換えると、一例として、奇数番の座標のメモリセルＭＣは、偶数番のワード線ＷＬ（例えば、ＷＬ２やＷＬ４）に接続される。偶数番の座標のメモリセルＭＣは、奇数番のワード線ＷＬ（例えば、ＷＬ１やＷＬ３）に接続される。以下では、奇数番の座標のメモリセルＭＣのことを“奇数メモリセルＭＣ”と呼び、偶数番の座標のメモリセルＭＣのことを“偶数メモリセルＭＣ”と呼ぶ。奇数番のビット線ＢＬのことを“奇数ビット線ＢＬ”と呼び、偶数番のビット線ＢＬのことを“偶数ビット線ＢＬ”と呼ぶ。奇数番のワード線ＷＬのことを“奇数ワード線ＷＬ”と呼び、偶数番のワード線ＷＬのことを“偶数ワード線ＷＬ”と呼ぶ。

第１実施形態では、ビット線ＢＬ１に、奇数メモリセルＭＣと偶数メモリセルＭＣとが接続される。ビット線ＢＬ２に、奇数メモリセルＭＣのみが接続される。ビット線ＢＬ３に、奇数メモリセルＭＣと偶数メモリセルＭＣとが接続される。ビット線ＢＬ４に、偶数メモリセルＭＣのみが接続される。言い換えると、ビット線ＢＬ１に、座標（１）及び（２）のそれぞれの複数のメモリセルＭＣが接続される。ビット線ＢＬ２に、座標（３）の複数のメモリセルＭＣが接続される。ビット線ＢＬ３に、座標（４）及び（５）のそれぞれの複数のメモリセルＭＣが接続される。ビット線ＢＬ４に、座標（６）の複数のメモリセルＭＣが接続される。座標（７）から先は、座標（１）～（６）と同様の平面レイアウトが繰り返し配置される。さらに言い換えると、複数の奇数ビット線ＢＬ（ＢＬ１、ＢＬ３、…）では、奇数メモリセルＭＣと偶数メモリセルＭＣとの両方に接続されるビット線ＢＬがＸ方向に並んで配置される。複数の偶数ビット線ＢＬ（ＢＬ２、ＢＬ４、…）では、奇数メモリセルＭＣに接続されるビット線ＢＬ（例えば、ＢＬ２）と、偶数メモリセルＭＣに接続されるビット線ＢＬ（例えば、ＢＬ４）とがＸ方向に交互に配置される。第１実施形態において、奇数ビット線ＢＬの線幅と、偶数ビット線ＢＬの線幅とは、同じでもよいし、異なっていてもよい。

第１実施形態に係るメモリデバイス１００では、図５に示すように、座標（１）～（６）におけるビット線ＢＬ及びメモリセルＭＣの配置が、Ｏｐｅｎ－ＢＬ方式及びＦｏｌｄｅｄ－ＢＬ方式の組み合わせを利用した繰り返しの単位に対応する。そして、第１実施形態では、座標（１）～（６）に対応して、４本のビット線ＢＬ１～ＢＬ４が設けられている。ここで、図６及び図７を参照して、第１実施形態におけるメモリセルアレイ１１１と、Ｏｐｅｎ－ＢＬ方式のみで構成されたメモリセルアレイ１１１Ｘと、Ｆｏｌｄｅｄ－ＢＬ方式のみで構成されたメモリセルアレイ１１１Ｙとのビット線ＢＬのピッチの違いについて説明する。図６及び図７は、それぞれＯｐｅｎ－ＢＬ方式及びＦｏｌｄｅｄ－ＢＬ方式におけるメモリセルアレイの平面レイアウトの一例を示す平面図である。図６及び図７に示されるメモリセルＭＣの配置密度は、図５に示される第１実施形態のメモリセルＭＣの配置密度と同じであり、ビット線ＢＬの配置のみが異なっている。

図６に示すように、Ｏｐｅｎ－ＢＬ方式のみで構成されたメモリセルアレイ１１１Ｘでは、座標（１）～（２）におけるビット線ＢＬ及びメモリセルＭＣの配置が、繰り返しの単位に対応する。Ｏｐｅｎ－ＢＬ方式では、座標（１）及び（２）に対応して、１本のビット線ＢＬ１が設けられる。すなわち、座標（１）～（６）に対応して、３本のビット線ＢＬ１～ＢＬ３が設けられる。つまり、メモリセルアレイ１１１Ｘでは、メモリセルＭＣの配置密度が第１実施形態と同じである場合、３／４倍の本数のビット線ＢＬが配置され得る。従って、メモリセルＭＣが同じ密度で配置された場合に、Ｏｐｅｎ－ＢＬ方式のみで構成されたメモリセルアレイ１１１Ｘにおけるビット線ＢＬのピッチは、第１実施形態と比較して、４／３倍となる。

図７に示すように、Ｆｏｌｄｅｄ－ＢＬ方式のみで構成されたメモリセルアレイ１１１Ｙでは、座標（１）～（２）におけるビット線ＢＬ及びメモリセルＭＣの配置が、繰り返しの単位に対応する。Ｆｏｌｄｅｄ－ＢＬ方式では、座標（１）及び（２）に対応して、２本のビット線ＢＬ１及びＢＬ２が設けられる。この場合、座標（１）～（６）に対応して、６本のビット線ＢＬ１～ＢＬ６が設けられている。つまり、メモリセルアレイ１１１Ｙでは、メモリセルＭＣの配置密度が第１実施形態と同じである場合、６／４＝３／２倍の本数のビット線ＢＬが配置され得る。従って、メモリセルＭＣが同じ密度で配置された場合に、Ｆｏｌｄｅｄ－ＢＬ方式のみで構成されたメモリセルアレイ１１１Ｙにおけるビット線ＢＬのピッチは、第１実施形態と比較して、２／３倍となる。

＜１－３－３＞メモリセルアレイ１１０の断面構造
図８は、第１実施形態に係るメモリデバイス１００が備えるメモリセルアレイ１１０の断面構造の一例を示す断面図である。図８は、サブアレイ１１１に含まれた４つのビット線ＢＬ１～ＢＬ４及び１つのワード線ＷＬ２と、これらの配線に関連付けられた複数のメモリセルＭＣと、ワード線ＷＬ２とプレート線ＰＬとのそれぞれの制御に使用されるＣＭＯＳ回路の一部とを示している。なお、図面の奥行き方向に配置されたメモリセルＭＣ及びコンタクトＶＣは、破線により示されている。図８に示すように、メモリデバイス１００は、トランジスタＴＲ１及びＴＲ２と、複数のコンタクトＣＰ０、ＣＰ１、及びＣＰ２と、複数の配線Ｍ０及びＭ１とを含む。

トランジスタＴＲ１及びＴＲ２は、半導体基板ＳＵＢ上に設けられた電界効果トランジスタである。トランジスタＴＲ１及びＴＲ２は、ロウ制御回路１２０やカラム制御回路１３０などのＣＭＯＳ回路に含まれる。トランジスタＴＲ１及びＴＲ２は、半導体基板ＳＵＢに形成されたアクティブ領域ＡＡ１及びＡＡ２にそれぞれ対応して設けられる。アクティブ領域ＡＡ１及びＡＡ２のそれぞれは、ＳＴＩ（Shallow Trench Isolation）によって囲まれている。アクティブ領域ＡＡ１及びＡＡ２のそれぞれは、半導体基板ＳＵＢに設けられたウェル領域３０を備えている。

また、各トランジスタＴＲは、ゲート電極３１、ゲート絶縁層３２、及び２つのソース／ドレイン領域３３Ａ及び３３Ｂを含む。ゲート電極３１は、Ｚ方向においてウェル領域３０の上方に設けられる。ゲート絶縁層３２は、ウェル領域３０の上面とゲート電極３１との間に設けられる。２つのソース／ドレイン領域３３Ａ及び３３Ｂは、ウェル領域３０内に設けられる。２つのソース／ドレイン領域３３Ａ及び３３Ｂのうち一方がトランジスタＴＲのソースとして機能し、２つのソース／ドレイン領域３３Ａ及び３３Ｂのうち他方がトランジスタＴＲのドレインとして機能する。ウェル領域３０内における２つのソース／ドレイン領域３３Ａ及び３３Ｂの間の部分が、トランジスタＴＲのチャネル領域となる。チャネル領域は、ゲート絶縁層３２を介してゲート電極３１の下方に配置されている。各トランジスタＴＲは、半導体基板ＳＵＢ上の層間絶縁層（図示せず）に覆われている。

各コンタクトＣＰ０は、半導体基板ＳＵＢ上に設けられ、トランジスタＴＲなどに接続される柱状の導電体である。各配線Ｍ０は、関連付けられたコンタクトＣＰ０上に設けられた導電体であり、例えば金属である。各コンタクトＣＰ１は、関連付けられた配線Ｍ０上に設けられた柱状の導電体である。各配線Ｍ１は、関連付けられたコンタクトＣＰ１上に設けられた導電体であり、例えば金属である。プレート線ＰＬは、例えば、配線Ｍ１と同じ高さに配置され、コンタクトＣＰ１上に設けられる。なお、プレート線ＰＬは配線Ｍ１と同じ高さに配置される必要はなく、異なる高さに配置されても良い。プレート線ＰＬは、プレート状の導電体であり、例えば金属である。プレート線ＰＬは、プレート電極、又はプレート層と呼ばれてもよい。各コンタクトＣＰ２は、関連付けられた配線Ｍ１上に設けられた柱状の導電体である。各コンタクトＣＰ２は、例えば、関連付けられた配線Ｍ１とワード線ＷＬとの組の間を接続する。本例において、トランジスタＴＲ１は、コンタクトＣＰ０、配線Ｍ０、コンタクトＣＰ１、配線Ｍ１、及びコンタクトＣＰ２を介してワード線ＷＬ２に接続されている。トランジスタＴＲ２は、コンタクトＣＰ０、配線Ｍ０、及びコンタクトＣＰ１を介してプレート線ＰＬに接続されている。

各ワード線ＷＬは、プレート線ＰＬの上方に設けられる。各メモリセルＭＣのセルキャパシタＣＣは、プレート線ＰＬ上に設けられる。セルトランジスタＣＴ（縦型トランジスタ）は、セルキャパシタＣＣ上に設けられ、関連付けられたワード線ＷＬを貫通している。コンタクトＶＣは、セルトランジスタＣＴ上に設けられ、関連付けられたセルトランジスタＣＴ及びビット線ＢＬの間を接続している。各コンタクトＶＣは、各ワード線ＷＬと離れている。すなわち、各ワード線ＷＬは、プレート線ＰＬが設けられた層と、コンタクトＶＣが設けられた層との間の層に設けられる。

偶数ビット線ＢＬは、例えば、関連付けられたコンタクトＶＣ上にオーバーラップしている。奇数ビット線ＢＬは、奇数メモリセルＭＣ上のコンタクトＶＣの一部と、偶数メモリセルＭＣ上のコンタクトＶＣの一部とのそれぞれにオーバーラップするように設けられる。これにより、奇数ビット線ＢＬが、隣り合う座標の両方のメモリセルＭＣに接続され得る。コンタクトＶＣは、ランディングパッドと呼ばれてもよい。奇数ビット線ＢＬの線幅と、偶数ビット線ＢＬの線幅とは、同じでもよいし、異なっていてもよい。

なお、図８では、プレート線ＰＬの下方にトランジスタＴＲ１及びＴＲ２が配置されている場合が例示されているが、これに限定されない。トランジスタＴＲ１及びＴＲ２のそれぞれは、平面視において、プレート線ＰＬと重なって配置されていてもよいし、プレート線ＰＬと重なって配置されていなくてもよい。

＜１－４＞第１実施形態の効果
以上で説明された第１実施形態に係るメモリデバイス１００に依れば、メモリデバイス１００の性能を向上させ且つ製造コストを抑制することができる。以下に、第１実施形態の効果の詳細について説明する。

例えば、酸化物半導体を縦型のアクセストランジスタとして使用する１Ｔ１Ｃ型のＤＲＡＭ（４Ｆ^２セル構造）においては、メモリセルの配置密度の増加に伴う寄生容量の増加により、データの読み出しマージン（センスマージン）の向上が求められている。

Ｏｐｅｎ－ＢＬ方式は、隣接する２つのサブアレイ１１１が組み合わされ、隣接する２つのサブアレイ１１１の一方を読み出し対象のビット線ＢＬとして、他方を参照ビット線ＢＬとして使用する。Ｏｐｅｎ－ＢＬ方式のビット線ＢＬは、例えば、ランディングパッド（コンタクトＶＣ）が使用されることにより、奇数ワード線ＷＬに接続されたメモリセルＭＣと、偶数ワード線ＷＬに接続されたメモリセルＭＣとの両方に接続される。しかしながら、Ｏｐｅｎ－ＢＬ方式は、参照ビット線ＢＬが異なるサブアレイに属するために、例えば、ワード線ＷＬとビット線ＢＬ間の寄生容量に起因したカップリングノイズに差が生じ、これによりデータの読み出しマージンが低下し得る。

Ｆｏｌｄｅｄ－ＢＬ方式は、読み出し対象のビット線ＢＬと参照ビット線ＢＬとを同一のサブアレイ１１１に設ける。これにより、読み出し対象のビット線ＢＬと参照ビット線ＢＬとの間で共通するノイズ成分が相殺され、Ｏｐｅｎ－ＢＬ方式よりも読み出しマージンが向上され得る。しかしながら、Ｆｏｌｄｅｄ－ＢＬ方式では、奇数ワード線ＷＬに接続されたメモリセルＭＣと偶数ワード線ＷＬに接続されたＭＣとで、接続されるビット線ＢＬ線が区別されるため、ビット線ＢＬの本数がＯｐｅｎ－ＢＬ方式に対して倍増する。このため、Ｆｏｌｄｅｄ－ＢＬ方式は、Ｏｐｅｎ－ＢＬ方式に対して、ビット線ＢＬのピッチを半減させる必要があり、製造の難易度が高い。また、ピッチを半減させることによるビット線ＢＬの薄膜化に伴いビット線ＢＬの抵抗値が上昇し得る。

そこで、第１実施形態に係るメモリデバイス１００は、Ｏｐｅｎ－ＢＬ方式とＦｏｌｄｅｄ－ＢＬ方式とを組み合わせて利用する。言い換えると、第１実施形態に係るメモリデバイス１００は、隣接する偶数ワード線ＷＬと奇数ワード線ＷＬで活性化されるメモリセルＭＣのグループと接続されるビット線ＢＬと、隣接する偶数ワード線ＷＬと奇数ワード線ＷＬで活性化されるメモリセルＭＣの一方のみと接続するビット線ＢＬとが交互に設けられた構成を有する。これにより、第１実施形態に係るメモリデバイス１００では、Ｏｐｅｎ－ＢＬ方式と、Ｆｏｌｄｅｄ－ＢＬ方式との両方式のビット線ＢＬが交互に配置されたメモリセルアレイ１１０（サブアレイ１１１）が構成される。このような構成では、Ｏｐｅｎ－ＢＬ方式の対象のビット線ＢＬの半数が、Ｆｏｌｄｅｄ－ＢＬ方式のビット線ＢＬによってシールドされ、リストア時のノイズが軽減される。

その結果、第１実施形態に係るメモリデバイス１００は、Ｏｐｅｎ－ＢＬ方式のみが使用される場合と比べて、読み出しマージンを向上させることができる。さらに、第１実施形態に係るメモリデバイス１００は、Ｆｏｌｄｅｄ－ＢＬ方式のみが使用される場合と比べて、ビット線ＢＬのピッチを緩和させることができ、製造の難易度を低下させることができる。製造の難易度が低下することは、製造工程の開発期間を短縮させることができ且つ歩留まり向上の難易度が低下するため、製造コストの抑制に繋がり得る。従って、第１実施形態に係るメモリデバイス１００は、メモリデバイス１００の性能を向上させ且つ製造コストを抑制することができる。

＜２＞第２実施形態
第２実施形態に係るメモリデバイス１００では、Ｏｐｅｎ－ＢＬ方式で使用されるビット線ＢＬとＦｏｌｄｅｄ－ＢＬ方式で使用されるビット線ＢＬとが異なる高さに設けられる。以下に、第２実施形態に係るメモリデバイス１００の詳細について説明する。

＜２－１＞メモリデバイス１００の構造
＜２－１－１＞メモリセルアレイ１１０の平面レイアウト
図９は、第２実施形態に係るメモリデバイス１００が備えるメモリセルアレイ１１０の平面レイアウトの一例を示す平面図であり、図５と同様の領域を示している。図９に示すように、第２実施形態におけるサブアレイ１１１（メモリセルアレイ１１０）は、第１実施形態におけるサブアレイ１１１に対して、偶数ビット線ＢＬとメモリセルＭＣとの間のコンタクトＶＣが省略された構成を有している。

第２実施形態におけるサブアレイ１１１では、偶数ビット線ＢＬが、隣り合う偶数メモリセルＭＣの組、若しくは、隣り合う奇数メモリセルＭＣの組から離れている。具体的には、ビット線ＢＬ２は、平面視において、座標（２）のメモリセルＭＣに接続されたコンタクトＶＣと、座標（４）のメモリセルＭＣに接続されたコンタクトＶＣとのそれぞれから離れている。ビット線ＢＬ４は、平面視において、座標（５）のメモリセルＭＣに接続されたコンタクトＶＣと、座標（７）のメモリセルＭＣに接続されたコンタクトＶＣとのそれぞれから離れている。

＜２－１－２＞メモリセルアレイ１１０の断面構造
図１０は、第２実施形態に係るメモリデバイス１００が備えるメモリセルアレイ１１０の断面構造の一例を示す断面図であり、図８と同様の領域を示している。図１０に示すように、第２実施形態では、Ｏｐｅｎ－ＢＬ方式で使用される奇数ビット線ＢＬの高さと、Ｆｏｌｄｅｄ－ＢＬ方式で使用される偶数ビット線ＢＬの高さとが異なっている。

具体的には、第２実施形態における偶数ビット線ＢＬは、コンタクトＶＣと同じ高さに設けられる。言い換えると、偶数ビット線ＢＬと、コンタクトＶＣとは、同じ配線層に設けられる。この場合、奇数ビット線ＢＬと偶数ビット線ＢＬとは、異なる製造工程によって形成される。また、奇数ビット線ＢＬの線幅と、偶数ビット線ＢＬの線幅とは、同じでもよいし、異なっていてもよい。第２実施形態に係るメモリデバイス１００のその他の構成は、第１実施形態に係るメモリデバイス１００と同様である。

＜２－２＞第２実施形態の効果
第２実施形態に係るメモリデバイス１００では、第１実施形態よりもＯｐｅｎ－ＢＬ方式で使用されるビット線ＢＬのピッチを緩和させることができる。また、第２実施形態に係るメモリデバイス１００では、Ｏｐｅｎ－ＢＬ方式のビット線ＢＬと、Ｆｏｌｄｅｄ－ＢＬ方式のビット線ＢＬとの間隔が、第１実施形態よりも広くなる。このため、第２実施形態では、第１実施形態よりもＯｐｅｎ－ＢＬ方式及びＦｏｌｄｅｄ－ＢＬ方式で隣り合うビット線ＢＬのノイズを減らすことができる。その結果、第２実施形態に係るメモリデバイス１００は、第１実施形態よりも読み出しマージンを向上させることができ、且つ第１実施形態よりも製造コストを抑制することができる。

＜３＞第３実施形態
第３実施形態に係るメモリデバイス１００は、複数のビット線ＢＬが交差して設けられた部分を有するサブアレイ１１１を備える。以下に、第３実施形態に係るメモリデバイス１００の詳細について説明する。

＜３－１＞メモリデバイス１００の回路構成
第３実施形態に係るメモリデバイス１００は、以下で説明されるメモリデバイス１００の回路構成を除いて、第１又は第２実施形態と同様の構成を有する。以下に、第３実施形態に係るメモリデバイス１００の回路構成の第１～第８構成例について順に説明する。

＜第１構成例＞
図１１は、第３実施形態に係るメモリデバイス１００の第１構成例を示す概略図である。図１１は、第１構成例において、第１サブアレイ１１１Ａ及び第２サブアレイ１１１Ｂのそれぞれの８つのビット線ＢＬ１～ＢＬ８及び８つのワード線ＷＬ１～ＷＬ８と、これらの配線に関連付けられた複数のメモリセルＭＣと複数のセンスアンプＳＡｏ及びＳＡｆとを示している。

図１１に示すように、第１構成例では、Ｏｐｅｎ－ＢＬ方式で使用される奇数ビット線ＢＬが、隣り合う２つのビット線ＢＬの組に分けられる。具体的には、２つのビット線ＢＬ１及びＢＬ３が組み合わされ、２つのビット線ＢＬ５及びＢＬ７が組み合わされる。そして、第１構成例では、第１サブアレイ１１１Ａが、ワード線ＷＬ１～ＷＬ４のいずれかに接続されたメモリセルＭＣを含む第１領域ＲＧ１と、ワード線ＷＬ５～ＷＬ８のいずれかに接続されたメモリセルＭＣを含む第２領域ＲＧ２とに分割される。第１構成例における第１領域ＲＧ１のメモリセルＭＣとビット線ＢＬとの接続関係は、第１実施形態と同様である。一方で、第１構成例における第２領域ＲＧ２のメモリセルＭＣとビット線ＢＬとの接続関係は、第１領域ＲＧ１に対して、組み合わされた２つのビット線ＢＬが入れ替えられている点で異なっている。以下に、図５で説明されたメモリセルＭＣのＸ座標を用いて、第１構成例におけるビット線ＢＬの接続構成について説明する。

第１サブアレイ１１１Ａのビット線ＢＬ１は、第１領域ＲＧ１において、座標（１）及び（２）のメモリセルＭＣに接続され、第２領域ＲＧ２において、座標（４）及び（５）のメモリセルＭＣに接続される。一方で、第１サブアレイ１１１Ａのビット線ＢＬ３は、第１領域ＲＧ１において、座標（４）及び（５）のメモリセルＭＣに接続され、第２領域ＲＧ２において、座標（１）及び（２）のメモリセルＭＣに接続される。また、第２サブアレイ１１１Ｂのビット線ＢＬ１は、第１領域ＲＧ１において、座標（４）及び（５）のメモリセルＭＣに接続され、第２領域ＲＧ２において、座標（１）及び（２）のメモリセルＭＣに接続される。一方で、第２サブアレイ１１１Ｂのビット線ＢＬ３は、第１領域ＲＧ１において、座標（１）及び（２）のメモリセルＭＣに接続され、第２領域ＲＧ２において、座標（４）及び（５）のメモリセルＭＣに接続される。

このため、第１サブアレイ１１１Ａのビット線ＢＬ１～ＢＬ３は、第１サブアレイ１１１Ａの第１領域ＲＧ１及び第２領域ＲＧ２の間において交差している。同様に、第２サブアレイ１１１Ｂのビット線ＢＬ１～ＢＬ３は、第２サブアレイ１１１Ｂの第１領域ＲＧ１及び第２領域ＲＧ２の間において交差している。第２構成例において、Ｆｏｌｄｅｄ－ＢＬ方式で使用される偶数ビット線ＢＬとメモリセルＭＣとの接続関係は、第１実施形態と同様である。例えば、対応するサブアレイ１１１において、ビット線ＢＬ２は座標（３）のメモリセルＭＣのみに接続され、ビット線ＢＬ４は座標（６）のメモリセルＭＣのみに接続される。第１構成例において、座標（７）から先は、座標（１）～（６）と同様の接続関係が繰り返される。また、複数のセンスアンプＳＡｏ及び複数のセンスアンプＳＡｆのそれぞれは、第１実施形態と同様に、関連付けられたビット線ＢＬの組に接続される。

以上で説明されたように、第１構成例では、隣り合う２つの奇数ビット線ＢＬ毎に、第２領域ＲＧ２における隣り合う２つの奇数ビット線ＢＬのそれぞれのＸ方向に沿った位置（座標）が、第１領域ＲＧ１における隣り合う２つの奇数ビット線ＢＬのそれぞれのＸ方向に沿った位置から入れ替えられている。

なお、本明細書では、複数のビット線ＢＬのうち、第１領域ＲＧ１に含まれた部分と、第２領域ＲＧ２に含まれた部分とのそれぞれのことが“ビット線部”と呼ばれてもよい。すなわち、各ビット線ＢＬは、第１領域ＲＧ１に含まれたビット線部と、第２領域ＲＧ２に含まれたビット線部とを有し得る。第１領域ＲＧ１に含まれた複数のビット線部と、第２領域ＲＧ２に含まれた複数のビット線部とのそれぞれは、第１実施形態と同様に、Ｘ方向に順に並んだ４つのビット線部からなるグループによって表現されてもよい。第１領域ＲＧ１及び第２領域ＲＧ２のそれぞれでは、Ｘ方向に順に並んだ４つのビット線部からなるグループが、Ｘ方向に繰り返し配置される。

具体的には、第１構成例において、複数のビット線ＢＬは、第１領域ＲＧ１においてＸ方向に順に並んだ第１ビット線部～第４ビット線部からなる第１グループと、第２領域ＲＧ２においてＸ方向に順に並んだ第５ビット線部～第８ビット線部からなる第２グループとを含む。第１グループ及び第２グループのそれぞれは、Ｘ方向に繰り返し配置される。第１構成例において、第１ビット線部～第４ビット線部は、例えば、ビット線ＢＬ１～ＢＬ４にそれぞれ対応する。第１構成例において、第１ビット線部～第４ビット線部は、それぞれ第５ビット線部～第８ビット線部とＹ方向に隣り合う。第１構成例において、Ｙ方向に隣り合う第１グループ及び第２グループでは、第１ビット線部が第７ビット線部と接続され、第３ビット線部が第５ビット線部と接続され、第２ビット線部が第６ビット線部と接続され、第４ビット線部が第８ビット線部と接続される。

また、第１構成例において、第２サブアレイ１１１ＢにおけるメモリセルＭＣとビット線ＢＬとの接続関係は、第１サブアレイ１１１Ａにおける第１領域ＲＧ１及び第２領域ＲＧ２の接続関係を反転させた関係と類似している。この点は、以下で説明される第２構成例～第８構成例についても同様である。このため、以下では、第１サブアレイ１１１Ａの回路構成に注目して説明する。

＜第２構成例＞
図１２は、第３実施形態に係るメモリデバイス１００が備えるメモリセルアレイ１１０の第２構成例を示す概略図であり、第１サブアレイ１１１Ａを抽出して示している。図１２に示すように、第２構成例では、Ｆｏｌｄｅｄ－ＢＬ方式で使用される偶数ビット線ＢＬが、隣り合う２つのビット線ＢＬの組に分けられる。具体的には、２つのビット線ＢＬ２及びＢＬ４が組み合わされ、２つのビット線ＢＬ６及びＢＬ８が組み合わされる。そして、第２構成例では、各サブアレイ１１１が、第１構成例と同様に、第１領域ＲＧ１と第２領域ＲＧ２とに分割される。

第２構成例では、第１サブアレイ１１１Ａのビット線ＢＬ２は、第１領域ＲＧ１において、座標（３）のメモリセルＭＣに接続され、第２領域ＲＧ２において、座標（６）のメモリセルＭＣに接続される。一方で、第１サブアレイ１１１Ａのビット線ＢＬ４は、第１領域ＲＧ１において、座標（６）のメモリセルＭＣに接続され、第２領域ＲＧ２において、座標（３）のメモリセルＭＣに接続される。第２構成例では、第１サブアレイ１１１Ａのビット線ＢＬ２～ＢＬ４が、第１サブアレイ１１１Ａの第１領域ＲＧ１及び第２領域ＲＧ２の間において交差している。第２構成例において、Ｏｐｅｎ－ＢＬ方式で使用される奇数ビット線ＢＬとメモリセルＭＣとの接続関係は、第１実施形態と同様である。座標（７）から先は、座標（１）～（６）と同様の接続関係が繰り返される。

以上で説明されたように、第２構成例では、隣り合う２つの偶数ビット線ＢＬ毎に、第２領域ＲＧ２における隣り合う２つの偶数ビット線ＢＬのそれぞれのＸ方向に沿った位置（座標）が、第１領域ＲＧ１における隣り合う２つの偶数ビット線ＢＬのそれぞれのＸ方向に沿った位置から入れ替えられている。

言い換えると、第２構成例において、複数のビット線ＢＬは、第１構成例と同様に、第１領域ＲＧ１に含まれた第１ビット線部～第４ビット線部からなる第１グループと、第２領域ＲＧ２に含まれた第５ビット線部～第８ビット線部からなる第２グループとを含む。第２構成例において、第１ビット線部～第４ビット線部は、例えば、ビット線ＢＬ１～ＢＬ４にそれぞれ対応する。そして、第２構成例において、第１ビット線部～第４ビット線部は、それぞれ第５ビット線部～第８ビット線部とＹ方向に隣り合う。第２構成例において、Ｙ方向に隣り合う第１グループ及び第２グループでは、第１ビット線部が第５ビット線部と接続され、第３ビット線部が第７ビット線部と接続され、第２ビット線部が第８ビット線部と接続され、第４ビット線部が第６ビット線部と接続される。

＜第３構成例＞
図１３は、第３実施形態に係るメモリデバイス１００が備えるメモリセルアレイ１１０の第３構成例を示す概略図であり、第１サブアレイ１１１Ａを抽出して示している。図１３に示すように、第３構成例は、第２構成例の変形であり、各サブアレイ１１１が３つの領域に分割される。具体的には、第１サブアレイ１１１Ａが、第１領域ＲＧ１、第２領域ＲＧ２、及び第３領域ＲＧ３に分割される。本例では、第１領域ＲＧ１が４つのワード線ＷＬ１～ＷＬ４に関連付けられ、第２領域ＲＧ２が４つのワード線ＷＬ５～ＷＬ８に関連付けられ、第３領域ＲＧ３が４つのワード線ＷＬ９～ＷＬ１２に関連付けられている。

第３構成例において、第１領域ＲＧ１及び第２領域ＲＧ２のそれぞれにおけるビット線ＢＬとメモリセルＭＣの接続関係は、第２構成例と同様である。そして、第３構成例では、第３領域ＲＧ３が、第１領域ＲＧ１と同様の接続関係を有する。

具体的には、第３構成例では、第１サブアレイ１１１Ａのビット線ＢＬ２は、第１領域ＲＧ１において、座標（３）のメモリセルＭＣに接続され、第２領域ＲＧ２において、座標（６）のメモリセルＭＣに接続され、第３領域ＲＧ３において、座標（３）のメモリセルＭＣに接続される。一方で、第１サブアレイ１１１Ａのビット線ＢＬ４は、第１領域ＲＧ１において、座標（６）のメモリセルＭＣに接続され、第２領域ＲＧ２において、座標（３）のメモリセルＭＣに接続され、第３領域ＲＧ３において、座標（６）のメモリセルＭＣに接続される。

第３構成例では、第１サブアレイ１１１Ａのビット線ＢＬ２～ＢＬ４が、第１領域ＲＧ１及び第２領域ＲＧ２の間と、第２領域ＲＧ２及び第３領域ＲＧ３の間とのそれぞれにおいて交差している。第３構成例において、Ｏｐｅｎ－ＢＬ方式で使用される奇数ビット線ＢＬとメモリセルＭＣとの接続関係は、第１実施形態と同様である。座標（７）から先は、座標（１）～（６）と同様の接続関係が繰り返される。

以上で説明されたように、第３構成例は、第２構成例と比べて、複数のビット線ＢＬのそれぞれが、第２領域ＲＧ２を基準として第１領域ＲＧ１とは反対側に設けられた第３領域ＲＧ３に設けられた部分をさらに有する。そして、隣り合う２つの偶数ビット線ＢＬ毎に、第３領域ＲＧ３における隣り合う２つの偶数ビット線ＢＬのそれぞれのＸ方向に沿った位置が、第２領域ＲＧ３における隣り合う２つの偶数ビット線ＢＬのそれぞれのＸ方向に沿った位置から入れ替えられている。すなわち、第３構成例では、各サブアレイ１１１において、組み合わされた偶数ビット線ＢＬが接続されるメモリセルＭＣの座標が、２箇所（偶数箇所）で入れ替えられる。これにより、第３構成例は、第２構成例よりも各サブアレイ１１１内における非対称性を解消することができる。

なお、本明細書では、複数のビット線ＢＬのうち、第３領域ＲＧ３に含まれた部分のことが“ビット線部”と呼ばれてもよい。すなわち、各ビット線ＢＬは、第１領域ＲＧ１に含まれたビット線部と、第２領域ＲＧ２に含まれたビット線部と、第３領域ＲＧ３に含まれたビット線部とを有し得る。第１領域ＲＧ１に含まれた複数のビット線部と、第２領域ＲＧ２に含まれた複数のビット線部と、第３領域ＲＧ３に含まれた複数のビット線部とのそれぞれは、第１実施形態と同様に、Ｘ方向に順に並んだ４つのビット線部からなるグループによって表現されてもよい。第１領域ＲＧ１、第２領域ＲＧ２、及び第３領域ＲＧ３のそれぞれでは、Ｘ方向に順に並んだ４つのビット線部からなるグループが、Ｘ方向に繰り返し配置される。

具体的には、第３構成例において、複数のビット線ＢＬは、第１領域ＲＧ１においてＸ方向に順に並んだ第１ビット線部～第４ビット線部からなる第１グループと、第２領域ＲＧ２においてＸ方向に順に並んだ第５ビット線部～第８ビット線部からなる第２グループと、第３領域ＲＧ３においてＸ方向に順に並んだ第９ビット線部～第１２ビット線部とを含む。第１グループ、第２グループ、及び第３グループのそれぞれは、Ｘ方向に繰り返し配置される。第３構成例において、第１ビット線部～第４ビット線部は、例えば、ビット線ＢＬ１～ＢＬ４にそれぞれ対応する。第３構成例において、第１～第４ビット線部は、それぞれ第５～第８ビット線部とＹ方向に隣り合う。第３構成例において、第５～第８ビット線部は、それぞれ第９～第１２ビット線部とＹ方向に隣り合う。第３構成例において、Ｙ方向に隣り合う第１グループ及び第２グループでは、第１ビット線部が第５ビット線部と接続され、第３ビット線部が第７ビット線部と接続され、第２ビット線部が第８ビット線部と接続され、第４ビット線部が第６ビット線部と接続される。第３構成例において、Ｙ方向に隣り合う第２グループ及び第３グループでは、第５ビット線部が第９ビット線部と接続され、第６ビット線部が第１２ビット線部と接続され、第７ビット線部が第１１ビット線部と接続され、第８ビット線部が第１０ビット線部と接続される。

＜第４構成例＞
図１４は、第３実施形態に係るメモリデバイス１００が備えるメモリセルアレイ１１０の第４構成例を示す概略図であり、第１サブアレイ１１１Ａを抽出して示している。図１４に示すように、第４構成例は、第１構成例における奇数ビット線ＢＬの接続関係と第２構成例における偶数ビット線ＢＬの接続関係との組み合わせである。

具体的には、第４構成例のビット線ＢＬ１は、第１領域ＲＧ１において、座標（１）及び（２）のメモリセルＭＣに接続され、第２領域ＲＧ２において、座標（４）及び（５）のメモリセルＭＣに接続される。第４構成例のビット線ＢＬ３は、第１領域ＲＧ１において、座標（４）及び（５）のメモリセルＭＣに接続され、第２領域ＲＧ２において、座標（１）及び（２）のメモリセルＭＣに接続される。

第４構成例のビット線ＢＬ２は、第１領域ＲＧ１において、座標（３）のメモリセルＭＣに接続され、第２領域ＲＧ２において、座標（６）のメモリセルＭＣに接続される。第４構成例のビット線ＢＬ４は、第１領域ＲＧ１において、座標（６）のメモリセルＭＣに接続され、第２領域ＲＧ２において、座標（３）のメモリセルＭＣに接続される。

第４構成例において、ビット線ＢＬ１及びＢＬ２のそれぞれは、第１領域ＲＧ１及び第２領域ＲＧ２の間において、ビット線ＢＬ３及びＢＬ４のそれぞれと交差している。座標（７）から先は、座標（１）～（６）と同様の接続関係が繰り返される。

以上で説明されたように、第４構成例では、隣り合う２つの奇数ビット線ＢＬ毎に、第２領域ＲＧ２における隣り合う２つの奇数ビット線ＢＬのそれぞれのＸ方向に沿った位置が、第１領域ＲＧ１における隣り合う２つの奇数ビット線ＢＬのそれぞれのＸ方向に沿った位置から入れ替えられている。さらに、第４構成例では、隣り合う２つの偶数ビット線ＢＬ毎に、第２領域ＲＧ２における隣り合う２つの偶数ビット線ＢＬのそれぞれの第１方向に沿った位置が、第１領域ＲＧ１における隣り合う２つの偶数ビット線ＢＬのそれぞれのＸ方向に沿った位置から入れ替えられている。

言い換えると、第４構成例において、複数のビット線ＢＬは、第１構成例と同様に、第１領域ＲＧ１に含まれた第１ビット線部～第４ビット線部からなる第１グループと、第２領域ＲＧ２に含まれた第５ビット線部～第８ビット線部からなる第２グループとを含む。第４構成例において、第１ビット線部～第４ビット線部は、例えば、ビット線ＢＬ１～ＢＬ４にそれぞれ対応する。そして、第４構成例において、第１ビット線部～第４ビット線部は、それぞれ第５ビット線部～第８ビット線部とＹ方向に隣り合う。第４構成例において、Ｙ方向に隣り合う第１グループ及び第２グループでは、第１ビット線部が前記第７ビット線部と接続され、第３ビット線部が第５ビット線部と接続され、第２ビット線部が第８ビット線部と接続され、第４ビット線部が第６ビット線部と接続される。

＜第５構成例＞
図１５は、第３実施形態に係るメモリデバイス１００が備えるメモリセルアレイ１１０の第５構成例を示す概略図であり、第１サブアレイ１１１Ａを抽出して示している。図１５に示すように、第５構成例は、第４構成例の変形であり、各サブアレイ１１１が３つの領域に分割される。具体的には、第１サブアレイ１１１Ａが、第１領域ＲＧ１、第２領域ＲＧ２、及び第３領域ＲＧ３に分割される。本例では、第１領域ＲＧ１が４つのワード線ＷＬ１～ＷＬ４に関連付けられ、第２領域ＲＧ２が４つのワード線ＷＬ５～ＷＬ８に関連付けられ、第３領域ＲＧ３が４つのワード線ＷＬ９～ＷＬ１２に関連付けられている。

第５構成例において、第１領域ＲＧ１及び第２領域ＲＧ２のそれぞれにおけるビット線ＢＬとメモリセルＭＣの接続関係は、第４構成例と同様である。そして、第５構成例では、第３領域ＲＧ３が、第１領域ＲＧ１と同様の接続関係を有する。

具体的には、第５構成例のビット線ＢＬ１は、第１領域ＲＧ１において、座標（１）及び（２）のメモリセルＭＣに接続され、第２領域ＲＧ２において、座標（４）及び（５）のメモリセルＭＣに接続され、第３領域ＲＧ３において、座標（１）及び（２）のメモリセルＭＣに接続される。第５構成例のビット線ＢＬ３は、第１領域ＲＧ１において、座標（４）及び（５）のメモリセルＭＣに接続され、第２領域ＲＧ２において、座標（１）及び（２）のメモリセルＭＣに接続され、第３領域ＲＧ３において、座標（４）及び（５）のメモリセルＭＣに接続される。

第５構成例のビット線ＢＬ２は、第１領域ＲＧ１において、座標（３）のメモリセルＭＣに接続され、第２領域ＲＧ２において、座標（６）のメモリセルＭＣに接続され、第３領域ＲＧ３において、座標（３）のメモリセルＭＣに接続される。第５構成例のビット線ＢＬ４は、第１領域ＲＧ１において、座標（６）のメモリセルＭＣに接続され、第２領域ＲＧ２において、座標（３）のメモリセルＭＣに接続され、第３領域ＲＧ３において、座標（６）のメモリセルＭＣに接続される。

第５構成例において、ビット線ＢＬ１及びＢＬ２のそれぞれは、第１領域ＲＧ１及び第２領域ＲＧ２の間と、第２領域ＲＧ２及び第３領域ＲＧ３の間とのそれぞれにおいてビット線ＢＬ３及びＢＬ４のそれぞれと交差している。座標（７）から先は、座標（１）～（６）と同様の接続関係が繰り返される。

以上で説明されたように、第５構成例は、第４構成例と比べて、複数のビット線ＢＬのそれぞれが、第２領域ＲＧ２を基準として第１領域ＲＧ１とは反対側に設けられた第３領域ＲＧ３に設けられた部分をさらに有する。そして、隣り合う２つの奇数ビット線ＢＬ毎に、第３領域ＲＧ３における隣り合う２つの奇数ビット線ＢＬのそれぞれのＸ方向に沿った位置が、第２領域ＲＧ２における隣り合う２つの奇数ビット線ＢＬのそれぞれのＸ方向に沿った位置から入れ替えられている。さらに、第５構成例では、隣り合う２つの偶数ビット線ＢＬ毎に、第３領域ＲＧ３における隣り合う２つの偶数ビット線ＢＬのそれぞれのＸ方向に沿った位置が、第２領域ＲＧ２における隣り合う２つの偶数ビット線ＢＬのそれぞれのＸ方向に沿った位置から入れ替えられている。すなわち、第５構成例では、各サブアレイ１１１において、組み合わされた奇数ビット線ＢＬが接続されるメモリセルＭＣの座標が、２箇所（偶数箇所）で入れ替えられるとともに、組み合わされた偶数ビット線ＢＬが接続されるメモリセルＭＣの座標が、２箇所（偶数箇所）で入れ替えられる。

言い換えると、第５構成例において、複数のビット線ＢＬは、第３構成例と同様に、第１領域ＲＧ１に含まれた第１ビット線部～第４ビット線部からなる第１グループと、第２領域ＲＧ２に含まれた第５ビット線部～第８ビット線部からなる第２グループと、第３領域ＲＧ３に含まれた第９ビット線部～第１２ビット線部からなる第３グループとを含む。第５構成例において、第１ビット線部～第４ビット線部は、例えば、ビット線ＢＬ１～ＢＬ４にそれぞれ対応する。そして、第５構成例において、第１ビット線部～第４ビット線部は、それぞれ第５ビット線部～第８ビット線部とＹ方向に隣り合う。第５構成例において、第５ビット線部～第８ビット線部は、それぞれ第９ビット線部～第１２ビット線部とＹ方向に隣り合う。第５構成例において、Ｙ方向に隣り合う第１グループ及び第２グループでは、第１ビット線部が前記第７ビット線部と接続され、第３ビット線部が第５ビット線部と接続され、第２ビット線部が第８ビット線部と接続され、第４ビット線部が第６ビット線部と接続される。第５構成例において、Ｙ方向に隣り合う第２グループ及び第３グループでは、第５ビット線部が第１１ビット線部と接続され、第６ビット線部が第１２ビット線部と接続され、第７ビット線部が第９ビット線部と接続され、第８ビット線部が第１０ビット線部と接続される。これにより、第５構成例は、第４構成例よりも各サブアレイ１１１内における非対称性を解消することができる。

＜第６構成例＞
図１６は、第３実施形態に係るメモリデバイス１００が備えるメモリセルアレイ１１０の第６構成例を示す概略図であり、第１サブアレイ１１１Ａを抽出して示している。図１６に示すように、第６構成例では、各サブアレイ１１１が、第１構成例と同様に、第１領域ＲＧ１と第２領域ＲＧ２とに分割される。そして、第６構成例では、第１領域ＲＧ１においてＦｏｌｄｅｄ－ＢＬ方式で使用される偶数ビット線ＢＬが、第２領域ＲＧ２において隣の偶数ビット線ＢＬの座標にシフトして接続される。

具体的には、第６構成例において、ビット線ＢＬ２は、第１領域ＲＧ１において座標（３）のメモリセルＭＣに接続され、第２領域ＲＧ２において座標（６）のメモリセルＭＣに接続される。第６構成例において、ビット線ＢＬ４は、第１領域ＲＧ１において座標（６）のメモリセルＭＣに接続され、第２領域ＲＧ２において座標（９）のメモリセルＭＣに接続される。第６構成例において、ビット線ＢＬ６は、第１領域ＲＧ１において座標（９）のメモリセルＭＣに接続され、第２領域ＲＧ２において座標（１２）のメモリセルＭＣに接続される。以下同様に、第６構成例において、ビット線ＢＬ（２＊ｋ）（ｋは１以上の整数）は、第１領域ＲＧ１において座標（３＊ｋ）のメモリセルＭＣに接続され、第２領域ＲＧ２において座標（３＊（ｋ＋１））のメモリセルＭＣに接続される。第６構成例において、Ｏｐｅｎ－ＢＬ方式で使用される奇数ビット線ＢＬとメモリセルＭＣとの接続関係は、第１実施形態と同様である。

以上で説明されたように、第６構成例では、第２領域ＲＧ２における複数の偶数ビット線ＢＬのそれぞれのＸ方向に沿った位置が、第１領域ＲＧ１において隣り合う偶数ビット線ＢＬのＸ方向に沿った位置にシフトして設けられる。

言い換えると、第６構成例において、複数のビット線ＢＬは、第１構成例と同様に、第１領域ＲＧ１に含まれた第１ビット線部～第４ビット線部からなる第１グループと、第２領域ＲＧ２に含まれた第５ビット線部～第８ビット線部からなる第２グループとを含む。第６構成例において、第１ビット線部～第４ビット線部は、例えば、ビット線ＢＬ１～ＢＬ４にそれぞれ対応する。そして、第６構成例において、第１ビット線部～第４ビット線部は、それぞれ第５ビット線部～第８ビット線部とＹ方向に隣り合う。第６構成例において、Ｙ方向に隣り合う第１グループ及び第２グループでは、第１ビット線部が第５ビット線部と接続され、第３ビット線部が第７ビット線部と接続され、第２ビット線部が第８ビット線部と接続され、第４ビット線部が隣の第２グループに含まれた第６ビット線部と接続される。そして、第６構成例では、第２ビット線部と第８ビット線部とを接続する配線と、第４ビット線部と第６ビット線部とを接続する配線とが、交差しない。

＜第７構成例＞
図１７は、第３実施形態に係るメモリデバイス１００が備えるメモリセルアレイ１１０の第７構成例を示す概略図であり、第１サブアレイ１１１Ａを抽出して示している。図１７に示すように、第７構成例では、各サブアレイ１１１が、第１構成例と同様に、第１領域ＲＧ１と第２領域ＲＧ２とに分割される。そして、第７構成例では、第１領域ＲＧ１においてＯｐｅｎ－ＢＬ方式で使用される奇数ビット線ＢＬが、第２領域ＲＧ２において隣の奇数ビット線ＢＬの座標にシフトして接続される。

具体的には、第７構成例において、ビット線ＢＬ１は、第１領域ＲＧ１において座標（１）及び（２）のメモリセルＭＣに接続され、第２領域ＲＧ２において座標（４）及び（５）のメモリセルＭＣに接続される。第７構成例において、ビット線ＢＬ３は、第１領域ＲＧ１において座標（４）及び（５）のメモリセルＭＣに接続され、第２領域ＲＧ２において座標（７）及び（８）のメモリセルＭＣに接続される。第７構成例において、ビット線ＢＬ５は、第１領域ＲＧ１において座標（７）及び（８）のメモリセルＭＣに接続され、第２領域ＲＧ２において座標（１０）及び（１１）のメモリセルＭＣに接続される。以下同様に、第７構成例において、ビット線ＢＬ（２＊ｋ－１）（ｋは１以上の整数）は、第１領域ＲＧ１において座標（３＊ｋ－２）及び（３＊ｋ－１）のメモリセルＭＣに接続され、第２領域ＲＧ２において座標（３＊（ｋ＋１）－２）及び（３＊（ｋ＋１）－１）のメモリセルＭＣに接続される。第７構成例において、Ｆｏｌｄｅｄ－ＢＬ方式で使用される偶数ビット線ＢＬとメモリセルＭＣとの接続関係は、第１実施形態と同様である。

以上で説明されたように、第７構成例では、第２領域ＲＧ２における複数の奇数ビット線ＢＬのそれぞれのＸ方向に沿った位置が、第１領域ＲＧ１において隣り合う奇数ビット線ＢＬのＸ方向に沿った位置にシフトして設けられる。

言い換えると、第７構成例において、複数のビット線ＢＬは、第１構成例と同様に、第１領域ＲＧ１に含まれた第１ビット線部～第４ビット線部からなる第１グループと、第２領域ＲＧ２に含まれた第５ビット線部～第８ビット線部からなる第２グループとを含む。第７構成例において、第１ビット線部～第４ビット線部は、例えば、ビット線ＢＬ１～ＢＬ４にそれぞれ対応する。そして、第７構成例において、第１ビット線部～第４ビット線部は、それぞれ第５ビット線部～第８ビット線部とＹ方向に隣り合う。第７構成例において、Ｙ方向に隣り合う第１グループ及び第２グループでは、第１ビット線部が第７ビット線部と接続され、第３ビット線部が隣の第２グループに含まれた第５ビット線部と接続され、第２ビット線部が第６ビット線部と接続され、第４ビット線部が第８ビット線部と接続される。そして、第７構成例では、第１ビット線部と第７ビット線部とを接続する配線と、第３ビット線部と第５ビット線部とを接続する配線とが、交差しない。

＜第８構成例＞
図１８は、第３実施形態に係るメモリデバイス１００が備えるメモリセルアレイ１１０の第８構成例を示す概略図であり、第１サブアレイ１１１Ａを抽出して示している。図１８に示すように、第８構成例では、各サブアレイ１１１が、第１構成例と同様に、第１領域ＲＧ１と第２領域ＲＧ２とに分割される。図１８には、第１領域ＲＧ１のＸ座標（１）～（１２）と、第２領域ＲＧ２のＸ座標（１）～（１２）とのそれぞれが示されている。そして、第８構成例では、隣り合う２本のビット線ＢＬが、第１領域ＲＧ１と第２領域ＲＧ２との間で入れ替えられて接続される。

具体的には、第８構成例において、ビット線ＢＬ１は、第１領域ＲＧ１において座標（１）及び（２）のメモリセルＭＣに接続され、第２領域ＲＧ２において座標（２）及び（３）のメモリセルＭＣに接続される。第８構成例において、ビット線ＢＬ２は、第１領域ＲＧ１において座標（３）のメモリセルＭＣに接続され、第２領域ＲＧ２において座標（１）のメモリセルＭＣに接続される。座標（４）から先は、座標（１）～（３）と同様の接続関係が繰り返される。

言い換えると、第８構成例において、ビット線ＢＬ（２＊ｋ－１）（ｋは１以上の整数）は、第１領域ＲＧ１において座標（３＊ｋ－２）及び（３＊ｋ－１）のメモリセルＭＣに接続され、第２領域ＲＧ２において座標（３＊ｋ－１）及び（３＊ｋ）のメモリセルＭＣに接続される。第８構成例において、ビット線ＢＬ（２＊ｋ）（ｋは１以上の整数）は、第１領域ＲＧ１において座標（３＊ｋ）のメモリセルＭＣに接続され、第２領域ＲＧ２において座標（３＊ｋ－２）のメモリセルＭＣに接続される。

以上で説明されたように、第８構成例では、隣り合う２つの奇数ビット線ＢＬ及び偶数ビット線ＢＬの組毎に、第２領域ＲＧ２において接続されるメモリセルＭＣ（セルトランジスタＣＴ）のアサインが、第１領域ＲＧ１において接続されるメモリセルＭＣ（セルトランジスタＣＴ）のアサインから入れ替えられている。

言い換えると、第８構成例において、複数のビット線ＢＬは、第１構成例と同様に、第１領域ＲＧ１に含まれた第１ビット線部～第４ビット線部からなる第１グループと、第２領域ＲＧ２に含まれた第５ビット線部～第８ビット線部からなる第２グループとを含む。第８構成例において、第１ビット線部～第４ビット線部は、例えば、ビット線ＢＬ１～ＢＬ４にそれぞれ対応する。そして、第８構成例において、Ｙ方向に隣り合う第１グループ及び第２グループでは、第５ビット線部と第６ビット線部との配置が入れ替えられ、第７ビット線部と第８ビット線部との配置が入れ替えられ、第１ビット線部～第４ビット線部が第５ビット線部～第８ビット線部にそれぞれ接続される。このため、第８構成例では、第１ビット線部と第５ビット線部とを接続する配線と、第２ビット線部と第６ビット線部とを接続する配線とが交差している。同様に、第８構成例では、第３ビット線部と第７ビット線部とを接続する配線と、第４ビット線部と第８ビット線部とを接続する配線とが交差している。なお、“２つのビット線部の配置が入れ替えられること”は、ビット線部に接続されるメモリセルＭＣ（Ｏｐｅｎ－ＢＬ方式又はＦｏｌｄｅｄ－ＢＬ方式）の対応関係が変わることなく、２つのビット線部の位置関係が入れ替えられることを示している。

＜３－２＞メモリデバイス１００の構造
以下に、第３実施形態に係るメモリデバイス１００の構造について、第２構成例と第８構成例とを代表に挙げて説明する。

＜第２構成例＞
図１９は、第３実施形態に係るメモリデバイス１００が備えるメモリセルアレイ１１０の第２構成例における平面レイアウトの一例を示す平面図であり、第１サブアレイ１１１Ａを抽出して示している。図１９は、第２構成例において、第１サブアレイ１１１Ａに含まれた５つのビット線ＢＬ１～ＢＬ５及び８つのワード線ＷＬ１～ＷＬ８と、これらの配線に関連付けられた複数のメモリセルＭＣ及び複数のコンタクトＶＣとを示している。

図１９に示すように、ビット線ＢＬ１は、第１領域ＲＧ１に設けられた第１部分４０と、第２領域ＲＧ２に設けられた第２部分５０とを有する。ビット線ＢＬ２は、第１領域ＲＧ１に設けられた第１部分４１と、第２領域ＲＧ２に設けられた第２部分５１とを有する。ビット線ＢＬ３は、第１領域ＲＧ１に設けられた第１部分４２と、第２領域ＲＧ２に設けられた第２部分５２とを有する。ビット線ＢＬ４は、第１領域ＲＧ１に設けられた第１部分４３と、第２領域ＲＧ２に設けられた第２部分５３とを有する。また、第２構成例では、第１領域ＲＧ１及び第２領域ＲＧ２の間に、配線領域ＷＲが設けられている。第１サブアレイ１１１Ａは、配線領域ＷＲにおいて、シャント線ＳＨ１及びＳＨ２と、複数のコンタクトＣＰ３とをさらに含む。シャント線ＳＨ１及びＳＨ２は、導電体であり、例えば金属である。シャント線ＳＨ１は、シャント線ＳＨ２から離れている。シャント線ＳＨ１及びＳＨ２は、ビット線ＢＬ３及びＢＬ４にそれぞれ対応して設けられている。

第２構成例において、ビット線ＢＬ１の第１部分４０と第２部分５０とは、配線領域ＷＲを介して連続的に設けられている。第２構成例において、ビット線ＢＬ２の第１部分４１と第２部分５１とは、配線領域ＷＲを介して連続的に設けられている。第２構成例において、ビット線ＢＬ３の第１部分４２と第２部分５２とのそれぞれに、コンタクトＣＰ３が接続される。そして、シャント線ＳＨ１が、ビット線ＢＬ３の第１部分４２に接続されたコンタクトＣＰ３と、ビット線ＢＬ３の第２部分５２に接続されたコンタクトＣＰ３との間を接続している。つまり、ビット線ＢＬ３の第１部分４２と第２部分５２との間は、２本のコンタクトＣＰ３とシャント線ＳＨ１を介して電気的に接続されている。同様に、第２構成例において、ビット線ＢＬ４の第１部分４３と第２部分５３とのそれぞれに、コンタクトＣＰ３が接続される。そして、シャント線ＳＨ２が、ビット線ＢＬ４の第１部分４３に接続されたコンタクトＣＰ３と、ビット線ＢＬ４の第２部分５３に接続されたコンタクトＣＰ３との間を接続している。つまり、ビット線ＢＬ４の第１部分４３と第２部分５３との間が、２本のコンタクトＣＰ３とシャント線ＳＨ２を介して電気的に接続されている。ビット線ＢＬ５以降では、ビット線ＢＬ１～ＢＬ４と同様の構成が繰り返し配置される。

なお、シャント線ＳＨ１及びＳＨ２のそれぞれの平面形状は、特に限定されず、第１領域ＲＧ１のビット線ＢＬと第２領域ＲＧ２のビット線ＢＬとの間を電気的に接続可能であればよい。例えば、ビット線ＢＬ２の第１部分４１と、ビット線ＢＬ４の第２部分５３との間に、ビット線ＢＬ３の第２部分５２の端部が延伸して設けられる。そして、ビット線ＢＬ３の第２部分５２の当該端部に、コンタクトＣＰ３が接続される。さらに、配線領域ＷＲに設けられたビット線ＢＬ２の部分の平面形状は、例えば、クランク形状に設けられる。そして、ビット線ＢＬ２は、ビット線ＢＬ３及びＢＬ４の何れとも離れて設けられる。これにより、第２構成例では、配線領域ＷＲのＹ方向に沿った幅が抑制され、且つ第１領域ＲＧ１及び第２領域ＲＧ２の間で交差する配線が接続され得る。

図２０は、第３実施形態に係るメモリデバイス１００が備えるメモリセルアレイ１１０（第１サブアレイ１１１Ａ）の第２構成例における断面構造の一例を示す、図１９のＸＸ－ＸＸ線に沿った断面図である。図２０は、ビット線ＢＬ４の第１部分４３及び第２部分５３の接続部分を示している。図２０に示すように、２つのコンタクトＣＰ３は、ビット線ＢＬ４の第１部分４３上と、ビット線ＢＬ４の第２部分５３上とにそれぞれ設けられる。そして、２つのコンタクトＣＰ３上に、シャント線ＳＨ２が設けられる。シャント線ＳＨ２は、例えば、ビット線ＢＬよりも上層に設けられる。つまり、本例では、ビット線ＢＬ４と交差するビット線ＢＬ２及びＢＬ３は、シャント線ＳＨ２と、プレート線ＰＬの間に設けられている。このように、第２構成例では、第１領域ＲＧ１及び第２領域ＲＧ２の間で交差する複数のビット線ＢＬの少なくとも１つが、ビット線ＢＬよりも上層のシャント線ＳＨを介して、第１領域ＲＧ１及び第２領域ＲＧ２の間で電気的に接続される。

なお、第２構成例において、シャント線ＳＨが利用されるビット線ＢＬは、以上で説明されたビット線ＢＬに限定されない。第２構成例におけるビット線ＢＬの接続関係を実現することが可能なように、シャント線ＳＨが利用されていればよい。また、第２構成例のようなビット線ＢＬの第１領域ＲＧ１及び第２領域ＲＧ２の間のシャント線ＳＨを利用した接続は、第１構成例、第３構成例～第８構成例のいずれにも適用され得る。

＜第８構成例＞
図２１は、第３実施形態に係るメモリデバイス１００が備えるメモリセルアレイ１１０の第８構成例における平面レイアウトの一例を示す平面図であり、第１サブアレイ１１１Ａを抽出して示している。図２１は、第８構成例において、第１サブアレイ１１１Ａに含まれた５つのビット線ＢＬ１～ＢＬ５及び８つのワード線ＷＬ１～ＷＬ８と、これらの配線に関連付けられた複数のメモリセルＭＣ及び複数のコンタクトＶＣとを示している。以下に、第８構成例について、第２構成例と異なる点について説明する。

図２１に示すように、第８構成例において、ビット線ＢＬ１の第１部分４０と第２部分５０とは、配線領域ＷＲを介して連続的に設けられている。第８構成例において、ビット線ＢＬ３の第１部分４２と第２部分５２とは、配線領域ＷＲを介して連続的に設けられている。第８構成例において、ビット線ＢＬ２の第１部分４１と第２部分５１とのそれぞれに、コンタクトＣＰ３が接続される。そして、シャント線ＳＨ１が、ビット線ＢＬ２の第１部分４１に接続されたコンタクトＣＰ３と、ビット線ＢＬ２の第２部分５１に接続されたコンタクトＣＰ３との間を接続している。つまり、ビット線ＢＬ２の第１部分４１と第２部分５１との間は、２本のコンタクトＣＰ３とシャント線ＳＨ１を介して電気的に接続されている。同様に、第８構成例において、ビット線ＢＬ４の第１部分４３と第２部分５３とのそれぞれに、コンタクトＣＰ３が接続される。そして、シャント線ＳＨ２が、ビット線ＢＬ４の第１部分４３に接続されたコンタクトＣＰ３と、ビット線ＢＬ４の第２部分５３に接続されたコンタクトＣＰ３との間を接続している。つまり、ビット線ＢＬ４の第１部分４３と第２部分５３との間が、２本のコンタクトＣＰ３とシャント線ＳＨ２を介して電気的に接続されている。ビット線ＢＬ５以降では、ビット線ＢＬ１～ＢＬ４と同様の構成が繰り返し配置される。

第８構成例において、ビット線ＢＬ１は、第１領域ＲＧ１及び第２領域ＲＧ２の間で、１座標分Ｘ方向にオフセットされて設けられている。第８構成例において、ビット線ＢＬ３は、第１領域ＲＧ１及び第２領域ＲＧ２の間で、１座標分Ｘ方向にオフセットされて設けられている。言い換えると、第８構成例では、ビット線ＢＬの配置を、第１領域ＲＧ１及び第２領域ＲＧ２の間でオフセットさせることによって、Ｏｐｅｎ－ＢＬ方式で使用される奇数ビット線ＢＬと、Ｆｏｌｄｅｄ－ＢＬ方式で使用される偶数ビット線ＢＬとのアサインが入れ替えられている。なお、シャント線ＳＨが利用されるビット線ＢＬは、偶数ビット線ＢＬでなく、奇数ビット線ＢＬであってもよい。ビット線ＢＬがオフセットされる方向は、Ｘ軸の正方向であってもよいし、負方向であってもよい。

＜３－３＞第３実施形態の効果
Ｆｏｌｄｅｄ－ＢＬ方式における読み出し対象のビット線ＢＬと参照ビット線ＢＬとに挟まれたＯｐｅｎ－ＢＬ方式のビット線ＢＬでは、リストア時における逆向きのノイズが相殺される。一方で、Ｆｏｌｄｅｄ－ＢＬ方式における読み出し対象のビット線ＢＬと参照ビット線ＢＬとに挟まれないＯｐｅｎ－ＢＬ方式のビット線ＢＬは、２つの独立なＦｏｌｄｅｄ－ＢＬ方式のビット線ＢＬからのノイズを受ける。

そこで、第３実施形態に係るメモリデバイス１００は、サブアレイ１１１内で複数のビット線を交差させた構成を有する。これにより、第３実施形態に係るメモリデバイス１００は、Ｆｏｌｄｅｄ－ＢＬ方式で隣り合うビット線ＢＬの間に配置されたＯｐｅｎ－ＢＬ方式のビット線ＢＬにおける、カップリングに起因したノイズの対称性を向上させることができる。その結果、第３実施形態に係るメモリデバイス１００は、隣り合うビット線ＢＬからのノイズの非対称性を軽減させることができ、第１実施形態よりも読み出しマージンを向上させることができる。

＜４＞第４実施形態
第４実施形態に係るメモリデバイス１００は、第３実施形態で説明されたビット線ＢＬの配置を、ワード線ＷＬの高さに設けられた配線を用いて実現された構造を有する。以下に、第４実施形態に係るメモリデバイス１００の詳細について説明する。

＜４－１＞メモリデバイス１００の構造
＜４－１－１＞メモリセルアレイ１１０の平面レイアウト
図２２は、第４実施形態に係るメモリデバイス１００が備えるメモリセルアレイ１１０（第１サブアレイ１１１Ａ）の平面レイアウトの一例を示す平面図であり、第１サブアレイ１１１Ａを抽出して示している。図２２は、第４実施形態において、第１サブアレイ１１１Ａに含まれた５つのビット線ＢＬ１～ＢＬ５と、第１領域ＲＧ１に含まれた２つのワード線ＷＬ３及びＷＬ４と、第２領域ＲＧ２に含まれた２つのワード線ＷＬ５及びＷＬ６と、これらの配線に関連付けられた複数のメモリセルＭＣ及び複数のコンタクトＶＣとを示している。図２２に示すように、第４実施形態に係るメモリデバイス１００は、第３実施形態に対して配線領域ＷＲにおける構造が異なり、複数のコンタクトＣＰ３が複数のコンタクトＣＰ４に置き換えられ、複数のシャント線ＳＨ１及びＳＨ２が複数のシャント線ＳＨａ１及びＳＨａ２に置き換えられた構成を有する。

シャント線ＳＨａ１及びＳＨａ２は、導電体であり、配線領域ＷＲの構造に応じた材料が使用される。シャント線ＳＨａ１は、シャント線ＳＨａ２から離れている。シャント線ＳＨａ１及びＳＨａ２は、ビット線ＢＬ３及びＢＬ４にそれぞれ対応して設けられている。シャント線ＳＨａ１及びＳＨａ２は、ワード線ＷＬと同じ高さに設けられる。各コンタクトＣＰ４は、シャント線ＳＨａ１及びＳＨａ２と、対応するビット線ＢＬの端部とを接続する。

具体的には、第４実施形態において、ビット線ＢＬ３の第１部分４２と第２部分５２とのそれぞれに、コンタクトＣＰ４が接続される。そして、シャント線ＳＨａ１が、ビット線ＢＬ３の第１部分４２に接続されたコンタクトＣＰ４と、ビット線ＢＬ３の第２部分５２に接続されたコンタクトＣＰ４との間を接続している。つまり、ビット線ＢＬ３の第１部分４２と第２部分５２との間は、２本のコンタクトＣＰ４とシャント線ＳＨａ１を介して電気的に接続されている。同様に、第４実施形態において、ビット線ＢＬ４の第１部分４３と第２部分５３とのそれぞれに、コンタクトＣＰ４が接続される。そして、シャント線ＳＨａ２が、ビット線ＢＬ４の第１部分４３に接続されたコンタクトＣＰ４と、ビット線ＢＬ４の第２部分５３に接続されたコンタクトＣＰ４との間を接続している。つまり、ビット線ＢＬ４の第１部分４３と第２部分５３との間が、２本のコンタクトＣＰ４とシャント線ＳＨａ２を介して電気的に接続されている。ビット線ＢＬ５以降では、ビット線ＢＬ１～ＢＬ４と同様の構成が繰り返し配置される。なお、シャント線ＳＨａ１及びＳＨａ２のそれぞれの平面形状は、特に限定されず、第１領域ＲＧ１のビット線ＢＬと第２領域ＲＧ２のビット線ＢＬとの間を電気的に接続可能であればよい。

＜４－１－２＞メモリセルアレイ１１０の断面構造
以下に、第４実施形態に係るメモリデバイス１００が備えるメモリセルアレイ１１０の断面構造の第１～第３例について順に説明する。

＜第１例＞
図２３は、第４実施形態に係るメモリデバイス１００が備えるメモリセルアレイ１１０（第１サブアレイ１１１Ａ）の断面構造の第１例を示す、図２２のＸＸＩＩＩ－ＸＸＩＩＩ線に沿った断面図である。図２３は、ビット線ＢＬ４の第１部分４３及び第２部分５３の接続部分を示している。図２３に示すように、２つのコンタクトＣＰ４は、例えば、セルトランジスタＣＴに対応して設けられた半導体層１０及びゲート絶縁層１１と同じ高さに設けられる。すなわち、本例において、コンタクトＣＰ４の下端の高さと、半導体層１０及びゲート絶縁層１１の下端の高さとが揃っている。また、コンタクトＣＰ４の上端の高さと、半導体層１０及びゲート絶縁層１１の上端下端の高さとが揃っている。コンタクトＣＰ４は、導電体層１３を含む。導電体層１３は、例えば、金属、又は不純物がドープされた半導体である。

例えば、各導電体層１３上に、コンタクトＶＣが設けられる。導電体層１３上のコンタクトＶＣ上に、関連付けられたビット線ＢＬの一部が接している。具体的には、ビット線ＢＬ４の第１部分４３の下面が、配線領域ＷＲにおいて、コンタクトＶＣを介して導電体層１３（コンタクトＣＰ４）に電気的に接続されている。ビット線ＢＬ４の第２部分５３の下面が、配線領域ＷＲにおいて、コンタクトＶＣを介して導電体層１３（コンタクトＣＰ４）に電気的に接続されている。

各コンタクトＣＰ４は、関連付けられたシャント線ＳＨを貫通している。具体的には、ビット線ＢＬ４の第１部分４３の下方に設けられた導電体層１３と、ビット線ＢＬ４の第２部分５３の下方に設けられた導電体層１３とのそれぞれが、同じシャント線ＳＨａ２を貫通し、且つ電気的に接続されている。これにより、ビット線ＢＬ４は、第１領域ＲＧ１及び第２領域ＲＧ２の間で、２つのコンタクトＣＰ４とシャント線ＳＨａ２とを介して電気的に接続されている。

第１例において、メモリデバイス１００は、各コンタクトＣＰ４の下方にセルキャパシタＣＣと同様の構造を有しない。言い換えると、第１例において、メモリデバイス１００は、配線領域ＷＲ（より具体的には、各コンタクトＣＰ４の下方）におけるダミーのセルキャパシタＣＣが省略される。なお、“ダミーのセルキャパシタＣＣ”は、セルキャパシタＣＣを形成するために複数のホールを形成する工程において、当該複数のホールの形状を補償するために配置される構成である。セルキャパシタＣＣを形成することが可能であれば、ダミーのセルキャパシタＣＣは省略されてもよい。

コンタクトＣＰ４の柱状の構造の形成には、セルトランジスタＣＴを形成するためのホール（チャネルホール）形成工程が利用される。具体的には、例えば、セルトランジスタＣＴに対応する複数のホールの形成と、コンタクトＣＰ４に対応する複数のホールの形成とが一括で実行される。そして、セルトランジスタＣＴに対応する構造と、コンタクトＣＰ４に対応する構造とが、別の工程で実行される。これに限定されず、第１例におけるメモリデバイス１００の構造が形成可能であれば、その他の製造工程が利用されもよい。コンタクトＣＰ４を形成するための複数のホールは、チャネルホールのピッチに合わせて形成されていなくてもよい。

なお、ビット線ＢＬ４の第１部分４３及び第２部分５３の間をシャント線ＳＨａ２を介して接続することが可能であれば、シャント線ＳＨａ２に接続されたコンタクトＶＣが省略されてもよい。第１例において、シャント線ＳＨａが利用されるビット線ＢＬは、以上で説明されたビット線ＢＬに限定されない。第１例におけるビット線ＢＬの接続関係を実現することが可能なように、シャント線ＳＨが利用されていればよい。また、第１例のようなビット線ＢＬの第１領域ＲＧ１及び第２領域ＲＧ２の間のシャント線ＳＨを利用した接続は、第３実施形態の第１～第８構成例のいずれにも適用され得る。

＜第２例＞
図２４は、第４実施形態に係るメモリデバイス１００が備えるメモリセルアレイ１１０（第１サブアレイ１１１Ａ）の断面構造の第２例を示す断面図であり、図２３と同様の領域を示している。図２４に示すように、第２例における第１サブアレイ１１１Ａは、第１例に対して、コンタクトＣＰ４の構成が異なっている。具体的には、第２例では、コンタクトＣＰ４が、セルトランジスタＣＴと同じ組成の半導体層１０を含む。すなわち、第２例におけるコンタクトＣＰ４は、セルトランジスタＣＴからゲート絶縁層１１が省略され、チャネルとして使用される材料が充填された構成を有する。コンタクトＣＰ４内の半導体層１０の上端は、例えば、コンタクトＶＣに接している。そして、コンタクトＣＰ４内の半導体層１０は、コンタクトＶＣを介して、関連付けられたビット線ＢＬに接続される。

各コンタクトＣＰ４の半導体層１０は、関連付けられたシャント線ＳＨを貫通している。具体的には、ビット線ＢＬ４の第１部分４３の下方に設けられた半導体層１０と、ビット線ＢＬ４の第２部分５３の下方に設けられた半導体層１０とのそれぞれが、同じシャント線ＳＨａ２を貫通し、且つ電気的に接続されている。これにより、ビット線ＢＬ４は、第１領域ＲＧ１及び第２領域ＲＧ２の間で、２つのコンタクトＣＰ４とシャント線ＳＨａ２とを介して電気的に接続されている。第２例において、メモリデバイス１００は、各コンタクトＣＰ４の下方にセルキャパシタＣＣと同様の構造を有しない。第２例におけるメモリセルアレイ１１０のその他の構成は、第１例と同様である。

なお、ビット線ＢＬ４の第１部分４３及び第２部分５３の間をシャント線ＳＨａ２を介して接続することが可能であれば、シャント線ＳＨａ２に接続されたコンタクトＶＣが省略されてもよい。第２例において、シャント線ＳＨａが利用されるビット線ＢＬは、以上で説明されたビット線ＢＬに限定されない。第２例におけるビット線ＢＬの接続関係を実現することが可能なように、シャント線ＳＨａが利用されていればよい。また、第２例のようなビット線ＢＬの第１領域ＲＧ１及び第２領域ＲＧ２の間のシャント線ＳＨａを利用した接続は、第３実施形態の第１～第８構成例のいずれにも適用され得る。

＜第３例＞
図２５は、第４実施形態に係るメモリデバイス１００が備えるメモリセルアレイ１１０（第１サブアレイ１１１Ａ）の断面構造の第３例を示す断面図であり、図２３と同様の領域を示している。図２５に示すように、第３例における第１サブアレイ１１１Ａは、第１例に対して、配線領域ＷＲに複数のダミーのセルキャパシタＣＣ（ダミーピラーＤＰ）が配置され、コンタクトＣＰ４の構造が異なっている。ダミーピラーＤＰは、セルキャパシタＣＣと同様の構造を有する。そして、第３例におけるコンタクトＣＰ４は、ダミーピラーＤＰから離れている。

具体的には、ダミーピラーＤＰの上方に配置されたコンタクトＣＰ４の下端の高さは、ダミーピラーＤＰの上端から離れて配置される。第３例におけるコンタクトＣＰ４の上端の高さは、例えば、セルトランジスタＣＴ（半導体層１０）の上端の高さと揃っている。、第３例では、コンタクトＣＰ４が、導電体層１４を含む。導電体層１４としては、半導体層１０や導電体層１３が使用されてもよく、シャント線ＳＨａ２と電気的に接続可能な材料が使用されていればよい。第３例におけるメモリセルアレイ１１０のその他の構成は、第１例と同様である。

なお、ビット線ＢＬ４の第１部分４３及び第２部分５３の間をシャント線ＳＨａ２を介して接続することが可能であれば、シャント線ＳＨａ２に接続されたコンタクトＶＣが省略されてもよい。また、第３例では、導電体層１４がシャント線ＳＨａ２を貫通していなくてもよい。この場合、コンタクトＣＰ４（導電体層１４）が、シャント線ＳＨａ２上に設けられる。第３例において、シャント線ＳＨａが利用されるビット線ＢＬは、以上で説明されたビット線ＢＬに限定されない。第３例におけるビット線ＢＬの接続関係を実現することが可能なように、シャント線ＳＨａが利用されていればよい。また、第３例のようなビット線ＢＬの第１領域ＲＧ１及び第２領域ＲＧ２の間のシャント線ＳＨａを利用した接続は、第３実施形態の第１～第８構成例のいずれにも適用され得る。

＜４－２＞第４実施形態の効果
第４実施形態に係るメモリデバイス１００では、ワード線ＷＬの配線層を用いて、第３実施形態のようなサブアレイ１１１内におけるビット線ＢＬの交差が実現される。これにより、第４実施形態に係るメモリデバイス１００は、第３実施形態よりもメモリデバイス１００の製造工程を削減することができ、メモリデバイス１００の製造コストを抑制することができる。

＜５＞その他
上記実施形態で説明に使用された図面では、セルキャパシタＣＣ、セルトランジスタＣＴ、コンタクトＣＰのそれぞれがＺ方向において同一径を有している場合を例示したが、これに限定されない。これらの構成要素は、テーパー形状、逆テーパー形状、又はボーイング形状を有していてもよい。

上記実施形態において、メモリデバイス１００の回路構成、平面レイアウト、及び断面構造のそれぞれは、適宜変更され得る。例えば、トランジスタＴＲ１及びＴＲ２等を含むＣＭＯＳ回路は、セルキャパシタＣＣの下方の半導体基板ＳＵＢ上に設けられなくともよく、ＣＭＯＳ回路はセルキャパシタＣＣの周辺近傍の半導体基板ＳＵＢ上に設けられてもよい。また、例えば、メモリデバイス１００は、プレート線ＰＬ、メモリセルＭＣ、ワード線ＷＬ、及びビット線ＢＬの組が、上下に反転して配置された構成を有していてもよい。図２６は、変形例に係るメモリデバイス１００が備えるメモリセルアレイ１１０の断面構造の一例を示す断面図である。図２６に示すように、メモリデバイス１００は、半導体基板ＳＵＢの上方に、ビット線ＢＬ、ワード線ＷＬ、セルキャパシタＣＣ、プレート線ＰＬが順に設けられた構造を有していてもよい。本変形例では、プレート線ＰＬが、コンタクトＣＰ１、配線Ｍ１、及びコンタクトＣＰ２を介して、配線Ｍ０に電気的に接続されている。また、ワード線ＷＬが、コンタクトＣＰ１を介して、配線Ｍ０に電気的に接続されている。なお、本変形例において、コンタクトＣＰ１が複数のコンタクトに分割され、分割された部分に配線が設けられてもよい。

第１実施形態の説明では、奇数ビット線ＢＬがＯｐｅｎ－ＢＬ方式で使用されるビット線ＢＬに対応付けられ、偶数ビット線ＢＬがＦｏｌｄｅｄ－ＢＬ方式で使用されるビット線ＢＬに対応付けられている。これに限定されず、ビット線ＢＬの偶奇は、任意の位置のビット線ＢＬを基準として定義されてもよい。このため、上記実施形態において、奇数ビット線ＢＬと、偶数ビット線ＢＬとの関係が入れ替えられてもよい。同様に、上記実施形態において、奇数ワード線ＷＬと、偶数ワード線ＷＬとの関係が入れ替えられてもよい。

本明細書において“接続”は、電気的に接続されていることを示し、例えば、間に別の素子を介することを除外しない。“電気的に接続される”は、電気的に接続されたものと同様に動作することが可能であれば、絶縁体を介していてもよい。“テーパー形状”は、基準とされる基板から離れるにつれて細くなる形状のことを示している。“逆テーパー形状”は、基準とされる基板から離れるにつれて太くなる形状のことを示している。“柱状”は、例えばメモリデバイス１００の製造工程において形成されたホール内に設けられた構造体であることを示している。 “幅”は、例えば、Ｘ方向又はＹ方向における構成要素の幅のことを示している。“半導体層”は、“導電体層”と呼ばれてもよい。“Ｚ方向”は、縦型トランジスタのチャネルの延伸方向と言い換えられてもよい。

本明細書において“領域”は、基準とされる基板によって含まれる構成と見なされてもよい。 “高さ”は、例えば計測対象の構成と半導体基板ＳＵＢとのＺ方向の間隔に対応している。“高さ”の基準としては、半導体基板ＳＵＢ以外の構成が使用されてもよい。“平面位置”は、平面レイアウトにおける構成要素の位置を示している。“上面（平面）視”は、例えば、プレート線ＰＬ側から半導体基板ＳＵＢを見ることに対応する。“リストア”は、ＤＲＡＭにおいて、読み出したデータをメモリセルＭＣに書き戻す動作のことを示している。ＤＲＡＭでは、データの読み出しによってメモリセルＭＣに記憶されたデータが破壊されてしまうため、このようなリストアが実行される。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１００…メモリデバイス、１１０…メモリセルアレイ、１１１…サブアレイ、１２０…ロウ制御回路、１２１…ドライバ回路、１２２…アドレスデコーダ、１３０…カラム制御回路、１３１…ドライバ回路、１３２…アドレスデコーダ、１３３…センスアンプ回路、１４０…読み出し／書き込み回路、１５０…入出力回路、１６０…制御回路、２００…メモリコントローラ、１０…半導体層、１１…ゲート絶縁層、１２…ゲート電極、１３，１４，１９，２２，２３…導電体層、２４…絶縁体層、３０…ウェル領域、３１…ゲート電極、３２…ゲート絶縁層、３３…ソース／ドレイン領域、ＡＡ…アクティブ領域、ＢＬ…ビット線、ＷＬ…ワード線、ＭＣ…メモリセル、ＣＣ…セルキャパシタ、ＣＴ…セルトランジスタ、ＴＲ…トランジスタ、ＣＰ０～ＣＰ４…コンタクト、Ｍ０，Ｍ１…配線、ＲＧ…領域、ＳＨ…シャント線

Claims (22)

1. 各々が第１方向に延伸して設けられ、前記第１方向と交差する第２方向に並んだ複数のワード線と、
   各々が前記第２方向に延伸して設けられ、前記第１方向に並んだ複数のビット線と、
   各々が前記第１方向及び前記第２方向と交差する第３方向に延伸して設けられたチャネルを有する複数のトランジスタと、
   それぞれの一方電極が前記複数のトランジスタのそれぞれの一端にそれぞれ接続された複数のキャパシタと、
   前記複数のキャパシタのそれぞれの他方電極が接続されたプレート線と、
   を備え、
   前記複数のトランジスタは、ゲート端が前記複数のワード線に含まれた第１ワード線に接続された複数の第１トランジスタと、ゲート端が前記複数のワード線に含まれ且つ前記第１ワード線と隣り合う第２ワード線に接続された複数の第２トランジスタとを含み、前記複数の第１トランジスタと、前記複数の第２トランジスタとは、前記第１方向において互い違いに配置され、
   前記複数のビット線は、前記第１方向に順に並んだ第１乃至第４ビット線を含み、前記第１ビット線及び前記第３ビット線のそれぞれは、前記第１トランジスタ及び前記第２トランジスタのそれぞれの他端に接続され、前記第２ビット線は、前記第１トランジスタの他端に接続され且つ前記第２トランジスタの他端には接続されず、前記第４ビット線は、前記第２トランジスタの他端に接続され且つ前記第１トランジスタの他端には接続されない、
   メモリデバイス。
2. 前記複数のビット線は、前記第１ビット線、前記第２ビット線、前記第３ビット線、及び前記第４ビット線からなるグループを含み、
   前記グループは、前記第１方向に繰り返し配置される、
   請求項１に記載のメモリデバイス。
3. 複数の第１コンタクトをさらに備え、
   前記複数の第１コンタクトは、前記第１ビット線と前記第１トランジスタとの間を接続する第１コンタクトと、前記第１ビット線と前記第２トランジスタとの間を接続する第１コンタクトと、前記第３ビット線と前記第１トランジスタとの間を接続する第１コンタクトと、前記第３ビット線と前記第２トランジスタとの間を接続する第１コンタクトと、を含む、
   請求項２に記載のメモリデバイス。
4. 前記複数の第１コンタクトは、前記第２ビット線と前記第１トランジスタとの間を接続する第１コンタクトと、前記第４ビット線と前記第２トランジスタとの間を接続する第１コンタクトとを含む、
   請求項３に記載のメモリデバイス。
5. 前記第２ビット線と前記第４ビット線とのそれぞれは、前記複数の第１コンタクトと同じ高さに設けられる、
   請求項３に記載のメモリデバイス。
6. 前記複数のトランジスタのそれぞれは、前記第３方向に延伸して設けられた半導体層と、前記半導体層と前記複数のワード線のいずれかとの間に設けられたゲート絶縁層と、を含み、
   前記半導体層は、酸化物半導体を含む、
   請求項１乃至請求項５のいずれか一項に記載のメモリデバイス。
7. 各々が第１方向に延伸して設けられ、前記第１方向と交差する第２方向に並んだ複数のワード線と、
   各々が前記第２方向に延伸して設けられ、前記第１方向に並んだ複数のビット線と、
   各々が前記第１方向及び前記第２方向と交差する第３方向に延伸して設けられたチャネルを有する複数のトランジスタと、
   それぞれの一方電極が前記複数のトランジスタのそれぞれの一端にそれぞれ接続された複数のキャパシタと、
   前記複数のキャパシタのそれぞれの他方電極が接続されたプレート線と、
   を備え、
   前記複数のトランジスタは、第１領域に含まれた複数の第１トランジスタ及び複数の第２トランジスタと、第２領域に含まれた複数の第３トランジスタ及び複数の第４トランジスタとを含み、前記複数の第１トランジスタのそれぞれのゲート端は、前記複数のワード線に含まれた第１ワード線に接続され、前記複数の第２トランジスタのそれぞれのゲート端は、前記複数のワード線に含まれ且つ前記第１ワード線と隣り合う第２ワード線に接続され、前記複数の第３トランジスタのそれぞれのゲート端は、前記複数のワード線に含まれた第３ワード線に接続され、前記複数の第４トランジスタのそれぞれのゲート端は、前記複数のワード線に含まれ且つ前記第３ワード線と隣り合う第４ワード線に接続され、前記複数の第１トランジスタと、前記複数の第２トランジスタとは、前記第１方向において互い違いに配置され、前記複数の第３トランジスタと、前記複数の第４トランジスタとは、前記第１方向において互い違いに配置され、
   前記複数のビット線は、前記第１領域において前記第１方向に順に並んだ第１乃至第４ビット線部と、前記第２領域において前記第１方向に順に並んだ第５乃至第８ビット線部とを含み、
   前記第１ビット線部及び前記第３ビット線部のそれぞれは、前記第１トランジスタ及び前記第２トランジスタのそれぞれの他端に接続され、前記第２ビット線部は、前記第１トランジスタの他端に接続され且つ前記第２トランジスタの他端には接続されず、前記第４ビット線部は、前記第２トランジスタの他端に接続され且つ前記第１トランジスタの他端には接続されず、前記第５ビット線部及び前記第７ビット線部のそれぞれは、前記第３トランジスタ及び前記第４トランジスタのそれぞれの他端に接続され、前記第６ビット線部は、前記第３トランジスタの他端に接続され且つ前記第４トランジスタの他端には接続されず、前記第８ビット線部は、前記第４トランジスタの他端に接続され且つ前記第３トランジスタの他端には接続されず、
   前記第１ビット線部は、前記第５ビット線部及び前記第７ビット線部の一方と接続され、前記第３ビット線部は、前記第５ビット線部及び前記第７ビット線部の他方と接続され、前記第２ビット線部は、前記第６ビット線部及び前記第８ビット線部の一方と接続され、前記第４ビット線部は、前記第６ビット線部及び前記第８ビット線部の他方と接続される、
   メモリデバイス。
8. 前記複数のビット線は、前記第１乃至第４ビット線部からなる第１グループと、前記第５乃至第８ビット線部からなる第２グループとを含み、前記第１グループと前記第２グループとのそれぞれは、前記第１方向に繰り返し配置される、
   請求項７に記載のメモリデバイス。
9. 前記第１ビット線部乃至前記第４ビット線部は、それぞれ前記第５ビット線部乃至前記第８ビット線部と前記第２方向に隣り合い、
   前記第１ビット線部は、前記第７ビット線部と接続され、前記第３ビット線部は、前記第５ビット線部と接続され、前記第２ビット線部は、前記第６ビット線部と接続され、前記第４ビット線部は、前記第８ビット線部と接続される、
   請求項７に記載のメモリデバイス。
10. 前記第１ビット線部乃至前記第４ビット線部は、それぞれ前記第５ビット線部乃至前記第８ビット線部と前記第２方向に隣り合い、
    前記第１ビット線部は、前記第５ビット線部と接続され、前記第３ビット線部は、前記第７ビット線部と接続され、前記第２ビット線部は、前記第８ビット線部と接続され、前記第４ビット線部は、前記第６ビット線部と接続される、
    請求項７に記載のメモリデバイス。
11. 前記複数のトランジスタは、第３領域に含まれた複数の第５トランジスタ及び複数の第６トランジスタを含み、前記複数の第５トランジスタのそれぞれのゲート端は、前記複数のワード線に含まれた第５ワード線に接続され、前記複数の第６トランジスタのそれぞれのゲート端は、前記複数のワード線に含まれ且つ前記第５ワード線と隣り合う第６ワード線に接続され、前記複数の第５トランジスタと、前記複数の第６トランジスタとは、前記第１方向において互い違いに配置され、前記第２領域は、前記第１領域と前記第３領域との間に配置され、
    前記複数のビット線は、前記第３領域において前記第１方向に順に並んだ第９乃至第１２ビット線部含み、前記第９ビット線部及び前記第１１ビット線部のそれぞれは、前記第５トランジスタ及び前記第６トランジスタのそれぞれの他端に接続され、前記第１０ビット線部は、前記第５トランジスタの他端に接続され且つ前記第６トランジスタの他端には接続されず、前記第１２ビット線部は、前記第６トランジスタの他端に接続され且つ前記第５トランジスタの他端には接続されず、
    前記第５ビット線部乃至前記第８ビット線部は、それぞれ前記第９ビット線部乃至前記第１２ビット線部と前記第２方向に隣り合い、
    前記第５ビット線部は、前記第９ビット線部と接続され、前記第６ビット線部は、前記第１２ビット線部と接続され、前記第７ビット線部は、前記第１１ビット線部と接続され、前記第８ビット線部は、前記第１０ビット線部と接続される、
    請求項１０に記載のメモリデバイス。
12. 前記第１ビット線部乃至前記第４ビット線部は、それぞれ前記第５ビット線部乃至前記第８ビット線部と前記第２方向に隣り合い、
    前記第１ビット線部は、前記第７ビット線部と接続され、前記第３ビット線部は、前記第５ビット線部と接続され、前記第２ビット線部は、前記第８ビット線部と接続され、前記第４ビット線部は、前記第６ビット線部と接続される、
    請求項７に記載のメモリデバイス。
13. 前記複数のトランジスタは、第３領域に含まれた複数の第５トランジスタ及び複数の第６トランジスタを含み、前記複数の第５トランジスタのそれぞれのゲート端は、前記複数のワード線に含まれた第５ワード線に接続され、前記複数の第２トランジスタのそれぞれのゲート端は、前記複数のワード線に含まれ且つ前記第５ワード線と隣り合う第６ワード線に接続され、前記複数の第５トランジスタと、前記複数の第６トランジスタとは、前記第１方向において互い違いに配置され、前記第２領域は、前記第１領域と前記第３領域との間に配置され、
    前記複数のビット線は、前記第３領域において前記第１方向に順に並んだ第９乃至第１２ビット線部を含み、前記第９ビット線部及び前記第１１ビット線部のそれぞれは、前記第５トランジスタと前記第６トランジスタとのそれぞれの他端に接続され、前記第１０ビット線部は、前記第５トランジスタの他端に接続され且つ前記第６トランジスタの他端には接続されず、前記第１２ビット線部は、前記第６トランジスタの他端に接続され且つ前記第５トランジスタの他端には接続されず、
    前記第５ビット線部乃至前記第８ビット線部は、それぞれ前記第９ビット線部乃至前記第１２ビット線部と前記第２方向に隣り合い、
    前記第５ビット線部は、前記第１１ビット線部と接続され、前記第６ビット線部は、前記第１２ビット線部と接続され、前記第７ビット線部は、前記第９ビット線部と接続され、前記第８ビット線部は、前記第１０ビット線部と接続される、
    請求項１２に記載のメモリデバイス。
14. 前記複数のビット線は、前記第９乃至第１２ビット線部からなる第３グループを含み、前記第３グループは、前記第１方向に繰り返し配置される、
    請求項１１又は１３に記載のメモリデバイス。
15. 前記第１ビット線部乃至前記第４ビット線部は、それぞれ前記第５ビット線部乃至前記第８ビット線部と前記第２方向に隣り合い、
    前記第２方向に隣り合う前記第１グループ及び前記第２グループにおいて、前記第１ビット線部は、前記第５ビット線部と接続され、前記第３ビット線部は、前記第７ビット線部と接続され、前記第２ビット線部は、前記第８ビット線部と接続され、前記第４ビット線部は、隣の第２グループに含まれた前記第６ビット線部と接続され、
    前記第２ビット線部と前記第８ビット線部とを接続する配線と、前記第４ビット線部と前記第６ビット線部とを接続する配線とは、交差しない、
    請求項８に記載のメモリデバイス。
16. 前記第１ビット線部乃至前記第４ビット線部は、それぞれ前記第５ビット線部乃至前記第８ビット線部と前記第２方向に隣り合い、
    前記第２方向に隣り合う前記第１グループ及び前記第２グループにおいて、前記第１ビット線部は、前記第７ビット線部と接続され、前記第３ビット線部は、隣の第２グループに含まれた前記第５ビット線部と接続され、前記第２ビット線部は、前記第６ビット線部と接続され、前記第４ビット線部は、前記第８ビット線部と接続され、
    前記第１ビット線部と前記第７ビット線部とを接続する配線と、前記第３ビット線部と前記第５ビット線部とを接続する配線とは、交差しない、
    請求項８に記載のメモリデバイス。
17. 前記第２グループにおいて、前記第５ビット線部と前記第６ビット線部との配置が入れ替えられ、前記第７ビット線部と前記第８ビット線部との配置が入れ替えられ、
    前記第２方向に隣り合う前記第１グループ及び前記第２グループにおいて、前記第１ビット線部乃至前記第４ビット線部は、前記第５ビット線部乃至前記第８ビット線部にそれぞれ接続される、
    請求項８に記載のメモリデバイス。
18. 前記第１領域と前記第２領域との間の第４領域において、前記複数のビット線が設けられた層に対して、前記複数のトランジスタが設けられた層の反対側の層に設けられた配線をさらに備え、
    前記第１ビット線部乃至前記第４ビット線部のいずれかと、前記第５ビット線部乃至前記第８ビット線部のいずれかとの間が、前記配線を介して電気的に接続される、
    請求項７に記載のメモリデバイス。
19. 前記第１領域と前記第２領域との間の第４領域において、前記複数のワード線が設けられた高さに設けられた配線をさらに備え、
    前記第１ビット線部乃至前記第４ビット線部のいずれかと、前記第５ビット線部乃至前記第８ビット線部のいずれかとの間が、前記配線を介して電気的に接続される、
    請求項７に記載のメモリデバイス。
20. 各々が前記配線を貫通して設けられた２つの第２コンタクトをさらに備え、
    前記複数のトランジスタのそれぞれは、前記第３方向に延伸して設けられた半導体層と、前記半導体層と前記複数のワード線のいずれかとの間に設けられたゲート絶縁層と、を含み、
    前記２つの第２コンタクトの一方が、前記第１ビット線部乃至前記第４ビット線部のいずれかに接続され、前記２つの第２コンタクトの他方が、前記第５ビット線部乃至前記第８ビット線部のいずれかに接続され、
    前記第２コンタクトの底面の高さは、前記半導体層の底面の高さと揃っており、前記第２コンタクトの上面の高さは、前記半導体層の上面の高さと揃っており、
    前記第２コンタクトは、前記半導体層と異なる導電体を含む、
    請求項１９に記載のメモリデバイス。
21. 各々が前記配線を貫通して設けられた２つの第２コンタクトをさらに備え、
    前記複数のトランジスタのそれぞれは、前記第３方向に延伸して設けられた半導体層と、前記半導体層と前記複数のワード線のいずれかとの間に設けられたゲート絶縁層と、を含み、
    前記２つの第２コンタクトの一方が、前記第１ビット線部乃至前記第４ビット線部のいずれかに接続され、前記２つの第２コンタクトの他方が、前記第５ビット線部乃至前記第８ビット線部のいずれかに接続され、
    前記第２コンタクトの底面の高さは、前記半導体層の底面の高さと揃っており、前記第２コンタクトの上面の高さは、前記半導体層の上面の高さと揃っており、
    前記第２コンタクトは、前記半導体層と同じ材料を含む、
    請求項１９に記載のメモリデバイス。
22. 各々が前記配線を貫通して設けられた２つの第２コンタクトと、
    前記第４領域において前記複数のキャパシタと同じ高さに設けられた少なくとも１つのダミーキャパシタをさらに備え、
    前記複数のトランジスタのそれぞれは、前記第３方向に延伸して設けられた半導体層と、前記半導体層と前記複数のワード線のいずれかとの間に設けられたゲート絶縁層と、を含み、
    前記２つの第２コンタクトの一方が、前記第１ビット線部乃至前記第４ビット線部のいずれかに接続され、前記２つの第２コンタクトの他方が、前記第５ビット線部乃至前記第８ビット線部のいずれかに接続され、
    前記第２コンタクトの底面は、前記ダミーキャパシタの上面よりも高い位置に設けられ、前記第２コンタクトの上面の高さは、前記半導体層の上面の高さと揃っている、
    請求項１９に記載のメモリデバイス。