JP2023514616A - 表示装置および表示装置を制御するための方法 - Google Patents

Abstract

表示装置（１００）は、複数の画素回路行を含み、各画素回路行は、複数の画素回路（１１１）を含み、各画素回路（１１１）は、発光コンポーネント（２２０）と、その駆動回路（２１０）とを含む。ゲート電圧生成回路（１３０）は、複数のスキャン信号（Ｇ）を生成する。第１スキャン信号および第２スキャン信号は、それぞれ、第１画素回路行および第２画素回路行における駆動回路（２１０）の書き込み回路（２１２）を制御する。書き込み回路（２１２）は、発光コンポーネント（２２０）の輝度を制御するためのデータ電圧（ＶＤＡＴＡ）に基づいて、駆動回路（２１０）のストレージキャパシタ（２１４）の一端における電圧を第１電圧（Ｖ１）に調整する。第１スキャン信号は、さらに、第２画素回路行における駆動回路（２１０）のリセット回路（２１１）を制御し、リセット回路（２１１）は、参照電圧（Ｖｒｅｆ）に基づいて、ストレージキャパシタ（２１４）の一端における電圧を第２電圧（Ｖ２）にリセットする。同じスキャン周期において、スキャン信号の第１画素回路行へのロードが開始する時点は、スキャン信号の第２画素回路行へのロードが開始する時点よりも、クロック周期の奇数倍（３より大きいまたはこれに等しい）だけ早い。

Description

本願は、２０２０年２月２１日に中国国家知識産権局に出願された、発明の名称を「表示装置および表示装置を制御するための方法」とする中国特許出願第２０２０１０１０６５５０．７号に対する優先権を主張し、その全体が参照により本明細書に組み込まれる。
本願の１または複数の実施形態は、通常、液晶ディスプレイ分野に関し、特に、表示装置および表示装置を制御するための方法に関する。

有機発光ダイオード（ｏｒｇａｎｉｃ ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ、ＯＬＥＤ）ディスプレイは、広い視野、良好な色のコントラスト、高速な応答速度、および低コストのような利点に起因して、広く用いられている。ＯＬＥＤディスプレイのＯＬＥＤアレイにおいて、各ＯＬＥＤは対応する駆動回路を有し、駆動回路は、通常、複数の薄膜トランジスタ（ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ、ＴＦＴ）によって構築されている。しかしながら、異なる駆動回路のＴＦＴは、閾値電圧（具体的には、ＴＦＴがクリティカルなカットオフ状態またはクリティカルな導通状態になることを可能にする、ゲート電極とソース電極との間のバイアス電圧）および移動性のような電気的パラメータにおいて不均一性を有する。これにより、異なるＯＬＥＤが発する光の輝度に差が生じ、その差は人間の眼によって感知される。この現象は、ムラ（ｍｕｒａ）現象と称され、ムラ現象は、表示装置の表示性能を低下させる。

従来技術では、異なる駆動回路のＴＦＴの異なる閾値電圧によって生じる表示輝度のムラ現象を解決するために、通常、６Ｔ１Ｃ、７Ｔ１Ｃ、または８Ｔ１Ｃ駆動回路のような、補償機能を有する駆動回路が構築され、ＯＬＥＤの駆動は、リセット、書き込み、および発光駆動という３つのフェーズを含む。フレームスキャン周波数が比較的高い場合、書き込みフェーズが比較的短く、ＯＬＥＤを通る駆動電流に対するＴＦＴの閾値電圧の影響は除去される。その結果、ムラ現象を除去することができなくなる。

以下に、本願を複数の態様から説明する。以下の複数の態様の実装および有益な効果のために、参照が互いになされてよい。

本願の第１態様は、表示装置を提供し、表示装置は、
複数の画素回路行であって、複数の画素回路行の各々は、複数の画素回路を含み、複数の画素回路の各々は、発光コンポーネントと、発光コンポーネントを駆動する駆動回路とを含む、複数の画素回路行と、
複数のスキャン信号を生成するように構成されるゲート電圧生成回路と、
を含む。

複数のスキャン信号における第１スキャン信号および第２スキャン信号は、それぞれ、複数の画素回路行における第１画素回路行および第２画素回路行における駆動回路の書き込み回路を制御するために用いられ、書き込み回路は、データ電圧に基づいて、駆動回路におけるストレージキャパシタの一端における電圧を第１電圧に調整するように構成され、データ電圧は、発光コンポーネントによって発せられる光の輝度を制御するために用いられる。

第１スキャン信号は、さらに、第２画素回路行における駆動回路のリセット回路を制御するために用いられ、リセット回路は、参照電圧に基づいて、ストレージキャパシタの一端における電圧を第２電圧にリセットするように構成される。

同じフレームスキャン周期において、第１スキャン信号の第１画素回路行へのロードが開始する時点は、第１スキャン信号および第２スキャン信号の第２画素回路行へのロードが開始する時点よりもクロック周期の奇数倍だけ早く、奇数倍は、３より大きいまたはこれに等しい。第１スキャン信号および第２スキャン信号の第２画素回路行へのロードは、同時に開始する。第１スキャン信号は、第１画素回路行における駆動回路の書き込み回路にロードされ、第２画素回路行における駆動回路のリセット回路にもロードされる。第２スキャン信号は、第２画素回路行における駆動回路の書き込み回路にロードされる。

本願の本実施形態において、第２画素回路行のスキャン信号および第１画素回路行のスキャン信号は、ゲート電圧生成回路を用いることによって、第２画素回路行にロードされる。第１画素回路行の行スキャン時間は、第２画素回路行の行スキャン時間よりもクロック周期の奇数倍（３より大きいまたはこれに等しい）だけ早く、これにより、第２画素回路行における画素回路では、有効な書き込みフェーズの数を増やすことができる。これにより、異なる駆動回路におけるトランジスタの異なる閾値電圧に起因して、発光コンポーネントが発する光の輝度ムラ現象を確実に除去することができる。

いくつかの実施形態において、第１スキャン信号および第２スキャン信号が第２画素回路にロードされる期間において、第１スキャン信号の初期低電気レベルの時点は、第２スキャン信号の初期低電気レベルの時点よりもクロック周期の奇数倍だけ早く、奇数倍は、３より大きいまたはこれに等しい。

いくつかの実施形態において、第１スキャン信号および第２スキャン信号が第２画素回路にロードされる期間において、第１スキャン信号の初期高電気レベルの時点は、第２スキャン信号の初期高電気レベルの時点よりもクロック周期の奇数倍だけ早く、奇数倍は、３より大きいまたはこれに等しい。いくつかの実施形態において、駆動回路は、７つのトランジスタおよび１つのストレージキャパシタを含む。

いくつかの実施形態において、書き込み回路は、
第１トランジスタであって、第１トランジスタのゲート電圧が第１スキャン信号または第２スキャン信号によって制御され、第１トランジスタのソース電圧がデータ電圧によって制御される、第１トランジスタと、
第２トランジスタであって、第２トランジスタのソース電極が第１トランジスタのドレイン電極に結合され、第２トランジスタのゲート電極がストレージキャパシタの一端に結合されている、第２トランジスタと、
第３トランジスタであって、第３トランジスタのゲート電圧が第１スキャン信号または第２スキャン信号によって制御され、第３トランジスタのドレイン電極が第２トランジスタのゲート電極およびストレージキャパシタの一端に結合され、第３トランジスタのソース電極が第２トランジスタのドレイン電極に結合されている、第３トランジスタと、
を含む。

いくつかの実施形態において、リセット回路は、
第４トランジスタであって、第４トランジスタのゲート電極が第１スキャン信号によって制御され、第４トランジスタのソース電極が参照電圧によって制御され、第４トランジスタのドレイン電圧がストレージキャパシタの一端に結合されている、第４トランジスタ
を含む。

いくつかの実施形態において、第１電圧は、第２トランジスタの閾値電圧、および、データ電圧と、第１トランジスタのソース電極とドレイン電極との間の電圧との間の差の和に等しい。

本願の本実施形態において、第１電圧は、第２トランジスタの閾値電圧、および、データ電圧と、第１トランジスタのソース電極とドレイン電極との間の電圧との間の差の和に等しい。これにより、発光コンポーネントが発する光の輝度に対する第２トランジスタの閾値電圧の影響を、発光駆動フェーズにおいて確実に除去することができる。

いくつかの実施形態において、第２電圧は、参照電圧と、第５トランジスタのソース－ドレイン間電圧との間の差に等しい。

いくつかの実施形態において、発光コンポーネントは、ＯＬＥＤおよびＬＥＤの少なくとも１つと、ＯＬＥＤおよびＬＥＤの少なくとも１つと並列に接続されたセルフキャパシタとを含む。

本願の第２態様は、表示装置を制御するための方法を提供する。表示装置は、複数の画素回路行を含み、複数の画素回路行の各々は、複数の画素回路を含み、複数の画素回路の各々は、発光コンポーネントと、発光コンポーネントを駆動する駆動回路とを含み、方法は、
複数のスキャン信号を生成する段階と、
複数のスキャン信号における第１スキャン信号および第２スキャン信号を、それぞれ、複数の画素回路行における第１画素回路行および第２画素回路行における駆動回路の書き込み回路にロードする段階であって、書き込み回路は、データ電圧に基づいて、駆動回路におけるストレージキャパシタの一端における電圧を第１電圧に調整するように構成され、データ電圧は、発光コンポーネントによって発せられる光の輝度を制御するために用いられる、段階と、
第１スキャン信号を第２画素回路行における駆動回路のリセット回路にロードする段階であって、リセット回路は、参照電圧に基づいて、ストレージキャパシタの一端における電圧を第２電圧にリセットするように構成される、段階と、
を含む。

同じフレームスキャン周期において、第１スキャン信号の第１画素回路行へのロードが開始する時点は、第１スキャン信号および第２スキャン信号の第２画素回路行へのロードが開始する時点よりもクロック周期の奇数倍だけ早く、奇数倍は、３より大きいまたはこれに等しい。第１スキャン信号および第２スキャン信号の第２画素回路行へのロードは、同時に開始する。第１スキャン信号は、第１画素回路行における駆動回路の書き込み回路にロードされ、第２画素回路行における駆動回路のリセット回路にもロードされる。第２スキャン信号は、第２画素回路行における駆動回路の書き込み回路にロードされる。

本願の本実施形態において、第２画素回路行のスキャン信号および第１画素回路行のスキャン信号は、ゲート電圧生成回路を用いることによって、第２画素回路行にロードされる。第１画素回路行の行スキャン時間は、第２画素回路行の行スキャン時間よりも、クロック周期の奇数倍（３より大きいまたはこれに等しい）だけ早く、これにより、第２画素回路行における画素回路では、有効な書き込みフェーズの数を増やすことができる。これにより、異なる駆動回路におけるトランジスタの異なる閾値電圧に起因して、発光コンポーネントが発する光の輝度ムラ現象を確実に除去することができる。

いくつかの実施形態において、第１スキャン信号および第２スキャン信号が第２画素回路にロードされる期間において、第１スキャン信号の初期低電気レベルの時点は、第２スキャン信号の初期低電気レベルの時点よりもクロック周期の奇数倍だけ早く、奇数倍は、３より大きいまたはこれに等しい。

いくつかの実施形態において、第１スキャン信号および第２スキャン信号が第２画素回路にロードされる期間において、第１スキャン信号の初期高電気レベルの時点は、第２スキャン信号の初期高電気レベルの時点よりもクロック周期の奇数倍だけ早く、奇数倍は、３より大きいまたはこれに等しい。いくつかの実施形態において、駆動回路は、７つのトランジスタおよび１つのストレージキャパシタを含む。

いくつかの実施形態において、書き込み回路は、
第１トランジスタであって、第１トランジスタのゲート電圧が第１スキャン信号または第２スキャン信号によって制御され、第１トランジスタのソース電圧がデータ電圧によって制御される、第１トランジスタと、
第２トランジスタであって、第２トランジスタのソース電極が第１トランジスタのドレイン電極に結合され、第２トランジスタのゲート電極がストレージキャパシタの一端に結合されている、第２トランジスタと、
第３トランジスタであって、第３トランジスタのゲート電圧が第１スキャン信号または第２スキャン信号によって制御され、第３トランジスタのドレイン電極が第２トランジスタのゲート電極およびストレージキャパシタの一端に結合され、第３トランジスタのソース電極が第２トランジスタのドレイン電極に結合されている、第３トランジスタと、
を含む。

いくつかの実施形態において、リセット回路は、
第４トランジスタであって、第４トランジスタのゲート電極が第１スキャン信号によって制御され、第４トランジスタのソース電極が参照電圧によって制御され、第４トランジスタのドレイン電圧がストレージキャパシタの一端に結合されている、第４トランジスタ
を含む。

いくつかの実施形態において、第１電圧は、第２トランジスタの閾値電圧、および、データ電圧と、第１トランジスタのソース電極とドレイン電極との間の電圧との間の差の和に等しい。

本願の本実施形態において、第１電圧は、第２トランジスタの閾値電圧、および、データ電圧と、第１トランジスタのソース電極とドレイン電極との間の電圧との間の差の和に等しい。これにより、発光コンポーネントが発する光の輝度に対する第２トランジスタの閾値電圧の影響を、発光駆動フェーズにおいて確実に除去することができる。

いくつかの実施形態において、第２電圧は、参照電圧と、第５トランジスタのソース－ドレイン間電圧との間の差に等しい。

いくつかの実施形態において、発光コンポーネントは、ＯＬＥＤおよびＬＥＤの少なくとも１つと、ＯＬＥＤおよびＬＥＤの少なくとも１つと並列に接続されたセルフキャパシタとを含む。

本願の実施形態に係る表示装置１００の構造の概略図である。 本願の実施形態に係る画素回路１１１のモジュール構造の概略図である。 本願の実施形態に係る画素回路１１１の回路構造の概略図である。 本願の実施形態に係る画素回路１１１のルーティングの概略図である。 本願の実施形態に係る、図１のゲート電圧生成回路１３０によって同じスキャン周期で生成されるスキャン信号Ｇの時系列の概略図である。 本願の実施形態に係る、図１の第ｎ画素回路行に同じスキャン周期でロードされるスキャン信号Ｇ［ｎ－３］およびＧ［ｎ］と発光制御信号ＥＭ［ｎ］の時系列の概略図である。 本願の実施形態に係る図１の表示装置１００を制御するための方法７００の概略フローチャートである。 本願の実施形態に係るシステム８００の構造の概略図である。

以下では、本願の実施形態における添付図面を参照して本願の実施形態における技術的解決手段を説明する。本願の実施形態における説明において、別段の指定がない限り、「／」は、「または」を意味する。例えば、Ａ／Ｂは、ＡまたはＢを表し得る。本明細書では、「および／または」は、関連付けられる対象を説明するために対応関係のみを説明するものであり、３つの関係が存在し得ることを表す。例えば、Ａおよび／またはＢは、以下の３つの場合、すなわち、Ａのみが存在する、ＡおよびＢの両方が存在する、および、Ｂのみが存在するという場合を表し得る。さらに、本願の実施形態における説明において、「複数の」は、２または２より多いことを意味する。

図１は、本願の実施形態に係る表示装置１００の構造の概略図である。表示装置１００は、表示装置１００の外部コンポーネント（例えば、ビデオカード）によって提供される画像データに基づいて、画像を表示してよい。表示装置１００の例は、限定されるものではないが、ＯＬＥＤディスプレイ、アクティブマトリクス有機発光ダイオード（ａｃｔｉｖｅ ｍａｔｒｉｘ ｏｒｇａｎｉｃ ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ、ＡＭＯＬＥＤ）ディスプレイ等を含んでよい。表示装置１００は、ポータブルまたはモバイルデバイス、モバイルフォン、パーソナルデジタルアシスタント、携帯電話、ハンドヘルドＰＣ、（スマートウォッチまたはスマートバンドのような）ウェアラブルデバイス、ポータブルメディアプレーヤ、ハンドヘルドデバイス、ナビゲーションデバイス、サーバ、ネットワークデバイス、グラフィックスデバイス、ビデオゲームデバイス、セットトップボックス、ラップトップデバイス、仮想現実および／または拡張現実感デバイス、モノのインターネットデバイス、産業制御デバイス、車載インフォテインメントデバイス、ストリーミングメディアクライアントデバイス、電子書籍、読み取りデバイス、ＰＯＳ端末、および他のデバイスにおいて用いられてよい。

図１に示すように、表示装置１００は、表示パネル１１０、コントローラ１２０、ゲート電圧生成回路１３０、データ電圧生成回路１４０、参照電圧生成回路１５０、および電源電圧生成回路１６０を含んでよい。表示装置１００の１または複数のコンポーネント（例えば、コントローラ１２０、ゲート電圧生成回路１３０、データ電圧生成回路１４０、参照電圧生成回路１５０、および電源電圧生成回路１６０の１または複数）は、ハードウェア、ソフトウェア、およびファームウェアのいずれか１つまたは任意の組み合わせによって、例えば、特定用途向け集積回路（ＡＳＩＣ）、電子回路、１または複数のソフトウェアまたはファームウェアプログラムを実行するプロセッサおよび／またはメモリ（共有、専用、またはグループ）、組み合わせ論理回路、または、説明した機能を提供する他の適切なコンポーネントの任意の組み合わせによって実装されてよい。さらに、別個のコントローラ１２０が図１に示されているが、コントローラ１２０の機能のいくつかまたは全ては、代替的に、ゲート電圧生成回路１３０、データ電圧生成回路１４０、参照電圧生成回路１５０、および電源電圧生成回路１６０の１または複数に統合されてよい。

表示パネル１１０は、Ｎ行かつＭ列（ＮおよびＭは正の整数である）に配列された複数の画素回路を含んでよい。明確性のために、４つの画素回路

、

、

および

（集合的に画素回路１１１と称される）のみが図１の表示パネル１１０上に示されている。ここで、３＜ｎ＜Ｎ、１＜ｉ、ｊ＜Ｍであり、ｎ、ｉ、およびｊは全て正の整数である。画素回路

は、第（ｎ－３）画素回路行における第ｉ画素回路を表し、画素回路

は、第（ｎ－３）画素回路行における第ｊ画素回路を表し、画素回路

は、第ｎ画素回路行における第ｉ画素回路を表し、画素回路

は、第ｎ画素回路行における第ｊ画素回路を表す。表示パネル１１０は、任意の数の画素回路行および画素回路１１１を有してよく、図１に示されるものに限定されるものではないことに留意すべきである。さらに、本願の本実施形態は、図１に示されていない画素回路行および画素回路１１１にも適用可能である。

さらに、表示パネル１１０は、
画素回路

および

に結合された発光制御線１３１（ｎ－３）、および画素回路

および

に結合された発光制御線１３１ｎであって、集合的に発光制御線１３１と称されてよく、ゲート電圧生成回路１３０によって生成されたゲート電圧ＥＭを画素回路１１１に提供するように構成される発光制御線１３１（ｎ－３）および１３１ｎと、
画素回路

および

に結合されたスキャン線１３２（ｎ－５）、画素回路

および

に結合されたスキャン線１３２ｎ、ならびに画素回路

、

、

および

に結合されたスキャン線１３２（ｎ－３）であって、集合的にスキャン線１３２と称されてよく、ゲート電圧生成回路１３０によって生成されたゲート電圧Ｇを画素回路１１１に提供するように構成される、スキャン線１３２（ｎ－５）、１３２（ｎ－３）、および１３２ｎと、
画素回路

および

に結合された参照線１５１（ｎ－３）、ならびに画素回路

および

に結合された参照線１５１ｎであって、集合的に参照線１５１と称されてよく、参照電圧生成回路１５０によって生成された参照電圧Ｖ_ＲＥＦを画素回路１１１に提供するように構成される、参照線１５１（ｎ－３）および１５１ｎと、
画素回路

および

に結合されたデータ線１４１ｉ、ならびに画素回路

および

に結合されたデータ線１４１ｊであって、集合的にデータ線１４１と称されてよく、データ電圧生成回路１４０によって生成されたデータ電圧Ｖ_ＤＡＴＡを画素回路１１１に提供するように構成されるデータ線１４１ｉおよび１４１ｊと、
画素回路

および

に結合された電力線１６１ｉおよび１６２ｉ、ならびに画素回路

および

に結合された電力線１６１ｊおよび１６２ｊであって、集合的に電力線１６１と称されてよく、電源電圧生成回路１６０によって生成された電源電圧ＶＤＤを画素回路１１１に提供するように構成される電力線１６１ｉおよび１６１ｊ、ならびに、集合的に電力線１６２と称されてよく、電源電圧生成回路１６０によって生成された電源電圧ＶＳＳを画素回路１１１に提供するように構成される電力線１６２ｉおよび１６２ｊと、
をさらに含んでよい。

本願のいくつかの実施形態によれば、コントローラ１２０は、制御信号（例えば、限定されるものではないが、クロック信号）をゲート電圧生成回路１３０に送信してよく、これにより、ゲート電圧生成回路１３０は、制御信号に基づいて、複数のゲート電圧ＥＭおよびゲート電圧Ｇを生成する。コントローラ１２０は、表示対象の画像データをデータ電圧生成回路１４０にさらに送信してよく、これにより、データ電圧生成回路１４０は、画像データに基づいて、複数のデータ電圧Ｖ_ＤＡＴＡを生成する。コントローラ１２０は、制御信号を参照電圧生成回路１５０および電源電圧生成回路１６０にさらに送信してよく、これにより、参照電圧生成回路１５０は参照電圧Ｖ_ＲＥＦを生成し、電源電圧生成回路１６０は電源電圧ＶＤＤおよびＶＳＳを生成する。

本願のいくつかの実施形態によれば、ゲート電圧生成回路１３０は、コントローラ１２０によって送信された制御信号に基づいて、各画素回路行に対してゲート電圧ＥＭおよびゲート電圧Ｇを生成してよい。２つのゲート電圧は、発光制御信号ＥＭおよびスキャン信号Ｇと称されてもよい。ゲート電圧生成回路１３０は、さらに、生成された発光制御信号ＥＭを、発光制御線１３１を通して行ごとに画素回路１１１にロードし、生成されたスキャン信号Ｇを、スキャン線１３２を通して行ごとに画素回路１１１にロードしてよい。例えば、ゲート電圧生成回路１３０は、シフトレジスタを用いることによって、ゲート電圧ＥＭおよびゲート電圧Ｇを生成してよい。

例えば、図１に示すように、ゲート電圧生成回路１３０は、第（ｎ－３）画素回路行に対して、発光制御信号ＥＭ［ｎ－３］およびスキャン信号Ｇ［ｎ－３］を生成してよく、第（ｎ－３）画素回路行における各画素回路１１１の発光駆動回路に、発光制御線１３１（ｎ－３）を通して、発光制御信号ＥＭ［ｎ－３］をロードする。発光駆動回路は、画素回路１１１の発光コンポーネント（例えば、限定されるものではないが、ＯＬＥＤまたはＬＥＤ（発光ダイオード、ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ））が予測された輝度の光を発することを可能にさせるように構成される。ゲート電圧生成回路１３０は、第（ｎ－３）画素回路行の各画素回路１１１における書き込み回路にも、スキャン線１３２（ｎ－３）を通してスキャン信号Ｇ［ｎ－３］をロードする。書き込み回路は、データ電圧Ｖ_ＤＡＴＡに基づいて、画素回路１１１のストレージキャパシタの一端における電圧をＶ２に調整するように構成される。さらに、ゲート電圧生成回路１３０は、第（ｎ－３）画素回路行の各画素回路１１１におけるリセット回路にも、スキャン線１３２（ｎ－５）を通して、第（ｎ－５）画素回路行に対して生成されたスキャン信号Ｇ［ｎ－５］をロードする。リセット回路は、参照電圧Ｖ_ＲＥＦに基づいて、画素回路１１１のストレージキャパシタの一端における電圧をＶ１に調整するように構成される。一例において、ゲート電圧生成回路１３０が第（ｎ－３）画素回路行の各画素回路１１１における書き込み回路にスキャン信号Ｇ［ｎ－３］をロードする時点は、ゲート電圧生成回路１３０が第（ｎ－３）画素回路行の各画素回路１１１におけるリセット回路にスキャン信号Ｇ［ｎ－５］をロードする時点と同じである。

別の例では、図１に示すように、ゲート電圧生成回路１３０は、第ｎ画素回路行に対して、発光制御信号ＥＭ［ｎ］およびスキャン信号Ｇ［ｎ］を生成してよく、第ｎ画素回路行における各画素回路１１１の発光駆動回路に、発光制御線１３１ｎを通して、発光制御信号ＥＭ［ｎ］をロードし、第ｎ画素回路行の各画素回路１１１の書き込み回路に、スキャン線１３２ｎを通して、スキャン信号Ｇ［ｎ］をロードする。さらに、ゲート電圧生成回路１３０は、第ｎ画素回路行の各画素回路１１１のリセット回路にも、スキャン線１３２（ｎ－３）を通して、第（ｎ－３）画素回路行に対して生成されたスキャン信号Ｇ［ｎ－３］をロードする。一例において、ゲート電圧生成回路１３０が第ｎ画素回路行の各画素回路１１１における書き込み回路にスキャン信号Ｇ［ｎ］をロードする時点は、ゲート電圧生成回路１３０が第ｎ画素回路行の各画素回路１１１におけるリセット回路にスキャン信号Ｇ［ｎ－３］をロードする時点と同じである。

本願のいくつかの他の実施形態によれば、ゲート電圧生成回路１３０は、代替的に、２つのゲート電圧生成回路に分割されてよく、それぞれが、ゲート電圧ＥＭおよびゲート電圧Ｇを生成するために用いられることに留意すべきである。

本願のいくつかの実施形態によれば、データ電圧生成回路１４０は、コントローラ１２０によって送信された画像データに基づいて、各画素回路１１１に対して、発光コンポーネントが発する光の輝度を制御するために用いられるデータ電圧Ｖ_ＤＡＴＡを生成してよい。データ電圧Ｖ_ＤＡＴＡは、データ信号Ｖ_ＤＡＴＡと称されてもよい。データ電圧生成回路１４０は、さらに、生成されたデータ信号Ｖ_ＤＡＴＡを、データ線１４１を通して、各画素回路１１１にロードしてよい。

例えば、図１に示すように、データ電圧生成回路１４０は、画素回路

に対して、データ信号Ｖ_ＤＡＴＡ［ｉ］を生成してよく、データ線１４１ｉを通して、画素回路

の書き込み回路にデータ信号Ｖ_ＤＡＴＡ［ｉ］をロードしてよい。データ電圧生成回路１４０は、画素回路

に対しても、データ信号Ｖ_ＤＡＴＡ［ｉ］を生成してよく、データ線１４１ｉを通して、画素回路

の書き込み回路にもデータ信号Ｖ_ＤＡＴＡ［ｉ］をロードしてよいことに留意すべきである。画素回路

のデータ信号Ｖ_ＤＡＴＡ［ｉ］は、ゲート電圧生成回路１３０が第（ｎ－３）画素回路行に対してスキャン信号Ｇをロードする場合にロードされてよく、画素回路

のデータ信号Ｖ_ＤＡＴＡ［ｉ］は、ゲート電圧生成回路１３０が第ｎ画素回路行に対してスキャン信号Ｇをロードする場合にロードされてよい。さらに、画素回路

のデータ信号Ｖ_ＤＡＴＡ［ｉ］と画素回路

のデータ信号Ｖ_ＤＡＴＡ［ｉ］とは、異なる値を有してよい。

別の例では、図１に示すように、データ電圧生成回路１４０は、画素回路

に対してデータ信号Ｖ_ＤＡＴＡ［ｊ］を生成してよく、データ線１４１ｍを通して、画素回路

の書き込み回路にデータ信号Ｖ_ＤＡＴＡ［ｊ］をロードしてよい。データ電圧生成回路１４０は、画素回路

に対しても、データ信号Ｖ_ＤＡＴＡ［ｊ］を生成してよく、データ線１４１ｍを通して、画素回路

の書き込み回路にもデータ信号Ｖ_ＤＡＴＡ［ｊ］をロードしてよいことに留意すべきである。画素回路

のデータ信号Ｖ_ＤＡＴＡ［ｊ］は、ゲート電圧生成回路１３０が第（ｎ－３）画素回路行に対してスキャン信号Ｇをロードする場合にロードされてよく、画素回路

のデータ信号Ｖ_ＤＡＴＡ［ｊ］は、ゲート電圧生成回路１３０が第ｎ画素回路行に対してスキャン信号Ｇをロードする場合にロードされてよい。さらに、画素回路

のデータ信号Ｖ_ＤＡＴＡ［ｊ］と画素回路

のデータ信号Ｖ_ＤＡＴＡ［ｊ］とは、異なる値を有してよい。

本願のいくつかの実施形態によれば、参照電圧生成回路１５０は、コントローラ１２０によって送信された制御信号に基づいて、各画素回路１１１に対して参照電圧Ｖ_ＲＥＦを生成してよい。参照電圧Ｖ_ＲＥＦは、参照信号Ｖ_ＲＥＦと称されてもよい。参照電圧生成回路１５０は、さらに、参照線１５１を通して、生成された参照信号Ｖ_ＲＥＦを各画素回路１１１にロードしてよい。例において、各画素回路１１１は、同じ参照信号Ｖ_ＲＥＦを有する。

例えば、図１に示すように、参照電圧生成回路１５０は、画素回路

および

に対して、参照信号Ｖ_ＲＥＦ［ｎ－３］を生成してよく、参照線１５１（ｎ－３）を通して、画素回路

および

のリセット回路に参照信号Ｖ_ＲＥＦ［ｎ－３］をロードしてよい。参照電圧生成回路１５０は、画素回路

および

に対しても参照信号Ｖ_ＲＥＦ［ｎ］を生成してよく、参照線１５１ｎを通して、画素回路

および

のリセット回路にも参照信号Ｖ_ＲＥＦ［ｎ］をロードしてよい。

本願のいくつかの実施形態によれば、電源電圧生成回路１６０は、コントローラ１２０によって送信された制御信号に基づいて、各画素回路１１１に対して電源電圧ＶＤＤおよびＶＳＳを生成してよい。電源電圧ＶＤＤおよびＶＳＳは、電源信号ＶＤＤおよびＶＳＳと称されてもよい。電源電圧生成回路１６０は、さらに、電源信号ＶＤＤおよびＶＳＳを、電力線１６１および電力線１６２を通して各画素回路１１１にロードしてよい。例において、各画素回路１１１は、同じ電源信号ＶＤＤおよびＶＳＳを有する。

例えば、図１に示すように、参照電圧生成回路１５０は、画素回路

および

に対して電源信号ＶＤＤ［ｉ］およびＶＳＳ［ｉ］を生成してよく、電力線１６１ｉを通して、画素回路

および

の発光駆動回路に電源信号ＶＤＤ［ｉ］をロードし、電力線１６２ｉを通して、画素回路

および

の発光コンポーネントに、電源信号ＶＳＳ［ｉ］をロードしてよい。参照電圧生成回路１５０は、画素回路

および

に対しても電源信号ＶＤＤ［ｊ］およびＶＳＳ［ｊ］を生成してよく、電力線１６１ｊを通して、画素回路

および

の発光駆動回路に電力信号ＶＤＤ［ｊ］をロードし、電力線１６２ｊを通して、画素回路

および

の発光コンポーネントに電力信号ＶＳＳ［ｊ］をロードしてよい。

図２は、本願の実施形態に係る画素回路１１１のモジュール構造の概略図である。図に示すように、画素回路１１１は、発光コンポーネント駆動回路２１０および発光コンポーネント２２０を含む。発光コンポーネント駆動回路２１０は、発光コンポーネント２２０が予測された輝度の光を発するようにこれを駆動してよく、発光コンポーネント駆動回路２１０によって発光コンポーネントを駆動する１つの時間は、リセットフェーズ、書き込みフェーズ、および発光駆動フェーズを含んでよい。

発光コンポーネント駆動回路２１０は、さらに、リセット回路２１１、書き込み回路２１２、発光駆動回路２１３、およびストレージキャパシタ２１４を含んでよい。リセット回路２１１、書き込み回路２１２、および発光駆動回路２１３の各々は、少なくとも１つのトランジスタ、例えば、限定されるものではないが、ＴＦＴトランジスタを含む。

本願のいくつかの実施形態によれば、リセットフェーズにおいて、リセット回路２１１は、ゲート電圧生成回路１３０によって生成されたスキャン信号Ｇの制御下で、参照信号Ｖ_ＲＥＦに基づいて、ストレージキャパシタ２１４の一端における電圧をＶ１に調整してよい。例えば、スキャン信号Ｇ［ｎ－５］は、画素回路

および

のリセット回路２１１を制御してよく、スキャン信号Ｇ［ｎ－３］は、画素回路

および

のリセット回路２１１を制御してよい。

本願のいくつかの実施形態によれば、書き込みフェーズにおいて、書き込み回路２１２は、ゲート電圧生成回路１３０によって生成されたスキャン信号Ｇの制御下で、データ信号Ｖ_ＤＡＴＡに基づいて、ストレージキャパシタ２１４の一端における電圧をＶ２に調整してよい。例えば、スキャン信号Ｇ［ｎ－３］は、画素回路

および

の書き込み回路２１２を制御してよく、スキャン信号Ｇ［ｎ］は、画素回路

および

の書き込み回路２１２を制御してよい。

本願のいくつかの実施形態によれば、発光駆動フェーズにおいて、発光駆動回路２１３は、ゲート電圧生成回路１３０によって生成された発光制御信号ＥＭの制御下で、発光コンポーネント２２０が予測された輝度の光を発することを可能にさせてよい。例えば、発光駆動信号ＥＭ［ｎ－３］は、画素回路

および

の発光駆動回路２１３を制御してよく、発光駆動信号ＥＭ［ｎ］は、画素回路

および

の発光駆動回路２１３を制御してよい。

本願のいくつかの実施形態によれば、ストレージキャパシタ２１４は、リセットフェーズにおける参照信号Ｖ_ＲＥＦに関する電圧を格納してよく、書き込みフェーズにおけるデータ信号Ｖ_ＤＡＴＡに関する電圧を格納してもよい。

以下、図１の画素回路

を例として用いて、図３から図６を参照し、本願の実施形態における画素回路をさらに説明する。表示パネル１１０における別の画素回路も、以下の実施形態に適用可能であり、詳細は本明細書では再度説明されないことに留意すべきである。

図３は、本願の実施形態に係る図１の画素回路

の回路構造の概略図である。図３に示すように、画素回路１１１ｂは、ストレージキャパシタ２１４、発光コンポーネント２２０、ｐ型ＴＦＴトランジスタ３０１から３０７、および発光コンポーネントセルフィキャパシタ３０８を含んでよい。トランジスタ３０１から３０７は、代替的に、ｎ型ＴＦＴトランジスタであってよいことに留意すべきである。

図３に示すように、画素回路

におけるリセット回路２１１は、リセット回路２１１Ａおよびリセット回路２１１Ｂを含んでよい。リセット回路２１１Ａは、トランジスタ３０１を含む。トランジスタ３０１のゲート電極は、スキャン線１３２（ｎ－３）（図３には示されていない）に結合され、第（ｎ－３）画素回路行のスキャン信号Ｇ［ｎ－３］を受信するトランジスタ３０１のソース電極は、参照線１５１ｎ（図３には示されていない）に結合され、参照信号Ｖ_ＲＥＦ［ｎ］（例えば、限定されるものではないが、－６から－１．５Ｖ）を受信する。トランジスタ３０１のドレイン電極は、ストレージキャパシタ２１４の一端、トランジスタ３０３のゲート電極、およびトランジスタ３０４のドレイン電極に結合されている。リセット回路２１１Ｂは、トランジスタ３０２を含む。トランジスタ３０２のゲート電極は、スキャン線１３２ｎ（図３には示されていない）に結合され、第ｎ画素回路行のスキャン信号Ｇ［ｎ］を受信する。トランジスタ３０２のソース電極は、参照線１５１ｎ（図３には示されていない）に結合され、参照信号Ｖ_ＲＥＦ［ｎ］を受信する。トランジスタ３０２のドレイン電極は、発光コンポーネント２２０の一端および発光コンポーネントセルフィキャパシタ３０８の一端に結合されている。

画素回路

の書き込み回路２１２は、トランジスタ３０３から３０５を含んでよい。トランジスタ３０３のゲート電極は、トランジスタ３０１のドレイン電極、トランジスタ３０４のドレイン電極、ストレージキャパシタ２１４の一端に結合されている。トランジスタ３０３のソース電極は、トランジスタ３０５のドレイン電極およびトランジスタ３０６のドレイン電極に結合されている。トランジスタ３０３のドレイン電極は、トランジスタ３０４のソース電極およびトランジスタ３０７のソース電極に結合されている。トランジスタ３０４のゲート電極は、スキャン線１３２ｎ（図３には示されていない）に結合され、第ｎ画素回路行のスキャン信号Ｇ［ｎ］を受信する。トランジスタ３０４のソース電極は、トランジスタ３０３のドレイン電極およびトランジスタ３０７のソース電極に結合されている。トランジスタ３０４のドレイン電極は、トランジスタ３０３のゲート電極、トランジスタ３０１のドレイン電極、およびストレージキャパシタ２１４の一端に結合されている。トランジスタ３０５のゲート電極は、スキャン線１３２ｎ（図３には示されていない）に結合され、第ｎ画素回路行のスキャン信号Ｇ［ｎ］を受信する。トランジスタ３０５のソース電極は、データ線１４１ｉ（図３には示されていない）に結合され、データ信号Ｖ_ＤＡＴＡ［ｉ］（例えば、限定されるものではないが、２Ｖから７Ｖ）を受信する。トランジスタ３０５のドレイン電極は、トランジスタ３０３のソース電極およびトランジスタ３０６のドレイン電極に結合されている。

画素回路

の発光駆動回路２１３は、発光駆動回路２１３Ａおよび発光駆動回路２１３Ｂを含んでよい。発光駆動回路２１３Ａは、トランジスタ３０６を含む。トランジスタ３０６のゲート電極は、発光制御線１３１ｎ（図３には示されていない）に結合され、第ｎ画素回路行の発光制御信号ＥＭ［ｎ］を受信する。トランジスタ３０６のソース電極は、電力線１６１ｉ（図３には示されていない）に結合され、電源信号ＶＤＤ［ｉ］（例えば、限定されるものではないが、４から５Ｖ）を受信する。トランジスタ３０６のドレイン電極は、トランジスタ３０３のソース電極およびトランジスタ３０５のドレイン電極に結合されている。発光駆動回路２１３Ｂは、トランジスタ３０７を含む。トランジスタ３０７のゲート電極は、発光制御線１３１ｎ（図３には示されていない）に結合され、第ｎ画素回路行の発光制御信号ＥＭ［ｎ］を受信する。トランジスタ３０７のソース電極は、トランジスタ３０３のドレイン電極およびトランジスタ３０４のソース電極に結合されている。トランジスタ３０７のドレイン電極は、発光コンポーネントの一端、トランジスタ３０２のドレイン電極、および発光コンポーネントセルフィキャパシタ３０８の一端に結合されている。

発光コンポーネント２２０の一端は、発光コンポーネントセルフィキャパシタ３０８の一端、トランジスタ３０７のドレイン電極、およびトランジスタ３０２のドレイン電極に結合され、発光コンポーネント２２０の他端は、発光コンポーネントセルフィキャパシタ３０８の他端に結合され、電力線１６２ｉ（図３には示されていない）にも結合され、電力信号ＶＳＳ［ｉ］（例えば、限定されるものではないが、－４から－１Ｖ）を受信する。

図４は、例として画素回路

を用いることによる、本願の実施形態に係る画素回路のルーティングの概略図である。図４に示すように、画素回路

は、スキャン信号Ｇ［ｎ－３］、参照信号Ｖ_ＲＥＦ［ｎ］、発光制御信号ＥＭ［ｎ］、スキャン信号Ｇ［ｎ］、データ信号Ｖ_ＤＡＴＡ［ｉ］、電力信号ＶＤＤ［ｉ］、および電力信号ＶＳＳ［ｉ］によって制御される。

図５および図６を参照して、以下、画素回路

における発光コンポーネント駆動回路２１０がどのように、発光コンポーネント２２０が予測された輝度の光を発するようにこれを駆動するかを具体的に説明する。

図５は、本願の実施形態に係る、図１のゲート電圧生成回路１３０によって同じスキャン周期で生成されるスキャン信号Ｇの時系列の概略図である。ＣＫ１およびＣＫ２は、クロック信号を表し、複数のクロック周期ｔを含んでよい。ゲート電圧生成回路１３０は、クロック信号ＣＫ１およびＣＫ２に基づいてシフトレジスタを用いることによって、各画素回路行のスキャン信号Ｇ、例えば、第（ｎ－３）画素回路行のスキャン信号Ｇ［ｎ－３］、第（ｎ－２）画素回路行のスキャン信号Ｇ［ｎ－２］、第（ｎ－１）画素回路行のスキャン信号Ｇ［ｎ－１］、および第ｎ画素回路行のスキャン信号Ｇ［ｎ］を生成してよい。

さらに、各画素回路行のスキャン信号Ｇは、４クロック周期ｔにおいて低電気レベル（例えば、限定されるものではないが、－７Ｖから－８Ｖ）を有し、２つの隣接する画素回路行のスキャン信号Ｇの初期低電気レベルの時点の間には、１クロック周期の差がある。例えば、図５に示すように、各画素回路行のスキャン信号Ｇは、４のクロック周期ｔにおいて低電気レベルを有する。スキャン信号Ｇ［ｎ－３］の初期低電気レベルは、スキャン信号Ｇ［ｎ－２］の初期低電気レベルよりも１クロック周期だけ早く、スキャン信号Ｇ［ｎ－２］の初期低電気レベルは、スキャン信号Ｇ［ｎ－１］の初期低電気レベルよりも１クロック周期だけ早く、スキャン信号Ｇ［ｎ－１］の初期低電気レベルは、スキャン信号Ｇ［ｎ］の初期低電気レベルよりも１クロック周期だけ早い。

画素回路

の各トランジスタがｎ型ＴＦＴトランジスタである場合、各画素回路行のスキャン信号Ｇは、４クロック周期ｔにおいて高電気レベル（例えば、限定されるものではないが、７Ｖから８Ｖ）を有し、２つの隣接する画素回路行のスキャン信号Ｇの初期高電気レベルの時点の間に１クロック周期の差があることに留意すべきである。

図６は、本願の実施形態に係る図１の画素回路

を同じスキャン周期で制御するスキャン信号Ｇ［ｎ－３］およびＧ［ｎ］ならびに発光制御信号ＥＭ［ｎ］の時系列の概略図である。クロック周期ｔ１からｔ１１は、図５のクロック周期ｔと同じである。

図６に示すように、クロック周期ｔ１において、発光制御信号ＥＭ［ｎ］（例えば、限定されるものではないが、７Ｖから８Ｖ）およびスキャン信号Ｇ［ｎ］は、高電気レベルを有する。図３に示すトランジスタ３０２から３０７のゲート－ソース電圧は、閾値電圧（すなわち、トランジスタがクリティカルなカットオフ状態またはクリティカルな導通状態になることを可能にする、ゲート電極とソース電極との間のバイアス電圧）よりも大きく、トランジスタ３０２から３０７は、カットオフ状態である。スキャン信号Ｇ［ｎ－３］は、低電気レベルを有する。
図３に示すリセット回路２１１Ａにおけるトランジスタ３０１のゲート－ソース電圧は、

であり、

は、トランジスタ３０１の閾値電圧である。トランジスタ３０１は、導通状態である。互いに結合されたトランジスタ３０１のドレイン電極、ストレージキャパシタ２１４の一端、およびトランジスタ３０３のドレイン電極の電圧は、

に変化し、

は、トランジスタ３０１のソース電極とドレイン電極との間の電圧である。クロック周期ｔ１は、前述のリセットフェーズと称されてもよい。ストレージキャパシタ２１４の一端における電圧は、Ｖ_ＲＥＦに近似するように調整される。これにより、前の駆動の書き込みフェーズにおいてストレージキャパシタ２１４に格納された電圧による、電流駆動に対して生成される影響を除去することができる。

クロック周期ｔ２において、発光制御信号ＥＭ［ｎ］、スキャン信号Ｇ［ｎ－３］、およびスキャン信号Ｇ［ｎ］は、全て、高電気レベルを有する。図３に示すトランジスタ３０１から３０７のゲート－ソース電圧は、閾値電圧よりも大きい。従って、トランジスタは、全て、カットオフ状態である。

クロック周期ｔ３において、発光制御信号ＥＭ［ｎ］およびスキャン信号Ｇ［ｎ］は高電気レベルを有し、スキャン信号Ｇ［ｎ－３］は低電気レベルを有する。これは、クロック周期ｔ１と同じであり、本明細書では再度説明されない。

クロック周期ｔ４において、発光制御信号ＥＭ［ｎ］およびスキャン信号Ｇ［ｎ－３］は、高電気レベルを有する。図３に示すトランジスタ３０１、３０６および３０７のゲート－ソース電圧（すなわち、ゲート電極とソース電極との間の電圧）は、閾値電圧よりも大きく、トランジスタ３０１、３０６および３０７は、カットオフ状態である。スキャン信号Ｇ［ｎ］は、低電気レベルを有する。図３に示す書き込み回路２１２におけるトランジスタ３０５のゲート－ソース電圧は、

であり、

は、トランジスタ３０５の閾値電圧である。トランジスタ３０５は、導通状態である。トランジスタ３０５のドレイン電圧は、

であり、

は、トランジスタ３０５のソース電極とドレイン電極との間の電圧である。図３に示す書き込み回路２１２におけるトランジスタ３０３のゲート－ソース電圧は、

であり、

は、トランジスタ３０３の閾値電圧である。トランジスタ３０３は、導通状態である。トランジスタ３０３のドレイン電極の電圧

であり、

は、トランジスタ３０３のソース電極とドレイン電極との間の電圧である。図３に示す書き込み回路２１２におけるトランジスタ３０４のゲート－ソース電圧は、

であり、

は、トランジスタ３０４の閾値電圧である。トランジスタ３０４は、導通状態である。従って、トランジスタ３０５のソース電極からの電流は、トランジスタ３０５のドレイン電極、トランジスタ３０３のソース電極、トランジスタ３０３のドレイン電極、トランジスタ３０４のソース電極、およびトランジスタ３０４のドレイン電極を通った後、ストレージキャパシタ２１４へと流れる。ストレージキャパシタ２１４がトランジスタ３０３のゲート電極に結合される端部における電圧は、上昇し続ける。

ストレージキャパシタ２１４の一端における電圧が

へと上昇する場合、トランジスタ３０３のゲート－ソース電圧は

であり、トランジスタ３０３は、クリティカルなカットオフ状態であり、ストレージキャパシタ２１４の一端における電圧は、上昇を停止する。クロック周期ｔ４は、前述の書き込みフェーズと称されてもよい。

さらに、クロック周期ｔ４において、図３に示すリセット回路２１１Ｂのトランジスタ３０２のゲート－ソース電圧は、

であり、

は、トランジスタ３０２の閾値電圧である。トランジスタ３０２は、導通状態である。互いに結合された発光コンポーネント２２０の一端および発光コンポーネントセルフィキャパシタ３０８の一端の電圧は、

へと変化し、

は、トランジスタ３０２のソース電極とドレイン電極との間の電圧である。Ｖ_ＲＥＦはＶ_ＳＳよりも大きいまたはこれに等しいので、発光コンポーネントセルフィキャパシタ３０８が放電し、発光コンポーネント２２０が順方向に導通する場合は存在しない。これにより、発光コンポーネント２２０は確実に、発光駆動フェーズの前に、全てオールブラック状態（ａｌｌ－ｂｌａｃｋ ｓｔａｔｅ）になる。

クロック周期ｔ５において、発光制御信号ＥＭ［ｎ］およびスキャン信号Ｇ［ｎ］は高電気レベルを有し、スキャン信号Ｇ［ｎ－３］は低電気レベルを有する。これは、クロック周期ｔ１と同じであり、本明細書では再度説明されない。

クロック周期ｔ６において、発光制御信号ＥＭ［ｎ］およびスキャン信号Ｇ［ｎ－３］は高電気レベルを有し、スキャン信号Ｇ［ｎ］は低電気レベルを有する。これは、クロック周期ｔ４と同じであり、本明細書では再度説明されない。

クロック周期ｔ７において、発光制御信号ＥＭ［ｎ］およびスキャン信号Ｇ［ｎ］は高電気レベルを有し、スキャン信号Ｇ［ｎ－３］は低電気レベルを有する。これは、クロック周期ｔ１と同じであり、本明細書では再度説明されない。このように、４つのリセットフェーズの後で、ストレージキャパシタ２１４がトランジスタ３０１のドレイン電極に結合される端部における電圧は、繰り返し調整され、これにより、トランジスタのヒステリシス効果によって発生する短期の残像問題を軽減することができる。

クロック周期ｔ８において、発光制御信号ＥＭ［ｎ］およびスキャン信号Ｇ［ｎ－３］は高電気レベルを有し、スキャン信号Ｇ［ｎ］は低電気レベルを有する。これは、クロック周期ｔ４と同じであり、本明細書では再度説明されない。

クロック周期ｔ９において、発光制御信号ＥＭ［ｎ］、スキャン信号Ｇ［ｎ－３］、およびスキャン信号Ｇ［ｎ］は、全て、高電気レベルを有する。これは、クロック周期ｔ２と同じであり、本明細書では再度説明されない。

クロック周期ｔ１０において、発光制御信号ＥＭ［ｎ］およびスキャン信号Ｇ［ｎ－３］は高電気レベルを有し、スキャン信号Ｇ［ｎ］は低電気レベルを有する。これは、クロック周期ｔ４と同じであり、本明細書では再度説明されない。

クロック周期ｔ１１において、スキャン信号Ｇ［ｎ－３］およびスキャン信号Ｇ［ｎ］は、高電気レベルを有する。図３に示すトランジスタ３０１、３０２、３０４および３０５のゲート－ソース電圧は、閾値電圧よりも大きく、トランジスタ３０１、３０２、３０４および３０５は、カットオフ状態である。発光制御信号ＥＭ［ｎ］は、低電気レベル（例えば、限定されるものではないが、－７から－８Ｖ）を有する。図３に示す発光駆動回路２１３Ａにおけるトランジスタ３０６のゲート－ソース電圧は、

であり、

は、トランジスタ３０６の閾値電圧である。トランジスタ３０６は、導通状態である。トランジスタ３０６のドレイン電圧は、

であり、

は、トランジスタ３０６のソース電極とドレイン電極との間の電圧である。図３に示すトランジスタ３０３のゲート－ソース電圧は、

である。トランジスタ３０３は、導通状態である。トランジスタ３０３のドレイン電圧は、

である。図３に示す発光駆動回路２１３Ｂにおけるトランジスタ３０７のゲート－ソース電圧は、

であり、

は、トランジスタ３０７の閾値電圧である。トランジスタ３０７は、導通状態である。従って、トランジスタ３０６のソース電極からの電流は、トランジスタ３０６のドレイン電極、トランジスタ３０３のソース電極、トランジスタ３０３のドレイン電極、トランジスタ３０７のソース電極、およびトランジスタ３０７のドレイン電極を通った後で、発光コンポーネント２２０へと流れ、これにより、発光コンポーネント２２０は順方向に導通し、発光する。クロック周期ｔ１１は、発光駆動フェーズと称されてもよい。

さらに、トランジスタ３０３は飽和領域において動作し、トランジスタ３０６および３０７は線形領域において動作するので、発光コンポーネント２２０へと流れる電流は、主に、トランジスタ３０３のソース電極とドレイン電極との間の電流Ｉ_ＤＳに基づいて決定され、電流Ｉ_ＤＳは、以下の数式に基づいて決定される。

数式１から、発光コンポーネント２２０の表示輝度を制御するために用いられる電流Ｉ_ＤＳは、トランジスタ３０３の閾値電圧（すなわち、トランジスタ３０３がクリティカルなカットオフ状態またはクリティカルな導通状態になることを可能にする、ゲート電極とソース電極との間のバイアス電圧）とは無関係であることが認識されよう。従って、異なる駆動回路のトランジスタの異なる閾値電圧によって発生する表示輝度のムラ現象を除去することができる。

図６から、第（ｎ－３）画素回路行のスキャン信号Ｇ［ｎ－３］の初期低電気レベルは、第ｎ画素回路行のスキャン信号Ｇ［ｎ］の初期低電気レベルよりも２クロック周期早いので、クロック周期ｔ７のリセットフェーズの後で、クロック周期ｔ８およびクロック周期ｔ１０という２つの書き込みフェーズがあることが認識されよう。２つの書き込みフェーズの後はリセットフェーズがないので、２つの書き込みフェーズは有効な書き込みフェーズである。従って、書き込みフェーズが比較的高いスキャン周波数に起因して比較的短い場合、２つの有効な書き込みフェーズは、ストレージキャパシタ２１４がトランジスタ３０１のドレイン電極に結合される端部の電圧が

に調整され、これにより、発光駆動フェーズにおいて、トランジスタの閾値電圧の影響が確実に除去される。

前述の実施形態は、各画素回路行のスキャン信号Ｇが、４つのクロック周期ｔにおいて低電気レベル（例えば、限定されるものではないが、－７Ｖ）であることを示すが、各画素回路行のスキャン信号Ｇは、代替的に、別の数、例えば、限定されるものではないが、２、３、または５つのクロック周期において、低電気レベルを有してよいことに留意すべきである。

前述の実施形態では、画素回路

に対して、ゲート電圧生成回路１３０は、第（ｎ－３）画素回路行のスキャン信号Ｇ［ｎ－３］をロードして、画素回路

におけるリセット回路２１１を制御し、第ｎ画素回路行のスキャン信号Ｇ［ｎ］をロードして、画素回路

の書き込み回路２１２を制御することに留意すべきである。しかしながら、ゲート電圧生成回路１３０は、代替的に、別の画素回路行のスキャン信号Ｇをロードして、画素回路

におけるリセット回路２１１を制御してよい。同じスキャン周期において、別の画素回路行の行スキャン時間（すなわち、ゲート電圧生成回路１３０が画素回路行に対してスキャン信号Ｇのロードを開始してから、ゲート電圧生成回路１３０がスキャン信号Ｇのロードを停止するまでに経過した時間）は、第ｎ画素回路行の行スキャン時間よりも、クロック周期の奇数倍（１よりも大きい）だけ早い。すなわち、第ｎ画素回路行の行番号と別の画素回路行の行番号との間の差は、１よりも大きい奇数である。例えば、ゲート電圧生成回路１３０は、代替的に、第（ｎ－５）画素回路行のスキャン信号Ｇ［ｎ－５］をロードして、画素回路

におけるリセット回路２１１を制御してよい。この場合、３つの有効な書き込みフェーズがある。ゲート電圧生成回路１３０は、代替的に、第（ｎ－７）画素回路行のスキャン信号Ｇ［ｎ－７］をロードして、画素回路

のリセット回路２１１を制御してよい。この場合、４つの有効な書き込みフェーズがある。

換言すると、行スキャン時間において、画素回路

のリセット回路２１１を制御するスキャン信号Ｇの初期低電気レベル（または初期高電気レベル）の時点は、スキャン信号Ｇ［ｎ］の初期低電気レベル（または初期高電気レベル）の時点よりも、クロック周期の奇数倍（例えば、限定されるものではないが、１よりも大きい）だけ早い。

本願の本実施形態において、画素回路行のスキャン信号および別の画素回路行のスキャン信号は、ゲート電圧生成回路を用いることによって、画素回路行にロードされる。画素回路行の行スキャン時間は、別の画素回路行の行スキャン時間よりも、クロック周期の奇数倍（３より大きいまたはこれに等しい）だけ早く、これにより、画素回路行の画素回路に対して、有効な書き込みフェーズの数を増加させることができる。これにより、発光駆動フェーズの前に、画素回路におけるストレージキャパシタの一端における電圧は、

に確実に調整され、これにより、発光駆動フェーズにおいて

を用いることによって、異なる駆動回路におけるトランジスタの異なる閾値電圧によって発生する表示輝度のムラ現象を除去することができる。

さらに、発光コンポーネントが駆動される場合、トランジスタのヒステリシス効果によって発生する短期の残像問題は、リセットフェーズの数を増加させることによって軽減することができる。

図７は、本願の実施形態に係る表示装置１００を制御するための方法７００の概略フローチャートである。図１に示す表示装置１００のゲート電圧生成回路１３０または別のコンポーネントにおいて、方法７００の異なるブロックまたは他の部分を実装してよい。前述の装置の実施形態において説明されない内容については、以下の方法の実施形態を参照されたい。同様に、方法の実施形態において説明されない内容については、前述の装置の実施形態を参照されたい。図７に示すように、表示装置１００を制御するための方法は、以下のブロックを含んでよい。

ブロック７０１：ゲート電圧生成回路１３０または別のモジュール、例えば、限定されるものではないが、シフトレジスタは、画素回路行に対してゲート電極電圧Ｇを生成する。ゲート電極電圧Ｇは、スキャン信号Ｇと称されてもよい。

ブロック７０２：ゲート電圧生成回路１３０または別のモジュールは、生成されたスキャン信号Ｇを、スキャン線１３２を通して、行ごとに画素回路１１１にロードする。

例えば、図１に示すように、ゲート電圧生成回路１３０は、第（ｎ－３）画素回路行に対してスキャン信号Ｇ［ｎ－３］を生成してよく、スキャン線１３２（ｎ－３）を通して、第（ｎ－３）画素回路行の各画素回路１１１における書き込み回路にスキャン信号Ｇ［ｎ－３］をロードしてよい。書き込み回路は、データ電圧Ｖ_ＤＡＴＡに基づいて、画素回路１１１のストレージキャパシタの一端における電圧をＶ２に調整するように構成される。さらに、ゲート電圧生成回路１３０は、第（ｎ－３）画素回路行の各画素回路１１１におけるリセット回路に、スキャン線１３２（ｎ－５）を通して、第（ｎ－５）画素回路行に対して生成されたスキャン信号Ｇ［ｎ－５］をロードする。リセット回路は、参照電圧Ｖ_ＲＥＦに基づいて、画素回路１１１のストレージキャパシタの一端における電圧をＶ１にリセットするように構成される。

別の例では、図１に示すように、ゲート電圧生成回路１３０は、第ｎ画素回路行に対してスキャン信号Ｇ［ｎ］を生成してよく、スキャン線１３２ｎを通して、第ｎ画素回路行の各画素回路１１１における書き込み回路に、スキャン信号Ｇ［ｎ］をロードしてよい。さらに、ゲート電圧生成回路１３０は、第ｎ画素回路行の各画素回路１１１のリセット回路にも、スキャン線１３２（ｎ－３）を通して、第（ｎ－３）画素回路行に対して生成されたスキャン信号Ｇ［ｎ－３］をロードする。

第ｎ画素回路行に対して、ゲート電圧生成回路１３０は、代替的に、別の画素回路行のスキャン信号Ｇをロードし、第ｎ画素回路行の各画素回路１１１におけるリセット回路２１１を制御してよいことに留意すべきである。同じスキャン周期において、別の画素回路行の行スキャン時間（すなわち、ゲート電圧生成回路１３０が画素回路行に対してスキャン信号Ｇのロードを開始してから、ゲート電圧生成回路１３０がスキャン信号Ｇのロードを停止するまでに経過した時間）は、第ｎ画素回路行の行スキャン時間よりもクロック周期の奇数倍（１よりも大きい）だけ早い。すなわち、第ｎ画素回路行の行番号と別の画素回路行の行番号との間の差は、１よりも大きい奇数である。例えば、ゲート電圧生成回路１３０は、代替的に、第（ｎ－５）画素回路行のスキャン信号Ｇ［ｎ－５］をロードして、第ｎ画素回路行の各画素回路１１１におけるリセット回路２１１を制御してよく、または、第（ｎ－７）画素回路行のスキャン信号Ｇ［ｎ－７］をロードして、第ｎ画素回路行の各画素回路１１１におけるリセット回路２１１を制御してよい。

本願の本実施形態において、画素回路行のスキャン信号および別の画素回路行のスキャン信号は、ゲート電圧生成回路を用いることによって、画素回路行にロードされる。画素回路行の行スキャン時間は、別の画素回路行の行スキャン時間よりも、クロック周期の奇数倍（３より大きいまたはこれに等しい）だけ早く、これにより、画素回路行の画素回路に対して、有効な書き込みフェーズの数を増加させることができる。これにより、発光駆動フェーズの前に、画素回路におけるストレージキャパシタの一端における電圧は、

に確実に調整され、これにより、発光駆動フェーズにおいて

を用いることによって、異なる駆動回路におけるトランジスタの異なる閾値電圧によって発生する表示輝度のムラ現象を除去することができる。

図８は、本願の実施形態に係る例示的システム８００の構造の概略図である。システム８００は、１または複数のプロセッサ８０２、複数のプロセッサ８０２に接続されたシステム制御ロジック８０８、システム制御ロジック８０８に接続されたシステムメモリ８０４、システム制御ロジック８０８に接続された不揮発性メモリ（ＮＶＭ）８０６、およびシステム制御ロジック８０８に接続されたネットワークインタフェース８１０を含んでよい。

プロセッサ８０２は、１または複数のシングルコアまたはマルチコアプロセッサを含んでよい。プロセッサ８０２は、汎用プロセッサおよび特殊目的プロセッサ（例えば、グラフィックスプロセッサ、アプリケーションプロセッサ、またはベースバンドプロセッサ）の任意の組み合わせを含んでよい。本願の本実施形態において、プロセッサ８０２は、図６を参照して説明される方法の実施形態を実行するように構成されてよい。

いくつかの実施形態において、システム制御ロジック８０８は、任意の適切なインタフェースコントローラを含んでよく、複数のプロセッサ８０２および／またはシステム制御ロジック８０８と通信する任意の適切なデバイスまたはコンポーネントに任意の適切なインタフェースを提供する。

いくつかの実施形態において、システム制御ロジック８０８は、１または複数のメモリコントローラを含んでよく、システムメモリ８０４に接続するインタフェースを提供する。システムメモリ８０４は、システム８００のために用いられるデータおよび／または命令をロードおよび格納するように構成されてよい。いくつかの実施形態において、システム８００におけるメモリ８０４は、任意の適切な揮発性メモリ、例えば、適切なダイナミックランダムアクセスメモリ（ＤＲＡＭ）を含んでよい。

ＮＶＭ／メモリ８０６は、データおよび／または命令を格納するように構成される１または複数の有形非一時的コンピュータ可読媒体を含んでよい。いくつかの実施形態において、ＮＶＭ／メモリ８０６は、フラッシュメモリのような任意の適切な不揮発性メモリおよび／または複数のＨＤＤ（ハードディスクドライブ、ｈａｒｄ ｄｉｓｋ ｄｒｉｖｅ）、ＣＤ（コンパクトディスク、ｃｏｍｐａｃｔ ｄｉｓｃ）ドライブ、およびＤＶＤ（デジタル多用途ディスク、ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｃ）ドライブのような任意の適切な不揮発性ストレージデバイスを含んでよい。

ＮＶＭ／メモリ８０６は、システム８００の装置に取り付けられたストレージリソースの一部を含んでよく、または、デバイスによってアクセスされてよいが、必ずしもデバイスの一部ではない。例えば、ＮＶＭ／メモリ８０６は、ネットワークインタフェース８１０を通して、ネットワークを介してアクセスされてよい。

特に、システムメモリ８０４およびＮＶＭ／メモリ８０６は、それぞれ、命令８２０の一時的コピーおよびパーマネントコピーを含んでよい。命令８２０は、プロセッサ８０２の少なくとも１つによって実行された場合に、システム８００が図６を参照して説明される方法の実施形態を実装可能にされる命令を含んでよい。いくつかの実施形態において、命令８２０、ハードウェア、ファームウェア、および／またはそのソフトウェアコンポーネントは、さらに／代替的に、システム制御ロジック８０８、ネットワークインタフェース８１０、および／またはプロセッサ８０２に配置されてよい。

ネットワークインタフェース８１０は、送受信器を含んでよい。送受信器は、１または複数のネットワークを介して任意の他の適切なデバイス（例えば、フロントエンドモジュールまたはアンテナ）と通信するための無線インタフェースを、システム８００に提供するように構成される。いくつかの実施形態において、ネットワークインタフェース８１０は、システム８００における別のコンポーネントに統合されてよい。例えば、ネットワークインタフェース８１０は、プロセッサ８０２、システムメモリ８０４、ＮＶＭ／メモリ８０６、命令を有するファームウェアデバイス（図示されていない）の少なくとも１つを含んでよい。少なくとも１つのプロセッサ８０２が命令を実行する場合、システム８００は、図６で説明される方法の実施形態を実装する。

ネットワークインタフェース８１０は、さらに、任意の適切なハードウェアおよび／またはファームウェアを含んでよく、多入力他出力無線インタフェースを提供する。例えば、ネットワークインタフェース８１０は、ネットワークアダプタ、無線ネットワークアダプタ、電話モデム、および／または無線モデムであってよい。

実施形態において、複数のプロセッサ８０２は、システム制御ロジック８０８のために用いられる１または複数のコントローラのロジックとパッケージ化されてよく、システムインパッケージ（ＳｉＰ）を形成する。実施形態において、複数のプロセッサ８０２は、システム制御ロジック８０８のために用いられる１または複数のコントローラのロジックと、同じチューブコア上で統合されてよく、システムオンチップ（ＳｏＣ）を形成する。

システム８００は、さらに、入出力（Ｉ／Ｏ）インタフェース８１２を含んでよい。Ｉ／Ｏインタフェース８１２は、ユーザインタフェースを含んでよく、これにより、ユーザは、システム８００とインタラクションすることができる。ペリフェラルコンポーネントインタフェースの設計は、ペリフェラルコンポーネントにもシステム８００とのインタラクションを可能にする。いくつかの実施形態において、システム８００は、さらに、システム８００に関連付けられる環境条件および位置情報の少なくとも１つを決定するように構成されるセンサを含む。

いくつかの実施形態において、ユーザインタフェースは、限定されるものではないが、ディスプレイ（例えば、液晶ディスプレイまたはタッチスクリーンディスプレイ）、スピーカ、マイク、１または複数のカメラ（例えば、スチル画像カメラおよび／またはビデオカメラ）、フラッシュライト（例えば、発光ダイオードフラッシュライト）、およびキーボードを含んでよい。

いくつかの実施形態において、ペリフェラルコンポーネントインタフェースは、限定されるものではないが、不揮発性メモリポート、オーディオジャック、および充電ポートを含んでよい。

いくつかの実施形態において、センサは、限定されるものではないが、ジャイロセンサ、加速度計、近接センサ、環境光センサ、および測位ユニットを含んでよい。測位ユニットは、代替的に、ネットワークインタフェース８１０の一部であってよく、または、ネットワークインタフェース８１０とインタラクションしてよく、測位ネットワークのコンポーネント（例えば、グローバルポジショニングシステム（ＧＰＳ）衛星）と通信する。

本願は、例示的実施形態を参照して説明されるが、これは、本発明の特徴が実装に限定されることを意味しない。反対に、実装を参照して本発明を説明する目的は、本願の特許請求の範囲に基づいて導出され得る他の選択または修正を網羅することである。本願の深い理解を提供するために、以下の説明は、複数の具体的な詳細を含む。本願は、代替的に、これらの詳細を用いることなく実装されてよい。さらに、本願の焦点の混同または不明瞭にすることを回避するために、いくつかの具体的な詳細が説明から除外される。本願における実施形態および実施形態の特徴は、相反しない場合には相互に組み合わせられてよいことに留意すべきである。

さらに、様々なオペレーションが、例示的実施形態の理解に最も資する方式で、複数の別個のオペレーションとして説明される。しかしながら、説明される順序は、これらのオペレーションがその順序に依存する必要があることを示唆するものと解釈されるべきではない。特に、これらのオペレーションは、提供された順序で実行される必要はない。

本明細書で用いられるように、「モジュール」または「ユニット」という用語は、特定用途向け集積回路（ＡＳＩＣ）、電子回路、１または複数のソフトウェアまたはファームウェアプログラムを実行する（共有、特殊目的、またはグループ）プロセッサおよび／またはメモリ、複合論理回路、および／または説明した機能を提供する別の適切なコンポーネントを意味してよく、これらであってよく、またはこれらを含んでよい。

添付図面では、いくつかの構造または方法の機能が、特定の構成および／または順序で示されてよい。しかしながら、このような特定の構成および／または順序が必要とされなくてよいことが理解されるべきである。いくつかの実施形態において、これらの機能は、例示的な添付図面に示すものとは異なる方式および／または順序で構成されてよい。さらに、特定の図における構造または方法の機能を含むことは、このような機能が全ての実施形態で必要とされることを示唆するものではなく、いくつかの実施形態において、これらの特徴は含まれなくてよく、または他の機能と組み合わせられてよい。

本願で開示されるメカニズムの実施形態は、ハードウェア、ソフトウェア、ファームウェア、またはこれらの実装の組み合わせで実装されてよい。本願の実施形態は、プログラム可能なシステムにおいて実行されるコンピュータプログラムまたはプログラムコードとして実装されてよい。プログラム可能なシステムは、複数のプロセッサ、ストレージシステム（揮発性メモリ、不揮発性メモリ、および／または記憶素子を含む）、複数の入力デバイス、および複数の出力デバイスを含む。

プログラムコードは、命令を入力し、本願において説明される機能を実行し、出力情報を生成するように構成されてよい。出力情報は、公知の方式で１または複数の出力デバイスに適用されてよい。本願の目的のために、処理システムは、デジタル信号プロセッサ（ＤＳＰ）、マイクロコントローラ、特定用途向け集積回路（ＡＳＩＣ）、またはマイクロプロセッサのようなプロセッサを有する任意のシステムを含む。

プログラムコードは、高水準プログラミング言語またはオブジェクト指向プログラミング言語を用いることによって、処理システムと通信するように実装されてよい。プログラムコードは、代替的に、必要とされる場合には、アセンブリ言語または機械語を用いることによって実装されてよい。実際に、本願において説明されるメカニズムは、任意の特定のプログラミング言語の範囲に限定されるものではない。いずれの場合も、言語は、コンパイラ型言語またはインタプリタ言語であってよい。

いくつかの場合には、開示された実施形態は、ハードウェア、ファームウェア、ソフトウェア、またはこれらの任意の組み合わせによって実装されてよい。いくつかの場合には、少なくともいくつかの実施形態のうち１または複数の態様は、コンピュータ可読記憶媒体に格納された表現的命令によって実装されてよい。命令は、プロセッサにおいて様々なロジックを表し、命令がマシンによって読み取られる場合、マシンは、本願において説明される技術を実行するためのロジックを製造可能にされる。「ＩＰコア」と称されるこれらの表現は、有形コンピュータ可読記憶媒体に格納されてよく、ロジックまたはプロセッサを実際に製造する製造マシンにロードするために、複数の顧客または製造施設に提供されてよい。

このようなコンピュータ可読記憶媒体は、限定されるものではないが、マシンまたはデバイスによって製造または形成される物品の非一時的有形構成を含んでよい。コンピュータ可読記憶媒体は、記憶媒体、例えば、ハードディスク、またはフロッピディスク、コンパクトディスク、コンパクトディスクリードオンリメモリ（ＣＤ－ＲＯＭ）、書き換え可能コンパクトディスク（ＣＤ－ＲＷ）、または光磁気ディスクを含む任意の他のタイプのディスク、半導体デバイス、例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）またはスタティックランダムアクセスメモリ（ＳＲＡＭ）を含むランダムアクセスメモリ（ＲＡＭ）のようなリードオンリメモリ（ＲＯＭ）、消去可能プログラマブルリードオンリメモリ（ＥＰＲＯＭ）、フラッシュメモリ、または電気的消去可能プログラマブルリードオンリメモリ（ＥＥＰＲＯＭ）、相変化メモリ（ＰＣＭ）、磁気カードまたは光カード、または電子命令を格納するための任意の他のタイプの適切な媒体を含む。

従って、本願の実施形態は、非一時的コンピュータ可読記憶媒体をさらに含む。媒体は、命令または設計データ、例えば、ハードウェア記述言語（ＨＤＬ）を含み、本願において説明される構造、回路、装置、プロセッサ、および／またはシステム機能を定義する。

Claims (18)

1. 表示装置であって、
   複数の画素回路行であって、前記複数の画素回路行の各々は、複数の画素回路を含み、前記複数の画素回路の各々は、発光コンポーネントと、前記発光コンポーネントを駆動する駆動回路とを含む、複数の画素回路行と、
   複数のスキャン信号を生成するように構成されるゲート電圧生成回路と、
   を備え、
   前記複数のスキャン信号における第１スキャン信号および第２スキャン信号は、それぞれ、前記複数の画素回路行における第１画素回路行および第２画素回路行における駆動回路の書き込み回路を制御するために用いられ、前記書き込み回路は、データ電圧に基づいて、前記駆動回路におけるストレージキャパシタの一端における電圧を第１電圧に調整するように構成され、前記データ電圧は、前記発光コンポーネントによって発せられる光の輝度を制御するために用いられ、
   前記第１スキャン信号は、さらに、前記第２画素回路行における前記駆動回路のリセット回路を制御するために用いられ、前記リセット回路は、参照電圧に基づいて、前記ストレージキャパシタの前記一端における前記電圧を第２電圧にリセットするように構成され、
   同じフレームスキャン周期において、前記第１画素回路行が前記第１スキャン信号のロードを開始する時点は、前記第２画素回路行が前記第１スキャン信号および前記第２スキャン信号のロードを開始する時点よりもクロック周期の奇数倍だけ早く、前記奇数倍は、３より大きいまたはこれに等しい、
   表示装置。
2. 前記第１スキャン信号および前記第２スキャン信号が前記第２画素回路行にロードされる期間において、前記第１スキャン信号の初期低電気レベルの時点は、前記第２スキャン信号の初期低電気レベルの時点よりもクロック周期の奇数倍だけ早く、前記奇数倍は、３より大きいまたはこれに等しい、請求項１に記載の表示装置。
3. 前記第１スキャン信号および前記第２スキャン信号が前記第２画素回路行にロードされる期間において、前記第１スキャン信号の初期高電気レベルの時点は、前記第２スキャン信号の初期高電気レベルの時点よりもクロック周期の奇数倍だけ早く、前記奇数倍は、３より大きいまたはこれに等しい、請求項１に記載の表示装置。
4. 前記駆動回路は、７つのトランジスタおよび１つのストレージキャパシタを含む、請求項１から３のいずれか一項に記載の表示装置。
5. 前記書き込み回路は、
   第１トランジスタであって、前記第１トランジスタのゲート電圧が前記第１スキャン信号または前記第２スキャン信号によって制御され、前記第１トランジスタのソース電圧が前記データ電圧によって制御される、第１トランジスタと、
   第２トランジスタであって、前記第２トランジスタのソース電極が前記第１トランジスタのドレイン電極に結合され、前記第２トランジスタのゲート電極が前記ストレージキャパシタの前記一端に結合されている、第２トランジスタと、
   第３トランジスタであって、前記第３トランジスタのゲート電圧が前記第１スキャン信号または前記第２スキャン信号によって制御され、前記第３トランジスタのドレイン電極が前記第２トランジスタの前記ゲート電極および前記ストレージキャパシタの前記一端に結合され、前記第３トランジスタのソース電極が前記第２トランジスタのドレイン電極に結合されている、第３トランジスタと、
   を含む、請求項１から４のいずれか一項に記載の表示装置。
6. 前記リセット回路は、
   第４トランジスタであって、前記第４トランジスタのゲート電極が前記第１スキャン信号によって制御され、前記第４トランジスタのソース電極が前記参照電圧によって制御され、前記第４トランジスタのドレイン電圧が前記ストレージキャパシタの前記一端に結合されている、第４トランジスタ
   を含む、請求項１から５のいずれか一項に記載の表示装置。
7. 前記第１電圧は、前記第２トランジスタの閾値電圧、および、前記データ電圧と、前記第１トランジスタのソース電極と前記ドレイン電極との間の電圧との間の差の和に等しい、請求項５に記載の表示装置。
8. 前記第２電圧は、前記参照電圧と、第５トランジスタのソース電極とドレイン電極との間の電圧との間の差に等しい、請求項１から７のいずれか一項に記載の表示装置。
9. 前記発光コンポーネントは、ＯＬＥＤおよびＬＥＤの少なくとも１つと、前記ＯＬＥＤおよび前記ＬＥＤの前記少なくとも１つと並列に接続されたセルフキャパシタとを含む、請求項１から８のいずれか一項に記載の表示装置。
10. 表示装置を制御するための方法であって、前記表示装置は、複数の画素回路行を含み、前記複数の画素回路行の各々は、複数の画素回路を含み、前記複数の画素回路の各々は、発光コンポーネントと、前記発光コンポーネントを駆動する駆動回路とを含み、前記方法は、
    複数のスキャン信号を生成する段階と、
    前記複数のスキャン信号における第１スキャン信号および第２スキャン信号を、それぞれ、前記複数の画素回路行における第１画素回路行および第２画素回路行における駆動回路の書き込み回路にロードする段階であって、前記書き込み回路は、データ電圧に基づいて、前記駆動回路におけるストレージキャパシタの一端における電圧を第１電圧に調整するように構成され、前記データ電圧は、前記発光コンポーネントによって発せられる光の輝度を制御するために用いられる、段階と、
    前記第１スキャン信号を前記第２画素回路行における前記駆動回路のリセット回路にロードする段階であって、前記リセット回路は、参照電圧に基づいて、前記ストレージキャパシタの前記一端における前記電圧を第２電圧にリセットするように構成される、段階と、
    を備え、
    同じフレームスキャン周期において、前記第１スキャン信号の前記第１画素回路行へのロードが開始する時点は、前記第１スキャン信号および前記第２スキャン信号の前記第２画素回路行へのロードが開始する時点よりもクロック周期の奇数倍だけ早く、前記奇数倍は、３より大きいまたはこれに等しい、
    方法。
11. 前記第１スキャン信号および前記第２スキャン信号が前記第２画素回路行にロードされる期間において、前記第１スキャン信号の初期低電気レベルの時点は、前記第２スキャン信号の初期低電気レベルの時点よりもクロック周期の奇数倍だけ早く、前記奇数倍は、３より大きいまたはこれに等しい、請求項１０に記載の方法。
12. 前記第１スキャン信号および前記第２スキャン信号が前記第２画素回路行にロードされる期間において、前記第１スキャン信号の初期高電気レベルの時点は、前記第２スキャン信号の初期高電気レベルの時点よりもクロック周期の奇数倍だけ早く、前記奇数倍は、３より大きいまたはこれに等しい、請求項１０または１１に記載の方法。
13. 前記駆動回路は、７つのトランジスタおよび１つのストレージキャパシタを含む、請求項１０から１２のいずれか一項に記載の方法。
14. 前記書き込み回路は、
    第１トランジスタであって、前記第１トランジスタのゲート電圧が前記第１スキャン信号または前記第２スキャン信号によって制御され、前記第１トランジスタのソース電圧が前記データ電圧によって制御される、第１トランジスタと、
    第２トランジスタであって、前記第２トランジスタのソース電極が前記第１トランジスタのドレイン電極に結合され、前記第２トランジスタのゲート電極が前記ストレージキャパシタの前記一端に結合されている、第２トランジスタと、
    第３トランジスタであって、前記第３トランジスタのゲート電圧が前記第１スキャン信号または前記第２スキャン信号によって制御され、前記第３トランジスタのドレイン電極が前記第２トランジスタの前記ゲート電極および前記ストレージキャパシタの前記一端に結合され、前記第３トランジスタのソース電極が前記第２トランジスタのドレイン電極に結合されている、第３トランジスタと、
    を含む、請求項１０から１３のいずれか一項に記載の方法。
15. 前記リセット回路は、
    第４トランジスタであって、前記第４トランジスタのゲート電極が前記第１スキャン信号によって制御され、前記第４トランジスタのソース電極が前記参照電圧によって制御され、前記第４トランジスタのドレイン電圧が前記ストレージキャパシタの前記一端に結合されている、第４トランジスタ
    を含む、請求項１０から１４のいずれか一項に記載の方法。
16. 前記第１電圧は、前記第２トランジスタの閾値電圧、および、前記データ電圧と、前記第１トランジスタのソース電極と前記ドレイン電極との間の電圧との間の差の和に等しい、請求項１４に記載の方法。
17. 前記第２電圧は、前記参照電圧と、第５トランジスタのソース電極とドレイン電極との間の電圧との間の差に等しい、請求項１０から１６のいずれか一項に記載の方法。
18. 前記発光コンポーネントは、ＯＬＥＤおよびＬＥＤの少なくとも１つと、前記ＯＬＥＤおよび前記ＬＥＤの前記少なくとも１つと並列に接続されたセルフキャパシタとを含む、請求項１０から１７のいずれか一項に記載の方法。

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