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JP2023509380A - 高周波用途用の半導体オンインシュレータ構造を製造するための方法 - Google Patents

高周波用途用の半導体オンインシュレータ構造を製造するための方法 Download PDF

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Abstract

本発明は、半導体オンインシュレータ構造（１０）を製造するための方法であって、その基部からその上端まで、５００Ω．ｃｍ～３０ｋΩ．ｃｍの間の電気抵抗率と、２０～４０ｏｌｄ ｐｐｍａの間の侵入型酸素含有量（Ｏｉ）とを有するとともに、Ｎ型又はＰ型ドーピングを有する単結晶基板（２）と、２０ｎｍ～４００ｎｍの間の厚さを有する電気絶縁層（３）と、Ｐ型ドーピングを有する単結晶層（４）とを連続的に備えるＦＤ－ＳＯＩ基板（１）を用意するステップと、ＦＤ－ＳＯＩ基板（１）を１１７５℃以上の温度で１時間以上の時間にわたって熱処理して、基板にＰ－Ｎ接合（５）を形成するステップとを含む方法に関する。本発明はまた、そのような半導体オンインシュレータ構造に関する。【選択図】 図２

Description

本発明は、特に高周波用途のための、半導体オンインシュレータ構造を製造するための方法に関する。また、本発明は、この方法を実施することによって得られる半導体オンインシュレータ構造にも関連する。
半導体オンインシュレータ構造は、一般にシリコンから形成される基板と、該基板上に配置された一般に酸化ケイ素層などの酸化物層である電気絶縁層と、絶縁層上に配置された一般にシリコン層である半導体層とを備える多層構造である。
そのような構造は、「半導体オンインシュレータ」構造（ＳｅＯＩ）、特に半導体材料がシリコンである場合には「シリコンオンインシュレータ」（ＳＯＩ）と称される。
既存のＳＯＩ構造の中で、「完全空乏型シリコンオンインシュレータ」（ＦＤ－ＳＯＩ）構造と称される構造は、一般にデジタル用途に関して使用される。ＦＤ－ＳＯＩ構造は、シリコン支持基板上に配置された薄い酸化物層と、ＳＯＩ層と呼ばれる酸化物層上に配置された非常に薄い半導体層との存在によって特徴付けられる。
酸化物層は、基板とＳＯＩ層との間に位置する。この場合、酸化物層は「埋め込み」と呼ばれ、「埋め込み酸化物」に関して「ＢＯＸ」と呼ばれる。
ＳＯＩ層は、ＦＤ－ＳＯＩ構造の伝導チャネルを実装できるようにする。
ＢＯＸ層及びＳＯＩ層の厚みが薄く均一であるため、伝導チャネルをドープする必要がなく、したがって、構造が完全に空乏化したモードで動作できる。
ＦＤ－ＳＯＩ構造は、ＢＯＸ層を伴わない構造と比較して向上された静電的特徴を有する。ＢＯＸ層は、ソースとドレインとの間の寄生静電容量を低減するとともに、伝導チャネル内の電子の流れを制限することによって伝導チャネルから基板への任意の電子漏れを大幅に低減できるようにし、以て、任意の電流損失を減らして構造の性能機能を向上させる。
ＦＤ－ＳＯＩ構造は、高周波（ＲＦ）用途に適合することができるが、それにもかかわらず、前記基板における電気的損失の発生に見舞われる。
これらの電気的損失を補償してＲＦ性能機能を向上させるために、特に電気抵抗率の高いＳＯＩタイプの基板の使用が知られており、このタイプの基板は一般に「ＨＲ基板」（高抵抗率基板）と呼ばれる。このＨＲ基板は、電荷トラップ層（又は「トラップリッチ層」）と組み合わされるのが有利である。
しかしながら、このタイプの基板は、バックサイドゲート（バックバイアス電圧）を介して制御する必要のある閾値電圧を伴うトランジスタの使用と適合しない。実際に、トラップされた電荷を含むこの層の存在は、バックバイアス（裏面に対する電位差の印加）を妨げる。
「ＲＦ用途における埋め込みＰＮ接合を使用して強化される低損失Ｓｉ基板」（Ｍ．Ｒａｃｋ、Ｌ．Ｎｙｓｓｅｎｓ、及びＪ－Ｐ．Ｒａｓｋｉｎ、ＩＥＥＥ Ｅｌｅｃｔｒｏｎデバイスレター、ｖｏｌ．４０、Ｉｓｓｕｅ ５）と題される科学出版物は、高周波用途向けの基板の電気絶縁層下に横方向で配置されるＰ－Ｎ接合の形成について記載する。
横方向は、２つのＰドープ領域及びＮドープ領域がそれぞれ基板の同じ深さに配置され、前記領域間の接合部が基板の主表面に対して略垂直であることを意味すると理解される。そのような接合は、Ｎ型ドーピングのために基板全体にわたってリンを注入し、続いてＰドープ領域を形成するためにマスクを通じてホウ素を局所的に注入し、その後、ドーパントを活性化するための熱処理を行なうことによって得られる。
ドープされた半導体は、優れた導体であるが、接合部は電流を殆ど通過させないため、寄生電界の伝播を妨げる。
科学出版物に記載されているようにＰ－Ｎ接合の横方向配置に起因する１つの欠点は、マスクを形成するためのリソグラフィーステップと、２つの注入ステップとを必要とし、これがかなりの追加費用をもたらすことである。
本発明の目的は、前述の欠点を克服できるようにする半導体オンインシュレータ構造を製造するための方法を提案することである。
本発明の目的は、良好な高周波性能機能を示すＦＤ－ＳＯＩ構造を製造するためのそのような製造方法を提案することである。
この目的のために、本発明は、半導体オンインシュレータ構造を製造するための方法であって、
その基部からその上端まで、
５００Ω．ｃｍ～３０ｋΩ．ｃｍの範囲の電気抵抗率と、２０～４０ｏｌｄ ｐｐｍａの範囲の侵入型酸素含有量とを有するとともに、第１のＰ型又はＮ型ドーピングを有する単結晶半導体基板と、
２０ｎｍ～４００ｎｍの範囲の厚さを有する電気絶縁層と、
Ｐ型ドーピングを有する単結晶半導体層と
を連続的に備えるＦＤ－ＳＯＩ基板を用意するステップと、
ＦＤ－ＳＯＩ基板を１１７５℃以上の温度で１時間以上の時間にわたって熱処理するステップであって、
前記基板における電気絶縁層を通じて単結晶半導体層からＰ型ドーパントを拡散させることにより、
基板がＰ型ドープされる場合には、前記基板において、侵入型酸素の沈殿によって熱供与体を形成して、
電気絶縁層に対して決定された深さで単結晶半導体基板にＰ－Ｎ接合を形成し、
基板内において、基板の基部とＰ－Ｎ接合との間で延びる第１のＮ型ドープ領域と、第１の領域と電気絶縁層との間に位置する第２のＰドープ領域とを形成する、ステップと
を含む方法を提案する。
半導体基板のシリコン中の侵入型酸素を測定するための主な技術は、フーリエ変換赤外（ＦＴＩＲ）分光法を使用した赤外線吸収である。
このＦＴＩＲ測定は、侵入型酸素に起因する吸収係数αＯＸの値を与える。侵入型酸素濃度は、この吸収係数αＯＸに基づき、「高濃度にドープされたシリコンにおける酸素沈殿の研究」（１９８９）と題される文献、Ｇｒａｕｐｎｅｒ、Ｒｏｂｅｒｔ Ｋｕｒｔ、Ｄｉｓｓｅｒｔａｔｉｏｎｓ及びＴｈｅｓｅｓ、Ｐａｐｅｒ １２１８に特に記載される方法に従って計算される。
この方法によれば、１ｃｍ３あたりの原子数（ａｔ／ｃｍ３）として又は１００万分の１で存在する原子の総数の割合（ｐｐｍａ）としての酸素濃度は、吸収係数αＯＸに変換係数を乗じることによって得られる。
本発明で言及される酸素濃度（ｏｌｄ ｐｐｍａ）は、ｐｐｍａとして表わされる、「ｏｌｄ ＡＳＴＭ」（米国材料試験協会）と呼ばれる以下のリストに示される４つの変換係数の最初のものを使用して得られる。
Ｏｌｄ ＡＳＴＭ ｐｐｍａ＝９．６３αＯＸ
（ＡＳＴＭ Ｆ１２１－７９） ａｔｏｍｓ／ｃｍ３＝４．８１×１０１７αＯＸ
Ｎｅｗ ＡＳＴＭ ｐｐｍａ＝４．９αＯＸ
（ＡＳＴＭ Ｆ１２１－８３） ａｔｏｍｓ／ｃｍ３＝２．４５×１０１７αＯＸ
ＪＥＩＤＡ ｐｐｍａ＝６．１αＯＸ
ａｔｏｍｓ／ｃｍ３＝３．０３×１０１７αＯＸ
ＩＯＣ－８８ ｐｐｍａ＝６．２８αＯＸ
ａｔｏｍｓ／ｃｍ３＝３．１４×１０１７αＯＸ
他の態様によれば、本発明の製造方法は、単独で又はそれらの技術的に想定し得る組合せに従って解釈される以下の異なる特徴を有する。
単結晶基板がシリコンから形成される、及び／又は、単結晶層がシリコン層である。
ＦＤ－ＳＯＩ基板が、
Ｐ型ドーピングを有する単結晶半導体層と、転写されるべき層を画定する単結晶シリコン層に位置される脆化ゾーンとを備えるドナー基板と、
５００Ω．ｃｍ～３０ｋΩ．ｃｍの範囲の電気抵抗率、２０～４０ｏｌｄ ｐｐｍａの範囲の侵入型酸素含有量、及び、Ｐ型又はＮ型ドーピングを有する単結晶半導体受容基板と
を供給するステップと、
厚さが２０ｎｍ～４００ｎｍの範囲である電気絶縁層を用いてドナー基板を受容基板に結合するステップと、
脆化ゾーンに沿ってドナー基板を引き離してＦＤ－ＳＯＩ基板を形成するステップと
に従ってドナー基板の層を受容基板上に転写することによって得られる。
ＦＤ－ＳＯＩ基板が、
Ｐ型ドーピングを有する単結晶半導体層を備えるドナー基板と、
５００Ω．ｃｍ～３０ｋΩ．ｃｍの範囲の電気抵抗率、２０～４０ｏｌｄ ｐｐｍａの範囲の侵入型酸素含有量、及び、Ｐ型又はＮ型ドーピングを有する単結晶半導体受容基板と
を供給するステップと、
厚さが２０ｎｍ～４００ｎｍの範囲である電気絶縁層を用いてドナー基板を受容基板に結合するステップと、
受容基板とは反対側の表面からドナー基板を薄くして、転写された層を形成し、ＦＤ－ＳＯＩ基板を得るステップと
に従ってドナー基板の層を受容基板上に転写することによって得られる。
ドナー基板に原子種を注入することによって脆化ゾーンが形成されて転写層が画定される。
受容基板及びドナー基板の単結晶層がホウ素でＰドープされる。
Ｐ－Ｎ接合が電気絶縁層から１μｍ～５μｍの範囲の深さで形成される。
電気絶縁層が酸化ケイ素層を備える。
また、本発明は、先に記載された製造方法を実施することによって直接的に得られる半導体オンインシュレータ構造であって、前記半導体オンインシュレータ構造が、その基部からその上端まで、
５００Ω．ｃｍ～３０ｋΩ．ｃｍの範囲の電気抵抗率と、２０～４０ｏｌｄ ｐｐｍａの範囲の侵入型酸素含有量とを有するとともに、
Ｎ型ドーピングを備える第１の領域と、
Ｐ型ドーピングを備えて第１の領域上に配置される第２の領域であり、Ｐ－Ｎ接合によって第１の領域から分離される、第２の領域と、
を備える単結晶半導体基板と、
電気絶縁層と、
Ｐ型ドーピングを備える単結晶半導体層と
を連続的に備える、半導体オンインシュレータ構造に関する。
他の態様によれば、本発明の構造は、単独で又はそれらの技術的に想定し得る組合せに従って解釈される以下の異なる特徴を有する。
単結晶半導体層がホウ素でＰドープされる。
Ｐ－Ｎ接合が、電気絶縁層から１μｍ～５μｍの範囲の深さに位置する。
電気絶縁層が酸化ケイ素層を備える。
単結晶基板がシリコンから形成される及び／又は単結晶層がシリコン層である。
本発明の更なる利点及び特徴は、以下の添付の図に関連して、例示的且つ非限定的な例として与えられる以下の説明を読むと明らかになる。
ＦＤ－ＳＯＩ基板の図である。 本発明に係る、Ｐ－Ｎ接合を備える半導体オンインシュレータ構造の図である。 電気抵抗率の高い単結晶基板の一部のドーピングの反転を示す図である。 単結晶層から下にある電気絶縁層を通じたドーパントの拡散を示す図である。 第１の実施形態に係る、ドナー基板に原子種を注入することによる脆化ゾーンの形成を示す図である。 第１の実施形態に係る、ドナー基板の受容基板への結合を示す図である。 第１の実施形態に係る、脆化ゾーンに沿ったドナー基板の引き離し、及び、ドナー基板から受容基板への層の転写を示す図である。 第２の実施形態に係る、ドナー基板の受容基板への結合を示す図である。 転写された層を形成するために受容基板とは反対側の表面からドナー基板を薄くすることを示す図である。 電気抵抗率の高い基板におけるＰ－Ｎ接合を伴う又は伴わない半導体オンインシュレータ構造に関するゲインＨＤ２を示すグラフである。 電気抵抗率の高い基板におけるＰ－Ｎ接合を伴う又は伴わない半導体オンインシュレータ構造に関するゲインＳ２１を示すグラフである。 電気抵抗率の高い基板におけるＰ－Ｎ接合を伴う又は伴わない半導体オンインシュレータ構造の抵抗率を示すグラフである。
本発明は、半導体オンインシュレータ構造を製造するための方法及びそのような構造に関する。
本発明の製造方法は、前記構造に良好な高周波特性を付与し、それを簡単且つ安価な態様で行なう、Ｐ－Ｎ接合を備える半導体オンインシュレータ構造を製造できるようにする。
参照符号１を使用して図１に概略的に示されるＦＤ－ＳＯＩ基板が最初に提供され、この基板は、その基部からその上端まで、単結晶半導体基板２、電気絶縁層３、及び、単結晶半導体層４を連続的に備える。
単結晶基板２は、電気抵抗率の高い基板であり、したがって、５００Ω．ｃｍ～３０ｋΩ．ｃｍの範囲の電気抵抗率を有する。
また、単結晶基板２は、酸素量の多い基板であり、したがって、２０～４０ｏｌｄ ｐｐｍａの範囲の侵入型酸素含有量（Ｏｉ）を有する。酸素は、単結晶基板の構造に、より具体的には単結晶基板を形成する材料の粒子間に位置する隙間にトラップされ、したがって「侵入型酸素」と呼ばれる。
電気抵抗率が高く、侵入型酸素の量が多い単結晶基板は、ＨＲ ＨｉＯｉ（「高抵抗率」と「高酸素」の頭字語の組合せ）基板とも呼ばれる。
単結晶基板はシリコンから形成されるのが好ましい。
単結晶基板はＰ型又はＮ型ドーピングを有する。
Ｎ型ドーピングの場合、単結晶基板２がリンでドープされるのが好ましく、単結晶基板は、リンがドープされたシリコンから形成されるのが更に好ましい。
Ｐ型ドーピングの場合、単結晶基板２がホウ素でドープされるのが好ましく、単結晶基板は、ホウ素がドープしたシリコンから形成されるのが更に好ましい。
下にある単結晶基板２と上にある単結晶層４との間に配置されるという点でＢＯＸ層とも称される電気絶縁層３の厚さは、２０ｎｍ～４００ｎｍの範囲である。
電気絶縁層３は酸化ケイ素層を備えることが好ましい。
単結晶層３はＰ型ドーピングを有する。
単結晶層はシリコン層であることが好ましい。
本発明の方法によれば、１１７５℃以上の温度で、１時間以上の時間にわたって、ＦＤ－ＳＯＩ基板に熱処理が施される。
前記熱処理中、図２に示されるように、参照符号５で示されるＰ－Ｎ接合が、電気絶縁層３に対して決定された深さで単結晶基板２に形成される。
より具体的には、熱処理は以下の現象を引き起こす。
一方では、単結晶層のＰ型ドーパントは、電気絶縁層に隣接する基板の領域において、電気絶縁層を通じ単結晶基板へと拡散する。
他方では、単結晶基板がＰドープされると、単結晶基板２にドープする型が反転する。
これらの２つの現象を組み合わせると、基板中に第１の領域と呼ばれる領域６が生成され、この領域は、単結晶基板の基部からＰ－Ｎ接合まで延びるとともに、ドーピングの型の反転に起因してＮ型ドープされる。その後、Ｐ－Ｎ接合は、第１の領域６と、単結晶基板の第２の領域と呼ばれる残りの領域７との間の境界をマーキングし、第２の領域は、Ｐ－Ｎ接合から電気絶縁層３へと延在するとともに、Ｐドープされたままであり、この第２の領域におけるＰ型ドーパントの拡散がドーピングの型の反転を補償している。
単結晶基板がＮドープされると、第２の領域でＰ型ドーパントを拡散する前述の現象が起こる。しかしながら、ドーピングの型を反転する現象は起こらない。その結果、第１の領域はＮ型ドープされたままである。
単結晶基板のドーピングの最初の型に関係なく、熱処理の完了時に、単結晶基板は、第１のＮ型ドープ領域（基板の基部の隣に位置する）と、第２のＰ型ドープ領域（電気絶縁層の隣に位置する）とを分離するＰ－Ｎ接合を備える。
Ｐ－Ｎ接合は、以下の３つの機能に起因して形成され得る。
単結晶層４のＰドーピング。
１時間以上の時間にわたる１１７５℃以上の熱処理の温度。
Ｐ型ドープ単結晶基板の場合、前記単結晶基板２の高い侵入型酸素濃度。
５００Ω．ｃｍ～３０ｋΩ．ｃｍの範囲の結晶基板２の高い電気抵抗率に関連するＰ－Ｎ接合の存在により、非常に優れた高周波特性を示す構造を得ることができる。これらの特性は、本明細書の残りの部分の全体にわたって説明される。これらの３つの特徴を調整することにより、Ｐ－Ｎ接合の形成を制御でき、特に電気絶縁層３からの単結晶基板２におけるＰ－Ｎ接合の深さを制御できる。
例えば、前述の３つの特徴などの方法のパラメータは、電気絶縁層から１μｍ～５μｍの範囲の深さでＰ－Ｎ接合を形成するように調整される。
Ｐ型単結晶基板の場合、熱処理により、単結晶基板２に存在する侵入型酸素が沈殿し、その結果、単結晶基板の材料をドープするための余剰電荷を備えた硫黄酸化物ＳｘＯｙ熱供与体が形成されることにより、そのドーピングが反転する。この第１の現象が図３に概略的に示され、この図は、上向きの垂直矢印８を使用して熱供与体による単結晶基板の材料のドーピングを示す。
更に、単結晶基板がＮ型又はＰ型ドープされるかどうかにかかわらず、熱処理により、ホウ素などの単結晶層４のドーパントが、十分に薄い電気絶縁層３を通じて、単結晶基板２中へと拡散する、これらのドーパントは、Ｐ－Ｎ接合の形成、特に電気絶縁層からの単結晶基板におけるＰ－Ｎ接合の深さを制御するために使用することもできる。この第２の現象が図４に概略的に示され、この図は、下向きの垂直矢印９を使用して電気絶縁層を通じたドーパントの拡散を示す。
この第２の現象は、Ｐ型ドープ単結晶基板の場合の第１の現象と組み合わされて、Ｎドーピング基板の第１の領域の形成、及び、図２の半導体オンインシュレータ構造１０に示される第１の領域と電気絶縁層との間に位置する第２のＰドープ領域の形成をもたらす。
本発明の方法は、更なる処理ステップを必要とせずに、前述の３つの特徴によってこれらの２つの現象が発生できるようにするという利点を与える。特に、Ｍ．Ｒａｃｋらによる前述の論文に記載された横方向Ｐ－Ｎ接合とは異なり、本発明において基板の厚さでＰ－Ｎ接合を形成することは、ドーパントの局所的な注入又は基板上に堆積されるべきマスクを何ら必要としない。
好ましい実施形態によれば、ＦＤ－ＳＯＩ基板は、ドナー基板の層を受容基板上に転写することによって得られる。
図５Ａ、図５Ｂ、及び、図５Ｃに示されるこの実施形態の第１の代替案によれば、図５Ａに示されるように、単結晶層２１、好ましくはＮ型ドーピングを有するシリコン層と、転写されるべき層を画定する単結晶層２４に位置する脆化ゾーン２３とを備えるドナー基板２０が提供される。
転写されるべき単結晶層２４はシリコン層であることが好ましい。
シリコンから形成されるのが好ましい単結晶受容基板３０には、５００Ω．ｃｍ～３０ｋΩ．ｃｍの範囲の電気抵抗率、２０～４０ｏｌｄ ｐｐｍａの範囲の侵入型酸素含有量（Ｏｉ）、及び、Ｐ型又はＮ型ドーピングも与えられる。
図５Ｂを参照すると、その後、ドナー基板２０は、厚さが２０ｎｍ～４００ｎｍの範囲である電気絶縁層２２によって受容基板３０上に結合される。このとき、電気絶縁層２２は、ドナー基板２０と受容基板３０との間に位置する。
電気絶縁層２２は、ドナー基板によって又は受容基板によって生じることができ、すなわち、結合前に最初にドナー基板上又は受容基板上に位置し得る。
図５Ｃを参照すると、その後、ＦＤ－ＳＯＩ基板を得るために、ドナー基板２０が脆化ゾーン２３に沿って引き離される。
層２４は、スマートカット（Ｓｍａｒｔ Ｃｕｔ）（商標）法に従って、ドナー基板２０から受容基板３０に転写されることが好ましく、この場合、例えば、水素及び／又はヘリウム原子などの原子種をドナー基板に注入することによって脆化ゾーン２３が形成され、その後、ドナー基板が前記脆化ゾーンに沿って引き離される。
図６Ａ及び図６Ｂに示されるこの実施形態の第２の代替案によれば、Ｐ型ドーピングを伴う、単結晶半導体層２１、好ましくはシリコン層を備えるドナー基板２０が提供される。
単結晶層２１はシリコン層であることが好ましい。
また、シリコンから形成されることが好ましい単結晶受容基板３０には、５００Ω．ｃｍ～３０ｋΩ．ｃｍの範囲の電気抵抗率、２０～４０ｏｌｄ ｐｐｍａの範囲の侵入型酸素含有量（Ｏｉ）、及び、Ｐ型又はＮ型ドーピングも与えられる。
図６Ａを参照すると、ドナー基板２０は、その後、厚さが２０ｎｍ～４００ｎｍの範囲である電気絶縁層２２によって受容基板３０上に結合される。このとき、電気絶縁層２２は、ドナー基板２０と受容基板３０との間に位置する。
電気絶縁層２２は、ドナー基板又は受容基板によって生じることができ、すなわち、結合前に、最初にドナー基板上又は受容基板上に位置し得る。
図６Ｂを参照すると、ドナー基板２０は、その後、ＦＤ－ＳＯＩ基板１を得るために、転写された層２４を形成するべく受容基板とは反対側の表面から薄くされる。
前述の方法により得られた半導体オンインシュレータ構造の良好な高周波特性が図７、図８、及び、図９に関連して示される。
図７は、電気抵抗率の高い基板におけるＰ－Ｎ接合を伴う又は伴わない半導体オンインシュレータ構造に関するゲインＨＤ２（ｄＢｍ）を示すグラフである。
ゲインＨＤ２は、９００ＭＨｚの周波数で測定された第２高調波に対応する。
より具体的には、ＨＤ２は、本発明に係る構造を備える高周波デバイスの動作を妨げ得る基板によって生成される高調波である。ＨＤ２が弱いほど、基板の絶縁性が高くなる。ＨＤ２は、入力ポイント及び出力ポイントを伴う同一平面上のラインにわたって測定される。入力ポイントで電力Ｐｉｎ（ｄＢｍ）が与えられ、出力で電力Ｐｏｕｔが測定され、この電力は、特に、入力電力にほぼ等しい出力で測定される電力に対応するＨＤ１と、基板によって生成される高調波に対応するＨＤ２とを含む幾つかの高調波に分解される。
図７のグラフによれば、Ｐ－Ｎ接合を備える構造に関して得られるゲインＨＤ２（曲線Ｃ１）は、Ｐ－Ｎ接合を伴わない構造に関して得られるゲインＨＤ２（曲線Ｃ２）を下回る。曲線Ｃ１に対する曲線Ｃ２のこの下向きのオフセットは、約１０ｄＢｍの損失に対応する。
このため、Ｐ－Ｎ接合を伴う構造の高抵抗率基板は、Ｐ－Ｎ接合を伴わない構造の基板よりも電気絶縁性が高い。
図８は、Ｐ－Ｎ接合を伴う又は伴わない半導体オンインシュレータ構造に関するゲインＳ２１（ｄＢ）を周波数（Ｈｚ）の関数として示すグラフである。
ゲインＳ２１は、クロストーク又はノイズ測定値（「クロストーク」と呼ばれる）に対応するものであり、他の構成要素と比較して基板を介して通信できる任意の構成要素の能力を反映し、したがって、基板の絶縁性能機能を表わす。
図８のグラフによれば、Ｐ－Ｎ接合を備える構造に関して得られるゲインＳ２１（曲線Ｃ３）では、Ｐ－Ｎ構造を伴わない接合に関して得られるゲインＳ２１（曲線Ｃ４）と比較して、１ｅ＋３Ｈｚ～１ｅ＋８Ｈｚの間の減少が観察される。曲線Ｃ３と比較した曲線Ｃ４のこの減少は、減少されたノイズに対応する。
図９は、電気抵抗率の高い基板におけるＰ－Ｎ接合を伴う又は伴わない半導体オンインシュレータ構造の抵抗率Ｒ（ｏｈｍ．ｃｍ）を周波数（Ｈｚ）の関数として示すグラフである。
図９のグラフによれば、Ｐ－Ｎ接合を備える構造に関して得られる抵抗率（Ｃ５曲線）は、Ｐ－Ｎ接合を伴わない構造に関して得られる抵抗率（曲線Ｃ６）よりも大きい。曲線Ｃ６と比較した曲線Ｃ５のこの下向きのオフセットは、約１２００ｏｈｍ．ｃｍの損失に対応する。
これは、Ｐ－Ｎ接合を伴う構造の抵抗率が高い基板がＰ－Ｎ接合を伴わない構造の基板よりも電気絶縁性が高いという事実を裏付ける。
したがって、図７、図８、及び、図９のグラフは、Ｐ－Ｎ接合を備える本発明の半導体オンインシュレータ構造の高周波性能機能が、Ｐ－Ｎ接合を伴わない構造の高周波性能機能と比較して大幅に改善されることを示す。

Claims (13)

  1. 半導体オンインシュレータ構造（１０）を製造するための方法であって、
    ＦＤ－ＳＯＩ基板（１）を用意するステップであって、その基部からその上端まで、
    ５００Ω．ｃｍ～３０ｋΩ．ｃｍの範囲の電気抵抗率と、２０～４０ｏｌｄ ｐｐｍａの範囲の侵入型酸素含有量（Ｏｉ）とを有するとともに、第１のＰ型又はＮ型ドーピングを有する単結晶半導体基板（２）と、
    ２０ｎｍ～４００ｎｍの範囲の厚さを有する電気絶縁層（３）と、
    Ｐ型ドーピングを有する単結晶半導体層（４）と、
    を連続的に備えるＦＤ－ＳＯＩ基板（１）を用意するステップと、
    前記ＦＤ－ＳＯＩ基板（１）を１１７５℃以上の温度で１時間以上の時間にわたって熱処理するステップであって、
    前記基板における前記電気絶縁層（３）を通じて前記単結晶半導体層（４）からＰ型ドーパントを拡散させることにより、
    前記基板（２）がＰ型ドーピングを有する場合には、前記基板（２）において、前記侵入型酸素の沈殿によって熱供与体を形成して、
    前記電気絶縁層（３）に対して決定された深さで前記単結晶半導体基板（２）にＰ－Ｎ接合（５）を形成し、
    前記基板内において、前記基板の前記基部とＰ－Ｎ接合との間で延びるＮ型ドーピングを有する第１の領域（６）と、前記第１の領域（６）と前記電気絶縁層（３）との間に位置する第２のＰドープ領域（７）とを形成する、ステップと、
    を含む方法。
  2. 前記単結晶基板（２）がシリコンから形成される、及び／又は、前記単結晶層（４）がシリコン層である、請求項１に記載の方法。
  3. 前記ＦＤ－ＳＯＩ基板（１）が、
    Ｐ型ドーピングを有する単結晶半導体層（２１）と、転写されるべき層（２４）を画定する前記単結晶シリコン層（２１）中に位置する脆化ゾーン（２３）とを備えるドナー基板（２０）と、
    ５００Ω．ｃｍ～３０ｋΩ．ｃｍの範囲の電気抵抗率、２０～４０ｏｌｄ ｐｐｍａの範囲の侵入型酸素含有量（Ｏｉ）、及び、第１のＰ型又はＮ型ドーピングを有する単結晶半導体受容基板（３０）と、
    を供給するステップと、
    厚さが２０ｎｍ～４００ｎｍの範囲である電気絶縁層（２２）を用いて前記ドナー基板（２０）を前記受容基板（３０）に結合するステップと、
    前記脆化ゾーン（２３）に沿って前記ドナー基板（２０）を引き離して前記ＦＤ－ＳＯＩ基板（１）を形成するステップと、
    に従って前記ドナー基板（２０）の前記層（２４）を前記受容基板（３０）上に転写することによって得られる、請求項１又は２に記載の方法。
  4. 前記ＦＤ－ＳＯＩ基板（１）が、
    Ｐ型ドーピングを有する単結晶半導体層（２１）を備える前記ドナー基板（２０）と、
    ５００Ω．ｃｍ～３０ｋΩ．ｃｍの範囲の電気抵抗率、２０～４０ｏｌｄ ｐｐｍａの範囲の侵入型酸素含有量（Ｏｉ）、及び、Ｐ型又はＮ型ドーピングを有する前記単結晶半導体受容基板（３０）と、
    を供給するステップと、
    厚さが２０ｎｍ～４００ｎｍの範囲である電気絶縁層（２２）を用いて前記ドナー基板（２０）を前記受容基板（３０）に結合するステップと、
    前記受容基板（３０）とは反対側の表面から前記ドナー基板（２０）を薄くして、前記転写された層（２４）を形成し、前記ＦＤ－ＳＯＩ基板（１）を得るステップと、
    に従って前記ドナー基板（２０）の前記層（２４）を前記受容基板（３０）上に転写することによって得られる、請求項１又は２に記載の方法。
  5. 前記ドナー基板（２０）に原子種を注入することによって前記脆化ゾーン（２４）が形成されて前記転写層（２４）が画定される、請求項３に記載の方法。
  6. 前記受容基板（３０）及び前記ドナー基板の前記単結晶層（２１）がホウ素でＰドープされる、請求項３～５のいずれか一項に記載の方法。
  7. 前記Ｐ－Ｎ接合（５）が前記電気絶縁層（３）から１μｍ～５μｍの範囲の深さで形成される、請求項１～６のいずれか一項に記載の方法。
  8. 前記電気絶縁層（３）が酸化ケイ素層を備える、請求項１～７のいずれか一項に記載の方法。
  9. 請求項１～８のいずれか一項に記載の製造方法を実施することによって直接的に得られる半導体オンインシュレータ構造（１０）であって、前記半導体オンインシュレータ構造（１０）が、その基部からその上端まで、
    ５００Ω．ｃｍ～３０ｋΩ．ｃｍの範囲の電気抵抗率と、２０～４０ｏｌｄ ｐｐｍａの範囲の侵入型酸素含有量（Ｏｉ）を有するとともに、
    Ｎ型ドーピングを備える第１の領域（６）と、
    Ｐ型ドーピングを備えて前記第１の領域上に配置される第２の領域（７）であり、Ｐ－Ｎ接合（５）によって前記第１の領域（６）から分離される、第２の領域（７）と、
    を備える単結晶半導体基板（２）と、
    電気絶縁層（３）と、
    Ｐ型ドーピングを備える単結晶半導体層（４）と、
    を連続的に備える、半導体オンインシュレータ構造（１０）。
  10. 前記単結晶半導体層（４）がホウ素でＰドープされる、請求項９に記載の半導体オンインシュレータ構造（１０）。
  11. 前記Ｐ－Ｎ接合（５）が、前記電気絶縁層（３）から１μｍ～５μｍの範囲の深さに位置する、請求項９又は１０に記載の半導体オンインシュレータ構造（１０）。
  12. 前記電気絶縁層（３）が酸化ケイ素層を備える、請求項９～１１のいずれか一項に記載の半導体オンインシュレータ構造（１０）。
  13. 前記単結晶基板（２）がシリコンから形成される及び／又は前記単結晶層（４）がシリコン層である、請求項９～１２のいずれか一項に記載の半導体オンインシュレータ構造（１０）。
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