JP2023135845A - 積層型電子部品 - Google Patents

Abstract

【課題】低背化が可能な積層型電子部品を実現する。【解決手段】電子部品１は、グランド用導体層６１１と、インダクタＬ１１，Ｌ１２と、コンデンサＣ１１，Ｃ１２と、積層体５０とを備えている。インダクタＬ１１，Ｌ１２とコンデンサＣ１１，Ｃ１２は、ＬＣ共振器１１，１２を構成するために用いられている。ＬＣ共振器１１，１２は、積層方向Ｔにおいて、積層体５０の底面５０Ａとグランド用導体層６１１との間には存在するが、積層体５０の上面５０Ｂとグランド用導体層６１１との間には存在しない。インダクタＬ１１，Ｌ１２は、積層方向Ｔにおいて、底面５０ＡとコンデンサＣ１１，Ｃ１２との間に配置されている。【選択図】図７

Description

本発明は、ＬＣ共振器を覆うグランド用導体層を備えた積層型電子部品に関する。

近年、携帯電話機やスマートフォンに代表される小型移動体通信機器では、多機能化、小型化が進み、それに伴い、電子部品の実装の高密度化が進んでいる。その結果、小型移動体通信機器では、実装基板に実装される複数の電子部品の間隔が小さくなってきている。

複数の電子部品の間隔が小さくなると、複数の電子部品間における電磁干渉が生じやすくなる。これに対し、例えば、特許文献１には、上面側にグランド電極を設けることによって、外部からのノイズを遮断するバンドパスフィルタが開示されている。特許文献１に開示されたバンドパスフィルタは、インダクタの線路電極がグランド電極に対向するＬＣ共振器を備えている。

特開２０１３－１２８２３２号公報

小型移動体通信機器に用いられる電子部品には、小型化および低背化も求められている。ここで、特許文献１に開示されたバンドパスフィルタのように、インダクタを構成するインダクタ用導体層が、グランドに接続されるグランド用導体層に対向する構造を有する電子部品を低背化する場合について考える。この場合、インダクタ用導体層とグランド用導体層との間隔を小さくすると、インダクタ用導体層とグランド用導体層との間に浮遊容量が生じ、所望の特性を得られなくなるおそれがある。そのため、上記の構造を有する電子部品では、インダクタ用導体層とグランド用導体層との間隔を小さくすることが難しく、その結果、電子部品を低背化することが難しかった。

本発明はかかる問題点に鑑みてなされたもので、その目的は、ＬＣ共振器を覆うグランド用導体層を備えた積層型電子部品であって、低背化が可能な積層型電子部品を提供することにある。

本発明の積層型電子部品は、グランドに接続されるグランド用導体層と、少なくとも１つのインダクタと、複数のコンデンサと、積層体とを備えている。積層体は、積層された複数の誘電体層を含み、被実装体に対向する第１の面と第１の面とは反対側の第２の面とを有している。積層体は、グランド用導体層、少なくとも１つのインダクタおよび複数のコンデンサを一体化するためのものである。少なくとも１つのインダクタと複数のコンデンサは、少なくとも１つのＬＣ共振器を構成するために用いられている。少なくとも１つのＬＣ共振器は、複数の誘電体層の積層方向において、第１の面とグランド用導体層との間には存在するが、第２の面とグランド用導体層との間には存在しない。少なくとも１つのインダクタは、積層方向において、第１の面と複数のコンデンサとの間に配置されている。

本発明の積層型電子部品において、グランド用導体層は、積層体内において第１の面よりも第２の面により近い位置に配置されていてもよい。

また、本発明の積層型電子部品は、更に、それぞれ積層体に一体化され且つグランド用導体層に対向する複数のコンデンサ用導体層を備えていてもよい。この場合、複数の誘電体層は、グランド用導体層と複数のコンデンサ用導体層との間に介在する少なくとも１つの誘電体層を含んでいてもよい。複数のコンデンサは、グランド用導体層、複数のコンデンサ用導体層および少なくとも１つの誘電体層によって構成されていてもよい。

また、本発明の積層型電子部品において、少なくとも１つのＬＣ共振器は、複数のＬＣ共振器であってもよい。この場合、少なくとも１つのインダクタは、複数のインダクタであってもよい。また、この場合、複数のＬＣ共振器の各々は、複数のインダクタのうちの少なくとも１つのインダクタと、複数のコンデンサのうちの少なくとも１つのコンデンサとによって構成されていてもよい。

また、本発明の積層型電子部品において、少なくとも１つのインダクタは、第１のスルーホール列と、第２のスルーホール列と、第１のスルーホール列と第２のスルーホール列とを接続するインダクタ用導体層とを含んでいてもよい。第１のスルーホール列と第２のスルーホール列の各々は、２つ以上のスルーホールが直列に接続されることによって構成されていてもよい。この場合、インダクタ用導体層は、積層方向において、第１の面と第１および第２のスルーホール列との間に配置されていてもよい。また、この場合、インダクタ用導体層は、複数の誘電体層の各々の短手方向および長手方向の両方と非平行になるように延在する部分を含んでいてもよい。また、インダクタ用導体層は、積層方向に直交する第１の方向に延在する部分と、積層方向に直交し且つ第１の方向と交差する第２の方向に延在する部分とを含んでいてもよい。

また、本発明の積層型電子部品は、更に、第１の面に配置されたグランド端子と、積層体内においてグランド用導体層とグランドとを接続する複数のスルーホールとを備えていてもよい。

また、本発明の積層型電子部品において、第１の面と少なくとも１つのインダクタとの間には、少なくとも１つのインダクタに接続されたコンデンサが存在しなくてもよい。

本発明の積層型電子部品では、少なくとも１つのＬＣ共振器は、複数の誘電体層の積層方向において、第１の面とグランド用導体層との間には存在するが、第２の面とグランド用導体層との間には存在しない。少なくとも１つのインダクタは、積層方向において、第１の面と複数のコンデンサとの間に配置されている。これにより、本発明によれば、低背化が可能な積層型電子部品を実現することができるという効果を奏する。

本発明の一実施の形態に係る積層型電子部品の回路構成を示す回路図である。 本発明の一実施の形態に係る積層型電子部品の外観を示す斜視図である。 本発明の一実施の形態に係る積層型電子部品の積層体における１層目ないし３層目の誘電体層のパターン形成面を示す説明図である。 本発明の一実施の形態に係る積層型電子部品の積層体における４層目ないし６層目の誘電体層のパターン形成面を示す説明図である。 本発明の一実施の形態に係る積層型電子部品の積層体における７層目ないし９層目の誘電体層のパターン形成面を示す説明図である。 本発明の一実施の形態に係る積層型電子部品の積層体における１０層目ないし１２層目の誘電体層のパターン形成面を示す説明図である。 本発明の一実施の形態に係る積層型電子部品の積層体の内部を示す斜視図である。 比較例の積層型電子部品の積層体における１層目ないし３層目の誘電体層のパターン形成面を示す説明図である。 比較例の積層型電子部品の積層体における４層目ないし６層目の誘電体層のパターン形成面を示す説明図である。 比較例の積層型電子部品の積層体における７層目ないし９層目の誘電体層のパターン形成面を示す説明図である。 比較例の積層型電子部品の積層体における１０層目ないし１２層目の誘電体層のパターン形成面を示す説明図である。 比較例の積層型電子部品の積層体の内部を示す斜視図である。 比較例のモデルの通過減衰特性および反射減衰特性を示す特性図である。 実施例のモデルの通過減衰特性および反射減衰特性を示す特性図である。

以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図１を参照して、本発明の一実施の形態に係る積層型電子部品（以下、単に電子部品と記す。）１の構成の概略について説明する。図１には、電子部品１の例として、バンドパスフィルタを示している。電子部品１は、少なくとも１つのインダクタと、複数のコンデンサとを備えている。少なくとも１つのインダクタと複数のコンデンサは、少なくとも１つのＬＣ共振器を構成するために用いられている。

少なくとも１つのＬＣ共振器は、複数のＬＣ共振器であってもよい。この場合、少なくとも１つのインダクタは、複数のインダクタである。複数のＬＣ共振器の各々は、複数のインダクタのうちの少なくとも１つのインダクタと、複数のコンデンサのうちの少なくとも１つのコンデンサとによって構成されている。

本実施の形態では特に、電子部品１は、第１のポート２と、第２のポート３と、回路構成上第１のポート２と第２のポート３の間に設けられた２つのＬＣ共振器１１，１２とを備えている。２つのＬＣ共振器１１，１２は、電磁結合するように構成されている。第１およびポート２，３の各々は、信号の入力または出力のためのポートである。なお、本出願において、「回路構成上」という表現は、物理的な構成における配置ではなく、回路図上での配置を指すために用いている。

電子部品１は、少なくとも１つのインダクタとして、２つのインダクタＬ１１，Ｌ１２を備えている。また、電子部品１は、複数のコンデンサとして、２つのコンデンサＣ１１，Ｃ１２を備えている。コンデンサＣ１１，Ｃ１２は、それぞれインダクタＬ１１，Ｌ１２に接続されている。ＬＣ共振器１１は、インダクタＬ１１とコンデンサＣ１１によって構成されている。ＬＣ共振器１２は、インダクタＬ１２とコンデンサＣ１２によって構成されている。

インダクタＬ１１，Ｌ１２は、互いに磁気結合する。電子部品１は、更に、インダクタＬ１１とインダクタＬ１２とを容量結合させるコンデンサＣ１０を備えている。

以下、図１を参照して、電子部品１のその他の回路構成の一例について説明する。電子部品１は、更に、インダクタＬ１，Ｌ２，Ｌ３，Ｌ４と、コンデンサＣ１，Ｃ２，Ｃ３とを備えている。インダクタＬ１の一端は、第１のポート２に接続されている。コンデンサＣ１の一端は、インダクタＬ１の他端に接続されている。コンデンサＣ１０の一端は、コンデンサＣ１の他端に接続されている。

コンデンサＣ２の一端は、コンデンサＣ１０の他端に接続されている。インダクタＬ２の一端は、コンデンサＣ２の他端に接続されている。インダクタＬ２の他端は、第２のポート３に接続されている。

コンデンサＣ３の一端は、第１のポート２に接続されている。コンデンサＣ３の他端は、第２のポート３に接続されている。

インダクタＬ１１とコンデンサＣ１１の各一端は、コンデンサＣ１とコンデンサＣ１０の接続点に接続されている。インダクタＬ１２とコンデンサＣ１２の各一端は、コンデンサＣ２とコンデンサＣ１０の接続点に接続されている。インダクタＬ１１，Ｌ１２の各他端は、インダクタＬ３の一端に接続されている。コンデンサＣ１１，Ｃ１２の各他端は、インダクタＬ４の一端に接続されている。インダクタＬ３，Ｌ４の各他端は、グランドに接続されている。

なお、インダクタＬ１とコンデンサＣ１は、接続の順序が図１に示した例とは反対であってもよい。すなわち、コンデンサＣ１の一端が第１のポート２に接続され、インダクタＬ１の一端がコンデンサＣ１の他端に接続され、コンデンサＣ１０の一端がインダクタＬ１の他端に接続されていてもよい。この場合にも、図１に示した構成と同じ特性を得ることができる。

同様に、インダクタＬ２とコンデンサＣ２は、接続の順序が図１に示した例とは反対であってもよい。すなわち、インダクタＬ２の一端がコンデンサＣ１０の他端に接続され、コンデンサＣ２の一端がインダクタＬ２の他端に接続され、コンデンサＣ２の他端が第２のポート３に接続されていてもよい。この場合にも、図１に示した構成と同じ特性を得ることができる。

次に、図２を参照して、電子部品１のその他の構成について説明する。図２は、電子部品１の外観を示す斜視図である。

電子部品１は、更に、積層された複数の誘電体層と複数の導体層とを含む積層体５０を備えている。第１のポート２、第２のポート３、ＬＣ共振器１１，１２、インダクタＬ１～Ｌ４およびコンデンサＣ１～Ｃ３，Ｃ１０は、積層体５０に一体化されている。

積層体５０は、複数の誘電体層の積層方向Ｔの両端に位置する底面５０Ａおよび上面５０Ｂと、底面５０Ａと上面５０Ｂを接続する４つの側面５０Ｃ～５０Ｆとを有している。側面５０Ｃ，５０Ｄは互いに反対側を向き、側面５０Ｅ，５０Ｆも互いに反対側を向いている。側面５０Ｃ～５０Ｆは、上面５０Ｂおよび底面５０Ａに対して垂直になっている。

ここで、図２に示したように、Ｘ方向、Ｙ方向、Ｚ方向を定義する。Ｘ方向、Ｙ方向、Ｚ方向は、互いに直交する。本実施の形態では、積層方向Ｔに平行な一方向を、Ｚ方向とする。また、Ｘ方向とは反対の方向を－Ｘ方向とし、Ｙ方向とは反対の方向を－Ｙ方向とし、Ｚ方向とは反対の方向を－Ｚ方向とする。

図２に示したように、底面５０Ａは、積層体５０における－Ｚ方向の端に位置する。上面５０Ｂは、積層体５０におけるＺ方向の端に位置する。底面５０Ａおよび上面５０Ｂの各々の形状は、Ｘ方向に長い矩形形状である。側面５０Ｃは、積層体５０における－Ｘ方向の端に位置する。側面５０Ｄは、積層体５０におけるＸ方向の端に位置する。側面５０Ｅは、積層体５０における－Ｙ方向の端に位置する。側面５０Ｆは、積層体５０におけるＹ方向の端に位置する。

底面５０Ａは、基板等の図示しない被実装体に対向する。底面５０Ａは、本発明における「第１の面」に対応する。積層体５０において、上面５０Ｂは、底面５０Ａとは反対側に位置する。上面５０Ｂは、本発明における「第２の面」に対応する。

電子部品１は、更に、積層体５０の底面５０Ａに設けられた端子１１１，１１２，１１３，１１４，１１５，１１６を備えている。端子１１１，１１２，１１３は、側面５０Ｆよりも側面５０Ｅにより近い位置において、Ｘ方向にこの順に並んでいる。端子１１４，１１５，１１６は、側面５０Ｅよりも側面５０Ｆにより近い位置において、－Ｘ方向にこの順に並んでいる。

端子１１４は第２のポート３に対応し、端子１１６は第１のポート２に対応している。従って、第１および第２のポート２，３は、積層体５０の底面５０Ａに設けられている。端子１１１～１１３，１１５の各々は、グランドに接続される。端子１１１～１１３，１１５の各々は、本発明における「グランド端子」に対応する。

電子部品１は、更に、積層体５０に一体化され且つグランドに接続されるグランド用導体層６１１を備えている。グランド用導体層６１１は、底面５０Ａよりも上面５０Ｂにより近い位置に配置されている。後述するように、ＬＣ共振器１１，１２は、積層方向Ｔにおいて、底面５０Ａとグランド用導体層６１１との間には存在するが、上面５０Ｂとグランド用導体層６１１との間には存在しない。

次に、図３（ａ）ないし図６（ｃ）を参照して、積層体５０を構成する複数の誘電体層および複数の導体層の一例について説明する。この例では、積層体５０は、積層された１２層の誘電体層を有している。以下、この１２層の誘電体層を、下から順に１層目ないし１２層目の誘電体層と呼ぶ。また、１層目ないし１２層目の誘電体層を符号５１～６２で表す。

図３（ａ）ないし図６（ａ）において、複数の円は複数のスルーホールを表している。誘電体層５１～６０の各々には、複数のスルーホールが形成されている。複数のスルーホールは、それぞれ、スルーホール用の孔に導体ペーストを充填することによって形成される。複数のスルーホールの各々は、端子、導体層または他のスルーホールに接続されている。

図３（ａ）は、１層目の誘電体層５１のパターン形成面を示している。誘電体層５１のパターン形成面には、端子１１１～１１６が形成されている。また、図３（ａ）では、端子１１４に接続された特定のスルーホールを符号５１Ｔ７で示し、端子１１６に接続された特定のスルーホールを符号５１Ｔ６で示している。

図３（ｂ）は、２層目の誘電体層５２のパターン形成面を示している。誘電体層５２のパターン形成面には、導体層５２１，５２２が形成されている。また、図３（ｂ）では、誘電体層５１に形成された２つの特定のスルーホール５１Ｔ６，５１Ｔ７に接続される２つの特定のスルーホールを、それぞれ符号５２Ｔ６，５２Ｔ７で示している。

図３（ｃ）は、３層目の誘電体層５３のパターン形成面を示している。誘電体層５３のパターン形成面には、導体層５３１，５３２が形成されている。誘電体層５２に形成された特定のスルーホール５２Ｔ６は、導体層５３１に接続されている。誘電体層５２に形成された特定のスルーホール５２Ｔ７は、導体層５３２に接続されている。

また、図３（ｃ）では、導体層５３１に接続された２つの特定のスルーホールを符号５３Ｔ６で示し、導体層５３２に接続された２つの特定のスルーホールを符号５３Ｔ７で示している。

図４（ａ）は、４層目の誘電体層５４のパターン形成面を示している。図４（ａ）では、誘電体層５３に形成された２つの特定のスルーホール５３Ｔ６に接続される２つの特定のスルーホールを、符号５４Ｔ６で示し、誘電体層５３に形成された２つの特定のスルーホール５３Ｔ７に接続される２つの特定のスルーホールを、符号５４Ｔ７で示している。

図４（ｂ）は、５層目の誘電体層５５のパターン形成面を示している。誘電体層５５のパターン形成面には、インダクタ用導体層５５１，５５２が形成されている。導体層５５１，５５２の各々は、互いに反対側に位置する第１端および第２端を有している。

また、図４（ｂ）では、導体層５５１の第１端に接続された特定のスルーホールを符号５５Ｔ１で示し、導体層５５１の第２端に接続された特定のスルーホールを符号５５Ｔ２で示し、導体層５５２の第１端に接続された特定のスルーホールを符号５５Ｔ３で示し、導体層５５２の第２端に接続された特定のスルーホールを符号５５Ｔ４で示している。また、誘電体層５４に形成された２つの特定のスルーホール５４Ｔ６に接続される２つの特定のスルーホールを符号５５Ｔ６で示し、誘電体層５４に形成された２つの特定のスルーホール５４Ｔ７に接続される２つの特定のスルーホールを符号５５Ｔ７で示している。

図４（ｃ）は、６層目の誘電体層５６のパターン形成面を示している。図４（ｃ）では、誘電体層５５に形成された４つの特定のスルーホール５５Ｔ１，５５Ｔ２，５５Ｔ３，５５Ｔ４に接続される４つの特定のスルーホールを、それぞれ符号５６Ｔ１，５６Ｔ２，５６Ｔ３，５６Ｔ４で示している。また、誘電体層５５に形成された２つの特定のスルーホール５５Ｔ６に接続される２つの特定のスルーホールを符号５６Ｔ６で示し、誘電体層５５に形成された２つの特定のスルーホール５５Ｔ７に接続される２つの特定のスルーホールを符号５６Ｔ７で示している。

図５（ａ）は、７層目の誘電体層５７のパターン形成面を示している。誘電体層５７のパターン形成面には、導体層５７１が形成されている。誘電体層５６に形成された特定のスルーホール５６Ｔ２，５６Ｔ４は、導体層５７１に接続されている。

また、図５（ａ）では、誘電体層５６に形成された２つの特定のスルーホール５６Ｔ１，５６Ｔ３に接続される２つの特定のスルーホールを、それぞれ符号５７Ｔ１，５７Ｔ３で示している。また、導体層５７１に接続された特定のスルーホールを符号５７Ｔ５で示している。また、誘電体層５６に形成された２つの特定のスルーホール５６Ｔ６に接続される２つの特定のスルーホールを符号５７Ｔ６で示し、誘電体層５６に形成された２つの特定のスルーホール５６Ｔ７に接続される２つの特定のスルーホールを符号５７Ｔ７で示している。

図５（ｂ）は、８層目の誘電体層５８のパターン形成面を示している。誘電体層５８のパターン形成面には、導体層５８１，５８２が形成されている。誘電体層５７に形成された２つの特定のスルーホール５７Ｔ６は、導体層５８１に接続されている。誘電体層５７に形成された２つの特定のスルーホール５７Ｔ７は、導体層５８２に接続されている。

また、図５（ｂ）では、誘電体層５７に形成された３つの特定のスルーホール５７Ｔ１，５７Ｔ３，５７Ｔ５に接続される３つの特定のスルーホールを、それぞれ符号５８Ｔ１，５８Ｔ３，５８Ｔ５で示している。また、導体層５８１に接続された特定のスルーホールを符号５８Ｔ６で示し、導体層５８２に接続された特定のスルーホールを符号５８Ｔ７で示している。

図５（ｃ）は、９層目の誘電体層５９のパターン形成面を示している。誘電体層５９のパターン形成面には、コンデンサ用導体層５９１，５９２，５９３と、導体層５９４，５９５とが形成されている。誘電体層５８に形成された２つの特定のスルーホール５８Ｔ１，５８Ｔ３は、それぞれ導体層５９４，５９５に接続されている。誘電体層５８に形成された２つの特定のスルーホール５８Ｔ６，５８Ｔ７は、それぞれ導体層５９１，５９２に接続されている。

また、図５（ｃ）では、導体層５９４に接続された特定のスルーホールを符号５９Ｔ１で示し、導体層５９５に接続された特定のスルーホールを符号５９Ｔ３で示し、誘電体層５８に形成された特定のスルーホール５８Ｔ５に接続される特定のスルーホールを符号５９Ｔ５で示している。

図６（ａ）は、１０層目の誘電体層６０のパターン形成面を示している。誘電体層６０のパターン形成面には、コンデンサ用導体層６０１，６０２が形成されている。誘電体層５９に形成された２つの特定のスルーホール５９Ｔ１，５９Ｔ３は、それぞれ導体層６０１，６０２に接続されている。また、図６（ａ）では、誘電体層５９に形成された特定のスルーホール５９Ｔ５に接続される特定のスルーホールを符号６０Ｔ５で示している。

図６（ｂ）は、１１層目の誘電体層６１のパターン形成面を示している。誘電体層６１のパターン形成面には、グランド用導体層６１１が形成されている。誘電体層６０に形成された特定のスルーホール６０Ｔ５は、グランド用導体層６１１に接続されている。

図６（ｃ）は、１２層目の誘電体層６２のパターン形成面を示している。誘電体層６２のパターン形成面には、導体層よりなるマーク６２１が形成されている。

図２に示した積層体５０は、１層目の誘電体層５１のパターン形成面が積層体５０の底面５０Ａになり、１２層目の誘電体層６２のパターン形成面とは反対側の面が積層体５０の上面５０Ｂになるように、１層目ないし１２層目の誘電体層５１～６２が積層されて構成される。

符号を付した複数の特定のスルーホールを除く図３（ａ）ないし図６（ａ）に示した複数のスルーホールの各々は、１層目ないし１２層目の誘電体層５１～６２を積層したときに、積層方向Ｔにおいて重なる導体層または積層方向Ｔにおいて重なる他のスルーホールに接続されている。また、複数の特定のスルーホールを除く図３（ａ）ないし図６（ａ）に示した複数のスルーホールのうち、端子内または導体層内に位置するスルーホールは、その端子またはその導体層に接続されている。

図７は、１層目ないし１２層目の誘電体層５１～６２が積層されて構成された積層体５０の内部を示している。図７に示したように、積層体５０の内部では、図３（ａ）ないし図６（ｃ）に示した複数の導体層と複数のスルーホールが積層されている。なお、図７では、マーク６２１を省略している。

以下、図１に示した電子部品１の回路の構成要素と、図３（ａ）ないし図６（ｃ）に示した積層体５０の内部の構成要素との対応関係について説明する。ＬＣ共振器１１のインダクタＬ１１は、インダクタ用導体層５５１と、特定のスルーホール５５Ｔ１，５５Ｔ２，５６Ｔ１，５６Ｔ２，５７Ｔ１，５８Ｔ１とによって構成されている。ＬＣ共振器１１のコンデンサＣ１１は、コンデンサ用導体層６０１と、グランド用導体層６１１と、これらの導体層の間の誘電体層６０とによって構成されている。コンデンサ用導体層６０１は、導体層５９４と特定のスルーホール５９Ｔ１を介して、インダクタＬ１１を構成する特定のスルーホール５８Ｔ１に接続されている。

ＬＣ共振器１２のインダクタＬ１２は、インダクタ用導体層５５２と、特定のスルーホール５５Ｔ３，５５Ｔ４，５６Ｔ３，５６Ｔ４，５７Ｔ３，５８Ｔ３とによって構成されている。ＬＣ共振器１１のコンデンサＣ１２は、コンデンサ用導体層６０２と、グランド用導体層６１１と、これらの導体層の間の誘電体層６０とによって構成されている。コンデンサ用導体層６０２は、導体層５９５と特定のスルーホール５９Ｔ３を介して、インダクタＬ１２を構成する特定のスルーホール５８Ｔ３に接続されている。

コンデンサＣ１０は、コンデンサ用導体層５９３，６０１，６０２と、これらの導体層の間の誘電体層５９とによって構成されている。

インダクタＬ１は、特定のスルーホール５３Ｔ６，５４Ｔ６，５５Ｔ６，５６Ｔ６，５７Ｔ６によって構成されている。インダクタＬ２は、特定のスルーホール５３Ｔ７，５４Ｔ７，５５Ｔ７，５６Ｔ７，５７Ｔ７によって構成されている。

コンデンサＣ１は、コンデンサ用導体層５９１，６０１と、これらの導体層の間の誘電体層５９とによって構成されている。コンデンサＣ２は、コンデンサ用導体層５９２，６０２と、これらの導体層の間の誘電体層５９とによって構成されている。コンデンサＣ３は、導体層５２１，５３１，５３２と、これらの導体層の間の誘電体層５２とによって構成されている。

次に、図２ないし図７を参照して、本実施の形態に係る電子部品１の構造上の特徴について説明する。ＬＣ共振器１１，１２は、積層方向Ｔにおいて、底面５０Ａとグランド用導体層６１１との間には存在するが、上面５０Ｂとグランド用導体層６１１との間には存在しない。すなわち、インダクタＬ１１，Ｌ１２およびコンデンサＣ１１，Ｃ１２は、積層方向Ｔにおいて、底面５０Ａとグランド用導体層６１１との間には存在するが、上面５０Ｂとグランド用導体層６１１との間には存在しない。積層体５０に対してＺ方向の先にある位置から積層体５０を見たときに、グランド用導体層６１１は、ＬＣ共振器１１，１２を覆っている。

インダクタＬ１１，Ｌ１２は、積層方向Ｔにおいて、底面５０ＡとコンデンサＣ１１，Ｃ１２との間に配置されている。すなわち、インダクタＬ１１，Ｌ１２は、コンデンサＣ１１，Ｃ１２の－Ｚ方向の先に配置されている。－Ｚ方向は、グランド用導体層６１１から底面５０Ａに向かう方向でもある。

コンデンサＣ１，Ｃ２，Ｃ１０は、積層方向Ｔにおいて、インダクタＬ１１，Ｌ１２とコンデンサＣ１１，Ｃ１２との間に配置されている。

底面５０ＡとインダクタＬ１１，Ｌ１２との間には、インダクタＬ１１，Ｌ１２に接続されていないコンデンサＣ３は存在するが、インダクタＬ１１，Ｌ１２に接続されたコンデンサは存在しない。

コンデンサ用導体層６０１は、グランド用導体層６１１に対向している。誘電体層６０は、コンデンサ用導体層６０１とグランド用導体層６１１との間に介在する。前述のように、コンデンサＣ１１は、コンデンサ用導体層６０１、グランド用導体層６１１および誘電体層６０によって構成されている。

コンデンサ用導体層６０２は、グランド用導体層６１１に対向している。誘電体層６０は、コンデンサ用導体層６０２とグランド用導体層６１１との間に介在する。前述のように、コンデンサＣ１２は、コンデンサ用導体層６０２、グランド用導体層６１１および誘電体層６０によって構成されている。

グランド用導体層６１１は、符号を付した複数の特定のスルーホールを除く複数のスルーホールの一部を介して、端子１１５に接続されていると共に、複数の特定のスルーホールを除く複数のスルーホールの他の一部と導体層５２２を介して、端子１１１～１１３に接続されている。本実施の形態では、積層体５０の側面５０Ｃ～５０Ｆには、グランド用導体層６１１と端子１１１～１１３，１１５とを接続するための導体層は設けられていない。

ここで、２つ以上のスルーホールが直列に接続されることによって構成された構造物を、スルーホール列と言う。積層体５０は、スルーホール５５Ｔ１，５６Ｔ１，５７Ｔ１，５８Ｔ１によって構成されたスルーホール列Ｔ１と、スルーホール５５Ｔ２，５６Ｔ２によって構成されたスルーホール列Ｔ２と、スルーホール５５Ｔ３，５６Ｔ３，５７Ｔ３，５８Ｔ３によって構成されたスルーホール列Ｔ３と、スルーホール５５Ｔ４，５６Ｔ４によって構成されたスルーホール列Ｔ４とを含んでいる。スルーホール列Ｔ１，Ｔ３は、本発明における「第１のスルーホール列」に対応し、スルーホール列Ｔ２，Ｔ４は、本発明における「第２のスルーホール列」に対応する。

インダクタ用導体層５５１は、スルーホール列Ｔ１とスルーホール列Ｔ２とを接続している。インダクタ用導体層５５１は、積層方向Ｔにおいて、底面５０Ａとスルーホール列Ｔ１，Ｔ２との間に配置されている。インダクタＬ１１は、スルーホール列Ｔ１，Ｔ２およびインダクタ用導体層５５１を含んでいる。

インダクタ用導体層５５１は、複数の誘電体層５１～６２の各々の短手方向（底面５０Ａおよび上面５０Ｂの短手方向と同じ）と複数の誘電体層５１～６２の各々の長手方向（底面５０Ａおよび上面５０Ｂの長手方向と同じ）と非平行になるように延在する部分５５１Ａを含んでいる。インダクタ用導体層５５１は、更に、複数の誘電体層５１～６２の各々の短手方向（底面５０Ａおよび上面５０Ｂの短手方向と同じ）に延在する部分５５１Ｂを含んでいる。本実施の形態では特に、部分５５１Ａは、Ｙ方向から－Ｘ方向に向かって傾いた方向に平行な方向に延在している。部分５５１Ｂは、Ｙ方向に平行な方向に延在している。

インダクタ用導体層５５２は、スルーホール列Ｔ３とスルーホール列Ｔ４とを接続している。インダクタ用導体層５５２は、積層方向Ｔにおいて、底面５０Ａとスルーホール列Ｔ３，Ｔ４との間に配置されている。インダクタＬ１２は、スルーホール列Ｔ３，Ｔ４およびインダクタ用導体層５５２を含んでいる。

インダクタ用導体層５５２は、複数の誘電体層５１～６２の各々の短手方向（底面５０Ａおよび上面５０Ｂの短手方向と同じ）と複数の誘電体層５１～６２の各々の長手方向（底面５０Ａおよび上面５０Ｂの長手方向と同じ）と非平行になるように延在する部分５５２Ａを含んでいる。インダクタ用導体層５５２は、更に、複数の誘電体層５１～６２の各々の短手方向（底面５０Ａおよび上面５０Ｂの短手方向と同じ）に延在する部分５５２Ｂを含んでいる。本実施の形態では特に、部分５５２Ａは、Ｙ方向からＸ方向に向かって傾いた方向に平行な方向に延在している。部分５５２Ｂは、Ｙ方向に平行な方向に延在している。

次に、本実施の形態に係る電子部品１の作用および効果について説明する。本実施の形態では、グランド用導体層６１１は、ＬＣ共振器１１，１２すなわちインダクタＬ１１，Ｌ１２およびコンデンサＣ１１，Ｃ１２を覆っている。もし、積層方向Ｔにおいて、インダクタがコンデンサとグランド用導体層との間に配置されている場合、インダクタとグランド用導体層との間隔が小さくなると、インダクタとグランド用導体層との間に浮遊容量が生じ、所望の特性を得られなくなるおそれがある。これを防止するためには、インダクタとグランド用導体層との間隔を意図的に大きくする必要がある。

これに対し、本実施の形態では、インダクタＬ１１，Ｌ１２は、積層方向Ｔにおいて、底面５０ＡとコンデンサＣ１１，Ｃ１２との間に配置されている。これにより、本実施の形態によれば、前記の場合に比べて、グランド用導体層６１１とインダクタＬ１１，Ｌ１２との間隔を大きくすることができる。これにより、本実施の形態によれば、グランド用導体層６１１とインダクタＬ１１，Ｌ１２との間隔を意図的に大きくすることが不要になる。その結果、本実施の形態によれば、電子部品１を低背化することができる。

また、本実施の形態では、上面５０Ｂとグランド用導体層６１１との間には、ＬＣ共振器１１，１２に限らず、電子部品１の回路の構成要素は存在しない。そのため、本実施の形態では、グランド用導体層６１１が形成された誘電体層６１には、スルーホールが存在しない。これにより、本実施の形態によれば、グランド用導体層６１１が、スルーホールが存在する他の誘電体層に形成される場合に比べて、グランド用導体層６１１の面積を大きくすることができる。

また、本実施の形態では、コンデンサ用導体層６０１，６０２がグランド用導体層６１１に対向することによって、コンデンサＣ１１，Ｃ１２が構成されている。前述のように、グランド用導体層６１１の面積を大きくすることができることから、コンデンサ用導体層６０１，６０２の各々の面積も大きくすることができる。これにより、本実施の形態によれば、設計可能なコンデンサＣ１１，Ｃ１２のキャパシタンスの範囲を大きくすることができ、電子部品１の設計の自由度を高めることができる。

また、後述する比較例の電子部品のように、キャパシタンスを大きくするために、積層方向Ｔにおいて互いに異なる位置に配置された３つ以上のコンデンサ用導体層を設ける場合がある。これに対し、本実施の形態では、コンデンサ用導体層６０１，６０２の面積を大きくすることによって、コンデンサＣ１１，Ｃ１２のキャパシタンスを大きくすることができる範囲が、従来よりも大きくなる。これによっても、本実施の形態によれば、電子部品１を低背化することができる。

また、本実施の形態では、インダクタＬ１１のインダクタ用導体層５５１とインダクタＬ１２のインダクタ用導体層５５２は、グランド用導体層６１１から比較的離れた位置に配置されているため、グランド用導体層６１１との間で浮遊容量を生じさせにくい。そのため、本実施の形態によれば、浮遊容量を生じさせたり浮遊容量を大きくさせたりすることなく、インダクタ用導体層５５１，５５２の幅や長さを大きくすることができる。このように、本実施の形態によれば、インダクタＬ１１，Ｌ１２の設計の自由度を高めるすることができる。例えば、インダクタ用導体層５５１を長くすることによって、インダクタ用導体層５５１とスルーホール列Ｔ１とスルーホール列Ｔ２とによって囲まれた空間、すなわちインダクタＬ１１の開口を大きくすることができる。同様に、インダクタ用導体層５５２を長くすることによって、インダクタ用導体層５５２とスルーホール列Ｔ３とスルーホール列Ｔ４とによって囲まれた空間、すなわちインダクタＬ１２の開口を大きくすることができる。

本実施の形態では特に、インダクタ用導体層５５１，５５２の各々は、Ｙ方向から傾いた方向に延在する部分を含んでいる。これにより、本実施の形態によれば、インダクタ用導体層５５１，５５２の各々がＹ方向に平行な方向（誘電体層５５の短手方向）に延在する部分のみからなる場合に比べて、インダクタ用導体層５５１，５５２の長さを大きくすることができる。

次に、シミュレーションの結果を参照して、本実施の形態の効果について説明する。シミュレーションでは、実施例のモデルと比較例のモデルを用いた。実施例のモデルは、本実施の形態に係る電子部品１のモデルである。比較例のモデルは、比較例の電子部品のモデルである。比較例の電子部品の回路構成は、図１に示した本実施の形態に係る電子部品１の回路構成と同じである。

始めに、図８（ａ）ないし図１２を参照して、比較例の電子部品１０１の構成について説明する。電子部品１０１は、積層された１層目ないし１２層目の誘電体層７１～８２を含む積層体７０を備えている。電子部品１０１の回路の構成要素は、積層体７０に一体化されている。図８（ａ）ないし図１１（ａ）において、複数の円は複数のスルーホールを表している。誘電体層７１～８０の各々には、複数のスルーホールが形成されている。

図８（ａ）は、１層目の誘電体層７１のパターン形成面を示している。誘電体層７１のパターン形成面には、端子２１１，２１２，２１３，２１４，２１５，２１６が形成されている。端子２１４は第２のポート３に対応し、端子２１６は第１のポート２に対応している。

図８（ｂ）は、２層目の誘電体層７２のパターン形成面を示している。誘電体層７２のパターン形成面には、コンデンサ用導体層７２１，７２２が形成されている。図８（ｃ）は、３層目の誘電体層７３のパターン形成面を示している。誘電体層７３のパターン形成面には、コンデンサ用導体層７３１，７３２が形成されている。

図９（ａ）は、４層目の誘電体層７４のパターン形成面を示している。誘電体層７４のパターン形成面には、コンデンサ用導体層７４１，７４２が形成されている。図９（ｂ）は、５層目の誘電体層７５のパターン形成面を示している。誘電体層７５のパターン形成面には、コンデンサ用導体層７５１，７５２，７５３と、導体層７５４，７５５，７５６，７５７が形成されている。図９（ｃ）は、６層目の誘電体層７６のパターン形成面を示している。誘電体層７６のパターン形成面には、コンデンサ用導体層７６１が形成されている。

図１０（ａ）は、７層目の誘電体層７７のパターン形成面を示している。誘電体層７７のパターン形成面には、導体層７７１が形成されている。図１０（ｂ）は、８層目の誘電体層７８のパターン形成面を示している。誘電体層７８のパターン形成面には、導体層は形成されていない。

図１０（ｃ）は、９層目の誘電体層７９のパターン形成面を示している。誘電体層７９のパターン形成面には、インダクタ用導体層７９１，７９２が形成されている。インダクタ用導体層７９１，７９２の各々の形状は、本実施の形態におけるインダクタ用導体層５５１，５５２の各々の形状とほぼ同じである。

図１１（ａ）は、１０層目の誘電体層８０のパターン形成面を示している。誘電体層８０のパターン形成面には、導体層は形成されていない。図１１（ｂ）は、１１層目の誘電体層８１のパターン形成面を示している。誘電体層８１のパターン形成面には、グランド用導体層８１１が形成されている。図１１（ｃ）は、１２層目の誘電体層８２のパターン形成面を示している。誘電体層８２のパターン形成面には、導体層よりなるマーク８２１が形成されている。

比較例の電子部品１０１の積層体７０は、１層目の誘電体層７１のパターン形成面が積層体７０の底面になり、１２層目の誘電体層８２のパターン形成面とは反対側の面が積層体７０の上面になるように、１層目ないし１２層目の誘電体層７１～８２が積層されて構成される。

複数のスルーホールの各々は、１層目ないし１２層目の誘電体層７１～８２を積層したときに、積層方向Ｔにおいて重なる導体層または積層方向Ｔにおいて重なる他のスルーホールに接続されている。また、複数のスルーホールのうち、端子内または導体層内に位置するスルーホールは、その端子またはその導体層に接続されている。

図１２は、１層目ないし１２層目の誘電体層７１～８２が積層されて構成された積層体７０の内部を示している。図１２に示したように、積層体７０の内部では、図８（ａ）ないし図１１（ｃ）に示した複数の導体層と複数のスルーホールが積層されている。なお、図１２では、マーク８２１を省略している。

以下、電子部品１０１の回路の構成要素（図１に示した電子部品１の回路の構成要素と同じ）と、図８（ａ）ないし図１１（ｃ）に示した積層体７０の内部の構成要素との対応関係について説明する。ＬＣ共振器１１のインダクタＬ１１は、インダクタ用導体層７９１と、インダクタ用導体層７９１と導体層７５６とを接続する複数のスルーホールと、インダクタ用導体層７９１と導体層７７１とを接続する複数のスルーホールとによって構成されている。ＬＣ共振器１１のコンデンサＣ１１は、コンデンサ用導体層７２１，７３１，７４１と、これらの導体層の間の誘電体層７２，７３とによって構成されている。

ＬＣ共振器１２のインダクタＬ１２は、インダクタ用導体層７９２と、インダクタ用導体層７９２と導体層７５７とを接続する複数のスルーホールと、インダクタ用導体層７９２と導体層７７１とを接続する複数のスルーホールとによって構成されている。ＬＣ共振器１１のコンデンサＣ１２は、コンデンサ用導体層７２２，７３２，７４２と、これらの導体層の間の誘電体層７２，７３とによって構成されている。

コンデンサＣ１０は、コンデンサ用導体層７４１，７４２，７５３と、これらの導体層の間の誘電体層７４とによって構成されている。

インダクタＬ１は、端子２１６とコンデンサ用導体層７５１とを接続する複数のスルーホールによって構成されている。インダクタＬ２は、端子２１４とコンデンサ用導体層７５２とを接続する複数のスルーホールによって構成されている。

コンデンサＣ１は、コンデンサ用導体層７４１，７５１と、これらの導体層の間の誘電体層７４とによって構成されている。コンデンサＣ２は、コンデンサ用導体層７４２，７５２と、これらの導体層の間の誘電体層７４とによって構成されている。コンデンサＣ３は、コンデンサ用導体層７５１，７５２，７６１と、これらの導体層の間の誘電体層７５とによって構成されている。

比較例の電子部品１０１では、インダクタＬ１１，Ｌ１２は、積層方向Ｔにおいて、コンデンサＣ１１，Ｃ１２とグランド用導体層８１１との間に配置されている。また、インダクタ用導体層７９１，７９２は、グランド用導体層８１１に対向している。インダクタ用導体層７９１，７９２とグランド用導体層８１１との間には、いかなるコンデンサも存在しない。

次に、シミュレーションの結果について説明する。シミュレーションでは、電子部品１と電子部品１０１の各々の通過帯域がほぼ一致し、電子部品１と電子部品１０１の各々の通過帯域の低域側の周波数領域における減衰特性がほぼ一致するように、実施例のモデルと比較例のモデルを設計した。

図１３は、比較例のモデルの通過減衰特性および反射減衰特性を示す特性図である。図１３において、横軸は周波数を示し、縦軸は減衰量を示している。また、図１３において、符号９１を付した曲線は、電子部品１０１の通過減衰特性を示している。また、符号９２を付した曲線は、電子部品１０１の第１のポート２における反射減衰特性を示している。

図１４は、比較例のモデルの通過減衰特性および反射減衰特性を示す特性図である。図１４において、横軸は周波数を示し、縦軸は減衰量を示している。また、図１４において、符号９３を付した曲線は、電子部品１の通過減衰特性を示している。また、符号９４を付した曲線は、電子部品１の第１のポート２における反射減衰特性を示している。

バンドパスフィルタでは、通過帯域の高域側の周波数領域において、減衰量の絶対値で表される通過減衰量を大きくすることが求められる場合がある。図１３および図１４から、実施例のモデルでは、比較例のモデルに比べて、通過帯域よりも高域側の広い周波数領域において、通過減衰量が大きくなることが分かる。シミュレーションの結果から理解されるように、本実施の形態によれば、インダクタＬ１１，Ｌ１２を底面５０ＡとコンデンサＣ１１，Ｃ１２との間に配置することにより、通過帯域よりも高域側の広い周波数領域において、通過減衰量を大きくすることができる。

なお、本発明は、上記実施の形態に限定されず、種々の変更が可能である。例えば、本発明の電子部品は、１つのＬＣ共振器のみを含んでいてもよいし、３つ以上のＬＣ共振器を含んでいてもよい。

１…電子部品、２…第１のポート、３…第２のポート、１１，１２…共振器、５０…積層体、５０Ａ…底面、５０Ｂ…上面、５０Ｃ～５０Ｆ…側面、６１１…のグランド用導体層、Ｃ１～Ｃ３，Ｃ１０～Ｃ１２…コンデンサ、Ｌ１～Ｌ４，Ｌ１１，Ｌ１２…インダクタ。

Claims (11)

1. グランドに接続されるグランド用導体層と、
   少なくとも１つのインダクタと、
   複数のコンデンサと、
   積層された複数の誘電体層を含み、被実装体に対向する第１の面と前記第１の面とは反対側の第２の面とを有し、前記グランド用導体層、前記少なくとも１つのインダクタおよび前記複数のコンデンサを一体化するための積層体とを備え、
   前記少なくとも１つのインダクタと前記複数のコンデンサは、少なくとも１つのＬＣ共振器を構成するために用いられ、
   前記少なくとも１つのＬＣ共振器は、前記複数の誘電体層の積層方向において、前記第１の面と前記グランド用導体層との間には存在するが、前記第２の面と前記グランド用導体層との間には存在せず、
   前記少なくとも１つのインダクタは、前記積層方向において、前記第１の面と前記複数のコンデンサとの間に配置されていることを特徴とする積層型電子部品。
2. 前記グランド用導体層は、前記積層体内において前記第１の面よりも前記第２の面により近い位置に配置されていることを特徴とする請求項１記載の積層型電子部品。
3. 更に、それぞれ前記積層体に一体化され且つ前記グランド用導体層に対向する複数のコンデンサ用導体層を備え、
   前記複数の誘電体層は、前記グランド用導体層と前記複数のコンデンサ用導体層との間に介在する少なくとも１つの誘電体層を含み、
   前記複数のコンデンサは、前記グランド用導体層、前記複数のコンデンサ用導体層および前記少なくとも１つの誘電体層によって構成されていることを特徴とする請求項１または２記載の積層型電子部品。
4. 前記少なくとも１つのＬＣ共振器は、複数のＬＣ共振器であり、
   前記少なくとも１つのインダクタは、複数のインダクタであることを特徴とする請求項１ないし３のいずれかに記載の積層型電子部品。
5. 前記複数のＬＣ共振器の各々は、前記複数のインダクタのうちの少なくとも１つのインダクタと、前記複数のコンデンサのうちの少なくとも１つのコンデンサとによって構成されていることを特徴とする請求項４記載の積層型電子部品。
6. 前記少なくとも１つのインダクタは、第１のスルーホール列と、第２のスルーホール列と、前記第１のスルーホール列と前記第２のスルーホール列とを接続するインダクタ用導体層とを含み、
   前記第１のスルーホール列と前記第２のスルーホール列の各々は、２つ以上のスルーホールが直列に接続されることによって構成されていることを特徴とする請求項１ないし５のいずれかに記載の積層型電子部品。
7. 前記インダクタ用導体層は、前記積層方向において、前記第１の面と前記第１および第２のスルーホール列との間に配置されていることを特徴とする請求項６記載の積層型電子部品。
8. 前記インダクタ用導体層は、前記複数の誘電体層の各々の短手方向および長手方向の両方と非平行になるように延在する部分を含むことを特徴とする請求項６または７記載の積層型電子部品。
9. 前記インダクタ用導体層は、前記積層方向に直交する第１の方向に延在する部分と、前記積層方向に直交し且つ前記第１の方向と交差する第２の方向に延在する部分とを含むことを特徴とする請求項８記載の積層型電子部品。
10. 更に、前記第１の面に配置されたグランド端子と、
    前記積層体内において前記グランド用導体層と前記グランドとを接続する複数のスルーホールとを備えたことを特徴とする請求項１ないし９のいずれかに記載の積層型電子部品。
11. 前記第１の面と前記少なくとも１つのインダクタとの間には、前記少なくとも１つのインダクタに接続されたコンデンサが存在しないことを特徴とする請求項１ないし１０のいずれかに記載の積層型電子部品。

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