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JP2023121345A - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

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JP2023121345A
JP2023121345A JP2022024627A JP2022024627A JP2023121345A JP 2023121345 A JP2023121345 A JP 2023121345A JP 2022024627 A JP2022024627 A JP 2022024627A JP 2022024627 A JP2022024627 A JP 2022024627A JP 2023121345 A JP2023121345 A JP 2023121345A
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朝和 中井
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Abstract

【課題】好適な消去動作が可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第１配線に対して消去電圧を供給する消去電圧供給動作と、消去電圧供給動作の実行後、複数の導電層のうちの一つである第１導電層に対して読出パス電圧を供給し、複数の導電層のうちの一つである第２導電層に対して消去ベリファイ電圧を供給する第１消去ベリファイ動作と、第１消去ベリファイ動作の実行後、第１導電層に対して消去ベリファイ電圧を供給し、第２導電層に対して読出パス電圧を供給する第２消去ベリファイ動作とを実行する。１回目の消去ループからａ回目の消去ループにかけて、消去電圧が、第１オフセット電圧ずつ増大し、ａ＋１回目の消去ループからｂ回目の消去ループにかけて、消去電圧が、第２オフセット電圧ずつ増大する。第２オフセット電圧は、第１オフセット電圧よりも大きい。【選択図】図１７

Description

本実施形態は、半導体記憶装置に関する。
基板と、基板の表面と交差する第１方向に並ぶ複数の第１導電層と、第１方向に延伸し複数の第１導電層に対向する半導体層と、を備える半導体記憶装置が知られている。
米国特許出願公開第２０２１／００８２５３１号
好適な消去動作が可能な半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第１方向に並ぶ複数の導電層と、第１方向に延伸し、複数の導電層と対向する第１半導体層と、複数の導電層及び第１半導体層の間に設けられた電荷蓄積層と、第１半導体層の第１方向の一端部に接続された第１配線と、複数の導電層及び第１配線に電気的に接続された制御回路と、を備える。制御回路は、消去動作を実行可能に構成される。消去動作は、複数の消去ループを含む。複数の消去ループは、それぞれ、第１配線に対して消去電圧を供給する消去電圧供給動作と、消去電圧供給動作の実行後、複数の導電層のうちの一つである第１導電層に対して消去電圧よりも小さい読出パス電圧を供給し、複数の導電層のうちの一つである第２導電層に対して読出パス電圧よりも小さい消去ベリファイ電圧を供給する第１消去ベリファイ動作と、第１消去ベリファイ動作の実行後、第１導電層に対して消去ベリファイ電圧を供給し、第２導電層に対して読出パス電圧を供給する第２消去ベリファイ動作と、を含む。１回目の消去ループからａ（ａは１以上の整数）回目の消去ループにかけて、消去電圧が、第１オフセット電圧ずつ増大し、ａ＋１回目の消去ループからｂ（ｂはａ＋１以上の整数）回目の消去ループにかけて、消去電圧が、第２オフセット電圧ずつ増大する。第２オフセット電圧は、第１オフセット電圧よりも大きい。
メモリシステム１０の構成を示す模式的なブロック図である。 第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。 メモリダイＭＤの一部の構成を示す模式的な回路図である。 図３のストリングユニットＳＵの構成を示す模式的な回路図である。 センスアンプモジュールＳＡＭの構成を示す模式的なブロック図である。 メモリダイＭＤの一部の構成を示す模式的な斜視図である。 図６の一部の構成を示す模式的な拡大図である。 ３ビットのデータが記録されるメモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。 第１実施形態のメモリダイＭＤの消去動作について説明するためのフローチャートである。 第１実施形態のメモリダイＭＤの消去動作について説明するためのフローチャートである。 消去電圧供給動作及び消去ベリファイ動作について説明するためのタイミングチャートである。 消去電圧供給動作について説明するための模式的な断面図である。 消去ベリファイ動作について説明するための模式的な断面図である。 消去ベリファイ動作について説明するための模式的な断面図である。 論理演算ＸＯＲについて説明するための図である。 第１実施形態の最適化消去電圧供給動作及び消去ベリファイ動作について説明するためのタイミングチャートである。 第１実施形態におけるループ回数ｎＥ１と消去電圧ＶＥＲＡとの関係を説明するための図である。 第２実施形態のメモリダイＭＤの消去動作について説明するためのフローチャートである。 第２実施形態の最適化消去電圧供給動作及び消去ベリファイ動作について説明するためのタイミングチャートである。 第２実施形態におけるループ回数ｎＥ１及び消去電圧ＶＥＲＡの関係を説明するための図である。 第３実施形態の最適化消去電圧供給動作及び消去ベリファイ動作について説明するためのタイミングチャートである。 第４実施形態のメモリダイＭＤの消去動作について説明するためのフローチャートである。 第４実施形態のメモリダイＭＤの消去動作について説明するためのフローチャートである。 第５実施形態のメモリダイＭＤの消去動作について説明するためのフローチャートである。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイ（メモリチップ）を意味する事もあるし、メモリカード、ＳＳＤ等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
また、本明細書において、構成、部材等について、所定方向の「幅」、「長さ」又は「厚み」等と言った場合には、ＳＥＭ（Scanning electron microscopy）やＴＥＭ（Transmission electron microscopy）等によって観察された断面等における幅、長さ又は厚み等を意味することがある。
［第１実施形態］
［メモリシステム１０］
図１は、メモリシステム１０の構成を示す模式的なブロック図である。
メモリシステム１０は、ホストコンピュータ２０から送信された信号に応じて、ユーザデータの読み出し、書き込み、消去等を行う。メモリシステム１０は、例えば、メモリチップ、メモリカード、ＳＳＤ又はその他のユーザデータを記憶可能なシステムである。メモリシステム１０は、ユーザデータを記憶する複数のメモリダイＭＤと、これら複数のメモリダイＭＤ及びホストコンピュータ２０に接続されるコントローラダイＣＤと、を備える。コントローラダイＣＤは、例えば、プロセッサ、ＲＡＭ、ＲＯＭ、ＥＣＣ回路等を備え、論理アドレスと物理アドレスの変換、ビット誤り検出／訂正、ウェアレベリング等の処理を行う。
［メモリダイＭＤの構成］
図２は、第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。図３は、メモリダイＭＤの一部の構成を示す模式的な回路図である。図４は、図３のストリングユニットＳＵの構成を示す模式的な回路図である。図５は、センスアンプモジュールＳＡＭの構成を示す模式的なブロック図である。
尚、図２には、複数の制御端子等を図示している。これら複数の制御端子は、ハイアクティブ信号（正論理信号）に対応する制御端子として表される場合と、ローアクティブ信号（負論理信号）に対応する制御端子として表される場合と、ハイアクティブ信号及びローアクティブ信号の双方に対応する制御端子として表される場合と、がある。図２において、ローアクティブ信号に対応する制御端子の符号は、オーバーライン（上線）を含んでいる。本明細書において、ローアクティブ信号に対応する制御端子の符号は、スラッシュ（“／”）を含んでいる。
尚、図２の記載は例示であり、具体的な態様は適宜調整可能である。例えば、一部又は全部のハイアクティブ信号をローアクティブ信号としたり、一部又は全部のローアクティブ信号をハイアクティブ信号としたりすることも可能である。また、後述する端子ＲＹ／（／ＢＹ）は、ハイアクティブ信号としてのレディ信号と、ローアクティブ信号としてのビジー信号と、を出力する端子である。ＲＹと（／ＢＹ）との間のスラッシュ（“／”）は、レディ信号とビジー信号との区切りを示すものである。
図２に示す様に、メモリダイＭＤは、データを記憶するメモリセルアレイＭＣＡと、メモリセルアレイＭＣＡに接続された周辺回路ＰＣと、を備える。
［メモリセルアレイＭＣＡの回路構成］
メモリセルアレイＭＣＡは、図３に示す様に、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
メモリストリングＭＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続されたドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ（メモリセルトランジスタ）、及び、ソース側選択トランジスタＳＴＳを備える。以下、ドレイン側選択トランジスタＳＴＤ、及びソース側選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶ事がある。
メモリセルＭＣは、半導体層、ゲート絶縁膜、及びゲート電極を備える電界効果型のトランジスタ（メモリトランジスタ）である。半導体層は、チャネル領域として機能する。ゲート絶縁膜は、電荷蓄積膜を含む。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣは、通常、１ビット又は複数ビットのデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、半導体層、ゲート絶縁膜、及びゲート電極を備える電界効果型のトランジスタである。半導体層は、チャネル領域として機能する。選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極には、それぞれ、ドレイン側選択ゲート線ＳＧＤ、及びソース側選択ゲート線ＳＧＳが接続される。ドレイン側選択ゲート線ＳＧＤは、ストリングユニットＳＵに対応して設けられ、１のストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。ソース側選択ゲート線ＳＧＳは、メモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。以下、ドレイン側選択ゲート線ＳＧＤ、及び、ソース側選択ゲート線ＳＧＳを、単に選択ゲート線（ＳＧＤ、ＳＧＳ）と呼ぶ事がある。
［ストリングユニットＳＵにおけるワード線ＷＬ及びビット線の本数］
本実施形態に係るストリングユニットＳＵは、図４に示す様に、２ｉ本のワード線ＷＬ０～ＷＬ２ｉ－１に接続されている。ｉは１以上の整数である。２ｉ本のワード線ＷＬ０～ＷＬ２ｉ－１は、ソース側選択ゲート線ＳＧＳからドレイン側選択ゲート線ＳＧＤの方向に数えて１番目～２ｉ番目のワード線ＷＬである。また、２ｉ本のワード線ＷＬ０～ＷＬ２ｉ－１は、それぞれ、メモリストリングＭＳ中の、１番目～２ｉ番目のメモリセルＭＣ０～ＭＣ２ｉ－１のゲート電極に接続されている。
２ｉ本のワード線ＷＬ０～ＷＬ２ｉ－１のうち、奇数番目のワード線ＷＬ０，ＷＬ２，・・・，ＷＬ２ｉ－２を、ワード線ＷＬｏｄｄと呼ぶ事がある。また、２ｉ本のワード線ＷＬ０～ＷＬ２ｉ－１のうち、偶数番目のワード線ＷＬ１，ＷＬ３，・・・，ＷＬ２ｉ－３，ＷＬ２ｉ－１を、ワード線ＷＬｅｖｅｎと呼ぶ事がある。
本実施形態に係るストリングユニットＳＵは、図４に示す様に、ｍ本のビット線ＢＬ０～ＢＬｍ－１に接続されている。ｍは１以上の整数である。ｍ本のビット線ＢＬ０～ＢＬｍ－１は、それぞれ、ストリングユニットＳＵ中の、１番目～ｍ番目のメモリストリングＭＳ０～ＭＳｍ－１と接続されている。
［周辺回路ＰＣの回路構成］
周辺回路ＰＣは、図２に示す通り、ロウデコーダＲＤと、センスアンプモジュールＳＡＭと、キャッシュメモリＣＭと、カウンタＣＮＴと、電圧生成回路ＶＧと、シーケンサＳＱＣと、を備える。また、周辺回路ＰＣは、アドレスレジスタＡＤＲと、コマンドレジスタＣＭＲと、ステータスレジスタＳＴＲと、を備える。また、周辺回路ＰＣは、入出力制御回路Ｉ／Ｏと、論理回路ＣＴＲと、を備える。
［ロウデコーダＲＤの構成］
ロウデコーダＲＤ（図２）は、例えば図３に示す様に、アドレスデータＤＡＤＤ（図２）をデコードするアドレスデコーダ２２を備える。また、ロウデコーダＲＤ（図２）は、アドレスデコーダ２２の出力信号に応じてメモリセルアレイＭＣＡに動作電圧を転送するブロック選択回路２３及び電圧選択回路２４を備える。
アドレスデコーダ２２は、複数のブロック選択線ＢＬＫＳＥＬ、及び複数の電圧選択線３３に接続される。アドレスデコーダ２２は、例えば、シーケンサＳＱＣ（図２）からの制御信号に従ってアドレスレジスタＡＤＲ（図２）のロウアドレスＲＡを順次参照する。
ブロック選択回路２３は、メモリブロックＢＬＫに対応する複数のブロック選択回路３４を備える。ブロック選択回路３４は、それぞれ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に対応する複数のブロック選択トランジスタ３５を備える。
ブロック選択トランジスタ３５は、例えば、電界効果型の耐圧トランジスタである。ブロック選択トランジスタ３５のドレイン電極は、それぞれ、対応するワード線ＷＬ又は選択ゲート線（ＳＧＤ、ＳＧＳ）に電気的に接続される。ブロック選択トランジスタ３５のソース電極は、それぞれ、配線ＣＧ及び電圧選択回路２４を介して電圧供給線３１に電気的に接続される。ブロック選択トランジスタ３５のゲート電極は、対応するブロック選択線ＢＬＫＳＥＬに共通に接続される。
電圧選択回路２４は、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に対応する複数の電圧選択部３６を備える。これら複数の電圧選択部３６は、それぞれ、複数の電圧選択トランジスタ３７を備える。電圧選択トランジスタ３７は、例えば、電界効果型の耐圧トランジスタである。電圧選択トランジスタ３７のドレイン端子は、それぞれ、配線ＣＧ及びブロック選択回路２３を介して、対応するワード線ＷＬ又は選択ゲート線（ＳＧＤ、ＳＧＳ）に電気的に接続される。ソース端子は、それぞれ、対応する電圧供給線３１に電気的に接続される。ゲート電極は、それぞれ、対応する電圧選択線３３に接続される。
［センスアンプモジュールＳＡＭ及びキャッシュメモリＣＭの構成］
センスアンプモジュールＳＡＭは、図５に示す通り、複数のビット線ＢＬ０～ＢＬｍ－１に対応する複数のセンスアンプユニットＳＡＵ０～ＳＡＵｍ－１を備える。複数のセンスアンプユニットＳＡＵ０～ＳＡＵｍ－１は、それぞれ、ビット線ＢＬ０～ＢＬｍ－１に接続されたセンスアンプＳＡと、センスアンプＳＡに接続された配線ＬＢＵＳと、配線ＬＢＵＳに接続されたラッチ回路ＳＤＬ，ＤＬ０～ＤＬｋと、を備える。ｋは１以上の整数である。
センスアンプＳＡは、メモリセルＭＣから読み出されたデータをセンスする。ラッチ回路ＳＤＬ，ＤＬ０～ＤＬｋは、センスアンプＳＡによってセンスされたデータを一時的に格納する。配線ＬＢＵＳは、スイッチトランジスタＤＳＷを介して配線ＤＢＵＳに接続されている。
キャッシュメモリＣＭは、図５に示す通り、配線ＤＢＵＳに接続されている。キャッシュメモリＣＭは、複数のセンスアンプユニットＳＡＵ０～ＳＡＵｍ－１に対応する複数のラッチ回路ＸＤＬ０～ＸＤＬｍ－１を備える。複数のラッチ回路ＸＤＬ０～ＸＤＬｍ－１には、それぞれ、メモリセルＭＣに書き込まれるデータ又はメモリセルＭＣから読み出されたデータが格納される。
尚、これら複数のラッチ回路ＸＤＬ０～ＸＤＬｍ－１に含まれるデータＤＡＴは、書込動作の際に、センスアンプモジュールＳＡＭ内のラッチ回路に順次転送される。また、センスアンプモジュールＳＡＭ内のラッチ回路ＳＤＬ，ＤＬ０～ＤＬｋに含まれるデータは、読出動作及びベリファイ動作の際に、ラッチ回路ＸＤＬ０～ＸＤＬｍ－１に順次転送される。また、ラッチ回路ＸＤＬ０～ＸＤＬｍ－１に含まれるデータＤＡＴは、データアウト動作の際に、入出力制御回路Ｉ／Ｏに順次転送される。
［カウンタＣＮＴの構成］
カウンタＣＮＴ（図２）は、ベリファイ動作等に際して、シーケンサＳＱＣからの制御信号に従い、キャッシュメモリＣＭのラッチ回路ＸＤＬ０～ＸＤＬｍ－１から順次転送されるデータ中の、“０”のビット又は“１”のビットの数をカウントする。
［電圧生成回路ＶＧの構成］
電圧生成回路ＶＧ（図２）は、例えば図３に示す様に、複数の電圧供給線３１に接続されている。電圧生成回路ＶＧは、例えば、レギュレータ等の降圧回路及びチャージポンプ回路３２等の昇圧回路を含む。これら降圧回路及び昇圧回路は、それぞれ、電源電圧ＶＣＣ及び接地電圧ＶＳＳ（図２）が供給される電圧供給線に接続されている。電圧生成回路ＶＧは、例えば、シーケンサＳＱＣからの制御信号に従って、メモリセルアレイＭＣＡに対する読出動作、書込動作及び消去動作に際してビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、及び選択ゲート線（ＳＧＤ、ＳＧＳ）に印加される複数通りの動作電圧を生成し、複数の電圧供給線３１に同時に出力する。電圧供給線３１から出力される動作電圧は、シーケンサＳＱＣからの制御信号に従って適宜調整される。
［シーケンサＳＱＣの構成］
シーケンサＳＱＣ（図２）は、コマンドレジスタＣＭＲに格納されたコマンドデータＤＣＭＤに従い、ロウデコーダＲＤ、センスアンプモジュールＳＡＭ、及び、電圧生成回路ＶＧに内部制御号を出力する。また、シーケンサＳＱＣは、メモリダイＭＤの状態を示すステータスデータＤＳＴを、適宜ステータスレジスタＳＴＲに出力する。
また、シーケンサＳＱＣは、レディ／ビジー信号を生成し、端子ＲＹ／（／ＢＹ）に出力する。端子ＲＹ／（／ＢＹ）が“Ｌ”状態の期間（ビジー期間）では、メモリダイＭＤへのアクセスが基本的には禁止される。また、端子ＲＹ／（／ＢＹ）が“Ｈ”状態の期間（レディ期間）においては、メモリダイＭＤへのアクセスが許可される。
［アドレスレジスタＡＤＲの構成］
アドレスレジスタＡＤＲは、図２に示す様に、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏから入力されたアドレスデータＤＡＤＤを格納する。アドレスレジスタＡＤＲは、例えば、８ビットのレジスタ列を、複数備える。レジスタ列は、例えば、読出動作、書込動作又は消去動作等の内部動作が実行される際、実行中の内部動作に対応するアドレスデータＤＡＤＤを保持する。
尚、アドレスデータＤＡＤＤは、例えば、カラムアドレスＣＡ（図２）及びロウアドレスＲＡ（図２）を含む。ロウアドレスＲＡは、例えば、メモリブロックＢＬＫ（図３）を特定するブロックアドレスと、ストリングユニットＳＵ及びワード線ＷＬを特定するページアドレスと、メモリセルアレイＭＣＡ（プレーン）を特定するプレーンアドレスと、メモリダイＭＤを特定するチップアドレスと、を含む。
［コマンドレジスタＣＭＲの構成］
コマンドレジスタＣＭＲは、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏから入力されたコマンドデータＤＣＭＤを格納する。コマンドレジスタＣＭＲは、例えば、８ビットのレジスタ列を、少なくとも１セット備える。コマンドレジスタＣＭＲにコマンドデータＤＣＭＤが格納されると、シーケンサＳＱＣに制御信号が送信される。
［ステータスレジスタＳＴＲの構成］
ステータスレジスタＳＴＲは、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏへ出力するステータスデータＤＳＴを格納する。ステータスレジスタＳＴＲは、例えば、８ビットのレジスタ列を、複数備える。レジスタ列は、例えば、読出動作、書込動作又は消去動作等の内部動作が実行される際、実行中の内部動作に関するステータスデータＤＳＴを保持する。また、レジスタ列は、例えば、メモリセルアレイＭＣＡのレディ／ビジー情報を保持する。
［入出力制御回路Ｉ／Ｏの構成］
入出力制御回路Ｉ／Ｏ（図２）は、データ信号入出力端子ＤＱ０～ＤＱ７と、データストローブ信号入出力端子ＤＱＳ，／ＤＱＳと、シフトレジスタと、バッファ回路と、を備える。
データ信号入出力端子ＤＱ０～ＤＱ７を介して入力されたデータは、論理回路ＣＴＲからの内部制御信号に応じて、バッファ回路から、キャッシュメモリＣＭ、アドレスレジスタＡＤＲ又はコマンドレジスタＣＭＲに入力される。また、データ信号入出力端子ＤＱ０～ＤＱ７を介して出力されるデータは、論理回路ＣＴＲからの内部制御信号に応じて、キャッシュメモリＣＭ又はステータスレジスタＳＴＲからバッファ回路に入力される。
データストローブ信号入出力端子ＤＱＳ，／ＤＱＳを介して入力された信号（例えば、データストローブ信号及びその相補信号）は、データ信号入出力端子ＤＱ０～ＤＱ７を介したデータの入力に際して用いられる。データ信号入出力端子ＤＱ０～ＤＱ７を介して入力されたデータは、データストローブ信号入出力端子ＤＱＳの電圧の立ち上がりエッジ（入力信号の切り換え）及びデータストローブ信号入出力端子／ＤＱＳの電圧の立ち下がりエッジ（入力信号の切り換え）のタイミング、並びに、データストローブ信号入出力端子ＤＱＳの電圧の立ち下がりエッジ（入力信号の切り換え）及びデータストローブ信号入出力端子／ＤＱＳの電圧の立ち上がりエッジ（入力信号の切り換え）のタイミングで、入出力制御回路Ｉ／Ｏ内のシフトレジスタ内に取り込まれる。
［論理回路ＣＴＲの構成］
論理回路ＣＴＲ（図２）は、複数の外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥと、これら複数の外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥに接続された論理回路と、を備える。論理回路ＣＴＲは、外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥを介してコントローラダイＣＤから外部制御信号を受信し、これに応じて入出力制御回路Ｉ／Ｏに内部制御信号を出力する。
［メモリダイＭＤの構造］
図６は、メモリダイＭＤの一部の構成を示す模式的な斜視図である。図７は、図６の一部の構成を示す模式的な拡大図である。尚、図６及び図７は模式的な構成を示すものであり、具体的な構成は適宜変更可能である。また、図６及び図７においては、一部の構成が省略されている。
図６に示す通り、メモリダイＭＤは、半導体基板１００と、半導体基板１００上に設けられたトランジスタ層ＬＴＲと、トランジスタ層ＬＴＲの上方に設けられたメモリセルアレイ層ＬＭＣＡと、を備える。
［半導体基板１００の構造］
半導体基板１００は、例えば、Ｐ型の不純物を含む単結晶シリコン（Ｓｉ）等の半導体基板である。半導体基板１００の表面の一部には、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェルが設けられている。また、Ｎ型ウェルの表面の一部には、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェルが設けられている。また、半導体基板１００の表面の一部には、絶縁領域１００Ｉが設けられている。
［トランジスタ層ＬＴＲの構造］
トランジスタ層ＬＴＲには、周辺回路ＰＣを構成する複数のトランジスタＴｒが設けられている。トランジスタＴｒのソース領域、ドレイン領域及びチャネル領域は、半導体基板１００の表面に設けられている。トランジスタＴｒのゲート電極ｇｃは、トランジスタ層ＬＴＲ中に設けられている。これら複数のトランジスタＴｒのソース領域、ドレイン領域及びゲート電極ｇｃには、コンタクトＣＳが設けられている。これら複数のコンタクトＣＳは、トランジスタ層ＬＴＲ中の配線Ｄ０，Ｄ１，Ｄ２を介して、他のトランジスタＴｒ、メモリセルアレイ層ＬＭＣＡ中の構成等に接続されている。
［メモリセルアレイ層ＬＭＣＡの構造］
メモリセルアレイ層ＬＭＣＡは、Ｙ方向に交互に並ぶ複数のメモリブロックＢＬＫ及び複数のブロック間構造ＳＴを備える。メモリブロックＢＬＫは、Ｚ方向に交互に並ぶ複数の導電層１１０及び複数の絶縁層１０１と、Ｚ方向に延伸する複数の半導体柱１２０と、複数の導電層１１０及び複数の半導体柱１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、を備える。
導電層１１０は、Ｘ方向に延伸する略板状の導電層であり、Ｚ方向に複数並んでいる。導電層１１０は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層膜等を含んでいても良いし、リン又はホウ素等の不純物を含む多結晶シリコン等を含んでいても良い。
複数の導電層１１０のうち、最下層に位置する一又は複数の導電層１１０は、ソース側選択ゲート線ＳＧＳ（図３）及びこれに接続された複数のソース側選択トランジスタＳＴＳのゲート電極として機能する。また、これよりも上方に位置する複数の導電層１１０は、ワード線ＷＬ（図３）及びこれに接続された複数のメモリセルＭＣ（図３）のゲート電極として機能する。また、これよりも上方に位置する一又は複数の導電層１１０は、ドレイン側選択ゲート線ＳＧＤ及びこれに接続された複数のドレイン側選択トランジスタＳＴＤ（図３）のゲート電極として機能する。
導電層１１０の下方には、導電層１１２が設けられている。導電層１１２は、半導体柱１２０の下端に接続された半導体層１１３と、半導体層１１３の下面に接続された導電層１１４と、を備える。半導体層１１３は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。導電層１１４は、例えば、タングステン（Ｗ）等の金属、タングステンシリサイド等の導電層又はその他の導電層を含んでいても良い。また、導電層１１２及び導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
導電層１１２は、ソース線ＳＬ（図３）として機能する。ソース線ＳＬは、例えば、メモリセルアレイＭＣＡ（図３）に含まれる全てのメモリブロックＢＬＫについて共通に設けられている。
半導体柱１２０は、Ｘ方向及びＹ方向に複数並ぶ。半導体柱１２０は、例えば、ノンドープの多結晶シリコン（Ｓｉ）等の半導体膜である。半導体柱１２０は、略円筒状の形状を有し、中心部分には酸化シリコン等の絶縁膜１２５が設けられている。また、半導体柱１２０の外周面は、それぞれ導電層１１０によって囲われている。半導体柱１２０の下端部は、上記導電層１１２の半導体層１１３に接続される。半導体柱１２０の上端部は、リン（Ｐ）等のＮ型の不純物を含む不純物領域１２１、及び、コンタクトＣｈ，Ｃｂを介してビット線ＢＬに接続される。半導体柱１２０は、それぞれ、１つのメモリストリングＭＳ（図３）に含まれる複数のメモリセルＭＣ及び選択トランジスタＳＴＤ，ＳＴＳのチャネル領域として機能する。
ゲート絶縁膜１３０は、例えば図７に示す通り、半導体柱１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン等の絶縁膜である。電荷蓄積膜１３２は、例えば、窒化シリコン（ＳｉＮ）等の電荷を蓄積可能な膜である。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体柱１２０の外周面に沿ってＺ方向に延伸する。
尚、図７には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示したが、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
ブロック間構造ＳＴは、例えば図６に示す通り、Ｘ方向及びＺ方向に延伸する。ブロック間構造ＳＴは、例えば、酸化シリコン（ＳｉＯ２）等の絶縁層を含んでいても良い。また、ブロック間構造ＳＴは、例えば、Ｘ方向及びＺ方向に延伸し導電層１１２に接続された導電層と、この導電層のＹ方向における両側面に設けられた酸化シリコン（ＳｉＯ２）等の絶縁層と、を含んでいても良い。
［複数ビットを記録するメモリセルＭＣのしきい値電圧］
次に、図８を参照して、複数ビットのデータを記録するメモリセルＭＣのしきい値電圧について説明する。図８では、例として、３ビットのデータを記録するメモリセルＭＣのしきい値電圧を示している。
図８（ａ）は、３ビットのデータが記録されるメモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。横軸はワード線ＷＬの電圧を示しており、縦軸はメモリセルＭＣの数を示している。図８（ｂ）は、３ビットのデータが記録されるメモリセルＭＣのしきい値電圧及び記録されるデータの関係の一例を示す表である。図８（ｃ）は、３ビットのデータが記録されるメモリセルＭＣのしきい値電圧及び記録されるデータの関係の他の例を示す表である。
図８（ａ）の例では、メモリセルＭＣのしきい値電圧が、８通りのステートに制御されている。Ｅｒステートに制御されたメモリセルＭＣのしきい値電圧は、消去ベリファイ電圧ＶＶＦＹＥｒより小さい。また、例えば、Ａステートに制御されたメモリセルＭＣのしきい値電圧は、ベリファイ電圧ＶＶＦＹＡより大きく、ベリファイ電圧ＶＶＦＹＢより小さい。また、例えば、Ｂステートに制御されたメモリセルＭＣのしきい値電圧は、ベリファイ電圧ＶＶＦＹＢより大きく、ベリファイ電圧ＶＶＦＹＣより小さい。以下同様に、Ｃステート～Ｆステートに制御されたメモリセルＭＣのしきい値電圧は、それぞれ、ベリファイ電圧ＶＶＦＹＣ～ベリファイ電圧ＶＶＦＹＦより大きく、ベリファイ電圧ＶＶＦＹＤ～ベリファイ電圧ＶＶＦＹＧより小さい。また、例えば、Ｇステートに制御されたメモリセルＭＣのしきい値電圧は、ベリファイ電圧ＶＶＦＹＧより大きく、読出パス電圧ＶＲＥＡＤより小さい。
また、図８（ａ）の例では、Ｅｒステートに対応するしきい値分布とＡステートに対応するしきい値分布との間に、読出電圧ＶＣＧＡＲが設定されている。また、Ａステートに対応するしきい値分布とＢステートに対応するしきい値分布との間に、読出電圧ＶＣＧＢＲが設定されている。以下同様に、Ｂステートに対応するしきい値分布とＣステートに対応するしきい値分布との間～Ｆステートに対応するしきい値分布とＧステートに対応するしきい値分布との間に、それぞれ、読出電圧ＶＣＧＢＲ～読出電圧ＶＣＧＧＲが設定されている。
例えば、Ｅｒステートは、最も低いしきい値電圧に対応している。ＥｒステートのメモリセルＭＣは、例えば、消去状態のメモリセルＭＣである。ＥｒステートのメモリセルＭＣには、例えば、データ“１１１”が割り当てられる。
また、Ａステートは、上記Ｅｒステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。ＡステートのメモリセルＭＣには、例えば、データ“１０１”が割り当てられる。
また、Ｂステートは、上記Ａステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。ＢステートのメモリセルＭＣには、例えば、データ“００１”が割り当てられる。
以下同様に、図中のＣステート～Ｇステートは、Ｂステート～Ｆステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。これらのステートのメモリセルＭＣには、例えば、データ“０１１”，“０１０”，“１１０”，“１００”，“０００”が割り当てられる。
尚、図８（ｂ）に例示した様な割り当ての場合、下位ビットのデータは１つの読出電圧ＶＣＧＤＲによって判別可能であり、中位ビットのデータは３つの読出電圧ＶＣＧＡＲ，ＶＣＧＣＲ，ＶＣＧＦＲによって判別可能であり、上位ビットのデータは３つの読出電圧ＶＣＧＢＲ，ＶＣＧＥＲ，ＶＣＧＧＲによって判別可能である。この様なデータの割り当てを、１－３－３コードと呼ぶ場合がある。
尚、メモリセルＭＣに記録するデータのビット数、ステートの数、各ステートに対するデータの割り当て等は、適宜変更可能である。
例えば、図８（ｃ）に例示した様な割り当ての場合、下位ビットのデータは１つの読出電圧ＶＣＧＤＲによって判別可能であり、中位ビットのデータは２つの読出電圧ＶＣＧＢＲ，ＶＣＧＦＲによって判別可能であり、上位ビットのデータは４つの読出電圧ＶＣＧＡＲ，ＶＣＧＣＲ，ＶＣＧＥＲ，ＶＣＧＧＲによって判別可能である。この様なデータの割り当てを、１－２－４コードと呼ぶ場合がある。
［消去動作］
次に、本実施形態に係る半導体記憶装置の消去動作について説明する。
図９及び図１０は、第１実施形態のメモリダイＭＤの消去動作について説明するためのフローチャートである。図１１は、消去電圧供給動作及び消去ベリファイ動作について説明するためのタイミングチャートである。図１２は、消去電圧供給動作について説明するための模式的な断面図である。図１３は、偶数番目のワード線ＷＬｅｖｅｎに対する消去ベリファイ動作について説明するための模式的な断面図である。図１４は、奇数番目のワード線ＷＬｏｄｄに対する消去ベリファイ動作について説明するための模式的な断面図である。図１５は、論理演算ＸＯＲについて説明するための図である。図１６は、第１実施形態の最適化消去電圧供給動作及び消去ベリファイ動作について説明するためのタイミングチャートである。図１７は、第１実施形態におけるループ回数ｎＥ１と消去電圧ＶＥＲＡとの関係を説明するための図である。
尚、以下の説明では、動作の対象となっているメモリブロックＢＬＫに対して消去動作を実行する例について説明する。
消去動作は、複数の消去ループを含む。消去ループは、それぞれ、メモリセルＭＣのしきい値電圧を減少させる動作（後述するステップＳ１０３，Ｓ１１５等）と、メモリセルＭＣのしきい値電圧を確認する動作（後述するステップＳ１０４，Ｓ１０５等）と、を含む。消去動作では、例えば、１回目からａ回目（ａは１以上の整数）の消去ループにおいて、図９のステップＳ１０３～Ｓ１０８が実行され、ａ＋１回目からｂ回目（ｂはａ＋１以上の整数）の消去ループにおいて、図１０のステップＳ１１１～Ｓ１１５、及び、図９のＳ１０４～Ｓ１０６が実行されても良い。第２実施形態～第５実施形態の消去動作における消去ループについても同様である。
ステップＳ１０１においては、例えば図９に示す様に、ループ回数ｎＥ１が１に設定される。ループ回数ｎＥ１は、消去ループの回数を示す変数である。また、消去電圧ＶＥＲＡが初期消去電圧ＶＥＲＡ０に設定される。この動作は、例えば、図１１のタイミングｔ１０１に実行される。ＲＹ／（／ＢＹ）信号はＬとなり、チップへのアクセスは禁止されてもよい。
ステップＳ１０３においては、消去電圧供給動作が実行される。消去電圧供給動作は、ワード線ＷＬ０～ＷＬ２ｉ－１（奇数番目のワード線ＷＬｏｄｄ及び偶数番目のワード線ＷＬｅｖｅｎ）に電圧ＶＷＬＥｒを供給し、ビット線ＢＬ及びソース線ＳＬに消去電圧ＶＥＲＡを供給してメモリセルＭＣのしきい値電圧を減少させる動作である。この動作は、例えば、図１１の例では、タイミングｔ１０２からタイミングｔ１０３までの期間（図１１の消去電圧供給動作（１）の実行期間）、及び、タイミングｔ１０８からタイミングｔ１０９までの期間（図１１の消去電圧供給動作（２）の実行期間）に実行されている。
消去電圧供給動作においては、例えば図１１及び図１２に示す様に、ビット線ＢＬ及びソース線ＳＬに消去電圧ＶＥＲＡ（ここでは初期消去電圧ＶＥＲＡ０）が供給される。消去電圧ＶＥＲＡは、例えば１７Ｖ～２５Ｖ程度の電圧である。
また、消去電圧供給動作においては、例えば図１２に示す様に、ドレイン側選択ゲート線ＳＧＤに電圧ＶＳＧ´が供給される。電圧ＶＳＧ´は、消去電圧ＶＥＲＡよりも小さい。これにより、ドレイン側選択トランジスタＳＴＤにおいてＧＩＤＬ（Gate Induced Drain Leakage）が発生し、電子－正孔対が発生する。また、電子はビット線ＢＬ側に移動し、正孔はメモリセルＭＣ側に移動する。
また、消去電圧供給動作においては、例えば図１２に示す様に、ソース側選択ゲート線ＳＧＳ，ＳＧＳｂに電圧ＶＳＧ´´が供給される。電圧ＶＳＧ´´は、消去電圧ＶＥＲＡよりも小さい。これにより、ソース側選択トランジスタＳＴＳ，ＳＴＳｂにおいてＧＩＤＬが発生し、電子－正孔対が発生する。また、電子はソース線ＳＬ側に移動し、正孔はメモリセルＭＣ側に移動する。
また、消去電圧供給動作においては、例えば図１１及び図１２に示す様に、ワード線ＷＬ０～ＷＬ２ｉ－１（奇数番目のワード線ＷＬｏｄｄ及び偶数番目のワード線ＷＬｅｖｅｎ）に電圧ＶＷＬＥｒが供給される。この電圧ＶＷＬＥｒは、例えば０．５Ｖ程度の電圧である。尚、電圧ＶＷＬＥｒは、接地電圧ＶＳＳ（０Ｖ）であっても良く、接地電圧ＶＳＳ（０Ｖ）よりも小さい電圧でも良い。これにより、半導体柱１２０のチャネル中の正孔がトンネル絶縁膜１３１（図７）を介して電荷蓄積膜１３２（図７）中にトンネルする。これにより、メモリセルＭＣのしきい値電圧が減少する。
ステップＳ１０４（図９）では、偶数番目のワード線ＷＬｅｖｅｎに対する消去ベリファイ動作（以下、偶数消去ベリファイ動作と呼ぶ。）を行う。この偶数消去ベリファイ動作は、偶数番目のメモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出して、偶数番目のメモリセルＭＣのしきい値電圧が目標値に達したか否かを検出するための動作である。この動作は、例えば、図１１の例では、タイミングｔ１０４からタイミングｔ１０５までの期間（図１１の消去ベリファイ動作（１－１）の実行期間）、及び、タイミングｔ１１０からタイミングｔ１１１までの期間（図１１の消去ベリファイ動作（２－１）の実行期間）に実行されている。
偶数消去ベリファイ動作においては、例えば図１３に示す様に、ビット線ＢＬに電圧ＶＤＤを供給する。また、ソース線ＳＬに電圧ＶＳＲＣを供給する。電圧ＶＳＲＣは、接地電圧ＶＳＳより大きくても良いし、接地電圧ＶＳＳと等しくても良い。電圧ＶＤＤは、電圧ＶＳＲＣよりも大きい。
また、偶数消去ベリファイ動作においては、例えば図１３に示す様に、ドレイン側選択ゲート線ＳＧＤに電圧ＶＳＧを供給する。電圧ＶＳＧは、電圧ＶＤＤよりも大きい。また、電圧ＶＳＧと電圧ＶＤＤとの電圧差は、ドレイン側選択トランジスタＳＴＤのしきい値電圧よりも大きい。従って、ドレイン側選択トランジスタＳＴＤのチャネル領域には電子のチャネルが形成され、電圧ＶＤＤが転送される。
また、偶数消去ベリファイ動作においては、例えば図１３に示す様に、ソース側選択ゲート線ＳＧＳ、ＳＧＳｂに電圧ＶＳＧを供給する。電圧ＶＳＧは、電圧ＶＳＲＣよりも大きい。また、電圧ＶＳＧと電圧ＶＳＲＣとの電圧差は、ソース側選択トランジスタＳＴＳ，ＳＴＳｂのしきい値電圧よりも大きい。従って、ソース側選択トランジスタＳＴＳ，ＳＴＳｂのチャネル領域には電子のチャネルが形成され、電圧ＶＳＲＣが転送される。
また、偶数消去ベリファイ動作においては、例えば図１３に示す様に、奇数番目のワード線ＷＬｏｄｄに読出パス電圧ＶＲＥＡＤを供給する。読出パス電圧ＶＲＥＡＤは、電圧ＶＤＤ，ＶＳＲＣよりも大きい。読出パス電圧ＶＲＥＡＤは、例えば６Ｖ程度の電圧である。また、読出パス電圧ＶＲＥＡＤと電圧ＶＤＤ，ＶＳＲＣとの電圧差は、メモリセルＭＣに記録されたデータに拘わらず、メモリセルＭＣのしきい値電圧よりも大きい。従って、奇数番目のメモリセルＭＣ０，ＭＣ２，・・・，ＭＣ２ｉ－２のチャネル領域には電子のチャネルが形成され、偶数番目のメモリセルＭＣ１，ＭＣ３，・・・，ＭＣ２ｉ－１に、電圧ＶＤＤ，ＶＳＲＣが転送される。
また、偶数消去ベリファイ動作においては、例えば図１３に示す様に、偶数番目の選択ワード線ＷＬｅｖｅｎに消去ベリファイ電圧ＶＶＦＹＥｒを供給する。消去ベリファイ電圧ＶＶＦＹＥｒは、読出パス電圧ＶＲＥＡＤよりも小さい（図８）。消去ベリファイ電圧ＶＶＦＹＥｒは、例えば１．０Ｖ程度の電圧である。これにより、図１３に示す様に、しきい値電圧が消去ベリファイ電圧ＶＶＦＹＥｒ以下のメモリセルＭＣはＯＮ状態となり、しきい値電圧が消去ベリファイ電圧ＶＶＦＹＥｒよりも大きいメモリセルＭＣはＯＦＦ状態となる。これらメモリセルＭＣのＯＮ状態／ＯＦＦ状態を、ビット線ＢＬを介してセンスアンプモジュールＳＡＭ（図５）によって検出し、このメモリセルＭＣの状態を示すデータを取得する。この様な動作を、「センス動作」と呼ぶ。
センス動作では、例えば、ビット線ＢＬに電圧ＶＤＤを供給している状態において、センスアンプＳＡ（図５）のセンスノードを一定期間ビット線ＢＬと導通させる。センス動作の実行後には、センスノードの状態に応じて配線ＬＢＵＳの電荷を放電し、又は維持させる。また、センスアンプユニットＳＡＵ内のいずれかのラッチ回路が配線ＬＢＵＳと導通し、このラッチ回路によって配線ＬＢＵＳのデータがラッチされる。
上記メモリセルＭＣのＯＮ状態／ＯＦＦ状態を示すデータは、配線ＬＢＵＳ、スイッチトランジスタＤＳＷ、配線ＤＢＵＳ（図５）を介してキャッシュメモリＣＭのラッチ回路ＸＤＬ０～ＸＤＬｍ－１（図５）に転送される。
キャッシュメモリＣＭの複数のラッチ回路ＸＤＬ０～ＸＤＬｍ－１には、それぞれ、複数のビット線ＢＬ０～ＢＬｍ－１に対応するメモリセルＭＣ（ここでは偶数番目のメモリセルＭＣ１，ＭＣ３，・・・，ＭＣ２ｉ－１）のＯＮ状態／ＯＦＦ状態を示すデータが格納される。
例えば、１つのビット線ＢＬに対応する、全ての偶数番目のメモリセルＭＣ１，ＭＣ３，・・・，ＭＣ２ｉ－１がＯＮ状態である場合、そのビット線ＢＬに対応するラッチ回路ＸＤＬには、「１」のデータが格納される。「１」のデータは、１つのビット線ＢＬに対応する、全ての偶数番目のメモリセルＭＣ１，ＭＣ３，・・・，ＭＣ２ｉ－１のデータが消去されたこと（即ち、全ての偶数番目のメモリセルＭＣ１，ＭＣ３，・・・，ＭＣ２ｉ－１のしきい値電圧が消去ベリファイ電圧ＶＶＦＹＥｒ以下であること）を示している。
また、例えば、１つのビット線ＢＬに対応する、偶数番目のメモリセルＭＣ１，ＭＣ３，・・・，ＭＣ２ｉ－１の少なくとも１つがＯＦＦ状態である場合、そのビット線ＢＬに対応するラッチ回路ＸＤＬには、「０」のデータが格納される。「０」のデータは、ビット線ＢＬに対応する、偶数番目のメモリセルＭＣ１，ＭＣ３，・・・，ＭＣ２ｉ－１の少なくとも１つのデータが消去されていないこと（即ち、偶数番目のメモリセルＭＣ１，ＭＣ３，・・・，ＭＣ２ｉ－１の少なくとも１つのしきい値電圧が消去ベリファイ電圧ＶＶＦＹＥｒより大きいこと）を示している。
例えば図１３に示す５本の半導体柱１２０に接続されたビット線ＢＬを、－Ｘ側から＋Ｘ側にかけて、ビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４とする。この場合、ラッチ回路ＸＤＬ０～ＸＤＬ４に格納されるデータは、「１」「１」「１」「１」「０」となる。以下、「１」のデータのビットを、消去パスのビットという場合がある。また、「０」のデータのビットを、消去フェイルのビットという場合がある。
ステップＳ１０５（図９）では、奇数番目のワード線ＷＬｏｄｄに対する消去ベリファイ動作（以下、奇数消去ベリファイ動作と呼ぶ。）を行う。この奇数消去ベリファイ動作は、奇数番目のメモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出して、奇数番目のメモリセルＭＣのしきい値電圧が目標値に達したか否かを検出するための動作である。この動作は、例えば、図１１の例では、タイミングｔ１０６からタイミングｔ１０７までの期間（図１１の消去ベリファイ動作（１－２）の実行期間）、及び、タイミングｔ１１２からタイミングｔ１１３までの期間（図１１の消去ベリファイ動作（２－２）の実行期間）に実行されている。
奇数消去ベリファイ動作は、基本的には、偶数消去ベリファイ動作と同様である。ただし、上述の通り、偶数消去ベリファイ動作は、奇数番目のワード線ＷＬｏｄｄに読出パス電圧ＶＲＥＡＤを供給し、偶数番目のワード線ＷＬｅｖｅｎに消去ベリファイ電圧ＶＶＦＹＥｒを供給する（図１３）。一方、奇数消去ベリファイ動作は、例えば図１１及び図１４に示す様に、偶数番目のワード線ＷＬｅｖｅｎに読出パス電圧ＶＲＥＡＤを供給し、奇数番目のワード線ＷＬｏｄｄに消去ベリファイ電圧ＶＶＦＹＥｒを供給する。
例えば図１４に示す５本の半導体柱１２０に接続されたビット線ＢＬを、－Ｘ側から＋Ｘ側にかけて、ビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４とする。この場合、ラッチ回路ＸＤＬ０～ＸＤＬ４に格納されるデータは、「１」「１」「１」「１」「１」となる。
ステップＳ１０６（図９）では、消去ベリファイ動作の結果を判定する。例えば、ステップＳ１０４の偶数消去ベリファイ動作によって取得されたデータ（以下、偶数ワード線データと呼ぶ。）は、ラッチ回路ＸＤＬ０～ＸＤＬｍ－１からカウンタＣＮＴ（図２）に順次転送される。カウンタＣＮＴは、偶数ワード線データのうち、消去フェイルのビット数（「０」のデータのビット数）をカウントする。消去フェイルのビット数のカウントは、ステップＳ１０４の終了時に行われる。消去フェイルのビット数は、シーケンサＳＱＣに転送される。シーケンサＳＱＣは、偶数ワード線データの消去フェイルのビット数が第１基準値Ｃｒ１未満であるか否かを判定する。
また、ステップＳ１０５の奇数消去ベリファイ動作によって取得されたデータ（以下、奇数ワード線データと呼ぶ。）は、ラッチ回路ＸＤＬ０～ＸＤＬｍ－１からカウンタＣＮＴ（図２）に順次転送される。カウンタＣＮＴは、奇数ワード線データのうち、消去フェイルのビット数（「０」のデータのビット数）をカウントする。消去フェイルのビット数のカウントは、ステップＳ１０５の終了時に行われる。消去フェイルのビット数は、シーケンサＳＱＣに転送される。シーケンサＳＱＣは、奇数ワード線データの消去フェイルのビット数が第１基準値Ｃｒ１未満であるか否かを判定する。
シーケンサＳＱＣは、偶数ワード線データの消去フェイルのビット数が第１基準値Ｃｒ１未満であり、かつ、奇数ワード線データの消去フェイルのビット数が第１基準値Ｃｒ１未満である場合、ベリファイＰＡＳＳと判定し、ステップＳ１１１に進む。一方、シーケンサＳＱＣは、偶数ワード線データの消去フェイルのビット数が第１基準値Ｃｒ１以上であるか、奇数ワード線データの消去フェイルのビット数が第１基準値Ｃｒ１以上である場合、ベリファイＦＡＩＬと判定し、ステップＳ１０７に進む。
ステップＳ１０７では、ループ回数ｎＥ１が所定の回数ＮＥ１に達したか否かを判定する。達していなかった場合にはステップＳ１０８に進む。達していた場合にはステップＳ１０９に進む。
ステップＳ１０８では、ループ回数ｎＥ１に１を加算する。また、ステップＳ１０８では、消去電圧ＶＥＲＡにオフセット電圧ΔＶ１を加算する。従って、消去電圧ＶＥＲＡは、ループ回数ｎＥ１の増大と共にオフセット電圧ΔＶ１ずつ増大する。そして、ステップＳ１０３に進む。
ステップＳ１１１では、偶数ワード線データと奇数ワード線データとの排他的論理和（ＸＯＲ）が算出される。排他的論理和（ＸＯＲ）は、例えば、センスアンプモジュールＳＡＭを利用して算出することが可能である。
例えば図１５に示す様に、偶数ワード線データ及び奇数ワード線データが１６ビットのデータであるものとする。この場合、ビット線ＢＬ０～ＢＬ１５に対応する偶数ワード線データ「１１１１ ０１１１ １１１１ １１１０」と、ビット線ＢＬ０～ＢＬ１５に対応する奇数ワード線データ「１１１１ １１１１ １１１１ １１１０」と、の排他的論理和を行う。この例では、排他的論理和の結果データは、「００００ １０００ ００００ ００００」となる。
各ビット線ＢＬ０～ＢＬｍ－１に対応する排他的論理和の結果データは、ラッチ回路ＸＤＬ０～ＸＤＬｍ－１に転送される。
ステップＳ１１２（図１０）では、偶数ワード線データと奇数ワード線データとの不一致のビット数が第２基準値Ｃｒ２未満であるか否かを判定する。偶数ワード線データと奇数ワード線データとの不一致のビットは、偶数ワード線データと奇数ワード線データとの排他的論理和（ＸＯＲ）の結果データにおける、「１」のデータのビットである。カウンタＣＮＴは、結果データにおける不一致のビット数（「１」のデータのビット数）をカウントする。不一致のビット数は、シーケンサＳＱＣに転送される。シーケンサＳＱＣは、不一致のビット数が第２基準値Ｃｒ２未満であるか否かを判定する。
シーケンサＳＱＣは、不一致のビット数が第２基準値Ｃｒ２未満である場合、ベリファイＰＡＳＳと判定し、ステップＳ１１０（図９）に進む。一方、シーケンサＳＱＣは、不一致のビット数が第２基準値Ｃｒ２以上である場合、ステップＳ１１３（図１０）に進む。
ステップＳ１１３（図１０）では、ループ回数ｎＥ１が所定の回数ＮＥ１に達したか否かを判定する。達していなかった場合にはステップＳ１１４に進む。達していた場合にはステップＳ１０９（図９）に進む。
ステップＳ１１４（図１０）では、ループ回数ｎＥ１に１を加算する。また、ステップＳ１１４では、消去電圧ＶＥＲＡにオフセット電圧ΔＶ２を加算する。従って、消去電圧ＶＥＲＡは、ループ回数ｎＥ１の増大と共にオフセット電圧ΔＶ２ずつ増大する。
ステップＳ１１５（図１０）では、最適化消去電圧供給動作が実行される。最適化消去電圧供給動作は、ステップＳ１０３の消去電圧供給動作と同様に、ワード線ＷＬ０～ＷＬ２ｉ－１（奇数番目のワード線ＷＬｏｄｄ及び偶数番目のワード線ＷＬｅｖｅｎ）に電圧ＶＷＬＥｒを供給し、ビット線ＢＬ及びソース線ＳＬに消去電圧ＶＥＲＡを供給してメモリセルＭＣのしきい値電圧を減少させる動作である。
ただし、消去電圧供給動作では、図１１及び図１７に示す様に、ループ回数ｎＥ１が１加算される毎に、消去電圧ＶＥＲＡはオフセット電圧ΔＶ１ずつ大きくなる（ステップＳ１０３，Ｓ１０８）。一方、最適化消去電圧供給動作では、図１６及び図１７に示す様に、ループ回数ｎＥ１が１加算される毎に、消去電圧ＶＥＲＡはオフセット電圧ΔＶ２ずつ大きくなる（ステップＳ１１４，Ｓ１１５）。
例えば図１７の例では、ループ回数ｎＥ１が１のとき、消去電圧供給動作において、初期消去電圧ＶＥＲＡ０がビット線ＢＬ及びソース線ＳＬに供給される。そして、ループ回数ｎＥ１が１加算される毎に、消去電圧ＶＥＲＡはオフセット電圧ΔＶ１ずつ大きくなる。消去電圧供給動作は、ループ回数ｎＥ１が４の時点まで実行されている。ループ回数ｎＥ１が５のとき、最適化消去電圧供給動作が実行される。このとき、消去電圧ＶＥＲＡは、ループ回数ｎＥ１が４のときの消去電圧ＶＥＲＡ（＝ＶＥＲＡ０＋３ΔＶ１）に、オフセット電圧ΔＶ２が加算された電圧である。このときの消去電圧ＶＥＲＡを消去電圧ＶＥＲＡＳ（＝ＶＥＲＡ０＋３ΔＶ１＋ΔＶ２）とする。その後、ループ回数ｎＥ１が１加算される毎に、消去電圧ＶＥＲＡはオフセット電圧ΔＶ２ずつ大きくなる。
オフセット電圧ΔＶ２は、オフセット電圧ΔＶ１よりも大きい。例えば、オフセット電圧ΔＶ２は、オフセット電圧ΔＶ１の２倍～３倍程度の電圧であっても良い。これにより、最適化消去電圧供給動作は、消去電圧供給動作よりもメモリセルＭＣのしきい値電圧を下げやすい。
図１６の例では、最適化消去電圧供給動作（１）が、タイミングｔ２０２からタイミングｔ２０３までの期間（図１６の最適化消去電圧供給動作（１）の実行期間）、及び、タイミングｔ２０８からタイミングｔ２０９までの期間（図１６の最適化消去電圧供給動作（２）の実行期間）に実行されている。最適化消去電圧供給動作（１）が実行されるタイミングでは、ループ回数ｎＥ１が５であり、消去電圧ＶＥＲＡがＶＥＲＡＳ（＝ＶＥＲＡ０＋３ΔＶ１＋ΔＶ２）である。また、最適化消去電圧供給動作（２）が実行されるタイミングでは、ループ回数ｎＥ１が６であり、消去電圧ＶＥＲＡがＶＥＲＡＳ＋ΔＶ２（＝ＶＥＲＡ０＋３ΔＶ１＋２ΔＶ２）である。尚、図１６の消去ベリファイ動作（１－１）（１－２）（２－１）（２－２）は、図１１の消去ベリファイ動作（１－１）（１－２）（２－１）（２－２）と同様である。
ステップＳ１１５の最適化消去電圧供給動作が実行された後、ステップＳ１０４の偶数消去ベリファイ動作及びステップＳ１０５の奇数消去ベリファイ動作が実行される。
ステップＳ１０９（図９）では、ステータスレジスタＳＴＲ（図２）に、消去動作が正常に終了しなかった旨のステータスデータＤＳＴを格納し、消去動作を終了する。ＲＹ／（／ＢＹ）信号はＨとなり、チップへのアクセスは可能となってもよい。
ステップＳ１１０（図９）では、ステータスレジスタＳＴＲ（図２）に、消去動作が正常に終了した旨のステータスデータＤＳＴを格納し、消去動作を終了する。ＲＹ／（／ＢＹ）信号はＨとなり、チップへのアクセスは可能となってもよい。
［効果］
メモリセルアレイＭＣＡにおける書込・消去回数の増大に伴い、ワード線ＷＬの不良等が発生してしまう場合がある。この様なワード線ＷＬに接続されたメモリセルＭＣに対して消去電圧供給動作を行った場合、メモリセルＭＣのしきい値電圧を好適に下げることが難しい場合がある。
そこで、図９及び図１０の消去動作では、ステップＳ１０４の消去ベリファイ動作によって偶数番目の層のワード線ＷＬに対応するメモリセルＭＣのしきい値電圧が消去ベリファイ電圧ＶＶＦＹＥｒ（図８）を下回ったか否か判定する。また、ステップＳ１０５の消去ベリファイ動作によって奇数番目の層のワード線ＷＬに対応するメモリセルＭＣのしきい値電圧が消去ベリファイ電圧ＶＶＦＹＥｒ（図８）を下回ったか否か判定する。
例えば、上述の様に不良となったワード線ＷＬが偶数番目のワード線ＷＬであるものとする。この場合、この様なワード線ＷＬに接続されたメモリセルＭＣに対して消去電圧供給動作を行っても、しきい値電圧が減少しづらい。従って、ステップＳ１０４の消去ベリファイ動作において検出される消去フェイルのビット数は、消去ループのループ回数ｎＥ１が増加しても、減少しづらい。一方、不良となっていないワード線ＷＬに接続されたメモリセルＭＣのしきい値電圧は、通常通りに減少する。従って、ステップＳ１０５の消去ベリファイ動作において検出される消去フェイルのビット数は、消去ループのループ回数ｎＥ１が増加すれば、通常通りに減少する。
この様な場合、偶数ワード線データ及び奇数ワード線データの双方がステップＳ１０６においてベリファイパスとなるタイミングにおいて、偶数ワード線データ及び奇数ワード線データの内容が、大幅に異なる場合がある。従って、偶数ワード線データ及び奇数ワード線データの間の不一致ビット数を算出することにより、上述した様なワード線ＷＬの不良等を好適に検出することが可能である。
ここで、例えば、ステップＳ１１２（図１０）において不一致ビット数が第２基準値Ｃｒ２以上である場合（ステップＳ１１２のＮＯ）、消去動作の対象であるメモリブロックＢＬＫを、直ちに不良メモリブロックと判定し、これ以降の動作では使用しないようにすることも考えられる。
しかしながら、ワード線ＷＬの特性が多少劣化した場合であっても、この様なワード線ＷＬに接続されたメモリセルＭＣに対して更に消去電圧供給動作を実行することにより、メモリセルＭＣのしきい値電圧を下げることが可能な場合もある。従って、ステップＳ１１２においてワード線ＷＬの不良が検出された場合に、動作対象のメモリブロックＢＬＫを直ちに不良メモリブロックＢＬＫとしてしまうと、この様なメモリブロックＢＬＫを有効に活用することが出来ない場合がある。
そこで、第１実施形態に係る消去動作においては、ステップＳ１１５において最適化消去電圧供給動作を実行する。この最適化消去電圧供給動作における消去電圧ＶＥＲＡは、図１６及び図１７に示した様に、消去電圧供給動作における消去電圧ＶＥＲＡよりも速く大きくなる。従って、最適化消去電圧供給動作は、消去電圧供給動作よりもメモリセルＭＣのしきい値電圧を下げやすい。その結果、不良メモリブロックＢＬＫと判定されるメモリブロックＢＬＫの数が抑制され、ブロックＢＬＫを有効に活用することが出来る。
［第２実施形態］
上記第１実施形態では、オフセット電圧ΔＶ２をオフセット電圧ΔＶ１よりも大きくすることで、最適化消去電圧供給動作の方が消去電圧供給動作よりもメモリセルＭＣのしきい値電圧を下げやすくしていた。これに対し、第２実施形態では、最適化消去電圧供給動作における消去電圧ＶＥＲＡの供給時間を、消去電圧供給動作における消去電圧ＶＥＲＡの供給時間よりも長くすることで、最適化消去電圧供給動作の方が消去電圧供給動作よりもメモリセルＭＣのしきい値電圧を下げやすくしている。
図１８は、第２実施形態のメモリダイＭＤの消去動作について説明するためのフローチャートである。図１９は、第２実施形態の最適化消去電圧供給動作及び消去ベリファイ動作について説明するためのタイミングチャートである。図２０は、第２実施形態におけるループ回数ｎＥ１及び消去電圧ＶＥＲＡの関係を説明するための図である。
尚、第２実施形態の消去動作では、上記第１実施形態の消去動作と同様、図９のステップＳ１０１～Ｓ１１０を実行する。また、図１８のステップＳ１１１～Ｓ１１３は、図１０のステップＳ１１１～Ｓ１１３と同様である。従って、これらの処理の詳細な説明を省略する。
第２実施形態に係る消去動作のステップＳ１１３では、図１８に示す様に、ループ回数ｎＥ１が所定の回数ＮＥ１に達していなかった場合にステップＳ１１４Ａに進む。ステップＳ１１４Ａでは、ループ回数ｎＥ１に１を加算する。また、ステップＳ１１４Ａでは、消去電圧ＶＥＲＡにオフセット電圧ΔＶ１を加算する。また、ステップＳ１１４Ａでは、消去電圧ＶＥＲＡの供給時間を時間Ｔ１から時間Ｔ２に変更する。
ステップＳ１１５Ａでは、第２実施形態に係る最適化消去電圧供給動作が実行される。第２実施形態に係る最適化消去電圧供給動作では、ステップＳ１１５の第１実施形態に係る最適化消去電圧供給動作と同様に、ワード線ＷＬ０～ＷＬ２ｉ－１（奇数番目のワード線ＷＬｏｄｄ及び偶数番目のワード線ＷＬｅｖｅｎ）に電圧ＶＷＬＥｒを供給し、ビット線ＢＬ及びソース線ＳＬに消去電圧ＶＥＲＡを供給して、メモリセルＭＣのしきい値電圧を減少させる。
ここで、消去電圧供給動作（図９のステップＳ１０３）では、図１１及び図１７に示す様に、消去電圧ＶＥＲＡの供給時間（パルス幅）が時間Ｔ１である。一方、第２実施形態に係る最適化消去電圧供給動作（図１８のステップＳ１１５Ａ）では、図１９及び図２０に示す様に、消去電圧ＶＥＲＡの供給時間（パルス幅）が時間Ｔ２（＝Ｔ１＋ΔＴ）である（ステップＳ１１４Ａ，Ｓ１１５Ａ）。
例えば図２０の例では、ループ回数ｎＥ１が１～４のとき、消去電圧供給動作において、消去電圧ＶＥＲＡの供給時間は時間Ｔ１である。また、ループ回数ｎＥ１が５～８のとき、最適化消去電圧供給動作において、消去電圧ＶＥＲＡの供給時間は時間Ｔ２（＝Ｔ１＋ΔＴ）である。
尚、第２実施形態に係る最適化消去電圧供給動作においては、図１９及び図２０に示す様に、ループ回数ｎＥ１が１加算される毎に、消去電圧ＶＥＲＡがオフセット電圧ΔＶ１ずつ大きくなる（ステップＳ１１４Ａ，Ｓ１１５Ａ）。
図１９の例では、最適化消去電圧供給動作（１）が、タイミングｔ３０２からタイミングｔ３０３までの期間（図１９の最適化消去電圧供給動作（１）の実行期間）、及び、タイミングｔ３０８からタイミングｔ３０９までの期間（図１９の最適化消去電圧供給動作（２）の実行期間）に実行されている。最適化消去電圧供給動作（１）が実行されるタイミングでは、ループ回数ｎＥ１が５であり、消去電圧ＶＥＲＡがＶＥＲＡＴ（＝ＶＥＲＡ０＋４ΔＶ１）である。また、最適化消去電圧供給動作（２）が実行されるタイミングでは、ループ回数ｎＥ１が６であり、消去電圧ＶＥＲＡがＶＥＲＡＴ＋ΔＶ１（＝ＶＥＲＡ０＋５ΔＶ１）である。尚、図１９の消去ベリファイ動作（１－１）（１－２）（２－１）（２－２）は、図１１の消去ベリファイ動作（１－１）（１－２）（２－１）（２－２）と同様である。
ステップＳ１１５Ａの最適化消去電圧供給動作が実行された後、ステップＳ１０４の偶数消去ベリファイ動作及びステップＳ１０５の奇数消去ベリファイ動作が実行される。
第２実施形態においても、第１実施形態と同様、最適化消去電圧供給動作は、消去電圧供給動作よりもメモリセルＭＣのしきい値電圧を下げやすい。その結果、不良メモリブロックＢＬＫの発生が抑制され、可能な限りブロックＢＬＫを有効に活用することが出来る。
［第３実施形態］
第３実施形態では、オフセット電圧ΔＶ２をオフセット電圧ΔＶ１よりも大きくすると共に、奇数番目のワード線ＷＬｏｄｄ又は偶数番目のワード線ＷＬｅｖｅｎに供給する電圧ＶＷＬＥｒをオフセット電圧ΔＶＷＬ分下げることで、メモリセルＭＣのしきい値電圧を下げやすくしている。
図２１は、第３実施形態の最適化消去電圧供給動作及び消去ベリファイ動作について説明するためのタイミングチャートである。尚、第３実施形態の消去動作は、図９及び図１０のステップＳ１０１～Ｓ１１５と同様である。従って、第１実施形態と同一の処理については説明を省略する。
上述した様に、ステップＳ１０６（図９）では、カウンタＣＮＴが、偶数ワード線データ中の消去フェイルのビット数（「０」のデータのビット数）をカウントする。消去フェイルのビット数は、シーケンサＳＱＣに転送される。シーケンサＳＱＣは、偶数ワード線データの消去フェイルのビット数が第１基準値Ｃｒ１未満であるか否かを判定する。また、カウンタＣＮＴは、奇数ワード線データ中の消去フェイルのビット数（「０」のデータのビット数）をカウントする。消去フェイルのビット数は、シーケンサＳＱＣに転送される。シーケンサＳＱＣは、奇数ワード線データの消去フェイルのビット数が第１基準値Ｃｒ１未満であるか否かを判定する。
ここで、第３実施形態に係る半導体記憶装置においては、シーケンサＳＱＣが、偶数ワード線データ中の消去フェイルのビット数と、奇数ワード線データ中の消去フェイルのビット数とで、いずれが多いかを判定する。偶数ワード線データの消去フェイルのビット数の方が多い場合、シーケンサＳＱＣは、偶数番目のワード線ＷＬｅｖｅｎに供給する電圧ＶＷＬＥｒを小さくすると決定する。奇数ワード線データの消去フェイルのビット数の方が多い場合、シーケンサＳＱＣは、奇数番目のワード線ＷＬｏｄｄに供給する電圧ＶＷＬＥｒを小さくすると決定する。
次に、ステップＳ１１５（図１０）の最適化消去電圧供給動作について説明する。例えば、偶数番目のワード線ＷＬｅｖｅｎに供給する電圧ＶＷＬＥｒを小さくすると決定された場合、図２１に示す様に、偶数番目のワード線ＷＬｅｖｅｎに、電圧ＶＷＬＥｒよりもオフセット電圧ΔＶＷＬ分小さい電圧を供給する。また、奇数番目のワード線ＷＬｏｄｄには、電圧ＶＷＬＥｒを供給する。また、例えば、奇数番目のワード線ＷＬｏｄｄに供給する電圧ＶＷＬＥｒを小さくすると決定された場合、奇数番目のワード線ＷＬｏｄｄに、電圧ＶＷＬＥｒよりもオフセット電圧ΔＶＷＬ分小さい電圧を供給する。また、偶数番目のワード線ＷＬｅｖｅｎには、電圧ＶＷＬＥｒを供給する。これにより、第３実施形態に係る最適化消去電圧供給動作においては、より一層、メモリセルＭＣのしきい値電圧を下げやすい。その結果、不良メモリブロックＢＬＫの発生が抑制され、可能な限りブロックＢＬＫを有効に活用することが出来る。
［第４実施形態］
図２２及び図２３は、第４実施形態のメモリダイＭＤの消去動作について説明するためのフローチャートである。尚、図２２では、図９のステップＳ１０１の後に、ステップＳ１０２が追加されている。また、図２３では、図１０のステップＳ１１３，Ｓ１１４に代えて、ステップＳ１１３Ｂ，Ｓ１１４Ｂを実行する。
ステップＳ１０２では、例えば図２２に示す様に、ループ回数ｎＥ２が１に設定される。ループ回数ｎＥ２は、ループ回数ｎＥ２とは異なる消去ループの回数を示す変数である。
ステップＳ１１３Ｂでは、ループ回数ｎＥ２が所定の回数ＮＥ２に達したか否かを判定する。達していなかった場合にはステップＳ１１４Ｂに進む。達していた場合にはステップＳ１０９に進む。
ステップＳ１１４Ｂでは、ループ回数ｎＥ２に１を加算する。また、ステップＳ１１４Ｂでは、消去電圧ＶＥＲＡにオフセット電圧ΔＶ２を加算する。従って、消去電圧ＶＥＲＡは、ループ回数ｎＥ２の増大と共にオフセット電圧ΔＶ２ずつ増大する。
上記第１実施形態では、消去電圧供給動作（ステップＳ１０３）及び最適化消去電圧供給動作（ステップＳ１１５）の実行回数（ループ回数ｎＥ１）の上限回数はＮＥ１であった（ステップＳ１０７，Ｓ１１３）。これに対し、第４実施形態では、消去電圧供給動作（ステップＳ１０３）の実行回数（ループ回数ｎＥ１）の上限回数はＮＥ１であり（ステップＳ１０７）、最適化消去電圧供給動作（ステップＳ１１５）の実行回数（ループ回数ｎＥ２）の上限回数はＮＥ２である（Ｓ１１３Ｂ）。
この様な構成によれば、消去電圧供給動作（ステップＳ１０３）の実行回数（ループ回数ｎＥ１）と、最適化消去電圧供給動作（ステップＳ１１５）の実行回数（ループ回数ｎＥ２）とを、別々に管理することが出来る。
［第５実施形態］
図２４は、第５実施形態のメモリダイＭＤの消去動作について説明するためのフローチャートである。尚、図２４では、図１０のステップＳ１１１の前に、ステップＳ２０１が追加されている。
第５実施形態においては、ユーザが、排他的論理和（ＸＯＲ）の算出（ステップＳ１１１）、不一致ビット数の判定（ステップＳ１１２）、及び最適化消去電圧供給動作（ステップＳ１１５）の実行可／実行不可を設定することが可能である。例えば、ホストコンピュータ２０は、実行可／実行不可を示すデータをコントローラダイＣＤに送信する。コントローラダイＣＤは、ホストコンピュータ２０からの実行可／実行不可を示すデータを、メモリダイＭＤに送信する。メモリダイＭＤにおいて、入出力制御回路Ｉ／Ｏが実行可／実行不可を示すデータを入力すると、そのデータを例えばシーケンサＳＱＣに出力する。シーケンサＳＱＣは、実行可／実行不可を示すデータを所定のレジスタに格納する。
ステップＳ２０１では、シーケンサＳＱＣは、実行可／実行不可を示すデータに基づいて、実行可に設定されているか否かを判定する。実行可に設定されていると判定した場合、ステップＳ１１１以降の処理を実行する。実行可に設定されていない（実行不可に設定されている）と判定した場合、ステップＳ１１１以降の処理を実行せずに、ステップＳ１１０に進む。
この様な構成によれば、ユーザによるメモリシステム１０の使用状況に応じて、排他的論理和（ＸＯＲ）の算出（ステップＳ１１１）、不一致ビット数の判定（ステップＳ１１２）、及び最適化消去電圧供給動作（ステップＳ１１５）を実行可／実行不可を設定することが出来る。尚、ユーザが、最適化消去電圧供給動作（ステップＳ１１５）の実行可／実行不可を設定可能に構成しても良い。
［その他の実施形態］
以上、実施形態に係る半導体記憶装置について説明した。しかしながら、以上の説明はあくまでも例示であり、上述した構成や方法等は適宜調整可能である。
例えば、第１～第５実施形態における消去電圧供給動作及び最適化消去電圧供給動作を実行する際に、ビット線ＢＬ及びソース線ＳＬの双方に対して消去電圧ＶＥＲＡを供給する例を示した。しかしながら、消去電圧供給動作及び最適化消去電圧供給動作を実行する際に、ビット線ＢＬ及びソース線ＳＬの一方に対する消去電圧ＶＥＲＡの供給を、省略しても良い。
また、第１実施形態～第５実施形態の構成を適宜組み合わせても良い。例えば、第１実施形態及び第２実施形態の最適化消去電圧供給動作を組み合わせても良い。この場合、最適化消去電圧供給動作において、消去電圧ＶＥＲＡの供給時間が時間Ｔ１から時間Ｔ２に変更されると共に、ループ回数ｎＥ１が増加する毎に消去電圧ＶＥＲＡにオフセット電圧ΔＶ２が加算される。また、第２実施形態及び第３実施形態の最適化消去電圧供給動作を組み合わせても良い。この場合、最適化消去電圧供給動作において、消去電圧ＶＥＲＡの供給時間が時間Ｔ１から時間Ｔ２に変更されると共に、ループ回数ｎＥ１が増加する毎に消去電圧ＶＥＲＡにオフセット電圧ΔＶ１が加算され、偶数番目のワード線ＷＬｅｖｅｎ又は奇数番目のワード線ＷＬｏｄｄに供給される電圧ＶＷＬＥｒがオフセット電圧ΔＶＷＬ分低下する。また、第１実施形態～第３実施形態の最適化消去電圧供給動作を組み合わせても良い。この場合、最適化消去電圧供給動作において、消去電圧ＶＥＲＡの供給時間が時間Ｔ１から時間Ｔ２に変更されると共に、ループ回数ｎＥ１が増加する毎に消去電圧ＶＥＲＡにオフセット電圧ΔＶ２が加算され、偶数番目のワード線ＷＬｅｖｅｎ又は奇数番目のワード線ＷＬｏｄｄに供給される電圧ＶＷＬＥｒがオフセット電圧ΔＶＷＬ分低下する。更に、第１実施形態～第４実施形態を組み合わせても良く、第１実施形態～第５実施形態を組み合わせても良い。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
ＭＣ…メモリセル、ＭＣＡ…メモリセルアレイ、ＰＣ…周辺回路（制御回路）、ＷＬ…ワード線（導電層、第１導電層、第２導電層）、ＷＬｅｖｅｎ…偶数番目のワード線、ＷＬｏｄｄ…奇数番目のワード線、ＢＬ…ビット線（第１配線）、ＳＬ…ソース線（第１配線）、１２０…半導体層、１３０…電荷蓄積層。

Claims (10)

  1. 基板と、
    前記基板の表面と交差する第１方向に並ぶ複数の導電層と、
    前記第１方向に延伸し、前記複数の導電層と対向する第１半導体層と、
    前記複数の導電層及び前記第１半導体層の間に設けられた電荷蓄積層と、
    前記第１半導体層の前記第１方向の一端部に接続された第１配線と、
    前記複数の導電層及び前記第１配線に電気的に接続された制御回路と
    を備え、
    前記制御回路は、消去動作を実行可能に構成され、
    前記消去動作は、複数の消去ループを含み、
    前記複数の消去ループは、それぞれ、
    前記第１配線に対して消去電圧を供給する消去電圧供給動作と、
    前記消去電圧供給動作の実行後、前記複数の導電層のうちの一つである第１導電層に対して前記消去電圧よりも小さい読出パス電圧を供給し、前記複数の導電層のうちの一つである第２導電層に対して前記読出パス電圧よりも小さい消去ベリファイ電圧を供給する第１消去ベリファイ動作と、
    前記第１消去ベリファイ動作の実行後、前記第１導電層に対して前記消去ベリファイ電圧を供給し、前記第２導電層に対して前記読出パス電圧を供給する第２消去ベリファイ動作と
    を含み、
    １回目の消去ループからａ（ａは１以上の整数）回目の消去ループにかけて、前記消去電圧が、第１オフセット電圧ずつ増大し、
    ａ＋１回目の消去ループからｂ（ｂはａ＋１以上の整数）回目の消去ループにかけて、前記消去電圧が、第２オフセット電圧ずつ増大し、
    前記第２オフセット電圧は、前記第１オフセット電圧よりも大きい
    半導体記憶装置。
  2. 前記１回目の消去ループから前記ａ回目の消去ループにかけて、前記消去電圧が前記第１配線に、第１供給時間の間供給され、
    前記ａ＋１回目の消去ループから前記ｂ回目の消去ループにかけて、前記消去電圧が前記第１配線に、第２供給時間の間供給され、
    前記第２供給時間は、前記第１供給時間よりも長い
    請求項１記載の半導体記憶装置。
  3. 基板と、
    前記基板の表面と交差する第１方向に並ぶ複数の導電層と、
    前記第１方向に延伸し、前記複数の導電層と対向する第１半導体層と、
    前記複数の導電層及び前記第１半導体層の間に設けられた電荷蓄積層と、
    前記第１半導体層の前記第１方向の一端部に接続された第１配線と、
    前記複数の導電層及び前記第１配線に電気的に接続された制御回路と
    を備え、
    前記制御回路は、消去動作を実行可能に構成され、
    前記消去動作は、複数の消去ループを含み、
    前記複数の消去ループは、それぞれ、
    前記第１配線に対して消去電圧を供給する消去電圧供給動作と、
    前記消去電圧供給動作の実行後、前記複数の導電層のうちの一つである第１導電層に対して前記消去電圧よりも小さい読出パス電圧を供給し、前記複数の導電層のうちの一つである第２導電層に対して前記読出パス電圧よりも小さい消去ベリファイ電圧を供給する第１消去ベリファイ動作と、
    前記第１消去ベリファイ動作の実行後、前記第１導電層に対して前記消去ベリファイ電圧を供給し、前記第２導電層に対して前記読出パス電圧を供給する第２消去ベリファイ動作と
    を含み、
    １回目の消去ループからａ（ａは１以上の整数）回目の消去ループにかけて、前記消去電圧が前記第１配線に、第１供給時間の間供給され、
    ａ＋１回目の消去ループからｂ（ｂはａ＋１以上の整数）回目の消去ループにかけて、前記消去電圧が前記第１配線に、第２供給時間の間供給され、
    前記第２供給時間は、前記第１供給時間よりも長い
    半導体記憶装置。
  4. 前記１回目の消去ループから前記ａ回目の消去ループにおける前記消去電圧供給動作は、前記第１導電層及び前記第２導電層に対して、前記消去電圧よりも小さい第１電圧を供給し、
    前記ａ＋１回目の消去ループから前記ｂ回目の消去ループにおける前記消去電圧供給動作は、前記第１導電層及び前記第２導電層の、一方に対して前記第１電圧を供給し、他方に対して前記第１電圧よりも小さい第２電圧を供給する
    請求項１～３のいずれか１項記載の半導体記憶装置。
  5. 前記複数の導電層のうち、
    前記第１配線に近い方から数えて偶数番目の導電層を複数の第３導電層とし、
    前記第１配線に近い方から数えて奇数番目の導電層を複数の第４導電層とすると、
    前記第１消去ベリファイ動作は、前記複数の第３導電層及び複数の前記第４導電層の、一方に対して前記読出パス電圧を供給し、他方に対して前記消去ベリファイ電圧を供給し、
    前記第２消去ベリファイ動作は、前記第３導電層及び複数の前記第４導電層の、前記一方に対して前記消去ベリファイ電圧を供給し、前記他方に対して前記読出パス電圧を供給する
    請求項１～４のいずれか１項記載の半導体記憶装置。
  6. 前記第１消去ベリファイ動作によって取得されるデータを第１結果データとし、
    前記第２消去ベリファイ動作によって取得されるデータを第２結果データとすると、
    前記第１結果データ及び前記第２結果データは、それぞれ、消去パスのビットに対応する第１データと、消去フェイルのビットに対応する第２データと、を含み、
    前記複数の消去ループは、それぞれ、
    前記第１結果データ及び前記第２結果データに含まれる前記第２データの数が、それぞれ、第１基準値以内であるか否かを判定する第１判定動作、及び、
    前記第１結果データと、前記第２結果データとの不一致のビットの数が第２基準値以内であるか否かを判定する第２判定動作の
    少なくとも一方を含む
    請求項１～５のいずれか１項記載の半導体記憶装置。
  7. 前記第１判定動作は、
    前記第１結果データに含まれる前記第２データの数と、前記第２結果データに含まれる前記第２データの数とを比較し、
    前記消去電圧供給動作は、
    前記複数の第３導電層及び前記複数の第４導電層の一方に対応する前記第２データの数が多い場合、前記複数の第３導電層及び前記複数の第４導電層の他方に対して前記消去電圧よりも小さい第１電圧を供給し、前記複数の第３導電層及び前記複数の第４導電層の一方に対して前記第１電圧よりも小さい第２電圧を供給する
    請求項６記載の半導体記憶装置。
  8. 前記制御回路は、
    前記第１消去ベリファイ動作の結果データと、前記第２消去ベリファイ動作の結果データとの排他的論理和を算出する演算回路と、
    前記演算回路のデータをカウントするカウンタと
    を備える
    請求項６又は７記載の半導体記憶装置。
  9. 前記排他的論理和は、前記第１消去ベリファイ動作の結果データと、前記第２消去ベリファイ動作の結果データとの一致ビットに対応する第３データと、不一致に対応する第４データと、を含み、
    前記カウンタは、前記排他的論理和に含まれる前記第４データの数が、第３基準値以内であるか否かを判定する
    請求項８記載の半導体記憶装置。
  10. 前記ａ＋１回目の消去ループから前記ｂ回目の消去ループにおける前記消去電圧供給動作を実行可／実行不可を設定する設定部を備える
    請求項１～９のいずれか１項に記載の半導体記憶装置。
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