JP2023031576A - 差動送信回路 - Google Patents

Abstract

【課題】出力のダイナミックレンジを狭めることなく、受信期間におけるクランプレベルを拡大する。
【解決手段】差動送信回路３は、差動伝送路２を介して双方向通信を行う通信装置１において用いられるものであって、通信装置１により送信動作が行われる送信期間に駆動信号に応じてオンオフされる複数のＭＯＳＦＥＴであるトランジスタＰ２、Ｐ３、Ｎ２、Ｎ３と、駆動信号を生成して出力する信号生成部６と、トランジスタＰ２、Ｐ３、Ｎ２、Ｎ３のゲートおよびドレイン間に接続されたＭＯＳＦＥＴであるトランジスタＰ４、Ｐ５、Ｎ４、Ｎ５と、信号生成部６からトランジスタＰ２、Ｐ３、Ｎ２、Ｎ３のゲートへと至る駆動信号の供給経路を遮断することができる遮断部として機能するトランジスタＰ６、Ｎ８、Ｐ７、Ｎ９、Ｐ８、Ｎ６、Ｐ９、Ｎ７と、を備える。遮断部は、通信装置１により受信動作が行われる受信期間には駆動信号の供給経路を遮断するようになっている。
【選択図】図３

Description

本発明は、差動伝送路を介して双方向通信を行う通信装置において用いられる差動送信回路に関する。

従来、差動伝送路を介して双方向通信を行う通信装置における通信規格として、ＣＡＮ、マルチポイントＬＶＤＳ規格、つまりＭ－ＬＶＤＳなどが知られている。ＣＡＮは、登録商標であり、Controller Area Networkの略称である。ＬＶＤＳは、Low Voltage Differential Signalingの略称である。これらの通信規格では、通信装置を車両に搭載する車載用途、通信装置を産業機器に適用する産業機器向けなどのために、コモンモードノイズ耐性が向上されている。

すなわち、上記した通信装置において用いられる受信回路である差動受信回路では、入力インピーダンスを高くすること、入力端子と内部回路との間に減衰器を介在させることなどにより、コモンモードノイズの影響を低減するようになっている。この場合、上記した通信装置において用いられる送信回路である差動送信回路は、その出力端子が差動受信回路の入力端子と共用されている。

そのため、上記した通信装置では、受信動作が行われる受信期間には差動送信回路をオフにして、回路のグランドレベル以下または回路の電源電圧以上のコモンモードノイズが入力されても大きな電流が流れないように入力信号をクランプし、差動受信回路の入力のダイナミックレンジを制限しないようにする工夫がなされている。なお、本明細書では、グランドのことをＧＮＤと省略することがある。

特許文献１には、ＣＡＮの差動送信回路の回路構成例が開示されている。以下、特許文献１に開示された差動送信回路の回路構成例のことを第１従来構成と称することとする。第１従来構成では、出力信号経路に直列にダイオードを挿入することにより、ＧＮＤレベル以下または電源電圧以上のコモンモードノイズが入力されても差動受信回路と共通の端子をクランプしないようになっている。

特許文献２には、Ｍ－ＬＶＤＳの差動送信回路の回路構成例が開示されている。以下、特許文献２に開示された差動送信回路の回路構成例のことを第２従来構成と称することとする。第２従来構成では、差動回路出力にパスゲートを追加し、そのパスゲートのトランジスタのバックゲートを入力電圧レベルに応じて切り替えることにより、ＧＮＤレベル以下のコモンモード電圧が入力されたときにクランプするレベルであるクランプレベルを拡大させている。

米国特許出願公開第２００６／０１７０４５１号明細書 米国特許第６７６６３９５号明細書

第１従来構成では、送信動作が行われる送信期間にはダイオード２個分の電圧降下が生じることから、差動送信回路の出力のダイナミックレンジを狭めてしまう問題が生じる。また、第２従来構成では、バイアスを切り替えただけではクランプしたときの電流が通常のオン抵抗が小さい出力用トランジスタを通して流れ出すため、大きな電流が流れるおそれがある。

本発明は上記事情に鑑みてなされたものであり、その目的は、出力のダイナミックレンジを狭めることなく、受信期間におけるクランプレベルを拡大することができる差動送信回路を提供することにある。

請求項１に記載の差動送信回路は、差動伝送路（２）を介して双方向通信を行う通信装置（１）において用いられるものであって、通信装置により送信動作が行われる送信期間に駆動信号に応じてオンオフされる複数のＭＯＳＦＥＴである出力用トランジスタ（Ｐ２、Ｐ３、Ｎ２、Ｎ３）と、駆動信号を生成して出力する信号生成部（６）と、出力用トランジスタのゲートおよびドレイン間に接続されたＭＯＳＦＥＴである短絡用トランジスタ（Ｐ４、Ｐ５、Ｎ４、Ｎ５）と、信号生成部から出力用トランジスタのゲートへと至る駆動信号の供給経路を遮断することができる遮断部（Ｓ１、Ｓ３、Ｓ５、Ｓ７）と、を備える。

上記構成において、遮断部は、通信装置により受信動作が行われる受信期間には駆動信号の供給経路を遮断するようになっている。これにより、出力用トランジスタのゲートがハイインピーダンスとなる。また、このとき、差動伝送路から回路のＧＮＤレベル以下または回路の電源電圧以上のコモンモードノイズが入力されたとしても、その影響により出力用トランジスタがオンするよりも先に短絡用トランジスタがオンされる。これにより、出力用トランジスタのゲート・ドレイン間が短絡されるため、コモンモードノイズの影響により出力用トランジスタがオンするタイミングを遅らせることができる。

このように、上記構成によれば、受信期間におけるクランプレベルを拡大することができる。また、上記構成では、第１従来技術のようなダイオードが設けられていないことから、送信期間、出力信号経路において電圧降下が生じることがない。したがって、上記構成によれば、出力のダイナミックレンジを狭めることなく、受信期間におけるクランプレベルを拡大することができるという優れた効果が得られる。

請求項４に記載の差動送信回路は、出力用トランジスタのバックゲートおよびソース間に接続された第１抵抗（Ｒｐ１、Ｒｎ１）と、第１抵抗の端子間に接続された第１スイッチ（Ｓ９、Ｓ１０）と、を備える。上記構成において、第１スイッチは、送信期間にはオンされるようになっている。これにより、上記構成では、送信期間、出力用トランジスタのバックゲートおよびソース間が短絡され、第１抵抗が送信動作時における出力用トランジスタのスイッチング動作に対して影響を及ぼすことがなくなり、通常通りの送信動作が行われる。

また、上記構成において、第１スイッチは、受信期間にはオフされるようになっている。これにより、上記構成では、受信期間、出力用トランジスタのバックゲートのバイアスが第１抵抗を介して行われることになる。上記構成では、前述したように、受信期間において差動伝送路から回路のＧＮＤレベル以下または回路の電源電圧以上のコモンモードノイズが入力された場合、先に短絡用トランジスタがオンし、その後に出力用トランジスタがオンすることになる。その後、出力用トランジスタのバックゲートおよびドレイン間に存在する寄生ダイオードに電流が流れることになるが、上記構成では、その電流が流れる経路に第１抵抗が付加されていることから、その電流が制限される。これにより、上記構成によれば、受信期間におけるクランプレベルを一層拡大することができる。

第１実施形態に係る通信装置の構成を模式的に示す図 第１実施形態に係る差動送信回路の具体的な構成例を示す図 第１実施形態に係るスイッチ回路の構成を具体化した差動送信回路の具体的な構成例を示す図 比較例に係る受信期間における端子電圧および出力電流の関係の一例を示す図 第１実施形態に係る受信期間における端子電圧および出力電流の関係の一例を示す図 第２実施形態に係る差動送信回路の具体的な構成例を示す図 第２実施形態に係るスイッチ回路の構成を具体化した差動送信回路の具体的な構成例を示す図 第２実施形態に係る受信期間における端子電圧および出力電流の関係の一例を示す図 第３実施形態に係るスイッチ回路の構成を具体化した差動送信回路の具体的な構成例を示す図 第４実施形態に係るスイッチ回路の構成を具体化した差動送信回路の具体的な構成例を示す図 第５実施形態に係るスイッチ回路の構成を具体化した差動送信回路の具体的な構成例を示す図 第６実施形態に係るスイッチ回路の構成を具体化した差動送信回路の具体的な構成例を示す図

以下、本発明の複数の実施形態について図面を参照して説明する。なお、各実施形態において実質的に同一の構成には同一の符号を付して説明を省略する。
（第１実施形態）
以下、第１実施形態について図１～図５を参照して説明する。

図１に示す本実施形態の通信装置１は、例えば車載用途、産業機器向けなどに適用することができる。通信装置１は、半導体集積回路、つまりＩＣとして構成されており、差動伝送路２を介して、図示しない他の通信装置と双方向通信を行う。通信装置１は、差動送信回路３、差動受信回路４および制御回路５を備えている。また、通信装置１は、差動伝送路２に接続される端子ＯＵＴｐおよび端子ＯＵＴｎを備えている。

差動送信回路３は、制御回路５から出力される送信信号ＴＸに応じたデータを端子ＯＵＴｐ、ＯＵＴｎおよび差動伝送路２を介して他の通信装置へ送信する。差動受信回路４は、他の通信装置から送信されたデータを差動伝送路２および端子ＯＵＴｐ、ＯＵＴｎを介して受信し、受信信号ＲＸとして制御回路５へ出力する。このように、通信装置１は、差動送信回路３の出力端子と差動受信回路４の入力端子とが共用される構成となっている。制御回路５は、送信信号ＴＸを生成し、その送信信号ＴＸを差動送信回路３へ出力する。また、制御回路５は、差動受信回路４から出力される受信信号ＲＸを入力し、その入力した受信信号ＲＸに基づいて所定の処理を実行する。

通信装置１において用いられる差動送信回路３の具体的な構成としては、例えば図２に示すような構成を採用することができる。差動送信回路３は、Ｐチャネル型のＭＯＳＦＥＴであるトランジスタＰ１、Ｐ２、Ｐ３、Ｎチャネル型のＭＯＳＦＥＴであるトランジスタＮ１、Ｎ２、Ｎ３、スイッチ回路ＳＷ１ｐ、ＳＷ１ｎ、ＳＷ２ｐ、ＳＷ２ｎ、信号生成部６などを備えている。信号生成部６は、制御回路５から与えられる送信信号ＴＸに基づいて２値の信号である駆動信号ＰＯＳ＿Ｌ、ＮＥＧ＿Ｌ、ＮＥＧ＿Ｈ、ＰＯＳ＿Ｈを生成して出力する。

この場合、通信装置１により送信動作が行われる送信期間、駆動信号ＰＯＳ＿Ｌ、ＮＥＧ＿Ｌ、ＮＥＧ＿Ｈ、ＰＯＳ＿Ｈが送信信号ＴＸに応じたレベルとなる。また、この場合、通信装置１により受信動作が行われる受信期間、駆動信号ＰＯＳ＿Ｌ、ＮＥＧ＿Ｌがハイレベルとなり、駆動信号ＮＥＧ＿Ｈ、ＰＯＳ＿Ｈがロウレベルとなる。この場合、ロウレベルはＧＮＤであり、ハイレベルは電源電圧Ｖｃｃである。なお、以下の説明では、ロウレベルのことをＬレベルと称するとともに、ハイレベルのことをＨレベルと称することがある。

トランジスタＰ１のソースは電源線７に接続されている。電源線７には、例えば５Ｖ、３．３Ｖなどの回路の電源電圧Ｖｃｃが与えられている。トランジスタＰ１は、そのゲートに接続される図示しない他の回路素子とともに、一定の電流を流す定電流源を構成している。トランジスタＰ２、Ｐ３は、差動ペアトランジスタであり、それらの各ソースはトランジスタＰ１のドレインに接続されている。

トランジスタＰ２、Ｐ３の各バックゲートは、それらの各ソースに直接接続されている。トランジスタＰ２のドレインは、端子ＯＵＴｐに接続されるノードＮｐに接続されている。トランジスタＰ３のドレインは、端子ＯＵＴｎに接続されるノードＮｎに接続されている。トランジスタＰ１、Ｐ２は、送信期間に駆動信号ＰＯＳ＿Ｌ、ＮＥＧ＿Ｌに応じてオンオフされるものであり、出力用トランジスタとして機能する。

スイッチ回路ＳＷ１ｐは、スイッチＳ１、Ｓ２を備えている。スイッチＳ１は、信号生成部６の駆動信号ＰＯＳ＿Ｌの出力端子からトランジスタＰ２のゲートとの間に接続されている。スイッチＳ２は、トランジスタＰ２のゲートおよびドレイン間に接続されている。詳細は後述するが、スイッチＳ１、Ｓ２は、送信期間にはオンされるとともに、受信期間にはオフされるようになっている。

上記構成において、スイッチＳ１は、信号生成部６からトランジスタＰ２のゲートへと至る駆動信号ＰＯＳ＿Ｌの供給経路を遮断することができるものであり、遮断部として機能する。上述した通り、スイッチＳ１は、受信期間には、オフされるようになっており、これにより、駆動信号ＰＯＳ＿Ｌの供給経路が遮断されるようになっている。

スイッチ回路ＳＷ２ｐは、スイッチＳ３、Ｓ４を備えている。スイッチＳ３は、信号生成部６の駆動信号ＮＥＧ＿Ｌの出力端子からトランジスタＰ３のゲートとの間に接続されている。スイッチＳ４は、トランジスタＰ３のゲートおよびドレイン間に接続されている。詳細は後述するが、スイッチＳ３、Ｓ４は、送信期間にはオンされるとともに、受信期間にはオフされるようになっている。

上記構成において、スイッチＳ３は、信号生成部６からトランジスタＰ３のゲートへと至る駆動信号ＮＥＧ＿Ｌの供給経路を遮断することができるものであり、遮断部として機能する。上述した通り、スイッチＳ３は、受信期間には、オフされるようになっており、これにより、駆動信号ＮＥＧ＿Ｌの供給経路が遮断されるようになっている。

トランジスタＮ１のソースはグランド線８に接続されている。グランド線８には、回路の基準電位、つまり０ＶのＧＮＤが与えられている。トランジスタＮ１は、そのゲートに接続される図示しない他の回路素子とともに、一定の電流を流す定電流源を構成している。トランジスタＮ２、Ｎ３は、差動ペアトランジスタであり、それらの各ソースはトランジスタＮ１のドレインに接続されている。

トランジスタＮ２、Ｎ３の各バックゲートは、それらの各ソースに直接接続されている。トランジスタＮ２のドレインは、ノードＮｐに接続されている。トランジスタＮ３のドレインは、ノードＮｎに接続されている。トランジスタＮ１、Ｎ２は、送信期間に駆動信号ＮＥＧ＿Ｈ、ＰＯＳ＿Ｈに応じてオンオフされるものであり、出力用トランジスタとして機能する。

スイッチ回路ＳＷ１ｎは、スイッチＳ５、Ｓ６を備えている。スイッチＳ５は、信号生成部６の駆動信号ＮＥＧ＿Ｈの出力端子からトランジスタＮ２のゲートとの間に接続されている。スイッチＳ６は、トランジスタＮ２のゲートおよびドレイン間に接続されている。詳細は後述するが、スイッチＳ５、Ｓ６は、送信期間にはオンされるとともに、受信期間にはオフされるようになっている。

上記構成において、スイッチＳ５は、信号生成部６からトランジスタＮ２のゲートへと至る駆動信号ＮＥＧ＿Ｈの供給経路を遮断することができるものであり、遮断部として機能する。上述した通り、スイッチＳ５は、受信期間には、オフされるようになっており、これにより、駆動信号ＮＥＧ＿Ｈの供給経路が遮断されるようになっている。

スイッチ回路ＳＷ２ｎは、スイッチＳ７、Ｓ８を備えている。スイッチＳ７は、信号生成部６の駆動信号ＰＯＳ＿Ｈの出力端子からトランジスタＮ３のゲートとの間に接続されている。スイッチＳ８は、トランジスタＮ３のゲートおよびドレイン間に接続されている。詳細は後述するが、スイッチＳ７、Ｓ８は、送信期間にはオンされるとともに、受信期間にはオフされるようになっている。

上記構成において、スイッチＳ７は、信号生成部６からトランジスタＮ３のゲートへと至る駆動信号ＰＯＳ＿Ｈの供給経路を遮断することができるものであり、遮断部として機能する。上述した通り、スイッチＳ７は、受信期間には、オフされるようになっており、これにより、駆動信号ＰＯＳ＿Ｈの供給経路が遮断されるようになっている。

上述したスイッチ回路ＳＷ１ｐ、ＳＷ２ｐ、ＳＷ１ｎ、ＳＷ２ｎの具体的な構成としては、例えば図３に示すような構成を採用することができる。スイッチ回路ＳＷ１ｐは、Ｐチャネル型ＭＯＳＦＥＴであるトランジスタＰ４、Ｐ６およびＮチャネル型ＭＯＳＦＥＴであるトランジスタＮ８を備えている。トランジスタＰ６、Ｎ８の各ソースは共通に接続されるとともに、信号生成部６の駆動信号ＰＯＳ＿Ｌの出力端子に接続されている。また、トランジスタＰ６、Ｎ８の各ドレインは共通に接続されるとともに、トランジスタＰ２のゲートに接続されている。

トランジスタＰ６のゲートには、信号ＴＸ＿ＥＮｂが与えられている。トランジスタＮ８のゲートには、信号ＴＸ＿ＥＮが与えられている。信号ＴＸ＿ＥＮｂは、送信期間にはＬレベルとなり、受信期間にはＨレベルとなる２値の信号である。また、信号ＴＸ＿ＥＮは、送信期間にはＨレベルとなり、受信期間にはＬレベルとなる２値の信号である。このように、トランジスタＰ６、Ｎ８は、駆動信号ＰＯＳ＿Ｌの供給経路に直列に介在するように設けられたアナログスイッチとして構成されている。この場合、トランジスタＰ６、Ｎ８からなるアナログスイッチによりスイッチＳ１が構成されている。

トランジスタＰ４のソースはトランジスタＰ２のゲートに接続され、そのドレインはトランジスタＰ２のドレインに接続されている。トランジスタＰ４のバックゲートは、トランジスタＰ２のバックゲートに接続されている。トランジスタＰ４のゲートは、電源線７に接続されている。このように、トランジスタＰ４は、トランジスタＰ２のゲートおよびドレイン間に接続されたものであり、短絡用トランジスタとして機能する。この場合、トランジスタＰ４によりスイッチＳ２が構成されている。なお、トランジスタＰ４は、トランジスタＰ２に比べ、そのサイズが小さい素子を採用することができる。

スイッチ回路ＳＷ２ｐは、Ｐチャネル型ＭＯＳＦＥＴであるトランジスタＰ５、Ｐ７およびＮチャネル型ＭＯＳＦＥＴであるトランジスタＮ９を備えている。トランジスタＰ７、Ｎ９の各ソースは共通に接続されるとともに、信号生成部６の駆動信号ＮＥＧ＿Ｌの出力端子に接続されている。また、トランジスタＰ７、Ｎ９の各ドレインは共通に接続されるとともに、トランジスタＰ３のゲートに接続されている。

トランジスタＰ７のゲートには、信号ＴＸ＿ＥＮｂが与えられている。トランジスタＮ９のゲートには、信号ＴＸ＿ＥＮが与えられている。このように、トランジスタＰ７、Ｎ９は、駆動信号ＮＥＧ＿Ｌの供給経路に直列に介在するように設けられたアナログスイッチとして構成されている。この場合、トランジスタＰ７、Ｎ９からなるアナログスイッチによりスイッチＳ３が構成されている。

トランジスタＰ５のソースはトランジスタＰ３のゲートに接続され、そのドレインはトランジスタＰ３のドレインに接続されている。トランジスタＰ５のバックゲートは、トランジスタＰ３のバックゲートに接続されている。トランジスタＰ５のゲートは、電源線７に接続されている。このように、トランジスタＰ５は、トランジスタＰ３のゲートおよびドレイン間に接続されたものであり、短絡用トランジスタとして機能する。この場合、トランジスタＰ５によりスイッチＳ４が構成されている。なお、トランジスタＰ５は、トランジスタＰ３に比べ、そのサイズが小さい素子を採用することができる。

スイッチ回路ＳＷ１ｎは、Ｎチャネル型ＭＯＳＦＥＴであるトランジスタＮ４、Ｎ６およびＰチャネル型ＭＯＳＦＥＴであるトランジスタＰ８を備えている。トランジスタＮ６、Ｐ８の各ソースは共通に接続されるとともに、信号生成部６の駆動信号ＮＥＧ＿Ｈの出力端子に接続されている。また、トランジスタＮ６、Ｐ８の各ドレインは共通に接続されるとともに、トランジスタＮ２のゲートに接続されている。

トランジスタＮ６のゲートには、信号ＴＸ＿ＥＮが与えられている。トランジスタＰ８のゲートには、信号ＴＸ＿ＥＮｂが与えられている。このように、トランジスタＮ６、Ｐ８は、駆動信号ＮＥＧ＿Ｈの供給経路に直列に介在するように設けられたアナログスイッチとして構成されている。この場合、トランジスタＮ６、Ｐ８からなるアナログスイッチによりスイッチＳ５が構成されている。

トランジスタＮ４のソースはトランジスタＮ２のゲートに接続され、そのドレインはトランジスタＮ２のドレインに接続されている。トランジスタＮ４のバックゲートは、トランジスタＮ２のバックゲートに接続されている。トランジスタＮ４のゲートは、グランド線８に接続されている。このように、トランジスタＮ４は、トランジスタＮ２のゲートおよびドレイン間に接続されたものであり、短絡用トランジスタとして機能する。この場合、トランジスタＮ４によりスイッチＳ６が構成されている。なお、トランジスタＮ４は、トランジスタＮ２に比べ、そのサイズが小さい素子を採用することができる。

スイッチ回路ＳＷ２ｎは、Ｎチャネル型ＭＯＳＦＥＴであるトランジスタＮ５、Ｎ７およびＰチャネル型ＭＯＳＦＥＴであるトランジスタＰ９を備えている。トランジスタＮ７、Ｐ９の各ソースは共通に接続されるとともに、信号生成部６の駆動信号ＰＯＳ＿Ｈの出力端子に接続されている。また、トランジスタＮ７、Ｐ９の各ドレインは共通に接続されるとともに、トランジスタＮ３のゲートに接続されている。

トランジスタＮ７のゲートには、信号ＴＸ＿ＥＮが与えられている。トランジスタＰ９のゲートには、信号ＴＸ＿ＥＮｂが与えられている。このように、トランジスタＮ７、Ｐ９は、駆動信号ＰＯＳ＿Ｈの供給経路に直列に介在するように設けられたアナログスイッチとして構成されている。この場合、トランジスタＮ７、Ｐ９からなるアナログスイッチによりスイッチＳ７が構成されている。

トランジスタＮ５のソースはトランジスタＮ３のゲートに接続され、そのドレインはトランジスタＮ３のドレインに接続されている。トランジスタＮ５のバックゲートは、トランジスタＮ３のバックゲートに接続されている。トランジスタＮ５のゲートは、グランド線８に接続されている。このように、トランジスタＮ５は、トランジスタＮ３のゲートおよびドレイン間に接続されたものであり、短絡用トランジスタとして機能する。この場合、トランジスタＮ５によりスイッチＳ８が構成されている。なお、トランジスタＮ５は、トランジスタＮ３に比べ、そのサイズが小さい素子を採用することができる。

以上説明した本実施形態によれば、次のような効果が得られる。
差動送信回路３は、通信装置１により送信動作が行われる送信期間に駆動信号ＰＯＳ＿Ｌ、ＮＥＧ＿Ｌ、ＮＥＧ＿Ｈ、ＰＯＳ＿Ｈに応じてオンオフされる複数のトランジスタＰ２、Ｐ３、Ｎ２、Ｎ３と、駆動信号ＰＯＳ＿Ｌ、ＮＥＧ＿Ｌ、ＮＥＧ＿Ｈ、ＰＯＳ＿Ｈを生成して出力する信号生成部６と、トランジスタＰ２、Ｐ３、Ｎ２、Ｎ３のゲートおよびドレイン間に接続されたトランジスタＰ４、Ｐ５、Ｎ４、Ｎ５と、信号生成部６からトランジスタＰ２、Ｐ３、Ｎ２、Ｎ３のゲートへと至る駆動信号ＰＯＳ＿Ｌ、ＮＥＧ＿Ｌ、ＮＥＧ＿Ｈ、ＰＯＳ＿Ｈの供給経路を遮断することができるスイッチＳ１、Ｓ３、Ｓ５、Ｓ７と、を備える。

上記構成において、スイッチＳ１、Ｓ３、Ｓ５、Ｓ７は、通信装置１により受信動作が行われる受信期間にはオフされるようになっており、これにより駆動信号ＰＯＳ＿Ｌ、ＮＥＧ＿Ｌ、ＮＥＧ＿Ｈ、ＰＯＳ＿Ｈの供給経路が遮断されるようになっている。これにより、受信期間、トランジスタＰ２、Ｐ３、Ｎ２、Ｎ３のゲートがハイインピーダンスとなる。

また、上記構成では、受信期間、差動伝送路２からＧＮＤレベル以下または電源電圧Ｖｃｃ以上のコモンモードノイズが入力されたとしても、その影響によりトランジスタＰ２、Ｐ３、Ｎ２、Ｎ３がオンするよりも先にトランジスタＰ４、Ｐ５、Ｎ４、Ｎ５がオンされる。このようにトランジスタＰ４、Ｐ５、Ｎ４、Ｎ５がオンされることにより、トランジスタＰ２、Ｐ３、Ｎ２、Ｎ３のゲート・ドレイン間が短絡されるため、コモンモードノイズの影響によりトランジスタＰ２、Ｐ３、Ｎ２、Ｎ３がオンするタイミングを遅らせることができる。

このように、上記構成によれば、受信期間におけるクランプレベルを拡大することができる。また、上記構成では、第１従来技術のようなダイオードが設けられていないことから、送信期間、出力信号経路において電圧降下が生じることがない。したがって、本実施形態によれば、出力のダイナミックレンジを狭めることなく、受信期間におけるクランプレベルを拡大することができるという優れた効果が得られる。

このような本実施形態により得られる効果は、従来技術の構成に相当する比較例と比較することで一層明確になる。図示は省略するが、ここで説明する比較例の構成としては、本実施形態の差動送信回路３からスイッチ回路ＳＷ１ｐ、ＳＷ２ｐ、ＳＷ１ｎ、ＳＷ２ｎを省いた構成であるものとする。本実施形態によれば、比較例に比べ、受信期間におけるクランプレベルを拡大することができる。以下、この理由について、受信期間に端子ＯＵＴｐにＧＮＤレベル以下の電圧Ｖｉｎが加えられた場合を例にして説明する。

すなわち、比較例では、受信期間、全てのトランジスタがオフ状態とされることから、トランジスタＮ２のゲートはＧＮＤレベルになっている。そのため、比較例では、受信期間に端子ＯＵＴｐにＧＮＤレベル以下の電圧Ｖｉｎが加えられ、その電圧ＶｉｎがトランジスタＮ２の閾値である－Ｖｔ以下の電圧になると、トランジスタＮ２のゲート・ドレイン間に閾値以上の電圧が印加されることになる。そうすると、トランジスタＮ２がオンし、ソースからドレインに向けて電流が流れ出すことになる。その後、電圧Ｖｉｎがさらに低下すると、トランジスタＮ２のバックゲート・ドレイン間の寄生ダイオードがオンしてバックゲートからドレインに向けて電流が流れ出す。

上記したように、比較例の構成において、受信期間に端子ＯＵＴｐにＧＮＤレベル以下の電圧Ｖｉｎが加えられた場合にトランジスタＮ２に流れる電流、つまり出力電流Ｉｏｕｔは、図４に示すようなものとなる。なお、図４における横軸は、端子ＯＵＴｐの電圧Ｖｉｎであり、その縦軸は、出力電流Ｉｏｕｔである。つまり、図４は、受信期間における端子電圧および出力電流の関係の一例を表している。また、図４における出力電流Ｉｏｕｔは、トランジスタＮ２から端子ＯＵＴｐに向けて流れる方向を正として表している。

図４において、実線は、トランジスタＮ２のソース・ドレイン間電流を表している。トランジスタＮ２のソース・ドレイン間電流は、電圧Ｖｉｎが－０．７Ｖ程度に達した時点から流れ始め、電圧Ｖｉｎが－０．９２Ｖ程度に達した時点で１０．０ｍＡ程度となる。また、図４において、破線は、トランジスタＮ２のバックゲート・ドレイン間電流を表している。トランジスタＮ２のバックゲート・ドレイン間電流は、電圧Ｖｉｎが－１．６Ｖに達した時点から流れ始め、電圧Ｖｉｎが－１．７Ｖに達した時点で１０．０ｍＡ程度となる。

一方、本実施形態では、受信期間、トランジスタＰ８、Ｎ６からなるアナログスイッチであるスイッチＳ５がオフにされることから、トランジスタＮ２のゲートがハイインピーダンスとされる。そのため、本実施形態では、受信期間に端子ＯＵＴｐにＧＮＤレベル以下の電圧Ｖｉｎが加えられ、その電圧ＶｉｎがトランジスタＮ２の閾値以下の電圧になっても、トランジスタＮ２が直ちにオンすることはない。

しかし、このようにしたとしても、トランジスタＮ２は、そのゲートに接続される各回路素子においてリークが生じることにより、やがてはオンに至ることになる。ただし、このとき、電圧ＶｉｎがトランジスタＮ４の閾値以下の電圧になると、トランジスタＮ４のゲート・ドレイン間に閾値以上の電圧が印加されることになる。そうすると、トランジスタＮ２がオンするよりも先にトランジスタＮ４がオンし、トランジスタＮ２のゲート・ドレイン間が短絡され、その結果、トランジスタＮ２がオンするタイミングを遅らせることができる。

上記したように、本実施形態の構成において、受信期間に端子ＯＵＴｐにＧＮＤレベル以下の電圧Ｖｉｎが加えられた場合にトランジスタＮ２に流れる電流、つまり出力電流Ｉｏｕｔは、図５に示すようなものとなる。なお、図５における横軸は、端子ＯＵＴｐの電圧Ｖｉｎであり、その縦軸は、出力電流Ｉｏｕｔである。つまり、図５は、受信期間における端子電圧および出力電流の関係の一例を表している。また、図５における出力電流Ｉｏｕｔは、図４と同様、トランジスタＮ２から端子ＯＵＴｐに向けて流れる方向を正として表している。

図５において、破線は、本実施形態におけるトランジスタＮ２のソース・ドレイン間電流を表している。なお、図５における実線は、比較のためのものであり、比較例におけるトランジスタＮ２のソース・ドレイン間電流を表している。本実施形態におけるトランジスタＮ２のソース・ドレイン間電流は、電圧Ｖｉｎが－０．９Ｖ程度に達した時点から流れ始め、電圧Ｖｉｎが－１．４２Ｖ程度に達した時点で１０．０ｍＡ程度となる。つまり、本実施形態によれば、例えば１０．０ｍＡの出力電流Ｉｏｕｔで比較すると、比較例に対して、約０．５Ｖのクランプ電圧の拡大、つまりクランプレベルの拡大が実現されている。

この場合、遮断部として機能するスイッチＳ１、Ｓ３、Ｓ５、Ｓ７は、駆動信号ＰＯＳ＿Ｌ、ＮＥＧ＿Ｌ、ＮＥＧ＿Ｈ、ＰＯＳ＿Ｈの供給経路に直列に介在するように設けられたアナログスイッチにより構成されている。このような構成によれば、比較的簡易な構成により、受信期間にトランジスタＰ２、Ｐ３、Ｎ２、Ｎ３のゲートをハイインピーダンス状態にすることができるため、スイッチＳ１、Ｓ３、Ｓ５、Ｓ７の追加による回路規模の増加を小さく抑えることができる。

（第２実施形態）
以下、第１実施形態に対して差動送信回路の具体的な構成が変更された第２実施形態について図６～図８を参照して説明する。
図６に示すように、本実施形態の差動送信回路１１は、図２に示した第１実施形態の差動送信回路３に対し、スイッチ回路ＳＷ３ｐおよびスイッチ回路ＳＷ３ｎが追加されている点などが異なる。

スイッチ回路ＳＷ３ｐは、抵抗Ｒｐ１およびスイッチＳ９を備えている。抵抗Ｒｐ１は、トランジスタＰ２のバックゲートおよびソース間に接続されたものであり、第１抵抗として機能する。スイッチＳ９は、抵抗Ｒｐ１の端子間に接続されたものであり、第１スイッチとして機能する。詳細は後述するが、スイッチＳ９は、送信期間にはオンされるとともに、受信期間にはオフされるようになっている。

スイッチ回路ＳＷ３ｎは、抵抗Ｒｎ１およびスイッチＳ１０を備えている。抵抗Ｒｎ１は、トランジスタＮ２のバックゲートおよびソース間に接続されたものであり、第１抵抗として機能する。スイッチＳ１０は、抵抗Ｒｎ１の端子間に接続されたものであり、第１スイッチとして機能する。詳細は後述するが、スイッチＳ１０は、送信期間にはオンされるとともに、受信期間にはオフされるようになっている。

上述したスイッチ回路ＳＷ３ｐ、ＳＷ３ｎの具体的な構成としては、例えば図７に示すような構成を採用することができる。なお、図７および後述する図９～図１２では、信号生成部６の図示を省略している。スイッチ回路ＳＷ３ｐは、抵抗Ｒｐ１およびＰチャネル型ＭＯＳＦＥＴであるトランジスタＰ１０を備えている。トランジスタＰ１０のソースは、トランジスタＰ２のソースに接続され、そのドレインはトランジスタＰ２のバックゲートに接続されている。トランジスタＰ１０のゲートには、信号ＴＸ＿ＥＮｂが与えられている。この場合、トランジスタＰ１０によりスイッチＳ９が構成されている。

スイッチ回路ＳＷ３ｎは、抵抗Ｒｎ１およびＮチャネル型ＭＯＳＦＥＴであるトランジスタＮ１０を備えている。トランジスタＮ１０のソースは、トランジスタＮ２のソースに接続され、そのドレインはトランジスタＮ２のバックゲートに接続されている。トランジスタＮ１０のゲートには、信号ＴＸ＿ＥＮが与えられている。この場合、トランジスタＮ１０によりスイッチＳ１０が構成されている。

上記構成によれば、スイッチＳ９として機能するトランジスタＰ１０は、送信期間にはオンされるとともに、受信期間にはオフされるようになる。また、上記構成によれば、スイッチＳ１０として機能するトランジスタＮ１０は、送信期間にはオンされるとともに、受信期間にはオフされるようになる。

以上説明したように、本実施形態の差動送信回路１１は、スイッチ回路ＳＷ３ｐおよびスイッチ回路ＳＷ３ｎを備えている。スイッチ回路ＳＷ３ｐは、トランジスタＰ２、Ｐ３のバックゲートおよびソース間に接続された抵抗Ｒｐ１と、抵抗Ｒｐ１の端子間に接続されたスイッチＳ９と、を備える。スイッチ回路ＳＷ３ｎは、トランジスタＮ２、Ｎ３のバックゲートおよびソース間に接続された抵抗Ｒｎ１と、抵抗Ｒｎ１の端子間に接続されたスイッチＳ１０と、を備える。

上記構成において、スイッチＳ９、Ｓ１０は、送信期間にはオンされる。これにより、上記構成では、送信期間、トランジスタＰ２、Ｐ３、Ｎ２、Ｎ３のバックゲートおよびソース間が短絡され、抵抗Ｒｐ１、Ｒｎ１が送信動作時におけるトランジスタＰ２、Ｐ３、Ｎ２、Ｎ３のスイッチング動作に対して影響を及ぼすことがなくなり、通常通りの送信動作が行われる。また、上記構成において、スイッチＳ９、Ｓ１０は、受信期間にはオフされる。これにより、上記構成では、受信期間、トランジスタＰ２、Ｐ３のバックゲートのバイアスが抵抗Ｒｐ１を介して行われるとともに、トランジスタＮ２、Ｎ３のバックゲートのバイアスが抵抗Ｒｎ１を介して行われることになる。

差動送信回路１１では、第１実施形態の差動送信回路３と同様、受信期間において差動伝送路２から回路のＧＮＤレベル以下または回路の電源電圧Ｖｃｃ以上のコモンモードノイズが入力された場合、先にトランジスタＰ４、Ｐ５、Ｎ４、Ｎ５がオンし、その後にトランジスタＰ２、Ｐ３、Ｎ２、Ｎ３がオンすることになる。その後、トランジスタＰ２、Ｐ３、Ｎ２、Ｎ３のバックゲートおよびドレイン間に存在する寄生ダイオードに電流が流れることになるが、上記構成の差動送信回路１１では、その電流が流れる経路に抵抗Ｒｐ１、Ｒｎ１が付加されていることから、バックゲート・ドレイン間電流が制限される。これにより、本実施形態の差動送信回路１１によれば、受信期間におけるクランプレベルを一層拡大することができる。

本実施形態の構成において、受信期間に端子ＯＵＴｐにＧＮＤレベル以下の電圧Ｖｉｎが加えられた場合にトランジスタＮ２に流れる電流、つまり出力電流Ｉｏｕｔは、図８に示すようなものとなる。なお、図８における横軸は、端子ＯＵＴｐの電圧Ｖｉｎであり、その縦軸は、出力電流Ｉｏｕｔである。つまり、図８は、受信期間における端子電圧および出力電流の関係の一例を表している。また、図８における出力電流Ｉｏｕｔは、図４および図５と同様、トランジスタＮ２から端子ＯＵＴｐに向けて流れる方向を正として表している。

図８において、一点鎖線は、本実施形態におけるトランジスタＮ２のソース・ドレイン間電流を表している。なお、図８における実線および破線は、比較のためのものであり、それぞれ比較例および第１実施形態におけるトランジスタＮ２のソース・ドレイン間電流を表している。本実施形態におけるトランジスタＮ２のソース・ドレイン間電流は、第１実施形態と同様、電圧Ｖｉｎが－０．９Ｖ程度に達した時点から流れ始める。ただし、本実施形態におけるトランジスタＮ２のソース・ドレイン間電流は、電圧Ｖｉｎが－１．５２Ｖ程度に達した時点で１０．０ｍＡ程度となる。つまり、本実施形態によれば、例えば１０．０ｍＡの出力電流Ｉｏｕｔで比較すると、比較例に対して約０．６Ｖのクランプレベルの拡大が実現されているとともに、第１実施形態に対して約０．１Ｖのクランプレベルの拡大が実現されている。

（第３実施形態）
以下、第２実施形態に対して差動送信回路の具体的な構成が変更された第３実施形態について図９を参照して説明する。
図９に示すように、本実施形態の差動送信回路２１は、図７に示した第２実施形態の差動送信回路１１に対し、スイッチ回路ＳＷ４ｐおよびスイッチ回路ＳＷ４ｎが追加されている点などが異なる。

スイッチ回路ＳＷ４ｐは、ダイオードＤ２、抵抗Ｒｐ２およびＰチャネル型ＭＯＳＦＥＴであるトランジスタＰ１１、Ｐ１２を備えている。ダイオードＤ２のアノードはトランジスタＰ４、Ｐ５のバックゲートに接続され、そのカソードは抵抗Ｒｐ２を介してトランジスタＰ２、Ｐ３のソースに接続されている。つまり、この場合、トランジスタＰ４、Ｐ５のバックゲートは、ダイオードＤ２およびバイアス用の第２抵抗として機能する抵抗Ｒｐ２を介してトランジスタＰ２、Ｐ３のソースに接続されている。

トランジスタＰ１１のドレインはトランジスタＰ４、Ｐ５のバックゲートに接続され、そのソースはトランジスタＰ１２のドレインに接続されている。トランジスタＰ１２のソースは、電源線７に接続されている。つまり、トランジスタＰ１１、Ｐ１２は、カスケード接続されている。トランジスタＰ１１、Ｐ１２のゲートには、信号ＴＸ＿ＥＮｂが与えられている。これにより、トランジスタＰ１１、Ｐ１２は、送信期間にはオンされるとともに、受信期間にはオフされる。

上記構成では、カスケード接続されたトランジスタＰ１１、Ｐ１２は、トランジスタＰ４、Ｐ５のバックゲートと、回路の電源電圧Ｖｃｃが供給されるノードである電源線７との間に接続された第２スイッチとして機能する。また、上記構成では、第２スイッチとして機能するトランジスタＰ１１、Ｐ１２は、送信期間にはオンされるとともに、受信期間にはオフされるようになっている。

上記構成によれば、送信期間、出力用トランジスタとして機能するトランジスタＰ２、Ｐ３のバックゲートは、そのソースに接続される。なお、トランジスタＰ２、Ｐ３のバックゲートは、そのソースと同様の電位を有するノードに接続するような構成とすることもできる。また、上記構成によれば、送信期間、短絡用トランジスタとして機能するトランジスタＰ４、Ｐ５のバックゲートは、電源線７に接続される。このように、上記構成によれば、トランジスタＰ２、Ｐ３およびトランジスタＰ４、Ｐ５の各バックゲートは、互いに異なる箇所に接続されている。

スイッチ回路ＳＷ４ｎは、ダイオードＤ１、抵抗Ｒｎ２およびＮチャネル型ＭＯＳＦＥＴであるトランジスタＮ１１、Ｎ１２を備えている。ダイオードＤ１のアノードはトランジスタＮ４、Ｎ５のバックゲートに接続され、そのカソードは抵抗Ｒｎ２を介してトランジスタＮ２、Ｎ３のソースに接続されている。つまり、この場合、トランジスタＮ４、Ｎ５のバックゲートは、ダイオードＤ１およびバイアス用の第２抵抗として機能する抵抗Ｒｎ２を介してトランジスタＮ２、Ｎ３のソースに接続されている。

トランジスタＮ１１のドレインはトランジスタＮ４、Ｎ５のバックゲートに接続され、そのソースはトランジスタＮ１２のドレインに接続されている。トランジスタＮ１２のソースは、グランド線８に接続されている。つまり、トランジスタＮ１１、Ｎ１２は、カスケード接続されている。トランジスタＮ１１、Ｎ１２のゲートには、信号ＴＸ＿ＥＮが与えられている。これにより、トランジスタＮ１１、Ｎ１２は、送信期間にはオンされるとともに、受信期間にはオフされる。

上記構成では、カスケード接続されたトランジスタＮ１１、Ｎ１２は、トランジスタＮ４、Ｎ５のバックゲートと、回路の基準電位であるＧＮＤが供給されるノードであるグランド線８との間に接続された第２スイッチとして機能する。また、上記構成では、第２スイッチとして機能するトランジスタＮ１１、Ｎ１２は、送信期間にはオンされるとともに、受信期間にはオフされるようになっている。

上記構成によれば、送信期間、出力用トランジスタとして機能するトランジスタＮ２、Ｎ３のバックゲートは、そのソースに接続される。なお、トランジスタＮ２、Ｎ３のバックゲートは、そのソースと同様の電位を有するノードに接続するような構成とすることもできる。また、上記構成によれば、送信期間、短絡用トランジスタとして機能するトランジスタＮ４、Ｎ５のバックゲートは、グランド線８に接続される。このように、上記構成によれば、トランジスタＮ２、Ｎ３およびトランジスタＮ４、Ｎ５の各バックゲートは、互いに異なる箇所に接続されている。

第２実施形態の差動送信回路１１では、トランジスタＰ２、Ｐ３およびトランジスタＰ４、Ｐ５の各バックゲートが共通になっているとともに、トランジスタＮ２、Ｎ３およびトランジスタＮ４、Ｎ５の各バックゲートが共通になっていたが、このような構成では、次のような問題が生じる可能性がある。以下、このような問題について、トランジスタＰ２～Ｐ５側、つまりＰチャネル型ＭＯＳＦＥＴ側を例に説明する。なお、トランジスタＮ２～Ｎ５側、つまりＮチャネル型ＭＯＳＦＥＴ側についても同様の問題が生じる。

すなわち、第２実施形態の構成では、差動送信回路１１が通常動作する送信期間、トランジスタＮ１０がオンされることにより、トランジスタＮ２、Ｎ３およびトランジスタＮ４、Ｎ５の各バックゲートは、トランジスタＮ２、Ｎ３のソースに短絡される。ここで、駆動信号ＰＯＳ＿Ｈおよび駆動信号ＮＥＧ＿Ｈのうちの一方がＨレベルになると、トランジスタＮ２、Ｎ３のソースの電位が上昇し、それに伴いトランジスタＮ２、Ｎ３のバックゲートの電位も上昇する。これにより、トランジスタＮ２、Ｎ３のバックゲートからトランジスタＮ４、Ｎ５のドレインへと流れ込むリーク電流が生じるおそれがある。

そこで、本実施形態の差動送信回路２１では、トランジスタＰ２、Ｐ３およびトランジスタＰ４、Ｐ５の各バックゲートが互いに異なる箇所に接続されているとともに、トランジスタＮ２、Ｎ３およびトランジスタＮ４、Ｎ５の各バックゲートが互いに異なる箇所に接続されている。上記構成では、受信期間、トランジスタＰ４、Ｐ５のバックゲートがダイオードＤ２を通して抵抗Ｒｐ２でバイアスされるとともに、トランジスタＮ４、Ｎ５のバックゲートがダイオードＤ１を通して抵抗Ｒｎ２でバイアスされる。また、上記構成では、送信期間、トランジスタＰ４、Ｐ５のバックゲートがオンされたトランジスタＰ１１、Ｐ１２を通して電源電圧Ｖｃｃにバイアスされるとともに、トランジスタＮ４、Ｎ５のバックゲートがオンされたトランジスタＮ１１、Ｎ１２を通してＧＮＤにバイアスされる。このような構成によれば、上述したリーク電流の発生を抑制することができる。

（第４実施形態）
以下、第２実施形態に対して差動送信回路の具体的な構成が変更された第４実施形態について図１０を参照して説明する。
図１０に示すように、本実施形態の差動送信回路３１は、図７に示した第２実施形態の差動送信１１に対し、スイッチ回路ＳＷ１ｐ、ＳＷ２ｐ、ＳＷ１ｎ、ＳＷ２ｎに代えてスイッチ回路ＳＷ３１ｐ、ＳＷ３２ｐ、ＳＷ３１ｎ、ＳＷ３２ｎを備えている点などが異なる。

スイッチ回路ＳＷ３１ｐは、スイッチ回路ＳＷ１ｐに対し、ＮＡＮＤ回路３２およびＮＯＲ回路３３が追加されている点などが異なっている。この場合、トランジスタＰ６のソースは電源線７に接続され、トランジスタＮ８のソースはグランド線８に接続されている。トランジスタＰ６のゲートには、ＮＡＮＤ回路３２の出力信号が与えられている。トランジスタＮ８のゲートには、ＮＯＲ回路３３の出力信号が与えられている。

ＮＡＮＤ回路３２の一方の入力端子には、信号ＴＸ＿ＥＮが与えられており、その他方の入力端子には、駆動信号ＰＯＳ＿Ｌが与えられている。ＮＯＲ回路３３の一方の入力端子には、信号ＴＸ＿ＥＮｂが与えられており、その他方の入力端子には、駆動信号ＰＯＳ＿Ｌが与えられている。上記構成では、トランジスタＰ６、Ｎ８、ＮＡＮＤ回路３２およびＮＯＲ回路３３は、駆動信号ＰＯＳ＿Ｌを入力して駆動信号ＰＯＳ＿Ｌに応じた信号を出力するものであり且つ出力状態をハイインピーダンス状態に設定可能な３ステートバッファとして機能する。この場合、このような３ステートバッファとして機能するトランジスタＰ６、Ｎ８、ＮＡＮＤ回路３２およびＮＯＲ回路３３により、遮断部として機能するスイッチＳ１が構成されている。

スイッチ回路ＳＷ３２ｐは、スイッチ回路ＳＷ２ｐに対し、ＮＡＮＤ回路３４およびＮＯＲ回路３５が追加されている点などが異なっている。この場合、トランジスタＰ７のソースは電源線７に接続され、トランジスタＮ９のソースはグランド線８に接続されている。トランジスタＰ７のゲートには、ＮＡＮＤ回路３４の出力信号が与えられている。トランジスタＮ９のゲートには、ＮＯＲ回路３５の出力信号が与えられている。

ＮＡＮＤ回路３４の一方の入力端子には、信号ＴＸ＿ＥＮが与えられており、その他方の入力端子には、駆動信号ＮＥＧ＿Ｌが与えられている。ＮＯＲ回路３５の一方の入力端子には、信号ＴＸ＿ＥＮｂが与えられており、その他方の入力端子には、駆動信号ＮＥＧ＿Ｌが与えられている。上記構成では、トランジスタＰ７、Ｎ９、ＮＡＮＤ回路３４およびＮＯＲ回路３５は、駆動信号ＮＥＧ＿Ｌを入力して駆動信号ＮＥＧ＿Ｌに応じた信号を出力するものであり且つ出力状態をハイインピーダンス状態に設定可能な３ステートバッファとして機能する。この場合、このような３ステートバッファとして機能するトランジスタＰ７、Ｎ９、ＮＡＮＤ回路３４およびＮＯＲ回路３５により、遮断部として機能するスイッチＳ３が構成されている。

スイッチ回路ＳＷ３１ｎは、スイッチ回路ＳＷ１ｎに対し、ＮＡＮＤ回路３６およびＮＯＲ回路３７が追加されている点などが異なっている。この場合、トランジスタＰ８のソースは電源線７に接続され、トランジスタＮ６のソースはグランド線８に接続されている。トランジスタＰ８のゲートには、ＮＡＮＤ回路３６の出力信号が与えられている。トランジスタＮ６のゲートには、ＮＯＲ回路３７の出力信号が与えられている。

ＮＡＮＤ回路３６の一方の入力端子には、信号ＴＸ＿ＥＮが与えられており、その他方の入力端子には、駆動信号ＮＥＧ＿Ｈが与えられている。ＮＯＲ回路３７の一方の入力端子には、信号ＴＸ＿ＥＮｂが与えられており、その他方の入力端子には、駆動信号ＮＥＧ＿Ｈが与えられている。上記構成では、トランジスタＰ８、Ｎ６、ＮＡＮＤ回路３６およびＮＯＲ回路３７は、駆動信号ＮＥＧ＿Ｈを入力して駆動信号ＮＥＧ＿Ｈに応じた信号を出力するものであり且つ出力状態をハイインピーダンス状態に設定可能な３ステートバッファとして機能する。この場合、このような３ステートバッファとして機能するトランジスタＰ８、Ｎ６、ＮＡＮＤ回路３６およびＮＯＲ回路３７により、遮断部として機能するスイッチＳ５が構成されている。

スイッチ回路ＳＷ３２ｎは、スイッチ回路ＳＷ２ｎに対し、ＮＡＮＤ回路３８およびＮＯＲ回路３９が追加されている点などが異なっている。この場合、トランジスタＰ９のソースは電源線７に接続され、トランジスタＮ７のソースはグランド線８に接続されている。トランジスタＰ９のゲートには、ＮＡＮＤ回路３８の出力信号が与えられている。トランジスタＮ７のゲートには、ＮＯＲ回路３９の出力信号が与えられている。

ＮＡＮＤ回路３８の一方の入力端子には、信号ＴＸ＿ＥＮが与えられており、その他方の入力端子には、駆動信号ＰＯＳ＿Ｈが与えられている。ＮＯＲ回路３９の一方の入力端子には、信号ＴＸ＿ＥＮｂが与えられており、その他方の入力端子には、駆動信号ＰＯＳ＿Ｈが与えられている。上記構成では、トランジスタＰ９、Ｎ７、ＮＡＮＤ回路３８およびＮＯＲ回路３９は、駆動信号ＰＯＳ＿Ｈを入力して駆動信号ＰＯＳ＿Ｈに応じた信号を出力するものであり且つ出力状態をハイインピーダンス状態に設定可能な３ステートバッファとして機能する。この場合、このような３ステートバッファとして機能するトランジスタＰ９、Ｎ７、ＮＡＮＤ回路３８およびＮＯＲ回路３９により、遮断部として機能するスイッチＳ７が構成されている。

以上説明した本実施形態の差動送信回路３１によっても、受信期間、トランジスタＰ２、Ｐ３、Ｎ２、Ｎ３のゲートをハイインピーダンスとすることができる。したがって、本実施形態によっても、上記各実施形態と同様の効果、つまり出力のダイナミックレンジを狭めることなく、受信期間におけるクランプレベルを拡大することができるという効果が得られる。

（第５実施形態）
以下、第２実施形態に対して差動送信回路の具体的な構成が変更された第５実施形態について図１１を参照して説明する。
図１１に示すように、本実施形態の差動送信回路４１は、図７に示した第２実施形態の差動送信回路１１に対し、Ｐチャネル型ＭＯＳＦＥＴであるトランジスタＰ１３、Ｐ１４およびＮチャネル型ＭＯＳＦＥＴであるトランジスタＮ１３、Ｎ１４が追加されている点、スイッチ回路ＳＷ１ｐ、ＳＷ２ｐ、ＳＷ１ｎ、ＳＷ２ｎに代えてスイッチ回路ＳＷ４１ｐ、ＳＷ４２ｐ、ＳＷ４１ｎ、ＳＷ４２ｎを備えている点などが異なる。

トランジスタＰ１３のソースは、トランジスタＰ２のドレインに接続され、そのドレインはノードＮｐに接続されている。トランジスタＰ１３のゲートには、信号ＴＸ＿ＥＮｂが与えられている。トランジスタＰ１４のソースは、トランジスタＰ３のドレインに接続され、そのドレインはノードＮｎに接続されている。トランジスタＰ１４のゲートには、信号ＴＸ＿ＥＮｂが与えられている。

トランジスタＮ１３のソースは、トランジスタＮ２のドレインに接続され、そのドレインはノードＮｐに接続されている。トランジスタＮ１３のゲートには、信号ＴＸ＿ＥＮが与えられている。トランジスタＮ１４のソースは、トランジスタＮ３のドレインに接続され、そのドレインはノードＮｎに接続されている。トランジスタＮ１４のゲートには、信号ＴＸ＿ＥＮが与えられている。

このように、上記構成において、トランジスタＰ１３、Ｐ１４、Ｎ１３、Ｎ１４は、出力用トランジスタとして機能するトランジスタＰ２、Ｐ３、Ｎ２、Ｎ３のドレインと差動伝送路２との間に直列に介在するように設けられたスイッチング素子の一例となっている。この場合、トランジスタＰ１３、Ｐ１４、Ｎ１３、Ｎ１４としては、回路の電源電圧Ｖｃｃよりも高い耐圧を有する高耐圧素子が用いられている。

スイッチ回路ＳＷ４１ｐは、スイッチ回路ＳＷ１ｐに対し、トランジスタＰ６、Ｎ８に代えてトランジスタＰ４６、Ｎ４８を備えている点などが異なっている。Ｐチャネル型ＭＯＳＦＥＴであるトランジスタＰ４６およＮチャネル型ＭＯＳＦＥＴであるトランジスタＮ４８は、トランジスタＰ６、Ｎ８と同様に接続されており、駆動信号ＰＯＳ＿Ｌの供給経路に直列に介在するように設けられたアナログスイッチとして構成されている。この場合、トランジスタＰ４６、Ｎ４８からなるアナログスイッチによりスイッチＳ１が構成されている。トランジスタＰ４６、Ｎ４８としては、回路の電源電圧Ｖｃｃよりも高い耐圧を有する高耐圧素子が用いられている。

スイッチ回路ＳＷ４２ｐは、スイッチ回路ＳＷ２ｐに対し、トランジスタＰ７、Ｎ９に代えてトランジスタＰ４７、Ｎ４９を備えている点などが異なっている。Ｐチャネル型ＭＯＳＦＥＴであるトランジスタＰ４７およＮチャネル型ＭＯＳＦＥＴであるトランジスタＮ４９は、トランジスタＰ７、Ｎ９と同様に接続されており、駆動信号ＮＥＧ＿Ｌの供給経路に直列に介在するように設けられたアナログスイッチとして構成されている。この場合、トランジスタＰ４７、Ｎ４９からなるアナログスイッチによりスイッチＳ３が構成されている。トランジスタＰ４７、Ｎ４９としては、回路の電源電圧Ｖｃｃよりも高い耐圧を有する高耐圧素子が用いられている。

スイッチ回路ＳＷ４１ｎは、スイッチ回路ＳＷ１ｎに対し、トランジスタＰ８、Ｎ６に代えてトランジスタＰ４８、Ｎ４６を備えている点などが異なっている。Ｐチャネル型ＭＯＳＦＥＴであるトランジスタＰ４８およＮチャネル型ＭＯＳＦＥＴであるトランジスタＮ４６は、トランジスタＰ８、Ｎ６と同様に接続されており、駆動信号ＮＥＧ＿Ｈの供給経路に直列に介在するように設けられたアナログスイッチとして構成されている。この場合、トランジスタＰ４８、Ｎ４６からなるアナログスイッチによりスイッチＳ５が構成されている。トランジスタＰ４８、Ｎ４６としては、回路の電源電圧Ｖｃｃよりも高い耐圧を有する高耐圧素子が用いられている。

スイッチ回路ＳＷ４２ｎは、スイッチ回路ＳＷ２ｎに対し、トランジスタＰ９、Ｎ７に代えてトランジスタＰ４９、Ｎ４７を備えている点などが異なっている。Ｐチャネル型ＭＯＳＦＥＴであるトランジスタＰ４９およＮチャネル型ＭＯＳＦＥＴであるトランジスタＮ４７は、トランジスタＰ９、Ｎ７と同様に接続されており、駆動信号ＰＯＳ＿Ｈの供給経路に直列に介在するように設けられたアナログスイッチとして構成されている。この場合、トランジスタＰ４９、Ｎ４７からなるアナログスイッチによりスイッチＳ７が構成されている。トランジスタＰ４９、Ｎ４７としては、回路の電源電圧Ｖｃｃよりも高い耐圧を有する高耐圧素子が用いられている。

以上説明した本実施形態によっても、第２実施形態と同様の効果が得られる。さらに、本実施形態の差動送信回路４１によれば、出力用トランジスタとして機能するトランジスタＰ２、Ｐ３、Ｎ２、Ｎ３のドレインと差動伝送路２との間に直列に介在するように高耐圧素子であるトランジスタＰ１３、Ｐ１４、Ｎ１３、Ｎ１４が設けられているため、出力用トランジスタのゲート・ドレイン間の耐圧が不足する場合でも、その耐圧不足に伴い生じる問題の発生を回避することができる。

また、差動送信回路４１では、スイッチＳ１、Ｓ３、Ｓ５、Ｓ７を構成する各トランジスタとして高耐圧素子が用いられていることから、差動伝送路２の電位がＧＮＤレベル以下になった場合または差動伝送路２の電位が電源電圧Ｖｃｃ以上になった場合でも、各トランジスタのゲート・ドレイン間の耐圧不足に伴い生じる問題の発生を回避することができる。なお、この場合、トランジスタＰ６、Ｐ７、Ｎ６、Ｎ７については、高耐圧素子を用いる必要はないものの、アナログスイッチとしての特性を揃えるため、トランジスタＮ８、Ｎ９、Ｐ８、Ｐ９と同様の高耐圧素子を用いるようにしている。

（第６実施形態）
以下、第４実施形態に対して差動送信回路の具体的な構成が変更された第６実施形態について図１２を参照して説明する。
図１２に示すように、本実施形態の差動送信回路５１は、図１０に示した第４実施形態の差動送信回路３１に対し、トランジスタＰ１３、Ｐ１４、Ｎ１３、Ｎ１４が追加されている点、スイッチ回路ＳＷ３１ｐ、ＳＷ３２ｐ、ＳＷ３１ｎ、ＳＷ３２ｎに代えてスイッチ回路ＳＷ５１ｐ、ＳＷ５２ｐ、ＳＷ５１ｎ、ＳＷ５２ｎを備えている点などが異なる。トランジスタＰ１３、Ｐ１４、Ｎ１３、Ｎ１４は、第５実施形態において説明したものと同様のものとなっている。

スイッチ回路ＳＷ５１ｐは、スイッチ回路ＳＷ３１ｐに対し、トランジスタＰ６、Ｎ８に代えてトランジスタＰ４６、Ｎ４８を備えている点などが異なっている。トランジスタＰ４６、Ｎ４８は、第５実施形態において説明したものと同様のものとなっている。スイッチ回路ＳＷ５２ｐは、スイッチ回路ＳＷ３２ｐに対し、トランジスタＰ７、Ｎ９に代えてトランジスタＰ４７、Ｎ４９を備えている点などが異なっている。トランジスタＰ４７、Ｎ４９は、第５実施形態において説明したものと同様のものとなっている。

スイッチ回路ＳＷ５１ｎは、スイッチ回路ＳＷ３１ｎに対し、トランジスタＰ８、Ｎ６に代えてトランジスタＰ４８、Ｎ４６を備えている点などが異なっている。トランジスタＰ４８、Ｎ４６は、第５実施形態において説明したものと同様のものとなっている。スイッチ回路ＳＷ５２ｎは、スイッチ回路ＳＷ３２ｎに対し、トランジスタＰ９、Ｎ７に代えてトランジスタＰ４９、Ｎ４７を備えている点などが異なっている。トランジスタＰ４９、Ｎ４７は、第５実施形態において説明したものと同様のものとなっている。

以上説明した本実施形態によっても、第４実施形態と同様の効果が得られる。さらに、本実施形態の差動送信回路５１によれば、出力用トランジスタとして機能するトランジスタＰ２、Ｐ３、Ｎ２、Ｎ３のドレインと差動伝送路２との間に直列に介在するように高耐圧素子であるトランジスタＰ１３、Ｐ１４、Ｎ１３、Ｎ１４が設けられているため、出力用トランジスタのゲート・ドレイン間の耐圧が不足する場合でも、その耐圧不足に伴い生じる問題の発生を回避することができる。

また、差動送信回路５１では、スイッチＳ１、Ｓ３、Ｓ５、Ｓ７を構成する各トランジスタとして高耐圧素子が用いられていることから、差動伝送路２の電位がＧＮＤレベル以下になった場合または差動伝送路２の電位が電源電圧Ｖｃｃ以上になった場合でも、各トランジスタのゲート・ドレイン間の耐圧不足に伴い生じる問題の発生を回避することができる。なお、この場合、トランジスタＰ６、Ｐ７、Ｎ６、Ｎ７については、高耐圧素子を用いる必要はないものの、インバータ回路としての特性を揃えるため、トランジスタＮ８、Ｎ９、Ｐ８、Ｐ９と同様の高耐圧素子を用いるようにしている。

（その他の実施形態）
なお、本発明は上記し且つ図面に記載した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で任意に変形、組み合わせ、あるいは拡張することができる。
上記各実施形態で示した数値などは例示であり、それに限定されるものではない。
本発明は、車載用途、産業機器向けなどに適用することができる通信装置１において用いられる差動送信回路３などに限らず、差動伝送路を介して双方向通信を行う通信装置において用いられる差動送信回路全般に適用することができる。

本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

１…通信装置、２…差動伝送路、３、１１、２１、３１、４１、５１…差動送信回路、４…差動受信回路、６…信号生成部、Ｄ１、Ｄ２…ダイオード、Ｎ２、Ｎ３…トランジスタ、Ｎ４、Ｎ５…トランジスタ、Ｎ１１、Ｎ１２…トランジスタ、Ｎ１３、Ｎ１４…トランジスタ、Ｐ２、Ｐ３…トランジスタ、Ｐ４、Ｐ５…トランジスタ、Ｐ１１、Ｐ１２…トランジスタ、Ｐ１３、Ｐ１４…トランジスタ、Ｒｐ１、Ｒｎ１…抵抗、Ｒｐ２、Ｒｎ２…抵抗、Ｓ１、Ｓ３、Ｓ５、Ｓ７…スイッチ、Ｓ９、Ｓ１０…スイッチ。

Claims (7)

1. 差動伝送路（２）を介して双方向通信を行う通信装置（１）において用いられる差動送信回路（３、１１、２１、３１、４１、５１）であって、
   前記通信装置により送信動作が行われる送信期間に駆動信号に応じてオンオフされる複数のＭＯＳＦＥＴである出力用トランジスタ（Ｐ２、Ｐ３、Ｎ２、Ｎ３）と、
   前記駆動信号を生成して出力する信号生成部（６）と、
   前記出力用トランジスタのゲートおよびドレイン間に接続されたＭＯＳＦＥＴである短絡用トランジスタ（Ｐ４、Ｐ５、Ｎ４、Ｎ５）と、
   前記信号生成部から前記出力用トランジスタのゲートへと至る前記駆動信号の供給経路を遮断することができる遮断部（Ｓ１、Ｓ３、Ｓ５、Ｓ７）と、
   を備え、
   前記遮断部は、前記通信装置により受信動作が行われる受信期間には前記駆動信号の供給経路を遮断するようになっている差動送信回路。
2. 前記遮断部は、前記駆動信号の供給経路に直列に介在するように設けられたアナログスイッチにより構成されている請求項１に記載の差動送信回路。
3. 前記遮断部は、前記駆動信号を入力して前記駆動信号に応じた信号を出力するものであり且つ出力状態をハイインピーダンス状態に設定可能な３ステートバッファにより構成されている請求項１に記載の差動送信回路。
4. 前記出力用トランジスタのバックゲートおよびソース間に接続された第１抵抗（Ｒｐ１、Ｒｎ１）と、
   前記第１抵抗の端子間に接続された第１スイッチ（Ｓ９、Ｓ１０）と、
   を備え、
   前記第１スイッチは、前記送信期間にはオンされるとともに、前記受信期間にはオフされるようになっている請求項１から３のいずれか一項に記載の差動送信回路。
5. 前記出力用トランジスタおよび前記短絡用トランジスタの各バックゲートは、互いに異なる箇所に接続されている請求項４に記載の差動送信回路。
6. 前記出力用トランジスタのバックゲートは、そのソースまたは前記ソースと同様の電位を有するノードに接続され、
   前記短絡用トランジスタのバックゲートは、ダイオード（Ｄ１、Ｄ２）およびバイアス用の第２抵抗（Ｒｐ２、Ｒｎ２）を介して前記出力用トランジスタのソースに接続され、
   さらに、前記短絡用トランジスタのバックゲートと、回路の電源電圧または回路の基準電位が供給されるノードとの間に接続された第２スイッチ（Ｐ１１、Ｐ１２、Ｎ１１、Ｎ１２）を備え、
   前記第２スイッチは、前記送信期間にはオンされるとともに、前記受信期間にはオフされるようになっている請求項５に記載の差動送信回路。
7. さらに、前記出力用トランジスタのドレインと前記差動伝送路との間に直列に介在するように設けられたスイッチング素子（Ｐ１３、Ｐ１４、Ｎ１３、Ｎ１４）を備え、
   前記スイッチング素子は、回路の電源電圧よりも高い耐圧を有する高耐圧素子であり、
   前記遮断部は、回路の電源電圧よりも高い耐圧を有する高耐圧素子により構成されている請求項１から６のいずれか一項に記載の差動送信回路。

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