[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP2022536136A - メモリセルバイアシング技法 - Google Patents

メモリセルバイアシング技法 Download PDF

Info

Publication number
JP2022536136A
JP2022536136A JP2021573145A JP2021573145A JP2022536136A JP 2022536136 A JP2022536136 A JP 2022536136A JP 2021573145 A JP2021573145 A JP 2021573145A JP 2021573145 A JP2021573145 A JP 2021573145A JP 2022536136 A JP2022536136 A JP 2022536136A
Authority
JP
Japan
Prior art keywords
voltage
memory cell
during
applying
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2021573145A
Other languages
English (en)
Inventor
アンジェロ ビスコンティ
ジョルジオ セルバッリ
アンドレア ロカテッリ
Original Assignee
マイクロン テクノロジー，インク．
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by マイクロン テクノロジー，インク． filed Critical マイクロン テクノロジー，インク．
Publication of JP2022536136A publication Critical patent/JP2022536136A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G11C5/146—Substrate bias generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/221—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using ferroelectric capacitors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2253—Address circuits or decoders
    • G11C11/2255—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2253—Address circuits or decoders
    • G11C11/2257—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2259—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2273—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2275—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/14—Dummy cell management; Sense reference voltage generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2293—Timing circuits or methods

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Abstract

メモリセルバイアシング技法のための方法、システム、およびデバイスが説明される。メモリセルは、アクセス動作のアクセスフェーズ中にアクセスできる。アクセスフェーズのプリチャージフェーズが開始されてよい。メモリセルは、プリチャージフェーズの後、電圧（例えば、非ゼロ電圧）にバイアスできる。いくつかの実施例では、ワード線がバイアス解除され、メモリセルがディジット線から絶縁されるとき、メモリセルは、電圧にバイアスされてよい。

Description

クロスリファレンス
本特許出願は、２０１９年６月１４日に出願された、「ＭＥＭＯＲＹ ＣＥＬＬ ＢＩＡＳＩＮＧ ＴＥＣＨＮＩＱＵＥＳ」という名称の、Ｖｉｓｃｏｎｔｉらによる米国特許出願第１６／４４１，７６３号の優先権を主張するものであり、米国特許出願第１６／４４１，７６３号は、本発明の譲受人に譲渡され、その全体は本明細書に参照により明示的に組み入れられる。
以下は、一般に、メモリアレイを動作させることに関し、より詳細には、メモリセルバイアシング技法に関する。
メモリデバイスは、コンピュータ、ワイヤレス通信デバイス、カメラ、デジタルディスプレイなどの様々な電子デバイス内に情報を記憶するために、幅広く使用される。情報は、メモリデバイスの異なる状態をプログラミングすることによって記憶される。例えば、バイナリデバイスは、しばしば論理「１」または論理「０」によって示される２つの状態を有する。他のシステムでは、２つより多くの状態を記憶できる。記憶された情報にアクセスするために、電子デバイスの構成要素は、メモリデバイス内に記憶された状態を読み取るかまたは感知することができる。情報を記憶するために、電子デバイスの構成要素は、状態をメモリデバイス内に書き込むかまたはプログラミングすることができる。
磁気ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ、位相変化メモリ（ＰＣＭ）、およびその他を含む、様々なタイプのメモリデバイスが存在する。メモリデバイスは、揮発性または不揮発性であってよい。不揮発性メモリ、例えばＦｅＲＡＭは、外部電源がない場合であっても、延長時間の間、それらの記憶された論理状態を維持することができる。揮発性メモリデバイス、例えばＤＲＡＭは、外部電源によって定期的にリフレッシュされない限り、それらの記憶された状態を経時的に失う可能性がある。ＦｅＲＡＭは、揮発性メモリと類似のデバイスアーキテクチャを使用してよいが、記憶デバイスとしての強誘電体キャパシタの使用により不揮発性の性質を有してよい。したがって、ＦｅＲＡＭデバイスは、他の不揮発性メモリデバイスおよび揮発性メモリデバイスと比較して性能を改善することがある。
メモリデバイスを改善することは、一般的に、様々なメトリクスの中でもとりわけ、メモリセル密度を増加させること、読み出し／書き込み速度を増加させること、信頼性を増加させること、またはデータ保持を増加させることを含んでよい。いくつかの場合、メモリセルのアクセス動作間に遅延があることがある。各アクセス動作は、メモリセルサイクルの実施例であってよい。各メモリセルサイクル間の遅延は、セル電圧降下を誘発し、メモリセル疲労を増加させることによって、メモリセルサイクリングの信頼性を劣化させ得る。そのような状況は、メモリセルの性能を劣化させ、それによって、メモリセルの記憶能力を減少させ得る。
本明細書で開示される実施例によるメモリセルバイアシング技法をサポートするメモリダイの一実施例を示す図である。 本明細書で開示される実施例によるメモリセルバイアシング技法をサポートするメモリセルに関する例示的なヒステリシスプロットである。 本明細書で開示される実施例によるメモリセルバイアシング技法をサポートするメモリセルに関する例示的なヒステリシスプロットである。 本明細書で開示される実施例によるメモリセルバイアシング技法をサポートするタイミング図である。 本明細書で開示される実施例によるそのメモリセルバイアシング技法、メモリセルに関する例示的な電圧プロットである。 本明細書で開示される実施例によるメモリセルバイアシング技法をサポートするメモリコントローラのブロック図である。 本明細書で開示される実施例によるメモリセルバイアシング技法をサポートする１つまたは複数の方法を示す図である。 本明細書で開示される実施例によるメモリセルバイアシング技法をサポートする１つまたは複数の方法を示す図である。 本明細書で開示される実施例によるメモリセルバイアシング技法をサポートする１つまたは複数の方法を示す図である。
メモリデバイスのいくつかのアクセス動作では、アクセス線が（例えば、ゼロ値に）バイアスされる場合、アクセス動作のパルス間に遅延が存在することがある。経時的に、メモリセルをゼロ状態などの状態に繰り返し戻すことは、メモリセル疲労を増加させることによってメモリセルの性能を劣化させ得る。いくつかの場合、メモリセル材料が分解し、このことが、メモリセルがデータを記憶する能力を低下させ、メモリセルサイクル中に動作を減少させ得る。
アクセス動作のいくつかの期間中に非ゼロ電圧などの電圧にメモリセルをバイアスすることによってメモリセルの性能を改善するための技法は、本明細書において説明される。例えば、メモリセルは、アクセス動作のアクセスフェーズ中にアクセスされることがある。アクセス動作のプリチャージフェーズが開始された後、メモリセルは、第１の電圧にバイアスされ得る。メモリセルは、メモリセルのディジット線およびプレート線に電圧を印加することによって、第１の電圧にバイアスできる。次いで、メモリセルは、プリチャージパルスが印加された後、第１の電圧よりも小さい第２の電圧にバイアスできる。例えば、第２の電圧は、メモリセルのディジット線およびプレート線に印加されることがある。メモリセルは、メモリセルが第２の電圧でバイアスされる間、ディジット線から絶縁され、それによって、遅延中にメモリセルが低バイアス下のままであることを可能にし得る。ある時間の期間の後、メモリセルは、メモリセルまたはセレクタデバイス漏洩（例えば、セル容量の放電）によりゼロ電圧に放電されることがある。
いくつかの場合、プリチャージフェーズ中にメモリセルに印加される第２の電圧の値は、メモリセルの状態に基づいてよい。例えば、ディジット線に印加される第２の電圧の値は、状態が第１の状態（例えば、論理０）であるとき、プレート線に印加される第２の電圧の値よりも小さくてよい。他の実施例では、ディジット線に印加される第２の電圧の値は、状態が第２の状態（例えば、論理１）であるとき、プレート線に印加される第２の電圧の値よりも大きくてよい。そのような場合、メモリセルに印加される第２の電圧（例えば、低バイアス）は、メモリセル材料の分解を防止し、それによって、メモリセルサイクル中にメモリセルがデータを記憶し、動作を増加させる能力を増加させ得る。
本開示の特徴は、図１を参照して説明されるメモリシステムおよびメモリダイの文脈で最初に説明される。本開示の特徴は、図２Ａ～図４を参照して説明されるメモリセルバイアシング技法の文脈で説明される。本開示のこれらおよび他の特徴は、図５～図９を参照して説明されるメモリセルバイアシング技法に関連する装置図およびフローチャートによってさらに示され、これらを参照して説明される。
図１は、本明細書で開示される実施例によるメモリダイ１００の実施例を示す。いくつかの場合、メモリダイ１００は、メモリチップ、メモリデバイス、または電子メモリ装置と呼ばれことがある。メモリダイ１００は、異なる論理状態を記憶するようにプログラム可能な１つまたは複数のメモリセル１０５を含んでよい。各メモリセル１０５は、２つまたはそれ以上の状態を記憶するようにプログラム可能であってよい。例えば、メモリセル１０５は、一度に１ビットのデジタル論理（例えば、論理０および論理１）を記憶するように構成されてよい。いくつかの場合、単一のメモリセル１０５（例えば、マルチレベルメモリセル）は、一度に１ビットより多くのディジット論理（例えば、論理００、論理０１、論理１０、または論理１１）を記憶するように構成されてよい。
メモリセル１０５は、デジタルデータを表す状態（例えば、分極状態または誘電電荷）を記憶し得る。ＦｅＲＡＭアーキテクチャでは、メモリセル１０５は、プログラム可能な状態を表す電荷および／または分極を記憶するための強誘電体材料を含むキャパシタを含むことができる。ＤＲＡＭアーキテクチャでは、メモリセル１０５は、プログラム可能な状態を表す電荷を記憶するための誘電材料を含むキャパシタを含むことができる。
読み出しおよび書き込みなどの動作は、ワード線１１０、ディジット線１１５、および／またはプレート線１２０などのアクセス線を活動化または選択することによって、メモリセル１０５上で実行することができる。いくつかの場合、ディジット線１１５はビット線とも呼ばれることがある。アクセス線、ワード線、ディジット線、プレート線、またはそれらの類似物への言及は、理解または動作の損失なしに交換可能である。ワード線１１０、ディジット線１１５、またはプレート線１２０を活動化または選択することは、それぞれの線に電圧を印加することを含んでよい。
メモリダイ１００は、格子状パターンに配置されたアクセス線（例えば、ワード線１１０、ディジット線１１５、およびプレート線１２０）を含んでよい。メモリセル１０５は、ワード線１１０、ディジット線１１５、および／またはプレート線１２０の交点に位置決めされてよい。ワード線１１０、ディジット線１１５、およびプレート線１２０をバイアスすること（例えば、ワード線１１０、ディジット線１１５、またはプレート線１２０に電圧を印加すること）によって、それらの交点で単一のメモリセル１０５にアクセスすることができる。
メモリセル１０５にアクセスすることは、行デコーダ１２５、列デコーダ１３０、およびプレートドライバ１３５を介して制御されてよい。例えば、行デコーダ１２５は、ローカルメモリコントローラ１６５から行アドレスを受信し、受信した行アドレスに基づいてワード線１１０を活動化してよい。列デコーダ１３０は、ローカルメモリコントローラ１６５から列アドレスを受信し、受信した列アドレスに基づいてディジット線１１５を活動化する。プレートドライバ１３５は、ローカルメモリコントローラ１６５からプレートアドレスを受信することができ、受信したプレートアドレスに基づいてプレート線１２０を活動化する。例えば、メモリダイ１００は、ＷＬ＿１からＷＬ＿Ｍと標示された複数のワード線１１０、ＤＬ＿１からＤＬ＿Ｎと標示された複数のディジット線１１５、およびＰＬ＿１からＰＬ＿Ｐと標示された複数のプレート線を含むことができ、Ｍ、Ｎ、およびＰはメモリアレイのサイズに依存する。したがって、ワード線１１０、ディジット線１１５、およびプレート線１２０、例えば、ＷＬ＿１、ＤＬ＿３、およびＰＬ＿１を活動化することによって、それらの交点でメモリセル１０５にアクセスすることができる。２次元または３次元のいずれの構成においても、ワード線１１０とディジット線１１５の交点は、メモリセル１０５のアドレスと呼ばれることがある。いくつかの場合、ワード線１１０、ディジット線１１５、およびプレート線１２０の交点は、メモリセル１０５のアドレスと呼ばれることがある。
いくつかの場合、プリチャージフェーズ中にメモリセル１０５が低バイアス下にあるとき、アクセス動作は、オープンページアクセス動作（ｏｐｅｎ－ｐａｇｅ ａｃｃｅｓｓ ｏｐｅｒａｔｉｏｎ）であってもよいし、クローズページアクセス動作（ｃｌｏｓｅ－ｐａｇｅ ａｃｃｅｓｓ ｏｐｅｒａｔｉｏｎ）であってもよい。例えば、ローカルメモリコントローラ１６５は、オープンページアクセス動作に基づいてメモリセル１０５を備えるメモリセルの行を活動化することがある。他の実施例では、ローカルメモリコントローラ１６５は、クローズページアクセス動作に基づいて、メモリセル１０５を備えるメモリセルの行を非活動化することがある。いくつかの場合、メモリセル１０５は、ホストデバイスから、メモリセル１０５上でアクセス動作を実行するアクセスコマンドを受信することがある。そのような場合、メモリセル１０５は、コマンドを受信することに基づいてアクセスされてよい。
メモリセル１０５は、キャパシタ１４０などの論理記憶構成要素と、スイッチング構成要素１４５とを含んでよい。キャパシタ１４０は、強誘電体キャパシタの実施例であってよい。キャパシタ１４０の第１のノードはスイッチング構成要素１４５と結合されてよく、キャパシタ１４０の第２のノードはプレート線１２０と結合されてよい。スイッチング構成要素１４５は、トランジスタまたは２つの構成要素間の電子通信を選択的に確立もしくは確立解除する他の任意のタイプのスイッチバイスの実施例であってよい。メモリセル１０５は、強誘電体メモリセルであってよい。
メモリセル１０５を選択または選択解除することは、スイッチング構成要素１４５を活動化または非活動化することによって達成され得る。キャパシタ１４０は、スイッチング構成要素１４５を使用してディジット線１１５と電子通信し得る。例えば、キャパシタ１４０は、スイッチング構成要素１４５が非活動化されたとき、ディジット線１１５から絶縁されることがあり、キャパシタ１４０は、スイッチング構成要素１４５が活動化されたとき、ディジット線１１５と結合されることがある。いくつかの場合、スイッチング構成要素１４５はトランジスタを含み、その動作は、電圧をトランジスタゲートに印加することによって制御され、トランジスタゲートとトランジスタソースとの間の電圧差は、トランジスタの閾値電圧よりも大きいまたは小さい。いくつかの場合、スイッチング構成要素１４５は、ｐ型トランジスタであってもよいし、ｎ型トランジスタであってもよい。ワード線１１０は、スイッチング構成要素１４５のゲートと電子通信することができ、電圧がワード線１１０に印加されたことに基づいてスイッチング構成要素１４５を活動化／非活動化し得る。
ワード線１１０は、メモリセル１０５上でアクセス動作を実行するために使用されるメモリセル１０５と電子通信する、導電線であってよい。いくつかのアーキテクチャにおいて、ワード線１１０は、メモリセル１０５のスイッチング構成要素１４５のゲートと電子通信することができ、メモリセルのスイッチング構成要素１４５を制御するように構成され得る。いくつかのアーキテクチャにおいて、ワード線１１０は、メモリセル１０５のキャパシタのノードと電子通信することができ、メモリセル１０５は、スイッチング構成要素を含まないことがある。
ディジット線１１５は、メモリセル１０５を感知構成要素１５０と接続する、導電線とすることができる。いくつかのアーキテクチャにおいて、メモリセル１０５は、アクセス動作の一部の間に、ディジット線１１５と選択的に結合され得る。例えば、ワード線１１０、およびメモリセル１０５のスイッチング構成要素１４５は、メモリセル１０５のキャパシタ１４０をディジット線１１５と選択して結合するように、および／または、メモリセル１０５のキャパシタ１４０とディジット線１１５を絶縁するように、構成されてよい。いくつかのアーキテクチャにおいて、メモリセル１０５は、ディジット線１１５と電子通信する（例えば、常時）ことがある。いくつかの実施例では、ディジット線１１５に印加される電圧は、メモリセル１０５の状態に基づいてよい。例えば、第１の状態でディジット線１１５に印加される電圧は、第２の状態でディジット線１１５に印加される電圧よりも低くてよい。
プレート線１２０は、メモリセル１０５上でアクセス動作を実行するために使用されるメモリセル１０５と電子通信する、導電線であってよい。プレート線１２０は、キャパシタ１４０のノード（例えば、セル底部）と電子通信することがある。プレート線１２０は、メモリセル１０５のアクセス動作中にキャパシタ１４０をバイアスするためにディジット線１１５と協働するように構成されてよい。いくつかの実施例では、電圧は、プレート線１２０に印加されることがある。そのような場合、プレート線１２０は、復号プレートであってもよいし、固定されたプレートであってもよい。
感知構成要素１５０は、メモリセル１０５のキャパシタ１４０上に記憶された状態（例えば、分極状態または電荷）を決定し、検出された状態に基づいてメモリセル１０５の論理状態を決定するように構成され得る。メモリセル１０５によって記憶された電荷は、場合によっては極端に小さい可能性がある。したがって、感知構成要素１５０は、メモリセル１０５の信号出力を増幅するための、１つまたは複数の感知増幅器を含むことができる。感知増幅器は、読み出し動作の間に、ディジット線１１５の電荷における微細な変化を検出することができ、検出された電荷に基づいて、論理０または論理１のいずれかに対応して信号を生成することができる。読み出し動作中、メモリセル１０５のキャパシタ１４０は、その対応するディジット線１１５に信号を出力する（例えば、電荷を放電する）ことができる。信号は、ディジット線１１５の電圧を変化させることができる。感知構成要素１５０は、ディジット線１１５上のメモリセル１０５から受信された信号を基準信号１５５（例えば、基準電圧）と比較するように構成されてよい。感知構成要素１５０は、この比較に基づいて、メモリセル１０５の記憶される状態を決定することができる。例えば、２値シグナリングでは、ディジット線１１５が、基準信号１５５よりも高い電圧を有する場合、感知構成要素１５０は、メモリセル１０５の記憶された状態が論理１であるものと決定することができ、ディジット線１１５が、基準信号１５５よりも低い電圧を有する場合、感知構成要素１５０は、メモリセル１０５の記憶された状態が論理０であるものと決定することができる。感知構成要素１５０は、信号における差を検出および増幅するための、様々なトランジスタまたは増幅器を含むことができる。メモリセル１０５の検出された論理状態は、感知構成要素１５０の出力として（例えば、入力／出力１６０に）提供されてよく、検出された論理状態を、デバイスメモリコントローラなどのメモリダイ１００を含むメモリデバイスの別の構成要素に（例えば、直接的に、またはローカルメモリコントローラ１６５を使用して）示してよい。場合によっては、感知構成要素１５０は、行デコーダ１２５、列デコーダ１３０、および／またはプレートドライバ１３５と電子通信することがある。
いくつかの場合、感知構成要素１５０は、感知増幅器を含んでよい。感知増幅器の複雑さは、プリチャージフェーズ中に低バイアスがメモリセル１０５に印加されるときに増加し得る。プリチャージフェーズの終了時の低バイアスの存在により、ディジット線１１５およびプレート線１２０の電圧はゼロ電圧でなく、それによって、感知増幅器の複雑さを増加させることがある。バイアスは、メモリアレイの外部から感知増幅器に印加されてよい。そのような場合、感知増幅器は、プリチャージフェーズが開始された後でディジット線１１５およびプレート線１２０に電圧を印加するためにタイミング構成要素を含んでよい。
ローカルメモリコントローラ１６５は、様々な構成要素（例えば、行デコーダ１２５、列デコーダ１３０、プレートドライバ１３５、および感知構成要素１５０）を介して、メモリセル１０５の動作を制御することができる。場合によっては、行デコーダ１２５、列デコーダ１３０、およびプレートドライバ１３５、および感知構成要素１５０のうちの１つまたは複数を、ローカルメモリコントローラ１６５と共同設置することができる。ローカルメモリコントローラ１６５は、１つまたは複数のコマンドおよび／またはデータを外部メモリコントローラから受信し、このコマンドおよび／またはデータを、メモリダイ１００によって使用可能な情報に変換し、メモリダイ１００上で１つまたは複数の動作を実行し、１つまたは複数の動作を実行したことに応答してデータをメモリダイ１００から外部のメモリコントローラ（またはデバイスメモリコントローラ）に通信するように構成されてよい。ローカルメモリコントローラ１６５は、ターゲットワード線１１０、ターゲットディジット線１１５、およびターゲットプレート線１２０を活動化するために、行アドレス信号、列アドレス信号、および／またはプレート線アドレス信号を生成することができる。ローカルメモリコントローラ１６５は、メモリダイ１００の動作中に使用される様々な電圧または電流を、生成および制御することもできる。一般に、本明細書で考察する印加される電圧または電流の振幅、形状、または持続時間は、調節または変更可能であり、メモリダイ１００を動作する際に考察される様々な動作について、異なる可能性がある。
いくつかの場合では、ローカルメモリコントローラ１６５は、メモリダイ１００上でプリチャージ動作を実行するように構成されることがある。プリチャージ動作は、メモリダイ１００の１つまたは複数の構成要素および／またはアクセス線を１つまたは複数の所定の電圧レベルにプリチャージすることを含んでよい。いくつかの例では、メモリセル１０５および／またはメモリダイ１００の一部分は、異なるアクセス動作間にプリチャージされてよい。いくつかの例では、ディジット線１１５および／または他の構成要素は、読み出し動作の前にプリチャージされてよい。いくつかの場合、メモリセル１０５は、プリチャージ動作中に低電圧にバイアスされてよい。そのような場合、メモリセル１０５は、異なるアクセス動作間に低バイアス下のままであってよい。異なるアクセス動作間にメモリセル１０５上で低バイアスを維持することは、メモリセル１０５上の電圧降下を阻止し、メモリセル１０５の読み出しウィンドウを増加させ得る。
いくつかの場合、ローカルメモリコントローラ１６５は、メモリダイ１００の１つまたは複数のメモリセル１０５上で書き込み動作（例えば、プログラミング動作）を実行するように構成されることがある。書き込み動作の間、メモリダイ１００のメモリセル１０５は、望ましい論理状態を記憶するようにプログラミングされてよい。いくつかの場合、単一の書き込み動作の間に、複数のメモリセル１０５がプログラミングされ得る。ローカルメモリコントローラ１６５は、書き込み動作を実行するためのターゲットメモリセル１０５を識別することができる。ローカルメモリコントローラ１６５は、ターゲットメモリセル１０５（例えば、ターゲットメモリセル１０５のアドレス）と電子通信する、ターゲットワード線１１０、ターゲットディジット線１１５、および／またはターゲットプレート線１２０を識別することができる。ローカルメモリコントローラ１６５は、ターゲットメモリセル１０５にアクセスするために、ターゲットワード線１１０、ターゲットディジット線１１５、および／またはターゲットプレート線１２０を活動化する（例えば、ワード線１１０、ディジット線１１５、またはプレート線１２０に電圧を印加する）ことができる。ローカルメモリコントローラ１６５は、メモリセル１０５のキャパシタ１４０に特定の状態を記憶するために、書き込み動作中にディジット線１１５に特定の信号（例えば、電圧）を、プレート線１２０に特定の信号（例えば、電圧）を印加することができ、特定の状態は、所望の論理状態を示す。
いくつかの場合、ローカルメモリコントローラ１６５は、メモリダイ１００の１つまたは複数のメモリセル１０５上で読み出し動作（例えば、感知動作）を実行するように構成され得る。読み出し動作の間、メモリダイ１００のメモリセル１０５に記憶される論理状態が決定されてよい。いくつかの場合、単一の読み出し動作の間に複数のメモリセル１０５が感知され得る。ローカルメモリコントローラ１６５は、読み出し動作を実行するためのターゲットメモリセル１０５を識別することができる。ローカルメモリコントローラ１６５は、ターゲットメモリセル１０５（例えば、ターゲットメモリセル１０５のアドレス）と電子通信する、ターゲットワード線１１０、ターゲットディジット線１１５、および／またはターゲットプレート線１２０を識別することができる。ローカルメモリコントローラ１６５は、ターゲットメモリセル１０５にアクセスするために、ターゲットワード線１１０、ターゲットディジット線１１５、および／またはターゲットプレート線１２０を活動化する（例えば、ワード線１１０、ディジット線１１５、またはプレート線１２０に電圧を印加する）ことができる。ターゲットメモリセル１０５は、アクセス線をバイアスしたことに応答して、感知構成要素１５０に信号を転送することができる。感知構成要素１５０は、信号を増幅し得る。ローカルメモリコントローラ１６５は、感知構成要素１５０を発動し（例えば、感知構成要素をラッチし）、それによって、メモリセル１０５から受信した信号を基準信号１５５と比較することができる。この比較に基づいて、感知構成要素１５０は、メモリセル１０５上に記憶される論理状態を決定することができる。ローカルメモリコントローラ１６５は、メモリセル１０５上に記憶された論理状態を、読み出し動作の一部として外部メモリコントローラ（またはデバイスメモリコントローラ）に通信することができる。いくつかの場合、メモリセル上に記憶される状態は、読み出し動作の一部として識別され得る。そのような場合、プリチャージフェーズ中にメモリセル１０５に印加される電圧の値は、メモリセル１０５上に記憶される状態に基づいてよい。
いくつかのメモリアーキテクチャでは、メモリセル１０５にアクセスすることは、メモリセル１０５に記憶される論理状態を劣化または破壊させ得る。例えば、強誘電体メモリセル上で実行される読み出し動作は、強誘電体キャパシタに記憶される論理状態を破壊させ得る。別の実施例では、ＤＲＡＭアーキテクチャにおいて実行される読み出し動作は、ターゲットメモリセルのキャパシタを部分的または完全に放電させてよい。ローカルメモリコントローラ１６５は、メモリセルをその元の論理状態に戻すために、再書き込み動作またはリフレッシュ動作を実行することができる。ローカルメモリコントローラ１６５は、読み出し動作の後でターゲットメモリセルに論理状態を再度書き込むことができる。いくつかの場合、再書き込み動作は、読み出し動作の一部として考えられ得る。さらに、ワード線１１０などの単一のアクセス線を活動化することは、そのアクセス線と電子通信するいくつかのメモリセルに記憶される状態を乱すことがある。したがって、再書き込み動作またはリフレッシュ動作は、アクセスされていない可能性のある１つまたは複数のメモリセル上で実行され得る。
図２Ａおよび図２Ｂは、本開示の実施例によるメモリセルバイアシング技法をサポートするメモリセルに関するヒステリシスプロット２００－ａおよび２００－ｂを用いて非線形電気性質の実施例を示す。ヒステリシスプロット２００－ａは、例示的な強誘電体メモリセル書き込みを示す。ヒステリシスプロット２００－ｂは、プリチャージフェーズ中の低バイアス下の例示的な強誘電体メモリセルを示す。ヒステリシスプロット２００－ａおよび２００－ｂは、電圧差Ｖの関数として強誘電体キャパシタ（例えば、図１のキャパシタ１４０）上に記憶される電荷Ｑを示す。
強誘電体材料は、自発電気分極によって特徴づけられる、すなわち、強誘電体材料は、電界がない場合に非ゼロ電気分極を維持する。例示的な強誘電体材料としては、チタン酸バリウム（ＢａＴｉＯ３）、チタン酸鉛（ＰｂＴｉＯ３）、チタン酸ジルコン酸鉛（ＰＺＴ）、およびタンタル酸ストロンチウムビスマス（ＳＢＴ）がある。本明細書において説明される強誘電体キャパシタは、これらまたは他の強誘電体材料を含んでよい。強誘電体キャパシタ内の電気分極は、強誘電体材料の表面に実効電荷をもたらし、キャパシタ端子を通して反対の電荷を引きつける。したがって、電荷は、強誘電体材料とキャパシタ端子の境界面に記憶される。電気分極は、比較的長い時間にわたって、無期限にすら、外部から印加される電界がない場合に維持され得るので、電荷漏洩は、例えば、ＤＲＡＭアレイ内で用いられるキャパシタと比較して、著しく減少することができる。これは、上記でいくつかのＤＲＡＭアーキテクチャに関して説明されたように、リフレッシュ動作を実行する必要性を減少させることができる。
ヒステリシスプロット２００－ａおよび２００－ｂは、キャパシタの単一端子の観点から理解され得る。例として、強誘電体材料が負の分極を有する場合、正の電荷は端子に蓄積する。同様に、強誘電体材料が正の分極を有する場合、負の電荷が端子に蓄積する。さらに、ヒステリシスプロット２００－ａおよび２００－ｂにおける電圧は、キャパシタ間の電圧差を表し、指向性であることが理解されるべきである。例えば、正の電圧は、問題の端子（例えば、セルプレート）に正の電圧を印加し、第２の端子（例えば、セル底部）を接地（または、約ゼロボルト（０Ｖ））で維持することによって実現され得る。負の電圧は、問題の端子を接地に維持し、第２の端子に正の電圧を印加することによって印加され得る－－すなわち、正の電圧は、問題の端子を負に分極させるために印加され得る。同様に、２つの正の電圧、２つの負の電圧、または正の電圧と負の電圧の任意の組み合わせが、ヒステリシスプロット２００－ａおよび２００－ｂに示される電圧差を生成するために適切なキャパシタ端子に印加されてよい。
ヒステリシスプロット２００－ａに示されるように、強誘電体材料は、ゼロ電圧差で正の分極または負の分極を維持し、電荷状態２０５および電荷状態２１０という２つの可能な充電状態をもたらすことができる。図２の例によれば、電荷状態２０５は論理０を表し、電荷状態２１０は論理１を表す。いくつかの実施例では、それぞれの電荷状態の論理値は、メモリセルを動作させるための他の方式に対応するために逆にされてよい。
論理０または１は、電圧を印加することによって、強誘電体材料の電気分極、したがってキャパシタ端子上の電荷を制御することにより、メモリセルに書き込まれ得る。例えば、キャパシタ上に正の実効電圧２１５を印加することによって、電荷状態２０５－ａに到達するまで電荷蓄積がもたらされる。ヒステリシスプロット２００－ａに示されるように、電圧２１５が減少したとき、電荷状態２０５－ａは、ゼロ電圧で電荷状態２０５に到達するまで、パス２２０をたどり得る。パルス間の遅延中に印加されるゼロ電圧バイアスの影響として、電荷は、電荷状態２０５から電荷状態２０７にさらに減少し得る。そのような場合、電荷状態２０５から電荷状態２０７への減少は、論理０に対するバックスイッチング影響の一例であり得る。曲線２３５は、バックスイッチング後に電荷を電荷状態２０５－ａに戻すためにキャパシタ端子上に加えられた電荷を示し得る。同様に、電荷状態２１０は、負の実効電圧２２５を印加することによって書き込まれ、これは、電荷状態２１０－ａをもたらす。電圧２２５が増加したとき、電荷状態２１０－ａは、ゼロ電圧で電荷状態２１０に到達するまで、パス２３０をたどる。パルス間の遅延中に印加されるゼロ電圧バイアスの影響として、電荷は、電荷状態２１０から電荷状態２１２にさらに増加し得る。そのような場合、電荷状態２１０から電荷状態２１２への増加は、論理１に対するバックスイッチング影響の一例であり得る。曲線２４０は、バックスイッチング後に電荷を電荷状態２１０－ａに戻すためにキャパシタ端子上に加えられた電荷を示し得る。電荷状態２０７と電荷状態２１２との差は、残留分極（Ｐｒ）値２６５すなわち外部バイアス（例えば、電圧）を除去すると残る分極（または電荷）とも呼ばれることがある。
電荷状態２０５から電荷状態２０７へ、または電荷状態２１０から電荷状態２１２へと、繰り返されるバックスイッチングを引き起こす、パルス間にゼロ電圧が一貫して印加されるメモリセルでは、メモリセルが疲労することがあり、性能が劣化することがある。例えば、電圧２１５を印加することによって疲労したセル上に蓄積される電荷（例えば、電荷状態２０５－ａ）は、疲労していないセル上での電荷と比較して、低いことがある。同様に、電圧２２５を印加することによって疲労したセル上に蓄積される電荷（例えば、電荷状態２１０－ａ）は、疲労していないセル上での電荷と比較して、低いことがある。これは、ゼロ電圧で発生するバックスイッチングの影響であることがある。
図２Ｂにおけるヒステリシスプロット２００－ｂは、アクセス動作のパルス間にメモリセルが非ゼロ電圧にバイアスされるときに何が起こるかを示す。正のプログラミングパルスの後、セル上の電圧は、非ゼロの正の電圧２５５に減少することがあり、電荷は、電荷状態２０５－ｂに到達することがある。パルス間の遅延中に非ゼロの正の電圧２５５が印加される影響として、電荷は、電荷状態２０５－ｂから電荷状態２０７－ｂに減少することがある（例えば、印加された正のバイアスを用いた論理０に対するバックスイッチング影響）。曲線２４５は、バックスイッチング後に電荷を最大値に戻すためにキャパシタ端子上に加えられた電荷を示し得る。電荷状態２０７－ｂは、曲線２３５上で電荷状態２０７よりも低いことがある。
同様に、負のプログラミングパルスの後、セル上の電圧は、非ゼロの負の電圧２６０に増加することがあり、電荷は、電荷状態２１０－ｂに到達することがある。パルス間の遅延中に非ゼロの負の電圧２６０が印加される影響として、電荷は、電荷状態２１０－ｂから電荷状態２１２－ｂに減少することがある（例えば、印加された負のバイアスを用いた論理１に対するバックスイッチング影響）。曲線２５０は、バックスイッチング後に電荷を最大値に戻すためにキャパシタ端子上に加えられた電荷を示し得る。電荷状態２１２－ｂは、曲線２４０上で電荷状態２１２よりも低いことがある。電荷状態２０７－ｂと電荷状態２１２－ｂとの差は、残留分極値２７０すなわち外部バイアス（例えば、電圧）を除去すると残る分極（または電荷）とも呼ばれることがある。非ゼロ電圧は、アクセス動作のパルスの電圧の大きさよりも小さいことがある。
ヒステリシスプロット２００－ｂにおいて示されるような、パルス間に非ゼロ電圧が印加されるときに経時的に繰り返される電荷の減少（例えば、バックスイッチングの影響）は、メモリセル上で疲労の低下を引き起こし得る。そのような場合、信号は、（例えば、ヒステリシスプロット２００－ｂにおいて示されるように）パルス間にゼロ電圧が印加されるときの信号と比較して、増加し得る。例えば、残留分極値２６５は、残留分極値２７０よりも低い。
図３は、本開示の実施例によるメモリセルバイアシング技法をサポートするタイミング図３００を示す。タイミング図３００は、活動化パルス３０５と、第１の遅延部分３１０と、プリチャージパルス３１５と、第２の遅延部分３２０とを含んでよい。タイミング図３００は、時間ｔの関数として電圧Ｖを示す。
メモリセルは、活動化パルス３０５を印加することによって、アクセス動作のアクセスフェーズ中にアクセスできる。活動化パルス３０５の大きさ３２５は、非ゼロ電圧（例えば、電圧Ｖ１）であってよい。いくつかの場合、活動化パルス３０５の電圧の極性は、正の極性であってもよいし、負の極性であってもよい。第１の遅延部分３１０は、活動化パルス３０５の後およびプリチャージパルス３１５の前に発生してよい。活動化パルス３０５とプリチャージパルス３１５との間の第１の遅延部分３１０の存在は、オープンページアクセス動作を表すことがある。いくつかの場合、第１の遅延部分３１０の持続時間は、メモリデバイスに基づいてよい。
いくつかのメモリデバイスは、第１の遅延部分３１０中にメモリセルをゼロ電圧にバイアスし得る。そのようなメモリセルをゼロ電圧にバイアスすることによって、経時的にメモリセルが歪むことがあり、メモリセルの使用可能な寿命が減少することがある。いくつかの場合、これらの問題のうちの少なくともいくつかに対処するために、メモリデバイスは、第１の遅延部分３１０中にメモリセルを非ゼロ電圧にバイアスすることがある（例えば、大きさ３３０は電圧Ｖ２であってよい）。他の実施例では、第１の遅延部分３１０の大きさ３３０は、ゼロ電圧（例えば、電圧Ｖ０）であってよい。第１の遅延部分３１０中のメモリセル上の電圧の極性は、正の極性であってもよいし、負の極性であってもよい。いくつかの実施例では、第１の遅延部分３１０中のメモリセル上の電圧の極性は、活動化パルス３０５中に印加される電圧の極性と同じであってよい。例えば、活動化パルス３０５が、負の電圧（例えば、電圧Ｖ３）である大きさ３２５を有する場合、第１の遅延部分３１０中のバイアシングの大きさ３３０は、負の電圧（例えば、電圧Ｖ４）であってもよい。
アクセス動作のプリチャージフェーズは、プリチャージパルス３１５を印加することによって開始されてよい。プリチャージフェーズ中に、メモリセルは、プリチャージパルス３１５を印加することによって、ある電圧にバイアスされてよい。プリチャージパルス３１５は、非ゼロ電圧（例えば、電圧Ｖ３）であってよい大きさ３３５を有してよい。プリチャージパルス３１５の電圧の極性は、正の極性であってもよいし、負の極性であってもよい。いくつかの場合、プリチャージパルス３１５の電圧は、活動化パルス３０５の電圧の極性とは異なる極性を含んでよい。
メモリセルがプリチャージパルス３１５の電圧に基づいた後、メモリセルは、第２の遅延部分３２０中にプリチャージパルス３１５の電圧とは異なる電圧にバイアスされてよい。第２の遅延部分３２０は、プリチャージパルス３１５の後に発生してよい。そのような場合、第２の遅延部分３２０は、クローズページアクセス動作を表し得る。
遅延部分中の電圧の大きさ３４０は、プリチャージパルス３１５の大きさ３３５とは異なってよい。いくつかの実施例では、第２の遅延部分３２０中の電圧（例えば、電圧Ｖ４）の大きさ３４０は、プリチャージパルス３１５の大きさ３３５（例えば、電圧Ｖ３）よりも小さいことがある。いくつかの実施例では、第２の遅延部分３２０中の電圧の大きさ３４０は、プリチャージパルス３１５の大きさ３３５よりも大きいことがある。第２の遅延部分３２０中に印加される電圧は、非ゼロ電圧であってよい。いくつかの実施例では、遅延部分（例えば、第１の遅延部分３１０または第２の遅延部分３２０）中に印加される負の電圧（例えば、電圧Ｖ４）は、プリチャージパルス３１５の負の電圧（例えば、電圧Ｖ３）の大きさの絶対値よりも小さい大きさの絶対値を有してよい。他の実施例では、遅延部分の間に印加される正の電圧（例えば、電圧Ｖ２）は、プリチャージパルス３１５の負の電圧（例えば、電圧Ｖ３）の大きさの絶対値よりも小さい大きさの絶対値を有することがある。遅延部分の間に印加される電圧（正であろうと負であろうと）の大きさの絶対値は、パルス（例えば、パルス３０５および３１５）の電圧（正であろうと負であろうと）の大きさの絶対値とは異なってよい。例えば、いくつかの場合、遅延部分の間に印加される正の電圧（例えば、電圧Ｖ２）の大きさの絶対値は、パルス（例えば、パルス３０５または３１５）の負の電圧（例えば、電圧Ｖ３）の大きさの絶対値とは異なってよい。
第２の遅延部分３２０中に印加される電圧の極性は、プリチャージパルス３１５中に印加される電圧と同じ極性であってよい。例えば、プリチャージパルス３１５が、正の電圧（例えば、電圧Ｖ１）である大きさ３３５を有する場合、第２の遅延部分３２０中のバイアシングの大きさ３４０も正の電圧（例えば、電圧Ｖ２）であってよい。
いくつかの実施例では、アクセス動作は、書き込み動作であることがある。そのような場合、第２の遅延部分３２０中にメモリセルにバイアスされる電圧の値は、メモリセルの状態に基づいてよい。例えば、第１の状態（例えば、論理０）がメモリセルに書き込まれるとき、プリチャージパルス３１５の電圧の値は正の値（例えば、電圧Ｖ１）であってよい。すなわち、第２の遅延部分３２０中にメモリセルにバイアスされる電圧の値は、正の値（例えば、電圧Ｖ２）であってよい。そのような場合、第２の遅延部分３２０中に印加される電圧の正の値は、メモリセル上でのＰ降下（例えば、印加される正のバイアスに関連付けられた寄生活動）を阻止することがある。
第２の状態（例えば、論理１）がメモリセルに書き込まれるとき、プリチャージパルス３１５の電圧の値は負の値（例えば、電圧Ｖ３）であってよい。すなわち、第２の遅延部分３２０中にメモリセルにバイアスされる電圧の値は、負の値（例えば、電圧Ｖ４）であってよい。そのような場合、第２の遅延部分３２０中に印加される電圧の負の値は、メモリセル上でのＮ降下（例えば、印加される負のバイアスに関連付けられた寄生活動）を阻止することがある。
他の実施例では、アクセス動作は、読み出し動作であることがある。そのような場合、メモリセル上で記憶される状態は、メモリセルにアクセスすることに基づいて識別されてよい。第２の遅延部分３２０中に印加される電圧の値は、メモリセルの状態に基づいて識別されてよい。例えば、電圧Ｖ３にメモリセルをバイアスすることは、値電圧Ｖ３を識別することに基づいてよい。
例えば、メモリセルは、（例えば、その後のアクセスパルスを印加することによって）第２のアクセス動作の第２のアクセスフェーズ中に第２の遅延部分３２０の後でアクセスされることがある。そのような場合、第２のプリチャージフェーズは、（例えば、第１の遅延部分３１０の後にその後のプリチャージパルスを印加することによって）開始されてよい。メモリセルは、第１のプリチャージフェーズの電圧よりも小さい電圧にバイアスされてよい。次いで、メモリセルは、電圧が第１の遅延部分の電圧よりも小さい場合、第２の遅延部分の間に、ある電圧にバイアスされてよい。
図４は、本開示の実施例によるメモリセルバイアシング技法に関する例示的な電圧プロット４００を示す。電圧プロット４００は、例示的な強誘電体メモリセル感知およびプリチャージプロセスを示す。例えば、電圧プロット４００は、アクセスフェーズ４０５と、プリチャージフェーズ４１０とを含んでよい。電圧プロット４００は、時間ｔの関数として電圧Ｖを示す。例えば、電圧プロット４００は、ディジット線電圧４１５と、プレート線電圧４２０と、ワード線電圧４２５とを含んでよい。電圧プロット４００は、図３を参照して説明されるタイミング図３００によって示されるのと類似の動作を表し得る。
電圧プロット４００は、読み出し動作の実施例を示す。アクセスフェーズ４０５は、アクセス動作のアクセスフェーズ中にメモリセルがアクセスされ得る期間を表す。時間ｔ１では、ディジット線は、ディジット線電圧４１５に充電されてよい。時間ｔ２では、ワード線が、ワード線電圧４２５に充電されてよい。そのような場合、電圧は、アクセス動作のアクセスフェーズ４０５中にメモリセルと結合されたワード線に印加されてよい。メモリセルは、ワード線にワード線電圧４２５を印加することに基づいてアクセスされてよい。
アクセスフェーズ４０５の活動化フェーズ（例えば、時間ｔ２とｔ３の間）中に、メモリセル上の信号が発現することがあり、ディジット線電圧４１５、プレート線電圧４２０、およびワード線電圧４２５は、それぞれの電圧で維持されることがある。いくつかの実施例では、信号が、アクセス動作の活動化フェーズ後に増幅される。いくつかの場合、アクセス動作は、読み出し動作または書き込み動作である。
時間ｔ３では、メモリセルは、ある状態にプログラムされ得る。例えば、メモリセルは、第１の状態にプログラムされてもよいし、第２の状態にプログラムされてもよい。メモリセルが第１の状態にプログラムされ得る場合、ディジット線電圧４１５は、時間ｔ４において時間ｔ５まで減少してよい。メモリセルが第２の状態にプログラムされ得る場合、ディジット線電圧４１５は維持されてよい。アクセス動作は、ディジット線電圧４１５が（例えば、ＶＤＬで）維持されるとき、書き戻し動作であってよい。
時間ｔ５では、アクセス動作のプリチャージフェーズ４１０が開始されてよい。ディジット線電圧４１５は、時間ｔ５において電圧がディジット線に印加されると、増加してよい。そのような場合、メモリセルは、第１の状態にプログラムされてよい。時間ｔ６では、プレート線電圧４２０は、プリチャージフェーズ４１０中に電圧がプレート線に印加されると、増加してよい。
時間ｔ７では、メモリデバイスは、アクセス動作のプリチャージフェーズ４１０を解消し始め、全体としてアクセス動作を解消してよい。例えば、プレート線電圧４２０が減少してよい。いくつかの場合、プレート線電圧４２０は、電圧（例えば、ＶＰＬ１）などの、より低い電圧にバイアスされてよい。電圧ＶＰＬ１は、メモリセルの使用可能寿命を延ばすように構成された非ゼロ電圧であってよい。そのような場合、時間ｔ７の後に印加される電圧（例えば、ＶＰＬ）は、ｔ６でプレート線に印加される電圧よりも小さくてよい。例えば、時間ｔ７でプレート線に印加される電圧は、１００ｍＶであってよい。
時間ｔ８では、メモリデバイスは、より低い電圧（例えば、ＶＤＬ１）にディジット線電圧４１５をバイアスすることによって、プリチャージフェーズ４１０を引き続き解消してよい。時間ｔ８においてディジット線に印加される電圧は、時間ｔ６とｔ８の間にディジット線に印加される電圧（例えば、ＶＤＬ）よりも小さくてよい。ディジット線に印加される電圧は、アクセス動作中にメモリセルに記憶されるまたはメモリセル内で感知される状態に基づいてよい。いくつかの実施例では、第１の電圧（例えば、ＶＤＬ０）は、第１の状態がメモリセル内で感知または記憶されるとき、ディジット線に印加されてよい。第１の電圧（例えば、ＶＤＬ０）は、メモリセルが第１の状態にプログラムされるときプレート線に印加される電圧（例えば、ＶＰＬ１）よりも小さくてよい。例えば、時間ｔ８においてディジット線に印加される電圧は、接地電圧（例えば、０Ｖ）であってよい。
他の実施例では、第２の電圧（例えば、ＶＤＬ１）は、第２の状態がメモリセル内で感知または記憶されるとき、ディジット線に印加されてよい。第２の電圧（例えば、ＶＤＬ１）は、メモリセルが第２の状態にプログラムされるとき、時間ｔ７においてプレート線に印加される電圧（例えば、ＶＰＬ１）よりも大きくてよい。時間ｔ８においてディジット線に印加される電圧は、２００ｍＶであってよい。時間ｔ８においてディジット線に印加される電圧の値は、メモリセルの状態（例えば、第１の状態または第２の状態）に基づいてよい。いくつかの場合、メモリセル上に記憶される状態は、アクセス動作に基づいて識別されてよい。異なる電圧をディジット線に印加することによって、メモリセルが、異なる極性にバイアスされ得る。例えば、ディジット線が第２の電圧（例えば、ＶＤＬ１）にバイアスされる場合、メモリセルは、第１の極性を用いてバイアスされてよく、メモリセルは、ディジット線が第１の電圧（例えば、ＶＤＬ０）にバイアスされるとき、第２の極性にバイアスされてよい。
時間ｔ９では、メモリデバイスは、ワード線電圧を非活動化することによってアクセス動作を解消および／または完了してよい。ワード線電圧をバイアスすると、メモリセルは、ディジット線から絶縁されてよい。いくつかの場合、メモリセルは、メモリセルがディジット線から絶縁された時間に、より低い電圧にバイアスされてよい。他のシステムでは、メモリセルは、アクセス動作の終了時にワード線が非活動化されるとき、バイアス解除されてもよいし、ゼロ電圧にバイアスされてもよい。時間ｔ９では、ワード線電圧４２５は、接地電圧がワード線に印加されると、減少してよい。接地電圧は、電圧がディジット線に印加され、電圧がプレート線に印加される間、ワード線に印加されてよい。
ディジット線電圧４１５およびプレート線電圧４２０は、メモリセルがディジット線から絶縁される間および／またはその後に、維持されてよい。そのような場合、メモリセルは、ワード線と結合されたトランジスタが遮断されるまで、低バイアスに維持されてよい。例えば、プレート線電圧４２０は電圧ＶＰＬ１で維持されてよく、ディジット線電圧４１５は電圧ＶＤＬ１で維持されてよい。しかしながら、プレート線電圧４２０およびディジット線電圧４１５は、ワード線がオフにされた後でメモリセルが放電されるまですら、それぞれの低バイアスに維持されてよい。
時間ｔ１０では、ディジット線およびプレート線がゼロ電圧にバイアスされるので、ディジット線電圧４１５およびプレート線電圧４２０は減少し得る。メモリセルは、プリチャージフェーズ４１０の終了時に次のアクセス動作の準備をしてよい。いくつかの場合、プリチャージフェーズ４１０の持続時間は、ワード線が非活動化された後、メモリセルが低バイアスで維持されるとき、ワード線がオフにされる前にメモリセルが接地電圧にバイアスされる他のタイミングと比較して、増加してよい。
図５は、本明細書で開示される実施例によるメモリセルバイアシング技法をサポートするメモリコントローラ５０５のブロック図５００である。メモリコントローラ５０５は、図１を参照して説明されるメモリコントローラの実施例であってよい。メモリコントローラ５０５は、アクセス構成要素５１５と、プリチャージ構成要素５２０と、第１の電圧構成要素５２５と、第２の電圧構成要素５３０と、絶縁構成要素５３５と、論理状態構成要素５４０と、第３の電圧構成要素５４５と、第４の電圧構成要素５５０と、バイアシング構成要素５５５と、タイミング構成要素５６０とを含んでよい。これらのモジュールの各々は、１つまたは複数のバス（例えば、バス５１０）を介して互いと直接的または間接的に通信してよい。
アクセス構成要素５１５は、アクセス動作のアクセスフェーズ中に、メモリセルにアクセスしてよい。いくつかの場合、アクセス動作は、読み出し動作を含む。いくつかの場合、アクセス動作は、書き込み動作を含む。いくつかの実施例では、アクセス構成要素５１５は、メモリセルに対するアクセス動作を実行するアクセスコマンドをホストデバイスから受信してよく、メモリセルにアクセスすることは、アクセスコマンドを受信することに少なくとも部分的に基づく。いくつかの実施例では、アクセス構成要素５１５は、アクセス動作の後および第２のアクセス動作の第２のアクセスフェーズ中に、メモリセルにアクセスしてよい。いくつかの実施例では、アクセス構成要素５１５は、オープンページアクセス動作に少なくとも部分的に基づいて、メモリセルを備えるメモリセルの行を活動化してよい。いくつかの実施例では、アクセス構成要素５１５は、クローズページアクセス動作に少なくとも部分的に基づいて、メモリセルを備えるメモリセルの行を非活動化してよい。いくつかの実施例では、メモリセルは、強誘電体メモリセルを含む。いくつかの実施例では、アクセス構成要素５１５は、アクセス動作のアクセスフェーズ中に、メモリセルにアクセスしてよい。
プリチャージ構成要素５２０は、メモリセルにアクセスしたことに少なくとも部分的に基づいて、アクセス動作のプリチャージフェーズを開始してよい。いくつかの実施例では、プリチャージ構成要素５２０は、メモリセルにアクセスしたことに少なくとも部分的に基づいて、第２のアクセス動作の第２のプリチャージフェーズを開始してよい。
第１の電圧構成要素５２５は、プリチャージフェーズ中に、第１の電圧にメモリセルをバイアスしてよい。いくつかの実施例では、第１の電圧構成要素５２５は、第２のプリチャージフェーズ中に、第１の電圧よりも小さい第３の電圧にメモリセルをバイアスしてよい。いくつかの実施例では、第１の電圧構成要素５２５は、プリチャージフェーズ中に、メモリセルと結合されたディジット線に第１の電圧を印加してよい。いくつかの実施例では、第１の電圧構成要素５２５は、アクセス動作のプリチャージフェーズ中にメモリセルと結合されたディジット線に第１の電圧を印加してよい。
いくつかの実施例では、第１の電圧は、第２の電圧とは異なる。いくつかの実施例では、状態が第１の状態であるとき、第１の電圧の値は、プレート線に印加される第２の電圧の値よりも小さい。いくつかの実施例では、状態が第２の状態であるとき、第１の電圧の値は、第２の電圧の値よりも大きい。
第２の電圧構成要素５３０は、プリチャージフェーズ中に、第１の電圧にメモリセルをバイアスした後、第１の電圧よりも小さい第２の電圧にメモリセルをバイアスしてよい。いくつかの実施例では、第２の電圧構成要素５３０は、アクセス動作中にメモリセルに関連付けられた状態に少なくとも部分的に基づいて第２の電圧の値を識別してよく、第２の電圧にメモリセルをバイアスすることは、第２の電圧の値を識別することに少なくとも部分的に基づく。いくつかの実施例では、第２の電圧は非ゼロ電圧である。
いくつかの実施例では、第２の電圧構成要素５３０は、第２のプリチャージフェーズ中に、第３の電圧にメモリセルをバイアスした後、第２の電圧よりも小さい第４の電圧にメモリセルをバイアスしてよい。第２の電圧構成要素５３０は、プリチャージフェーズ中に、メモリセルと結合されたプレート線に第２の電圧を印加してよい。第２の電圧構成要素５３０は、アクセス動作のプリチャージフェーズ中に、メモリセルと結合されたプレート線に第２の電圧を印加してよい。
絶縁構成要素５３５は、メモリセルが第２の電圧にバイアスされている間、メモリセルをディジット線から絶縁してよい。いくつかの実施例では、絶縁構成要素５３５は、第３の電圧がディジット線に印加され、第４の電圧がプレート線に印加される間、メモリセルをディジット線から絶縁してよい。いくつかの実施例では、絶縁構成要素５３５は、ディジット線に第１の電圧を印加し、プレート線に第２の電圧を印加する間、メモリセルをディジット線から絶縁してよい。
論理状態構成要素５４０は、メモリセルにアクセスすることに少なくとも部分的に基づいてメモリセル上に記憶された状態を識別してよく、第２の電圧の値は、メモリセルの状態に少なくとも部分的に基づく。いくつかの実施例では、論理状態構成要素５４０は、アクセス動作中にメモリセルに関連付けられた状態を識別してよい。いくつかの実施例では、論理状態構成要素５４０は、メモリセルにアクセスすることに少なくとも部分的に基づいてメモリセルに記憶された状態を識別してよく、第３の電圧の値は、メモリセルの状態に少なくとも部分的に基づく。
いくつかの実施例では、論理状態構成要素５４０は、状態を識別することに少なくとも部分的に基づいて、ディジット線に印加される第１の電圧の値を識別してよい。いくつかの実施例では、論理状態構成要素５４０は、アクセス動作中にメモリセルに関連付けられた状態を識別してよく、メモリセルに印加される電圧の極性は、メモリセルの状態を識別することに少なくとも部分的に基づく。
第３の電圧構成要素５４５は、プリチャージフェーズ中に、ディジット線に第１の電圧を印加した後、ディジット線に第３の電圧を印加してよく、この第３の電圧は、第１の電圧よりも小さい。いくつかの実施例では、ディジット線に印加される第３の電圧は、プレート線に印加される第４の電圧よりも小さい。いくつかの場合、ディジット線に印加される第３の電圧は、プレート線に印加される第４の電圧よりも大きい。
第４の電圧構成要素５５０は、アクセス動作のプリチャージフェーズ中に、プレート線に第２の電圧を印加した後、プレート線に第４の電圧を印加してよく、この第４の電圧は、第２の電圧よりも小さい。
バイアシング構成要素５５５は、メモリセルをディジット線から絶縁した後、プレート線およびディジット線をゼロ電圧にバイアスし得る。いくつかの実施例では、バイアシング構成要素５５５は、アクセス動作のアクセスフェーズ中に、メモリセルと結合されたワード線に電圧を印加してよく、メモリセルにアクセスすることは、ワード線に電圧を印加することに少なくとも部分的に基づく。いくつかの実施例では、バイアシング構成要素５５５は、ディジット線に第３の電圧を印加し、プレート線に第４の電圧を印加する間、ワード線に接地電圧を印加してよい。
タイミング構成要素５６０は、メモリセルをディジット線から絶縁した後、メモリセルの電圧を第２の電圧に維持し得る。いくつかの実施例では、タイミング構成要素５６０は、メモリセルがディジット線から絶縁された後、ディジット線上の第１の電圧およびプレート線上の第２の電圧を維持してよい。
図６は、本開示の実施例によるメモリセルバイアシング技法のための方法６００を示すフローチャートを示す。方法６００の動作は、本明細書で説明するメモリコントローラまたはその構成要素によって実施可能である。例えば、方法６００の動作は、図５を参照して説明されるメモリコントローラによって実行されてよい。いくつかの実施例では、メモリコントローラは、以下で説明される機能を実行するようにデバイスの機能要素を制御するコードのセットを実行することができる。追加または代替として、メモリコントローラは、特定用途向けハードウェアを使用して、以下で説明される機能を実行することができる。
６０５では、メモリコントローラは、アクセス動作のアクセスフェーズ中に、メモリセルにアクセスしてよい。６０５の動作は、本明細書で説明する方法に従って実行されてよい。いくつかの例において、６０５の動作は、図５を参照しながら説明されるアクセス構成要素によって実行されてよい。
６１０では、メモリコントローラは、メモリセルにアクセスすることに少なくとも部分的に基づいて、アクセス動作のプリチャージフェーズを開始してよい。６１０の動作は、本明細書で説明する方法に従って実行されてよい。いくつかの例において、６１０の動作は、図５を参照しながら説明されるプリチャージ構成要素によって実行されてよい。
６１５では、メモリコントローラは、プリチャージフェーズ中に、第１の電圧にメモリセルをバイアスしてよい。６１５の動作は、本明細書で説明する方法に従って実行されてよい。いくつかの例において、６１５の動作は、図５を参照しながら説明される第１の電圧構成要素によって実行されてよい。
６２０では、メモリコントローラは、プリチャージフェーズ中に、第１の電圧にメモリセルをバイアスした後、第１の電圧よりも小さい第２の電圧にメモリセルをバイアスしてよい。６２０の動作は、本明細書で説明する方法に従って実行されてよい。いくつかの例において、６２０の動作は、図５を参照しながら説明される第２の電圧構成要素によって実行されてよい。
いくつかの例において、本明細書で説明される装置は、方法６００などの１つまたは複数の方法を実行することができる。この装置は、アクセス動作のアクセスフェーズ中に、メモリセルにアクセスすること、メモリセルにアクセスすることに少なくとも部分的に基づいてアクセス動作のプリチャージフェーズを開始すること、プリチャージフェーズ中に、第１の電圧にメモリセルをバイアスすること、およびプリチャージフェーズ中に、第１の電圧にメモリセルをバイアスした後、第１の電圧よりも小さい第２の電圧にメモリセルをバイアスすることのための、特徴、手段、または命令（例えば、プロセッサによって実行可能な命令を記憶する非一時的なコンピュータ可読媒体）を含んでよい。
方法６００および本明細書において説明される装置のいくつかの実施例は、メモリセルが第２の電圧にバイアスされる間、ディジット線からメモリセルを絶縁すること、およびメモリセルをディジット線から絶縁した後、メモリセルの電圧を第２の電圧に維持することのための、動作、特徴、手段、または命令をさらに含んでよい。
方法６００および本明細書において説明される装置のいくつかの実施例は、メモリセルにアクセスすることに少なくとも部分的に基づいて、メモリセル上に記憶された状態を識別することであって、第２の電圧の値は、メモリセルの状態に少なくとも部分的に基づく、識別することのための、動作、特徴、手段、または命令をさらに含んでよい。
方法６００および本明細書において説明される装置のいくつかの実施例は、アクセス動作中にメモリセルに関連付けられた状態を識別することと、アクセス動作中にメモリセルに関連付けられた状態に少なくとも部分的に基づいて第２の電圧の値を識別することであって、第２の電圧にメモリセルをバイアスすることは、第２の電圧の値を識別することに少なくとも部分的に基づく、識別することのための、動作、特徴、手段、または命令をさらに含んでよい。
方法６００および本明細書において説明される装置のいくつかの実施例は、ホストデバイスから、メモリセル上でアクセス動作を実行するアクセスコマンドを受信することであって、メモリセルにアクセスすることは、アクセスコマンドを受信することに少なくとも部分的に基づく、受信することのための、動作、特徴、手段、または命令をさらに含んでよい。
方法６００および本明細書において説明される装置のいくつかの実施例は、アクセス動作の後および第２のアクセス動作の第２のアクセスフェーズ中に、メモリセルにアクセスすること、メモリセルにアクセスすることに少なくとも部分的に基づいて第２のアクセス動作の第２のプリチャージフェーズを開始すること、第２のプリチャージフェーズ中に、第１の電圧よりも小さい第３の電圧にメモリセルをバイアスすること、ならびに第２のプリチャージフェーズ中に、第３の電圧にメモリセルをバイアスした後、第２の電圧よりも小さい第４の電圧にメモリセルをバイアスすることのための、動作、特徴、手段、または命令をさらに含んでよい。
方法６００および本明細書において説明される装置のいくつかの実施例は、オープンページアクセス動作に少なくとも部分的に基づいて、メモリセルを備えるメモリセルの行を活動化すること、およびクローズページアクセス動作に少なくとも部分的に基づいて、メモリセルを備えるメモリセルの行を非活動化することのための、動作、特徴、手段、または命令をさらに含んでよい。
方法６００および本明細書において説明される装置のいくつかの実施例では、アクセス動作は、読み出し動作を含む。方法６００および本明細書において説明される装置のいくつかの実施例では、アクセス動作は、書き込み動作を含む。方法６００および本明細書において説明される装置のいくつかの実施例では、第２の電圧は、非ゼロ電圧であってよい。方法６００および本明細書において説明される装置のいくつかの実施例では、メモリセルは、強誘電体メモリセルを含む。
図７は、本開示の実施例によるメモリセルバイアシング技法のための方法７００を示すフローチャートを示す。方法７００の動作は、本明細書で説明するメモリコントローラまたはその構成要素によって実施可能である。例えば、方法７００の動作は、図５を参照して説明されるメモリコントローラによって実行されてよい。いくつかの実施例では、メモリコントローラは、以下で説明される機能を実行するようにデバイスの機能要素を制御するコードのセットを実行することができる。追加または代替として、メモリコントローラは、特定用途向けハードウェアを使用して、以下で説明される機能を実行することができる。
７０５では、メモリコントローラは、アクセス動作のアクセスフェーズ中に、メモリセルにアクセスしてよい。７０５の動作は、本明細書で説明する方法に従って実行されてよい。いくつかの例において、７０５の動作は、図５を参照しながら説明されるアクセス構成要素によって実行されてよい。
７１０では、メモリコントローラは、メモリセルにアクセスしたことに少なくとも部分的に基づいて、アクセス動作のプリチャージフェーズを開始してよい。７１０の動作は、本明細書で説明する方法に従って実行されてよい。いくつかの例において、７１０の動作は、図５を参照しながら説明されるプリチャージ構成要素によって実行されてよい。
７１５では、メモリコントローラは、プリチャージフェーズ中に、メモリセルと結合されたディジット線に第１の電圧を印加してよい。７１５の動作は、本明細書で説明する方法に従って実行されてよい。いくつかの例において、７１５の動作は、図５を参照しながら説明される第１の電圧構成要素によって実行されてよい。
７２０では、メモリコントローラは、プリチャージフェーズ中に、メモリセルと結合されたプレート線に第２の電圧を印加してよい。７２０の動作は、本明細書で説明する方法に従って実行されてよい。いくつかの例において、７２０の動作は、図５を参照しながら説明される第２の電圧構成要素によって実行されてよい。
７２５では、メモリコントローラは、プリチャージフェーズ中に、ディジット線に第１の電圧を印加した後、ディジット線に第３の電圧を印加してよく、この第３の電圧は、第１の電圧よりも小さい。７２５の動作は、本明細書で説明する方法に従って実行されてよい。いくつかの例において、７２５の動作は、図５を参照しながら説明される第３の電圧構成要素によって実行されてよい。
７３０では、メモリコントローラは、アクセス動作のプリチャージフェーズ中に、プレート線に第２の電圧を印加した後、プレート線に第４の電圧を印加してよく、この第４の電圧は、第２の電圧よりも小さい。７３０の動作は、本明細書で説明する方法に従って実行されてよい。いくつかの例において、７３０の動作は、図５を参照しながら説明される第４の電圧構成要素によって実行されてよい。
いくつかの例において、本明細書で説明される装置は、方法７００などの１つまたは複数の方法を実行することができる。装置は、アクセス動作のアクセスフェーズ中に、メモリセルにアクセスすること、メモリセルにアクセスすることに少なくとも部分的に基づいて、アクセス動作のプリチャージフェーズを開始すること、プリチャージフェーズ中に、メモリセルと結合されたディジット線に第１の電圧を印加すること、プリチャージフェーズ中に、メモリセルと結合されたプレート線に第２の電圧を印加すること、プリチャージフェーズ中に、ディジット線に第１の電圧を印加した後、ディジット線に第３の電圧を印加することであって、この第３の電圧は第１の電圧よりも小さい、印加すること、およびアクセス動作のプリチャージフェーズ中に、プレート線に第２の電圧を印加した後、プレート線に第４の電圧を印加することであって、この第４の電圧は第２の電圧よりも小さい、印加することのための、特徴、手段、または命令（例えば、プロセッサによって実行可能な命令を記憶する非一時的なコンピュータ可読媒体）を含んでよい。
方法７００および本明細書において説明される装置のいくつかの実施例は、第３の電圧がディジット線に印加され、第４の電圧がプレート線に印加される間、メモリセルをディジット線から絶縁することのための、動作、特徴、手段、または命令をさらに含んでよい。方法７００および本明細書において説明される装置のいくつかの実施例は、メモリセルをディジット線から絶縁した後、プレート線およびディジット線をゼロ電圧にバイアスすることのための、動作、特徴、手段、または命令をさらに含んでよい。
方法７００および本明細書において説明される装置のいくつかの実施例は、メモリセルにアクセスすることに少なくとも部分的に基づいて、メモリセルに記憶された状態を識別することであって、第３の電圧の値は、メモリセルの状態に少なくとも部分的に基づく、識別することのための、動作、特徴、手段、または命令をさらに含んでよい。方法７００および本明細書において説明される装置のいくつかの実施例は、アクセス動作のアクセスフェーズ中にメモリセルと結合されたワード線に電圧を印加することであって、メモリセルにアクセスすることは、ワード線に電圧を印加することに少なくとも部分的に基づく、印加することのための、動作、特徴、手段、または命令をさらに含んでよい。方法７００および本明細書において説明される装置のいくつかの実施例は、ディジット線に第３の電圧を印加し、プレート線に第４の電圧を印加する間、ワード線に接地電圧を印加することのための、動作、特徴、手段、または命令をさらに含んでよい。
方法７００および本明細書において説明される装置のいくつかの実施例では、ディジット線に印加される第３の電圧は、プレート線に印加される第４の電圧よりも小さくてよい。方法７００および本明細書において説明される装置のいくつかの実施例では、ディジット線に印加される第３の電圧は、プレート線に印加される第４の電圧よりも大きくてよい。方法７００および本明細書において説明される装置のいくつかの実施例では、メモリセルは、強誘電体メモリセルを含む。
図８は、本開示の実施例によるメモリセルバイアシング技法のための方法８００を示すフローチャートを示す。方法８００の動作は、本明細書で説明するメモリコントローラまたはその構成要素によって実施可能である。例えば、方法８００の動作は、図５を参照して説明されるメモリコントローラによって実行されてよい。いくつかの実施例では、メモリコントローラは、以下で説明される機能を実行するようにデバイスの機能要素を制御するコードのセットを実行することができる。追加または代替として、メモリコントローラは、特定用途向けハードウェアを使用して、以下で説明される機能を実行することができる。
８０５では、メモリコントローラは、アクセス動作のプリチャージフェーズ中にメモリセルと結合されたディジット線に第１の電圧を印加してよい。８０５の動作は、本明細書で説明する方法に従って実行されてよい。いくつかの例において、８０５の動作は、図５を参照しながら説明される第１の電圧構成要素によって実行されてよい。
８１０では、メモリコントローラは、アクセス動作のプリチャージフェーズ中にメモリセルと結合されたプレート線に第２の電圧を印加してよい。８１０の動作は、本明細書で説明する方法に従って実行されてよい。いくつかの例において、８１０の動作は、図５を参照しながら説明される第２の電圧構成要素によって実行されてよい。
８１５では、メモリコントローラは、ディジット線に第１の電圧を印加し、プレート線に第２の電圧を印加する間、メモリセルをディジット線から絶縁してよい。８１５の動作は、本明細書で説明する方法に従って実行されてよい。いくつかの例において、８１５の動作は、図５を参照しながら説明される絶縁構成要素によって実行されてよい。
８２０では、メモリコントローラは、メモリセルがディジット線から絶縁された後、ディジット線上の第１の電圧およびプレート線上の第２の電圧を維持してよい。８２０の動作は、本明細書で説明する方法に従って実行されてよい。いくつかの例において、８２０の動作は、図５を参照しながら説明されるタイミング電圧構成要素によって実行されてよい。
いくつかの例において、本明細書で説明される装置は、方法８００などの１つまたは複数の方法を実行することができる。この装置は、アクセス動作のプリチャージフェーズ中にメモリセルと結合されたディジット線に第１の電圧を印加すること、アクセス動作のプリチャージフェーズ中にメモリセルと結合されたプレート線に第２の電圧を印加すること、ディジット線に第１の電圧を印加し、プレート線に第２の電圧を印加する間、メモリセルをディジット線から絶縁すること、ならびにメモリセルがディジット線から絶縁された後、ディジット線上の第１の電圧およびプレート線上の第２の電圧を維持することのための、特徴、手段、または命令（例えば、プロセッサによって実行可能な命令を記憶する非一時的なコンピュータ可読媒体）を含んでよい。
方法８００および本明細書において説明される装置のいくつかの実施例は、アクセス動作中にメモリセルに関連付けられた状態を識別すること、および状態を識別することに少なくとも部分的に基づいて、ディジット線に印加される第１の電圧の値を識別することのための、動作、特徴、手段、または命令をさらに含んでよい。
方法８００および本明細書において説明される装置のいくつかの実施例は、アクセス動作中にメモリセルに関連付けられた状態を識別することであって、メモリセルに印加される電圧の極性は、メモリセルの状態を識別することに少なくとも部分的に基づく、識別することのための、動作、特徴、手段、または命令をさらに含んでよい。
方法８００および本明細書において説明される装置のいくつかの実施例では、第１の電圧の値は、状態が第１の状態であってよいとき、プレート線に印加される第２の電圧の値よりも小さくてよい、または、第１の電圧の値は、状態が第２の状態であってよいとき、第２の電圧の値よりも大きくてよい。方法８００および本明細書において説明される装置のいくつかの実施例では、第１の電圧は、第２の電圧と異なってよい。方法８００および本明細書において説明される装置のいくつかの実施例では、メモリセルは、強誘電体メモリセルを含む。
上記で説明された方法は、可能な実施例を説明するものであり、動作およびステップは並べ替えされてよいまたは他の方法で修正されてよく、他の実施例も可能であることに留意されたい。さらに、方法のうちの２つ以上からの実施例が組み合わされてもよい。
装置が説明される。この装置は、メモリセルと、このメモリセルと結合されたワード線と、電子メモリ装置を、アクセス動作のアクセスフェーズ中に、メモリセルにアクセスさせ、メモリセルにアクセスすることに少なくとも部分的に基づいてアクセス動作のプリチャージフェーズを開始させ、プリチャージフェーズ中に、第１の電圧にメモリセルをバイアスさせ、プリチャージフェーズ中に、第１の電圧にメモリセルをバイアスした後、第１の電圧よりも小さい第２の電圧にメモリセルをバイアスさせるように構成されたコントローラとを含んでよい。
いくつかの実施例では、コントローラは、メモリセルが第２の電圧にバイアスされる間、メモリセルと結合されたディジット線からメモリセルを絶縁するようにさらに構成されてよい。いくつかの実施例では、コントローラは、メモリセルにアクセスすることに少なくとも部分的に基づいて、メモリセル上に記憶された状態を識別するようにさらに構成されてよく、この第２の電圧の極性は、メモリセルの状態に少なくとも部分的に基づく。いくつかの実施例では、コントローラは、アクセス動作中にメモリセルに関連付けられた状態に少なくとも部分的に基づいて第２の電圧の値を識別するようにさらに構成されてよく、メモリセルは、アクセス動作のプリチャージフェーズ中に識別された値にバイアスされる。
装置が説明される。この装置は、メモリアレイに結合されるメモリセルと、このメモリセルに結合されたアクセス線と、アクセス線およびメモリセルに結合されたコントローラとを含んでよく、このコントローラは、アクセス動作のアクセスフェーズ中に、メモリセルにアクセスすること、メモリセルにアクセスすることに少なくとも部分的に基づいてアクセス動作のプリチャージフェーズを開始すること、プリチャージフェーズ中に、メモリセルと結合されたディジット線に第１の電圧を印加すること、プリチャージフェーズ中に、メモリセルと結合されたプレート線に第２の電圧を印加すること、プリチャージフェーズ中に、ディジット線に第１の電圧を印加した後およびアクセス動作のプリチャージフェーズ中に、ディジット線に第３の電圧を印加することであって、この第３の電圧は第１の電圧よりも小さい、印加すること、ならびにプリチャージフェーズ中に、プレート線に第２の電圧を印加した後プレート線に第４の電圧を印加することであって、この第４の電圧は第２の電圧よりも小さい、印加することを行うように構成される。
いくつかの実施例では、コントローラは、第３の電圧がディジット線に印加され、第４の電圧がプレート線に印加される間、メモリセルをディジット線から絶縁するようにさらに構成されてよい。いくつかの実施例では、コントローラは、メモリセルにアクセスすることに少なくとも部分的に基づいてメモリセルに記憶された状態を識別するようにさらに構成されてよく、第３の電圧の値は、メモリセルに記憶された状態に少なくとも部分的に基づく。
本明細書で説明する情報および信号は、様々な異なる技術および技法のうちのいずれかを使用して表し得る。例えば、上記の説明全体にわたって言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界もしくは磁性粒子、光場または光学粒子、あるいはそれらの任意の組み合わせによって表されてよい。いくつかの図面は、信号を単一の信号として示すことができるが、当業者であれば、信号は信号のバスを表すことができ、バスは様々なビット幅を有することができることを理解されよう。
本明細書で使用する「仮想接地」という用語は、およそゼロボルト（０Ｖ）の電圧で保持されるが、接地と直接的に接続されていない、電気回路のノードを指す。したがって、仮想接地の電圧は一時的に変動し、定常状態で約０Ｖに戻ることができる。仮想接地は、演算増幅器およびレジスタからなる分圧器などの、様々な電子回路素子を使用して実施され得る。他の実施例も可能である。「仮想接地」または「仮想的に接地された」は、約０Ｖに接続されることを意味する。
「電子通信」および「結合された」という用語は、構成要素間の電子流をサポートする構成要素間の関係を指す。これは、構成要素間の直接的な接続を含んでもよいし、中間構成要素を含んでもよい。互いに電子通信するまたは結合された構成要素は、（例えば、通電された回路内で）電子または信号を能動的に交換していてもよいし、（例えば、消勢された回路内で）電子または信号を積極的に交換していなくてもよいが、回路が通電されると電子または信号を交換するように構成および動作可能であってよい。例として、スイッチ（例えば、トランジスタ）を介して物理的に接続された２つの構成要素が電子通信し、またはスイッチの状態（すなわち、開または閉）に関係なく結合されてよい。
「絶縁された」または「絶縁すること」という用語は、現在電子がそれらの間を流れることができない構成要素間の関係を指す。構成要素は、それらの間に開回路がある場合、互いから絶縁される。例えば、スイッチによって物理的に接続された２つの構成要素は、スイッチが開いているとき、互いに絶縁され得る。
本明細書で論じられるメモリアレイを含むデバイスは、シリコン、ゲルマニウム、シリコン・ゲルマニウム合金、ガリウムヒ素、窒化ガリウムなどの、半導体基板上に形成可能である。いくつかの場合、基板は半導体ウェーハである。他の場合には、基板は、シリコンオンガラス（ＳＯＧ）またはシリコンオンサファイア（ＳＯＰ）などのシリコンオンインシュレータ（ＳＯＩ）基板とするか、あるいは、別の基板上の半導体材料のエピタキシャル層とすることができる。基板、または基板のサブ領域の導電性は、リン、ホウ素、またはヒ素を含むが限定されない様々な化学種を使用したドーピングを介して制御可能である。ドーピングは、基板の初期形成または成長の間に、イオン注入または任意の他のドーピング手段によって実行可能である。
本明細書で論じられる１つまたは複数のトランジスタは、電界効果トランジスタ（ＦＥＴ）を表すことができ、ソース、ドレイン、およびゲートを含む３端子デバイスを含む。端子は、導電材料、例えば金属を介して、他の電子素子に接続され得る。ソースおよびドレインは導電性とすることができ、高濃度にドープされた、例えば縮退半導体領域を含むことができる。ソースおよびドレインは、低濃度にドープされた半導体領域またはチャネルによって分離することができる。チャネルがｎ形（すなわち、多数のキャリアが電子である）の場合、ＦＥＴはｎ形ＦＥＴと呼ぶことができる。チャネルがｐ形（すなわち、多数のキャリアがホールである）の場合、ＦＥＴはｐ形ＦＥＴと呼ぶことができる。チャネルは絶縁ゲート酸化物によって覆うことができる。チャネルの導電性は、ゲートに電圧を印加することによって制御可能である。例えば、ｎ形ＦＥＴまたはｐ形ＦＥＴにそれぞれ正の電圧または負の電圧を印加すると、結果としてチャネルは導電性となることができる。トランジスタは、トランジスタの閾値電圧より大きいかまたは閾値電圧に等しい電圧がトランジスタゲートに印加されるとき、「オン」となるかまたは「活動化」されることになる。トランジスタは、トランジスタの閾値電圧より小さい電圧がトランジスタゲートに印加されるとき、「オフ」となるかまたは「非活動化」されることになる。
本明細書で添付の図面に関連して記載される説明は、例示的構成を示すものであり、実施可能であるかまたは特許請求の範囲内であるすべての例を表すものではない。本明細書で使用される「例示的」という用語は、「例、インスタンス、または例示としての役割を果たす」ことを意味し、「好ましい」かまたは「他の例よりも有利である」ことは意味していない。詳細な説明は、説明する技法を理解する目的で具体的な詳細を含む。しかしながら、これらの技法は、これらの具体的な詳細なしに実施されてよい。いくつかの例では、説明する例の概念を不明瞭にするのを避けるために、周知の構造およびデバイスがブロック図の形で示される。
添付の図面では、同様の構成要素または機構は同じ参照ラベルを有することができる。さらに、同じタイプの様々な構成要素は、参照ラベルの後にダッシュと同様の構成要素の中で区別する第２のラベルとを付けることによって、区別することができる。明細書において第１の参照ラベルのみが使用される場合、説明は、第２の参照ラベルに関係なく、同じ第１の参照ラベルを有する同様の構成要素のうちの任意の１つに適用されてよい。
本明細書で説明される情報および信号は、様々な異なる技術および技法のうちのいずれかを使用して表されてよい。例えば、上記の説明全体にわたって言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界もしくは磁性粒子、光場または光学粒子、あるいはそれらの任意の組み合わせによって表されてよい。
本明細書における開示と関係して説明されている様々な例示的なブロックおよびモジュールは、汎用のプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）もしくは他のプログラマブル論理デバイス、ディスクリートなゲートもしくはトランジスタ論理、ディスクリートなハードウェア構成要素、または本明細書に説明されている機能を実行するように設計されているこれらの任意の組み合わせにより、実装可能または実行可能である。汎用プロセッサはマイクロプロセッサであってよいが、代替として、プロセッサは任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であってよい。プロセッサは、コンピューティングデバイスの組み合わせ（例えば、ＤＳＰおよびマイクロプロセッサの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアに関連する１つまたは複数のマイクロプロセッサ、あるいは任意の他のこうした構成）として実施されてもよい。
本明細書で説明される機能は、ハードウェア、プロセッサによって実行可能なソフトウェア、ファームウェア、またはそれらの任意の組み合わせで実施されてよい。プロセッサによって実行可能なソフトウェア内で実施される場合、機能は、コンピュータ可読媒体上の１つまたは複数の命令またはコードとして、記憶または伝送することができる。他の例および実施例は、本開示および添付の特許請求の範囲に含まれる。例えば、ソフトウェアの性質に起因して、前述の機能は、プロセッサ、ハードウェア、ファームウェア、ハードワイヤリング、またはこれらのうちの任意の組み合わせによって実行されるソフトウェアを使用して実施可能である。機能を実施する機構は、機能の一部が異なる物理的位置で実施されるように分散されることを含めて、様々な位置に物理的に配置されてもよい。また、特許請求の範囲を含む本明細書で使用される場合、項目のリスト（例えば、「のうちの少なくとも１つ」または「１つまたは複数の」などの言い回しが前置きされる項目のリスト）で使用される「または」は、例えば、Ａ、Ｂ、またはＣのうちの少なくとも１つのリストが、Ａ、またはＢ、またはＣ、またはＡＢ、またはＡＣ、またはＢＣ、またはＡＢＣ（すなわち、ＡおよびＢおよびＣ）を意味するような、包括的リストを示す。また、本明細書で使用される「基づく」という語句は、条件の閉集合を言い表すものと解釈されるべきではない。例えば、「条件Ａに基づく」と説明される例示的ステップは、本開示の範囲を逸脱することなく、条件Ａおよび条件Ｂの両方に基づくことができる。言い換えれば、本明細書で使用されるとき、「基づく」という言い回しは、「少なくとも部分的に基づく」という言い回しと同じように解釈されるべきである。
コンピュータ可読媒体は、非一時的なコンピュータ記憶媒体と、コンピュータプログラムを１つの場所から他の場所へ移動させることを容易にする任意の媒体を含む通信媒体の、両方を含む。非一時的な記憶媒体は、汎用コンピュータまたは特定用途向けコンピュータによってアクセス可能な、任意の使用可能媒体であってよい。限定するものではないが、例として、非一時的なコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、電気的消去可能プログラム可能読み出し専用メモリ（ＥＥＰＲＯＭ）、コンパクトディスク（ＣＤ）ＲＯＭまたは他の光ディスクストレージ、磁気ディスクストレージ、または他の磁気ストレージデバイス、あるいは、命令またはデータ構造の形の望ましいプログラムコード手段を担持または記憶するために使用可能であり、汎用コンピュータまたは特定用途向けコンピュータ、あるいは汎用プロセッサまたは特定用途向けプロセッサによってアクセス可能である、任意の他の非一時的な媒体を含むことができる。また、任意の接続は、コンピュータ可読媒体と呼ばれるのが適切である。例えば、ソフトウェアが、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、または、赤外線、無線、およびマイクロ波などの無線技術を使用して、ウェブサイト、サーバ、または他のリモートソースから伝送される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、または、赤外線、無線、およびマイクロ波などの無線技術は、媒体の定義に含まれる。本明細書で使用されるディスク（ｄｉｓｋおよびｄｉｓｃ）は、ＣＤ、レーザディスク、光ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピーディスク、およびブルーレイディスクを含み、ディスク（ｄｉｓｋ）は通常、データを磁気的に再生するが、ディスクは（ｄｉｓｃ）は、レーザによってデータを光学的に再生する。上記の組み合わせもコンピュータ可読媒体の範囲に含まれる。
本明細書における説明は、当業者が本開示を作成または使用できるようにするために提供される。本開示の種々の変更形態は、当業者には容易に明らかであろう。本明細書で定義される一般的原理は、本開示の範囲から逸脱することなく、他の変形形態に適用することができる。したがって、本開示は、本明細書で説明される例および設計に限定されるものではなく、本明細書で開示される原理および新規な特徴と一致する最も広い範囲が認められるものである。
クロスリファレンス
本特許出願は、２０１９年６月１４日に出願された、「ＭＥＭＯＲＹ ＣＥＬＬ ＢＩＡＳＩＮＧ ＴＥＣＨＮＩＱＵＥＳ」という名称の、Ｖｉｓｃｏｎｔｉらによる米国特許出願第１６／４４１，７６３号の優先権を主張する２０２０年５月２７日に出願された、「ＭＥＭＯＲＹ ＣＥＬＬ ＢＩＡＳＩＮＧ ＴＥＣＨＮＩＱＵＥＳ」という名称の、ＶｉｓｃｏｎｔｉらによるＰＣＴ出願番号ＰＣＴ／ＵＳ２０２０／０３４６５７の優先権を主張するものであり、これらの出願のそれぞれは、本発明の譲受人に譲渡され、これらの出願のそれぞれの全体は本明細書に参照により明示的に組み入れられる。
ヒステリシスプロット２００－ａに示されるように、強誘電体材料は、ゼロ電圧差で正の分極または負の分極を維持し、電荷状態２０５および電荷状態２１０という２つの可能な充電状態をもたらすことができる。図２Ａの例によれば、電荷状態２０５は論理０を表し、電荷状態２１０は論理１を表す。いくつかの実施例では、それぞれの電荷状態の論理値は、メモリセルを動作させるための他の方式に対応するために逆にされてよい。

Claims (35)

  1. アクセス動作のアクセスフェーズ中に、メモリセルにアクセスすることと、
    前記メモリセルにアクセスすることに少なくとも部分的に基づいて前記アクセス動作のプリチャージフェーズを開始することと、
    前記プリチャージフェーズ中に、前記メモリセルを第１の電圧にバイアスすることと、
    前記プリチャージフェーズ中に、前記メモリセルを前記第１の電圧にバイアスした後、前記第１の電圧よりも小さい第２の電圧に前記メモリセルをバイアスすることと
    を含む方法。
  2. 前記メモリセルが前記第２の電圧にバイアスされている間、前記メモリセルをディジット線から絶縁すること
    をさらに含む、請求項１に記載の方法。
  3. 前記メモリセルを前記ディジット線から絶縁した後、前記メモリセルの電圧を前記第２の電圧に維持すること
    をさらに含む、請求項２に記載の方法。
  4. 前記メモリセルにアクセスすることに少なくとも部分的に基づいて前記メモリセル上に記憶された状態を識別することであって、前記第２の電圧の値が、前記メモリセルの前記状態に少なくとも部分的に基づく、識別すること
    をさらに含む、請求項１に記載の方法。
  5. 前記アクセス動作が読み出し動作を含む、請求項４に記載の方法。
  6. 前記アクセス動作中に前記メモリセルに関連付けられた状態を識別することと、
    前記アクセス動作中に前記メモリセルに関連付けられた前記状態に少なくとも部分的に基づいて前記第２の電圧の値を識別することであって、前記メモリセルを前記第２の電圧にバイアスすることが、前記第２の電圧の前記値を識別することに少なくとも部分的に基づく、識別することと
    をさらに含む、請求項１に記載の方法。
  7. 前記アクセス動作が書き込み動作を含む、請求項６に記載の方法。
  8. 前記第２の電圧が非ゼロ電圧である、請求項１に記載の方法。
  9. ホストデバイスから、前記メモリセル上で前記アクセス動作を実行するアクセスコマンドを受信することであって、前記メモリセルにアクセスすることが、前記アクセスコマンドを受信することに少なくとも部分的に基づく、受信すること
    をさらに含む、請求項１に記載の方法。
  10. 前記アクセス動作の後および第２のアクセス動作の第２のアクセスフェーズ中に、前記メモリセルにアクセスすることと、
    前記メモリセルにアクセスすることに少なくとも部分的に基づいて前記第２のアクセス動作の第２のプリチャージフェーズを開始することと、
    前記第２のプリチャージフェーズ中に、前記第１の電圧より小さい第３の電圧に前記メモリセルをバイアスすることと、
    前記第２のプリチャージフェーズ中に、前記メモリセルを前記第３の電圧にバイアスした後、前記第２の電圧より小さい第４の電圧に前記メモリセルをバイアスすることと
    をさらに含む、請求項１に記載の方法。
  11. オープンページアクセス動作に少なくとも部分的に基づいて、前記メモリセルを備えるメモリセルの行を活動化すること
    をさらに含む、請求項１に記載の方法。
  12. クローズページアクセス動作に少なくとも部分的に基づいて、前記メモリセルを備えるメモリセルの行を非活動化すること
    をさらに含む、請求項１に記載の方法。
  13. 前記メモリセルが強誘電体メモリセルを含む、請求項１に記載の方法。
  14. アクセス動作のアクセスフェーズ中に、メモリセルにアクセスすることと、
    前記メモリセルにアクセスすることに少なくとも部分的に基づいて前記アクセス動作のプリチャージフェーズを開始することと、
    前記プリチャージフェーズ中に、前記メモリセルと結合されたディジット線に第１の電圧を印加することと、
    前記プリチャージフェーズ中に、前記メモリセルと結合されたプレート線に第２の電圧を印加することと、
    前記プリチャージフェーズ中に、前記ディジット線に前記第１の電圧を印加した後、前記ディジット線に第３の電圧を印加することであって、前記第３の電圧が前記第１の電圧よりも小さい、印加することと、
    前記アクセス動作の前記プリチャージフェーズ中に、前記プレート線に前記第２の電圧を印加した後、前記プレート線に第４の電圧を印加することであって、前記第４の電圧が前記第２の電圧よりも小さい、印加することと
    を含む方法。
  15. 前記ディジット線に印加される前記第３の電圧が、前記プレート線に印加される前記第４の電圧よりも小さい、請求項１４に記載の方法。
  16. 前記ディジット線に印加される前記第３の電圧が、前記プレート線に印加される前記第４の電圧よりも大きい、請求項１４に記載の方法。
  17. 前記第３の電圧が前記ディジット線に印加され、前記第４の電圧が前記プレート線に印加される間、前記メモリセルを前記ディジット線から絶縁すること
    をさらに含む、請求項１４に記載の方法。
  18. 前記メモリセルを前記ディジット線から絶縁した後、前記プレート線および前記ディジット線をゼロ電圧にバイアスすること
    をさらに含む、請求項１７に記載の方法。
  19. 前記メモリセルにアクセスすることに少なくとも部分的に基づいて前記メモリセルに記憶された状態を識別することであって、前記第３の電圧の値が、前記メモリセルの前記状態に少なくとも部分的に基づく、識別すること
    をさらに含む、請求項１４に記載の方法。
  20. 前記アクセス動作の前記アクセスフェーズ中に前記メモリセルと結合されたワード線に電圧を印加することであって、前記メモリセルにアクセスすることが、前記ワード線に前記電圧を印加することに少なくとも部分的に基づく、印加すること
    をさらに含む、請求項１４に記載の方法。
  21. 前記ディジット線に前記第３の電圧を印加し、前記プレート線に前記第４の電圧を印加する間、前記ワード線に接地電圧を印加すること
    をさらに含む、請求項２０に記載の方法。
  22. 前記メモリセルが強誘電体メモリセルを含む、請求項１４に記載の方法。
  23. アクセス動作のプリチャージフェーズ中に、メモリセルと結合されたディジット線に第１の電圧を印加することと、
    前記アクセス動作の前記プリチャージフェーズ中に、前記メモリセルと結合されたプレート線に第２の電圧を印加することと、
    前記ディジット線に前記第１の電圧を印加し、前記プレート線に前記第２の電圧を印加する間、前記メモリセルを前記ディジット線から絶縁することと、
    前記メモリセルが前記ディジット線から絶縁された後、前記ディジット線上の前記第１の電圧および前記プレート線上の前記第２の電圧を維持することと
    を含む方法。
  24. 前記第１の電圧が前記第２の電圧とは異なる、請求項２３に記載の方法。
  25. 前記アクセス動作中に前記メモリセルに関連付けられた状態を識別することと、
    前記状態を識別することに少なくとも部分的に基づいて前記ディジット線に印加される前記第１の電圧の値を識別することと
    をさらに含む、請求項２３に記載の方法。
  26. 前記状態が第１の状態であるとき、前記第１の電圧の前記値が、前記プレート線に印加される前記第２の電圧の値よりも小さい、または
    前記状態が第２の状態であるとき、前記第１の電圧の前記値が前記第２の電圧の前記値よりも大きい、
    請求項２５に記載の方法。
  27. 前記アクセス動作中に前記メモリセルに関連付けられた状態を識別することであって、前記メモリセルに印加される電圧の極性が、前記メモリセルの前記状態を識別することに少なくとも部分的に基づく、識別すること
    をさらに含む、請求項２３に記載の方法。
  28. 前記メモリセルが強誘電体メモリセルを含む、請求項２３に記載の方法。
  29. メモリセルと、
    前記メモリセルと結合されたワード線と、
    前記電子メモリ装置に、
    アクセス動作のアクセスフェーズ中に、前記メモリセルにアクセスさせ、
    前記メモリセルにアクセスすることに少なくとも部分的に基づいて前記アクセス動作のプリチャージフェーズを開始させ、
    前記プリチャージフェーズ中に、前記メモリセルを第１の電圧にバイアスさせ、
    前記プリチャージフェーズ中に、前記メモリセルを前記第１の電圧にバイアスした後、前記第１の電圧よりも小さい第２の電圧に前記メモリセルをバイアスさせる
    ように構成されたコントローラと
    を備える電子メモリ装置。
  30. 前記コントローラが、
    前記メモリセルが前記第２の電圧にバイアスされている間、前記メモリセルと結合されたディジット線から前記メモリセルを絶縁する
    ようにさらに構成される、請求項２９に記載の装置。
  31. 前記コントローラが、
    前記メモリセルにアクセスすることに少なくとも部分的に基づいて前記メモリセル上に記憶された状態を識別するようにさらに構成され、前記第２の電圧の極性が前記メモリセルの前記状態に少なくとも部分的に基づく、
    請求項２９に記載の装置。
  32. 前記コントローラが、
    前記アクセス動作中に前記メモリセルに関連付けられた状態に少なくとも部分的に基づいて前記第２の電圧の値を識別するようにさらに構成され、前記メモリセルが、前記アクセス動作の前記プリチャージフェーズ中に前記識別された値にバイアスされる、
    請求項２９に記載の装置。
  33. メモリアレイに結合されたメモリセルと、
    前記メモリセルに結合されたアクセス線と、
    前記アクセス線および前記メモリセルに結合されたコントローラであって、
    アクセス動作のアクセスフェーズ中に、前記メモリセルにアクセスすることと、
    前記メモリセルにアクセスすることに少なくとも部分的に基づいて前記アクセス動作のプリチャージフェーズを開始することと、
    前記プリチャージフェーズ中に、前記メモリセルと結合されたディジット線に第１の電圧を印加することと、
    前記プリチャージフェーズ中に、前記メモリセルと結合されたプレート線に第２の電圧を印加することと、
    前記プリチャージフェーズ中に、前記ディジット線に前記第１の電圧を印加した後および前記アクセス動作の前記プリチャージフェーズ中に、前記ディジット線に第３の電圧を印加することであって、第３の電圧が前記第１の電圧よりも小さい、印加することと、
    前記プリチャージフェーズ中に、前記プレート線に前記第２の電圧を印加した後、前記プレート線に第４の電圧を印加することであって、前記第４の電圧が前記第２の電圧よりも小さい、印加することと
    を行うように構成されたコントローラと
    を備える電子メモリ装置。
  34. 前記コントローラが、
    前記第３の電圧が前記ディジット線に印加され、前記第４の電圧が前記プレート線に印加される間、前記メモリセルを前記ディジット線から絶縁する
    ようにさらに構成される、請求項３３に記載の装置。
  35. 前記コントローラが、
    前記メモリセルにアクセスすることに少なくとも部分的に基づいて前記メモリセルに記憶された状態を識別するようにさらに構成され、前記第３の電圧の値が、前記メモリセルに記憶された前記状態に少なくとも部分的に基づく、
    請求項３３に記載の装置。

JP2021573145A 2019-06-14 2020-05-27 メモリセルバイアシング技法 Pending JP2022536136A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/441,763 US10964372B2 (en) 2019-06-14 2019-06-14 Memory cell biasing techniques
US16/441,763 2019-06-14
PCT/US2020/034657 WO2020251754A1 (en) 2019-06-14 2020-05-27 Memory cell biasing techniques

Publications (1)

Publication Number Publication Date
JP2022536136A true JP2022536136A (ja) 2022-08-12

Family

ID=73746036

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021573145A Pending JP2022536136A (ja) 2019-06-14 2020-05-27 メモリセルバイアシング技法

Country Status (7)

Country Link
US (2) US10964372B2 (ja)
EP (1) EP3984033A4 (ja)
JP (1) JP2022536136A (ja)
KR (1) KR20220005104A (ja)
CN (1) CN113939875B (ja)
TW (1) TWI742639B (ja)
WO (1) WO2020251754A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12094512B2 (en) 2022-08-26 2024-09-17 Micron Technology, Inc. Digit line voltage boosting systems and methods
US12131765B2 (en) 2022-08-30 2024-10-29 Micron Technology, Inc. Word line precharging systems and methods

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09180467A (ja) * 1995-10-24 1997-07-11 Fujitsu Ltd 強誘電体メモリにおけるデータの読出し方法及び強誘電体メモリ
JPH10255484A (ja) * 1997-01-13 1998-09-25 Samsung Electron Co Ltd 強誘電体ランダムアクセス半導体メモリ装置及びその動作方法
US6356475B1 (en) * 1995-09-08 2002-03-12 Fujitsu Limited Ferroelectric memory and method of reading out data from the ferroelectric memory
JP2002083495A (ja) * 2000-06-30 2002-03-22 Seiko Epson Corp 半導体集積回路の情報記憶方法、半導体集積回路、その半導体集積回路を多数備えた半導体装置、及びその半導体装置を用いた電子機器
US20020083495A1 (en) * 2000-10-10 2002-06-27 Connett-Porceddu Marie B. Enhanced selection of genetically modified pine embryogenic tissue
JP2005251278A (ja) * 2004-03-03 2005-09-15 Seiko Epson Corp 強誘電体メモリ装置及び電子機器
US20060279977A1 (en) * 2005-06-08 2006-12-14 Hidehiro Shiga Ferroelectric memory device having ferroelectric capacitor
US20190043595A1 (en) * 2017-08-04 2019-02-07 Micron Technology, Inc. Mitigating disturbances of memory cells

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1116377A (ja) * 1997-06-25 1999-01-22 Nec Corp 強誘電体メモリ装置
US5959929A (en) * 1997-12-29 1999-09-28 Micron Technology, Inc. Method for writing to multiple banks of a memory device
JP2002093154A (ja) * 2000-09-11 2002-03-29 Oki Electric Ind Co Ltd 強誘電体メモリ
KR100447223B1 (ko) * 2001-09-17 2004-09-04 주식회사 하이닉스반도체 불휘발성 강유전체 메모리 및 그 구동방법
JP3646791B2 (ja) * 2001-10-19 2005-05-11 沖電気工業株式会社 強誘電体メモリ装置およびその動作方法
WO2005091301A1 (ja) * 2004-03-24 2005-09-29 Fujitsu Limited 強誘電体メモリ
US8688892B2 (en) 2004-05-26 2014-04-01 OCZ Storage Solutions Inc. System and method for increasing DDR memory bandwidth in DDR SDRAM modules
KR100621766B1 (ko) * 2004-08-09 2006-09-13 삼성전자주식회사 강유전체 메모리에서의 레퍼런스 전압 발생장치 및 그의구동방법
JP4172472B2 (ja) * 2005-06-27 2008-10-29 セイコーエプソン株式会社 駆動回路、電気光学装置、電子機器及び駆動方法
US7652909B2 (en) * 2007-10-21 2010-01-26 Ramtron International Corporation 2T/2C ferroelectric random access memory with complementary bit-line loads
KR101468149B1 (ko) * 2008-09-19 2014-12-03 삼성전자주식회사 플래시 메모리 장치 및 시스템들 그리고 그것의 읽기 방법
US7881137B2 (en) * 2008-10-23 2011-02-01 Qualcomm Incorporated Read assist for memory circuits with different precharge voltage levels for bit line pair
JP2010123218A (ja) * 2008-11-21 2010-06-03 Toshiba Corp 半導体記憶装置
KR101666941B1 (ko) * 2010-07-06 2016-10-17 삼성전자주식회사 비휘발성 메모리 장치와 이를 포함하는 반도체 시스템
KR101652785B1 (ko) * 2010-12-07 2016-09-01 삼성전자주식회사 반도체 장치 및 상기 반도체 장치의 데이터 감지 방법
US8508974B2 (en) * 2010-12-30 2013-08-13 Texas Instruments Incorporated Ferroelectric memory with shunt device
US9330735B2 (en) * 2011-07-27 2016-05-03 Rambus Inc. Memory with deferred fractional row activation
KR102171261B1 (ko) 2013-12-27 2020-10-28 삼성전자 주식회사 다수의 전압 발생부들을 갖는 메모리 장치
KR20160095448A (ko) * 2015-02-03 2016-08-11 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
US10373665B2 (en) * 2016-03-10 2019-08-06 Micron Technology, Inc. Parallel access techniques within memory sections through section independence
KR102514045B1 (ko) * 2016-04-21 2023-03-24 삼성전자주식회사 저항성 메모리 장치 및 이를 포함하는 메모리 시스템
US9899073B2 (en) * 2016-06-27 2018-02-20 Micron Technology, Inc. Multi-level storage in ferroelectric memory
US9786349B1 (en) * 2016-07-01 2017-10-10 Micron Technology, Inc. Cell performance recovery using cycling techniques
US9640273B1 (en) * 2016-08-25 2017-05-02 Sandisk Technologies Llc Mitigating hot electron program disturb
US10504909B2 (en) 2017-05-10 2019-12-10 Micron Technology, Inc. Plate node configurations and operations for a memory array
US10153020B1 (en) 2017-06-09 2018-12-11 Micron Technology, Inc. Dual mode ferroelectric memory cell operation
US10074422B1 (en) 2017-06-13 2018-09-11 Cypress Semiconductor Corporation 2T1C ferro-electric random access memory cell
KR102026177B1 (ko) * 2017-11-22 2019-09-27 서울대학교산학협력단 셀 스트링의 선택 트랜지스터를 프로그램함으로 데이터를 보호하는 플래시 메모리 장치 및 그것을 포함하는 데이터 저장 장치
KR102480013B1 (ko) * 2018-11-26 2022-12-22 삼성전자 주식회사 누설 전류를 보상하는 메모리 장치 및 이의 동작 방법

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6356475B1 (en) * 1995-09-08 2002-03-12 Fujitsu Limited Ferroelectric memory and method of reading out data from the ferroelectric memory
JPH09180467A (ja) * 1995-10-24 1997-07-11 Fujitsu Ltd 強誘電体メモリにおけるデータの読出し方法及び強誘電体メモリ
JPH10255484A (ja) * 1997-01-13 1998-09-25 Samsung Electron Co Ltd 強誘電体ランダムアクセス半導体メモリ装置及びその動作方法
US6088257A (en) * 1997-01-13 2000-07-11 Samsung Electronics, Co., Ltd. Ferroelectric random access memory device and method for operating the same
JP2002083495A (ja) * 2000-06-30 2002-03-22 Seiko Epson Corp 半導体集積回路の情報記憶方法、半導体集積回路、その半導体集積回路を多数備えた半導体装置、及びその半導体装置を用いた電子機器
US20020083495A1 (en) * 2000-10-10 2002-06-27 Connett-Porceddu Marie B. Enhanced selection of genetically modified pine embryogenic tissue
JP2005251278A (ja) * 2004-03-03 2005-09-15 Seiko Epson Corp 強誘電体メモリ装置及び電子機器
US20060279977A1 (en) * 2005-06-08 2006-12-14 Hidehiro Shiga Ferroelectric memory device having ferroelectric capacitor
JP2006344289A (ja) * 2005-06-08 2006-12-21 Toshiba Corp 強誘電体記憶装置
US20190043595A1 (en) * 2017-08-04 2019-02-07 Micron Technology, Inc. Mitigating disturbances of memory cells

Also Published As

Publication number Publication date
US10964372B2 (en) 2021-03-30
CN113939875B (zh) 2022-09-02
KR20220005104A (ko) 2022-01-12
EP3984033A1 (en) 2022-04-20
TW202103162A (zh) 2021-01-16
CN113939875A (zh) 2022-01-14
WO2020251754A1 (en) 2020-12-17
US11908506B2 (en) 2024-02-20
EP3984033A4 (en) 2023-05-31
US20200395056A1 (en) 2020-12-17
TWI742639B (zh) 2021-10-11
US20210264961A1 (en) 2021-08-26

Similar Documents

Publication Publication Date Title
JP6964700B2 (ja) 強誘電体メモリの中のマルチレベルストレージ
JP6887509B2 (ja) アレイのメモリセルのプリライト
JP6935416B2 (ja) 蓄積コンポーネントの分離を備えたメモリセルセンシング
CN109074839B (zh) 存储器区段内经由区段独立的并行存取技术
KR102384721B1 (ko) 멀티-스테이지 메모리 감지
US10839881B2 (en) Dual mode ferroelectric memory cell operation
US9786347B1 (en) Cell-specific reference generation and sensing
KR20210124494A (ko) 메모리 셀의 시간 기반 액세스
US11848038B2 (en) Self-reference sensing for memory cells
JP2020528192A (ja) メモリ・デバイス内でのラッチングのためのオフセット・キャンセル
KR20190109567A (ko) 강유전 메모리 자기 참조
US11908506B2 (en) Memory cell biasing techniques
CN113966534B (zh) 开放页偏置技术

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220207

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220207

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20221221

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230110

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20230801