JP2022513932A - 薄膜トランジスタおよび関連する作製技術 - Google Patents
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Abstract
薄膜トランジスタおよび関連する作製技術のための方法および装置が記述される。薄膜トランジスタは、クロスポイント型アーキテクチャに配置されたメモリセルの２つ以上のデッキにアクセスできる。作製技術は、複合スタックの最上層に形成されたビアの１つまたは複数のパターンを用いることができ、これにより、低減された数の処理ステップを用いながら複合スタック内に薄膜トランジスタを構築することが容易にすることができる。薄膜トランジスタの異なる構成は、ビアの異なるグループを利用することによって、作製技術を用いて構築できる。さらに、メモリデバイスの回路およびコンポーネント（例えば、デコーダ回路、１つまたは複数のメモリアレイの態様間の相互接続）は、関連するビアベースの作製技術とともに本明細書に記載される薄膜トランジスタを用いて構築できる。
Description
クロスリファレンス
本特許出願は、本願の譲受人に譲渡され、またその全文が本明細書に参照として明示的に組み込まれている２０１８年１２月１８日に出願された「ＴＨＩＮ ＦＩＬＭ ＴＲＡＮＳＩＳＴＯＲＳ ＡＮＤ ＲＥＬＡＴＥＤ ＦＡＢＲＩＣＡＴＩＯＮ ＴＥＣＨＮＩＱＵＥＳ」と題する、Ｃａｓｔｒｏらによる米国特許出願第１６／２２３，５９５号の優先権を主張するものである。
本特許出願は、本願の譲受人に譲渡され、またその全文が本明細書に参照として明示的に組み込まれている２０１８年１２月１８日に出願された「ＴＨＩＮ ＦＩＬＭ ＴＲＡＮＳＩＳＴＯＲＳ ＡＮＤ ＲＥＬＡＴＥＤ ＦＡＢＲＩＣＡＴＩＯＮ ＴＥＣＨＮＩＱＵＥＳ」と題する、Ｃａｓｔｒｏらによる米国特許出願第１６／２２３，５９５号の優先権を主張するものである。
以下は、概してメモリアレイの形成に関し、より具体的には薄膜トランジスタおよび関連する作製技術に関する。
メモリデバイスは、コンピュータ、無線通信デバイス、カメラ、デジタルディスプレイなどの様々な電子デバイス中に情報を記憶するために広く使用される。情報は、メモリデバイスの様々な状態をプログラミングすることによって記憶される。例えば、バイナリデバイスは、論理“１”または論理“０”によりしばしば示される２つの状態を有する。その他のシステムでは、３つ以上の状態が記憶されてもよい。記憶された情報にアクセスするために、電子デバイスのコンポーネントは、メモリデバイスの記憶状態を読み出し、または検知し得る。情報を記憶するために、電子デバイスのコンポーネントは、メモリデバイスに状態を書き込み得、またはプログラムし得る。
磁気ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ、相変化メモリ（ＰＣＭ）などを含む様々な種類のメモリデバイスが存在する。メモリデバイスは揮発性メモリセルまたは不揮発性メモリセルを備えてもよい。不揮発性メモリセルは、外部電源が存在しなくても長時間、その記憶した論理状態を維持することができる。揮発性メモリセルは、外部電源により定期的にリフレッシュされない限り、それらの記憶状態を時間とともに喪失し得る。
メモリデバイスの改善としては、概して、数ある基準の中でもとりわけ、メモリセル密度を増加させること、読み取り／書き込み速度の上昇、信頼性の向上、データ保持の向上、電力消費の低減、または製造コストの低減を挙げることができる。単位面積あたりにメモリセルをより多く構築することが、メモリセル密度を増加させ、メモリデバイスのサイズを大きくすることなくビットあたりのコストを低減するために望ましくなり得る。メモリセル密度が増加された、または他の有益な特徴を有するメモリデバイスを含む、メモリデバイスの改善された作製技術（例えば、より速い、より低コスト）もまた望ましくなり得る。
単位面積あたりにメモリセルをより多く構築することによって、メモリデバイス内のメモリセルの面密度を増加させることができる。メモリセルの面密度が増加すると、メモリデバイスのビットあたりのコストの削減、および／または一定コストでのより大きなメモリ容量を容易にすることができる。メモリセルの２つ以上の２次元（２Ｄ）アレイを３次元（３Ｄ）に集積することによって、メモリセルの様々な特徴的サイズの縮小に伴い得る困難を軽減しながらも、面密度を増加させることができる。場合によっては、メモリセルの２Ｄアレイは、メモリセルのデッキと呼んでもよい。場合によっては、メモリセルの複数のデッキを含むメモリデバイスは３Ｄメモリデバイスと呼んでもよい。３Ｄメモリデバイスのメモリセルの各デッキは、どのデッキを選択するかを決定し、選択されたデッキの１つまたは複数のメモリセルに向けられたアクセス動作を実行するように構成され得る回路によって、選択（例えば、作動）または抑制（例えば、動作停止、非選択）されてもよい。場合によっては、回路は、基板内または基板上に形成された相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタを備え、メモリセルの３Ｄ集積デッキは、ＣＭＯＳ回路の上方に配置（例えば、上に作製）されてもよい。場合によっては、基板の上方に配置されたメモリセルのデッキおよび関連コンポーネントは、アレイ層と総称され得る層のセットに含まれてもよい。
ＣＭＯＳ回路は、ホストデバイスからのアクセスコマンドに基づいて、例えば、アクセスコマンドに関連付けられ、特定のデッキに含まれるメモリセルのアドレスを復号することによって、選択すべき３Ｄメモリデバイスの特定のデッキを決定することができる。いくつかの実施例では、３Ｄメモリデバイス内のデッキ数が増加して（例えば、４つのデッキ、８つのデッキ、１６のデッキ、３２のデッキ）面密度が増加すると、復号（例えば、増加した数のデッキのうち、どのデッキを選択するかを決定する）と、追加のデッキの駆動（例えば、選択されたデッキのメモリセルにアクセスするのに十分な電流を供給する）とをサポートするために、ＣＭＯＳ回路のサイズが大きくなり得る。このようなＣＭＯＳ回路のサイズの増大（例えば、ＣＭＯＳ回路によって占められる基板面積の増加）は、さもなければメモリセルの２つ以上の２Ｄアレイの３Ｄ集積化に関連する利点を相殺し得る。
本明細書に記載の作製技術、方法、および関連デバイスは、３Ｄメモリデバイスのデッキ内（例えば、メモリセルの２つ以上のデッキを一纏めに備えるアレイ層内）に配置されてもよい薄膜トランジスタ（ＴＦＴ）の構築を容易にすることができる。場合によっては、ＴＦＴの複数のセットがアレイ層（例えば、それぞれがＴＦＴのセットを含む２つ以上のアレイ層）内で同時に作製されてもよい。アレイ層内に配置されたＴＦＴは、メモリセルの対応するデッキを選択（例えば、作動）または抑制（例えば、動作停止）するように構成されてもよい。場合によっては、ＴＦＴは、基板においてＣＭＯＳ回路と結合してもよいメモリデッキデコーダ（メモリデッキセレクタとも呼んでもよい）の一部であってもよい。このように、ＴＦＴは、ＣＭＯＳ回路と結合して、ＣＭＯＳ回路がその機能（例えば、３Ｄ集積化された複数のデッキのうちの選択すべき特定のデッキを決定し、特定のデッキのメモリセルにアクセスするための電流を駆動すること）を実行することを容易にできる。このように、アレイ層に配置されたＴＦＴは、ＣＭＯＳ回路によって占められる基板面積の点で関連する影響を緩和しながら、３Ｄメモリデバイスのメモリセルの追加のデッキの収容を容易にすることができる。例えば、場合によっては、ＣＭＯＳ回路は、ＴＦＴと連動して、ほぼ同じ面積を占めながらもメモリセルの１つ以上の追加のデッキを支持することができる。場合によっては、アレイ層に配置されたＴＦＴが、様々なアレイ寄生成分、例えば、漏洩電流、寄生容量の影響を緩和することができる。
場合によっては、ＴＦＴは、例えば、復号機能の少なくとも一部の態様をアレイ層に配置されたＴＦＴに委ねることによって、アレイ層の下にあるＣＭＯＳ回路の面積を低減できるように、追加の機能（例えば、メモリセルのデッキの選択または抑制に加えて、完全な復号機能などの機能）を実行するように構成されてもよい。さらに、ＴＦＴは、個々のデッキを残りのデッキから絶縁させることができ（例えば、ＴＦＴは、残りのデッキを抑制しながら個々のデッキを選択することができる）、それによって、アクセス動作中の電流要件（例えば、駆動電流要件）を緩和することができる。緩和された電流要件は、ＣＭＯＳ回路がアクセス動作中に複数のデッキに電流を供給するように構成され得る代替アプローチと比較すると、ＣＭＯＳ回路に関していくつかの利点を有し得る。例えば、緩和された電流要件は、ＣＭＯＳ回路がより少ない面積を占めること、より単純な回路構成を使用する（有する）こと、または設置面積を増大させることなく１つまたは複数の追加の機能を提供することを容易にすることができる。
本明細書に記載の作製技術、方法、および関連デバイスは、別の箇所に記載されているように、ビア（例えば、アクセスビア）のパターンを用いて、メモリセルおよび関連するアレイ電極の複数のデッキ（例えば、それぞれがメモリセルおよび関連するアレイ電極のデッキを含むアレイ層のセット）を同時に構築することを容易にする技術、方法、および関連デバイスに基づいていてもよい。すなわち、メモリセルおよび関連するアレイ電極の複数のデッキを構築する態様は、「Ｃｒｏｓｓ－Ｐｏｉｎｔ Ｍｅｍｏｒｙ Ａｒｒａｙ ａｎｄ Ｒｅｌａｔｅｄ Ｆａｂｒｉｃａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅｓ」と題するＣａｓｔｒｏらによる米国特許出願公開第１５／９６１，５４０号、「Ｃｒｏｓｓ－Ｐｏｉｎｔ Ｍｅｍｏｒｙ Ａｒｒａｙ ａｎｄ Ｒｅｌａｔｅｄ Ｆａｂｒｉｃａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅｓ」と題するＣａｓｔｒｏらによる米国特許出願公開第１５／９６１，５４７号、および「Ｂｕｒｉｅｄ Ｌｉｎｅｓ ａｎｄ Ｒｅｌａｔｅｄ Ｆａｂｒｉｃａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅｓ」と題するＣａｓｔｒｏらによる米国特許出願公開第１５／９６１，５５０号に記載され、これらはそれぞれ、その全文が参照により本明細書に明示的に組み込まれている。ビアは、メモリセルおよびアレイ電極の複数のデッキを１つの領域内に構築し、ＴＦＴを異なる領域に構築するために使用され得る複合スタックの最上層に形成されてもよい。本明細書で使用される場合、ビアは、開口部、または開口部を含む材料（層、表面）の下に関連するビアホールおよび他の構造を形成するために使用され得る開口部を意味することができ、導電性でなくてもよい材料を含む材料が後に充填されたような開口部を含む。
このように、本明細書に記載される作製技術、方法、および関連デバイスは、メモリセルおよびアレイ電極の複数のデッキを構築することに関連して、ＴＦＴを構築するための柔軟な順序を容易にすることができる。このような柔軟性は、メモリセルへの熱的影響、メモリセルに使用される材料（例えば、カルコゲニド材料）への相互汚染リスクなど、様々な処理条件に関連する様々な望ましくない因子を軽減するために、プロセスステップの最適化を提供できる。一例として、ＴＦＴは、メモリセルが維持するサーマルバジェット（例えば、様々な温度での処理ステップの持続時間の合計）を低減するために、メモリセルを構築する前に形成されてもよい。場合によっては、本明細書に記載される作製技術、方法、および関連デバイスは、メモリセルおよびアレイ電極の複数のデッキを構築するためだけでなく、ＴＦＴを構築するためにも材料の同じ複合スタックを使用することができるため、３Ｄメモリデバイスの製造コストを削減することができる。
本明細書に記載される作製技術、方法、および関連デバイスは、クロスポイント型アーキテクチャに配置されたメモリセルのデッキの選択（または抑制）をサポートすることができる。例えば、クロスポイント型アーキテクチャにおけるメモリセルの各デッキは、第１の平面内の第１のアクセス線（例えば、ワード線、第１のアレイ電極）のセットと、第２の平面内の第２のアクセス線（例えば、ビット線、第２のアレイ電極）のセットとを備えることができ、第１のアクセス線および第２のアクセス線は、異なる方向に延び、例えば、第１のアクセス線は、第２のアクセス線に対して実質的に垂直であってもよい。第１のアクセス線と第２のアクセス線との各トポロジカルクロスポイントは、メモリセルに対応することができる。したがって、クロスポイント型アーキテクチャにおけるメモリセルのデッキは、アクセス線のトポロジカルクロスポイント（例えば、アクセス線の３Ｄグリッド型構造）に配置されたメモリセルのセットを有するメモリアレイを備えることができる。本明細書に記載されるように、ＴＦＴ（例えば、メモリデッキセレクタ／インヒビタ）は、メモリセルおよびアレイ電極の複数のデッキを含むアレイ層に構築されてもよい。このように、ＴＦＴは、アクセス線（例えば、ワード線、ビット線、第１のアレイ電極、第２のアレイ電極）と結合し、したがって、クロスポイント型アーキテクチャに配置されたメモリセルの複数のデッキの選択（およびアクセス）をサポートすることができる。
さらに、ＴＦＴは、キルト型アーキテクチャまたはその派生型など、様々なクロスポイント型アーキテクチャをサポートしてもよい。メモリデバイスの文脈におけるキルト型アーキテクチャとは、パッチワークキルトのパッチの配置に類似した、コンポーネント（例えば、ワード線デコーダ、ビット線デコーダ、検知コンポーネント、メモリセルのアレイのサブセット）の類似の構成をそれぞれが備えたメモリタイルのセットを含むメモリセルのアレイを意味することができる。メモリタイルは、キルト型アーキテクチャを採用したメモリデバイスのメモリセルのアレイのための構成単位（例えば、モジュール式構成単位）と考えてもよい。このようにして、メモリデバイスのメモリセルのアレイは、メモリタイルの数を増減させることによって拡張または縮小することができる。換言すると、クロスポイント型アーキテクチャとは、第１のアクセス線と第２のアクセス線とのトポロジカルクロスポイントを含むメモリアレイを意味することができ、ここで、各トポロジカルクロスポイントはメモリセルに対応し、キルト型アーキテクチャとは、各々がアレイのサブセットを形成するメモリタイルのセットを配置することによってメモリセルのアレイを構築することを意味することができる。
ＴＦＴの構成は、種々の制約または要件を満たすように変化させてもよい（例えば、関連する幾何学的形状および構造を変化させてもよい）。場合によっては、ＴＦＴに対する適切な制約および要件は、１つまたは複数のＴＦＴによって提供される選択機能および抑制（例えば、選択解除）機能に基づいていてもよい。例えば、ＴＦＴは、作動されたときにある種の電流駆動能力を提供するように構成されてもよい（例えば、選択機能）。加えてまたは代替的に、ＴＦＴは、動作停止されたときに許容可能できる程度に弱い漏洩電流を維持するように構成されてもよい（例えば、抑制機能）。場合によっては、ＴＦＴの複数（例えば２つ）のセットは、メモリセルのデッキ内の各アレイ電極に対して構築されてもよい。例えば、ＴＦＴの１セットは、メモリセルのデッキが選択されたときに、そのメモリセルのデッキのアレイ電極を能動的に駆動する（例えば、所望のまたは必要な駆動電流を供給する）ように構成されてもよい。追加的または代替的に、ＴＦＴの他のセットは、メモリセルのデッキが抑制されている（例えば、アクセスされていない、選択解除されている）ときに、抑制レベルを駆動する（例えば、弱い漏洩電流を維持する）ように構成されてもよい。場合によっては、単一のデバイスに存在するＴＦＴの複数のセットは、電流駆動能力と、ＴＦＴの複数のセットが一括してサポートできる電圧範囲とを最適化するように互いに異なるように処理されてもよい（例えば、ＴＦＴの１つのセットは駆動電流能力のために最適化されてもよいが、ＴＦＴの他のセットは弱漏洩電流能力のために最適化されてもよい）。
場合によっては、ＴＦＴの制御ゲート（例えば、ゲート電極）は、メモリ素子（例えば、カルコゲニド素子などの情報を記憶するように構成可能な素子）が形成されるのと同じ層内に形成されてもよい。ＴＦＴの制御ゲートは、ＴＦＴの第１の電極（例えば、ドレイン）とＴＦＴの第２の電極（例えば、ソース）との間のＴＦＴ内の電流の経路を決定することができる。場合によっては、電流の経路は、ＴＦＴのゲート電極、第１の電極および第２の電極に対してＴＦＴのチャネルが形成される様式に基づいて、垂直、水平、またはその両方の組み合わせであってもよい。場合によっては、ＴＦＴのチャネルは、ＴＦＴが実行できる様々な機能、例えば、選択機能、抑制機能、または他の機能に基づいて異なり得るチャネルの電気的特性を制御するように、下層のＣＭＯＳ回路のノードにバルク接続によって結合される。
さらに、本明細書に記載される作製技術、方法、および関連デバイスは、アレイ層のデッキ内に様々な組み合わせのＴＦＴ（例えば、ＴＦＴベースのデコーダユニット）を備えた回路など、１つまたは複数の複雑な回路の構築を容易にすることができる。例えば、ＴＦＴベースのデコーダユニットは、タイルのクラスタ内の特定のタイルを作動（または動作停止）するようにクラスタレベルの復号を実行できる。加えてまたは代替的に、別のＴＦＴベースのデコーダユニットは、タイルに含まれるアクセス線のセットのうち、特定のアクセス線を作動するように、タイルレベルの復号を実行できる。また、本明細書に記載される作製技術および方法は、第１のＴＦＴグループのための電極の第１のセットが、第２のＴＦＴグループのための電極の第２のセットと、電極の第１のセットと電極の第２のセットとの間の短絡を生じることなく交差できるクロスオーバ領域を構築するために使用されてもよい。
上記で紹介した本開示の特徴は、本明細書において、クロスポイント型アーキテクチャのメモリアレイを構築するためにも使用され得る複合材料スタックにおいて、様々なＴＦＴ構造およびＴＦＴベースの回路を構築する文脈でさらに説明される。続いて、ＴＦＴ構造およびＴＦＴベースの回路を作製するための構造および技術の具体例を説明する。本開示のこれらおよびその他の特徴は、さらに、ＴＦＴおよび関連する作製技術に関連する装置図、形成方法図、およびフローチャートによって図示され、これらを参照して説明される。
図１は、本開示の実施形態による、薄膜トランジスタをサポートするメモリセルの３次元アレイを備えた例示的メモリデバイス１００および関連する作製技術を示す。メモリデバイス１００は、電子メモリ装置とも呼んでもよい。図１は、メモリデバイス１００の様々なコンポーネントおよび特徴を示す例示図である。このように、メモリデバイス１００のコンポーネントおよび特徴は、メモリデバイス１００内の実際の物理的な位置ではなく、機能的な相互関係を説明するために示されていることを理解すべきである。
図１の例示的実施例では、メモリデバイス１００は、３次元（３Ｄ）メモリアレイ１０２を備える。３Ｄメモリアレイ１０２は、様々な状態を記憶するようにプログラム可能であってもよいメモリセル１０５を備える。いくつかの実施形態では、各メモリセル１０５は、論理０および論理１と示される２つの状態を記憶するようにプログラム可能であってもよい。いくつかの実施形態では、メモリセル１０５は、３つ以上の論理状態を記憶するように構成されてもよい（例えば、マルチレベルセル）。メモリセル１０５としては、いくつかの実施形態では、自己選択型メモリセルを挙げることができる。メモリセル１０５としては、さらに、別の種類のメモリセル、例えば、３Ｄ ＸＰｏｉｎｔ（商標）メモリセル、記憶コンポーネントおよび選択コンポネートを備えたＰＣＭセル、導電性ブリッジＲＡＭ（ＣＢＲＡＭ）セル、またはＦｅＲＡＭセルを挙げることができると理解すべきである。図１に含まれる一部の要素には数字表示によって標識されていても、描かれている特徴の視認性および明確性を高めるために、他の対応する要素は標識されないが、それらが同じである、または類似していると理解されるであろう。
３Ｄメモリアレイ１０２は、互いに重ねて形成された２つ以上の２次元（２Ｄ）メモリアレイ（例えば、メモリセルおよびアレイ電極の２つ以上のデッキを備えたアレイ層）を備えてもよい。これにより、単一のダイまたは基板上に配置または作成できるメモリセルの、単一の２Ｄアレイと比較して増加させることができ、その結果、製造コストが削減されるか、またはメモリデバイスの性能が向上するか、またはその両方が起こり得る。図１に描かれた例では、メモリアレイ１０２は、２つのレベルのメモリセル１０５（例えば、メモリセル１０５－ａおよびメモリセル１０５－ｂ）を備え、したがって、３Ｄメモリアレイとみなすことができるが、レベルの数は２つに限定されず、他の例では、さらなるレベル（例えば、４つのレベル、８つのレベル、１６のレベル、３２のレベル）を含んでもよい。各レベルは、メモリセル１０５が各レベルにわたって互いに整列できる（正確に、またはおおよそ重なり合う）ように整列または配置されてもよく、これにより、メモリセルスタック１４５が形成される。場合によっては、メモリセルのレベルは、メモリセルのデッキと呼んでもよい。
いくつかの実施形態では、メモリセル１０５の各行はワード線１１０に接続され、メモリセル１０５の各列はビット線１１５に接続される。ワード線１１０およびビット線１１５の両方は、総称してアクセス線と呼んでもよい。さらに、アクセス線は、メモリデバイス１００の１つのデッキにおける１つまたは複数のメモリセル１０５のため（例えば、アクセス線の下にあるメモリセル１０５のため）のワード線１１０として、またメモリデバイスの別のデッキにおける１つまたは複数のメモリセル１０５のため（例えば、アクセス線の上にあるメモリセル１０５のため）のビット線１１５として機能することができる。このように、ワード線およびビット線、またはそれらの類似物への言及は、理解または動作を損なうことなく置き替え可能である。ワード線１１０およびビット線１１５は、互いに実質的に垂直であることができ、メモリセルのアレイを支持することができる。
一般に、１つのメモリセル１０５は、ワード線１１０およびビット線１１５などの２本のアクセス線の交点に位置することができる。この交点は、メモリセル１０５のアドレスと呼んでもよい。ターゲットメモリセル１０５は、電圧印加された（例えば、作動された）ワード線１１０と電圧印加された（例えば、作動された）ビット線１１５との交点に位置するメモリセル１０５であってもよく、すなわち、その交点にあるメモリセル１０５の読み取りまたは書き込みのために、ワード線１１０およびビット線１１５の両方に電圧印加してもよい。同じワード線１１０またはビット線１１５と電子通信している（例えば、接続されている）他のメモリセル１０５は、非ターゲットメモリセル１０５と呼んでもよい。
図１に示すように、メモリセルスタック１４５の２つのメモリセル１０５は、ビット線１１５などの共通の導電線を共有してもよい。すなわち、ビット線１１５が、上部メモリセル１０５－ｂおよび下部メモリセル１０５－ａと結合してもよい。他の構成も可能であり、例えば、第３の層（図示せず）がワード線１１０を上部メモリセル１０５－ｂと共有してもよい。
場合によっては、電極は、メモリセル１０５をワード線１１０またはビット線１１５に結合してもよい。電極という用語は、導体を意味してもよく、メモリデバイス１００の素子またはコンポーネント間に導電路を提供する配線、ワイヤ、導電線、導電層などが含まれてよい。したがって、電極という用語は、場合によっては、ワード線１１０またはビット線１１５などのアクセス線を意味することもあり、また場合によっては、アクセス線とメモリセル１０５との間の電気接点として採用される追加の導電性素子を意味することもある。いくつかの実施形態では、メモリセル１０５は、第１の電極と第２の電極との間に配置されたカルコゲニド材料を含んでもよい。第１の電極は、カルコゲニド材料をワード線１１０に結合し、第２の電極は、カルコゲニド材料をビット線１１５に結合してもよい。第１の電極および第２の電極は、同じ材料（例えば、炭素）であっても、または異なる材料であってもよい。他の実施形態では、メモリセル１０５が１本以上のアクセス線と直接結合してもよく、アクセス線以外の電極が省略されていてもよい。
読み出しおよび書き込みなどの動作は、ワード線１１０およびデジット線１１５を作動または選択することによって、メモリセル１０５上で行うことができる。ワード線１１０またはデジット線１１５を作動または選択することは、それぞれの線に電圧を印加することを含んでもよい。ワード線１１０およびデジット線１１５は、導体材料、例えば、金属（例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ））、金属合金、炭素、伝導性ドープ半導体、または他の導体材料、合金、化合物などから作製されてもよい。
いくつかのアーキテクチャでは、セルの論理記憶デバイス（例えば、ＣＢＲＡＭセルの抵抗コンポーネント、ＦｅＲＡＭセルの容量コンポーネント）は、選択コンポーネントによってデジット線から電気的に絶縁されてもよい。ワード線１１０は、選択コンポーネントに接続でき、選択コンポーネントを制御できる。例えば、選択コンポーネントはトランジスタであってもよく、ワード線１１０はトランジスタのゲートに接続されてもよい。あるいは、選択コンポーネントは、可変抵抗コンポーネントであってもよく、これはカルコゲニド材料を含んでもよい。ワード線１１０を作動することにより、メモリセル１０５の論理記憶デバイスとその対応するデジット線１１５との間に電気的接続または閉回路が生じてもよい。その後、デジット線は、メモリセル１０５の読み出しまたは書き込みのいずれかを行うためにアクセスされ得る。メモリセル１０５を選択すると、結果として得られる信号は、記憶された論理状態を決定するために使用できる。場合によっては、第１の論理状態は、メモリセル１０５を流れる電流がないか、または無視できるほど小さい電流に対応できるが、第２の論理状態は、有限の電流に対応できる。
場合によっては、メモリセル１０５としては、２つの端子を有する自己選択型メモリセルを挙げることができ、別個の選択コンポーネントは省略してもよい。このように、自己選択型メモリセルの一方の端子はワード線１１０に電気的に接続され得、自己選択型メモリセルの他方の端子はデジット線１１５に電気的に接続され得る。
メモリセル１０５にアクセスすることは、行デコーダ１２０および列デコーダ１３０を介して制御されてもよい。例えば、行デコーダ１２０は、メモリコントローラ１４０から行アドレスを受信し、受信した行アドレスに基づいて、適切なワード線１１０を作動できる。場合によっては、行デコーダ１２０は、３Ｄメモリアレイ１０２の特定のデッキを選択するためにＴＦＴの複数のセットを含んでもよい。例えば、行デコーダ１２０は、下部デッキを選択するための下部デッキ（例えば、メモリセル１０５－ａを含むメモリデッキ）に関連するＴＦＴの第１のセットと、上部デッキを抑制（例えば、選択解除）するための上部デッキ（例えば、メモリセル１０５－ｂを含むメモリデッキ）に関連するＴＦＴの第２のセットとを含むことができる。場合によっては、ＴＦＴは、３Ｄメモリアレイ１０２を含むアレイ層の同じ場所に配置されてもよい。場合によっては、アレイ層に配置されたＴＦＴは、基板に配置されてもよい行デコーダ１２０と結合でき、基板の上方には３Ｄメモリアレイ１０２が配置される。同様に、列デコーダ１３０は、メモリコントローラ１４０から列アドレスを受信し、適切なデジット線１１５を作動できる。場合によっては、行デコーダ１２０と同様に、列デコーダ１３０は、３Ｄメモリアレイ１０２の特定のデッキを選択するためにＴＦＴの別の複数のセットを含んでもよい。例えば、メモリアレイ１０２は、ＷＬ＿１～ＷＬ＿Ｍと標識された複数のワード線１１０と、ＤＬ＿１～ＤＬ＿Ｎと標識された複数のデジット線１１５とを含んでもよく、ＭおよびＮはアレイのサイズに依存する。したがって、ワード線１１０およびデジット線１１５、例えばＷＬ＿２およびＤＬ＿３を作動することにより、それらの交点にあるメモリセル１０５にアクセスすることができる。
アクセス時、メモリセル１０５は、メモリセル１０５の記憶状態を判断するために検知コンポーネント１２５によって読み出される、または検知され得る。例えば、電圧は、（対応するワード線１１０およびビット線１１５を用いて）メモリセル１０５に印加されてもよく、結果として生じるメモリセル１０５を流れる電流の存在は、メモリセル１０５の印加電圧および閾値電圧に依存できる。場合によっては、２以上の電圧が印加されてもよい。さらに、印加電圧が電流をもたらさなければ、電流が検知コンポーネント１２５によって検出されるまで、他の電圧が印加されてもよい。電流をもたらした電圧を評価することによって、メモリセル１０５の記憶された論理状態を決定できる。場合によっては、電圧の大きさは、電流が検出されるまで増加されてもよい。他の場合、所定の電圧は、電流が検出されるまで順次印加されてもよい。同様に、電流がメモリセル１０５に印加されてもよく、電流を生成するための電圧の大きさは、メモリセル１０５の電気抵抗または閾値電圧に依存してもよい。
場合によっては、メモリセル１０５（例えば、自己選択型メモリセル）は、カルコゲニド材料を含むことができる。自己選択型メモリセルのカルコゲニド材料は、自己選択型メモリセルの動作中、非晶質状態のままであることができる。場合によっては、自己選択型メモリセルを動作させることは、自己選択型メモリセルの特定の閾値電圧を決定するために、自己選択型メモリセルに様々な形状のプログラミングパルスを印加することを含んでもよく、すなわち、自己選択型メモリセルの閾値電圧は、プログラミングパルスの形状を変更することによって変更され得、これにより、非晶質状態のカルコゲニド材料の局所的な組成が変化できる。自己選択型メモリセルの特定の閾値電圧は、様々な形状の読み出しパルスを自己選択型メモリセルに印加することによって決定できる。例えば、読み出しパルスの印加電圧が自己選択型メモリセルの特定の閾値電圧を超えると、有限量の電流が自己選択型メモリセルに流れ得る。同様に、読み出しパルスの印加電圧が自己選択型メモリセルの特定の閾値電圧未満である場合、感知可能量の電流が自己選択型メモリセルを流れないことがある。
いくつかの実施形態では、検知コンポーネント１２５は、メモリセル１０５を通る電流またはその欠如を検出することによって、選択されたメモリセル１０５に記憶された情報を読み出すことができる。このようにして、メモリセル１０５（例えば、自己選択型メモリセル）は、カルコゲニド材料に関連する閾値電圧レベル（例えば、２つの閾値電圧レベル）に基づいて１ビットのデータを記憶でき、電流がメモリセル１０５に流れる閾値電圧レベルは、メモリセル１０５によって記憶される論理状態を示す。場合によっては、メモリセル１０５は、一定数の異なる閾値電圧レベル（例えば、３つ以上の閾値電圧レベル）を示すことができ、それにより、１ビットよりも大きなデータを記憶する。
検知コンポーネント１２５は、検知されるメモリセル１０５に関連する信号の差を検出および増幅するために、様々なトランジスタまたは増幅器を備えてもよく、これらはラッチと呼ばれてもよい。次いで、検出されたメモリセル１０５の論理状態は、列デコーダ１３０を介して出力１３５として出力され得る。場合によっては、検知コンポーネント１２５は、列デコーダ１３０または行デコーダ１２０の一部であってもよい。または、検知コンポーネント１２５は、列デコーダ１３０または行デコーダ１２０に接続されるか、またはそれらと電子通信してもよい。図１は、検知コンポーネント１２５－ａを配置する代替的選択肢（破線のボックス内）も示している。当業者であれば、検知コンポーネント１２５は、その機能的目的を失うことなく、列デコーダまたは行デコーダのいずれかと関連付けられていてもよいことを理解するであろう。
メモリセル１０５は、関連するワード線１１０およびデジット線１１５を同様に作動することによって設定または書き込むことができ、少なくとも１つの論理値がメモリセル１０５に記憶され得る。列デコーダ１３０または行デコーダ１２０は、メモリセル１０５に書き込まれるデータ、例えば入出力１３５を受信してもよい。
いくつかのメモリアーキテクチャでは、メモリセル１０５にアクセスすることにより、記憶された論理状態が劣化または破壊されることがあり、メモリセル１０５に元の論理状態を戻すために、再書き込みまたはリフレッシュ動作が行われることがある。例えば、ＤＲＡＭでは、検知動作中にキャパシタが部分的または完全に放電し、記憶された論理状態が破損することがあるため、論理状態は検知動作後に再書き込みされることがある。さらに、いくつかのメモリアーキテクチャでは、単一のワード線１１０を作動することにより、その行の（例えば、ワード線１１０と結合されている）すべてのメモリセルが放電することがあり、したがって、その行のいくつかまたはすべてのメモリセル１０５を再書き込みする必要があり得る。しかし、自己選択型メモリ、ＰＣＭ、ＣＢＲＡＭ、ＦｅＲＡＭ、またはｎｏｔ－ＡＮＤ（ＮＡＮＤ）メモリなどの不揮発性メモリでは、メモリセル１０５にアクセスすることにより論理状態は破壊され得ないため、アクセス後にメモリセル１０５は再書き込みを必要としなくてもよい。
メモリコントローラ１４０は、様々なコンポーネント、例えば、行デコーダ１２０、列デコーダ１３０、および検知コンポーネント１２５を介して、メモリセル１０５の動作（例えば、読み出し、書き込み、再書き込み、リフレッシュ、放電）を制御してもよい。場合によっては、行デコーダ１２０、列デコーダ１３０、および検知コンポーネント１２５のうちの１つまたは複数が、メモリコントローラ１４０と同じ場所に配置されてもよい。メモリコントローラ１４０は、所望のワード線１１０およびデジット線１１５を作動するために、行および列のアドレス信号を生成してもよい。また、メモリコントローラ１４０は、メモリデバイス１００の動作中に使用される様々な電圧または電流を生成および制御してもよい。一般に、本明細書で述べられる印加電圧または電流の振幅、形状、極性、および／または持続時間は、調整または変化してもよく、メモリデバイス１００を動作させる際に述べられる様々な動作によって異なっていてもよい。さらに、メモリアレイ１０２内の１つ、複数、またはすべてのメモリセル１０５が同時にアクセスされてもよく、例えば、すべてのメモリセル１０５、またはメモリセル１０５のグループが単一の論理状態に設定されるリセット動作中に、メモリアレイ１０２の複数またはすべてのセルが同時にアクセスされてもよい。
場合によっては、下部ワード線１１０（図１ではＷＬ＿Ｂ１と標識される）、上部ワード線１１０（図１ではＷＬ＿Ｔ１と標識される）、および任意の数の追加の層（図示せず）のワード線が、同時に形成されてもよい。さらに、下部ワード線１１０および上部ワード線１１０の両方が、最初は同じ誘電性材料を含む層に配置（形成）されてもよく、単一のビアパターンが、下部レベルのワード線１１０および上部レベルのワード線１１０をそれぞれの層で同時に形成する１つまたは複数の処理ステップ、例えば、誘電性材料の一部を除去して導体材料で置き換えることに使用されてもよい。同様に、下部メモリセル１０５（例えば、図１で黒一色の円として示されるメモリセル１０５－ａ）は、上部メモリセル１０５（例えば、図１で白い円として示されるメモリセル１０５－ｂ）および任意の数のメモリセルの追加のデッキ（図示せず）のメモリセル１０５と同時に形成されてもよい。場合によっては、３Ｄメモリアレイ１０２は、行デコーダ１２０、検知コンポーネント１２５、列デコーダ１３０などの様々な回路を備えた基板の上方に配置されてもよい。
図２は、本開示の実施形態による、薄膜トランジスタをサポートする３次元メモリアレイ２０２および関連する作製技術の実施例を示す。３Ｄメモリアレイ２０２は、図１を参照して記載されるメモリアレイ１０２であっても、またはメモリセルの２つ以上のデッキを含む３Ｄメモリデバイスの一部の例であってもよい。３Ｄメモリアレイ２０２は、基板２０４の上方に配置されたメモリセルの第１のアレイまたはデッキ２０５－ａと、第１のアレイまたはデッキ２０５－ａの上にあるメモリセルの第２のアレイまたはデッキ２０５－ｂとを備えてもよい。３Ｄメモリアレイ２０２はまた、図１を参照して記載されるように、ワード線１１０の例であってもよいワード線１１０－ａおよびワード線１１０－ｂと、ビット線１１５の例であるビット線１１５－ａとを備えてもよい。図２に描かれる例示的実施例のように、第１のデッキ２０５－ａおよび第２のデッキ２０５－ｂのメモリセルはそれぞれ、自己選択型メモリセルを備えてもよい。いくつかの実施例では、第１のデッキ２０５－ａおよび第２のデッキ２０５－ｂのメモリセルとしては、それぞれ、クロスポイント型アーキテクチャに適し得る別の種類のメモリセル、例えば、ＣＢＲＡＭセルまたはＦｅＲＡＭセルを挙げることができる。図２に含まれる一部の要素には数字表示により標識されているが、他の対応する要素は、描かれている特徴の視認性および明確性を高めるために、それらが同じであるか、または類似していると理解されていても標識されない。
場合によっては、第１のデッキ２０５－ａのメモリセルはそれぞれ、第１の電極２１５－ａ、カルコゲニド材料２２０－ａ、および第２の電極２２５－ａを含んでもよい。さらに、第２デッキ２０５－ｂのメモリセルはそれぞれ、第１の電極２１５－ｂ、カルコゲニド材料２２０－ｂ、および第２の電極２２５－ｂを含んでもよい。いくつかの実施形態において、アクセス線（例えば、ワード線１１０、ビット線１１５）は、電極２１５または２２５の代わりに、電極層（例えば、共形層）を備えてもよく、したがって、複数層のアクセス線を備えてもよい。そのような実施形態では、アクセス線の電極層は、メモリ材料（例えば、カルコゲニド材料２２０）とインタフェースしてもよい。いくつかの実施形態では、アクセス線（例えば、ワード線１１０、ビット線１１５）は、電極層またはその間の電極なしに、メモリ材料（例えば、カルコゲニド材料２２０）と直接インタフェースしてもよい。
いくつかの実施形態では、第１のデッキ２０５－ａおよび第２のデッキ２０５－ｂのメモリセルは、図１を参照して記載されるように、各デッキ２０５－ａおよび２０５－ｂの対応する（例えば、ｙ方向に垂直に整列した）メモリセルがビット線１１５またはワード線１１０を共有するように、共通の導電線を有してもよい。例えば、第２のデッキ２０５－ｂの第１の電極２１５－ｂおよび第１のデッキ２０５－ａの第２の電極２２５－ａは、ビット線１１５－ａが垂直方向に整列して（ｙ方向に）隣接するメモリセルによって共有されるように、両方ともビット線１１５－ａに結合してもよい。
いくつかの実施形態では、３Ｄメモリアレイ２０２は、第２デッキ２０５－ｂの第１の電極２１５－ｂが追加のビット線と結合でき、第１のデッキ２０５－ａの第２の電極２２５－ａがビット線１１５－ａと結合できるように、追加のビット線（図示せず）を備えてもよい。追加のビット線は、ビット線１１５－ａから電気的に絶縁されていてもよい（例えば、絶縁材料が追加のビット線とビット線１１５－ａとの間に介在していてもよい）。その結果、第１のデッキ２０５－ａおよび第２のデッキ２０５－ｂは分離することができ、互いに独立して動作できる。場合によっては、アクセス線（例えば、ワード線１１０またはビット線１１５のいずれか）は、各クロスポイントにおけるそれぞれのメモリセルのための選択コンポーネント（例えば、アクセス線と統合された１つまたは複数の薄膜材料として構成されてもよい、２端子セレクタデバイス）を備えてもよい。このように、アクセス線および選択コンポーネントは、アクセス線および選択コンポーネントの両方として機能する複合材料層を一緒に形成してもよい。
３Ｄメモリアレイ２０２のアーキテクチャは、図２に示すように、メモリセルがワード線１１０とビット線１１５との間のトポロジカルクロスポイントに形成され得るため、場合によっては、クロスポイント型アーキテクチャの一例と呼んでもよい。このようなクロスポイント型アーキテクチャは、他のいくつかのメモリアーキテクチャと比較して、より低い製造コストで比較的高密度のデータストレージを提供することができる。例えば、クロスポイント型アーキテクチャを用いたメモリアレイは、面積が低減されたメモリセルを有することができ、その結果、他のいくつかのアーキテクチャと比較して、増加したメモリセル密度をサポートすることができる。例えば、クロスポイント型アーキテクチャは、３端子選択コンポーネントを有するものなど、６Ｆ２メモリセル面積（Ｆは最小加工寸法（例えば最低加工寸法）である）を有する他のアーキテクチャと比較して、４Ｆ２メモリセル面積を有してもよい。例えば、ＤＲＡＭメモリアレイは、各メモリセルの選択コンポーネントとして、３端子デバイスであるトランジスタ（例えば、薄膜トランジスタ）を使用することができ、したがって、所定の数のメモリセルを備えたＤＲＡＭメモリアレイは、同じ数のメモリセルを備えたクロスポイント型アーキテクチャを有するメモリアレイと比較して、大きなメモリセル面積を有することができる。
図２の実施例では、２つのメモリデッキを示しているが、他の構成は、任意の数のデッキ（例えば、４つのデッキ、８つのデッキ、１６のデッキ、３２のデッキ）を備えてもよい。いくつかの実施形態では、メモリデッキのうちの１つまたは複数は、カルコゲニド材料２２０を含む自己選択型メモリセルを備えてもよい。他の実施形態では、メモリデッキのうちの１つまたは複数は、強誘電性材料を含むＦｅＲＡＭセルを備えてもよい。さらに別の実施形態では、メモリデッキのうちの１つまたは複数は、金属酸化物またはカルコゲニド材料を含むＣＢＲＡＭセルを備えてもよい。カルコゲニド材料２２０としては、例えば、セレン（Ｓｅ）、テルル（Ｔｅ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、炭素（Ｃ）、ゲルマニウム（Ｇｅ）、およびシリコン（Ｓｉ）の合金などのカルコゲニドガラスを挙げることができる。いくつかの実施形態では、セレン（Ｓｅ）、ヒ素（Ａｓ）およびゲルマニウム（Ｇｅ）を主に含むカルコゲニド材料をＳＡＧ合金と呼んでもよい。
場合によっては、３Ｄメモリアレイ２０２のワード線１１０－ａ、ワード線１１０－ｂ、およびビット線１１５－ａは、アレイ電極と呼んでもよい。本明細書に記載されるように、ＴＦＴのセットは、ＴＦＴのセットのうちのサブセットがメモリアレイのデッキ（例えば、メモリセルの第１のデッキ２０５－ａ、メモリセルの第２のデッキ２０５－ｂ）のアレイ電極（例えば、ワード線１１０、ビット線１１５）と結合できるように、アレイ層に構築されてもよい。場合によっては、ＴＦＴのセットは、回路の様々な機能を促すように、基板２０４内の回路（例えば、アレイ層の下のＣＭＯＳ回路）と結合してもよい。例えば、ＴＦＴのセットは、回路からの入力（例えば、アクセスコマンドに関連する復号の結果）に基づいて、メモリアレイの特定のデッキを選択し（例えば、選択機能）、同時にメモリアレイの２つ以上のデッキを選択解除する（例えば、抑制機能）ことができる。場合によっては、ＴＦＴのセットは、さもなければ回路によって実行され得る１つまたは複数の機能をオフロードするように、より高度な機能（例えば、完全な復号機能）を実行してもよい。
図３～図６は、本開示の作製技術の様々な態様を示す。例えば、様々な断面図は、複合スタックのうちの１つまたは複数の埋設されたターゲット層にＴＦＴの特定の構造（例えば、ＴＦＴのソース、ドレイン、ゲートおよびチャネル）を作成することの同時性を示すことができ、各ターゲット層はターゲット材料を含む。本明細書に記載されるように、場合によっては、ビア（例えば、アクセスビア）は、ターゲット埋設層にあるターゲット材料に構造を作成するために使用できる。様々な上面図は、ＴＦＴの様々な構造を作り出すためにビアの特定のセットがどのように使用され得るかを示すことができる。本明細書に記載の作製技術は、例えば、ＴＦＴのゲート電極のセット、またはＴＦＴのチャネル材料素子のセットなど、異なる下層に類似の構造を同時に形成することを容易にすることができる。このように、本明細書に記載される作製技術は、メモリセルの２つ以上のデッキを備え、各デッキがアクセス線（例えば、ワード線、ビット線、アレイ電極）およびメモリセルの３Ｄクロスポイント型構造を備えたアレイ層に、ＴＦＴのセットを同時に形成することを容易にすることができる。
図３Ａ～図３Ｌは、本開示による例示的作製技術を示す。図３Ａ～図３Ｌは、２つ以上のＴＦＴ（例えば、縦型ＴＦＴと呼んでもよく、ＴＦＴが作動されたときに、電流が水平基板に対して垂直方向に流れるＴＦＴ）を同時に構築するためのいくつかのプロセスステップの態様を説明している。場合によっては、そのようなＴＦＴは、アレイ層のソケット領域に作製されてもよい。場合によっては、ＴＦＴは、アレイ電極ドライバと呼んでもよい。ソケット領域とは、例えば、ＴＦＴと下層の回路（例えば、論理回路、図２を参照して記載される基板２０４内の行デコーダ１２０）との間の相互接続、ＴＦＴとアレイ電極（例えば、図２を参照して記載されるワード線１１０および／またはビット線１１５）の端部との間の相互接続といった様々な相互接続が形成され得るアレイ層の領域を意味することができる。図３Ａ～図３Ｌは、ＴＦＴの様々な構造を同時に構築するためにビアの異なるグループを使用することができることを示すために、ソケット領域の一部（例えば、ソケット領域のレイアウト）の上面図を含む。図３Ａ～図３Ｌは、ＴＦＴを同時に構築するためのいくつかのプロセスステップ中のプロセス特徴の態様を示すために、ソケット領域の一部の断面側面図も含む。
図３Ａは、様々な材料の複数の異なる層を備えてもよいスタック３０５の断面側面図を示す。場合によっては、スタックは、複合スタックと呼んでもよい。場合によっては、スタック３０５は、基板（例えば、図２を参照して記載される基板２０４）の上方に配置されてもよい。スタック３０５の特定の材料は、複数の要因、例えば、所望の種類のメモリ技術（例えば、自己選択型メモリ、ＦｅＲＡＭ、ＣＢＲＡＭ）、所望の数のメモリセルのデッキ（例えば、２つ以上のメモリセルのデッキ）に基づいて選択されてもよい。図３Ａの例示的実施例に描かれているように、スタック３０５は、メモリセルの２つのデッキ、例えば、図２を参照して記載されるように、基板２０４の上方に配置されたメモリセルの第１のデッキ２０５－ａと、第１のアレイまたはデッキ２０５－ａの上にあるメモリセルの第２のアレイまたはデッキ２０５－ｂとを作製するのに適した初期層スタックを含むことができる。
スタック３０５は、スタック３０５の最上層であり得る層３１０を含んでもよい。いくつかの実施形態では、層３１０は、誘電性材料を含む。いくつかの実施形態では、層３１０は、層３１０がハードマスク（ＨＭ）層と呼んでもよいようなハードマスク材料を含む。ビアのパターンは、例えば、フォトリソグラフィステップの結果として、層３１０に形成されてもよい。場合によっては、そのようなフォトリソグラフィステップは、スタック３０５の最上層（例えば、層３１０）を介して、ビアの第１のセット（例えば、図３Ｂに示すビアの第３のグループ３４０－ｃ）およびビアの第２のセット（例えば、図３Ｂに示すビアの第２のグループ３４０－ｂ）を形成してもよい。
スタック３０５はさらに、層３１５を含んでもよい。図３Ａの例示的実施例では、スタック３０５は、２つの層３１５、すなわち層３１５－ａおよび層３１５－ｂを含むが、任意の数の層が可能である。いくつかの実施形態では、層３１５はそれぞれ、第１の誘電性材料（Ｄ１とも呼んでもよい）を含んでもよい。本明細書に示されているように、各層３１５は、第１のアレイ電極のセット（例えば、電極タブまたはセグメント、導電線、アクセス線、ワード線）を含むように変更されてもよい。場合によっては、各層３１５は、第１の層、第１の電極層、またはＤ１層と呼んでもよい。
スタック３０５はさらに、層３２０を含んでもよい。図３Ａの例示的実施例では、スタック３０５は、２つの層３２０、すなわち層３２０－ａおよび層３２０－ｂを含むが、任意の数の層３２０が可能である。いくつかの実施形態では、各層３２０はプレースホルダ材料を含んでもよく、このプレースホルダ材料は、後に部分的に除去され、所望の材料（例えば、メモリ材料、ゲート電極材料、半導体材料）で置き換えられてもよい。いくつかの実施形態では、各層３２０は、最初はメモリ材料を含んでもよく、１つまたは複数のメモリ素子を形成するように処理されてもよい。場合によっては、層３２０は、第２の層、メモリ層、またはＤＭ層と呼んでもよい。
スタック３０５はさらに、層３２５を含んでもよい。図３Ａの例示的実施例では、スタック３０５は、単一の層３２５を含むが、任意の数の層３２５が可能である。いくつかの実施形態では、各層３２５は、第２の誘電性材料（Ｄ２とも呼んでもよい）を含んでもよい。本明細書に示すように、層３２５は、第２のアレイ電極のセット（例えば、電極タブ、導電線、アクセス線、ビット線）を含むように変更されてもよい。場合によっては、各層３２５は、第３の層、第２の電極層、またはＤ２層と呼んでもよい。
スタック３０５は、層３３０を含んでもよい。場合によっては、層３３０は、本明細書に記載の様々なエッチングプロセスに耐えるためにエッチングストップ材料を含んでもよい。層３３０は、場合によっては、層３１０と同じハードマスク材料を含んでもよく、または異なる材料を含んでもよい。場合によっては、層３３０は、基板（例えば、図２を参照して記載される基板２０４）、または層３３０の下にあってもよい他の層（図示せず）に形成された回路または他の構造に関して、バッファ層を提供してもよい。場合によっては、層３３０は、以前の処理ステップで作製されたメモリセルの１つまたは複数のデッキに関して、バッファ層を提供してもよい。
図３Ｂは、本明細書に記載されるように２つ以上のＴＦＴ（例えば、縦型ＴＦＴ）を含むソケット領域が構築されてもよいスタック３０５の上面図を示す。図３Ｂは、アレイパターンにおけるビアのセット３４０（白、灰色、または網掛けされた正方形として描かれている）を示す。図３Ｂは、ビアの異なるグループ（例えば、ビアの第１のグループ３４０－ａ、ビアの第２のグループ３４０－ｂ、ビアの第３のグループ３４０－ｃ）を用いて、スタック３０５内に同時に形成され得る様々な構造も示す。例えば、図３Ｂは、アレイ電極のセット３５０、電極タブのセット３５５（暗い斜線の長方形として描かれている）、およびゲート電極のセット３６０（そのうちの１つが上面図に描かれている）を示し、これらはそれぞれ、ＴＦＴを構築するためのプロセスシーケンスの異なる時点で形成されてもよい。
他の箇所に記載されるように、アレイ電極のセット３５０（例えば、アレイ電極３５０－ｃおよび３５０－ｄ）は、ビアの第１のサブセット（例えば、ビアの第１のグループ３４０－ａ）を用いて構築されてもよい。また、電極タブのセット（例えば、電極タブ３５５－ｂ）は、ビアの第２のサブセット（例えば、灰色の正方形として描かれたビアの第２のグループ３４０－ｂ）を用いて構築されてもよい。場合によっては、電極タブ３５５－ｂは、第１の層３１５－ａにおけるＴＦＴ用の第２の電極（例えば、ドレイン）であってもよい。場合によっては、電極タブは、ビアの第２のグループ３４０－ｂを用いて第１の層（例えば、Ｄ１層３１５－ａ、Ｄ１層３１５－ｂ）にチャネル（例えば、列を成した一連の組み合わせられたキャビティ）を形成することによって構築されてもよく、例えば、チャネルは、ビアの第２のグループ３４０－ｂと整列している。第１の層におけるチャネルには、電極材料（例えば、導体材料）が充填されてもよい。続いて、ビアの第２のグループ３４０－ｂに対応する誘電性プラグのセットは、Ｄ１層３１５－ａ内の電極タブをＤ１層３１５－ｂ内の別の電極タブから分離するように形成されてもよい。誘電性プラグは、第１の層でチャネルを充填した電極材料を通って延びていてもよい。
さらに、ゲート電極のセット３６０は、図３Ｃ～図３Ｆを参照して本明細書に記載されるように、ビアの第３のサブセット（例えば、ビアの第３のグループ３４０－ｃ）を用いて構築されてもよい。さらに、アレイ電極（例えば、アレイ電極３５０－ｆ）は、１つまたは複数のビア（例えば、ビア３４０－ｄ、ビア３４０－ｅを含む網掛けされた正方形として描かれたビア）を用いて２つ以上のセグメントに分割されてもよい。場合によっては、電極タブ（例えば、電極タブ３５５－ｂ）は、結果として単一のアレイ電極（例えば、アレイ電極３５０－ｅ）と結合してもよい。場合によっては、電極タブ（したがって、内部に構築された１つまたは複数のＴＦＴ）は、単一のアレイ電極の２つの端部の間に配置されてもよい。例えば、電極タブ（例えば、電極タブ３５５－ｂ）は、単一のアレイ電極（例えば、アレイ電極３５０－ｅ）のほぼ中央領域に配置されてもよい。
場合によっては、アレイ電極３５０は、アレイ層のアクティブアレイ領域において、メモリセルのセットと結合されたアクセス線（例えば、ワード線、ビット線、導電線）であっても、またはその一部であってもよい。アクティブ領域とは、アクセス線とメモリセルのセットとがメモリセルのアレイを形成するアレイ層の領域を意味することができる。場合によっては、メモリセルのアレイ（例えば、アクセス線およびメモリセルのセット）は、アクティブアレイ領域において、クロスポイント型アーキテクチャに従って構築されてもよい。このようにして、アレイ層のソケット領域に形成されたＴＦＴのセットは、アレイ層のアクティブアレイ領域において、アレイ電極３５０（したがって、アレイ電極３５０に関連するメモリセルのセット）と結合してもよい。
図３Ｃ～図３Ｆは、ビアの第３のグループ３４０－ｃを用いてスタック３０５内にＴＦＴ用のゲート電極のセット３６０を形成する作製技術を示す。場合によっては、アレイ電極のセット３５０および電極タブのセット３５５は、層３２０でゲート電極のセット３６０を形成する前に、スタック３０５内に形成されてもよい。
図３Ｃは、ビアの第３のグループ３４０－ｃを用いてビアホールが形成された後の、図３Ｂに示す想像線ＡＡを横切るスタック３０５の断面側面図を示す。この断面側面図は、ビア３４０－ｆを含む電極タブ（例えば、図３Ｂに示す電極タブ３５５－ａ）の一部に対応し得る。図３Ｃに描かれた電極タブ（例えば、図３Ｃに示す電極タブ３５５－ｃおよび３５５－ｄ）は、予めＤ１層に形成されていてもよい。図３Ｃの電極タブ３５５－ｃおよび３５５－ｄは、図３Ｃに示すＤ１層の部分が、電極タブのセット３５５を形成する電極材料に置き換えられたことを示すように、図３Ａの元のＤ１層（例えば、層３１５－ａ、層３１５－ｂ）とは異なる陰影パターンで描かれている。また、図３Ｃは、ビアホール（例えば、ビアの第３のグループ３４０－ｃに含まれるビア３４０－ｆに対応するビアホール）の断面側面図に対応し得る開口部３４１を示す。
場合によっては、フォトリソグラフィステップは、スタック３０５上にビア３４０の形状を転写してもよい。いくつかの実施例では、フォトリソグラフィステップは、層３１０の上に、ビア３４０の形状（例えば、ビア３４０の内部のフォトレジスト材料の欠如によって画定される）を有するフォトレジスト層（図示せず）を形成することを含んでもよい。いくつかの実施例では、エッチング処理ステップは、フォトリソグラフィステップに続いて、層３１０内に確立されたビア３４０の形状が後続の処理ステップ中にアクセスビアとして繰り返し使用され得るように、すなわち、ビア３４０の形状を含む層３１０は、後続の処理ステップのためにビア３４０の形状のアクセスビアを提供するハードマスク層として機能できるように、層３１０にビア３４０の形状を転写してもよい。
場合によっては、異方性エッチングプロセスステップは、スタック３０５を通る開口部３４１を形成してもよく、開口部３４１の幅は、ビア（例えば、ビア３４０－ｆ）の幅と実質的に同じであってもよい。異方性エッチングステップは、エッチング液（例えば、１つまたは複数の化学元素の混合物）をターゲット材料に適用することによって、一方向（例えば、基板に対して直交する方向）のターゲット材料を除去してもよい。また、エッチング液は、エッチング液に曝露される他の材料（例えば、フォトレジスト）を保持しながら、ターゲット材料（例えば、層３１０のハードマスク材料）のみを除去することを目的とする選択性（例えば、化学的選択性）を呈してもよい。異方性エッチングステップは、材料の１つまたは複数の層（例えば、Ｄ１層３１５の第１の誘電性材料、ＤＭ層３２０のプレースホルダ材料、Ｄ２層３２５の第２の誘電性材料）を除去するときに、１回の異方性エッチングステップ中に１種または複数種のエッチング液を使用してもよい。場合によっては、異方性エッチングステップは、エッチング液に曝露される他の材料群（例えば、金属）を保持しながら、材料群（例えば、酸化物および窒化物）を除去することを目的とした選択性を呈するエッチング液を使用してもよい。
図３Ｄは、図３Ｃを参照して記載されるように、スタック３０５内に形成されたビアホール（例えば、開口部３４１）を用いて、少なくともエッチングプロセスステップおよび堆積プロセスステップが実行された後の、想像線ＡＡを横切るスタック３０５の断面側面図を示す。
場合によっては、エッチングプロセスステップは、すべての方向のターゲット材料を除去することができる等方性エッチングステップを含んでもよい。場合によっては、等方性エッチングステップは、エッチング液に曝露される他の材料（例えば、電極タブ３５５－ｃまたは３５５－ｄの電極材料、Ｄ２層の第２の誘電性材料、ＨＭ層のハードマスク材料）を保持しながら、ターゲット材料（例えば、ＤＭ層３２０のプレースホルダ材料）のみを除去することを目的とした選択性（例えば、化学的選択性）を呈するエッチング液（例えば、１つまたは複数の化学元素の混合物）を適用してもよい。等方性エッチングステップは、材料の１つまたは複数の層を除去するときに、１回の等方性エッチングステップ中に様々なエッチング液を採用してもよい。場合によっては、等方性エッチング液（例えば、等方性エッチングステップで使用されるエッチング液）は、第１の誘電性材料とスタック内の少なくとも１つの他の材料との間で化学選択性であってもよい。このようにして、エッチングプロセスステップは、各ＤＭ層内に一連のキャビティ、例えば、ビアの第３のグループ３４０－ｃに対応する一連のキャビティ３４２を形成してもよい。一致するキャビティ（例えば、キャビティ３４２－ａおよびＤＭ層３２０－ａ内の次のキャビティ（図示せず）のような隣接するキャビティ）が十分に重なると、一致するキャビティが合わさってＤＭ層にチャネルを形成してもよい。このようにして、ビアの第１のセット（例えば、図３Ｂに示すビアの第３のグループ３４０－ｃ）と整列できるチャネルが、第２の層（例えば、層３２０－ａ、層３２０－ｂ）に形成されてもよい。
さらに図３Ｄを参照すると、堆積プロセスステップは、エッチングプロセスステップに続いて、キャビティ３４２（したがって、チャネル）およびビアホール（例えば、開口部３４１）の表面に絶縁材料の層（例えば、絶縁層３６５）を形成してもよい。場合によっては、絶縁層３６５は、少なくとも２つの層にわたる（例えば、電極タブ３５５－ｃおよび凹んだＤＭ層３２０－ａ、次いでＤ２層３２５にわたる）でこぼこした表面に対して共形（例えば、実質的に同じ厚さを維持する）であってもよい。場合によっては、絶縁層３６５は、本明細書に記載されるクロスオーバ領域の形成を容易にすることができる。場合によっては、堆積プロセスステップは、チャネルと同じ形を持つ絶縁層３６５を形成してもよい。
図３Ｅは、少なくとも堆積プロセスステップが完了した後の、想像線ＡＡを横切るスタック３０５の断面側面図を示す。堆積プロセスステップは、ビアホール（例えば、図３Ｄを参照して記載される絶縁層３６５で部分的に充填された開口部３４１）を用いて絶縁層３６５を形成することに基づいて、ＤＭ層（例えば、ＤＭ層３２０－ａおよび３２０－ｂ）に形成されたチャネルを充填してもよい。場合によっては、堆積プロセスステップは、電極材料３６１を堆積してもよい。電極材料３６１は、ゲート電極のセット３６０を形成してもよい。場合によっては、電極材料３６１は、ポリシリコン、耐火金属元素（例えば、タングステン、チタン、タンタル）もしくはそれらの窒化物、またはそれらの組み合わせを含んでもよい。場合によっては、ＨＭ層３１０の上方に存在し得る過剰な電極材料３６１は、化学的機械的研磨（ＣＭＰ）プロセスステップまたはエッチバックプロセスステップを用いて除去されてもよい。
図３Ｆは、ビアの第３のグループ３４０－ｃを用いてビアホールから電極材料３６１を除去する少なくともエッチングプロセスステップの後の、想像線ＡＡを横切るスタック３０５の断面側面図を示す。図３Ｆは、ビアホール（例えば、ビアの第３のグループ３４０－ｃに含まれるビア３４０－ｆに対応するビアホール）の断面側面図に対応し得る開口部３４１－ａも示す。場合によっては、異方性エッチングプロセスステップは、開口部３４１－ａを形成してもよく、開口部３４１－ａの幅は、ビア（例えば、ビア３４０－ｆ）の幅と実質的に同じであってもよい。異方性エッチングプロセスステップによりビアホールから電極材料３６１を除去した結果、ＤＭ層内の電極材料（例えば、ＤＭ層３２０－ａ内の電極材料３６１－ａ）は、別のＤＭ層内の電極材料（例えば、ＤＭ層３２０－ｂ内の電極材料３６１－ｂ）から分離されてもよい。このようにして、２つ以上のゲート電極（例えば、ゲート電極のセット３６０）がスタック３０５内に同時に形成されてもよい。
図３Ｇは、図３Ｆを参照して記載されるように、スタック３０５内に形成されたビアホール（例えば、開口部３４１－ａ）を用いて、少なくともエッチングプロセスステップおよび堆積プロセスステップが実行された後の、想像線ＡＡを横切るスタック３０５の断面側面図を示す。
場合によっては、エッチングプロセスステップは、等方性エッチングプロセスに曝露されるスタック３０５の残りの部分を保持しながら、電極材料３６１を選択的に除去できる選択的等方性エッチングステップを含んでもよい。等方性エッチングステップの結果として、ＤＭ層内の電極材料３６１（例えば、電極材料３６１－ａおよび３６１－ｂ）は、図３Ｇに示すように凹んでいてもよい。場合によっては、等方性エッチングは、第２の層（例えば、層３２０）にキャビティを形成するようにゲート電極（例えば、電極材料３６１を含むゲート電極３６０）の一部を除去してもよい。場合によっては、エッチングプロセスステップは、層３３０を通るホール（例えば、層３３０における開口部３４１－ｂ）を形成するように層３３０の一部（例えば、層３３０におけるハードマスク材料）を選択的に除去する異方性エッチングステップをさらに含んでもよい。場合によっては、開口部３４１－ｂの幅は、開口部３４１－ａの幅と実質的に同じであってもよい。開口部３４１－ｂは、論理回路の層の一部であってもよい導電性素子３８５と結合してもよい。例えば、導電性素子３８５は、基板内の回路（例えば、基板２０４に構築された行デコーダ１２０）のノードを表していてもよい。別の実施例では、導電性素子３８５は、アレイ層の１つまたは複数のデッキを作動するために、行デコーダ１２０のノード（例えば、セレクト信号が存在するノード）と結合してもよい。
さらに図３Ｇを参照すると、堆積ステップは、ビア（例えば、ビアホール３４１－ａ）を用いて電極材料３６１の露出表面上に酸化物材料３７０を形成してもよい。このようにして、酸化物材料３７０は、第２の層（例えば、層３２０）におけるキャビティ内に形成されてもよく、この場合、酸化物材料３７０は、電極材料３６１を含むゲート電極３６０と接触してもよい。場合によっては、酸化物材料３７０は、ＴＦＴのゲート電極とアクティブチャネル領域との間に存在し得るゲート酸化物と呼んでもよい。堆積ステップは、電極材料３６１の露出表面上にのみ酸化物材料３７０を形成するように構成されてもよい、一種の選択的酸化ステップまたは選択的堆積ステップであってもよい。
図３Ｈは、図３Ｇを参照して記載されるように、スタック３０５内に形成されたビアホール（例えば、開口部３４１－ａ）を用いて、少なくとも第１のエッチングプロセスステップ、堆積プロセスステップおよび第２のエッチングプロセスステップが実行された後の、想像線ＡＡを横切るスタック３０５の断面側面図を示す。第１のエッチングプロセスステップは、電極タブ３５５（例えば、ＴＦＴ用の第２の電極）の一部を除去し、例えば、ビアホール３４１－ａ内の電極タブ３５５の露出した電極材料を選択的に除去する等方性エッチングステップを含んでもよい。等方性エッチングステップは、第１の層（例えば、層３１５）に１つまたは複数のキャビティを形成してもよい。
その後、抵抗材料３７５は、ビアホール３４１－ａ、ならびにビアホール３４１－ａに関連する空間（例えば、キャビティ）、例えば、電極タブ３５５の一部を除去することによって生じるＤ１層（例えば、層３１５）のキャビティ、電極材料３６１を除去することによって生じるＤＭ層（例えば、層３２０）の空間を充填するように形成されてもよい。このように、抵抗材料３７５は、第２の電極（例えば、電極タブ３５５）と接触していてもよい。場合によっては、抵抗材料３７５は、電極材料（例えば、電極タブ３５５－ｃまたは３５５－ｄ）と、後に形成される半導体材料（例えば、図３Ｉを参照して記載される半導体材料３８０）との間の抵抗接触を提供してもよい。
抵抗材料は、導体材料（例えば、電極タブ３５５－ｃまたは３５５－ｄ）と半導体材料（例えば、半導体材料３８０）との間に、双方向に均一なまたは少なくとも実質的に均一な電気抵抗を有する電流経路を提供するように構成された材料であってもよい。すなわち、導体材料から抵抗材料を経由して半導体材料に至る電流経路は、半導体材料から遷移材料を経由して抵抗材料に至る電流経路と同一または少なくとも実質的に同一の電気抵抗を呈することができる。したがって、抵抗材料は、導体材料（例えば、電極タブ３５５－ｃまたは３５５－ｄ）と半導体材料（例えば、半導体材料３８０）との間の整流接合または他の非抵抗もしくは指向性接触もしくは電流経路を回避することができる。場合によっては、抵抗材料３７５は、遷移材料と呼んでもよい。抵抗材料３７５は、遷移金属元素（例えば、チタン、コバルト、ニッケル、銅、タングステン、タンタル）を含む様々な化合物を含んでもよい。第２のエッチングプロセスステップは、開口部３４１－ａを用いてビアホール内の抵抗材料３７５を垂直方向に除去する異方性エッチングステップを含んでもよい。このようにして、ビアホールの外側の抵抗材料（例えば、抵抗材料３７５－ａ、抵抗材料３７５－ｂ）は、そのまま残っていてもよい。
図３Ｉは、図３Ｈを参照して記載されるスタック３０５内に形成されたビアホール（例えば、開口部３４１－ａ）を用いて、少なくとも第１のエッチングプロセスステップ、第１の堆積プロセスステップ、第２のエッチングプロセスステップ、および第２の堆積ステップが実行された後の、想像線ＡＡを横切るスタック３０５の断面側面図を示す。第１のエッチングプロセスステップは、開口部３４１－ａ内の露出した抵抗材料３７５の一部（例えば、Ｄ１層の抵抗材料３７５－ａの一部、ＤＭ層の抵抗材料３７５－ｂ）を選択的に除去する等方性エッチングステップを含んでもよい。このようにして、等方性エッチングステップは、第１の層（例えば、層３１５）および第２の層（例えば、層３２０）にまたがるキャビティを形成してもよい。第１のエッチングプロセスステップはさらに、抵抗材料３７５の一部を除去した結果、露出した絶縁層３６５を選択的に除去するエッチングステップを含んでもよい。第１の堆積プロセスステップは、ビアホール（例えば、開口部３４１－ａ）ならびに第１のエッチングプロセスステップによって作成された空間（例えば、第１の層および第２の層にまたがるキャビティ）に半導体材料３８０を充填してもよい。第２のエッチングプロセスステップは、開口部３４１－ａを用いて、ビアホール内の半導体材料３８０を垂直方向に除去してもよい。第２の堆積ステップは、絶縁材料３９０が半導体材料３８０と接触できるように、ビアホール内の半導体材料３８０の露出表面上に絶縁材料３９０を選択的に形成してもよい。場合によっては、絶縁材料３９０の厚さは、第２のゲート効果に基づいて（例えば、第２のゲート効果を回避するために）決定されてもよい。
図３Ｊは、図３Ｉを参照して記載されるように、スタック３０５内に形成されたビアホール（例えば、開口部３４１－ａ）を用いて、少なくとも第１のエッチングプロセスステップ、堆積プロセスステップおよび第２のエッチングプロセスステップが実行された後の、想像線ＡＡを横切るスタック３０５の断面側面図を示す。第１のエッチングプロセスステップは、中にキャビティを形成するように第３の層（例えば、層３２５、Ｄ２層）の一部を選択的に除去する異方性エッチングステップを含んでもよい。続いて、堆積プロセスステップは、ビアホールおよびキャビティに抵抗材料３７５（例えば、抵抗材料３７５－ｅ）を充填してもよい。第２のエッチングプロセスステップは、抵抗材料（例えば、抵抗材料３７５－ｅ）が第３の層のキャビティに残るように、ビアホールから抵抗材料３７５を垂直方向に除去してもよい。第３の層に残った抵抗材料（例えば、抵抗材料３７５－ｅ）は、第３の電極（例えば、図３Ｋおよび図３Ｌを参照して記載される導電性プラグ３９６）と接触してもよい。
図３Ｋは、図３Ｊを参照して記載されるように、スタック３０５内に形成されたビアホール（例えば、開口部３４１－ａ）を用いて、少なくとも堆積プロセスステップが実行された後の、想像線ＡＡを横切るスタック３０５の断面側面図を示す。堆積プロセスステップは、ビアホールに電極材料３９５を充填してもよい。場合によっては、電極材料３９５は、電極タブ３５５またはアレイ電極３５０と同一の電極材料であってもよい。ビアホールに電極材料３９５を充填した（例えば、導電性プラグ３９６を形成した）結果、導電性素子３８５（例えば、論理回路の層に関連するノード）は、半導体材料３８０－ａと接触している抵抗材料３７５－ｅと結合してもよい。酸化物材料３７０－ａを介してゲート電極３６０（例えば、酸化物材料３７０－ａと接触しているゲート電極３６０）の電極材料３６１－ａとさらに結合している半導体材料３８０－ａは、ゲート電極３６０に印加される電圧に基づいて電流を流すアクティブチャネルを形成してもよい。さらに、半導体材料３８０－ａは、電極タブ３５５－ｃと接触している抵抗材料３７５－ａと接触している。
このように、図３Ｋは、スタック３０５を構成するアレイ層のソケット領域に構築されたＴＦＴ（例えば、２つの縦型ＴＦＴ３３５－ａおよび３３５－ｂ）の断面側面図を示すことができる。導電性プラグ３９６（例えば、電極材料３９５が充填されたビアホール）は、ＴＦＴの共通ソース、例えば、第３の層（例えば、層３２５）を通って延びる第３の電極として機能してもよい。導電性プラグ３９６は、導電性素子３８５（例えば、論理回路に関連するノード）とさらに結合してもよい。導電性プラグ３９６を取り囲む半導体材料３８０－ａは、上部ＴＦＴ３３５－ａのアクティブチャネルとして機能してもよい。同様に、導電性プラグ３９６を取り囲む半導体材料３８０－ｂは、下部のＴＦＴ３３５－ｂのアクティブチャネルとして機能してもよい。半導体材料３８０－ａと（例えば、抵抗材料３７５－ａを介して）結合している電極タブ３５５－ｃは、上部ＴＦＴ３３５－ａのドレインとして機能してもよい。同様に、半導体材料３８０－ｂと（例えば、抵抗材料３７５－ｄを介して）結合している電極タブ３５５－ｄは、下部ＴＦＴ３３５－ｂのドレインとして機能してもよい。
場合によっては、（図３Ｌから見た）図３Ｋは、第１の層（例えば、Ｄ１層３１５）の抵抗材料３７５－ａを描いており、抵抗材料３７５－ａは、第１の層の半導体材料３８０－ａを取り囲み、接触している。図３Ｋは、導電性プラグ３９６と半導体材料３８０－ａとの間に介在する絶縁材料３９０－ａも描いている。さらに、図３Ｋは、第３の層（例えば、Ｄ２層３２５）における抵抗材料（例えば、抵抗材料３７５－ｅ）の一部を描いており、抵抗材料３７５－ｅは、導電性プラグ３９６が半導体材料３８０－ａと結合できるように、半導体材料３８０－ａと接触している。場合によっては、抵抗材料３７５－ｅが導電性プラグ３９６を取り囲んでいてもよい。
図３Ｋは、ＴＦＴのいくつかの動作態様を説明するための電流経路３４５を描いている。例えば、導電性素子３８５における第１の信号（例えば、論理回路からの選択信号）は、導電性プラグ（例えば、上部ＴＦＴ３３５－ａおよび下部ＴＦＴ３３５－ｂの両方の共通ソース）に第１の電圧（例えば、０Ｖ）を提供してもよい。さらに、ゲート電極の一方（例えば、電極材料３６１－ａを含む上部ゲート電極３６０）に印加される第２の電圧（例えば、１Ｖ）は、半導体材料３８０－ａ内に導電路（例えば、アクティブチャネル領域）を形成するために、ＴＦＴの閾値電圧（例えば、０．２Ｖ）よりも大きくてもよい。さらに、上部電流経路３４５－ａとして示されるように、ＴＦＴのソース（例えば、論理回路のノードと結合される導電性プラグ３９６）からＴＦＴのドレイン（例えば、アレイ電極、すなわちワード線と結合される電極タブ３５５－ｃ）に電流が流れることができるように、第３の電圧（例えば、０．５Ｖ）が電極タブ３５５－ｃ（例えば、上部ＴＦＴ３３５－ａのドレイン）に印加されてもよい。同様に、下部電流経路３４５－ｂは、第２の電圧が電極材料３６１－ｂを含む下部ゲート電極に印加され、第３の電圧が電極タブ３５５－ｄ（例えば、下部ＴＦＴ３３５－ｂのドレイン）に印加されるときに確立されてもよい。場合によっては、ＴＦＴに関連する電圧（例えば、第１の電圧、第２の電圧、第３の電圧）は、例えば、ＴＦＴが復号機能または選択機能を実行している間、互いに独立していなくてもよい。他の場合には、ＴＦＴに関連する電圧は、別個の回路、例えば、ＴＦＴに電圧を駆動する回路、電流を導く作動されたメモリセルが存在している場合、互いに独立していてもよい。
図３Ｋに示すＴＦＴは、Ｄ１層の電極タブ３５５がＤ１層に形成されたアレイ電極（例えばワード線）と結合していることがあるため、ワード線ソケット領域を描くことができる。さらに、図３Ｋに示すＴＦＴは、スタック３０５を構成するアレイ層のアクティブセル領域において、メモリセルの２つのデッキのうちの一方を作動または動作停止するように動作してもよい。場合によっては、ＴＦＴのドレイン（例えば、電極タブ３５５－ｃに接続された上部ＴＦＴ３３５－ａのドレイン）は、本明細書に記載されるように、導電路（例えば、アクティブチャネル領域）を介して導電性素子３８５に存在する電圧に関連し得る電圧まで駆動されてもよい。
図３Ｌは、完成したゲート電極、ソース電極およびドレイン電極を備えた２つ以上のＴＦＴ（例えば、縦型ＴＦＴ）を含むスタック３０５の上面図を示す。図３Ｌは、アレイ層のソケット領域（例えば、ワード線ソケット領域）を形成する様々な構造も示す。例えば、図３Ｌは、本明細書で記載されるアレイ電極のセット３５０、電極タブのセット３５５（濃い陰影付きの長方形として描かれている）、およびゲート電極のセット３６０を示す。
例えば、図３Ｌは、第１の層（例えば、Ｄ１層３１５）、第２の層（例えば、ＤＭ層３２０）、および第３の層（例えば、Ｄ２層３２５）を含むスタック３０５を通って延びる導電性プラグ３９６（例えば、電極材料３９５が充填されたビアホール３４１－ａ）の上面図を描いている。導電性プラグ３９６は、ビアの２つのセット間で共通するビア（例えば、図３Ｂを参照して記載される、ビアの第２のグループ３４０－ｂとビアの第３のグループ３４０－ｃとの間で共通するビア３４０－ｆ）を用いて形成されてもよい。図３Ｌは、さらに、第１の層（例えば、Ｄ１層３１５）および第２の層（例えば、ＤＭ層３２０）における半導体材料３８０－ａを描いており、半導体材料３８０－ａは、導電性プラグ３９６を取り囲んでいる。図３Ｌはさらに、第２の層（例えば、ＤＭ層３２０）にあり、半導体材料３８０－ａと接触している酸化物材料３７０－ａも描いている。さらに、図３Ｌは、第２の層（例えば、ＤＭ層３２０）におけるゲート電極３６０－ａを描いている。電極材料３６１－ａを含むゲート電極３６０－ａは、図３Ｋにも描かれているように、酸化物材料３７０－ａと接触している。場合によっては、半導体材料３８０－ａと、酸化物材料３７０－ａと、電極材料３６１－ａとの組み合わせにより、ＴＦＴ（例えば、縦型ＴＦＴ）用の半導体材料３８０－ａ内にアクティブチャネルを形成でき、電流は、ゲート電極３６０－ａに印加される電圧に基づいて、アクティブチャネルを通って流れることができる。
場合によっては、図３Ｌは、第１の層（例えば、Ｄ１層３１５）における抵抗材料（例えば、抵抗材料３７５－ａ）の一部を描いており、抵抗材料３７５－ａは、図３Ｋにも示されるように、半導体材料３８０－ａと接触し、導電性プラグ３９６を取り囲む。図３Ｌは、導電性プラグ３９６と半導体材料３８０－ａとの間に介在する絶縁材料３９０－ａをさらに描いている。
図４Ａ～図４ＡＡは、本開示による例示的作製技術を示す。図４Ａ～図４ＡＡは、２つ以上のＴＦＴ（例えば、プレーナ型ＴＦＴと呼んでもよく、ＴＦＴが作動されたときに、電流が水平基板に対して水平（平行）方向に流れるＴＦＴ）を同時に構築するためのいくつかのプロセスステップの態様を説明する。場合によっては、そのようなＴＦＴは、本明細書に記載されるようにアレイ層のソケット領域に作製されてもよい。場合によっては、ＴＦＴは、アレイ電極ドライバと呼んでもよい。図４Ａ～図４ＡＡは、ＴＦＴの様々な構造を同時に構築するためにビアの異なるグループを使用することができることを示すために、ソケット領域の一部（例えば、ソケット領域のレイアウト）の上面図を含む。図４Ａ～図４ＡＡは、ＴＦＴを同時に構築するためのいくつかのプロセスステップ中のプロセス特徴の態様を示すために、ソケット領域の一部の断面側面図も含む。
図４Ａ～図４ＡＡは、複合スタック（例えば、図３Ａ～図３Ｌを参照して記載された縦型ＴＦＴを構築するためのスタック３０５）内にプレーナ型ＴＦＴを構築するための例示的作製技術を示す。このように、複合スタックは、アレイ層のソケット領域において、縦型ＴＦＴ、またはプレーナ型ＴＦＴ、またはその両方を構築するために使用されてもよい。本明細書で記載されるように、複合スタックは、アレイ層のアクティブアレイ領域において、メモリセルおよび関連する電極の３Ｄクロスポイントアレイを構築するためにさらに使用されてもよい。このようにして、複合スタックは、それぞれがメモリセルおよび電極のデッキを含むアレイ層の構築を提供してもよく、電極（したがって、メモリセル）は、ＴＦＴ（例えば、縦型ＴＦＴ、横型ＴＦＴ、縦型ＴＦＴと横型ＴＦＴとの組み合わせ）とさらに結合してもよい。
図４Ａは、本明細書に記載されるように２つ以上のＴＦＴ（例えば、横型ＴＦＴ）を含むソケット領域が構築されてもよいスタック４０５の上面図を示す。スタック４０５は、図３Ａ～図３Ｌを参照して記載されたスタック３０５の一例であってもよい。図４Ａは、アレイパターンでのビアのセット４４０（白色、灰色、または網掛けされた正方形として描かれている）を示す。ビアのセット４４０は、第１の層（例えば、スタック３０５の層３１５）および第２の層（例えば、スタック３０５の層３２０）を含むスタック４０５の最上層（例えば、スタック３０５の層３１０）を介して形成されてもよい。ビアのセット４４０は、図３Ａ～図３Ｌを参照して記載されるビアのセット３４０の一例であってもよい。図４Ａは、ビアの異なるグループ（例えば、ビアの第１のグループ４４０－ａ、ビアの第２のグループ４４０－ｂ）を用いてスタック４０５内に同時に形成され得る様々な構造も示す。例えば、図４Ａは、アレイ電極のセット４５０（図３Ａ～図３Ｌを参照して記載されるアレイ電極３５０の例であってもよい）とゲート電極のセット４６０（図３Ａ～図３Ｌを参照して記載されるゲート電極３６０の例であってもよい）とを示し、これらはそれぞれ、ＴＦＴを構築するためのプロセスシーケンスの異なる時点で形成されてもよい。
他の箇所に記載されるように、アレイ電極のセット４５０（例えば、アレイ電極４５０－ａおよび４５０－ｂ）は、ビアの第１のサブセット（例えば、ビアの第１のグループ４４０－ａ）を用いて構築されてもよい。場合によっては、アレイ電極は、ＴＦＴ用の第３の電極として機能してもよい。さらに、ゲート電極のセット４６０（例えば、ゲート電極４６０－ａ）は、図３Ｃ～図３Ｆを参照して本明細書に記載されるように、ビアの第２のサブセット（例えば、ビアの第２のグループ４４０－ｂ）を用いて構築されてもよい。
場合によっては、アレイ電極のサブセット４５０（例えば、アレイ電極４５０－ｂ、アレイ電極４５０－ｃ）は、キャビティ（例えば、ビア４４０－ｚに対応するキャビティ４４２－ｚ）を形成し得るビア（例えば、ビア４４０－ｚを含む灰色の正方形として描かれたビア）を用いて、いくつかのセグメントに分割されてもよい。その後、エッチングプロセスステップは、アレイ電極のサブセット４５０を２つ以上のセグメントに分割するように、キャビティ内の露出したアレイ電極４５０の部分を除去してもよい。図４Ｙを参照して本明細書に記載されるように、アレイ電極のサブセットを分割することによって、ソケット領域に形成されたＴＦＴのサブセットが、単一のアレイ電極（例えば、アレイ電極４５０－ａ、アレイ電極４５０－ｄ）を駆動することを容易にすることができる。場合によっては、ＴＦＴのサブセットは、単一のアレイ電極の２つの端部の間に配置されてもよい。例えば、ＴＦＴのサブセットは、単一のアレイ電極のほぼ中央領域に配置されてもよい。
図４Ｂは、ビアホール（例えば、ビア４４０－ｄに対応する開口部４４１－ｄ）がビアの第３のグループ（例えば、ビア４４０－ｃおよびビア４４０－ｄを含む、図４Ａに網掛けされた正方形として描かれたビア）を用いて形成された後の、図４Ａに示す想像線ＡＡを横切るスタック４０５の断面側面図を示す。断面側面図は、ゲート電極４６０－ａおよび４６０－ｂを含むソケット領域の部分に対応することができる。電極材料４６１（図３Ａ～図３Ｌを参照して記載される電極材料３６１の一例であってもよい）は、本明細書に記載されるようにスタック４０５のＤＭ層に予め形成されていてもよい。図４Ｂに描かれる電極材料４６１は、図４Ａに描かれるゲート電極４６０に対応し、例えば、電極材料４６１－ａはゲート電極４６０－ａを形成し、電極材料４６１－ｂはゲート電極４６０－ｂを形成する。図４Ｂは、絶縁層４６５（図３Ａ～図３Ｌを参照して記載される絶縁層３６５の一例であってもよい）が電極材料４６１を部分的に取り囲んでいることを示す。場合によっては、エッチングプロセス（例えば、異方性エッチングプロセス）は、ビアホールを形成するエッチングプロセスに曝露される絶縁層４６５の部分を除去してもよい。
図４Ｃは、ビアホール（例えば、開口部４４１－ｄ）がビアの第３のグループ（例えば、ビア４４０－ｃおよびビア４４０－ｄを含む、図４Ａに網掛け正方形として描かれるビア）を用いて形成された後の、図４Ａに示す想像線ＢＢを横切るスタック４０５の断面側面図を示す。図４Ｃは、ＴＦＴを形成する作製技術の様々な態様を強調するように、図４Ｂに描かれたのと同じプロセスステップにおけるスタック４０５の異なる断面側面図を描いている。図４Ｃの断面側面図は、ゲート電極４６０－ａおよび４６０－ｂを含むソケット領域の部分にも対応する。図４Ｃは、絶縁層（例えば、絶縁層４６５－ａ）が電極材料４６１－ｃ（ゲート電極４６０－ｂを形成してもよい）を取り囲んでいることを示すが、これは、図４Ｃの断面側面図に捉えられた絶縁層４６５が、ビアホールが形成されている間もそのまま維持され、例えば、異方性エッチングプロセスが絶縁層４６５－ａに到達し得ないためである。さらに、図４Ｃは、アレイ電極４５０、例えば、アレイ電極４５０－ｄ１、アレイ電極４５０－ｄ２がスタック４０５のＤ１層に形成されていてもよいことを示す。
図４Ｄは、図４Ａおよび図４Ｂを参照して記載されるように、スタック４０５内に形成されたビアホール（例えば、開口部４４１－ｄ）を用いて、少なくともエッチングプロセスステップおよび堆積プロセスステップが実行された後のスタック４０５の上面図を示す。さらに、図４Ｄは、アレイ電極（例えば、アレイ電極４５０－ｂ、アレイ電極４５０－ｃ）の一部が、特定のビア（例えば、図４Ａを参照して記載されるビア４４０－ｚおよび対応するキャビティ４４２－ｚ）を用いて除去されたことを描いている。その結果、いくつかのアレイ電極（例えば、アレイ電極４５０－ｂ、アレイ電極４５０－ｃ）は、アレイ層のアクティブアレイ領域におけるアレイ電極と分離されていてもよい。
図４Ｅは、エッチングプロセスステップおよび堆積プロセスステップの後の、図４Ｄに示す想像線ＡＡを横切るスタック４０５の断面側面図を示す。同様に、図４Ｆは、エッチングプロセスステップおよび堆積プロセスステップの後の、図４Ｄに示す想像線ＢＢを横切るスタック４０５の断面側面図を示す。このようにして、図４Ｄ～図４Ｆは、エッチングプロセスステップおよび堆積プロセスステップの結果としてスタック４０５内に形成された構造的特徴の様々な態様を示す。
場合によっては、エッチングプロセスステップは、スタック４０５の最上層（例えば、ハードマスク層）の下にある層に到達するために、ビアホール（例えば、開口部４４１－ｄ）を用いた第１の等方性エッチングプロセスを含んでもよい。第１の等方性エッチングプロセスは、スタック４０５内のＤ１層の第１の誘電性材料を選択的に除去してもよい。第１の等方性エッチングプロセスは、ビアホール内の露出した他の材料（例えば、Ｄ１層の第１の誘電性材料以外の材料）、例えば、絶縁層４６５、電極材料４６１、Ｄ２層の第２の誘電性材料を実質的に元のまま残してもよい。第１の等方性エッチングプロセスの結果、ビアキャビティ４４２（例えば、図４Ｄに描かれたビア４４０－ｄに対応するビアキャビティ４４２－ｂ、図４Ｅおよび図４Ｆに描かれたビア４４０－ｄに対応するビアキャビティ４４２－ｃおよびビアキャビティ４４２－ｄ）が、Ｄ１層に形成されてもよい。図４Ｄは、ビアキャビティ（例えば、上面図で薄灰色の正方形として描かれたビアキャビティ４４２－ａおよびビアキャビティ４４２－ｂ）が、Ｄ１層のアレイ電極４５０を露出させるようにアレイ電極４５０（例えば、アレイ電極４５０－ｃ、アレイ電極４５０－ｄ）に到達してもよいことを示す。
場合によっては、エッチングプロセスは、Ｄ１層におけるアレイ電極４５０の一部、例えば、第１の等方性エッチングプロセスの結果として第２の等方性エッチングプロセスに曝露されるアレイ電極４５０の部分を選択的に除去することができる第２の等方性エッチングプロセスも含んでよい。第２の等方性エッチングプロセスは、ビアホールおよびビアキャビティ内の露出した他の材料（例えば、Ｄ１層のアレイ電極４５０以外の材料）、例えば、絶縁層４６５、電極材料４６１、Ｄ１層の第１の誘電性材料、Ｄ２層の第２の誘電性材料などを実質的に元のまま残してもよい。第２の等方性エッチングプロセスの結果として、図４Ｆは、アレイ電極４５０（例えば、アレイ電極４５０－ｄ１、アレイ電極４５０－ｄ２）の一部が、ビアキャビティ（例えば、ビアキャビティ４４２－ｃ、ビアキャビティ４４２－ｄ）を形成（例えば、拡張）するように除去されたことを示す。さらに、図４Ｄは、第２の等方性エッチングプロセスが、アレイ電極の一部、例えば、ビアキャビティ（例えば、ビアキャビティ４４２－ａ）とアレイ電極（例えば、アレイ電極４５０－ｃ、アレイ電極４５０－ｄ）との間の重なり合う領域を除去してもよいことを示す。
場合によっては、エッチングプロセスは、ビアホールおよびビアキャビティ内の露出したＤＭ層における絶縁層４６５を選択的に除去する第３の等方性エッチングプロセスをさらに含んでもよい。第３の等方性エッチングプロセスは、ビアホールおよびビアキャビティ内の露出する他の材料（例えば、絶縁層４６５以外の材料）、例えば、電極材料４６１、Ｄ１層の第１の誘電性材料、Ｄ２層の第２の誘電性材料、Ｄ１層のアレイ電極４５０を実質的に元のまま残してもよい。第３の等方性エッチングプロセスの結果として、電極材料４６１の一部が堆積プロセスに曝露されるようになってもよい。
場合によっては、堆積プロセスステップは、電極材料４６１の露出表面上に酸化物材料４７０（図３Ａ～図３Ｌを参照して記載される酸化物材料３７０の一例であってもよい）を選択的に形成してもよい。場合によっては、酸化物材料４７０は、ＴＦＴのゲート酸化物として機能してもよい。
場合によっては、ＴＦＴ用のゲート電極（例えば、ゲート電極４６０－ｂ）を形成するために使用されたビアの第２のグループ４４０－ｂのビア（例えば、ビア４４０－ｄ）を用いた第２の等方性エッチングプロセスは、ゲート電極（例えば、電極材料４６１－ｂ１、電極材料４６１－ｂ２）の一部を露出させるように、第１の層にキャビティ（例えば、キャビティ４４２－ｃ、キャビティ４４２－ｄ）を形成してもよい。ビア（例えば、ビア４４０－ｄ）を用いた堆積プロセスステップは、ゲート電極（例えば、電極材料４６１－ｂ１、電極材料４６１－ｂ２）に接触する酸化物材料（例えば、酸化物材料４７０－ｅ、酸化物材料４７０－ｆ）を形成してもよい。
図４Ｇは、図４Ｄ～図４Ｆを参照して記載されるように、スタック４０５内に形成されたビアホール（例えば、図４Ｅに示す開口部４４１－ｄ）およびビアキャビティ（例えば、図４Ｅおよび図４Ｆに示すビアキャビティ４４２）を用いて少なくとも堆積プロセスステップが実行された後のスタック４０５の上面図を示す。図４Ｈは、堆積プロセスステップ後の、図４Ｇに示す想像線ＡＡを横切るスタック４０５の断面側面図を示す。同様に、図４Ｉは、堆積プロセスステップ後の図４Ｇに示す想像線ＢＢを横切るスタック４０５の断面側面図を示す。
場合によっては、堆積プロセスステップは、ビアホールおよびビアキャビティに、半導体材料４８０（図３Ａ～図３Ｌを参照して記載される半導体材料３８０の一例であってもよい）を充填してもよい。図４Ｇは、半導体材料４８０が充填されたビアキャビティ（例えば、濃い灰色の正方形として描かれたビアキャビティ４４２－ａ）の上面図を描いている。図４Ｈは、半導体材料４８０が、酸化物材料４７０（例えば、ゲート酸化物）と接触してもよいことを描いている。図４Ｉは、半導体材料４８０がキャビティを満たし、酸化物材料４７０（例えば、ゲート酸化物）と接触してもよいことを描いている。
場合によっては、ＴＦＴ用のゲート電極（例えば、ゲート電極４６０－ｂ）を形成するために使用されたビアの第２のグループ４４０－ｂのビア（例えば、ビア４４０－ｄ）を用いた堆積ステップは、キャビティ（例えば、図４Ｅおよび図４Ｆに示すキャビティ４４２－ｃ、キャビティ４４２－ｄ）に半導体材料（例えば、半導体材料４８０）を形成してもよく、半導体材料は、酸化物材料（例えば、酸化物材料４７０－ｅ）と接触していてもよい。
図４Ｊは、図４Ｇ～図４Ｉを参照して記載されるように、半導体材料４８０が充填されたビアの第３のグループ（例えば、ビア４４０－ｃおよびビア４４０－ｄを含む、図４Ｊで網掛けされた正方形として描かれるビア）に対して、少なくともエッチングプロセスステップおよび堆積プロセスステップが実行された後のスタック４０５の上面図を示す。図４Ｋは、エッチングプロセスステップおよび堆積プロセスステップの後の、図４Ｊに示す想像線ＡＡを横切るスタック４０５の断面側面図を示す。同様に、図４Ｌは、堆積プロセスステップ後の図４Ｊに示す想像線ＢＢを横切るスタック４０５の断面側面図を示す。
場合によっては、エッチングプロセスは、ビアホール（例えば、ビアの第３のグループに対応するビアホール）内の半導体材料４８０を垂直方向（例えば、水平基板に対して垂直方向）に選択的に除去できる第１の異方性エッチングプロセスを含んでもよい。場合によっては、エッチングプロセスは、ビアホール内の酸化物材料４７０を選択的に除去できる第２の異方性エッチングプロセスを含んでもよい。ビアホール内の半導体材料４８０を除去するエッチングプロセスの結果、図４Ｋに示すように、上部Ｄ１層の半導体材料（例えば、半導体材料４８０－ａ）は、下部Ｄ１層の半導体材料（例えば、半導体材料４８０－ｂ）から分離されていてもよい。
場合によっては、堆積プロセスステップは、ビアホールに誘電性材料（例えば、絶縁材料）を充填することを含んでもよい。場合によっては、スタック４０５の最上部にある過剰な誘電性材料は、ＣＭＰプロセスまたはエッチバックプロセスを用いて除去されてもよい。図４Ｋは、上部Ｄ１層の半導体材料４８０－ａと下部Ｄ１層の半導体材料４８０－ｂとを分離する誘電性材料（例えば、誘電性プラグ４４４－ａ、誘電性プラグ４４４－ｂ）が充填されたビアホールを描いている。第１の層（例えば、スタック４０５のＤ１層）における半導体材料（例えば、半導体材料４８０－ａ）は、誘電性プラグ（例えば、誘電性プラグ４４４－ｂ）を取り囲んでいてもよい。さらに、第２の層（例えば、スタック４０５のＤＭ層）におけるゲート電極（例えば、電極材料４６１－ｂ１、電極材料４６１－ｂ２）は、誘電性プラグ（例えば、誘電性プラグ４４４－ｂ）を取り囲んでいてもよい。さらに、酸化物材料（例えば、酸化物材料４７０－ｅ）は、半導体材料（例えば、半導体材料４８０－ａ）とゲート電極（例えば、電極材料４６１－ｂ１）との間にあってもよい。図４Ｌに描かれた構造的特徴は、図４Ｉに描かれた構造的特徴と同じままであるが、これは、図４Ｌに描かれた構造的特徴がビアホールから離れて配置され、例えば、エッチングプロセスステップおよび堆積プロセスステップが、図４Ｌに描かれる構造的特徴に影響を与え得ないためである。
図４Ｍは、ビアの第４のグループ（例えば、ビア４４０－ｅ～ビア４４０－ｉを含む、図４Ｍにおいて水玉模様で塗りつぶされた正方形として描かれたビア）に対して少なくともエッチングプロセスステップが実行された後のスタック４０５の上面図を示す。第４のグループのビアのいくつか（例えば、ビア４４０－ｅおよびビア４４０－ｆ）は、図４Ｊ～図４Ｌを参照して記載されるように、半導体材料が充填されたビアキャビティ（例えば、半導体材料４８０が充填されたビアキャビティ４４２－ａ）の隣にある。図４Ｎは、エッチングプロセスステップ後の、図４Ｍに示す想像線ＡＡを横切るスタック４０５の断面側面図を示す。同様に、図４Ｏは、エッチングプロセスステップ後の図４Ｍに示す想像線ＢＢを横切るスタック４０５の断面側面図を示す。
場合によっては、エッチングプロセスは、ビアの第４のグループに対応するビアホール、例えば、ビア４４０－ｅ～４４０－ｉにそれぞれ対応するビアホール４４１－ｅ～４４１－ｉを形成するように、様々な材料を垂直方向（例えば、水平基板に対して垂直方向）に除去できる異方性エッチングプロセスを含んでもよい。場合によっては、異方性エッチングプロセスが除去できる様々な材料としては、スタック４０５のＨＭ層（最上層）およびＤ１層、絶縁層４６５、電極材料４６１、スタック４０５のＤ２層が挙げられる。場合によっては、異方性エッチングプロセスは、図４Ｎに示すように、スタック４０５の最下層で停止してもよい。図４Ｏに描かれた構造的特徴は、図４Ｌに描かれた構造的特徴と同じままであるが、これは、図４Ｏに描かれた構造的特徴が、ビアホールの第３のグループ（例えば、ビアホール４４１－ｅ～４４１－ｉ）から離れて配置され、例えば、異方性エッチングプロセスは、図４Ｏに描かれた構造的特徴に影響を与え得ないためである。
図４Ｐは、図４Ｍおよび図４Ｎを参照して記載されるように、ビアの第４のグループ（例えば、ビア４４０－ｅ～ビア４４０－ｉを含む、図４Ｐに水玉模様で塗りつぶされた正方形として描かれたビア）に対応するビアホール（例えば、ビアホール４４１－ｅ～４４１－ｉ）を用いてスタック４０５に少なくともエッチングプロセスステップが実行された後の、スタック４０５の上面図を示す。図４Ｑは、エッチングプロセスステップ後の、図４Ｐに示す想像線ＡＡを横切るスタック４０５の断面側面図を示す。同様に、図４Ｒは、エッチングプロセスステップ後の図４Ｐに示す想像線ＢＢを横切るスタック４０５の断面側面図を示す。
場合によっては、エッチングプロセスステップは、第１の等方性エッチングプロセスを含んでもよい。第１の等方性エッチングプロセスは、図４Ｐおよび４Ｒに示すように、キャビティがＤ１層におけるアレイ電極４５０を露出させることができるようにキャビティ（例えば、キャビティ４４２－ｅ、キャビティ４４２－ｆ）を形成するように、Ｄ１層における第１の誘電性材料の一部を選択的に除去してもよい。図４Ｐ～図４Ｒは、２つ以上のキャビティがチャネル（例えば、チャネル４４３－ａ）を形成するように隣接していてもよいことを描いている。場合によっては、エッチングプロセスは、第２の等方性エッチングプロセスを含んでもよい。第２の等方性エッチングプロセスは、図４Ｐおよび図４Ｒに描かれているように、Ｄ１層の露出したアレイ電極４５０（例えば、アレイ電極４５０－ｄ１、アレイ電極４５０－ｄ２）を選択的に除去してもよい。
場合によっては、エッチングプロセスステップは、Ｄ１層における誘電性材料の一部またはＤ２層における露出したアレイ電極４５０を除去しながら、任意の露出した酸化物材料４７０（例えば、ゲート酸化物）を除去してもよい。エッチングプロセスは、半導体材料（例えば、半導体材料４８０）を実質的にそのまま保持してもよい。さらに、エッチングプロセスは、スタック４０５のＤ２層の第２の誘電性材料を実質的にそのまま保持してもよい。図４Ｒは、エッチングプロセスステップが、Ｄ１層のアレイ電極４５０に到達するようにキャビティを拡張し、半導体材料は実質的にそのままでありながら、アレイ電極（例えば、アレイ電極４５０－ｄ１、アレイ電極４５０－ｄ２）の一部を除去することを描いている。
場合によっては、少なくともビア４４０－ｇ（図４Ｙ～図４ＡＡに記載されるように、トランジスタ用の第２の電極を形成するために使用されてもよい）を用いたエッチングプロセスステップ（例えば、第１の等方性エッチングプロセス）は、第３の電極（例えば、電極４５０－ｄ）および半導体材料（例えば、半導体材料４８０－ａ、半導体材料４８０－ｃ）の一部が露出され得るように、第１の層（例えば、Ｄ１層）に第２のキャビティ（例えば、チャネル４４３－ａ１）を形成してもよい。さらに、少なくとも第３のビア（例えば、ビア４４０－ｉ）を用いたエッチングプロセスステップ（例えば、第１の等方性エッチングプロセス）は、半導体材料（例えば、半導体材料４８０－ｃ）が露出され得るように、第１の層に第３のキャビティ（例えば、キャビティ４４２－ｅ１）を形成してもよい。
図４Ｓは、図４Ｐ～図４Ｒを参照して記載されるように、ビアの第４のグループ（例えば、ビア４４０－ｅ～ビア４４０－ｉを含む、図４Ｓに水玉模様で塗りつぶされた正方形として描かれたビア）に対応するビアホール（例えば、ビアホール４４１－ｅ～４４１－ｉ）を用いて、少なくとも第１の堆積プロセスステップおよび第２の堆積プロセスステップが実行された後のスタック４０５の上面図を示す。図４Ｔは、第１の堆積プロセスステップおよび第２の堆積ステップの後の、図４Ｓに示す想像線ＡＡを横切るスタック４０５の断面側面図を示す。同様に、図４Ｕは、第１の堆積プロセスステップおよび第２の堆積ステップの後の、図４Ｓに示す想像線ＢＢを横切るスタック４０５の断面側面図を示す。
場合によっては、第１の堆積プロセスステップは、図４Ｎおよび図４Ｑに示すように、電極材料４６１の露出表面上に絶縁層４６６を選択的に形成することを含んでもよい。場合によっては、絶縁層４６６は、図３Ａ～図３Ｌを参照して記載される絶縁層３６５の一例であってもよい。絶縁層４６６は、電極材料４６１（例えば、電極材料４６１－ａ１を含む上部デッキゲート電極４６０、電極材料４６１－ａ２を含む下部デッキゲート電極４６０）と、第２の堆積プロセスステップ中に堆積される抵抗材料との間に電気的絶縁を提供してもよい。
場合によっては、第２の堆積プロセスステップは、スタック４０５に形成されたキャビティおよびチャネル（例えば、図４Ｐ～図４Ｒを参照して記載されるキャビティ４４２およびチャネル４４３）に抵抗材料４７５（図３Ａ～図３Ｌを参照して記載される抵抗材料３７５の一例であってもよい）を充填することを含んでもよい。図４Ｓは、抵抗材料４７５（例えば、抵抗材料４７５－ａ、抵抗材料４７５－ｂ、抵抗材料４７５－ｃ）が充填されたキャビティおよびチャネルの上面図を示す。図４Ｔおよび図４Ｕは、抵抗材料４７５（例えば、抵抗材料４７５－ａ、抵抗材料４７５－ｂ、抵抗材料４７５－ｃ）が充填されたキャビティおよびチャネルの断面側面図を示す。さらに、図４Ｕは、半導体材料（例えば、半導体材料４８０－ａ１）が、アレイ電極（例えば、アレイ電極４５０－ｄ１）と接触している抵抗材料（例えば、抵抗材料４７５－ａ１）と接触していることを示す。図４Ｙおよび図４Ｚを参照して本明細書で記載するように、半導体材料と、抵抗材料と、アレイ電極との組み合わせは、ＴＦＴが完全に構築され、電流経路が水平方向（例えば、水平基板に対して平行な方向）である場合、ＴＦＴの電流経路を形成してもよい。
場合によっては、第２の堆積プロセスステップは、第１の層（例えば、Ｄ１層）における第２のキャビティ（例えば、図４Ｑおよび図４Ｒを参照して記載されるチャネル４４３－ａ１）および第３のキャビティ（例えば、図４Ｑおよび図４Ｒを参照して記載されるキャビティ４４２－ｅ１）に抵抗材料（例えば、抵抗材料４７５－ｂ１、抵抗材料４７５－ｃ１）を充填してもよい。
図４Ｖは、図４Ｓ～図４Ｕを参照して記載されるように、抵抗材料が充填されたビアの第４のグループ（例えば、ビア４４０－ｅ～ビア４４０－ｉを含む、図４Ｖで水玉模様で塗りつぶされた正方形として描かれるビア）に対して、少なくともエッチングプロセスステップおよび堆積プロセスステップが実行された後の、スタック４０５の上面図を示す。図４Ｗは、エッチングプロセスステップおよび堆積プロセスステップの後の、図４Ｖに示す想像線ＡＡを横切るスタック４０５の断面側面図を示す。同様に、図４Ｘは、エッチングプロセスステップおよび堆積プロセスステップの後に、図４Ｖに示す想像線ＢＢを横切るスタック４０５の断面側面図を示す。
場合によっては、エッチングプロセスは、抵抗材料を垂直方向（例えば、水平基板に対する垂直方向）に除去する異方性エッチングプロセスを含んでもよい。抵抗材料を除去するエッチングプロセスの結果、ビアホール（例えば、ビア４４０－ｅ～４４０－ｉにそれぞれ対応するビアホール４４１－ｅ～４４１－ｉ）は、上部Ｄ１層の抵抗材料（例えば、抵抗材料４７５－ａ１、抵抗材料４７５－ｃ１）と下部Ｄ１層の抵抗材料（例えば、抵抗材料４７５－ａ２、抵抗材料４７５－ｃ２）とを分離するように形成されてもよい。その後、堆積プロセスは、ビアホールに誘電性材料を充填してもよい。図４Ｗは、誘電性材料が充填されたビアホール（例えば、ビアホール４４１－ｅ～４４１－ｉ）を示す。スタック４０５のＨＭ層の上方の過剰な誘電性材料は、ＣＭＰプロセスまたはエッチバックプロセスによって除去されてもよい。図４Ｘに描かれた構造的特徴は、図４Ｕに描かれた構造的特徴と同じままであるが、これは、図４Ｘに描かれた構造的特徴が、ビアホールの第３のグループ（例えば、ビアホール４４１－ｅ～４４１－ｉ）から離れて配置され、例えば、異方性エッチングプロセスおよび後の堆積プロセスは、図４Ｘに描かれた構造的特徴に影響を与え得ないためである。
図４Ｙは、図４Ｖ～図４Ｘを参照して記載されるように、誘電性材料が充填されたビアの第５のグループ（例えば、ビア４４０－ｇを含む濃い灰色の正方形として描かれたビア）に対して、少なくともエッチングプロセスステップおよび堆積プロセスステップが実行された後のスタック４０５の上面図を示す。図４Ｚは、エッチングプロセスステップおよび堆積プロセスステップの後の、図４Ｙに示す想像線ＡＡを横切るスタック４０５の断面側面図を示す。同様に、図４ＡＡは、エッチングプロセスステップおよび堆積プロセスステップの後の、図４Ｙに示す想像線ＢＢを横切るスタック４０５の断面側面図を示す。
場合によっては、エッチングプロセスステップは、異方性エッチングプロセスを含んでもよい。異方性エッチングプロセスは、ビアホール（例えば、ビア４４０－ｇに対応するビアホール４４１－ｇ）から誘電性材料を除去してもよい。さらに、異方性エッチングプロセスは、スタック４０５の最下層を通るホール（例えば、開口部４４１－ｊ）を形成するようにスタック４０５の最下層（例えば、エッチングストップ層、ＨＭ層）の一部を選択的に除去してもよい。場合によっては、開口部４４１－ｊの幅は、開口部４４１－ｇの幅と実質的に同じであってもよい。開口部４４１－ｊは、論理回路の層の一部であってもよい導電性素子４８５と結合してもよい。例えば、導電性素子４８５は、基板内の回路（例えば、基板２０４に構築された行デコーダ１２０）のノードを表していてもよい。別の実施例では、導電性素子４８５は、アレイ層の１つまたは複数のデッキを作動するために、行デコーダ１２０のノード（例えば、選択信号が存在するノード）と結合してもよい。場合によっては、エッチングプロセスステップは、異方性エッチングに続いてもよい等方性エッチングプロセスを含んでもよい。等方性エッチングプロセスは、ビアホール内の露出した抵抗材料を選択的に除去してもよく、例えば、Ｄ１層における抵抗材料（例えば、抵抗材料４７５－ｂ１、抵抗材料４７５－ｂ２）をリセスエッチングしてもよい。
場合によっては、堆積プロセスは、ビアホール（例えば、ビアホール４４１－ｇ）に、電極材料４９５（図３Ａ～図３Ｌを参照して記載される電極材料３９５の一例であってもよい）を充填してもよい。スタック４０５の最上層（例えば、ＨＭ層）の過剰な電極材料４９５は、ＣＭＰプロセスまたはエッチバックプロセスによって除去されてもよい。ビアホールに電極材料４９５を充填した（例えば、導電性プラグ４９６を形成した）結果、図４Ｚに示すように、導電性素子４８５（例えば、論理回路の層に関連するノード）は抵抗材料（例えば、抵抗材料４７５－ｂ１）と結合してもよい。場合によっては、導電性プラグ４９６（例えば、電極材料４９５が充填された、ビア４４０－ｇに対応するビアホール４４１－ｇ）は、ＴＦＴ用の第２の電極として機能してもよい。図４ＡＡに描かれた構造的特徴は、図４Ｘに描かれた構造的特徴と同じままであるが、これは、図４ＡＡに描かれた構造的特徴が、ビアの第５のグループから離れて配置され、例えば、エッチングプロセスおよび後の堆積プロセスは、図４ＡＡに描かれた構造的特徴に影響を与え得ないためである。
本明細書で図４Ｙ～図４ＡＡを参照して記載されるように、導電性素子４８５は、半導体材料（例えば、半導体材料４８０－ａ１、半導体材料４８０－ａ２）と接触している抵抗材料（例えば、抵抗材料４７５－ｂ１、抵抗材料４７５－ｂ２）と結合してもよい。半導体材料（例えば、半導体材料４８０－ａ１、半導体材料４８０－ａ２）は、図４ＡＡに示すように、アレイ電極（例えば、アレイ電極４５０－ｄ１、アレイ電極４５０－ｄ２）と接触している抵抗材料（例えば、抵抗材料４７５－ａ１、抵抗材料４７５－ｂ２）と接触している。このようにして、導電性素子４８５とアレイ電極（例えば、アレイ電極４５０－ｄ１、アレイ電極４５０－ｄ２）との間の電流経路は、図４Ｙおよび図４Ｚに示す点線矢印に示すように電流が流れるように半導体材料（例えば、半導体材料４８０－ａ１、半導体材料４８０－ａ１）内にアクティブチャネルを形成するように、ゲート電極（例えば、電極材料４６１－ａ１を含む上部デッキゲート電極４６０、電極材料４６１－ａ２を含む下部デッキゲート電極４６０）に印加される電圧に基づいて確立されてもよい。
図４Ｙ～図４ＡＡは、プレーナ型ＴＦＴの様々な特徴を示す。例えば、図４Ｚに描かれたプレーナ型ＴＦＴは、第１の層および第２の層を含むスタック（例えば、Ｄ１層およびＤＭ層を含むスタック４０５）を通って延びる誘電性プラグ（例えば、誘電性プラグ４４４－ａ、誘電性プラグ４４４－ｂ）を含んでもよい。プレーナ型ＴＦＴは、誘電性プラグ（例えば、誘電性プラグ４４４－ａ）を取り囲む第１の層に、半導体材料（例えば、半導体材料４８０－ａ１）をさらに含んでもよい。さらに、プレーナ型ＴＦＴは、誘電性プラグ（例えば、誘電性プラグ４４４－ａ）を取り囲む第２の層に、ゲート電極（例えば、ゲート電極４６０－ａを形成する電極材料４６１－ａ１）を含んでもよい。さらに、プレーナ型ＴＦＴは、半導体材料４８０－ａ１とゲート電極（例えば、ゲート電極４６０－ａを形成する電極材料４６１－ａ１）との間に、酸化物材料（例えば、酸化物材料４７０－ａ）を含んでもよい。
図４Ｚに描かれたプレーナ型ＴＦＴは、スタックを通って延びる導電性プラグ（例えば、導電性プラグ４９６）と、導電性プラグを取り囲む第１の層の抵抗材料（例えば、抵抗材料４７５－ｂ１、抵抗材料４７５－ｂ２）とを含んでもよい。導電性プラグを取り囲む抵抗材料（例えば、抵抗材料４７５－ｂ１）は、図４Ｙ～図４ＡＡに描かれているように、誘電性プラグ（例えば、誘電性プラグ４４４－ａ）を取り囲む半導体材料（例えば、半導体材料４８０－ａ１）に接触する。プレーナ型ＴＦＴは、スタックを通って延びる第２の誘電性プラグ（例えば、誘電性プラグ４４４－ｂ）をさらに含んでもよく、誘電性プラグ（例えば、誘電性プラグ４４４－ａ）を取り囲む第１の層における半導体材料（例えば、半導体材料４８０－ａ１）は、半導体材料の第１のセグメントを含み、導電性プラグ（例えば、導電性プラグ４９６）を取り囲む抵抗材料（例えば、抵抗材料４７５－ｂ１）は、図４Ｙ～図４ＡＡに描かれているように、第２の誘電性プラグ（例えば、誘電性プラグ４４４－ｂ）を取り囲む半導体材料の第２のセグメント（例えば、半導体材料４８０－ｂ１）と接触している。
図５Ａ～図５Ｎは、本開示による例示的な作製技術を示す。図５Ａ～図５Ｎは、２つ以上のＴＦＴ（例えば、ラップアラウンド型ＴＦＴと呼んでもよく、ＴＦＴが作動されたときに、電流がゲート電極の外側表面に沿った方向に流れるＴＦＴ）を同時に構築するためのいくつかのプロセスステップの態様を説明する。場合によっては、そのようなＴＦＴは、本明細書に記載されるようにアレイ層のソケット領域に作製されてもよい。図５Ａ～図５Ｎは、ＴＦＴの様々な構造を同時に構築するためにビアの異なるグループを使用することができることを示すために、ソケット領域の一部（例えば、ソケット領域のレイアウト）の上面図を含む。図５Ａ～図５Ｎは、ＴＦＴを同時に構築するためのいくつかのプロセスステップ中のプロセス特徴の態様を示すために、ソケット領域の一部の断面側面図も含む。
図５Ａ～図５Ｎは、複合スタック（例えば、図３Ａ～図３Ｌを参照して記載される縦型ＴＦＴを構築するためのスタック３０５、図４Ａ～図４ＡＡを参照して記載されるプレーナ型ＴＦＴを構築するためのスタック４０５）内にラップアラウンド型ＴＦＴを構築するための例示的な作製技術を示す。このように、複合スタックは、アレイ層のソケット領域において、縦型ＴＦＴ、プレーナ型ＴＦＴ、ラップアラウンド型ＴＦＴ、またはそれらの任意の組み合わせを構築するために使用されてもよい。本明細書に記載されるように、複合スタックは、アレイ層のアクティブアレイ領域において、メモリセルおよび関連する電極の３Ｄクロスポイントアレイを構築するために使用されてもよい。このようにして、複合スタックは、それぞれがメモリセルおよび電極のデッキを含むアレイ層の構築を提供してもよく、電極（したがって、メモリセル）は、ＴＦＴ（例えば、縦型ＴＦＴ、横型ＴＦＴ、ラップアラウンド型ＴＦＴ、またはそれらの任意の組み合わせ）とさらに結合してもよい。
図５Ａは、２つ以上のＴＦＴ（例えば、ラップアラウンド型ＴＦＴ）を含むソケット領域が本明細書に記載されるように構築できるスタック５０５の上面図を示す。一例として、図５Ａは、それぞれがＴＦＴの２つのサブセットを含むＴＦＴの２つのセットを示す。ＴＦＴの各セットは、アレイ電極の単一のセットを駆動してもよい。さらに、ＴＦＴの各セットは、論理回路の層に関連する第１のノードに結合されたＴＦＴの第１のサブセットと、論理回路の層に関連する第２のノードに結合されたＴＦＴの第２のサブセットとを含んでもよい。場合によっては、第１のノードは、メモリセルの作動されたデッキに電流を供給するように構成された第１の回路のノードに対応してもよい。このように、第１のノードは、選択ノードと呼んでもよく、第１の回路は、選択ドライバと呼んでもよい。場合によっては、第２のノードは、メモリセルの１つまたは複数の動作停止されたデッキに関連する漏洩電流を閾値未満に維持するように構成された第２の回路のノードに対応してもよい。このように、第２のノードは、抑制ノードと呼んでもよく、第２の回路は、抑制ドライバと呼んでもよい。図５Ｎは、ＴＦＴの動作のさらなる態様を説明する。
スタック５０５は、図３Ａ～図３Ｌを参照して記載されたスタック３０５の一例であってもよい。図５Ａは、アレイパターンでのビアのセット５４０（白い正方形、×付きの正方形、○付きの正方形として描かれている）を示す。ビアのセット５４０は、第１の層（例えば、スタック３０５の層３１５、Ｄ１層）、第２の層（例えば、スタック３０５の層３２０、ＤＭ層）、および第３の層（例えば、スタック３０５の層３２５、Ｄ２層）を含むスタック５０５の最上層（例えば、スタック３０５の層３１０、ＨＭ層）を介して形成されてもよい。ビアのセット５４０は、図３Ａ～図３Ｌを参照して記載されるビアのセット３４０の例であってもよい。図５Ａは、ビアの異なるグループを用いてスタック５０５内に同時に形成され得る様々な構造も示す。例えば、図５Ａは、ゲート電極のセット５６０（図３Ａ～図３Ｌを参照して記載されるゲート電極３６０の例であってもよい）と、アレイ電極のセット５５０（図３Ａ～図３Ｌを参照して記載されるアレイ電極３５０の例であってもよい）とを示し、これらはそれぞれ、ＴＦＴを構築するためのプロセスシーケンスの異なる時点で形成されてもよい。
ゲート電極のセット５６０（例えば、ゲート電極５６０－ａ～ゲート電極５６０－ｄ）は、図３Ｃ～図３Ｆを参照して本明細書に記載されるように、ビアの第１のサブセット（例えば、ビアの第１のグループ５４０－ａ）を用いて構築されてもよい。また、他の箇所に記載されるように、アレイ電極のセット５５０（例えば、アレイ電極５５０－ａ～アレイ電極５５０－ｊ）は、×付きの正方形として描かれたビアを用いて構築されてもよい。さらに、電極タブのセット（例えば、電極タブ５５５－ａ、電極タブ５５５－ｂ）は、○付きの正方形として描かれたビアを用いて構築されてもよい。場合によっては、ビアの第２のセットは、×付きの正方形として描かれたビアと、○付きの正方形として描かれたビアとを含んでもよい。図５Ａに描かれているように、各電極タブ（例えば、電極タブ５５５－ａ）は、２つのアレイ電極（例えば、電極５５０－ａおよび電極５５０－ｃ）を接続してもよく、このように、アレイ電極のセットは、電極タブのセットを含んでもよい。場合によっては、アレイ電極は、ＴＦＴ用の第２の電極として機能してもよい。さらに、導電性プラグは、図５Ｌおよび図５Ｍを参照して本明細書に記載されるように、第３のビア（例えば、ビア５４０－ｂ１、ビア５４０－ｂ２）を用いて構築されてもよい。場合によっては、導電性プラグは、ＴＦＴ用の第３の電極として機能してもよく、導電性プラグ（例えば、第３の電極）は、少なくとも第３の層（例えば、スタック３０５の層３２５、Ｄ２層）を通って延びてもよい。図５Ａは、スタック５０５の最上層を通って形成されたビアの第３のグループ（例えば、ビア５４０－ｃ１、ビア５４０－ｃ２、ビア５４０－ｃ３）も示す。
図５Ｂ～図５Ｍの断面側面図は、図５Ａの想像線ＡＡが１４個のビアを通って延びるソケット領域に対応できる。例えば、図５Ｂは、様々な構造的特徴（例えば、ビアホール、ビアキャビティ、チャネル（すなわち、隣接するビアキャビティ）、誘電性プラグ、導電性プラグ）をスタック５０５内に形成するために、１つまたは複数の特定のビアを用いてスタック５０５内に形成されたそのような構造的特徴と合致するような、スタック５０５の断面側面図の上方の１４個のビア（例えば、白色または灰色の正方形として描かれたビア、×付きの正方形として描かれたビア、○付きの正方形として描かれたビア）を示す。さらに、ＴＦＴを構築するためのプロセスシーケンスの異なる時点で用いられる１つまたは複数の特定のビアを示すために矢印が追加されている。
図５Ｂは、ビアの第３のグループ（例えば、ビア５４０－ｃ１、ビア５４０－ｃ２、ビア５４０－ｃ３）を用いてビアホール（例えば、矢印で示したビアに対応するビアホール）が形成された後のスタック５０５の断面側面図を示す。場合によっては、異方性エッチングプロセスは、本明細書に記載されるビアホールを形成してもよい。図５Ｂは、電極材料５６１（図３Ａ～図３Ｌを参照して記載される電極材料３６１の一例であってもよい）が、図３Ｃ～図３Ｆを参照して本明細書に記載されるスタック５０５の第２の層（例えば、ＤＭ層）に予め形成されていてもよいことも示す。図５Ｂに描かれる電極材料５６１は、図５Ａに描かれるゲート電極５６０に対応し、例えば、電極材料５６１－ａはゲート電極５６０－ａを形成し、電極材料５６１－ｂはゲート電極５６０－ｂを形成する。図５Ｂは、絶縁層５６５（図３Ａ～図３Ｌを参照して記載される絶縁層３６５の一例であってもよい）が電極材料５６１を部分的に取り囲んでいることを示す。図５Ｂは、電極タブ（例えば、電極タブ５５５－ａ、電極タブ５５５－ｂ）が、スタック５０５の第１の層（例えば、Ｄ１層）に予め形成されていてもよいことも示す。
図５Ｃは、図５Ｂを参照して記載されるように、ビアの第３のグループ（例えば、ビア５４０－ｃ１、ビア５４０－ｃ２、ビア５４０－ｃ３）を用いて形成されたビアホール（例えば、矢印で示すビアに対応するビアホール）を用いて、少なくともエッチングプロセスステップが実行された後のスタック５０５の断面側面図を示す。場合によっては、エッチングプロセスステップは、Ｄ１層の第１の誘電性材料とＤ２層の第２の誘電性材料とを選択的に除去する等方性エッチングプロセスを含んでもよい。等方性エッチングは、ビアホール内の露出した他の材料（例えば、Ｄ１層の第１誘電性材料およびＤ２層の第２の誘電性材料以外の材料）、例えば、絶縁層５６５、電極材料５６１を実質的に元のまま残してもよい。等方性エッチングプロセスの結果として、ビアキャビティ（例えば、ビアキャビティ５４２－ａ１、ビアキャビティ５４２－ａ２、ビアキャビティ５４２－ａ３）が形成されてもよい。ビアキャビティ５４２は、第１の層（例えば、アレイ電極５５０が存在するＤ１層）、第２の層（例えば、ゲート電極５６０が存在するＤＭ層）、および第３の層（例えば、Ｄ２層）にまたがっていてもよい。さらに、ビアキャビティ（例えば、ビアキャビティ５４２－ｂ１、ビアキャビティ５４２－ｂ２）は、アレイ電極（例えば、アレイ電極５５０－ｋ１、アレイ電極５５０－ｋ２）を露出させてもよい。さらに、ビアキャビティ５４２は、ゲート電極５６０と共形の絶縁層５６５を露出させてもよい。
図５Ｄは、ビアの第３のグループ（例えば、ビア５４０－ｃ１、ビア５４０－ｃ２、ビア５４０－ｃ３）および対応するビアホール、ならびに図５Ｃを参照して記載されるように形成されたビアキャビティを用いて、少なくともエッチングプロセスステップが実行された後のスタック５０５の断面側面図を示す。場合によっては、エッチングプロセスステップは、等方性エッチングプロセスに曝露されるＤ１層のアレイ電極（例えば、図５Ｃを参照して記載されるアレイ電極５５０－ｋ１、アレイ電極５５０－ｋ２）を選択的に除去する等方性エッチングプロセスを含んでもよい。等方性エッチングは、ビアホールおよびビアキャビティ内の露出した他の材料（例えば、Ｄ１層のアレイ電極以外の材料）、例えば、絶縁層５６５、電極材料５６１、第１の層における第１の誘電性材料、第２の層におけるプレースホルダ材料、第３の層における第２の誘電性材料を実質的に元のまま残してもよい。
図５Ｅは、ビアの第３のグループ（例えば、ビア５４０－ｃ１、ビア５４０－ｃ２、ビア５４０－ｃ３）および対応するビアホール、ならびに図５Ｄを参照して記載されるように用いて形成されたビアキャビティを用いて、少なくともエッチングプロセスステップおよび堆積プロセスステップが実行された後のスタック５０５の断面側面図を示す。場合によっては、エッチングプロセスステップは、ゲート電極と接触している絶縁層５６５の部分を選択的に除去する等方性エッチングプロセスを含んでもよい。等方性エッチングは、ビアホールおよびビアキャビティ内の露出した他の材料（例えば、ＤＭ層の絶縁材料以外の材料）、例えば、ゲート電極５６０を形成する電極材料５６１、第１の層における第１の誘電性材料、第２の層におけるプレースホルダ材料、第３の層における第２の誘電性材料を実質的に元のまま残してもよい。場合によっては、堆積プロセスステップは、ゲート電極と接触している酸化物材料５７０（図３Ａ～図３Ｌを参照して記載される酸化物材料３７０の一例であってもよい）を選択的に形成してもよい。場合によっては、酸化物材料は、ＴＦＴ用のゲート酸化物と呼んでもよい。
図５Ｆは、ビアの第３のグループ（例えば、ビア５４０－ｃ１、ビア５４０－ｃ２、ビア５４０－ｃ３）および対応するビアホール、ならびに図５Ｄを参照して記載されるように用いて形成されたビアキャビティを用いて、少なくとも堆積プロセスステップが実行された後のスタック５０５の断面側面図を示す。場合によっては、堆積プロセスステップは、ビアホールおよびビアキャビティに、図５Ｅを参照して記載されるように、ゲート電極と接触している酸化物材料５７０と接触していてもよい半導体材料５８０（図３Ａ～図３Ｌを参照して記載される半導体材料３８０の一例であってもよい）を充填してもよい。
図５Ｇは、ビアの第４のグループ（例えば、矢印で示されたビアを含むビアの第４のセット）を用いて、少なくともエッチングプロセスステップおよび堆積プロセスステップが実行された後のスタック５０５の断面側面図を示す。図５Ａを参照すると、ビアの第４のグループは、ビアの第１のグループ（例えば、ビア５４０－ａ１、ビア５４０－ａ２、ビア５４０－ａ３、ビア５４０－ａ４）およびビアの第３のグループ（例えば、ビア５４０－ｃ１、ビア５４０－ｃ２、ビア５４０－ｃ３）に共通するビアを含んでもよい。場合によっては、エッチングプロセスステップは、図５Ｆを参照して記載されるように、ビアホールおよびビアキャビティを充填した半導体材料５８０を除去する異方性エッチングプロセスを含んでもよい。異方性エッチングプロセスは、ビアの第４のグループに対応するビアホール（例えば、後に誘電性材料が充填されたビアホール）を形成するために半導体材料５８０を垂直方向（例えば、水平基板に対する垂直方向）に除去してもよい。ビアの第４のグループに対応するビアホール内の半導体材料５８０を除去すると、図５Ｍを参照して記載されるように、ＴＦＴ用の一次電流経路がより長いチャネル長を有することができるように、ＴＦＴ用のより短いチャネル長を有する寄生電流経路を除去することができる。場合によっては、堆積プロセスステップは、ビアホールに誘電性材料を充填してもよい。場合によっては、誘電性材料が充填されたビアホールは、ゲート電極（例えば、電極材料５６１－ａを含むゲート電極５６０－ａ）を通って延びる誘電性プラグ（例えば、誘電性プラグ５４４－ａ、誘電性プラグ５４４－ｂ）と呼んでもよい。
図５Ｈは、ビアの第５のグループ（例えば、矢印で示されたビアを含むビアの第５のグループ）を用いて少なくともエッチングプロセスステップが実行された後のスタック５０５の断面側面図を示す。図５Ａを参照すると、ビアの第５のグループは、ビア５４０－ｅ（例えば、ビア５４０－ｂ１を含むビア５４０－ｅ１、ビア５４０－ｂ２を含むビア５４０－ｅ２、ビア５４０－ｅ３、ビア５４０－ｅ４）を含んでもよい。場合によっては、エッチングプロセスは、第１の層（例えば、Ｄ１層）の第１の誘電性材料、第２の層（例えば、ＤＭ層）のプレースホルダ材料、および第３の層（例えば、Ｄ２層）の第２の誘電性材料を除去する異方性エッチングプロセスを含んでもよく、例えば、ビア５４０－ｂ１に対応するビアホールを形成する。異方性エッチングプロセスは、アレイ電極を形成するために用いられるビアホール（例えば、ビア５４０－ｂ２を含む×付きの正方形として描かれたビアに対応するビアホール）を充填した誘電性材料も除去してもよい。異方性エッチングプロセスは、ビアホール内の露出した他の材料、例えば、絶縁層５６５を実質的に元のまま残してもよい。
場合によっては、エッチングプロセスステップは、第１の層（例えば、Ｄ１層）の第１の誘電性材料を選択的に除去する等方性エッチングプロセスをさらに含んでもよい。等方性エッチングプロセスは、ビアホール内の露出した他の材料、例えば、第２の層（例えば、ＤＭ層）のプレースホルダ材料、第３の層（例えば、Ｄ２層）の第２の誘電性材料、絶縁層５６５を実質的に元のまま残してもよい。ビアの第５のグループ（例えば、ビア５４０－ｂ１、ビア５４０－ｂ２を含むビアの第５のグループ）を用いた等方性エッチングプロセスは、第１の層（例えば、Ｄ１層）におけるＴＦＴ用の半導体材料（例えば、半導体材料５８０－ａ）および第２の電極（例えば、電極タブ５５５－ａ１、電極タブ５５５－ａ２）を露出させるように、ビアキャビティ（例えば、ビアキャビティ５４２－ｃ１、ビアキャビティ５４２－ｃ２）を形成してもよい。
図５Ｉは、ビアの第５のセット（例えば、矢印で示されたビアを含むビアの第５のセット）に基づいて形成されたビアホールを用いて、少なくとも堆積プロセスステップが実行された後のスタック５０５の断面側面図を示す。場合によっては、堆積プロセスステップは、抵抗材料（例えば、抵抗材料５７５－ａ）が半導体材料（例えば、半導体材料５８０－ａ）および第２の電極（例えば、アレイ電極５５５－ａ１）と接触できるように、図５Ｈを参照して記載されるビアキャビティ（例えば、ビアキャビティ５４２－ｃ１、ビアキャビティ５４２－ｃ２）に抵抗材料５７５（図３Ａ～図３Ｌを参照して記載される抵抗材料３７５の一例であってもよい）を充填してもよい。スタック４０５の最上部にある過剰な抵抗材料は、ＣＭＰプロセスまたはエッチバックプロセスを用いて除去されてもよい。
図５Ｊは、ビアの第５のセット（例えば、矢印で示されたビアを含むビアの第５のセット）を用いて、少なくともエッチングプロセスステップおよび堆積プロセスステップが実行された後のスタック５０５の断面側面図を示す。場合によっては、エッチングプロセスステップは、ビアホール（例えば、ビアの第５のセットに対応するビアホール）を形成するために、抵抗材料の一部を垂直方向（例えば、水平基板に対する垂直方向）に除去できる異方性エッチングプロセスを含んでもよい。異方性エッチングプロセスは、ビアホール内の露出した他の材料、例えば、第２の層（例えば、ＤＭ層）のプレースホルダ材料、第３の層（例えば、Ｄ２層）の第２の誘電性材料、絶縁層５６５を実質的に元のまま残してもよい。場合によっては、ビアホール（例えば、ビアの第５のセットに対応するビアホール）を用いた堆積プロセスステップは、異方性エッチングプロセスの後に、ビアキャビティ（例えば、図５Ｉを参照して記載される抵抗材料が充填されたビアキャビティ５４２－ｃ１）内に残る抵抗材料（例えば、抵抗材料５７５－ａ１、抵抗材料５７５－ａ２）と接触している絶縁材料５６６を形成してもよい。場合によっては、絶縁材料５６６は、図３Ａ～図３Ｌを参照して記載される絶縁層３６５を形成できる材料の一例であってもよい。場合によっては、堆積プロセスステップは、抵抗材料５７５の露出表面上にのみ絶縁材料５６６を堆積できる選択的堆積プロセスを含んでもよい。
図５Ｋは、図５Ｊを参照して記載されるようにビアの第５のセット（例えば、矢印で示されたビアを含むビアの第５のセット）に基づいて形成されたビアホールを用いて、少なくともエッチングプロセスステップが実行された後のスタック５０５の断面側面図を示す。場合によっては、エッチングプロセスステップは、第３の層（例えば、Ｄ２層）の第２の誘電性材料を選択的に除去できる等方性エッチングプロセスを含んでもよい。等方性エッチングプロセスは、ビアホール内の露出した他の材料（例えば、Ｄ２層の第２の誘電性材料以外の材料）、例えば、絶縁材料５６６、絶縁層５６５、半導体材料５８０、第２の層（例えば、ＤＭ層）のプレースホルダ材料を実質的に元のまま残してもよい。等方性エッチングプロセスの結果として、ビアキャビティ（例えば、ビアキャビティ５４２－ｄ）は、半導体材料５８０－ａが後のプロセスステップに曝露され得るように形成されてもよい。
図５Ｌは、ビアの第５のセット（例えば、矢印で示されたビアを含むビアの第５のセット）を用いて、少なくとも堆積プロセスステップおよびエッチングプロセスステップが実行された後のスタック５０５の断面側面図を示す。場合によっては、堆積プロセスステップは、ビアホール（例えば、ビアの第５のセットに対応するビアホール）に抵抗材料を充填してもよい。抵抗材料は、抵抗材料（例えば、抵抗材料５７５－ｂ）が半導体材料５８０－ａと接触できるように、第３の層（例えば、Ｄ２層）に形成されたビアキャビティ（例えば、図５Ｋを参照して記載されるビアキャビティ５４２－ｄ）をさらに充填してもよい。場合によっては、エッチングプロセスステップは、ビアホールから垂直方向（例えば、水平基板に対する垂直方向）に抵抗材料の一部を除去することができる異方性エッチングプロセスを含んでもよい。場合によっては、異方性エッチングプロセスは、スタック５０５の最下層（例えば、層３３０）にホール（例えば、開口部５４１－ａ）を形成してもよい。ホールは、論理回路の層の一部であってもよい導電性素子（例えば、導電性素子５８５－ａ～導電性素子５８５－ｄ）と結合してもよい。場合によっては、導電性素子５８５－ａは、抑制ドライバの抑制ノードと結合してもよい。場合によっては、導電性素子５８５－ｂは、選択ドライバの選択ノードと結合してもよい。
図５Ｍは、ビアの第５のセット（例えば、矢印で示されたビアを含むビアの第５のセット）を用いて、少なくとも堆積プロセスステップが実行された後のスタック５０５の断面側面図を示す。場合によっては、堆積ステップは、ビアホール（例えば、第５セットのビアに対応するビアホール）および最下層のホール（例えば、図５Ｌを参照して記載される開口部５４１－ａ）に電極材料５９５を充填してもよい。スタックの最上部にある過剰な電極材料５９５は、ＣＭＰプロセスまたはエッチバックプロセスを用いて除去されてもよい。電極材料５９５が充填されたビアホールは、導電性プラグ（例えば、導電性プラグ５９６）と呼んでもよい。導電性プラグは、導電性素子５８５とＴＦＴの半導体材料（例えば、半導体材料５８０－ａ）とを抵抗材料（例えば、抵抗材料５７５－ｂ）を介して結合してもよく、ＴＦＴの構築を完了してもよい。
場合によっては、図５Ｍに示すＴＦＴは、第１の層、第２の層および第３の層を含むスタックを通って延びる導電性プラグと、第２の層におけるゲート電極と、第１の層における第２の電極と、第１の層および第２の層における半導体材料とを含み、半導体材料は、第１の層において抵抗材料の第１のセグメントを介して第２の電極と結合し、第３の層において抵抗材料の第２のセグメントを介して導電性プラグと結合してもよい。場合によっては、第１の層および第２の層における半導体材料は、第３の層まで延びている。場合によっては、ＴＦＴは、ゲート電極を通って延びる誘電性プラグを含んでもよい。
図５Ｍは、ＴＦＴの２つのセット（例えば、ＴＦＴの第１のセット５３５－ａ、ＴＦＴの第２のセット５３５－ｂ）を示す。ＴＦＴの各セットは、（例えば、抑制ドライバの抑制ノードと結合された導電性素子５８５－ａを介して）論理回路の層に関連する第１のノードと結合されたＴＦＴの第１のサブセット（例えば、上部ＴＦＴおよび下部ＴＦＴを含むＴＦＴのサブセット）と、（例えば、選択ドライバの選択ノードと結合された導電性素子５８５－ｂを介して）論理回路の層に関連する第２のノードと結合されたＴＦＴの第２のサブセット（例えば、上部ＴＦＴおよび下部ＴＦＴを含むＴＦＴのサブセット）とを含んでもよい。図５Ｎを参照して記載されるように、ＴＦＴの各セットは、アレイ電極の単一のセット（例えば、上部デッキのアレイ電極５５０－ｄ１と接続されたアレイ電極５５０－ａ１、下部デッキのアレイ電極５５０－ｄ２と接続されたアレイ電極５５０－ａ２）を駆動（例えば、作動、抑制）してもよい。場合によっては、ＴＦＴの２つのセットは、動作特性を適宜調整するように異なるように処理してもよく、例えば、ＴＦＴの第１のサブセットは、ある動作電圧範囲内で低漏洩電流特性を提供するように処理されてもよく、ＴＦＴの第２のサブセットは、高駆動電流特性を提供するように処理されてもよい。
図５Ｍは、ＴＦＴ（例えば、ＴＦＴの第１のセット５３５－ａの上部ＴＦＴ）用の電流経路（例えば、電流経路５４５－ａ、電流経路５４５－ｂ）も示す。電流経路は、特定のＴＦＴが、そのＴＦＴが作動されたときに、どのようにアレイ層のアクティブアレイ領域のメモリセルにアクセスするために論理回路の層のノードをアレイ電極と結合し得るかを示す。例えば、導電性素子５８５－ｂは、選択ドライバの選択ノードと結合してもよい。導電性素子５８５－ｂは、ＴＦＴ（例えば、ＴＦＴの第１のセット５３５－ａの第２のサブセットの上部ＴＦＴおよび下部ＴＦＴ）用の共通ソースとして機能し得る導電性プラグ５９６と結合される。導電性プラグ５９６は、抵抗材料５７５－ｃを介して半導体材料５８０－ｂと接触する。半導体材料５８０－ｂは、ゲート電極５６０（例えば、電極材料５６１－ｂ１を含むゲート電極５６０－ｂ１）に印加される電圧に基づいて、電流が流れるためのアクティブチャネルを形成してもよい。
さらに、半導体材料５８０－ｂは、抵抗材料５７５－ｂ１を介してアレイ電極５５５－ａ１に接続されている。アレイ電極５５５－ａ１は、ＴＦＴの第１のセット５３５－ａの上部ＴＦＴの共通ドレインとして機能してもよい。このようにして、アクティブチャネルが半導体材料（例えば、半導体材料５８０－ｂ）内に形成されているとき、すなわち、ゲート電極（例えば、電極材料５６１－ｂ１を含むゲート電極５６０－ｂ１）に印加される電圧が上部ＴＦＴの閾値電圧よりも大きく、かつ、上部ＴＦＴのソース（論理回路の層のノードと結合される）とドレイン（アレイ電極と結合される）との間に電圧差があるときに、電流は上部ＴＦＴ（ＴＦＴの第１のセット５３５－ａのＴＦＴの第２のサブセットの上部ＴＦＴ）のソースとドレインとの間に流れることができる（例えば、電流経路５４５－ｂ）。
同様に、別の電流経路（例えば、電流経路５４５－ａ）が作動されると（例えば、ＴＦＴの第１のセット５３５－ａの第１のサブセットの上部ＴＦＴが作動されると）、アレイ電極５５５－ａ１は、論理回路の層の異なるノード（例えば、抑制ノード）と結合してもよい導電性素子５８５－ａと結合してもよい。このようにして、アレイ電極（例えば、上部デッキのアレイ電極５５５－ａ１）は、ＴＦＴの第１のセット５３５－ａの上部ＴＦＴを用いて、論理回路の層の２つ以上のノード（例えば、抑制ノード、選択ノード）と結合してもよい。より一般的には、ＴＦＴの第１のセット５３５－ａの４つのＴＦＴのうちの１つは、論理回路の層のノード（例えば、ＴＦＴのソースに接続された選択ノードまたは抑制ノード）をアレイ電極（例えば、ＴＦＴのドレインに接続されたアレイ電極）と結合するように作動されてもよい。
ＴＦＴ内を流れる電流がゲート電極に巻き付くように流れ、ＴＦＴはラップアラウンド型ＴＦＴと呼んでもよい。図５Ｍに示すように、ラップアラウンド型ＴＦＴのチャネル長（例えば、ＴＦＴのソースとドレインとの間の距離）は、（図３Ｋを参照して記載される）縦型ＴＦＴまたは（図４Ｚを参照して記載される）横型ＴＦＴのいずれかのチャネル長よりも長くてもよい。このようなチャネル長の増加は、ＴＦＴの動作のいくつかの態様に有益であり得、例えば、チャネル長に関連する漏洩電流の問題が発生しにくくなる。
図５Ｎは、ソケット領域が本明細書で記載されるＴＦＴ（例えば、ラップアラウンド型ＴＦＴ）の２つのセットを含むスタック５０５の上面図を示す。図５Ｍの断面側面図は、図５Ｎに示すように、想像線ＡＡが延びるソケット領域に対応していてもよい。図５Ｎは、本明細書に記載される作製技術を用いて構築された構造的特徴の態様を示す。例えば、図５Ｎは、ＴＦＴ用のバルク領域５８１（例えば、半導体材料５８０－ａを含むバルク領域５８１－ａ）を描いている。バルク領域５８１は、図５Ａ及図５Ｆを参照して記載されるように、ビアの第３のグループ（例えば、ビアの第３のグループ５４０－ｃ１に対応するバルク領域５８１－ａ）に対応してもよい。
図５Ｎはさらに、ビアの第５のグループを、横線の入った正方形（例えば、ビア５４０－ｂ１を含むビア）または縦線の入った正方形（例えば、ビア５４０－ｂ２を含むビア）のいずれかとして描いている。横線の入った正方形として描かれたビアは、導電性素子５８５－ａまたは導電性素子５８５－ｄと結合されたビアに対応できる。縦線の入った正方形として描かれたビアは、導電性素子５８５－ｂまたは導電性素子５８５－ｃと結合されたビアに対応できる。場合によっては、導電性素子５８５－ａ（または導電性素子５８５－ｄ）は抑制ドライバの抑制ノードと結合されてもよく、導電性素子５８５－ｂ（または導電性素子５８５－ｃ）は選択ドライバの選択ノードと結合してもよい。ビアの第５のグループの各ビアは、絶縁材料５７６（例えば、図５Ｊを参照して記載されるようにＤ１層で抵抗材料５７５の表面に堆積された絶縁材料）に取り囲まれた導電性プラグ（例えば、図５Ｍを参照して記載された導電性プラグ５９６）を含んでもよい。しかしながら、導電性プラグは、図５Ｍを参照して記載されるように、抵抗材料を介して、スタックの第２の層における対応するバルク領域５８１と結合してもよい。
図５Ｎは、バルク領域（例えば、バルク領域５８１－ａ）と電極タブ（例えば、アレイ電極５５０－ａおよびアレイ電極５５０－ｄに接続されている電極タブ５５５－ａ）との間に配置されている抵抗材料（例えば、抵抗材料５７５－ａ）も描いている。抵抗材料は、バルク領域（例えば、電流が流れるためのチャネルが形成され得る）図と、電極タブ（例えば、電極タブ５５５－ａ）または導電性プラグ（例えば、導電性プラグ５９６）のいずれかとの間で、電流が流れるための低抵抗経路を提供する。
図５Ｎは、電流経路（例えば、電流経路５４５－ｅ、電流経路５４５－ｆ）をさらに描いている。電流経路５４５－ｅは、図５Ｍを参照して記載される電流経路５４５－ａまたは電流経路５４５－ｂに対応していてもよい。換言すれば、電流経路５４５－ａ（または電流経路５４５－ｂ）をたどる電流の流れは、電極タブ５５５－ｂに到達し、アレイ電極５５０－ａおよびアレイ電極５５０－ｃを用いて流れ続けてもよい。同様に、電流経路５４５－ｆは、図５Ｍを参照して記載される電流経路５４５－ｃまたは電流経路５４５－ｄに対応してもよい。
図５Ｎは、複数のＴＦＴ（例えば、ラップアラウンド型ＴＦＴ）が、単一のＴＦＴが提供できる電流よりも大きな電流量を提供するために連結されてもよいことをさらに示す。例えば、図５Ｎは、アレイ電極（例えば、アレイ電極５５０－ａ）が、別のアレイ電極（例えば、アレイ電極５５０－ｃ）にさらに接続されている電極タブ（例えば、電極タブ５５５－ａ）に接続されているときに、アレイ電極がジョグ形成（ｊｏｇ）されてもよいことを描いている。一例として、図５Ｎは、５つの単一のＴＦＴを、単一のＴＦＴよりも５倍大きな電流を供給できる（例えば、単一の電極タブ５５５－ａに接続された単一の列に配置された５つの導電性プラグによって示されるように）１つのＴＦＴに連結したものを描いている。任意の数のＴＦＴは、本明細書に記載されるように、必要とされ得るまたは所望され得る任意の量の電流を提供するように連結されてもよい。
図５Ｎに示すＴＦＴ構成は、バルク領域５８１に専用の電気的接続を提供することを容易にすることができる。バルク領域へのそのような専用の電気的接続は、ＴＦＴの動作の側面に有益であり得、例えば、ＴＦＴの浮動ボディに関連する問題を回避する。例えば、バルク領域５８１－ｂは、追加のビアのうちの１つまたは複数のビア（例えば、３列のビアのうちの中央の列の１つまたは複数のビア）が、本明細書に記載の作製技術を用いて、論理回路の層のノードと結合できるように、ビアの追加の列を含む（例えば、ゲート電極５６０－ｂとゲート電極５６０－ｃとの間に１列のビアの代わりに３列のビアを含む）ように拡張されてもよい。場合によっては、１つまたは複数のホール（例えば、１つまたは複数のビアに対応するビアホール）は、バルク領域（例えば、半導体材料５８０を含むバルク領域５８１－ｂ）を介して論理回路の層に形成されてもよく、１つまたは複数のホールは、トランジスタ用の第４の電極（例えば、ＴＦＴ用のボディ）を形成するように、電極材料（例えば、図５ｘを参照して記載される電極材料５９５）が充填されてもよい。追加的または代替的に、バルク領域５８１－ａは、追加のビア（例えば、バルク領域５８１－ａの左の境界に位置するビア）を含むように拡張されてもよく、追加のビアは、論理回路の層と結合してもよい。このようにして、論理回路は、ＴＦＴの様々な動作モード、例えば、抑制モードまたは選択モードでの動作に基づいて、バルク領域にある電圧を提供してもよい。
図６Ａ～図６Ｒは、本開示による例示的な作製技術を示す。図６Ａ～図６Ｒは、２つ以上のＴＦＴ（例えば、ＴＦＴが作動されたときに、垂直方向と水平方向との組み合わせで電流が流れるハイブリッド型ＴＦＴ）を同時に構築するためのいくつかのプロセスステップの態様を説明する。場合によっては、そのようなＴＦＴは、本明細書に記載されるようにアレイ層のソケット領域に作製されてもよい。図６Ａ～図６Ｒは、ＴＦＴの様々な構造を同時に構築するためにビアの異なるグループを使用することができることを示すために、ソケット領域の一部（例えば、ソケット領域のレイアウト）の上面図を含む。図６Ａ～図６Ｒは、ＴＦＴを同時に構築するためのいくつかのプロセスステップ中のプロセス特徴の態様を示すために、ソケット領域の一部の断面側面図も含む。
図６Ａ～図６Ｒは、複合スタック（例えば、図３Ａ～図３Ｌを参照して記載される縦型ＴＦＴを構築するためのスタック３０５、図４Ａ～図４ＡＡを参照して記載されるプレーナ型ＴＦＴを構築するためのスタック４０５、図５Ａ～図５Ｎを参照して記載されるラップアラウンド型ＴＦＴを構築するためのスタック５０５）内にハイブリッド型ＴＦＴを構築するための例示的な作製技術を示す。このように、複合スタックは、アレイ層のソケット領域において、縦型ＴＦＴ、プレーナ型ＴＦＴ、ラップアラウンド型ＴＦＴ、ハイブリッド型ＴＦＴ、またはそれらの任意の組み合わせを構築するために使用されてもよい。本明細書に記載されるように、複合スタックは、アレイ層のアクティブアレイ領域において、メモリセルおよび関連する電極の３Ｄクロスポイントアレイを構築するために使用されてもよい。このようにして、複合スタックは、それぞれがメモリセルおよび電極のデッキを含むアレイ層の構築を提供してもよく、電極（したがって、メモリセル）は、ＴＦＴ（例えば、縦型ＴＦＴ、横型ＴＦＴ、ラップアラウンド型ＴＦＴ、ハイブリッド型ＴＦＴ、またはそれらの任意の組み合わせ）とさらに結合してもよい。
図６Ａは、２つ以上のＴＦＴ（例えば、ハイブリッド型ＴＦＴ）を含むソケット領域が本明細書に記載されるように構築できるスタック６０５の上面図を示す。一例として、図６Ａは、ＴＦＴの４つのセットを示す。ＴＦＴの各セットは、アレイ電極の一方または他方の端部からアレイ電極の単一のセットを駆動してもよい。場合によっては、ＴＦＴの２つのセットはアレイ電極の単一のセットを駆動してもよく、例えば、ＴＦＴの第１のセットを一方の端部から、ＴＦＴの第２のセットを他方の端部から駆動してもよい。さらに、ＴＦＴの第１のセットは、アレイ電極を論理回路の層に関連する第１のノードと結合してもよく、ＴＦＴの第２のサブセットは、アレイ電極を論理回路の層に関連する第２のノードと結合してもよい。場合によっては、第１のノードは、選択ノードに対応してもよく、第１の回路は、選択ドライバと呼んでもよい。場合によっては、第２のノードは抑制ノードに対応してもよく、第２の回路は抑制ドライバと呼んでもよい。場合によっては、ＴＦＴの２つのセットは、動作特性を適宜調整するように異なるように処理してもよく、例えば、ＴＦＴの第１のセットは、高駆動電流特性を提供するように処理されてもよく、ＴＦＴの第２のサブセットは、ある動作電圧範囲内で低漏洩電流特性を提供するように処理されてもよい。
スタック６０５は、図３Ａ～図３Ｌを参照して記載されたスタック３０５の一例であってもよい。図６Ａは、アレイパターンでのビアのセット６４０（白い正方形、×付きの正方形、○付きの正方形として描かれている）を示す。ビアのセット６４０は、第１の層（例えば、スタック３０５の層３１５、Ｄ１層）、第２の層（例えば、スタック３０５の層３２０、ＤＭ層）、および第３の層（例えば、スタック３０５の層３２５、Ｄ２層）を含むスタック６０５の最上層（例えば、スタック３０５の層３１０、ＨＭ層）を介して形成されてもよい。ビアのセット６４０は、図３Ａ～図３Ｌを参照して記載されるビアのセット３４０の例であってもよい。図６Ａは、ビアの異なるグループを用いてスタック６０５内に同時に形成され得る様々な構造も示す。例えば、図６Ａは、ＴＦＴ用のゲート電極のセット６６０（図３Ａ～図３Ｌを参照して記載されるゲート電極３６０の例であってもよい）と、アレイ電極のセット６５０（図３Ａ～図３Ｌを参照して記載されるアレイ電極３５０の例であってもよい）とを示し、これらはそれぞれ、ＴＦＴを構築するためのプロセスシーケンスの異なる時点で形成されてもよい。
ゲート電極のセット６６０（例えば、ゲート電極６６０－ａ、ゲート電極６６０－ｂ）は、図３Ｃ～図３Ｆを参照して本明細書に記載されるように、ビアの第１のサブセット（例えば、ビアの第１のグループ６４０－ａ）を用いて構築されてもよい。また、他の箇所に記載されるように、アレイ電極のセット６５０（例えば、アレイ電極６５０－ａ～アレイ電極６５０－ｄ）は、×付きの正方形として描かれたビア（例えば、ビアの第２のグループ）を用いて構築されてもよい。さらに、電極タブのセット（例えば、電極タブ６５５－ａ、電極タブ６５５－ｂ）は、ビアの第２のグループのサブセット（例えば、ビア６４０－ｂ１、ビア６４０－ｂ２）を用いて構築されてもよい。図６Ａに描かれているように、各電極タブ（例えば、電極タブ６５５－ｂ）は、アレイ電極（例えば、電極６５０－ａ）と接続してもよく、このように、アレイ電極のセットは、電極タブのセットを含んでもよい。
場合によっては、アレイ電極のサブセット（例えば、アレイ電極６５０－ｂ、アレイ電極６５０－ｃ）は、本明細書に記載される作製技術に従って、ビアのサブセット（例えば、ビア６４０－ｘ）を用いることによって、アレイ電極の残りから切断（例えば、分離、接続解除）されてもよい。場合によっては、アレイ電極は、ＴＦＴ用の第２の電極として機能してもよい。さらに、導電性プラグは、図６Ｐおよび図６Ｑを参照して本明細書に記載されるように、第３のビア（例えば、ビア６４０－ｃ１、ビア６４０－ｃ２）を用いて構築されてもよい。場合によっては、導電性プラグは、ＴＦＴ用の第３の電極として機能してもよく、導電性プラグ（例えば、第３の電極）は、少なくとも第３の層（例えば、スタック３０５の層３２５、Ｄ２層）を通って延びてもよい。図６Ａは、スタック６０５の最上層を通って形成されたビアの第３のグループ（例えば、○付きの正方形として描かれたビア）も示す。
図６Ｂ～図６Ｑの断面側面図は、図６Ａの想像線ＡＡがビアを通って延びるソケット領域に対応できる。例えば、図６Ｂは、様々な構造的特徴（例えば、ビアホール、ビアキャビティ、チャネル（すなわち、隣接するビアキャビティ）、誘電性プラグ、導電性プラグ）をスタック６０５内に形成するために、１つまたは複数の特定のビアを用いてスタック６０５内に形成されたそのような構造的特徴と合致するような、スタック６０５の断面側面図の上方の９個のビア（例えば、白色の正方形として描かれたビア、×付きの正方形として描かれたビア、○付きの正方形として描かれたビア）を示す。さらに、ＴＦＴを構築するためのプロセスシーケンスの異なる時点で用いられる１つまたは複数の特定のビアを示すために矢印が追加されている。
図６Ｂは、図６Ａを参照して記載されるスタック６０５の断面側面図を示す。図６Ｂは、電極材料６６１（図３Ａ～図３Ｌを参照して記載される電極材料３６１の一例であってもよい）が、図３Ｃ～図３Ｆを参照して本明細書に記載されるスタック６０５の第２の層（例えば、ＤＭ層）に予め形成されていてもよいことを示す。図６Ｂに描かれる電極材料６６１は、図６Ａに描かれるゲート電極６６０に対応し、例えば、電極材料６６１－ａはゲート電極５６０－ａを形成する。図６Ｂは、絶縁層６６５（図３Ａ～図３Ｌを参照して記載される絶縁層３６５の一例であってもよい）が電極材料６６１を部分的に取り囲んでいることを示す。図６Ｂは、電極タブ（例えば、電極タブ６５５－ｂ１、電極タブ６５５－ｂ２）が、スタック６０５の第１の層（例えば、Ｄ１層）に予め形成されていてもよいことも示す。さらに、図６Ｂは、ゲート電極（例えば、電極材料６６１－ａを含むゲート電極６６０－ａ）を通って延びる誘電性プラグ（例えば、誘電性プラグ６４４－ａ１、誘電性プラグ６４４－ａ２）と呼んでもよい誘電性材料が充填されたビアホールを示す。
図６Ｃは、ビアの第３のグループ、例えば、矢印で示されたビアを用いて少なくともエッチングプロセスステップが実行された後のスタック６０５の断面側面図を示す。場合によっては、エッチングプロセスステップは、本明細書に記載されるビアの第３のグループに対応するビアホール（例えば、ビアホール６４１－ｃ１～ビアホール６４１－ｃ５）を形成でき、例えば、スタック６０５を通る様々な材料を垂直に除去し、スタック６０５の最下層で停止する異方性エッチングプロセスを含んでもよい。
図６Ｄは、ビアの第３のグループを用いてビアキャビティ６４２を形成するために少なくともエッチングプロセスステップが実行された後のスタック６０５の断面側面図を示す。ビアキャビティ６４２は、図６Ｃを参照して記載されるように、スタック６０５内に形成されたビアホールと同心円状であってもよい。場合によっては、エッチングレシピは、第１の層（例えば、Ｄ１層）の第１の誘電性材料および第３の層（例えば、Ｄ２層）の第２の誘電性材料を選択的に除去する等方性エッチングプロセスを含んでもよい。等方性エッチングプロセスは、ビアホール内の露出した他の材料、例えば、第２の層（例えば、ＤＭ層）のプレースホルダ材料、絶縁層６６５、アレイ電極タブ６５５を残してもよい。場合によっては、２つ以上のビアホール（例えば、ビアホール６４１－ｃ２～ビアホール６４１－ｃ４）に対応するビアキャビティは、ビアキャビティ（例えば、ビアキャビティ６４３）を形成するように合わさってもよい。等方性エッチングプロセスの結果として、アレイ電極（例えば、電極タブ６５５）は、後のプロセスステップに曝露される。場合によっては、ビアキャビティ（例えば、ビアキャビティ６４２－ｃ１ａ、ビアキャビティ６４２－ｃ１ｂ、ビアキャビティ６４２－ｃ１ｃ）は、第１の層（例えば、Ｄ１層）、第２の層（例えば、ＤＭ層）、第３の層（例えば、Ｄ３層）にまたがっていてもよい。
図６Ｅは、ビアの第３のグループ、例えば、矢印で示されたビアを用いて少なくとも堆積プロセスステップが実行された後のスタック６０５の断面側面図を示す。場合によっては、堆積プロセスステップは、ビアホール（例えば、ビアホール６４１－ｃ１～ビアホール６４１－ｃ５）ならびに関連するビアキャビティおよびチャネル（例えば、図６Ｄを参照して記載されるビアキャビティ６４２およびチャネル６４３）に、抵抗材料６７５（これは、図３Ａ～図３Ｌを参照して記載される抵抗材料３７５の一例であってもよい）を充填してもよい。堆積プロセスステップの結果として、抵抗材料６７５は、アレイ電極６５５と接触してもよい。
図６Ｆは、ビアの第３のグループ、例えば、矢印で示されたビアを用いて少なくともエッチングプロセスステップおよび堆積プロセスステップが実行された後のスタック６０５の断面側面図を示す。場合によっては、エッチングプロセスステップは、ビアホール（例えば、ビアの第３のグループに対応するビアホール）内の抵抗材料６７５を垂直に除去することによって、ビアキャビティ内の抵抗材料６７５（例えば、抵抗材料６７５－ａ１、抵抗材料６７５－ａ２、抵抗材料６７５－ａ３）を残すことができる異方性エッチングプロセスを含んでもよい。エッチングプロセスステップは、ビアホール内の露出した他の材料、例えば、ＤＭ層のプレースホルダ材料、絶縁層６６５を残してもよい。場合によっては、堆積プロセスステップは、エッチングプロセスステップ（例えば、ビアホール内の抵抗材料を除去した異方性エッチングプロセス）によって形成されたビアホールに絶縁材料を充填してもよい。場合によっては、スタック６０５の最上部にある過剰な絶縁材料は、ＣＭＰプロセスまたはエッチバックプロセスを用いて除去されてもよい。
図６Ｇは、ビアの第４のグループ、例えば、矢印で示されたビアを用いて少なくともエッチングプロセスステップが実行された後のスタック６０５の断面側面図を示す。図６Ａを参照すると、ビアの第４のグループは、ビア６４０－ｄ１またはビア６４０－ｄ２を含んでもよい。場合によっては、ビアの第４のグループ（例えば、ビア６４０－ｄ１）は、ビアの第３のグループのサブセット（例えば、○付きの正方形として描かれたビア）、ならびに図６Ｐおよび６Ｑを参照して記載されるＴＦＴ用の第３の電極を形成できるビア（例えば、ビア６４０－ｃ１）を含んでもよい。場合によっては、エッチングプロセスステップは、ビアの第４のグループに対応するビアホール内に存在し得る誘電性材料（または絶縁材料）を垂直方向に除去できる異方性エッチングプロセスを含んでもよい。異方性エッチングプロセスは、ビアホール内の露出した他の材料、例えば、抵抗材料６７５、ゲート電極６６０を形成する電極材料６６１、絶縁層６６５、第１の層（例えば、Ｄ１層）の第１の誘電性材料、第２の層（例えば、ＤＭ層）のプレースホルダ材料、第３の層（例えば、Ｄ２層）の第２の誘電性材料を実質的に元のまま残してもよい。異方性エッチングプロセスの結果として、抵抗材料６７５（例えば、図６Ｄを参照して記載されるチャネル６４３を充填した抵抗材料６７５－ｂ）は、後のプロセスステップに曝露されてもよい。
図６Ｈは、ビアの第４のグループ、例えば、矢印で示されたビアを用いて少なくともエッチングプロセスステップが実行された後のスタック６０５の断面側面図を示す。場合によっては、エッチングプロセスステップは、チャネル（例えば、図６Ｄを参照して記載されるチャネル６４３）を充填した抵抗材料６７５を選択的に除去できる等方性エッチングプロセスを含んでもよい。等方性エッチングプロセスは、ビアホールおよびチャネル内の露出した他の材料、例えば、ゲート電極６６０を形成する電極材料６６１、絶縁層６６５、第１の層（例えば、Ｄ１層）の第１の誘電性材料、第２の層（例えば、ＤＭ層）のプレースホルダ材料、第３の層（例えば、Ｄ２層）の第２の誘電性材料を実質的に元のまま残してもよい。等方性エッチングプロセスの結果として、第１の層（例えば、Ｄ１層）における第１の誘電性材料および第２の層（例えば、ＤＭ層）におけるプレースホルダ材料は、後のプロセスステップに曝露されてもよい。
図６Ｉは、ビアの第４のグループ、例えば、矢印で示されたビアを用いて少なくともエッチングプロセスステップが実行された後のスタック６０５の断面側面図を示す。場合によっては、エッチングプロセスステップは、第１の層（例えば、Ｄ１層）における第１の誘電性材料および第２の層（例えば、ＤＭ層）におけるプレースホルダ材料を選択的に除去できる等方性エッチングプロセスを含んでもよい。等方性エッチングプロセスは、ビアホールおよびチャネル内の露出した他の材料、例えば、ゲート電極６６０を形成する電極材料６６１、絶縁層６６５、第３の層（例えば、Ｄ２層）の第２の誘電性材料、抵抗材料６７５を実質的に元のまま残してもよい。等方性エッチングプロセスの結果として、絶縁層６６５のいくらかの部分は、後のプロセスステップに曝露されてもよい。場合によっては、ビアの第４のグループを用いた等方性エッチングプロセスは、ビアキャビティ（例えば、ビアキャビティ６４２－ｄ１、ビアキャビティ６４２－ｄ２）およびチャネル（例えば、２つ以上の隣接するビアキャビティを含むチャネル６４３－ａ）を形成してもよい。このようなビアキャビティまたはチャネルは、第１の層（例えば、Ｄ１層）、第２の層（例えば、ＤＭ層）、および第３の層（例えば、Ｄ２層）にまたがっていてもよい。
図６Ｊは、ビアの第４のグループ、例えば、矢印で示されたビアを用いて少なくともエッチングプロセスステップおよび堆積プロセスステップが実行された後のスタック６０５の断面側面図を示す。場合によっては、エッチングプロセスステップは、絶縁層６６５の露出した部分を選択的に除去できる等方性エッチングプロセスを含んでもよい。等方性エッチングプロセスは、ビアホールおよびチャネル内の露出した他の材料、例えば、ゲート電極６６０を形成する電極材料６６１、第３の層（例えば、Ｄ２層）の第２の誘電性材料、抵抗材料６７５を実質的に元のまま残してもよい。場合によっては、堆積ステップは、ゲート電極６６０を形成する電極材料６６１と接触している酸化物材料６７０（図３Ａ～図３Ｌを参照して記載される酸化物材料３７０の一例であってもよい）を形成してもよい。換言すると、絶縁層６６５の露出した部分は、エッチングプロセスステップおよび堆積プロセスステップの結果として、酸化物材料６７０に置き換えられてもよい。場合によっては、酸化物材料６７０は、ＴＦＴ用のゲート酸化物と呼んでもよい。
図６Ｋは、ビアの第４のグループ、例えば、矢印で示されたビアを用いて少なくとも堆積プロセスステップが実行された後のスタック６０５の断面側面図を示す。場合によっては、堆積プロセスステップは、図６Ｉを参照して記載されるビアキャビティまたはチャネル（例えば、ビアキャビティ６４２、チャネル６４３）に半導体材料６８０を充填してもよい。スタック６０５の最上部にある過剰な半導体材料は、ＣＭＰプロセスまたはエッチバックプロセスを用いて除去されてもよい。ビアキャビティまたはチャネルに半導体材料６８０を充填した結果として、半導体材料６８０は、アレイ電極（例えば、電極タブ６５５、ＴＦＴ用の第２の電極）にさらに接続されている抵抗材料６７５と接触してもよい。さらに、半導体材料６８０は、ゲート電極６６０（例えば、電極材料６６１を含むゲート電極６６０）にさらに接続されている酸化物材料６７０と接触していてもよい。
図６Ｌは、ビアの第４のグループ、例えば、矢印で示されたビアを用いて少なくともエッチングプロセスステップおよび堆積プロセスステップが実行された後のスタック６０５の断面側面図を示す。場合によっては、エッチングプロセスステップは、ビアホール（例えば、ビアの第４のグループに対応するビアホール）を形成するために、図６Ｋを参照して記載されるビアキャビティまたはチャネルを充填した半導体材料６８０を除去してもよい。場合によっては、堆積プロセスステップは、ビアホールに絶縁材料（または誘電性材料）を充填してもよい。場合によっては、ビアの第４のグループに対応するビアホール内の半導体材料６８０を除去すると、図６Ｑを参照して記載されるように、ＴＦＴ用の一次電流経路がより長いチャネル長を有することができるように、ＴＦＴ用のより短いチャネル長を有する寄生電流経路を除去することができる。場合によっては、堆積プロセスステップは、ビアホールに誘電性材料を充填してもよい。場合によっては、誘電性材料が充填されたビアホールは、ゲート電極（例えば、電極材料６６１－ａを含むゲート電極６６０－ａ）を通って延びる誘電性プラグ（例えば、誘電性プラグ６４４－ａ、誘電性プラグ６４４－ｂ）と呼んでもよい。スタック６０５の最上部にある過剰な絶縁材料は、ＣＭＰプロセスまたはエッチバックプロセスを用いて除去されてもよい。
図６Ｍは、ビアの第５のグループ、例えば、矢印で示されたビアを用いて少なくともエッチングプロセスステップおよび堆積プロセスステップが実行された後のスタック６０５の断面側面図を示す。図６Ａを参照すると、ビアの第５のグループは、ビア６４０－ｃ１またはビア６４０－ｃ２を含んでもよい。場合によっては、エッチングプロセスステップは、図６Ｌを参照して記載されるように、ビアホールを充填した絶縁材料を垂直に除去することによって、第１の層（例えば、Ｄ１層）、第２の層（例えば、ＤＭ層）、および第３の層（例えば、Ｄ２層）を介してビアホール（例えば、ビア６４０－ｃ２に対応するビアホール６４１－ｃ２）を形成できる異方性エッチングプロセスを含んでもよい。ビアの第５のグループを用いた異方性エッチングプロセスは、ビアホール（例えば、ビア６４０－ｃ２に対応するビアホール６４１－ｃ２）内の半導体材料６８０を後のプロセスステップに曝露させてもよい。場合によっては、堆積ステップは、第１の層（例えば、Ｄ１層）および第２の層（例えば、ＤＭ層）において、半導体材料６８０と接触している絶縁材料６９０を選択的に成長させてもよい。
図６Ｎは、ビアの第５のグループ、例えば、矢印で示されたビアを用いて少なくともエッチングプロセスステップが実行された後のスタック６０５の断面側面図を示す。場合によっては、ビアの第５のグループ（例えば、ビア６４０－ｃ２）を用いたエッチングプロセスステップは、第３の層にキャビティ（例えば、キャビティ６４２－ｅ）を形成するように第３の層（例えば、Ｄ２層）の半導体材料６８０を横方向に除去してもよい。半導体材料６８０の表面上の絶縁材料６９０は、第１の層（例えば、Ｄ１層）および第２の層（例えば、ＤＭ層）における半導体材料６８０を保持してもよい。エッチングプロセスステップは、半導体材料６８０の一部を後のプロセスステップに曝露させてもよい。
図６Ｏは、ビアの第５のグループ、例えば、矢印で示されたビアを用いて少なくとも堆積プロセスステップが実行された後のスタック６０５の断面側面図を示す。場合によっては、堆積プロセスステップは、ビアホール（例えば、図６Ｍを参照して記載されるビアホール６４１－ｃ２）および関連するビアキャビティ（例えば、図６Ｎを参照して記載されるビアキャビティ６４２－ｅ）に抵抗材料６７５－ｅを充填してもよい。
図６Ｐは、ビアの第５のグループ、例えば、矢印で示されたビアを用いて少なくともエッチングプロセスステップが実行された後のスタック６０５の断面側面図を示す。場合によっては、エッチングプロセスは、ビアホール（例えば、ビア６４０－ｃ２に対応するビアホール）内の抵抗材料６７５－ｅを除去できる異方性エッチングプロセスを含んでもよい。場合によっては、異方性エッチングプロセスは、スタック６０５の最下層（例えば、層３３０）にホール（例えば、ホール６４１）を形成してもよい。ホールは、論理回路の層の一部であってもよい導電性素子（例えば、導電性素子６８５）と結合してもよい。場合によっては、導電性素子６８５は、抑制ドライバの抑制ノードと結合してもよい。場合によっては、導電性素子６８５は、選択ドライバの選択ノードと結合してもよい。
図６Ｑは、ビアの第５のセット、例えば、矢印で示されたビアを用いて少なくとも堆積プロセスステップが実行された後のスタック６０５の断面側面図を示す。場合によっては、堆積ステップは、ビアホール（例えば、ビア６４０－ｃ２に対応するビアホール）および最下層のホール（例えば、図６Ｐを参照して記載されるホール６４１）に電極材料６９５を充填してもよい。スタックの最上部にある過剰な電極材料６９５は、ＣＭＰプロセスまたはエッチバックプロセスを用いて除去されてもよい。電極材料６９５が充填されたビアホールは、導電性プラグ（例えば、導電性プラグ６９６）と呼んでもよい。導電性プラグ６９６は、導電性素子６８５とＴＦＴの半導体材料（例えば、半導体材料６８０－ａ）とを抵抗材料（例えば、抵抗材料６７５－ｅ）を介して結合してもよく、ＴＦＴの構築を完了してもよい。
場合によっては、図６Ｑに示すＴＦＴは、第１の層、第２の層および第３の層を含むスタックを通って延びる導電性プラグと、第２の層におけるゲート電極と、第１の層における第２の電極と、第１の層および第２の層における半導体材料とを含み、半導体材料は、第１の層において抵抗材料の第１のセグメントを介して第２の電極と結合し、第３の層において抵抗材料の第２のセグメントを介して導電性プラグと結合してもよい。場合によっては、ＴＦＴは、ゲート電極を通って延びる誘電性プラグを含んでもよい。
図６Ｑは、ＴＦＴ（例えば、上部ＴＦＴ）のための電流経路（例えば、電流経路６４５－ａ、電流経路６４５－ｂ）も示す。電流経路は、特定のＴＦＴが、そのＴＦＴが作動されたときに、アレイ層のアクティブアレイ領域のメモリセルにアクセスするためにどのように論理回路の層のノードをアレイ電極と結合し得るかを示す。例えば、導電性素子６８５は、選択ドライバの選択ノードと結合してもよい。導電性素子６８５は、図６Ｑに描かれたＴＦＴ、例えば上部ＴＦＴおよび下部の両方の共通ソースとして機能し得る導電性プラグ６９６と結合される。導電性プラグ６９６は、抵抗材料６７５－ｅを介して半導体材料６８０－ａと接触する。半導体材料６８０－ｂは、ゲート電極６６０（例えば、電極材料６６１－ａを含むゲート電極６６０－ａ）に印加される電圧に基づいて、電流が流れるためのアクティブチャネルを形成してもよい。
さらに、半導体材料６８０－ａは、抵抗材料６７５－ａ１を介して電極タブ６５５－ａ１に接続されている。電極タブ６５５－ａ１（したがって、図６Ｒに描かれたアレイ電極６５０－ｅ）は、ＴＦＴ（例えば、上部ＴＦＴのうちの左側のＴＦＴ）のドレインとして機能してもよい。このようにして、アクティブチャネルが半導体材料（例えば、半導体材料６８０－ａ）内に形成されているとき、すなわち、ゲート電極（例えば、電極材料６６１－ａを含むゲート電極６６０－ａ）に印加される電圧がＴＦＴの閾値電圧よりも大きく、かつ、ＴＦＴのソース（論理回路の層のノードと結合される）とドレイン（アレイ電極と結合される）との間に電圧差があるときに、電流はＴＦＴのソースとドレインとの間に流れることができる（例えば、電流経路６４５－ａ）。
ＴＦＴ内を流れる電流は、（例えば、水平基板に対して）垂直方向および水平方向の両方に流れ、そのＴＦＴは、ハイブリッド型ＴＦＴ（例えば、図３Ｋを参照して記載される縦型ＴＦＴと、図４Ｚを参照して記載される横型ＴＦＴとのハイブリッド）と呼んでもよい。図６Ｑに示すように、ハイブリッド型ＴＦＴのチャネル長（例えば、ＴＦＴのソースとドレインとの間の距離）は、縦型ＴＦＴまたは横型ＴＦＴのいずれかのチャネル長よりも大きくてもよい。このようなチャネル長の増加は、ＴＦＴ動作のいくつかの態様に有益であり得、例えば、チャネル長に関連する漏洩電流の問題が発生しにくくなる。
図６Ｒは、ソケット領域が４つのＴＦＴ（例えば、ハイブリッド型ＴＦＴ）を含むスタック６０５の上面図を示す。図６Ｑの断面側面図は、図６Ｒに示すように、想像線ＡＡが延びるソケット領域に対応していてもよい。図６Ｒは、本明細書に記載される作製技術を用いて構築された構造的特徴の態様を示す。例えば、図６Ｒは、ＴＦＴ用の第２の電極（例えば、ドレイン）として機能し得るアレイ電極６５０、ＴＦＴ用のゲート電極６６０、および導電性プラグ５９６を描いている。図６Ｒは、図６Ｑを参照して記載される電流経路（例えば、電流経路６４５－ｃ、電流経路６４５－ｄ）の上面図も描いている。
図７Ａ～図７Ｄは、本開示の実施形態による、アクティブアレイ領域と、薄膜トランジスタをサポートするソケット領域とを含む、例示的なメモリアレイ、および関連する作製技術の図を示す。図７Ａ～図７Ｄは、ＴＦＴのセットが、図７Ｃを参照して記載される複合スタック７０５（例えば、図３Ａ～図３Ｌを参照して記載される１つまたは複数の垂直方向に統合された複合スタック３０５）内に同時に構築され得るソケット領域の様々な態様を説明する。図７Ａ～図７Ｄは、ＴＦＴのセットのサブセットが、回路の層（例えば、基板２０４に構築された行デコーダ１２０）のノードと、メモリセルが配置されたアクティブアレイ領域のアレイ電極（例えば、アクセス線、ワード線、ビット線）のサブセットとを結合するように構成されてもよいことを説明するための、ソケット領域の一部（例えば、ソケット領域のレイアウト）の上面図を含む。さらに、図７Ａ～図７Ｄは、ＴＦＴのセットがアレイ電極を回路の層のノードと結合できることを説明するための、ソケット領域の様々な部分の断面側面図を含む。場合によっては、回路の層は、上方にアレイ層が配置された基板の一部であってもよい。
図７Ａ～図７Ｄは、ＴＦＴのセットが回路の層と連動してアクセス動作を容易にできることを説明するための、ＴＦＴのセットの回路表現も含む。図７Ａ～図７Ｄは、例示的実施例として縦型ＴＦＴのセットを含むソケット領域を描いているが、本開示はこれに限定されるものではなく、例えば、ソケット領域は、本明細書に記載されるように、他の種類のＴＦＴまたはそれらの任意の組み合わせを含んでもよい。さらに、図３Ａ～図３Ｌを参照して、縦型ＴＦＴの作製技術および動作の態様について説明する。
図７Ａは、アクティブアレイ領域と、それぞれがＴＦＴのセットを含む２つのソケット領域とを含むアレイ層の上面図７００を示す。場合によっては、アクティブアレイ領域は、複合スタック７０５内に構築されたメモリセルのデッキのセットを含んでもよい。本明細書に記載されるように、ＴＦＴのセットは、複合スタック７０５のソケット領域にさらに構築されてもよい。場合によっては、ＴＦＴのセットは、図３Ａ～図３Ｌを参照して記載されるように縦型ＴＦＴを含んでもよい。このように、ＴＦＴのセットの各ＴＦＴは、導電性プラグ７９６（例えば、図３Ｌを参照して記載される導電性プラグ３９６）を含んでもよい。ＴＦＴのセットは、ＴＦＴの第１のサブセット（例えば、ＴＦＴ７３５－ａ、ＴＦＴ７３５－ｃ）およびＴＦＴの第２のサブセット（例えば、ＴＦＴ７３５－ｂ、ＴＦＴ７３５－ｄ）をさらに含んでもよい。場合によっては、ＴＦＴの第１のサブセット（例えば、ＴＦＴ７３５－ａ）は、回路の層（例えば、基板２０４に構築された行デコーダ１２０）の第１のノード（例えば、選択ノード）を、１つまたは複数のアレイ電極７５０（電極、アクセス線、ワード線、またはビット線とも呼んでもよい）と結合するように構成されてもよい。追加的または代替的に、ＴＦＴの第２のサブセット（例えば、ＴＦＴ７３５－ｂ）は、回路の層の第２のノード（例えば、抑制ノード）を１つまたは複数のアレイ電極７５０と結合するように構成されてもよい。
さらに、ＴＦＴの第１のサブセットおよびＴＦＴの第２のサブセットは、その動作特性に基づいて、場合によっては異なるように構築されてもよい。例えば、ＴＦＴの第１のサブセット（例えば、選択用のＴＦＴ）は、適切な量の駆動電流を提供するように構築されてもよく、ＴＦＴの第２のサブセット（例えば、抑制用のＴＦＴ）は、許容可能な漏洩電流を提供する（例えば、漏洩電流を許容可能な量に制限する）ように構築されてもよい。場合によっては、ＴＦＴの第２のサブセットは、比較的単純な処理ステップを用いて（例えば、ＴＦＴの第１のサブセットよりも少ない量の処理ステップに関連する）、または低電圧動作を容易にするように（例えば、ＴＦＴの第１のサブセットよりも低い供給電圧をサポートするように構成される）構築されてもよい。場合によっては、ＴＦＴの第１のサブセットおよびＴＦＴの第２のサブセットは、異なる種類のＴＦＴ（例えば、ｎ型ＴＦＴ、ｐ型ＴＦＴ）であってもよい。場合によっては、ボディ端子（例えば、図５Ｎを参照して記載されるＴＦＴのボディのための第４の端子）は、ボディ端子がＴＦＴのための閾値電圧の制御を容易にできるように、複合スタック７０５に組み込まれてもよい。
場合によっては、上面図７００に示す２つのソケット領域は、ワード線（第１の種類のアクセス線とも呼んでもよい）に関連するソケット領域を示すことができる。アレイ電極７５０は、複合スタックの第１の層（例えば、スタック３０５のＤ１層）における電極（例えば、ワード線）に対応できる。他の場合には、上面図７００に示す２つのソケット領域は、ビット線（第２の種類のアクセス線とも呼んでもよい）に関連するソケット領域を示すことができる。このように、アレイ電極７５０は、代替的に、第３の層（例えば、スタック３０５のＤ２層）における電極（例えば、ビット線）に対応してもよい。アレイ電極（例えば、ワード線、第１の種類のアクセス線、ビット線、第２の種類のアクセス線）に関連するメモリセルは、第２の層（例えば、スタック３０５のＤＭ層）に構築されてもよい。
上面図７００は、第１のアレイ電極（例えば、電極７５０－ａ）が、１つまたは複数のビアキャビティ（例えば、ビアキャビティ７４２－ａ）を用いて、２つ以上のアレイ電極（例えば、電極７５０－ａ１、電極７５０－ａ２）に分割されてもよいことをさらに描いている。さらに、第２のアレイ電極（例えば、電極７５０－ｂ）は、１つまたは複数のビアキャビティ（例えば、ビアキャビティ７４２－ｂ）を用いて、２つ以上のアレイ電極（例えば、電極７５０－ｂ１、電極７５０－ｂ２）に分割されてもよい。場合によっては、ビアのセット（例えば、電極７５０－ａと電極７５０－ｂとの間に配置されたビア）は、第１のアレイ電極および第２のアレイ電極を構築するために用いられてもよい。このようにして、第１のアレイ電極（例えば、電極７５０－ａ１）は、２つのＴＦＴの第１のグループ（例えば、ＴＦＴ７３５－ａ１、ＴＦＴ７３５－ｂ１）と結合されてもよく、第２のアレイ電極（例えば、電極７５０－ｂ１）は、２つのＴＦＴの第２のグループ（例えば、ＴＦＴ７３５－ｃ１、ＴＦＴ７３５－ｄ１）と結合してもよい。場合によっては、ＴＦＴ（例えば、ＴＦＴ７３５－ａ１、ＴＦＴ７３５－ｂ１）は、電極（例えば、電極７５０－ａ１）の２つの端部の間の点（例えば、中間点、中心点、中央領域内）で、電極（例えば、電極７５０－ａ１）と結合してもよい。同様に、ＴＦＴ（例えば、ＴＦＴ７３５－ｃ１、ＴＦＴ７３５－ｄ１）は、電極（例えば、電極７５０－ｂ１）の２つの端部の間（例えば、中間点、中心点、中央領域内）で、電極（例えば、電極７５０－ｂ１）と結合してもよい。
場合によっては、第１の電極セグメント（例えば、電極７５０－ｂ２）は、デッキの層（例えば、Ｄ１層）にあり、電極（例えば、電極７５０－ａ１）よりも短くてもよく、電極は、第１の種類のアクセス線（例えば、ワード線）であり、デッキの層において第１の方向に延びていてもよく、導電性プラグ（例えば、導電性プラグ７９６－ｂ）は、電極と第１の電極セグメントとの間にあってもよい。場合によっては、第１の種類の第２のアクセス線（例えば、電極７５０－ｂ１）は、デッキの層において第１の方向に延びていてもよく、第２のアクセス線（例えば、電極７５０－ｂ１）は、第１の電極セグメント（例えば、電極７５０－ｂ２）と同軸であってもよい。場合によっては、第２の電極セグメント（例えば、電極７５０－ａ２）は、デッキの層にあり、電極（例えば、電極７５０－ａ１）よりも短くてもよく、第２の電極セグメントは、電極と同軸であってもよい。
このように、ＴＦＴのセットは、アクティブアレイ領域のアレイ電極に関連しているメモリセルへのアクセス動作（例えば、読み出し動作、書き込み動作）を容易にできる。例えば、ＴＦＴ７３５－ａ１が作動されると、回路の層（例えば、基板２０４に構築された行デコーダ１２０）の選択ノードは、アクセス動作を行うために、電極７５０－ａ１（したがって、電極７５０－ａ１に関連するメモリセル）と結合してもよい。追加的または代替的に、他のＴＦＴ（例えば、ＴＦＴ７３５－ｄ）は、抑制ノードをアレイ電極のサブセット（例えば、アクセス動作中に選択されない電極７５０－ｂ１を含む電極）に結合して、アクセス動作中に選択されないメモリセルに関連する漏洩電流レベルを許容可能な閾値未満に維持するように作動されてもよい。
図７Ａは、それぞれがＴＦＴのセットを含むソケット領域の上面図７００－ａおよび７００－ｂを示す。上面図７００－ａは、第１の方向に延びるワード線に対応できるアレイ電極（例えば、複合スタック７０５のＤ１層の電極７５０－ｃ）を含むワード線ソケット領域の一部であってもよい。さらに、上面図７００－ａは、導電性プラグ（例えば、導電性プラグ７９６－ｃ）を含むＴＦＴのセット（例えば、ＴＦＴ７３５－ａａ、ＴＦＴ７３５－ｂｂ）を描いている。本明細書に記載されるように、ＴＦＴ７３５－ａａは、回路の層の選択ノードと結合されてもよく、ＴＦＴ７３５－ｂｂは、回路の層の抑制ノードと結合してもよい。
同様に、上面図７００－ｂは、第２の方向（例えば、第１の方向に実質的に直交する第２の方向）に延びるビット線に対応できるアレイ電極（例えば、複合スタック７０５のＤ２層の電極７５１）を含むビット線ソケット領域の一部であってもよい。さらに、上面図７００－ｂは、導電性プラグ（例えば、導電性プラグ７９６－ｅ）を含むＴＦＴのセット（例えば、ＴＦＴ７３５－ｅｅ、ＴＦＴ７３５－ｆｆ）を描いている。本明細書に記載されるように、ＴＦＴ７３５－ｅｅは、回路の層の選択ノードと結合されてもよく、ＴＦＴ７３５－ｆｆは、回路の層の抑制ノードと結合してもよい。
場合によっては、アレイ層のソケット領域は、導電性プラグ（例えば、導電性プラグ９７６－ｃ）を含む第１のソケット領域（例えば、ワード線に関連するソケット領域）を含んでもよく、電極（例えば、電極７５０－ｃ）は、第１のソケット領域に延びる第１の種類のアクセス線（例えば、ワード線）を含んでもよい。場合によっては、アレイ層のソケット領域は、第２の導電性プラグ（例えば、第２の導電性プラグ７９６－ｅ）を含む第２のソケット領域（例えば、ビット線に関連するソケット領域）を含んでもよく、第２の電極（例えば、電極７５１－ａ）は、第２のソケット領域に延びる第２の種類のアクセス線（例えば、ビット線）を含んでもよい。
図７Ｂは、ソケット領域の上面図７０１と、ソケット領域に含まれ得る縦型ＴＦＴの別の上面図７０２とを示す。上面図７０１は、アレイ電極のセット７５０、ゲート電極のセット７６０（図３Ａ～図３Ｌを参照して記載されるゲート電極３６０の例であってもよい）、ビアキャビティのセット７４２、およびＴＦＴのセット７３５を描いており、各ＴＦＴ７３５はそれぞれの導電性プラグ７９６と接触している。場合によっては、上面図７０１は、上面図７００に描かれたソケット領域の変形例であってもよい。
例えば、ＴＦＴのサブセット（例えば、２つのＴＦＴのグループ）は、残りのＴＦＴからオフセットされていてもよく、例えば、ＴＦＴ７３５－ｅ１およびＴＦＴ７３５－ｅ２は、ＴＦＴ７３５－ｅ３およびＴＦＴ７３５－ｅ４に対してオフセットされている。ＴＦＴのサブセットをジグザグパターンでオフセットした結果、導電性プラグ間の距離（例えば、導電性プラグ７９６－ｅ２と導電性プラグ７９６－ｅ３との間の距離）は、上面図７０１に描かれたソケットにおいて、上面図７００に描かれたソケットにおける対応する距離と比較して大きくなってもよい。このような距離の増加は、フォトリソグラフィステップ中の結果の改善を促すことができる。場合によっては、（例えば、２つのＴＦＴのグループの代わりに）各ＴＦＴは、導電性プラグ間の最小距離が２つの導電性プラグ間の対角線の距離となり得るように、隣り合うＴＦＴからオフセットされてもよい。例えば、上面図７０１では、ＴＦＴが対になるようにオフセットされて（ジグザグ）いる（ＴＦＴの対が互いにオフセットされている）実施例を示しているが、ソケット領域内の各ＴＦＴがソケット領域内の隣接する（すぐ隣の）各ＴＦＴからオフセットされている構成を含め、他の任意の数のオフセットパターンが可能であることを理解されたい。
場合によっては、ソケット領域は、導電性プラグ（例えば、導電性プラグ７９６－ｅ３、導電性プラグ７９６－ｅ４）を取り囲むことができる第１のゲート電極（例えば、ゲート電極７６０－ｂ）と、デッキのセットを通って延びる第１の追加の導電性プラグ（例えば、導電性プラグ７９６－ｅ５）およびデッキのセットを通って延びる第２の追加の導電性プラグ（例えば、導電性プラグ７９６－ｅ２）を取り囲むことができる第２のゲート電極（例えば、ゲート電極７６０－ａ）とを含んでもよく、電極（例えば、電極７５０－ｅ、電極７５０－ｆ）は、第１の追加の導電性プラグと第２の追加の導電性プラグとの間に延びてもよい。
縦型ＴＦＴの上面図７０２は、７００の上面図に描かれた縦型ＴＦＴの変形例を描いていてもよい。例えば、ゲート電極７６０－ｃは、複数の導電性プラグ（例えば、４つの導電性プラグ７９６－ｆ１～７９６－ｆ４）を取り囲むように構成されてもよい。結果として、縦型ＴＦＴは、個々のＴＦＴ（例えば、７００の上面図に示すＴＦＴ７３５－ａ１、ＴＦＴ７３５－ｃ１）が生成できる駆動電流の約４倍であってもよい駆動電流を生成してもよい。上面図７０２の縦型ＴＦＴの他の特徴は、明確さを期して省略されている。
図７Ｃは、メモリセルの８つのデッキを含むアレイ層の例示的な概略断面側面図７０３を示す。場合によっては、メモリセルの８つのデッキは、それぞれが第１の方向（例えば、ｘ方向）に延びてもよいワード線の５つのセットと、それぞれが第２の方向（例えば、ｚ方向）に延びてもよいビット線の４つのセットとを含んでもよい。メモリセルのデッキ（断面側面図７０３において網掛けされた長方形として描かれている）は、ワード線のサブセット（例えば、ＷＬ１）とビット線のサブセット（例えば、ＢＬ１）との間に配置されてもよい。いくつかのアクセス線（例えば、ワード線、ビット線）は、複数のメモリセルのデッキに共通していてもよい。例えば、ＷＬ２は、メモリセルの２つのデッキ、すなわち、ＷＬ２とＢＬ１との間に配置されたメモリセルの第１のデッキと、ＷＬ２とＢＬ２との間に配置されたメモリセルの第２のデッキとに共通していてもよい。同様に、ＢＬ４は、メモリセルの２つのデッキ、すなわち、ＢＬ４とＷＬ４との間に配置されたメモリセルの第３のデッキと、ＢＬ４とＷＬ５との間に配置されたメモリセルの第４のデッキに共通していてもよい。
断面側面図７０３は、複合スタック７０５の様々な層を描いている。例えば、断面側面図７０３は、それぞれがワード線（例えば、ＷＬ１）のサブセットを含んでもよい５つの第１の層７１５（例えば、Ｄ１層、図３Ａを参照して記載される層３１５）と、それぞれがメモリセルのデッキを含んでもよい８つの第２の層７２０（例えば、ＤＭ層、図３Ａを参照して記載される層３２０）と、４つの第３の層７２５（例えば、Ｄ２層、図３Ａを参照して記載される層３２５）とを描いている。
図７Ｃは、アレイ層のソケット領域の断面側面図７０４も示す。断面側面図７０４－ａは、図７Ａを参照して記載される上面図７００－ａに示す、想像線ＡＡを横切るワード線ソケット領域の断面側面図に対応できる。断面側面図７０４－ａは、複合スタック７０５に対応でき、５つのアレイ電極７５０（例えば、第１の種類のワード線またはアクセス線と呼んでもよい、Ｄ１層におけるアレイ電極７５０－ｆ１～７５０－ｆ５）を示す。
断面側面図７０４－ａは、それぞれが導電性素子（例えば、導電性素子７８５－ａ１、導電性素子７８５－ｂ１）と結合してもよい導電性プラグ（例えば、導電性プラグ７９６－ｃ、導電性プラグ７９６－ｄ）も描いている。各導電性素子は、回路の層（例えば、ワード線選択ドライバ、ワード線抑制ドライバ）のノード（例えば、選択ノード、抑制ノード）と結合してもよい。断面側面図７０４－ａは、各ゲート電極が導電性電極（例えば、導電性プラグ７９６－ｃ、導電性プラグ７９６－ｄ）を取り囲む８対のゲート電極（例えば、各層７２０につき１対のゲート電極）も描いている。このように、断面側面図７０４－ａは、合計１６個の縦型ＴＦＴを描いている。さらに、断面側面図７０４－ａは、アクセス動作中に導電性素子７８５とワード線７５０との間に駆動電流が流れることができるように、ワード線ソケット領域のＴＦＴのセットが作動できる電流経路７４５－ａを示す。
同様に、断面側面図７０４－ｂは、図７Ａを参照して記載される上面図７００－ｂに示すように、想像線ＢＢを横切るビット線ソケット領域の断面側面図に対応できる。断面側面図７０４－ｂは、複合スタック７０５にも対応でき、４つのアレイ電極７５１（例えば、第２の種類のビット線またはアクセス線と呼んでもよい、Ｄ２層のアレイ電極７５１－ｃ１～７５１－ｃ４）を示す。断面側面図７０４－ｂは、それぞれが導電性素子（例えば、導電性素子７８５－ａ２、導電性素子７８５－ｂ２）と結合してもよい導電性プラグ（例えば、導電性プラグ７９６－ｅ、導電性プラグ７９６－ｆ）も描いている。各導電性素子は、回路の層（例えば、ビット線選択ドライバ、ビット線抑制ドライバ）のノード（例えば、選択ノード、抑制ノード）と結合してもよい。断面側面図７０４－ｂは、各ゲート電極が導電性電極（例えば、導電性プラグ７９６－ｅ、導電性プラグ７９６－ｆ）を取り囲む８対のゲート電極（例えば、各層７２０につき１対のゲート電極）も描いている。このように、断面側面図７０４－ｂは、合計１６個の縦型ＴＦＴも描いている。さらに、断面側面図７０４－ｂは、アクセス動作中に導電性素子７８５とワード線７５１との間に駆動電流が流れることができるように、ビット線ソケット領域のＴＦＴのセットが作動できる電流経路７４５－ｂを示す。
場合によっては、メモリデバイスのソケット領域（例えば、図７Ｃを参照して記載されるワード線ソケット領域）は、メモリセルのデッキのセットを通って延びる導電性プラグ（例えば、導電性プラグ７９６－ｃ）と、それぞれが導電性プラグを少なくとも部分的に取り囲むトランジスタのセット（例えば、ワード線ソケット領域の８つの縦型ＴＦＴ）とを含んでもよい。場合によっては、メモリデバイスは、導電性プラグと結合され、かつトランジスタのセットのうちのトランジスタによって、デッキのセットのうちのデッキに含まれる電極（例えば、ワード線７５０－ｆ１）と選択的に結合されるように構成されたドライバ（例えば、ワード線選択ドライバ）を含んでもよい。場合によっては、メモリデバイスの第２のソケット領域（例えば、図７Ｃを参照して記載されるビット線ソケット領域）は、デッキのセットを通って延びる第２の導電性プラグ（例えば、導電性プラグ７９６－ｅ）と、それぞれが第２の導電性プラグを少なくとも部分的に取り囲むトランジスタの第２のセット（例えば、ビット線ソケット領域の８つの縦型ＴＦＴ）と、第２の導電性プラグと結合され、第２のセットのトランジスタによって、デッキに含まれる第２の電極（例えば、ビット線７５１－ｃ１）と選択的に結合されるように構成された第２のドライバ（例えば、ビット線選択ドライバ）とを含んでもよい。
場合によっては、電極（例えば、ワード線７５０－ｆ１）は、第１の層（例えば、複合スタック７０５の層７１５）にあってもよく、ソケット領域は、デッキの第２の層（例えば、複合スタック７０５の層７２０）にトランジスタ用のゲート電極（例えば、ゲート電極７６０－ａ）をさらに含んでもよく、ゲート電極は、導電性プラグを少なくとも部分的に取り囲む。場合によっては、ソケット領域の縦型ＴＦＴは、デッキのセットを通って延び、それぞれがドライバ（例えば、ワード線選択ドライバ）と結合された導電性プラグのセット（例えば、図７Ｂを参照して記載される導電性プラグ７９６－ｆ１～７９６－ｆ４）を取り囲むゲート電極（例えば、図７Ｂを参照して記載されるゲート電極７６０－ｃ）を含むように構成されてもよく、導電性プラグのセットは、導電性プラグ（例えば、導電性プラグ７９６－ｃ）を含んでもよい。
場合によっては、ソケット領域（例えば、ワード線ソケット領域）は、デッキのセットを通って延びる第３の導電性プラグ（例えば、導電性プラグ７９６－ｄ）と、それぞれが第３の導電性プラグを少なくとも部分的に取り囲む第３のトランジスタのセット（例えば、ワード線ソケット領域内の８個のＴＦＴ）とを含んでもよい。場合によっては、メモリデバイスは、第３の導電性プラグと結合され、第３のセットのトランジスタのサブセットによって、セットのデッキのサブセットに含まれる第１の種類のアクセス線と選択的に結合されるように構成された第３のドライバを含んでもよい。場合によっては、ソケット領域（例えば、ビット線ソケット領域）は、デッキのセットを通って延びる第４の導電性プラグ（例えば、導電性プラグ７９６－ｆ）と、それぞれが第４の導電性プラグを少なくとも部分的に取り囲むトランジスタの第４のセット（例えば、ビット線ソケット領域内の８個のＴＦＴ）とを含んでもよい。場合によっては、メモリデバイスは、第４の導電性プラグと結合され、第４のセットのトランジスタのサブセットによって、セットのデッキのサブセットに含まれる第２の種類のアクセス線と選択的に結合されるように構成された第４のドライバを含んでもよい。
図７Ｄは、図７Ｃを参照して記載されるアレイ層の概略断面側面図７０３とともに、回路図７３８を示す。回路図７３８－ａは、断面側面図７０４－ａを参照して記載される１６個のＴＦＴを含むワード線ソケット領域に対応できる。同様に、回路図７３８－ｂは、断面側面図７０４－ｂを参照して記載される１６個のＴＦＴを含むビット線ソケット領域に対応できる。両方の回路図７３８は、説明のためにｎ型ＴＦＴを描いているが、本開示はそのように限定されず、例えば、回路図７３８は、ｎ型ＴＦＴ、ｐ型ＴＦＴ、またはそれらの任意の組み合わせを含んでもよい。さらに、回路図７３８のＴＦＴのゲートは、ＴＦＴが作動されているか、または動作停止されているかを示してもよく、例えば、灰色の長方形として描かれたＴＦＴのゲートは、ＴＦＴを作動するためにゲートに印加されるＴＦＴの閾値電圧よりも大きい第１のゲート電圧（例えば、Ｖｏｎ）を示し、白色の長方形として描かれたＴＦＴのゲートは、ＴＦＴを動作停止するためにゲートに印加されるＴＦＴの閾値電圧よりも小さい第２のゲート電圧（例えば、Ｖｏｆｆ）を示す。
回路図７３８－ａは、それぞれが図７Ｃを参照して記載される導電性プラグ７９６にそれぞれ対応する、ＴＦＴの共通ノード７９７（例えば、ノード７９７－ｃ～７９７－ｆ）も描いている。場合によっては、共通ノードは、ＴＦＴのソース（またはドレイン）に対応できる。例えば、共通ノード７９７－ｃは、導電性素子７８５－ａ１と結合している導電性プラグ７９６－ｃに対応している。導電性素子７８５－ａ１は、ドライバのノード（例えば、ワード線選択ドライバ７３６－ａの選択ノード）と結合してもよい。同様に、共通ノード７９７－ｄは、導電性素子７８５－ｂ１と結合している導電性プラグ７９６－ｄに対応している。導電性素子７８５－ｂ１は、ドライバのノード（例えば、ワード線抑制ドライバ７３７－ａの抑制ノード）と結合してもよい。さらに、共通ノード７９７－ｅは、導電性素子７８５－ａ２と結合している導電性プラグ７９６－ｅに対応している。導電性素子７８５－ａ２は、ドライバのノード（例えば、ビット線選択ドライバ７３６－ｂの選択ノード）と結合してもよい。同様に、共通ノード７９７－ｆは、導電性素子７８５－ｂ２と結合している導電性プラグ７９６－ｆに対応している。導電性素子７８５－ｂ２は、ドライバのノード（例えば、ビット線抑制ドライバ７３７－ｂの抑制ノード）と結合してもよい。当業者であれば、選択ドライバ（例えば、ワード線選択ドライバ７３６－ａ、ビット線選択ドライバ７３６－ｂ）および抑制ドライバ（例えば、ワード線抑制ドライバ７３７－ａ、ビット線抑制ドライバ７３７－ｂ）が、メモリセルに対するアクセス動作またはメモリ技術（例えば、自己選択型メモリ、ＦｅＲＡＭ、ＣＢＲＡＭ）に基づいて、異なる機能（例えば、抑制機能を実行するワード線選択ドライバ７３６－ａ、選択機能を実行するワード線抑制ドライバ７３７－ａ）を実行してもよいことを理解するであろう。
図７Ｄは、ワード線ソケット領域のＴＦＴ（例えば、回路図７３８－ａ）およびビット線ソケット領域のＴＦＴ（例えば、回路図７３８－ｂ）が、メモリセルのデッキへのアクセス動作（例えば、読み出し動作、書き込み動作）を容易にできることを示す。例えば、アクセスコマンドは、断面側面図７０３に示すように、ＢＬ３とＷＬ４との間に配置されたメモリセルの第６のデッキ（例えば、第２の層７２０－ｆに位置するメモリセル）にあるメモリセルにアクセスしてもよい。回路図７３８の対応するＢＬ３およびＷＬ４は、どのＴＦＴを作動できるかを示すために強調されている（例えば、太い線で描かれている）。
場合によっては、回路図７３８－ａのＷＬ４は、ＷＬ４の上方のＴＦＴ（例えば、ゲート電極７６０－ｃ６にＶｏｎを印加する）、もしくはＷＬ４の下方のＴＦＴ（例えば、ゲート電極７６０－ｃ７にＶｏｎを印加する）、またはその両方を作動することによって、ワード線選択ドライバ７３６－ａの選択ノードと結合してもよい。同様に、回路図７３８－ｂのＢＬ３は、ＢＬ３の上方のＴＦＴ（例えば、ゲート電極７６０－ｄ５にＶｏｎを印加する）、もしくはＢＬ３の下方のＴＦＴ（例えば、ゲート電極７６０－ｄ６にＶｏｎを印加する）、または両方を作動することによって、ビット線選択ドライバ７３６－ｂの選択ノードと結合してもよい。場合によっては、ドライバ（例えば、ワード線選択ドライバ７３６－ａ、ビット線選択ドライバ７３６－ｂ）は、セットのうちの少なくとも２つのトランジスタ（例えば、ワード線ソケット領域の２つのＴＦＴ、ビット線ソケット領域の２つのＴＦＴ）によって、電極（例えば、ワード線、ビット線）と選択的に結合されるように構成されてもよい。
追加的または代替的に、ワード線抑制ドライバ７３７－ａの抑制ノードと結合されたＴＦＴ（例えば、共通ノード７９７－ｄと結合されたＴＦＴ）は、作動されたＴＦＴが選択されていないワード線（例えば、ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ５）をワード線抑制ドライバ７３７－ａの抑制ノードと結合できるように、作動または動作停止されてもよい（例えば、回路図７３８－ａに描かれているように、６つのＴＦＴが作動され、２つのＴＦＴが動作停止される）。同様に、ビット線抑制ドライバ７３７－ｂの抑制ノードに結合されたＴＦＴ（例えば、共通ノード７９７－ｆに結合されたＴＦＴ）は、作動されたＴＦＴが選択されていないビット線（例えば、ＢＬ１、ＢＬ２、ＢＬ４）をビット線抑制ドライバ７３７－ｂの抑制ノードと結合できるように、作動または動作停止されてもよい（例えば、回路図７３８－ｂに描かれているように、６つのＴＦＴが作動され、２つのＴＦＴが動作停止される）。このようにして、アクセス動作中に、選択されていないワード線またはビット線による干渉を軽減することができる。
場合によっては、（１つのＴＦＴの代わりに）２つのＴＦＴがメモリセルの選択されたデッキに対してより大きな電流駆動機能を提供できるように、アクセスコマンドの復号中にＴＦＴの１対のゲートが電気的に接続（例えば、短絡）されるように構成されてもよい。例えば、アクセス線の第１のサブセット（例えば、ＷＬ２、ＷＬ３、ＷＬ４）は、単一のＴＦＴではなく、１対のＴＦＴによって駆動されてもよい。ＴＦＴのそのような対は、アクセス線（例えば、ワード線、ビット線）の上下に配置されてもよく、図７Ｄは、灰色の線で二重矢印を付けたＴＦＴの対のいくつかの実施例を示す。場合によっては、ＴＦＴの一部のゲート（例えば、ゲート電極７６０－ｃ１、ゲート電極７６０－ｃ８）は、より大きな電流駆動機能を提供するために、隣り合うゲートを欠いていてもよい。そのような場合、アクセス線の第２のサブセット（例えば、ＷＬ１、ＷＬ５）は、１対のＴＦＴではなく、単一のＴＦＴによって駆動されてもよい。このような構成（例えば、アクセス線の上下の２つのＴＦＴを電気的に接続する）は、図１０Ａおよび図１０Ｂを参照して記載されるように、クロスオーバ領域で実施されてもよい。
図８Ａ～図８Ｃは、本開示の実施形態による薄膜トランジスタをサポートする例示的ソケット領域および復号スキーム、ならびに関連する作製技術の図を示す。図８Ａ～図８Ｃは、ＴＦＴのセットが、本明細書で記載されるように複合スタック８０５（例えば、図３Ａ～図３Ｌを参照して記載される１つまたは複数の垂直に統合された複合スタック３０５）内で同時に構築され得るソケット領域の様々な態様を説明する。図８Ａ～図８Ｃは、ＴＦＴのセットのサブセットが、メモリセルが配置されているアクティブアレイ領域のアレイ電極（例えば、アクセス線、ワード線、ビット線）のサブセットと結合するように構成されてもよいことを説明するための、ソケット領域の一部（例えば、ソケット領域のレイアウト）の上面図を含む。
さらに、図８Ａ～図８Ｃは、ＴＦＴのセットがアレイ電極を回路の層（例えば、基板２０４に構築された行デコーダ１２０）と結合できることを説明するための、ソケット領域の様々な部分の断面側面図を含む。場合によっては、回路の層は、上方にアレイ層が配置された基板の部分であってもよい。さらに、図８Ａ～図８Ｃに記載されるＴＦＴのセットは、アクセス動作中、図７Ａ～図７Ｄを参照して記載されるＴＦＴのセットの回路表現に従って動作してもよい。図８Ａ～図８Ｃは、例示的実施例としてラップアラウンド型ＴＦＴのセットを含むソケット領域を描いているが、本開示はそのように限定されるものではなく、例えば、ソケット領域は、本明細書に記載される他の種類のＴＦＴまたはそれらの任意の組み合わせを含んでもよい。ラップアラウンド型ＴＦＴの作製技術および動作の態様は、図５Ａ～図５Ｎに記載される。
図８Ａは、ラップアラウンド型ＴＦＴの２つのセットを含むソケット領域の上面図８０１を示す。上面図８０１は、ワード線に対応できるアレイ電極（例えば、複合スタック８０５のＤ１層の電極８５０－ａ）を含むワード線ソケット領域の一部であってもよい。さらに、上面図８０１は、第１の導電性プラグ８９６－ａおよび第２の導電性プラグ８９６－を描いている。場合によっては、第１の導電性プラグは、第１のドライバの第１のノード（例えば、ワード線選択ドライバの選択ノード）と結合されてもよく、第２の導電性プラグは、第２のドライバの第２のノード（例えば、ワード線選択ドライバの抑制ノード）と結合してもよい。上面図８０１は、複合スタック８０５の第２の層のゲート電極８６０（例えば、電極材料８６１－ａを含むゲート電極８６０－ａ、電極材料８６１－ｂを含むゲート電極８６０－ｂ）も描いている。
場合によっては、電極（例えば、電極８５０－ａ）は、導電性プラグ（例えば、導電性プラグ８９６－ａ）と第２の導電性プラグ（例えば、導電性プラグ８９６－ｂ）との間を第１の方向に延びる第１の部分（例えば、電極タブ８５５－ａ）と、第２の方向に延びる第１の部分の端部に結合された第２の部分（例えば電極８５０－ａ１）と、第２の方向に延びる第１の部分の第２の端部に結合された第３の部分（例えば、電極８５０－ａ２）とを備えてもよい。場合によっては、第１の部分（例えば、電極タブ８５５－ａ）は、第２の部分（例えば、電極８５０－ａ１）および第３の部分（例えば、電極８５０－ａ２）よりも幅広であってもよい。
図８Ａは、アレイ層のソケット領域の断面側面図８０２も示す。断面側面図８０２－ａは、上面図８０１に示す、想像線ＡＡを横切るワード線ソケット領域の断面側面図に対応できる。断面側面図８０２－ａは、明確さを期して誘電性プラグ、例えば、導電性プラグ８９６－ａと導電性プラグ８９６－ｂとの間にある誘電性プラグ、ゲート電極に取り囲まれた誘電性プラグを省略している。断面側面図８０２－ａは、５つのアレイ電極（例えば、ワード線、層８１５の電極タブ８５５を含むアレイ電極）を含む複合スタック８０５を示す。
断面側面図８０２－ａは、それぞれが導電性素子（例えば、導電性素子８８５－ａ１）と結合してもよい導電性プラグ（例えば、導電性プラグ８９６－ａ）も描いている。導電性プラグは、ＴＦＴのセット用の共通ノード（例えば、ソースまたはドレイン）として機能してもよい。各導電性素子は、回路の層（例えば、ワード線選択ドライバ、ワード線抑制ドライバ）のノード（例えば、選択ノード、抑制ノード）と結合してもよい。断面側面図８０２－ａは、８対のゲート電極（例えば、各層８２０につき１対のゲート電極）も描いている。このように、断面側面図８０２－ａは、合計１６個のラップアラウンド型ＴＦＴを描いている。さらに、断面側面図８０２－ａは、アクセス動作中に導電性素子８８５とワード線８５０との間に駆動電流が流れることができるように、ワード線ソケット領域のＴＦＴのセットが作動できる電流経路８４５－ａを示す。
同様に、断面側面図８０２－ｂは、ビット線ソケット領域の断面側面図に対応できる。ビット線ソケット領域の上面図は、ビット線がワード線と実質的に直交し得る方向に延び得るため、ワード線ソケット領域を描いた上面図８０１に対してビット線ソケット領域の上面図が約９０°回転されていてもよいことを除いて、ワード線ソケット領域を描いた上面図８０１と同一であってもよい。断面側面図８０２－ｂは、複合スタック８０５にも対応でき、４つのアレイ電極（例えば、ビット線、層８２５の電極タブ８５６を含むアレイ電極）を示す。
断面側面図８０２－ｂは、それぞれが導電性素子（例えば、導電性素子８８５－ａ２）と結合してもよい導電性プラグ（例えば、導電性プラグ８９６－ｃ）も描いている。各導電性素子は、回路の層（例えば、ビット線選択ドライバ、ビット線抑制ドライバ）のノード（例えば、選択ノード、抑制ノード）と結合してもよい。断面側面図８０２－ｂは、８対のゲート電極（例えば、各層７２０につき１対のゲート電極）も描いている。このように、断面側面図８０２－ｂは、合計１６個のラップアラウンド型ＴＦＴも描いている。さらに、断面側面図８０２－ｂは、アクセス動作中に、導電性素子８８５とビット線８５１（例えば、層８２５の電極８５６を含むビット線）との間に駆動電流が流れることができるように、ビット線ソケット領域のＴＦＴのセットが作動できる電流経路８４５－ｂを示す。
場合によっては、メモリデバイスのソケット領域（例えば、図８Ａを参照して記載されるワード線ソケット領域）は、メモリセルのデッキのセットを通って延びる導電性プラグ（例えば、導電性プラグ８９６－ａ）と、それぞれが導電性プラグと接触するソースまたはドレインを有するトランジスタのセット（例えば、選択ノードと結合してもよいラップアラウンド型ＴＦＴ）とを含んでもよい。場合によっては、メモリデバイスは、導電性プラグと結合され、かつトランジスタのセットのうちのトランジスタによって、デッキのセットのうちのデッキに含まれる電極（例えば、ワード線８５０）と選択的に結合されるように構成されたドライバ（例えば、ワード線選択ドライバ）を含んでもよい。
場合によっては、ソケット領域は、デッキのセットを通って延びる第２の導電性プラグ（例えば、導電性プラグ８９６－ｂ）と、それぞれが導電性プラグと接触するソースまたはドレインを有するトランジスタの第２のセット（例えば、抑制ノードと結合してもよいラップアラウンド型ＴＦＴ）とを含んでもよい。場合によっては、メモリデバイスは、第２の導電性プラグと結合され、第２のセットのトランジスタのサブセットによって、デッキのセットのデッキのサブセットに含まれる第１の種類のアクセス線と選択的に結合されるように構成された第２のドライバ（例えば、ワード線抑制ドライバ）を含んでもよい。
場合によっては、ソケット領域は、トランジスタのセット（例えば、選択ノードと結合してもよいラップアラウンド型ＴＦＴ）のためのゲート電極の第１のセット（例えば、ゲート電極８６０－ａ）と、トランジスタの第２のセット（例えば、抑制ノードと結合してもよいラップアラウンド型ＴＦＴ）のためのゲート電極の第２のセット（例えば、ゲート電極８６０－ｂ）とを含んでもよく、導電性プラグ（例えば、導電性プラグ８９６－ａ）および第２の導電性プラグ（例えば、導電性プラグ８９６－ｂ）は、ゲート電極の第１のセット（例えば、ゲート電極８６０－ａ）とゲート電極の第２のセット（例えば、ゲート電極８６０－ｂ）との間にあってもよい。
図８Ｂは、アクティブアレイ領域と、それぞれがＴＦＴのセットを含む２つのソケット領域（例えば、ワード線ソケット領域）とを含むアレイ層の図８０３－ａを示す。図８０３－ａは、アクセス線およびＴＦＴのセットの構造的特徴など、アレイ層の上面図のいくつかの態様を描いており、他の態様は視覚的な明確さを期して省略されている。場合によっては、アクティブアレイ領域は、複合スタック８０５内に構築されたメモリセルのデッキのセットを含んでもよい。本明細書に記載されるように、ＴＦＴのセットは、複合スタック８０５のソケット領域にさらに構築されてもよい。場合によっては、ＴＦＴのセットは、図５Ａ～図５Ｎを参照して記載されるようにラップアラウンド型ＴＦＴを含んでもよい。図８０３－ａに描かれたワード線（例えば、ワード線用の電極）は、ラップアラウンド型ＴＦＴの構築のための空間を生み出すように、ジョグ形成される（例えば、各ワード線は、図５Ａおよび図８Ａを参照して記載されるアクティブアレイ領域に延びる幅狭の部分よりも短い幅広の部分と関連している）。例えば、ワード線の幅広部分は、８本のワード線、例えば、８つの構成グループにわたって広がっている。場合によっては、ＴＦＴはワード線のほぼ中央に配置されてもよい（例えば、中心タップアレイ電極）。
図８０３－ａは、一例として１６本のワード線、したがって、１６セットのラップアラウンド型ＴＦＴ、すなわち、アクティブアレイ領域の片側に８セット、反対側にもう８セットを含んでもよい。さらに、図８０３－ａは、ワード線抑制ドライバであってもよい抑制ドライバ８３７（ワード線抑制ドライバ７３７の一例であってもよい）を描いている。場合によっては、抑制ドライバ８３７は、８セットのラップアラウンド型ＴＦＴに共通していてもよい。他の場合には、ラップアラウンド型ＴＦＴの各セットは、それぞれ別個の抑制ドライバと結合してもよい。図８０３－ａは、８つの選択ドライバ８３６（ワード線選択ドライバ７３６の例であってもよい）のグループも描いている。各選択ドライバは、８セットのラップアラウンド型ＴＦＴのうちの１つと結合されたワード線選択ドライバであってもよい。場合によっては、抑制ドライバ８３７および８つの選択ドライバのグループ８３６は、メモリセルのデッキのセットの下方（または上方）に配置されてもよい。場合によっては、抑制ドライバ（例えば、抑制ドライバ８３７）および選択ドライバ（例えば、選択ドライバ７３６）は、メモリセルに対するアクセス動作またはメモリ技術（例えば、自己選択型メモリ、ＦｅＲＡＭ、ＣＢＲＡＭ）に基づいて、異なる機能（例えば、選択機能を実行する抑制ドライバ８３７、抑制機能を実行する選択ドライバ７３６）を実行してもよい。
図８０３－ａは、ラップアラウンド型ＴＦＴのゲート電極（例えば、複合スタック８０５内の層８２０のゲート電極８６０）を制御できる共通デッキ選択線８４６および共通デッキ抑制線８４７も含む。共通デッキ選択線８４６は、デッキの選択信号に関連するラップアラウンド型ＴＦＴ（例えば、ワード線選択ドライバの選択ノードと結合するように構成されたラップアラウンド型ＴＦＴ）用のすべてのゲート電極を結合（例えば、短絡）させるように構成されてもよい。さらに、共通デッキ選択線８４６は、メモリセルのデッキのセットの下方（または上方）に配置された第１の共通ゲートドライバと結合してもよい。同様に、共通デッキ抑制線８４７は、デッキの抑制信号に関連するラップアラウンド型ＴＦＴ（例えば、ワード線抑制ドライバの抑制ノードと結合するように構成されたラップアラウンド型ＴＦＴ）用のすべてのゲート電極を結合（例えば、短絡）させるように構成されてもよい。さらに、共通デッキ抑制線８４７は、メモリセルのデッキのセットの下方（または上方）に配置された第２の共通ゲートドライバと結合してもよい。場合によっては、共通ゲートドライバ（デッキ選択ドライバと呼んでもよい）は、ソケット領域とは異なる場所に配置されてもよい。場合によっては、共通ゲートドライバは、ソケット領域のセット間で共有されてもよく、メモリアレイの一部は、ソケット領域のセットおよび１つまたは複数のアクティブアレイ領域を含む。場合によっては、ソケット領域は、デッキに含まれ、互いに（例えば、共通デッキ選択線８４６、共通デッキ抑制線８４７）結合され、またメモリセルのデッキのセットの下方（または上方）にある共通のゲートドライバと結合されたゲート電極のセット（例えば、ゲート電極８６０）を含んでもよい。場合によっては、ゲート電極のセットは、トランジスタ（例えば、ソケット領域のラップアラウンド型ＴＦＴ）用のゲート電極を含む。
図８Ｃは、アクティブアレイ領域と、それぞれがＴＦＴのセットを含む２つのソケット領域（例えば、ワード線ソケット領域）とを含むアレイ層の図８０３－ｂを示す。図８０４－ｂは、アクセス線などのアレイ層およびＴＦＴのセットの構造的特徴（例えば、ラップアラウンド型ＴＦＴ）の上面図のいくつかの態様を描いている。図８０３－ｂは、ワード線選択ドライバ８３６－ａ（ワード線選択ドライバ７３６－ａの一例であってもよい）およびワード線抑制ドライバ８３７－ａ（ワード線抑制ドライバ７３７－ａの一例であってもよい）を含む。さらに、図８０３－ｂは、デコーダ回路８７６を描いている。場合によっては、ワード線選択ドライバ８３６－ａ、ワード線抑制ドライバ８３７－ａ、およびデコーダ回路８７６は、メモリセルのデッキのセットの下方（または上方）に配置されてもよい。図８０３－ｂは、図８０３－ａと比較して、ラップアラウンド型ＴＦＴのゲート電極（例えば、複合スタック８０５内の層８２０のゲート電極８６０）を制御する代替構成を描くことができる。例えば、ラップアラウンド型ＴＦＴ用のすべてのゲート電極を（例えば、図８０３－ａを参照して記載される共通デッキ選択線８４６および共通デッキ抑制線８４７を用いて）結合する代わりに、デコーダ回路８７６は、各ゲート電極用の制御信号を復号するように構成されてもよい。図８０３－ｂに描かれた実施例では、両方のソケット領域における６４個のＴＦＴはそれぞれ、ゲート電極用のドライバと結合してもよい。場合によっては、ソケット領域を含むメモリデバイスは、デッキのセットの下方にデコーダ回路を含み、デッキに含まれるゲート電極のセットからトランジスタ用のゲート電極を選択することに基づいて、トランジスタを作動するように構成されてもよい。
図９は、本開示の実施形態による薄膜トランジスタをサポートする例示的な復号スキームおよび関連する作製技術の図９００を示す。図９００に描かれたＴＦＴベースのデコーダ回路は、複合スタック（例えば、複合スタック３０５、複合スタック７０５、複合スタック８０５）内に構築されてもよい。複合スタック内に構築されたそのようなデコーダ回路は、さもなければ論理回路の層によって実行され得る復号機能の少なくとも一部を実行してもよい。例えば、デコーダ回路は、メモリセルのデッキのセットからデッキを選択すること以外の追加の機能を実行してもよい。場合によっては、論理回路の層は、メモリセルのデッキのセットが構築され得る基板内に配置されてもよい。このようにして、基板内の論理回路は、論理回路に対応する面積を減少させるために簡略化されてもよく、またはメモリアレイの追加のデッキを支持してもよい。
図９００は、説明のためにプレーナ型ＴＦＴを含んでもよいデコーダ回路を描いているが、本開示はそのように限定されず、例えば、複合スタック内のデコーダ回路は、本明細書に記載される他の種類のＴＦＴ、またはそれらの任意の組み合わせを含んでもよい。図４Ａ～図４ＡＡは、プレーナ型ＴＦＴの作製技術および動作の態様を説明する。さらに、図９００は、シングルエンドのドライバスキーム、例えば、アクセス線の一端に位置するアクセス線（例えば、ワード線）に駆動電流を提供するＴＦＴを描いている。当業者であれば、異なるドライバスキーム（例えば、アクセス線の２つの端部間に位置する駆動電流を提供するＴＦＴ）またはより複雑なドライバ回路が、いかなる機能も失うことなく、使用されてもよいことを理解するであろう。
図９００は、互いに重なり合って位置するデッキのクラスタ（例えば、８つのデッキ、すなわちデッキ９６６－ａ～デッキ９６６－ｈを含むクラスタ９６７）を描いており、各デッキは１つまたは複数のタイルを含んでもよい。図９００は、タイル内で復号機能を実行し、例えば、タイル内のアクセス線のセット（例えば、８本のワード線）からアクセス線（例えば、ワード線）を作動するＴＦＴのセットを描いている。本明細書に記載のデコーダ回路の文脈では、クラスタとはタイルのグループを意味することができ、タイルはアレイ復号の単位を意味することができる。さらに、図９００は、選択ドライバ９３６（ワード線選択ドライバ７３６－ａの一例であってもよい）および抑制ドライバ９３７（ワード線抑制ドライバ７３７－ａの一例であってもよい）を描いている。場合によっては、選択ドライバ９３６および抑制ドライバ９３７は、論理回路の層内に配置されてもよい。
場合によっては、デッキ（例えば、デッキ９６６－ａ～デッキ９６６－ｈ）内の電極層（例えば、ワード線およびビット線などのアクセス線を含む層）は、ＴＦＴの第２のセット（例えば、図９に示すワード線で結合されたＴＦＴの対）のゲートに制御信号を提供するＴＦＴの第１のセットを含んでもよく、ＴＦＴの第１のセットのソースまたはドレインは、デッキ内の電極層で構築されてもよいＴＦＴの第３のセットと結合してもよい。
例えば、図９００は、デコーダ回路が、デッキ９６６（例えば、デッキ９６６－ａ～デッキ９６６－ｈ）内のタイル内の８回の復号のうちの１回を実行でき、例えば、８対のＴＦＴのうちの１対（例えば、直列構成の２つのＴＦＴ）を、タイル内の８本のアクセス線（例えば、ワード線）のうちの１本を作動するように作動できることを描いている。さらに、図９００は、デコーダ回路が、デッキレベルの復号を実行できるデッキレベルデコーダと連動して、６４回の復号のうちの１回を実行でき、例えば、デッキレベルデコーダは、クラスタ９６７内の８つのデッキのうちの１つ（例えば、デッキ９６６－ａ～デッキ９６６－ｈのうちの１つ）を選択（または作動）できることを描いている。
図１０Ａおよび図１０Ｂは、本開示の実施形態による、薄膜トランジスタをサポートする例示的なクロスオーバ領域および関連する作製技術の図を示す。
図１０Ａは、アクティブアレイ領域（例えば、アクティブアレイ１０５５－ａ～アクティブアレイ１０５５－ｄ）と、本明細書に記載されるようにＴＦＴのセットが構築され得るソケット領域（例えば、ソケット領域１０６５、ソケット領域１０６６）とを含むアレイ層の上面図を描いた図１０００を示す。図１０００は、図１を参照して記載されるメモリデバイス１００の実施例のいくつかの態様を含んでもよい。場合によっては、図１０００は、図１０Ｂに描かれているように複合スタック１００５（図７Ｃを参照して記載される複合スタック７０５の一例であってもよい）内に構築されたメモリセルの２つ以上のデッキを含む３Ｄメモリデバイスの部分であってもよい。いくつかの実施例では、図１０００は、本明細書に記載されるキルト型アーキテクチャの実施例であってもよい。ＴＦＴのセットは、複合スタック１００５内に構築されてもよく、図３Ａ～図３Ｌを参照して記載されるように構築される縦型ＴＦＴ、図４Ａ～図４ＡＡを参照して記載されるプレーナ型ＴＦＴ、図５Ａ～図５Ｎを参照して記載されるラップアラウンド型ＴＦＴ、もしくは図６Ａ～図６Ｒを参照して記載されるハイブリッド型ＴＦＴ、または任意のそれらの組み合わせを含んでもよい。
さらに、図１０００は、アクティブアレイ１０５５が、第１の方向に延びる第１の種類のアクセス線（例えば、ワード線）の第１のセットと、第１の方向に実質的に直交していてもよい第２の方向に延びる第２の種類のアクセス線（例えば、ビット線）の第２のセットとを含んでもよいことを描いている。アクセス線の第１のセットは、複合スタック１００５の第１の層（例えば、Ｄ１層、図１０Ｂを参照して記載される層１０１５）に配置されてもよい。同様に、アクセス線の第２のセットは、複合スタック１００５の第３の層（例えば、Ｄ２層、図１０Ｂを参照して記載される層１０２５）に配置されてもよい。図１０００は、アクセス線（例えば、ワード線）の第１のセットが、アクティブアレイの境界（例えば、アクティブアレイ１０５５－ａとアクティブアレイ１０５５－ｂとの境界）を横切ってもよいことを描いている。同様に、アクセス線（例えば、ビット線）の第２のセットは、アクティブアレイの境界（例えば、アクティブアレイ１０５５－ａとアクティブアレイ１０５５－ｃとの境界）を横切ってもよい。
さらに、ソケット領域１０６５のＴＦＴは、アクセス線（例えば、ワード線）の第１のセットと結合するように構成されてもよく、ソケット領域１０６６のＴＦＴは、アクセス線（例えば、ビット線）の第２のセットと結合するように構成されてもよい。このようにして、ソケット領域１０６５（例えば、ワード線ソケット）のＴＦＴは、回路の層のノード（例えば、選択ノード、抑制ノード）をアクティブアレイ１０５５の１本または複数本のワード線と結合してもよい。同様に、ソケット領域１０６６（例えば、ビット線ソケット）のＴＦＴは、回路の層のノード（例えば、選択ノード、抑制ノード）をアクティブアレイ１０５５の１本または複数本のビット線と結合してもよい。
さらに、デッキ選択線１０７０は、複合スタック１００５の第２の層（例えば、ＤＭ層、図１０Ｂを参照して記載される層１０２０）におけるソケット領域（例えば、ソケット領域１０６５、ソケット領域１０６６）に規定されてもよい。場合によっては、デッキ選択線１０７０は、様々な種類のＴＦＴについて本明細書に記載されるように、第２の層（例えば、ＤＭ層、層１０２０）にも構築されているＴＦＴのゲート電極と結合してもよい。このように、デッキ選択線１０７０は、ＴＦＴのゲート電極と結合されてもよく、ソケット領域内のＴＦＴのゲート用の制御線と呼んでもよい。
アクセス線（例えば、ワード線およびビット線）の両方のセットのためのデッキ選択線１０７０は、第２の層（例えば、ＤＭ層、複合スタック１００５の層１０２０）に構築されてもよく、２本のデッキ選択線が交差できるクロスオーバ領域１０７５（例えば、デッキ選択線１０７０－ａがデッキ選択線１０７０－ｄと交差するクロスオーバ領域１０７５－ａ、デッキ選択線１０７０－ｂがデッキ選択線１０７０－ｄと交差するクロスオーバ領域１０７５－ｂ）は、デッキ選択線１０７０の短絡を回避するように規定されてもよい。このようなクロスオーバ領域は、アクティブアレイ配置の構成（例えば、キルト型アーキテクチャ）に基づいて、様々な位置に配置されてもよい。一例として、図１０００は、アクティブアレイ１０５５の角にクロスオーバ領域を描いている。
図１０Ｂは、クロスオーバ領域の拡大上面図を描いた図１００１と、クロスオーバ領域内の様々な位置にまたがるクロスオーバ領域の断面側面図を描いた図１００２とを示す。図１００１は、デッキ選択線の第１のセット（例えば、デッキ選択線１０７０－ｆ１を含むデッキ選択線）がデッキ選択線の第２のセット（例えば、デッキ選択線１０７０－ｇ１を含むデッキ選択線）と交差してもよいクロスオーバ領域１０７５－ｄを含む。デッキ選択線の第１のセットは、ワード線ソケット（例えば、ソケット領域１０６５）と関連していてもよく、ワード線ソケット内のＴＦＴ（例えば、ワード線と結合するように構成されたＴＦＴ）のゲート用の制御線であってもよい。同様に、デッキ選択線の第２のセットは、ビット線ソケット（例えば、ソケット領域１０６６）と関連していてもよく、ビット線ソケット内のＴＦＴ（例えば、ビット線と結合するように構成されたＴＦＴ）のゲート用の制御線であってもよい。
図１０Ｂは、図１００１に示すように、想像線、例えば、クロスオーバ領域１０７５－ｄに移行するデッキ選択線１０７０－ｆ１の想像線ＡＡ～想像線ＥＥを横切るデッキ選択線（例えば、デッキ選択線１０７０－ｆ１）の断面側面図を描いた図１００２も示す。図１００２は、第１の層（例えば、Ｄ１層、層１０１５）、第２の層（例えば、ＤＭ層、層１０２０）、および第３の層（例えば、Ｄ２層、層１０２５）を含む複合スタック１００５を描いている。
想像線ＡＡを横切る断面図１００２－ａは、Ｄ１層（例えば、層１０１５）で構築されたアレイ電極１０５０を描いている。想像線ＡＡはワード線に対応し、断面図１００２－ａに描かれたアレイ電極１０５０はワード線と結合してもよい。断面図１００２－ａは、ＤＭ層（例えば、層１０２０）に構築されたゲート電極（例えば、電極材料１０６１を含むゲート電極）も描いている。断面図１００２－ａに描かれたゲート電極は、デッキ選択線１０７０－ｆ１（例えば、ワード線ソケット領域１０６５内のＴＦＴのゲート用の制御線）の一部であってもよい。
想像線ＢＢを横切る断面図１００２－ｂは、想像線ＢＢを含むクロスオーバ領域の第１の部分が断面図１００２－ａに描かれたワード線から離れているため、アレイ電極１０５０が存在しないことを除いて、断面図１００２－ａと類似の構造を描いている。
想像線ＣＣを横切る断面図１００２－ｃは、想像線ＣＣを含むクロスオーバ領域の第２部分において、ゲート電極（例えば、電極材料１０６１を含むゲート電極）がＤ１層（例えば、層１０１５）およびＤＭ層（例えば、層１０２０）の両方にまたがって構築されてもよく、例えば、電極材料１０６１がＤ１層およびＤＭ層にまたがっていることを描いている。このようにして、内側ゲート電極の対（例えば、電極材料１０６１－ｂに対応する電極と、電極材料１０６１－ｃに対応する電極）は、灰色の矢印で示すように接続（例えば、電気的に短絡）されてもよい。
想像線ＤＤを横切る断面図１００２－ｄは、ゲート電極（例えば電極材料１０６１を含むゲート電極）が想像線ＤＤを含むクロスオーバ領域の第３の部分のＤ１層（例えば層１０１５）に構築されてもよいことを描いている。このようにして、ゲート電極（例えば、ワード線ソケット領域１０６５内のＴＦＴのゲート用の制御線）は、クロスオーバ領域の第１の部分からクロスオーバ領域の第３の部分に移行する間に、８つのＤＭ層（例えば、層１０２０）におけるゲート電極から、５つのＤ１層（例えば、層１０１５）におけるゲート電極に変換されてもよい。本明細書に記載されるように、内側電極の対は、移行中に電気的に接続されてもよい。内側ゲート電極の対は、図７Ｄの回路図７３８－ａを参照して記載されるように、ＴＦＴ用のゲートの対に対応できる（例えば、灰色の矢印で示されたゲートの対）。
同様に、デッキ選択線１０７０－ｇ１（例えば、ビット線ソケット領域１０６６内のＴＦＴのゲート用の制御線）は、クロスオーバ領域１０７５－ｄの異なる部分を介して異なる構造的構成を有するように構築されてもよい。このようにして、ゲート電極（例えば、ビット線ソケット領域１０６６内のＴＦＴのゲート用の制御線）は、クロスオーバ領域１０７５－ｄ内の８つのＤＭ層（例えば、層１０２０）におけるゲート電極から、４つのＤ２層（例えば、層１０２５）におけるゲート電極、例えば、デッキ選択線１０７０－ｇ１の場合、想像線ＡＡ～ＥＥに対して直交する方向にクロスオーバ領域１０７５－ｄに移行する変換されてもよい。移行中、ゲート電極の電極材料１０６２はＤＭ層（例えば、層１０２０）およびＤ２層（例えば、層１０２５）の両方にまたがって構築されていてもよく、例えば、電極材料１０６２は、クロスオーバ領域１０７５－ｄの、デッキ選択線１０７０－ｆ１のための想像線ＣＣを含むクロスオーバ領域の第２の部分に対応する部分においてＤＭ層およびＤ２層にまたがっているため、内側ゲート電極の対は電気的に接続されてもよい。内側ゲート電極の対は、図７Ｄの回路図７３８－ｂを参照して記載されるようにＴＦＴ用のゲートの対に対応してもよい（例えば、灰色の矢印で示されたゲートの対）。
このようにして、想像線ＥＥを横切る断面図１００２－ｅは、デッキ選択線１０７０－ｆ１のためのゲート電極（例えば、電極材料１０６１－ａ、電極材料１０６１－ｉ、電極材料１０６１－ｊ、電極材料１０６１－ｋ、電極材料１０６１－ｈを含むゲート電極）が層１０１５に構築されてもよく、デッキ選択線１０７０－ｇ１のためのゲート電極（例えば、電極材料１０６２－ａ、電極材料１０６２－ｂ、電極材料１０６２－ｃ、電極材料１０６２－ｄを含むゲート電極）が層１０２５に構築されてもよいことを描いている。このように、デッキ選択線１０７０－ｆ１およびデッキ選択線１０７０－ｇ１とは、互いに電気的に短絡させることなく交差できる。
図１００２の断面図は、クロスオーバ領域１０７５－ｄから移行するデッキ選択線１０７０－ｆ１の断面側面図も表すことができる。換言すれば、想像線ＤＤを横切る断面図１００２－ｄは、想像線Ｄ’Ｄ’を横切る断面図と同一であってもよい。同様に、想像線ＣＣを横切る断面図１００２－ｃは、想像線Ｃ’Ｃ’を横切る断面図と同一であってもよい。さらに、想像線Ａ’Ａ’を横切る断面図は、想像線ＡＡを横切る断面図１００２－ａと同一である。
場合によっては、メモリデバイス（例えば、図１を参照して記載されるメモリデバイス１００、３Ｄメモリデバイス）は、それぞれが第１の層（例えば、Ｄ１層）、第２の層（例えば、ＤＭ層）、第３の層（例えば、Ｄ２層）、およびメモリアレイのセットを含むメモリセルのデッキのセットと、第１の方向に延びる第１の電極のセットと、第１の方向と交差する第２の方向に延びる第２の電極のセットとを含んでもよい。場合によっては、メモリアレイのセットのうちのメモリアレイ間の領域（例えば、クロスオーバ領域１０７５）内では、第１の電極のセットのうちの第１の電極はそれぞれ、第２の層における第１の部分、第１の層における第２の部分、および第２の層における第３の部分を含み、第２の電極のセットのうちの第２の電極はそれぞれ、第２の層における第１の部分、第３の層における第２の部分、および第２の層における第３の部分を含む。
場合によっては、第１の電極のセットのうちの第１の電極はそれぞれ、領域内に、少なくとも第２の層および第１の層にまたがる第４の部分をさらに含み、第２の電極のセットの第２の電極はそれぞれ、領域内に、少なくとも第２の層および第３の層にまたがる第４の部分をさらに含む。場合によっては、第１の電極のセットのうちの少なくとも２つの第１の電極の第４の部分は、少なくとも２つの第１の電極に共通していてもよく、第２の電極のセットのうちの少なくとも２つの第２の電極の第４の部分は、少なくとも２つの第２の電極に共通していてもよい。
場合によっては、第１の電極のセットのうちの第１の電極はそれぞれ、領域内に、少なくとも第１の層および第２の層にまたがる第５の部分をさらに含み、第２の電極のセットのうちの第２の電極はそれぞれ、領域内に、第３の層および第２の層の少なくとも２つにまたがる第５の部分をさらに含む。場合によっては、第１の電極のセットのうちの第１の電極の少なくともサブセットは、領域内で一緒に結合されてもよく、第２の電極のセットのうちの第２の電極の少なくともサブセットは、領域内で一緒に結合してもよい。
場合によっては、メモリデバイスは、セットのメモリアレイ内にトランジスタの第１のセットを含み、第１の種類のアクセス線を選択するように構成されてもよく、セットの第１の電極は、トランジスタの第１のセットのゲートと結合してもよい。場合によっては、メモリデバイスは、セットのメモリアレイ内にトランジスタの第２のセットを含み、第２の種類のアクセス線を選択するように構成されてもよく、セットの第２の電極は、トランジスタの第２のセットのゲートと結合してもよい。場合によっては、トランジスタの第１のセットおよびトランジスタの第２のセットは、セットのデッキ内にあってもよい。
図１１は、本開示の実施形態による、薄膜トランジスタをサポートする例示的なメモリデバイスおよび関連する作製技術の図１１００を示す。場合によっては、メモリデバイスは、図１および図２を参照して記載されるように、メモリセルの２つ以上のデッキを含んでもよい。図１１００は、基板１１５６と、それぞれがアクティブアレイ領域およびソケット領域を含むアレイ層１１５７の１つまたは複数のセットと、ＴＦＴ回路の層１１５８とを含む。基板１１５６は、図２を参照して記載される基板２０４の一例であってもよい。場合によっては、基板１１５６は、論理回路の層を含んでもよい。アレイ層１１５７は、図７、図８および図１０を参照して記載されるアレイ層の一例であってもよい。アレイ層１１５７は、複合スタック（例えば、図７Ｃを参照して記載される複合スタック７０５、図８Ａを参照して記載される複合スタック８０５、図１０Ｂを参照して記載される複合スタック１００５）を含んでもよい。さらに、アレイ層１１５７は、ＴＦＴのセットが配置されるソケット領域だけでなく、アクティブアレイ領域にメモリセルのデッキのセットを含んでもよい。場合によっては、各アレイ層（例えば、アレイ層１１５７－ａ、アレイ層１１５７－ｂ）は、ある量のメモリセルのデッキ（例えば、８つのデッキ、１６のデッキ、３２のデッキ、６４のデッキ）を含んでもよい。ＴＦＴのセットは、縦型ＴＦＴ、プレーナ型ＴＦＴ、ラップアラウンド型ＴＦＴ、もしくはハイブリッド型ＴＦＴ、またはそれらの任意の組み合わせを含んでもよい。ＴＦＴ回路１１５８の層は、図９を参照して記載されるＴＦＴベースのデコーダ回路の一例であってもよい。
場合によっては、メモリデバイスは、第１の層（例えば、図７Ｃを参照して記載される第１の層７１５）における電極のセットと、第２の層（例えば、図７Ｃを参照して記載される第２の層７２０）におけるメモリセルのセットとを含むメモリアレイを含んでもよい。メモリデバイスは、電極のセットから電極を選択するように構成されたトランジスタのセットをさらに含んでもよく、トランジスタのセットはそれぞれ、第２の層におけるゲート電極と、第１の層における半導体材料とを含む。場合によっては、メモリアレイは、メモリデバイスの第１のデッキ（例えば、アレイ層１１５７－ａのメモリセルの第１のデッキ）にあってもよい。いくつかの場合、メモリデバイスは、第２のデッキ（例えば、アレイ層１１５７－ｂのメモリセルの第２のデッキ）をさらに含んでもよく、第２のデッキは、第２のデッキの第１の層における電極の第２のセットおよび、第２のデッキの第２の層におけるメモリセルの第２のセットを含む第２のメモリアレイと、電極の第２のセットから電極を選択するように構成されたトランジスタの第２のセットとを含んでもよく、トランジスタの第２のセットはそれぞれ、第２のデッキの第２の層におけるゲート電極と、第２のデッキの第１の層における半導体材料とを含む。
場合によっては、メモリデバイスの第１のデッキは、デッキの第１のセット（例えば、ある量のメモリセルのデッキを含んでもよいアレイ層１１５７－ａのメモリセルの第１のデッキ）に含まれてもよく、メモリデバイスの第２のデッキは、デッキの第２のセット（例えば、ある量のメモリセルのデッキを含んでもよいアレイ層１１５７－ｂのメモリセルの第２のデッキ）に含まれてもよい。場合によっては、メモリデバイスは、デッキの第１のセット（例えば、アレイ層１１５７－ａ）とデッキの第２のセット（例えば、アレイ層１１５７－ｂ）との間にデコーダ回路（例えば、ＴＦＴ回路１１５８の層）をさらに含んでもよく、デコーダ回路は、デッキの第１のセット（例えば、アレイ層１１５７－ａ）およびデッキの第２のセット（例えば、アレイ層１１５７－ｂ）のうちの１つまたは複数のデッキを選択するように構成されてもよい。
場合によっては、メモリアレイは、メモリデバイスのデッキのセット（例えば、ある量のメモリセルのデッキを含んでもよいアレイ層１１５７－ａのメモリセルのデッキ）に含まれるデッキにあってもよく、メモリデバイスは、デッキに含まれるデコーダ回路（例えば、図９を参照して記載されるデコーダ回路）をさらに含み、デコーダ回路は、デッキに含まれるゲート電極の対応するセットからトランジスタ用のゲート電極を選択することに基づいて、トランジスタのセットのうちのトランジスタを作動するように構成されてもよい。
図１２は、本開示の実施形態による、薄膜トランジスタをサポートする方法１２００および関連する作製技術を示す。方法１２００の操作は、例えば、図３Ａ～図３Ｌを参照して本明細書に記載される方法によって実施されてもよい。
ブロック１２０５では、ビアの第１のセットおよびビアの第２のセットが、第１の層、第２の層、および第３の層を含むスタックの最上層を介して形成されてもよい。ブロック１２０５の操作は、本明細書に記載される方法に従って実行されてもよい。特定の実施例では、ブロック１２０５の操作の態様は、図３Ａ～図３Ｌを参照して記載される１つまたは複数のプロセスの一部として実行されてもよい。
ブロック１２１０では、トランジスタ用の、第２の層にあるゲート電極は、ビアの第１のセットを用いて形成されてもよい。ブロック１２１０の操作は、本明細書に記載される方法に従って実行されてもよい。特定の実施例では、ブロック１２１０の操作の態様は、図３Ａ～図３Ｌを参照して記載される１つまたは複数のプロセスの一部として実行されてもよい。
ブロック１２１５では、トランジスタ用の、第１の層にある第２の電極は、ビアの第２のセットを用いて形成されてもよい。ブロック１２１５の操作は、本明細書に記載される方法に従って実行されてもよい。特定の実施例では、ブロック１２１５の操作の態様は、図３Ａ～図３Ｌを参照して記載される１つまたは複数のプロセスの一部として実行されてもよい。
ブロック１２２０では、トランジスタ用の、少なくとも第３の層を通って延びる第３の電極は、ビアの第１のセットおよびビアの第２のセットに共通するビアを用いて形成されてもよい。ブロック１２２０の操作は、本明細書に記載される方法に従って実行されてもよい。特定の実施例では、ブロック１２２０の操作の態様は、図３Ａ～図３Ｌを参照して記載される１つまたは複数のプロセスの一部として実行されてもよい。
本明細書に記載の方法１２００のいくつかの実施例では、トランジスタ用のゲート電極を形成することは、ビアの第１のセットと整列されたチャネルを第２の層に形成することと、チャネルと同じ形を持つ絶縁材料を形成することと、絶縁材料を形成することに基づいて、チャネルに電極材料を充填することとを含んでもよい。場合によっては、方法１２００は、ビアを用いて、第２の層にキャビティを形成するようにゲート電極の一部を除去することと、ビアを用いて、第２の層のキャビティ内に、ゲート電極と接触する酸化物材料を形成することとをさらに含んでもよい。場合によっては、方法１２００は、ビアを用いて、第１の層にキャビティを形成するように第２の電極の一部を除去することと、ビアを用いて、第１の層のキャビティ内に、第２の電極と接触する抵抗材料を形成することをさらに含んでもよい。場合によっては、方法１２００は、ビアを用いて、第１の層および第２の層にまたがるキャビティを形成することと、ビアを用いて、第１の層および第２の層にまたがるキャビティに半導体材料を形成することとをさらに含んでもよい。
場合によっては、方法１２００は、ビアを用いて、半導体材料と接触する絶縁材料を形成することをさらに含んでもよい。場合によっては、方法１２００は、ビアを用いて、第３の層にキャビティを形成することと、ビアを用いて、第３の層のキャビティ内に、第３の電極と接触する抵抗材料を形成することとをさらに含んでもよい。本明細書に記載の方法１２００のいくつかの実施例では、トランジスタ用の第３の電極を形成することは、ビアを用いて、スタックを通って論理回路の層に至るホールを形成することと、ホールに電極材料を充填することとを含んでもよい。本明細書に記載の方法１２００のいくつかの実施例では、トランジスタ用の第２の電極を形成することは、ビアの第２のセットと整列するチャネルを第１の層に形成することであって、ビアの第２のセットは、ビアの第１のセットによって形成されたビアの第１の行と交差するビアの第２の行を形成することと、第１の層のチャネルに電極材料を充填することと、ビアの第２のセットに対応する誘電性プラグのセットを形成することであって、誘電性プラグは、第１の層のチャネルの電極材料を通って延びる、形成することとを含んでもよい。
図１３は、本開示の実施形態による、薄膜トランジスタをサポートする方法１３００および関連する作製技術を示す。方法１３００の操作は、例えば、図４Ａ～図４ＡＡを参照して本明細書に記載される方法によって実施されてもよい。
ブロック１３０５では、第１のビア、第２のビアおよび第３のビアは、第１の層および第２の層を含むスタックの最上層を介して形成されてもよい。ブロック１３０５の操作は、本明細書に記載される方法に従って実行されてもよい。特定の実施例では、ブロック１３０５の操作の態様は、図４Ａ～図４ＡＡを参照して記載される１つまたは複数のプロセスの一部として実行されてもよい。
ブロック１３１０では、トランジスタ用のゲート電極は、第１のビアを用いて形成されてもよい。ブロック１３１０の操作は、本明細書に記載される方法に従って実行されてもよい。特定の実施例では、ブロック１３１０の操作の態様は、図４Ａ～図４ＡＡを参照して記載される１つまたは複数のプロセスの一部として実行されてもよい。
ブロック１３１５では、トランジスタ用の、第１の層および第２の層を通って延びる第２の電極は、第２のビアを用いて形成されてもよい。ブロック１３１５の操作は、本明細書に記載される方法に従って実行されてもよい。特定の実施例では、ブロック１３１５の操作の態様は、図４Ａ～図４ＡＡを参照して記載される１つまたは複数のプロセスの一部として実行されてもよい。
ブロック１３２０では、トランジスタ用の第３の電極は、少なくとも第１のビアおよび第３のビアを用いて形成されてもよい。ブロック１３２０の操作は、本明細書に記載される方法に従って実行されてもよい。特定の実施例では、ブロック１３２０の操作の態様は、図４Ａ～図４ＡＡを参照して記載される１つまたは複数のプロセスの一部として実行されてもよい。
本明細書に記載の方法１３００のいくつかの実施例では、トランジスタ用のゲート電極を形成することは、第１のビアを含むビアのセットを用いて第２の層にチャネルを形成することと、第２の層にチャネルと共形の絶縁材料を形成することと、第１のチャネルに絶縁材料と接触する電極材料を充填することとを含んでもよい。場合によっては、方法１３００は、第１のビアを用いて、ゲート電極の少なくとも一部を露出させるように第１の層にキャビティを形成することと、キャビティを形成することに基づいて、第１のビアを用いて、ゲート電極と接触する酸化物材料を形成することと、第１のビアを用いて、第１の層のキャビティ内に、酸化物材料と接触する半導体材料を形成することとをさらに含んでもよい。
場合によっては、方法１３００は、少なくとも第２のビアを用いて、第３の電極および半導体材料の少なくとも一部を露出させるように第１の層に第２のキャビティを形成することと、第３のビアを用いて、半導体材料を露出させるように第１の層に第３のキャビティを形成することと、第１の層の第２のキャビティおよび第３のキャビティに抵抗材料を充填することとをさらに含んでもよい。本明細書に記載の方法１３００のいくつかの実施例では、トランジスタ用の第３の電極を形成することは、少なくとも第１のビアおよび第３のビアを用いて第１の層に第１のチャネルを形成することと、第１の層の第１のチャネルに電極材料を充填することと、第１の層における第１のチャネル内の電極材料に、第１のチャネルよりも幅狭の第２のチャネルを形成することと、第２のチャネルに誘電性材料を充填することとを含んでもよい。本明細書に記載の方法１３００のいくつかの実施例では、トランジスタ用の第２の電極を形成することは、第２のビアを用いて、スタックを通って論理回路の層に至るホールを形成することと、ホールに電極材料を充填することとを含んでもよい。
図１４は、本開示の実施形態による、薄膜トランジスタをサポートする方法１４００および関連する作製技術を示す。方法１４００の操作は、例えば、図５Ａ～図５Ｎまたは図６Ａ～図６Ｒを参照して本明細書に記載される方法によって実施されてもよい。
ブロック１４０５では、ビアの第１のセット、ビアの第２のセット、および第３のビアは、第１の層、第２の層、および第３の層を含むスタックの最上層を介して形成されてもよい。ブロック１４０５の操作は、本明細書に記載される方法に従って実行されてもよい。特定の実施例では、ブロック１４０５の操作の態様は、図５Ａ～図５Ｎまたは図６Ａ～図６Ｒを参照して記載される１つまたは複数のプロセスの一部として実行されてもよい。
ブロック１４１０では、トランジスタ用の、第２の層にあるゲート電極は、ビアの第１のセットを用いて形成されてもよい。ブロック１４１０の操作は、本明細書に記載される方法に従って実行されてもよい。特定の実施例では、ブロック１４１０の操作の態様は、図５Ａ～図５Ｎまたは図６Ａ～図６Ｒを参照して記載される１つまたは複数のプロセスの一部として実行されてもよい。
ブロック１４１５では、トランジスタ用の、第１の層にある第２の電極は、ビアの第２のセットを用いて形成されてもよい。ブロック１４１５の操作は、本明細書に記載される方法に従って実行されてもよい。特定の実施例では、ブロック１４１５の操作の態様は、図５Ａ～図５Ｎまたは図６Ａ～図６Ｒを参照して記載される１つまたは複数のプロセスの一部として実行されてもよい。
ブロック１４２０では、トランジスタ用の、少なくとも第３の層を通って延びる第３の電極は、第３のビアを用いて形成されてもよい。ブロック１４２０の操作は、本明細書に記載される方法に従って実行されてもよい。特定の実施例では、ブロック１４２０の操作の態様は、図５Ａ～図５Ｎまたは図６Ａ～図６Ｒを参照して記載される１つまたは複数のプロセスの一部として実行されてもよい。
本明細書に記載の方法１４００のいくつかの実施例では、トランジスタ用のゲート電極を形成することは、ビアの第１のセットを用いてチャネルを第２の層に形成することと、第２の層にチャネルと接触する絶縁材料を形成することと、第２の層のチャネルに電極材料を充填することと、ビアの第１のセットを用いて、電極材料を通って延びるホールの対応するセットを形成することとを含んでもよい。場合によっては、方法１４００は、スタックの最上層を介してビアの第３のセットを形成することと、ビアの第３のセットを用いて、第１の層、第２の層、および第３の層にまたがるキャビティを形成することとをさらに含んでもよく、第１の層、第２の層、および第３の層にまたがるキャビティは、ゲート電極と共形の絶縁材料を露出させる。
場合によっては、方法１４００は、ビアの第３のセットを用いて、ゲート電極と接触する絶縁材料の一部を除去することと、ビアの第３のセットを用いて、絶縁材料の一部を除去した後にゲート電極と接触する酸化物材料を形成することと、第１の層、第２の層、および第３の層にまたがるキャビティに、酸化物材料と接触する半導体材料を充填することとをさらに含んでもよい。場合によっては、方法１４００は、半導体材料を通って論理回路の層に至るホールを形成することと、トランジスタ用の第４の電極を形成するようにホールに電極材料を充填することとをさらに含んでもよい。
場合によっては、方法１４００は、第３のビアを用いて、半導体材料および第２の電極を露出させるように第１の層にキャビティを形成することと、第３のビアを用いて、第１の層のキャビティに、半導体材料および第２の電極と接触している抵抗材料を充填することと、第３のビアを用いて、抵抗材料の一部を除去することと、第３のビアを用いて、抵抗材料に接触する絶縁材料を形成することと、第３のビアを用いて、第３の層に、半導体材料に接触する抵抗材料を形成することとをさらに含んでもよい。
場合によっては、方法１４００は、第１の層、第２の層、および第３の層にまたがるキャビティに抵抗材料を充填することと、ビアの第３のセットのサブセットおよび第３のビアを用いて、第１の層、第２の層、および第３の層にまたがる第２のキャビティを形成することと、第１の層、第２の層、および第３の層にまたがる第２のキャビティに半導体材料を充填することとをさらに含んでもよい。場合によっては、方法１４００は、第３のビアを用いて、第１の層、第２の層、および第３の層を通るホールを形成することと、第３のビアを用いて、第１の層および第２の層に半導体材料と接触する絶縁材料を形成することと、第３のビアを用いて、第３の層にキャビティを形成することと、第３の層のキャビティに抵抗材料を充填することとをさらに含んでもよい。本明細書に記載の方法１４００のいくつかの実施例では、トランジスタ用の第３の電極を形成することは、第３のビアを用いて、スタックを通って論理回路の層に至るホールを形成することと、ホールに電極材料を充填することとを含んでもよい。
図１５は、本開示の実施形態による、薄膜トランジスタをサポートする方法１５００および関連する作製技術を示す。方法１５００の操作は、本明細書に記載されるようにコントローラまたはそのコンポーネントによって実施されてもよい。例えば、方法１５００の操作は、コントローラ（例えば、図１を参照して記載されるメモリコントローラ１４０）によって実行されてもよい。いくつかの実施例では、コントローラは、本明細書に記載される機能を実行するために、メモリアレイの機能要素を制御する命令のセットを実行してもよい。追加的または代替的に、コントローラは、専用ハードウェアを用いて、本明細書に記載される機能の態様を実行してもよい。
ブロック１５０５では、コントローラは、メモリセルに対するアクセス動作の指示を受信してもよい。ブロック１５０５の操作は、本明細書に記載される方法に従って実行されてもよい。特定の実施例では、ブロック１５０５の操作の態様は、図７Ｃ、図７Ｄ、図８Ａ～図８Ｃ、および図９を参照して記載される１つまたは複数のプロセスの一部として実行されてもよい。
ブロック１５１０では、コントローラは、メモリセルを含むメモリセルのデッキであって、デッキのセットに含まれるデッキを識別してもよい。ブロック１５１０の操作は、本明細書に記載される方法に従って実行されてもよい。特定の実施例では、ブロック１５１０の操作の態様は、図７Ｃ、図７Ｄ、図８Ａ～図８Ｃ、および図９を参照して記載される１つまたは複数のプロセスの一部として実行されてもよい。
ブロック１５１５では、コントローラは、識別することおよびデッキに含まれる第１のトランジスタを用いることに基づいて、デッキに含まれる電極と、デッキのセットを通って延びる導電性プラグとを結合してもよい。ブロック１５１５の操作は、本明細書に記載される方法に従って実行されてもよい。特定の実施例では、ブロック１５１５の操作の態様は、図７Ｃ、図７Ｄ、図８Ａ～図８Ｃ、および図９を参照して記載される１つまたは複数のプロセスの一部として実行されてもよい。
ブロック１５２０では、コントローラは、電極と導電性プラグとを結合することに基づいて、電極をアクセス動作に関連する電圧まで駆動してもよい。ブロック１５２０の操作は、本明細書に記載される方法に従って実行されてもよい。特定の実施例では、ブロック１５２０の操作の態様は、図７Ｃ、図７Ｄ、図８Ａ～図８Ｃ、および図９を参照して記載される１つまたは複数のプロセスの一部として実行されてもよい。
方法１５００などの１つまたは複数の方法を実行するための装置について説明する。装置は、メモリセルに対するアクセス動作の指示を受信する手段と、メモリセルを含むメモリセルのデッキであって、デッキのセットに含まれるデッキを識別する手段と、識別することおよびデッキに含まれる第１のトランジスタを用いることに基づいて、デッキに含まれる電極をデッキのセットを通って延びる導電性プラグと結合する手段と、電極と導電性プラグとを結合することに基づいて、電極をアクセス動作に関連する電圧まで駆動する手段とを備えてもよい。
方法１５００などの１つまたは複数の方法を実行するための別の装置について説明する。装置は、メモリアレイと、メモリアレイと電子通信するメモリコントローラとを備えてもよく、メモリコントローラは、メモリセルに対するアクセス動作の指示を受信し、メモリセルを含むメモリセルのデッキであって、デッキのセットに含まれるデッキを識別し、識別することおよびデッキに含まれる第１のトランジスタを用いることに基づいて、デッキに含まれる電極とデッキのセットを通って延びる導電性プラグとを結合し、電極と導電性プラグとを結合することに基づいて、電極をアクセス動作に関連する電圧まで駆動するように動作可能であってもよい。
本明細書に記載の方法１５００および装置のいくつかの実施例は、識別することおよびデッキに含まれる第２のトランジスタを用いることに基づいて、デッキに含まれる第２の電極と、デッキのセットを通って延びる第２の導電性プラグとを結合するためのプロセス、特徴、手段、または命令をさらに含んでもよい。本明細書に記載の方法１５００および装置のいくつかの実施例は、第２の電極と第２の導電性プラグとを結合することに基づいて、第２の電極をアクセス動作に関連する第２の電圧まで駆動するためのプロセス、特徴、手段、または命令をさらに含んでもよい。本明細書に記載の方法１５００および装置のいくつかの実施例は、識別することおよびデッキのセットの第２のデッキに含まれる第３のトランジスタを用いることに基づいて、デッキに含まれる電極と、導電性プラグとを結合するためのプロセス、特徴、手段、または命令をさらに含んでもよい。本明細書に記載の方法１５００および装置のいくつかの実施例は、識別することおよびデッキのセットの第３のデッキに含まれる第４のトランジスタを用いることに基づいて、デッキに含まれる第２の電極と、第２の導電性プラグとを結合するためのプロセス、特徴、手段、または命令をさらに含んでもよく、ここで、デッキは、第２のデッキと第３のデッキとの間にあってもよい。
本明細書に記載の方法１５００および装置のいくつかの実施例では、電極は、第１の種類のアクセス線を含んでもよい。本明細書に記載の方法１５００および装置のいくつかの実施例は、識別することおよびデッキのセットのデッキのサブセットに含まれるトランジスタを用いることに基づいて、サブセットの各デッキに含まれる第１の種類のアクセス線と、デッキのセットを通って延びる第３の導電性プラグとを結合するためのプロセス、特徴、手段、または命令をさらに含んでもよく、ここでサブセットは当該デッキを排除する。本明細書に記載の方法１５００および装置のいくつかの実施例は、サブセットの各デッキに含まれる第１の種類のアクセス線と第３の導電性プラグとを結合することに基づいて、サブセットの各デッキに含まれる第１の種類のアクセス線を、アクセス動作に関連する第３の電圧まで駆動するためのプロセス、特徴、手段、または命令をさらに含んでもよい。
図１６は、本開示の実施形態による、薄膜トランジスタをサポートする方法１６００および関連する作製技術を示す。方法１６００の操作は、本明細書に記載されるようにコントローラまたはそのコンポーネントによって実施されてもよい。例えば、方法１６００の操作は、コントローラ（例えば、図１を参照して記載されるメモリコントローラ１４０）によって実行されてもよい。いくつかの実施例では、コントローラは、本明細書に記載される機能を実行するために、メモリアレイの機能要素を制御する命令のセットを実行してもよい。追加的または代替的に、コントローラは、専用ハードウェアを用いて、本明細書に記載される機能の態様を実行してもよい。
ブロック１６０５では、コントローラは、メモリセルに対するアクセス動作の指示を受信してもよい。ブロック１６０５の操作は、本明細書に記載される方法に従って実行されてもよい。特定の実施例では、ブロック１６０５の操作の態様は、図７Ｃ、図７Ｄ、図８Ａ～図８Ｃ、および図９を参照して記載される１つまたは複数のプロセスの一部として実行されてもよい。
ブロック１６１０では、コントローラは、メモリセルを含むメモリセルのデッキであって、デッキのセットに含まれるデッキを識別してもよい。ブロック１６１０の操作は、本明細書に記載される方法に従って実行されてもよい。特定の実施例では、ブロック１６１０の操作の態様は、図７Ｃ、図７Ｄ、図８Ａ～図８Ｃ、および図９を参照して記載される１つまたは複数のプロセスの一部として実行されてもよい。
ブロック１６１５では、コントローラは、識別することおよびデッキに含まれる第１のトランジスタを用いることに基づいて、デッキに含まれる電極と、デッキのセットを通って延びる導電性プラグとを結合してもよい。ブロック１６１５の操作は、本明細書に記載される方法に従って実行されてもよい。特定の実施例では、ブロック１６１５の操作の態様は、図７Ｃ、図７Ｄ、図８Ａ～図８Ｃ、および図９を参照して記載される１つまたは複数のプロセスの一部として実行されてもよい。
ブロック１６２０では、コントローラは、電極と導電性プラグとを結合することに基づいて、電極をアクセス動作に関連する電圧まで駆動してもよい。ブロック１６２０の操作は、本明細書に記載される方法に従って実行されてもよい。特定の実施例では、ブロック１６２０の操作の態様は、図７Ｃ、図７Ｄ、図８Ａ～図８Ｃ、および図９を参照して記載される１つまたは複数のプロセスの一部として実行されてもよい。
方法１６００のなどの１つまたは複数の方法を実行するための装置について説明する。装置は、メモリセルに対するアクセス動作の指示を受信する手段と、メモリセルを含むメモリセルのデッキであって、デッキのセットに含まれるデッキを識別する手段と、識別することおよびデッキに含まれる第１のトランジスタを用いることに基づいて、デッキに含まれる電極とデッキのセットを通って延びる導電性プラグとを結合する手段と、電極と導電性プラグとを結合することに基づいて、電極をアクセス動作に関連する電圧まで駆動する手段と、識別することおよびデッキに含まれる第２のトランジスタを用いることに基づいて、デッキに含まれる第２の電極とデッキのセットを通って延びる第２の導電性プラグとを結合する手段と、第２の電極と第２の導電性プラグとを結合することに基づいて、第２の電極をアクセス動作に関連する第２の電圧まで駆動する手段とを備えてもよい。
方法１６００のなどの１つまたは複数の方法を実行するための別の装置について説明する。装置は、メモリアレイと、メモリアレイと電子通信するメモリコントローラとを備えてもよく、メモリコントローラは、メモリセルに対するアクセス動作の指示を受信し、メモリセルを含むメモリセルのデッキであって、デッキのセットに含まれるデッキを識別し、識別することおよびデッキに含まれる第１のトランジスタを用いることに基づいて、デッキに含まれる電極とデッキのセットを通って延びる導電性プラグとを結合し、電極と導電性プラグとを結合することに基づいて、電極をアクセス動作に関連する電圧まで駆動し、識別することおよびデッキに含まれる第２のトランジスタを用いることに基づいて、デッキに含まれる第２の電極とデッキのセットを通って延びる第２の導電性プラグとを結合し、第２の電極と第２の導電性プラグとを結合することに基づいて、第２の電極をアクセス動作に関連する第２の電圧まで駆動するように動作可能であってもよい。
本明細書に記載される方法は、可能な実施態様を説明するものであり、操作およびステップを再構成してもよく、または別様に変更してもよく、他の実施態様が可能であることに留意すべきである。さらに、方法のうちの２つ以上による実施形態を組み合わせてもよい。
本明細書に記載される情報および信号は、様々な異なる技術および技法のいずれかを用いて表現されてもよい。例えば、上記の説明全体で参照されていてもよいデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁粒、光学場もしくは光学粒子、またはそれらの任意の組み合わせによって表されてもよい。いくつかの図面では、信号を単一の信号として図示していることがあるが、当業者であれば、信号は信号のバスを表すことができ、バスは種々のビット幅を有していてもよいことを理解されたい。
「電子通信」および「結合された」という用語は、コンポーネント間の電子の流れをサポートするコンポーネント間の関係を意味する。これは、コンポーネント間の直接的な接続を含んでもよく、または中間コンポーネントを含んでもよい。電子通信している、または互いに結合されたコンポーネントは、（例えば、通電している回路で）電子もしくは信号を積極的に交換していても、または（例えば、通電されていない回路で）電子もしくは信号を積極的に交換していなくてもよいが、回路が通電されたときに電子または信号を交換するように構成され、そのように動作可能であってもよい。例として、スイッチ（例えば、トランジスタ）を介して物理的に接続された２つのコンポーネントは、電子的に通信しているか、またはスイッチの状態（すなわち、オープンまたはクローズ）にかかわらず結合されていてもよい。
本明細書で使用する場合、「実質的に」という用語は、修飾された特性（例えば、実質的にという用語で修飾された動詞または形容詞）が絶対的なものである必要はないが、特性の利点を得るために十分に近いものであることを意味する。
本明細書で使用する場合、「電極」という用語は、導体を意味することができ、場合によっては、メモリセルまたはメモリアレイの他のコンポーネントへの電気接点として用いられてもよい。電極としては、メモリデバイス１００の素子またはコンポーネント間の導電路を提供する配線、ワイヤ、導電線、導電層などを挙げることができる。
カルコゲニド材料は、元素Ｓ、Ｓｅ、およびＴｅのうちの少なくとも１つを含む材料または合金であってもよい。カルコゲニド材料としては、Ｓ、Ｓｅ、Ｔｅ、Ｇｅ、Ａｓ、Ａｌ、Ｓｉ、Ｓｂ、Ａｕ、インジウム（Ｉｎ）、ガリウム（Ｇａ）、スズ（Ｓｎ）、ビスマス（Ｂｉ）、パラジウム（Ｐｄ）、コバルト（Ｃｏ）、酸素（Ｏ）、銀（Ａｇ）、ニッケル（Ｎｉ）、白金（Ｐｔ）の合金を挙げることができる。カルコゲニド材料および合金の例としては、Ｇｅ－Ｔｅ、Ｉｎ－Ｓｅ、Ｓｂ－Ｔｅ、Ｇａ－Ｓｂ、Ｉｎ－Ｓｂ、Ａｓ－Ｔｅ、Ａｌ－Ｔｅ、Ｇｅ－Ｓｂ－Ｔｅ、Ｔｅ－Ｇｅ－Ａｓ、Ｉｎ－Ｓｂ－Ｔｅ、Ｔｅ－Ｓｎ－Ｓｅ、Ｇｅ－Ｓｅ－Ｇａ、Ｂｉ－Ｓｅ－Ｓｂ、Ｇａ－Ｓｅ－Ｔｅ、Ｓｎ－Ｓｂ－Ｔｅ、Ｉｎ－Ｓｂ－Ｇｅ、Ｔｅ－Ｇｅ－Ｓｂ－Ｓ、Ｔｅ－Ｇｅ－Ｓｎ－Ｏ、Ｔｅ－Ｇｅ－Ｓｎ－Ａｕ、Ｐｄ－Ｔｅ－Ｇｅ－Ｓｎ、Ｉｎ－Ｓｅ－Ｔｉ－Ｃｏ、Ｇｅ－Ｓｂ－Ｔｅ－Ｐｄ、Ｇｅ－Ｓｂ－Ｔｅ－Ｃｏ、Ｓｂ－Ｔｅ－Ｂｉ－Ｓｅ、Ａｇ－Ｉｎ－Ｓｂ－Ｔｅ、Ｇｅ－Ｓｂ－Ｓｅ－Ｔｅ、Ｇｅ－Ｓｎ－Ｓｂ－Ｔｅ、Ｇｅ－Ｔｅ－Ｓｎ－Ｎｉ、Ｇｅ－Ｔｅ－Ｓｎ－Ｐｄ、またはＧｅ－Ｔｅ－Ｓｎ－Ｐｔを挙げることができるが、これらには限定されない。本明細書で使用される場合、ハイフン付きの化学組成表記は、特定の化合物または合金に含まれる元素を示し、示された元素を含むすべての化学量論を表すことを意図している。例えば、Ｇｅ－Ｔｅは、ＧｅｘＴｅｙを含んでいてもよく、ｘおよびｙは任意の正の整数であってもよい。可変抵抗材料の他の例としては、二元金属酸化物材料、または２種以上の金属、例えば、遷移金属、アルカリ土類金属、および／または希土類金属を含む混合原子価酸化物を挙げることができる。実施形態は、メモリセルのメモリコンポーネントに関連する特定の１種または複数種の可変抵抗材料に限定されない。例えば、可変抵抗材料の他の例は、メモリコンポーネントを形成するために使用することができ、とりわけ、カルコゲニド材料、巨大磁気抵抗材料、またはポリマー系材料を挙げることができる。
「絶縁された」という用語は、電子が現在コンポーネント間を流れることができないコンポーネント間の関係を意味し、コンポーネント間に開回路がある場合には、コンポーネントは互いから絶縁されている。例えば、スイッチによって物理的に接続された２つのコンポーネントは、スイッチが開いているときに互いから絶縁され得る。
メモリデバイス１００を含む、本明細書で説明するデバイスは、シリコン、ゲルマニウム、シリコン－ゲルマニウム合金、ヒ化ガリウム、窒化ガリウムなどの半導体基板上に形成されてもよい。場合によっては、基板は、半導体ウェハである。他の場合には、基板は、ガラス上シリコン（ＳＯＧ）またはサファイア上シリコン（ＳＯＰ）などの絶縁体上シリコン（ＳＯＩ）基板、または別の基板上の半導体材料のエピタキシャル層であってもよい。基板または基板のサブ領域の導電性は、リン、ホウ素、またはヒ素を含むがこれらに限定されない様々な化学種を用いたドープによって制御することができる。ドープは、基板の初期形成または成長中に、イオン注入によって、または任意の他のドープ手段によって行ってもよい。
本明細書で説明される１つまたは複数のトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し、ソース、ドレイン、ゲート、およびボディ（または基板）を含む４つの端子デバイスを含んでもよい。端子は、導体材料、例えば、金属を介して他の電子素子に接続されてもよい。ソースおよびドレインは、導電性であってもよく、高濃度ドープされた、例えば、縮退した半導体領域を備えてもよい。ソースおよびドレインは、ボディの一部である低濃度ドープされた半導体領域またはチャネルによって分離されていてもよい。チャネルがｎ型（すなわち、大半のキャリアが電子である）の場合、ＦＥＴはｎ型ＦＥＴと呼んでもよい。チャネルがｐ型（すなわち、過半数のキャリアが正孔）である場合、ＦＥＴはｐ型ＦＥＴと呼んでもよい。チャネルは、絶縁性ゲート酸化物でキャップされていてもよい。チャネルの導電性は、ゲートに電圧を印加することによって制御できる。例えば、ｎ型ＦＥＴまたはｐ型ＦＥＴにそれぞれ正電圧または負電圧を印加することによって、チャネルが導電性になり得る。トランジスタは、トランジスタの閾値電圧以上の電圧がトランジスタゲートに印加されると、「オン」または「作動」されてもよい。トランジスタは、トランジスタの閾値電圧よりも小さい電圧がトランジスタゲートに印加されると、「オフ」または「動作停止」されてもよい。
添付の図面に関連して本明細書に記載される説明は、例示的な構成を説明するものであり、実施され得る、または特許請求の範囲内にあるすべての実施例を表すものではない。本明細書で使用される「例示的」という用語は、「実施例、事例、または例示として役立つ」ことを意味し、「好ましい」または「他の実施例よりも有利である」ことを意味しない。詳細な説明には、記載された技術の理解を提供する目的で、具体的な詳細が含まれている。しかし、これらの技術は、これらの具体的な詳細がなくても実践できる。場合によっては、周知の構造およびデバイスは、説明された実施例の概念を不明瞭にすることを回避するためにブロック図形式で示されている。
添付の図面では、同様の構成要素または特徴は、同じ参照ラベルを有していてもよい。さらに、同じ種類の様々な構成要素は、参照ラベルの後に類似の構成要素を区別するダッシュおよび第２のラベルを付けることによって区別できる。本明細書中で第１の参照ラベルだけが使用されている場合、その記述は、第２の参照ラベルに関係なく、同じ第１の参照ラベルを有する類似の構成要素のいずれか１つに適用可能である。
本明細書に記載される情報および信号は、様々な異なる技術および技法のいずれかを用いて表現されてもよい。例えば、上記の説明全体で言及されていてもよいデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁粒、光学場もしくは粒子、またはそれらの任意の組み合わせによって表されてもよい。
本明細書における開示に関連して説明される様々な例示的ブロックおよびモジュールは、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、ＡＳＩＣ、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、もしくは他のプログラム可能な論理デバイス、ディスクリートゲートもしくはトランジスタ論理、ディスクリートハードウェアコンポーネント、または本明細書に記載の機能を実行するように設計されたそれらの任意の組み合わせを用いて、実装または実行することができる。汎用プロセッサはマイクロプロセッサであってもよいが、代替的には、そのプロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であってもよい。プロセッサは、コンピューティングデバイスの組み合わせ（例えば、ＤＳＰとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと組み合わせた１つもしくは複数のマイクロプロセッサ、または任意の他のそのような構成）として実装されてもよい。
本明細書に記載されている機能は、ハードウェア、プロセッサによって実行されるソフトウェア、ファームウェア、またはそれらの任意の組み合わせで実装できる。プロセッサによって実行されるソフトウェアに実装される場合、機能は、コンピュータ可読媒体上の１つまたは複数の命令またはコードとして、記憶されるか、または送信されてもよい。他の実施例および実施態様も本開示および添付の特許請求の範囲の範囲内である。例えば、ソフトウェアの性質上、本明細書に記載される機能は、プロセッサによって実行されるソフトウェア、ハードウェア、ファームウェア、結線接続、またはこれらのいずれかの組み合わせを用いて実装することができる。機能を実施する特徴は、機能の一部が異なる物理的位置に実装されるように分散されることを含め、物理的に様々な位置に配置されてもよい。さらに、特許請求の範囲を含め本明細書で使用する場合、項目のリスト（例えば、「～のうち少なくとも１つ」または「～のうちの１つまたは複数」という語句が後置される項目のリスト）で使用される「または」は、例えば、Ａ、Ｂ、またはＣのうちの少なくとも１つというリストがＡまたはＢまたはＣまたはＡＢまたはＡＣまたはＢＣまたはＡＢＣ（すなわち、ＡおよびＢおよびＣ）を意味するような選言リストを示す。また、本明細書で使用する場合、「～に基づいて」という語句は、条件の閉集合に言及するものと解釈してはならない。例えば、「条件Ａに基づく」と記述されている例示的なステップは、本開示の範囲から逸脱することなく、条件Ａおよび条件Ｂの両方に基づいてもよい。換言すると、本明細書で使用する場合、「～に基づいて」という語句は、「～に少なくとも部分的に基づいて」という語句と同様に解釈されるべきである。
コンピュータ可読媒体は、非一時的コンピュータ記憶媒体と、コンピュータプログラムのある場所から別の場所への転送を容易にする任意の媒体を含む通信媒体との両方を含む。非一時的記憶媒体は、汎用または専用のコンピュータによってアクセス可能な任意の利用可能な媒体であってもよい。限定ではなく例として、非一時的コンピュータ可読媒体は、ＲＡＭ、読み取り専用メモリ（ＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）、コンパクトディスク（ＣＤ）ＲＯＭ、もしくは他の光ディスク記憶装置、磁気ディスク記憶装置もしくは他の磁気記憶装置、または、命令もしくはデータ構造の形態の所望のプログラムコード手段を搬送または記憶するために使用でき、汎用もしくは専用のコンピュータ、または汎用もしくは専用のプロセッサによってアクセス可能な任意の他の非一時的媒体を含むことができる。さらに、任意の接続は、厳密にはコンピュータ可読媒体と称される。例えば、ソフトウェアがウェブサイト、サーバ、または他の遠隔ソースから、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、または赤外線、無線、およびマイクロ波のような無線技術を用いて送信される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、または赤外線、無線、およびマイクロ波のような無線技術は媒体の定義に含まれる。ディスク（ｄｉｓｋ）およびディスク（ｄｉｓｃ）は、本明細書で使用される場合、ＣＤ、レーザディスク（ｄｉｓｃ）、光ディスク（ｄｉｓｃ）、デジタル多用途ディスク（ｄｉｓｃ）（ＤＶＤ）、フロッピーディスク（ｄｉｓｋ）、およびＢｌｕ－ｒａｙディスク（ｄｉｓｃ）を含み、ここで、ディスク（ｄｉｓｋ）は通常、データを磁気的に再生するが、一方でディスク（ｄｉｓｃ）は、レーザを用いて光学的にデータを再生する。上記の組み合わせもコンピュータ可読媒体の範囲内に含まれる。
本明細書の説明は、当業者が本開示を作成または使用できるようにするために提供されている。本開示の様々な変更は、当業者には容易に明らかになり、また本明細書で定義された一般的な原理は、本開示の範囲から逸脱することなく、他の変形に適用することができる。したがって、本開示は、本明細書に記載される実施例および設計に限定されるものではなく、本明細書に開示された原理および新規の特徴と一致する最も広い範囲が与えられるべきものである。
クロスリファレンス
本特許出願は、本願の譲受人に譲渡され、またその全文が本明細書に参照として明示的に組み込まれている２０１８年１２月１８日に出願された「ＴＨＩＮ ＦＩＬＭ ＴＲＡＮＳＩＳＴＯＲＳ ＡＮＤ ＲＥＬＡＴＥＤ ＦＡＢＲＩＣＡＴＩＯＮ ＴＥＣＨＮＩＱＵＥＳ」と題する、Ｃａｓｔｒｏらによる米国特許出願第１６／２２３，５９５号の優先権を主張する２０１９年１２月５日に出願の“ＴＨＩＮ ＦＩＬＭ ＴＲＡＮＳＩＳＴＯＲＳ ＡＮＤ ＲＥＬＡＴＥＤ ＦＡＢＲＩＣＡＴＩＯＮ ＴＥＣＨＮＩＱＵＥＳ”という名称のＣａｓｔｒｏ等によるＰＣＴ出願番号ＰＣＴ／ＵＳ２０１９／０６４５９９の優先権を主張し、それらの各々は本出願の譲受人に割り当てられ、それらの各々は参照によりその全体が本明細書に明確に組み込まれる。
本特許出願は、本願の譲受人に譲渡され、またその全文が本明細書に参照として明示的に組み込まれている２０１８年１２月１８日に出願された「ＴＨＩＮ ＦＩＬＭ ＴＲＡＮＳＩＳＴＯＲＳ ＡＮＤ ＲＥＬＡＴＥＤ ＦＡＢＲＩＣＡＴＩＯＮ ＴＥＣＨＮＩＱＵＥＳ」と題する、Ｃａｓｔｒｏらによる米国特許出願第１６／２２３，５９５号の優先権を主張する２０１９年１２月５日に出願の“ＴＨＩＮ ＦＩＬＭ ＴＲＡＮＳＩＳＴＯＲＳ ＡＮＤ ＲＥＬＡＴＥＤ ＦＡＢＲＩＣＡＴＩＯＮ ＴＥＣＨＮＩＱＵＥＳ”という名称のＣａｓｔｒｏ等によるＰＣＴ出願番号ＰＣＴ／ＵＳ２０１９／０６４５９９の優先権を主張し、それらの各々は本出願の譲受人に割り当てられ、それらの各々は参照によりその全体が本明細書に明確に組み込まれる。
いくつかの実施例では、本明細書に記載の装置は、方法１２００のなどの１つまたは複数の方法を実行してもよい。装置は、第１の複数のビアおよび第２の複数のビアを、第１の層、第２の層、および第３の層を含むスタックの最上層を介して形成し、トランジスタ用の、第２の層にあるゲート電極を、第１の複数のビアを用いて形成し、トランジスタ用の、第１の層にある第２の電極を、第２の複数のビアを用いて形成し、トランジスタ用の、少なくとも第３の層を通って延びる第３の電極を、第１の複数のビアおよび第２の複数のビアに共通するビアを用いて形成するための特徴、回路、手段、または命令（例えば、プロセッサによって実行できる命令を記憶した非一時的コンピュータ可読媒体）を含んでもよい。
本明細書に記載の方法１２００および装置のいくつかの実施例では、トランジスタ用のゲート電極を形成することは、ビアの第１のセットと整列されたチャネルを第２の層に形成し、チャネルと同じ形を持つ絶縁材料を形成し、絶縁材料を形成することに基づいて、チャネルに電極材料を充填するための操作、特徴、回路、手段、または命令を含んでもよい。本明細書に記載の方法１２００および装置のいくつかの実施例は、ビアを用いて、第２の層にキャビティを形成するようにゲート電極の一部を除去し、ビアを用いて、第２の層のキャビティ内に、ゲート電極と接触する酸化物材料を形成するための操作、特徴、回路、手段、または命令をさらに含んでもよい。本明細書に記載の方法１２００および装置のいくつかの実施例は、ビアを用いて、第１の層にキャビティを形成するように第２の電極の一部を除去し、ビアを用いて、第１の層のキャビティ内に、第２の電極と接触する抵抗材料を形成するための操作、特徴、回路、手段、または命令をさらに含んでもよい。本明細書に記載の方法１２００および装置のいくつかの実施例は、ビアを用いて、第１の層および第２の層にまたがるキャビティを形成し、ビアを用いて、第１の層および第２の層にまたがるキャビティに半導体材料を形成するための操作、特徴、回路、手段、または命令をさらに含んでもよい。
本明細書に記載の方法１２００および装置のいくつかの実施例では、トランジスタ用のゲート電極を形成することは、ビアの第１のセットと整列されたチャネルを第２の層に形成し、チャネルと同じ形を持つ絶縁材料を形成し、絶縁材料を形成することに基づいて、チャネルに電極材料を充填するための操作、特徴、回路、手段、または命令を含んでもよい。本明細書に記載の方法１２００および装置のいくつかの実施例は、ビアを用いて、第２の層にキャビティを形成するようにゲート電極の一部を除去し、ビアを用いて、第２の層のキャビティ内に、ゲート電極と接触する酸化物材料を形成するための操作、特徴、回路、手段、または命令をさらに含んでもよい。本明細書に記載の方法１２００および装置のいくつかの実施例は、ビアを用いて、第１の層にキャビティを形成するように第２の電極の一部を除去し、ビアを用いて、第１の層のキャビティ内に、第２の電極と接触する抵抗材料を形成するための操作、特徴、回路、手段、または命令をさらに含んでもよい。本明細書に記載の方法１２００および装置のいくつかの実施例は、ビアを用いて、第１の層および第２の層にまたがるキャビティを形成し、ビアを用いて、第１の層および第２の層にまたがるキャビティに半導体材料を形成するための操作、特徴、回路、手段、または命令をさらに含んでもよい。
本明細書に記載の方法１２００および装置のいくつかの実施例は、ビアを用いて、半導体材料と接触する絶縁材料を形成するための操作、特徴、回路、手段、または命令をさらに含んでもよい。本明細書に記載の方法１２００および装置のいくつかの実施例は、ビアを用いて、第３の層にキャビティを形成し、ビアを用いて、第３の層のキャビティ内に、第３の電極と接触する抵抗材料を形成するための操作、特徴、回路、手段、または命令をさらに含んでもよい。本明細書に記載の方法１２００および装置のいくつかの実施例では、トランジスタ用の第３の電極を形成することは、ビアを用いて、スタックを通って論理回路の層に至るホールを形成し、ホールに電極材料を充填するための操作、特徴、回路、手段、または命令を含んでもよい。本明細書に記載の方法１２００および装置のいくつかの実施例では、トランジスタ用の第２の電極を形成することは、ビアの第２のセットと整列するチャネルを第１の層に形成することであって、ビアの第２のセットは、ビアの第１のセットによって形成されたビアの第１の行と交差するビアの第２の行を形成することと、第１の層のチャネルに電極材料を充填することと、ビアの第２のセットに対応する誘電性プラグであって、第１の層のチャネルの電極材料を通って延びる誘電性プラグのセットを形成することを行うための操作、特徴、回路、手段、または命令を含んでもよい。
いくつかの実施例では、本明細書に記載の装置は、方法１３００のなどの１つまたは複数の方法を実行してもよい。装置は、第１のビア、第２のビア、および第３のビアを、第１の層および第２の層を含むスタックの最上層を介して形成し、トランジスタ用のゲート電極を、第１のビアを用いて形成し、トランジスタ用の、第１の層および第２の層を通って延びる第２の電極を、第２のビアを用いて形成し、トランジスタ用の第３の電極を、少なくとも第１のビアおよび第３のビアを用いて形成するための特徴、回路、手段、または命令（例えば、プロセッサによって実行できる命令を記憶した非一時的コンピュータ可読媒体）を含んでもよい。
本明細書に記載の方法１３００および装置のいくつかの実施例では、トランジスタ用のゲート電極を形成することは、第１のビアを含むビアのセットを用いて第２の層にチャネルを形成し、第２の層にチャネルと共形の絶縁材料を形成することと、チャネルに絶縁材料と接触する電極材料を充填するための特徴、回路、手段、または命令をさらに含んでもよい。場合によっては、方法１３００は、第１のビアを用いて、ゲート電極の少なくとも一部を露出させるように第１の層にキャビティを形成し、キャビティを形成することに基づいて、第１のビアを用いて、ゲート電極と接触する酸化物材料を形成し、第１のビアを用いて、第１の層のキャビティ内に、酸化物材料と接触する半導体材料を形成するための特徴、回路、手段、または命令をさらに含んでもよい。
本明細書に記載の方法１３００および装置のいくつかの実施例では、トランジスタ用のゲート電極を形成することは、第１のビアを含むビアのセットを用いて第２の層にチャネルを形成し、第２の層にチャネルと共形の絶縁材料を形成することと、チャネルに絶縁材料と接触する電極材料を充填するための特徴、回路、手段、または命令をさらに含んでもよい。場合によっては、方法１３００は、第１のビアを用いて、ゲート電極の少なくとも一部を露出させるように第１の層にキャビティを形成し、キャビティを形成することに基づいて、第１のビアを用いて、ゲート電極と接触する酸化物材料を形成し、第１のビアを用いて、第１の層のキャビティ内に、酸化物材料と接触する半導体材料を形成するための特徴、回路、手段、または命令をさらに含んでもよい。
場合によっては、本明細書に記載の方法１３００および装置は、少なくとも第２のビアを用いて、第３の電極および半導体材料の少なくとも一部を露出させるように第１の層に第２のキャビティを形成し、第３のビアを用いて、半導体材料を露出させるように第１の層に第３のキャビティを形成し、第１の層の第２のキャビティおよび第３のキャビティに抵抗材料を充填するための特徴、回路、手段、または命令をさらに含んでもよい。本明細書に記載の方法１３００および装置のいくつかの実施例では、トランジスタ用の第３の電極を形成することは、少なくとも第１のビアおよび第３のビアを用いて第１の層に第１のチャネルを形成し、第１の層の第１のチャネルに電極材料を充填し、第１の層における第１のチャネル内の電極材料に、第１のチャネルよりも幅狭の第２のチャネルを形成し、第２のチャネルに誘電性材料を充填するための特徴、回路、手段、または命令を含んでもよい。本明細書に記載の方法１３００および装置のいくつかの実施例では、トランジスタ用の第２の電極を形成することは、第２のビアを用いて、スタックを通って論理回路の層に至るホールを形成し、ホールに電極材料を充填するための特徴、回路、手段、または命令を含んでもよい。
いくつかの実施例では、本明細書に記載の装置は、方法１４００のなどの１つまたは複数の方法を実行してもよい。装置は、第１の層、第２の層、および第３の層を含むスタックの最上層を介して、第１の複数のビア、第２の複数のビア、および第３のビアを形成し、トランジスタ用の、第２の層にあるゲート電極を、第１の複数のビアを用いて形成し、トランジスタ用の、第１の層にある第２の電極を、第２の複数のビアを用いて形成し、トランジスタ用の、少なくとも第３の層を通って延びる第３の電極を、第３のビアを用いて形成するための特徴、回路、手段、または命令（例えば、プロセッサによって実行できる命令を記憶した非一時的コンピュータ可読媒体）を含んでもよい。
本明細書に記載の方法１４００および装置のいくつかの実施例では、トランジスタ用のゲート電極を形成することは、ビアの第１のセットを用いてチャネルを第２の層に形成し、第２の層にチャネルと接触する絶縁材料を形成し、第２の層のチャネルに電極材料を充填し、ビアの第１のセットを用いて、電極材料を通って延びるホールの対応するセットを形成するための特徴、回路、手段、または命令を含んでもよい。場合によっては、本明細書に記載の方法１４００および装置は、スタックの最上層を介してビアの第３のセットを形成することと、ビアの第３のセットを用いて、第１の層、第２の層、および第３の層にまたがるキャビティを形成することであって、第１の層、第２の層、および第３の層にまたがるキャビティはゲート電極と共形の絶縁材料を露出させることを行うための特徴、回路、手段、または命令をさらに含んでもよい。
本明細書に記載の方法１４００および装置のいくつかの実施例では、トランジスタ用のゲート電極を形成することは、ビアの第１のセットを用いてチャネルを第２の層に形成し、第２の層にチャネルと接触する絶縁材料を形成し、第２の層のチャネルに電極材料を充填し、ビアの第１のセットを用いて、電極材料を通って延びるホールの対応するセットを形成するための特徴、回路、手段、または命令を含んでもよい。場合によっては、本明細書に記載の方法１４００および装置は、スタックの最上層を介してビアの第３のセットを形成することと、ビアの第３のセットを用いて、第１の層、第２の層、および第３の層にまたがるキャビティを形成することであって、第１の層、第２の層、および第３の層にまたがるキャビティはゲート電極と共形の絶縁材料を露出させることを行うための特徴、回路、手段、または命令をさらに含んでもよい。
場合によっては、本明細書に記載の方法１４００および装置は、ビアの第３のセットを用いて、ゲート電極と接触する絶縁材料の一部を除去し、ビアの第３のセットを用いて、絶縁材料の一部を除去した後にゲート電極と接触する酸化物材料を形成し、第１の層、第２の層、および第３の層にまたがるキャビティに、酸化物材料と接触する半導体材料を充填するための特徴、回路、手段、または命令をさらに含んでもよい。場合によっては、本明細書に記載の方法１４００および装置は、半導体材料を通って論理回路の層に至るホールを形成し、トランジスタ用の第４の電極を形成するようにホールに電極材料を充填するための特徴、回路、手段、または命令をさらに含んでもよい。
場合によっては、本明細書に記載の方法１４００および装置は、第３のビアを用いて、半導体材料および第２の電極を露出させるように第１の層にキャビティを形成し、第３のビアを用いて、第１の層のキャビティに、半導体材料および第２の電極と接触している抵抗材料を充填し、第３のビアを用いて、抵抗材料の一部を除去し、第３のビアを用いて、抵抗材料と接触する絶縁材料を形成し、第３のビアを用いて、第３の層に、半導体材料と接触する抵抗材料を形成するための特徴、回路、手段、または命令をさらに含んでもよい。
場合によっては、本明細書に記載の方法１４００および装置は、第１の層、第２の層、および第３の層にまたがるキャビティに抵抗材料を充填し、ビアの第３のセットのサブセットおよび第３のビアを用いて、第１の層、第２の層、および第３の層にまたがる第２のキャビティを形成し、第１の層、第２の層、および第３の層にまたがる第２のキャビティに半導体材料を充填するための特徴、回路、手段、または命令をさらに含んでもよい。場合によっては、本明細書に記載の方法１４００および装置は、第３のビアを用いて、第１の層、第２の層、および第３の層を通るホールを形成し、第３のビアを用いて、第１の層および第２の層に半導体材料と接触する絶縁材料を形成し、第３のビアを用いて、第３の層でキャビティを形成し、第３の層のキャビティに抵抗材料を充填するための特徴、回路、手段、または命令をさらに含んでもよい。本明細書に記載の方法１４００および装置のいくつかの実施例では、トランジスタ用の第３の電極を形成することは、第３のビアを用いて、スタックを通って論理回路の層に至るホールを形成し、ホールに電極材料を充填するための特徴、回路、手段、または命令を含んでもよい。
Claims (35)
- 第１の複数のビアおよび第２の複数のビアを、第１の層、第２の層、および第３の層を含むスタックの最上層を介して形成するステップと、
トランジスタ用の、前記第２の層にあるゲート電極を、前記第１の複数のビアを用いて形成するステップと、
前記トランジスタ用の、前記第１の層にある第２の電極を、前記第２の複数のビアを用いて形成するステップと、
前記トランジスタ用の、少なくとも前記第３の層を通って延びる第３の電極を、前記第１の複数のビアおよび前記第２の複数のビアに共通するビアを用いて形成するステップと
を含む、方法。 - 前記トランジスタ用の前記ゲート電極を形成するステップは、
前記第１の複数のビアと整列されたチャネルを前記第２の層に形成するステップと、
前記チャネルと同じ形を持つ絶縁材料を形成するステップと、
前記絶縁材料を形成するステップに少なくとも部分的に基づいて、前記チャネルに電極材料を充填するステップと
を含む、請求項１に記載の方法。 - 前記ビアを用いて、前記第２の層にキャビティを形成するように前記ゲート電極の一部を除去するステップと、
前記ビアを用いて、前記第２の層の前記キャビティに、前記ゲート電極と接触する酸化物材料を形成するステップと
をさらに含む、請求項１に記載の方法。 - 前記ビアを用いて、前記第１の層にキャビティを形成するように前記第２の電極の一部を除去するステップと、
前記ビアを用いて、前記第１の層の前記キャビティに、前記第２の電極と接触する抵抗材料を形成するステップと
をさらに含む、請求項３に記載の方法。 - 前記ビアを用いて、前記第１の層および前記第２の層にまたがるキャビティを形成するステップと、
前記ビアを用いて、前記第１の層および前記第２の層にまたがる前記キャビティに、半導体材料を形成するステップと
をさらに含む、請求項１に記載の方法。 - 前記ビアを用いて、前記半導体材料と接触する絶縁材料を形成するステップをさらに含む、請求項５に記載の方法。
- 前記ビアを用いて、前記第３の層にキャビティを形成するステップと、
前記ビアを用いて、前記第３の層の前記キャビティに、前記第３の電極と接触する抵抗材料を形成するステップと
をさらに含む、請求項１に記載の方法。 - 前記トランジスタ用の前記第３の電極を形成するステップは、
前記ビアを用いて、前記スタックを通って論理回路の層に至るホールを形成するステップと、
前記ホールに電極材料を充填するステップと
を含む、請求項１に記載の方法。 - 前記トランジスタ用の前記第２の電極を形成するステップは、
前記第２の複数のビアと整列されたチャネルを前記第１の層に形成するステップであって、前記第２の複数のビアは、前記第１の複数のビアによって形成されるビアの第１の行に交差するビアの第２の行を形成する、形成するステップと、
前記第１の層の前記チャネルに電極材料を充填するステップと、
前記第２の複数のビアに対応する複数の誘電性プラグを形成するステップであって、前記誘電性プラグは、前記第１の層の前記チャネルの前記電極材料を通って延びる、形成するステップと、
を含む、請求項１に記載の方法。 - 第１の層、第２の層、および第３の層を含むスタックを通って延びる導電性プラグと、
前記第１の層および前記第２の層にあり、前記導電性プラグを取り囲む半導体材料と、
前記第２の層にあり、前記半導体材料と接触している酸化物材料と、
前記第２の層にあり、前記酸化物材料と接触しているゲート電極と
を含む、装置。 - 前記第３の層にあり、前記半導体材料と接触しており、前記導電性プラグを取り囲む抵抗材料をさらに含む、請求項１０に記載の装置。
- 前記導電性プラグと前記半導体材料との間に介在する絶縁材料をさらに含む、請求項１０に記載の装置。
- 前記第１の層にあり、前記半導体材料を取り囲んで接触している抵抗材料をさらに含む、請求項１０に記載の装置。
- 第１の層および第２の層を含むスタックの最上層を介して、第１のビア、第２のビアおよび第３のビアを形成するステップと、
前記第１のビアを用いて、トランジスタ用のゲート電極を形成するステップと、
前記第２のビアを用いて、前記トランジスタ用の、前記第１の層および前記第２の層を通って延びる第２の電極を形成するステップと、
少なくとも前記第１のビアおよび前記第３のビアを用いて、前記トランジスタ用の第３の電極を形成するステップと
を含む、方法。 - 前記トランジスタ用の前記ゲート電極を形成するステップは、
前記第１のビアを含む複数のビアを用いて、チャネルを前記第２の層に形成するステップと、
前記第２の層の前記チャネルと共形の絶縁材料を形成するステップと、
第１のチャネルに前記絶縁材料と接触する電極材料を充填するステップと
を含む、請求項１４に記載の方法。 - 前記ゲート電極の少なくとも一部を露出させるように、前記第１のビアを用いて、前記第１の層にキャビティを形成するステップと、
前記キャビティを形成するステップに少なくとも部分的に基づいて、前記第１のビアを用いて、前記ゲート電極と接触する酸化物材料を形成するステップと、
前記第１のビアを用いて、前記第１の層の前記キャビティに、前記酸化物材料と接触する半導体材料を形成するステップと
をさらに含む、請求項１４に記載の方法。 - 前記第３の電極および前記半導体材料の少なくとも一部を露出させるように、少なくとも前記第２のビアを用いて、前記第１の層に第２のキャビティを形成するステップと、
前記半導体材料を露出させるように、前記第３のビアを用いて、前記第１の層に第３のキャビティを形成するステップと、
前記第１の層の前記第２のキャビティおよび前記第３のキャビティに抵抗材料を充填するステップと
をさらに含む、請求項１４に記載の方法。 - 前記トランジスタ用の前記第３の電極を形成するステップは、
少なくとも前記第１のビアおよび前記第３のビアを用いて、前記第１の層に第１のチャネルを形成するステップと、
前記第１の層の前記第１のチャネルに電極材料を充填するステップと、
前記第１の層の前記第１のチャネル内の前記電極材料に、前記第１のチャネルよりも幅狭の第２のチャネルを形成するステップと、
前記第２のチャネルに誘電性材料を充填するステップと
を含む、請求項１４に記載の方法。 - 前記トランジスタ用の前記第２の電極を形成するステップは、
前記第２のビアを用いて、前記スタックを通って論理回路の層に至るホールを形成するステップと、
前記ホールに電極材料を充填するステップと
を含む、請求項１４に記載の方法。 - 第１の層および第２の層を含むスタックを通って延びる導電性プラグと、
前記誘電性プラグを取り囲む、前記第１の層にある半導体材料と、
前記誘電性プラグを取り囲む、前記第２の層にあるゲート電極と、
前記半導体材料と前記ゲート電極との間の酸化物材料と
を含む、装置。 - 前記スタックを通って延びる導電性プラグと、
前記導電性プラグを取り囲む、前記第１の層にある抵抗材料と
をさらに含む、請求項２０に記載の装置。 - 前記導電性プラグを取り囲む前記抵抗材料は、前記誘電性プラグを取り囲む前記半導体材料に接触する、請求項２１に記載の装置。
- 前記スタックを通って延びる第２の誘電性プラグをさらに含み、
前記誘電性プラグを取り囲む前記第１の層の前記半導体材料は、前記半導体材料の第１のセグメントを含み、
前記導電性プラグを取り囲む前記抵抗材料は、前記第２の誘電性プラグを取り囲む前記半導体材料の第２のセグメントに接触する、請求項２１に記載の装置。 - 第１の層、第２の層、および第３の層を含むスタックの最上層を介して、第１の複数のビア、第２の複数のビア、および第３のビアを形成するステップと、
トランジスタ用の、前記第２の層にあるゲート電極を、前記第１の複数のビアを用いて形成するステップと、
前記トランジスタ用の、前記第１の層にある前記第２の電極を、前記第２の複数のビアを用いて形成するステップと、
前記トランジスタ用の、少なくとも前記第３の層を通って延びる第３の電極を、前記第３のビアを用いて形成するステップと
を含む、方法。 - 前記トランジスタ用の前記ゲート電極を形成するステップは、
前記第１の複数のビアを用いて、チャネルを前記第２の層に形成するステップと、
前記第２の層の前記チャネルと接触している絶縁材料を形成するステップと、
前記第２の層の前記チャネルに電極材料を充填するステップと、
前記第１の複数のビアを用いて、前記電極材料を通って延びる対応する複数のホールを形成するステップと
を含む、請求項２４に記載の方法。 - 前記スタックの前記最上層を介して第３の複数のビアを形成するステップと、
前記第３の複数のビアを用いて、前記第１の層、前記第２の層、および前記第３の層にまたがるキャビティを形成するステップであって、前記第１の層、前記第２の層、および前記第３の層にまたがる前記キャビティは、前記ゲート電極と共形の絶縁材料を露出させる、形成するステップと
をさらに含む、請求項２４に記載の方法。 - 前記第３の複数のビアを用いて、前記ゲート電極と接触する絶縁材料の一部を除去するステップと、
前記絶縁材料の前記一部を除去した後に、前記第３の複数のビアを用いて、前記ゲート電極と接触する酸化物材料を形成するステップと、
前記第１の層、前記第２の層、および前記第３の層にまたがる前記キャビティに、前記酸化物材料と接触する半導体材料を充填するステップと
をさらに含む、請求項２６に記載の方法。 - 前記半導体材料を通って論理回路の層に至るホールを形成するステップと、
前記トランジスタ用の第４の電極を形成するように前記ホールに電極材料を充填するステップと
をさらに含む、請求項２７に記載の方法。 - 前記半導体材料および前記第２の電極を露出させるように、前記第３のビアを用いて、前記第１の層にキャビティを形成するステップと、
前記第３のビアを用いて、前記第１の層の前記キャビティに、前記半導体材料および前記第２の電極に接触する抵抗材料を充填するステップと、
前記第３のビアを用いて、前記抵抗材料の一部を除去するステップと、
前記第３のビアを用いて、前記抵抗材料と接触する絶縁材料を形成するステップと、
前記第３のビアを用いて、前記第３の層に、前記半導体材料と接触する前記抵抗材料を形成するステップと
をさらに含む、請求項２７に記載の方法。 - 前記第１の層、前記第２の層、および前記第３の層にまたがる前記キャビティに、抵抗材料を充填するステップと、
前記第３の複数のビアのサブセットおよび前記第３のビアを用いて、前記第１の層、前記第２の層、および前記第３の層にまたがる第２のキャビティを形成するステップと、
前記第１の層、前記第２の層、および前記第３の層にまたがる前記第２のキャビティに半導体材料を充填するステップと
をさらに含む、請求項２６に記載の方法。 - 前記第３のビアを用いて、前記第１の層、前記第２の層、および前記第３の層を通るホールを形成するステップと、
前記第３のビアを用いて、前記半導体材料と接触する絶縁材料を前記第１の層および前記第２の層に形成するステップと、
前記第３のビアを用いて、キャビティを前記第３の層に形成するステップと、
前記第３の層の前記キャビティに前記抵抗材料を充填するステップと
をさらに含む、請求項３０に記載の方法。 - 前記トランジスタ用の前記第３の電極を形成するステップは、
前記第３のビアを用いて、前記スタックを通って論理回路の層に至るホールを形成するステップと、
前記ホールに電極材料を充填するステップと
を含む、請求項２４に記載の方法。 - 第１の層、第２の層、および第３の層を含むスタックを通って延びる導電性プラグと、
前記第２の層にあるゲート電極と、
前記第１の層にある第２の電極と
前記第１の層および前記第２の層にあり、前記第１の層において抵抗材料の第１のセグメントを介して前記第２の電極と結合し、前記第３の層において抵抗材料の第２のセグメントを介して前記導電性プラグと結合する半導体材料と
を含む、装置。 - 前記第１の層および前記第２の層における前記半導体材料は、前記第３の層まで延びる、請求項３３に記載の装置。
- 前記ゲート電極を通って延びる誘電性プラグをさらに含む、請求項３３に記載の装置。
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