JP2022173752A

JP2022173752A - 回路基板及び電子制御装置

Info

Publication number: JP2022173752A
Application number: JP2021079647A
Authority: JP
Inventors: 彰伸中村; Akinobu Nakamura
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2021-05-10
Filing date: 2021-05-10
Publication date: 2022-11-22

Abstract

【課題】シールドを用いることなく放射ノイズを低減することが可能な回路基板を提供する。【解決手段】回路基板は、第１面と、第１面の反対面である第２面とを有する。回路基板は、第１面から第２面に向かう方向である厚さ方向において積層配置されている複数の配線層と、複数の配線層のうちの厚さ方向において隣り合う２つの間に配置されている複数の絶縁層と、ソルダレジストとを備える。複数の配線層には、第１面に配置されている第１配線層と、厚さ方向において複数の絶縁層のうちの１つを介在させて第１配線層に隣り合っている第２配線層とが含まれている。第１配線層は、第１方向に延在している第１配線部及び第２配線部を有する。第１配線部及び第２配線部は、第１方向に交差している第２方向において互いに離間している。第１配線部を流れる電流は、第２配線部を流れる電流と逆方向に流れる。【選択図】図８

Description

本開示は、回路基板及び電子制御装置に関する。

例えば特開２００１－５３４８２号公報（特許文献１）には、電子機器が記載されている。特許文献１に記載の電子機器は、筐体と、カバーと、基板とを有している。特許文献１に記載の電子機器では、基板がカバーに覆われた状態で、筐体内に収納されている。これにより、特許文献１に記載の電子機器によると、基板から放出される電磁波がシールドされることになる。

特開２００１－５３４８２号公報

しかしながら、特許文献１に記載の電子機器では、振動による影響を抑制するため、シールドの強度を高めること及びシールドと筐体とを強固に接続することが必要になり、コスト上昇の原因となる。

本開示は、上記のような従来技術の問題点に鑑みてなされたものである。より具体的には、本開示は、シールドを用いることなく放射ノイズを低減することが可能な回路基板及び電子制御装置を提供するものである。

本開示の回路基板は、第１面と第１面の反対面である第２面とを有する。回路基板は、第１面から第２面に向かう方向である厚さ方向において積層配置されている複数の配線層と、複数の配線層のうちの厚さ方向において隣り合う２つの間に配置されている複数の絶縁層と、ソルダレジストとを備える。複数の配線層には、第１面に配置されている第１配線層と、厚さ方向において複数の絶縁層のうちの１つを介在させて第１配線層に隣り合っている第２配線層とが含まれている。第１配線層は、第１方向に延在している第１配線部及び第２配線部を有する。第１配線部及び第２配線部は、第１方向に交差している第２方向において互いに離間している。第１配線部を流れる電流は、第２配線部を流れる電流と逆方向に流れる。第１配線部は、第１配線部の第１方向における両端部で第２配線層に電気的に接続されている。第２配線部は、第２配線部の第１方向における両端部で第２配線層に電気的に接続されている。ソルダレジストは、第１面及び第２面のいずれか一方を被覆している。

本開示の電子制御装置は、第１回路基板と第２回路基板とを備える。第１回路基板は、上記の回路基板である。第１回路基板は、第２面が第２回路基板に対向するように配置されている。ソルダレジストは、第１面を被覆している。

本開示の回路基板及び電子制御装置によると、シールドを用いることなく放射ノイズを低減することが可能である。

電子制御装置１００のブロック図である。電子制御装置１００の構造上の配置を示す模式図である。回路基板１０の断面図である。回路基板１０の回路図である。電圧生成回路３０の動作を示すタイミングチャートである。第１状態において電圧生成回路３０を流れる電流を示す説明図である。第２状態において電圧生成回路３０を流れる電流を示す説明図である。回路基板１０の配線層１１ａにおける配線レイアウト及び部品レイアウトの概略図である。回路基板１０の配線層１１ｂにおける配線レイアウト及び部品レイアウトの概略図である。回路基板１０の配線層１１ｃにおける配線レイアウト及び部品レイアウトの概略図である。回路基板１０の配線層１１ｄにおける配線レイアウト及び部品レイアウトの概略図である。回路基板１０の配線層１１ｅにおける配線レイアウト及び部品レイアウトの概略図である。回路基板１０の配線層１１ｆにおける配線レイアウト及び部品レイアウトの概略図である。電子制御装置１００Ａの配線層１１ａにおける配線レイアウト及び部品レイアウトの概略図である。電子制御装置１００Ａの回路基板１０に周波数の低い電流が流れる場合に発生する磁界を示す模式図である。電子制御装置１００Ａの回路基板１０に周波数の高い電流が流れる場合の電流経路を示す模式図である。電子制御装置１００Ａの回路基板１０に周波数の高い電流が流れる場合に発生する磁界を示す模式図である。電子制御装置１００Ａの構造上の配置を示す模式図である。電子制御装置１００及び電子制御装置１００Ａの回路基板１０の第１面１０ａから２０ｍｍ上方での磁界強度を示すグラフである。電子制御装置１００Ｂが有する回路基板１０の断面図である。電子制御装置１００、電子制御装置１００Ａ及び電子制御装置１００Ｂの回路基板１０の第１面１０ａから２０ｍｍ上方での磁界強度を示すグラフである。電子制御装置１００Ｃが有する回路基板１０の配線層１１ａにおける配線レイアウト及び部品レイアウトの概略図である。電子制御装置１００、電子制御装置１００Ａ及び電子制御装置１００Ｃの回路基板１０の第１面１０ａから２０ｍｍ上方での磁界強度を示すグラフである。

本開示の実施の形態を、図面を参照しながら説明する。以下の図面では、同一又は相当する部分に同一の参照符号を付し、重複する説明は繰り返さないものとする。

実施の形態１．
実施の形態１に係る電子制御装置（「電子制御装置１００」とする）を説明する。

（電子制御装置１００の構成）
以下に、電子制御装置１００の構成を説明する。

図１は、電子制御装置１００のブロック図である。図１に示されるように、電子制御装置１００は、回路基板１０と、回路基板２０とを有している。回路基板１０には、電圧生成回路３０及び制御回路４０が実装されている。回路基板２０には、制御回路５０が実装されている。

回路基板１０及び回路基板２０は、ケーブル６１により電気的に接続されている。より具体的には、ケーブル６１により、制御回路４０と制御回路５０とが電気的に接続されている。回路基板１０は、ケーブル６２により外部電源２００に電気的に接続されている。より具体的には、ケーブル６２により、電圧生成回路３０と外部電源２００とが電気的に接続されている。外部電源２００は、例えば直流電源である。

回路基板２０は、ケーブル６３により電子制御装置３００に電気的に接続されている。電子制御装置３００は、電子制御装置１００とは別の電子制御装置である。より具体的には、ケーブル６３により、制御回路５０と電子制御装置３００とが電気的に接続されている。

電圧生成回路３０は、外部電源２００から所望の電圧を生成するスイッチング回路である。制御回路４０は、電圧生成回路３０からの出力電圧の制御を行う。制御回路４０は、電圧生成回路３０の電圧及び電流を検知する。制御回路４０は、電圧生成回路３０の電圧及び電流に異常が検知された場合に、例えば、電圧生成回路３０からの電圧の出力を停止する制御を行う。

制御回路５０は、ケーブル６１を介して制御回路４０と通信する。制御回路５０は、電圧生成回路３０の状態をモニタリングする。制御回路５０は、ケーブル６３を介して電子制御装置３００と通信する。

図２は、電子制御装置１００の構造上の配置を示す模式図である。図２に示されるように、電子制御装置１００は、筐体７０を有している。回路基板１０及び回路基板２０は、筐体７０内に収納されている。回路基板１０及び回路基板２０は、筐体７０に固定されている。回路基板１０及び回路基板２０は、筐体７０内に収納されている別の筐体に固定されていてもよい。筐体７０は、導電性の材料により形成されている。筐体７０は、例えばステンレス鋼又はアルミニウム合金により形成されている。

回路基板１０及び回路基板２０は、筐体７０内において、間隔を空けて対向配置されている。回路基板１０と回路基板２０との間の間隔は、例えば、数ｃｍ程度である。

回路基板１０は、第１面１０ａと第２面１０ｂとを有している。第１面１０ａは、回路基板２０側を向いている。第２面１０ｂは、第１面１０ａの反対面である。回路基板２０は、第１面２０ａと第２面２０ｂとを有している。第１面２０ａは、回路基板１０側を向いている。第２面２０ｂは、第１面２０ａの反対面である。

図３は、回路基板１０の断面図である。図３に示されるように、回路基板１０は、複数の配線層１１と、複数の絶縁層１２とを有している。複数の配線層１１は、第１面１０ａから第２面１０ｂに向かう方向（厚さ方向）において積層配置されている。複数の絶縁層１２の各々は、厚さ方向において隣り合う２つの配線層１１の間に配置されている。図３に示される例では、複数の配線層１１の数は６である。但し、複数の配線層１１の数は、６よりも少なくてもよい。複数の配線層１１の数は、６よりも多くてもよい。

配線層１１は、導電性の材料により形成されている。配線層１１は、例えば、銅により形成されている。絶縁層１２は、絶縁性の材料により形成されている。絶縁層１２は、例えば、ガラスエポキシ、紙エポキシ、複合基材エポキシ、ガラスコンポジット又はガラスポリイミドにより形成されている。

第１面１０ａ及び第２面１０ｂのいずれかは、ソルダレジスト１３により被覆されている。図３の例では、ソルダレジスト１３は、第２面１０ｂを被覆している。すなわち、ソルダレジスト１３は、回路基板２０に対向している回路基板１０の面の反対面を被覆していることが好ましい。ソルダレジスト１３は、絶縁性の材料により形成されている。ソルダレジスト１３は、ガラスエポキシ、紙エポキシ、複合基材エポキシ、ガラスコンポジット又はガラスポリイミドにより形成されている。ソルダレジスト１３は、第１面１０ａ及び第２面１０ｂのうちのケーブル６１及びケーブル６２が接続されていない面を被覆していてもよい。

図４は、回路基板１０の回路図である。図４に示されるように、回路基板１０は、端子３１ａ、端子３１ｂ、端子３１ｃ及び端子３１ｄと、コンデンサ３２ａ及びコンデンサ３２ｂと、トランジスタ３３ａ、トランジスタ３３ｂ、トランジスタ３３ｃ及びトランジスタ３３ｄと、トランス３４と、ダイオード３５ａ及びダイオード３５ｂと、インダクタ３６と、コンデンサ３７と、絶縁素子３８ａ及び絶縁素子３８ｂとを有している。

端子３１ａ及び端子３１ｂは、ケーブル６２により、外部電源２００に電気的に接続されている。なお、外部電源２００は交流電源である場合、端子３１ａ及び端子３１ｂとケーブル６２との間には、交流－直流変換回路が接続されていてもよい。コンデンサ３２ａ及びコンデンサ３２ｂは、端子３１ａと端子３１ｂとの間に直列接続されている。コンデンサ３２ａ及びコンデンサ３２ｂは、ノイズ除去用のコンデンサである。

トランジスタ３３ａ及びトランジスタ３３ｂは、端子３１ａと端子３１ｂとの間において、直列接続されている。トランジスタ３３ｃ及びトランジスタ３３ｄは、端子３１ａと端子３１ｂとの間において、直列接続されている。トランジスタ３３ａ、トランジスタ３３ｂ、トランジスタ３３ｃ及びトランジスタ３３ｄは、例えば、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。但し、トランジスタ３３ａ、トランジスタ３３ｂ、トランジスタ３３ｃ及びトランジスタ３３ｄは、ＩＧＢＴ（Insulated Gate Bipolar Transistor）であってもよい。トランジスタ３３ａ、トランジスタ３３ｂ、トランジスタ３３ｃ及びトランジスタ３３ｄは、例えば、シリコン基板を用いて形成されている。トランジスタ３３ａ、トランジスタ３３ｂ、トランジスタ３３ｃ及びトランジスタ３３ｄは、例えば、炭化珪素基板又は窒化ガリウム基板を用いて形成されていてもよい。

トランス３４は、第１入力端子と、第２入力端子とを有している。トランス３４の第１入力端子及び第２入力端子は、それぞれトランジスタ３３ａとトランジスタ３３ｂとの間及びトランジスタ３３ｃとトランジスタ３３ｄとの間に接続さている。トランス３４は、第１出力端子と、第２出力端子と、第３出力端とを有している。トランス３４の第１出力端子及び第２出力端子は、それぞれダイオード３５ａ及びダイオード３５ｂに接続されている。トランス３４の第３出力端子は、端子３１ｄに接続されている。

インダクタ３６は、一方端において、ダイオード３５ａ及びダイオード３５ｂに接続されている。インダクタ３６は、他方端において、端子３１ｃに接続されている。コンデンサ３７は、端子３１ｃ及び端子３１ｄに接続されている。絶縁素子３８ａは、トランジスタ３３ａ及びトランジスタ３３ｂのゲートに接続されている。絶縁素子３８ｂは、トランジスタ３３ｃ及びトランジスタ３３ｄのゲートに接続されている。

図４の例では、コンデンサ３２ａ及びコンデンサ３２ｂと、トランジスタ３３ａ、トランジスタ３３ｂ、トランジスタ３３ｃ及びトランジスタ３３ｄと、トランス３４と、ダイオード３５ａ及びダイオード３５ｂと、インダクタ３６と、コンデンサ３７とにより、フルブリッジ型の直流－直流変換回路として、電圧生成回路３０が構成されている。但し、電圧生成回路３０は、ハーフブリッジ型、フライバック型またはフォワード型のスイッチング電源回路であってもよい。

回路基板１０は、電圧検出回路４１と、ＣＰＵ４２と、端子４３とを有している。電圧検出回路４１及びＣＰＵ４２は、制御回路４０を構成している。

電圧検出回路４１は、端子３１ｃと端子３１ｄとの間の電圧を検出する。電圧検出回路４１は、検出した電圧を、ＣＰＵ４２に入力可能な電圧値に変換し、ＣＰＵ４２に入力する。ＣＰＵ４２は、絶縁素子３８ａが所定の電圧になるように制御する。これにより、トランジスタ３３ａ及びトランジスタ３３ｂの通電状態が制御される。ＣＰＵ４２は、絶縁素子３８ｂが所定の電圧になるように制御する。これにより、トランジスタ３３ｃ及びトランジスタ３３ｄの通電状態が制御される。

端子４３は、ケーブル６３に接続されている。これにより、ＣＰＵ４２が制御回路５０と通信することができる。制御回路５０は、ＣＰＵ４２との通信により、回路基板１０の状態をモニタリングすることができる。

図５は、電圧生成回路３０の動作を示すタイミングチャートである。図６は、第１状態において電圧生成回路３０を流れる電流を示す説明図である。図７は、第２状態において電圧生成回路３０を流れる電流を示す説明図である。図５に示されるように、時間ｔ_１から時間ｔ_２までの間を第１状態とし、時間ｔ_３から時間ｔ_４までの間を第２状態とする。図６中では、電流が点線矢印により示されている。

第１状態では、トランジスタ３３ａ及びトランジスタ３３ｄがオン状態とされ、トランジスタ３３ｂ及びトランジスタ３３ｃがオフ状態とされる。その結果、図６に示されるように、電圧生成回路３０の一次側では、電流が、端子３１ａから端子３１ｂに向かって、トランジスタ３３ａ、トランス３４及びトランジスタ３３ｄを流れる。また、電圧生成回路３０の二次側では、電流が、端子３１ｄから端子３１ｃに向かって、トランス３４、ダイオード３５ａ及びインダクタ３６を流れる。

第２状態では、トランジスタ３３ａ及びトランジスタ３３ｄがオフ状態とされ、トランジスタ３３ｂ及びトランジスタ３３ｃがオン状態とされる。その結果、図７に示されるように、電圧生成回路３０の一次側では、電流が、端子３１ａから端子３１ｂに向かって、トランジスタ３３ｃ、トランス３４及びトランジスタ３３ｂを流れる。また、電圧生成回路３０の二次側では、電流が、端子３１ｄから端子３１ｃに向かって、トランス３４、ダイオード３５ｂ及びインダクタ３６を流れる。

第１状態及び第２状態が交互に繰り返されることにより、インダクタ３６には、図５に示されるように、パルス状の電圧が出力される。このパルス状の電圧がコンデンサ３７で平滑化されることにより、端子３１ｃ及び端子３１ｄには、任意の直流電圧が生成されることになる。

回路基板１０が有する６つの配線層１１を、それぞれ、配線層１１ａ、配線層１１ｂ、配線層１１ｃ、配線層１１ｄ、配線層１１ｅ及び配線層１１ｆとする（図３参照）。配線層１１ａ、配線層１１ｂ、配線層１１ｃ、配線層１１ｄ、配線層１１ｅ及び配線層１１ｆは、第１面１０ａ側から第２面１０ｂ側に向かってこの順で配置されている。すなわち、第１面１０ａにある配線層１１が配線層１１ａであり、第２面１０ｂにある配線層１１が配線層１１ｆである。

図８は、回路基板１０の配線層１１ａにおける配線レイアウト及び部品レイアウトの概略図である。図８に示されるように、配線層１１ａは、第１配線部１１ａａと、第２配線部１１ａｂと、第３配線部１１ａｃと、第４配線部１１ａｄとを有している。

第１配線部１１ａａ及び第２配線部１１ａｂは、第１方向ＤＲ１に延在している。第１配線部１１ａａ及び第２配線部１１ａｂは、第２方向ＤＲ２において、互いに離間している。第２方向ＤＲ２は、第１方向ＤＲ１に交差（好ましくは、直交）している。

第１配線部１１ａａの第１方向ＤＲ１における一方端部及び第２配線部１１ａｂの第１方向ＤＲ１における一方端部は、トランス３４に接続されている。第１配線部１１ａａの第１方向ＤＲ１における他方端部は、第３配線部１１ａｃに接続されている。第３配線部１１ａｃは、トランジスタ３３ａ及びトランジスタ３３ｃに接続されている。第４配線部１１ａｄは、トランジスタ３３ｂ及びトランジスタ３３ｃに接続されている。

図９は、回路基板１０の配線層１１ｂにおける配線レイアウト及び部品レイアウトの概略図である。図９に示されるように、配線層１１ｂは、第１配線部１１ｂａと、第２配線部１１ｂｂと、第３配線部１１ｂｃと、第４配線部１１ｂｄを有している。

第１配線部１１ｂａ及び第２配線部１１ｂｂは、第１方向ＤＲ１に延在している。第１配線部１１ｂａ及び第２配線部１１ｂｂは、第２方向ＤＲ２において、互いに離間している。第１配線部１１ｂａの第１方向ＤＲ１における一方端部及び第２配線部１１ｂｂの第１方向ＤＲ１における一方端部は、トランス３４に接続されている。第１配線部１１ｂａの第１方向ＤＲ１における他方端部は、第３配線部１１ｂｃに接続されている。第３配線部１１ｂｃは、トランジスタ３３ａ及びトランジスタ３３ｃに接続されている。第４配線部１１ｂｄは、トランジスタ３３ｂ及びトランジスタ３３ｃに接続されている。

厚さ方向に沿って見た平面視において、第１配線部１１ｂａ、第２配線部１１ｂｂ、第３配線部１１ｂｃ及び第４配線部１１ｂｄは、それぞれ、第１配線部１１ａａ、第２配線部１１ａｂ、第３配線部１１ａｃ及び第４配線部１１ａｄに重なっている。すなわち、配線層１１ａ及び配線層１１ｂは、互いに同一のレイアウトになっている。

図１０は、回路基板１０の配線層１１ｃにおける配線レイアウト及び部品レイアウトの概略図である。図１０に示されるように、配線層１１ｃは、第１配線部１１ｃａと、第２配線部１１ｃｂと、第４配線部１１ｃｄと、第５配線部１１ｃｅとを有している。

第１配線部１１ｃａ及び第２配線部１１ｃｂは、第１方向ＤＲ１に延在している。第１配線部１１ｃａ及び第２配線部１１ｃｂは、第２方向ＤＲ２において、互いに離間している。第１配線部１１ｃａの第１方向ＤＲ１における一方端部及び第２配線部１１ｃｂの第１方向ＤＲ１における一方端部は、トランス３４に接続されている。第４配線部１１ｃｄは、トランジスタ３３ｂ及びトランジスタ３３ｃに接続されている。第５配線部１１ｃｅは、第２配線部１１ｃｂの第１方向ＤＲ１における他方端部と第５配線部１１ｃｅとを接続している。

厚さ方向に沿って見た平面視において、第１配線部１１ｃａ、第２配線部１１ｃｂ及び第４配線部１１ｂｄは、それぞれ、第１配線部１１ａａ、第２配線部１１ａｂ及び第４配線部１１ａｄに重なっている。

図１１は、回路基板１０の配線層１１ｄにおける配線レイアウト及び部品レイアウトの概略図である。図１１に示されるように、配線層１１ｄは、第１配線部１１ｄａと、第２配線部１１ｄｂと、第４配線部１１ｄｄと、第５配線部１１ｄｅとを有している。

第１配線部１１ｄａ及び第２配線部１１ｄｂは、第１方向ＤＲ１に延在している。第１配線部１１ｄａ及び第２配線部１１ｄｂは、第２方向ＤＲ２において、互いに離間している。第１配線部１１ｄａの第１方向ＤＲ１における一方端部及び第２配線部１１ｄｂの第１方向ＤＲ１における一方端部は、トランス３４に接続されている。第４配線部１１ｄｄは、トランジスタ３３ｂ及びトランジスタ３３ｃに接続されている。第５配線部１１ｄｅは、第２配線部１１ｄｂの第１方向ＤＲ１における他方端部と第５配線部１１ｄｅとを接続している。

厚さ方向に沿って見た平面視において、第１配線部１１ｄａ、第２配線部１１ｄｂ及び第４配線部１１ｂｄは、それぞれ、第１配線部１１ｃａ、第２配線部１１ｃｂ及び第４配線部１１ｃｄに重なっている。すなわち、配線層１１ｃ及び配線層１１ｄは、互いに同一のレイアウトになっている。

図１２は、回路基板１０の配線層１１ｅにおける配線レイアウト及び部品レイアウトの概略図である。図１２に示されるように、配線層１１ｅは、第１配線部１１ｅａと、第２配線部１１ｅｂと、第６配線部１１ｅｆと、第７配線部１１ｅｇと、第８配線部１１ｅｈと、第９配線部１１ｅｉとを有している。

第１配線部１１ａａ～第１配線部１１ｆａを流れる電流は、第２配線部１１ａｂ～第２配線部１１ｆｂを流れる電流と逆方向に流れる。

第１配線部１１ｅａ及び第２配線部１１ｅｂは、第１方向ＤＲ１に延在している。第１配線部１１ｄａ及び第２配線部１１ｄｂは、第２方向ＤＲ２において、互いに離間している。第６配線部１１ｅｆは、トランジスタ３３ａ、トランジスタ３３ｃ及び端子３１ａを接続している。第７配線部１１ｅｇは、トランジスタ３３ｂ、トランジスタ３３ｄ及び端子３１ｂを接続している。

第８配線部１１ｅｈは、トランジスタ３３ａのゲート及び絶縁素子３８ａを接続している。第９配線部１１ｅｉは、トランジスタ３３ｂのゲート及び絶縁素子３８ａを接続している。厚さ方向に沿って見た平面視において、第１配線部１１ｅａ及び第２配線部１１ｅｂは、それぞれ、第１配線部１１ａａ及び第２配線部１１ａｂに重なっている。

図１３は、回路基板１０の配線層１１ｆにおける配線レイアウト及び部品レイアウトの概略図である。図１３に示されるように、配線層１１ｆは、第１配線部１１ｆａと、第２配線部１１ｆｂと、第６配線部１１ｆｆと、第７配線部１１ｆｇと、第８配線部１１ｆｈと、第９配線部１１ｆｉとを有している。

第１配線部１１ｆａ及び第２配線部１１ｆｂは、第１方向ＤＲ１に延在している。第１配線部１１ｄａ及び第２配線部１１ｄｂは、第２方向ＤＲ２において、互いに離間している。第６配線部１１ｆｆは、トランジスタ３３ａ、トランジスタ３３ｃ及び端子３１ａを接続している。第７配線部１１ｆｇは、トランジスタ３３ｂ、トランジスタ３３ｄ及び端子３１ｂを接続している。

第８配線部１１ｆｈは、トランジスタ３３ｃのゲート及び絶縁素子３８ｂを接続している。第９配線部１１ｆｉは、トランジスタ３３ｄのゲート及び絶縁素子３８ｂを接続している。厚さ方向に沿って見た平面視において、第１配線部１１ｆａ及び第２配線部１１ｆｂは、それぞれ、第１配線部１１ａａ及び第２配線部１１ａｂに重なっている。

図８～図１３に示されるように、第１配線部１１ａａ～第１配線部１１ｆａの第１方向ＤＲ１における両端部は、互いに電気的に接続されている。より具体的には、第１配線部１１ａａ～第１配線部１１ｆａの第１方向ＤＲ１における一方端部は、第２方向ＤＲ２に沿って並んでいる複数のビアホール１１ｇにより、電気的に接続されている。また、第１配線部１１ａａ～第１配線部１１ｆａの第１方向ＤＲ１における他方端部は、第２方向ＤＲ２に沿って並んでいる複数のビアホール１１ｈにより電気的に接続されている。

第２配線部１１ａｂ～第２配線部１１ｆｂの第１方向ＤＲ１における両端部は、互いに電気的に接続されている。より具体的には、第２配線部１１ａｂ～第２配線部１１ｆｂの第１方向ＤＲ１における一方端部は、第２方向ＤＲ２に沿って並んでいる複数のビアホール１１ｉにより電気的に接続されている。第２配線部１１ａｂ～第２配線部１１ｆｂの第１方向ＤＲ１における他方端部は、第２方向ＤＲ２に沿って並んでいる複数のビアホール１１ｊにより電気的に接続されている。

第４配線部１１ａｄ～第４配線部１１ｄｄは、互いに電気的に接続されている。より具体的には、第４配線部１１ａｄ～第４配線部１１ｄｄは、格子状に並んでいる複数のビアホール１１ｋにより電気的に接続されている。

（電子制御装置１００の効果）
以下に、電子制御装置１００の効果を、比較例に係る電子制御装置（「電子制御装置１００Ａ」とする）と対比しながら説明する。

図１４は、電子制御装置１００Ａの配線層１１ａにおける配線レイアウト及び部品レイアウトの概略図である。図１４に示されるように、電子制御装置１００Ａでは、第１配線部１１ａａ～第１配線部１１ｆａが複数のビアホール１１ｌにより互いに電気的に接続されており、第２配線部１１ａｂ～第２配線部１１ｆｂが複数のビアホール１１ｍにより電気的に接続されている。

複数のビアホール１１ｌは、第１配線部１１ａａ～第１配線部１１ｆａの全体にわたって格子状に並んでいる。複数のビアホール１１ｍは、第２配線部１１ａｂ～第２配線部１１ｆｂの全体にわたって格子状に並んでいる。これらの点に関して、電子制御装置１００Ａの構成は、電子制御装置１００の構成と異なっている。

図１５は、電子制御装置１００Ａの回路基板１０に周波数の低い電流が流れる場合に発生する磁界を示す模式図である。図１５中では、磁界が点線矢印で示されている。周波数の低い電流（例えば、周波数が数ＫＨｚの電流）は、第１配線部１１ａａ～第１配線部１１ｆａ、トランス３４及び第２配線部１１ａｂ～第２配線部１１ｆｂにより構成される電流経路の全体を流れる。その結果、図１５に示されるように、第１配線部１１ａａ～第１配線部１１ｆａを中心とする磁界及び第２配線部１１ａｂ～第２配線部１１ｆｂを中心とする磁界が発生する。

第１配線部１１ａａ～第１配線部１１ｆａを中心とする磁界の方向は、第２配線部１１ａｂ～第２配線部１１ｆｂを中心とする磁界の方向と逆である。そのため、第１配線部１１ａａ～第１配線部１１ｆａを中心とする磁界及び第２配線部１１ａｂ～第２配線部１１ｆｂを中心とする磁界は、相互に打ち消し合う。

図１６は、電子制御装置１００Ａの回路基板１０に周波数の高い電流が流れる場合の電流経路を示す模式図である。図１７は、電子制御装置１００Ａの回路基板１０に周波数の高い電流が流れる場合に発生する磁界を示す模式図である。図１７中では、磁界が点線矢印で示されている。図１６に示されるように、周波数の高い電流（例えば、周波数が数ＭＨｚの電流）は、電流経路長が最短となるように、第１配線部１１ａａ～第１配線部１１ｆａ、トランス３４及び第２配線部１１ａｂ～第２配線部１１ｆｂにより構成される電流経路の内側を流れる。

その結果、第１配線部１１ａａ～第１配線部１１ｆａ、トランス３４及び第２配線部１１ａｂ～第２配線部１１ｆｂを流れる電流により電流ループが形成され、図１７に示されるように、厚さ方向に沿って強い磁界が発生する。

図１８は、電子制御装置１００Ａの構造上の配置を示す模式図である。電子制御装置１００Ａでは、厚さ方向に沿う強い磁界が回路基板１０に発生するため、図１８に示されるように、回路基板１０と回路基板２０との間にシールド８０を配置せざるを得ない。そのため、電子制御装置１００Ａでは、製造コストが上昇してしまう。

他方で、電子制御装置１００では、第１配線部１１ａａ～第１配線部１１ｆａの第１方向ＤＲ１における両端部のみが互いに電気的に接続されている結果、周波数が高い場合であっても、第１配線部１１ａａ～第１配線部１１ｆａの第２方向ＤＲ２における中央部及び第２配線部１１ａｂ～第２配線部１１ｆｂの第２方向ＤＲ２における中央部を流れる電流量が増加する。

そのため、電子制御装置１００では、第１配線部１１ａａ～第１配線部１１ｆａ、トランス３４及び第２配線部１１ａｂ～第２配線部１１ｆｂを流れる電流により電流ループが形成されがたく、厚さ方向に沿って強い磁界が発生することが抑制される。

図１９は、電子制御装置１００及び電子制御装置１００Ａの回路基板１０の第１面１０ａから２０ｍｍ上方での磁界強度を示すグラフである。電子制御装置１００の回路基板１０に発生している磁界の強度は、図１９に示されるように、電子制御装置１００Ａの回路基板１０に発生している磁界の強度よりも著しく弱い。このように、電子制御装置１００によると、シールドを用いることなく放射ノイズを低減することが可能である。

実施の形態２．
実施の形態２に係る電子制御装置（「電子制御装置１００Ｂ」とする）を説明する。ここでは、電子制御装置１００と異なる点を主に説明し、重複する説明は繰り返さないものとする。

図２０は、電子制御装置１００Ｂが有する回路基板１０の断面図である。図２０に示されるように、電子制御装置１００Ｂでは、ソルダレジスト１３が、第１面１０ａを被覆している。この点を除き、電子制御装置１００Ｂの構成は、電子制御装置１００の構成と共通している。

図２１は、電子制御装置１００、電子制御装置１００Ａ及び電子制御装置１００Ｂの回路基板１０の第１面１０ａから２０ｍｍ上方での磁界強度を示すグラフである。図２１に示されるように、電子制御装置１００Ｂでは、電子制御装置１００と同様に、回路基板１０に発生している磁界の強度が弱められている。このように、ソルダレジスト１３が第１面１０ａ及び第２面１０ｂのいずれを被覆していても、シールドを用いることなく放射ノイズを低減することが可能である。

実施の形態３．
実施の形態３に係る電子制御装置（「電子制御装置１００Ｃ」とする）を説明する。ここでは、電子制御装置１００と異なる点を主に説明し、重複する説明は繰り返さないものとする。

図２２は、電子制御装置１００Ｃが有する回路基板１０の配線層１１ａにおける配線レイアウト及び部品レイアウトの概略図である。図２２に示されるように、第１配線部１１ａａ～第１配線部１１ｆａは、第１方向ＤＲ１における両端部の間において、複数のビアホール１１ｎにより電気的に接続されている。複数のビアホール１１ｎは、第１方向ＤＲ１に沿って列をなすように並んでいる。

第２配線部１１ａｂ～第２配線部１１ｆｂは、第１方向ＤＲ１における両端部の間において、複数のビアホール１１ｏにより電気的に接続されている。複数のビアホール１１ｏは、第１方向ＤＲ１に沿って列をなすように並んでいる。

第１方向ＤＲ１に沿って並んでいる複数のビアホール１１ｎの列と第２方向ＤＲ２における第１配線部１１ａａの端との距離（距離Ｌ１）は、第２方向ＤＲ２における第１配線部１１ａａの幅（幅Ｗ１）の１／１０以上９／１０以下であることが好ましい。第１方向ＤＲ１に沿って並んでいる複数のビアホール１１ｏの列と第２方向ＤＲ２における第２配線部１１ａｂの端との距離（距離Ｌ２）は、第２方向ＤＲ２における第２配線部１１ａｂの幅（幅Ｗ２）の１／１０以上９／１０以下であることが好ましい。これらの点を除き、電子制御装置１００Ｃの構成は、電子制御装置１００の構成と共通している。

図２３は、電子制御装置１００、電子制御装置１００Ａ及び電子制御装置１００Ｃの回路基板１０の第１面１０ａから２０ｍｍ上方での磁界強度を示すグラフである。図２２に示されるように、電子制御装置１００Ｂでは、電子制御装置１００と同様に、回路基板１０に発生している磁界の強度が弱められている。このように、ビアホール１１ｎ及びビアホール１１ｏをさらに設けたとしても、シールドを用いることなく放射ノイズを低減することが可能である。

今回開示された実施の形態は全ての点で例示であり、制限的なものではないと考えられるべきである。本開示の基本的な範囲は、上記の実施の形態ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内での全ての変更が含まれることが意図される。

１０回路基板、１０ａ第１面、１０ｂ第２面、１１配線層、１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ，１１ｆ配線層、１１ａａ，１１ｂａ，１１ｃａ，１１ｄａ，１１ｅａ，１１ｆａ第１配線部、１１ａｂ，１１ｂｂ，１１ｃｂ，１１ｄｂ，１１ｅｂ，１１ｆｂ第２配線部、１１ａｃ，１１ｂｃ第３配線部、１１ａｄ，１１ｂｄ，１１ｃｄ，１１ｄｄ第４配線部、１１ｃｅ，１１ｄｅ第５配線部、１１ｅｆ，１１ｆｆ第６配線部、１１ｅｇ，１１ｆｇ第７配線部、１１ｅｈ，１１ｆｈ第８配線部、１１ｅｉ，１１ｆｉ第９配線部、１１ｇ，１１ｈ，１１ｉ，１１ｊ，１１ｋ，１１ｌ，１１ｍ，１１ｎ，１１ｏビアホール、１２絶縁層、１３ソルダレジスト、２０回路基板、２０ａ第１面、２０ｂ第２面、３０電圧生成回路、３１ａ，３１ｂ，３１ｃ，３１ｄ端子、３２ａ，３２ｂコンデンサ、３３ａ，３３ｂ，３３ｃ，３３ｄトランジスタ、３４トランス、３５ａ，３５ｂダイオード、３６インダクタ、３７コンデンサ、３８ａ，３８ｂ絶縁素子、４０制御回路、４１電圧検出回路、４２ＣＰＵ、４３端子、５０制御回路、６１，６２，６３ケーブル、７０筐体、８０シールド、１００，１００Ａ，１００Ｂ，１００Ｃ，３００電子制御装置、２００外部電源、ＤＲ１第１方向、ＤＲ２第２方向、Ｌ１，Ｌ２距離、Ｗ１幅、Ｗ２幅、ｔ_１，ｔ_２，ｔ_３，ｔ_４時間。

Claims

第１面と、前記第１面の反対面である第２面とを有する回路基板であって、
前記第１面から前記第２面に向かう方向である厚さ方向において積層配置されている複数の配線層と、
前記複数の配線層のうちの前記厚さ方向において隣り合う２つの間に配置されている複数の絶縁層と、
ソルダレジストとを備え、
前記複数の配線層には、前記第１面に配置されている第１配線層と、前記厚さ方向において前記複数の絶縁層のうちの１つを介在させて前記第１配線層に隣り合っている第２配線層とが含まれており、
前記第１配線層は、第１方向に延在している第１配線部及び第２配線部を有し、
前記第１配線部及び前記第２配線部は、前記第１方向に交差している第２方向において互いに離間しており、
前記第１配線部を流れる電流は、前記第２配線部を流れる電流と逆方向に流れ、
前記第１配線部は、前記第１配線部の前記第１方向における両端部で前記第２配線層に電気的に接続されており、
前記第２配線部は、前記第２配線部の前記第１方向における両端部で前記第２配線層に電気的に接続されており、
前記ソルダレジストは、前記第１面及び前記第２面のいずれか一方を被覆している、回路基板。
前記第１配線部の前記第１方向における一方端部は、前記第２方向に沿って並んでいる複数の第１ビアホールにより前記第２配線層に電気的に接続されており、
前記第１配線部の前記第１方向における他方端部は、前記第２方向に沿って並んでいる複数の第２ビアホールにより前記第２配線層に電気的に接続されており、
前記第２配線部の前記第１方向における一方端部は、前記第２方向に沿って並んでいる複数の第３ビアホールにより前記第２配線層に電気的に接続されており、
前記第２配線部の前記第１方向における他方端部は、前記第２方向に沿って並んでいる複数の第４ビアホールにより前記第２配線層に電気的に接続されている、請求項１に記載の回路基板。
前記第１配線部は、前記第１方向における前記第１配線部の両端部の間において前記第１方向に沿って並んでいる複数の第５ビアホールにより前記第２配線層に電気的に接続されており、
前記第２配線部は、前記第１方向における前記第２配線部の両端部の間において前記第１方向に沿って並んでいる複数の第６ビアホールにより前記第２配線層に電気的に接続されている、請求項１又は請求項２に記載の回路基板。
前記複数の第５ビアホールと前記第２方向における前記第１配線部の端との距離は、前記第２方向における前記第１配線部の幅の１／１０以上９／１０以下であり、
前記複数の第６ビアホールと前記第２方向における前記第２配線部の端との距離は、前記第２方向における前記第１配線部の幅の１／１０以上９／１０以下である、請求項３に記載の回路基板。
請求項１～請求項４のいずれか１項に記載の前記回路基板である第１回路基板と、
第２回路基板とを備え、
前記第１回路基板は、前記第１面が前記第２回路基板に対向するように配置され、
前記ソルダレジストは、前記第２面を被覆している、電子制御装置。