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JP2022034947A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

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JP2022034947A
JP2022034947A JP2020138900A JP2020138900A JP2022034947A JP 2022034947 A JP2022034947 A JP 2022034947A JP 2020138900 A JP2020138900 A JP 2020138900A JP 2020138900 A JP2020138900 A JP 2020138900A JP 2022034947 A JP2022034947 A JP 2022034947A
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JP
Japan
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resin layer
solder resist
chip
semiconductor chip
wiring board
Prior art date
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Pending
Application number
JP2020138900A
Other languages
English (en)
Inventor
恵治 岡田
Yoshiharu Okada
雅敏 川戸
Masatoshi Kawato
恵一 丹羽
Keiichi Niwa
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
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Priority to TW110104676A priority patent/TWI771901B/zh
Priority to US17/178,434 priority patent/US11837569B2/en
Priority to CN202110194352.5A priority patent/CN114078805A/zh
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    • H01L2225/06575—Auxiliary carrier between devices, the carrier having no electrical connection structure
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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Abstract

Figure 2022034947000001
【課題】積層された複数の半導体チップ間の樹脂のブリードおよび退けを抑制することができる半導体装置およびその製造方法を提供する。
【解決手段】本実施形態による半導体装置は、第１面上に設けられた複数の電極と、第１面上において複数の電極の周囲に設けられた第１樹脂層と、第１樹脂層上に設けられた第２樹脂層とを含む配線基板を備える。第１半導体チップは、複数の電極のうち第１電極に接続されている。第２半導体チップは、第１半導体チップ上方に設けられ該第１半導体チップよりも大きく、複数の電極のうち第２電極に金属ワイヤを介して接続されている。第３樹脂層は、第１半導体チップと第２半導体チップとの間並びに第２樹脂層と第２半導体チップとの間に設けられ、第１半導体チップを被覆する。
【選択図】図１

Description

本実施形態は半導体装置およびその製造方法に関する。
複数の半導体チップを配線基板上に積層してパッケージ化されたＳｉＰ（System in Package）が開発されている。複数の半導体チップを積層する際に、下段の半導体チップ上に他の半導体チップを、ＤＡＦ（Die Attachment Film）を介して接着する。このとき、ＤＡＦは溶融され、下段の半導体チップと上段の半導体チップとの間を埋め込む。
しかし、溶融したＤＡＦが半導体チップの端からブリードしたり、退けたりすることがある。ＤＡＦのブリードは、半導体チップに隣接するパッドにおいてワイヤボンディングの接続不良を引き起こすおそれがある。また、ＤＡＦのブリードや退けは、上段の半導体チップの傾斜、反りあるいは割れ等の原因となり、信頼性の低下に繋がる。
特開２０１２－０１５１４２号公報 特開２０１４－０３６１８３号公報 特開２０１２－１５６３８９号公報
積層された複数の半導体チップ間の樹脂のブリードおよび退けを抑制することができる半導体装置およびその製造方法を提供する。
本実施形態による半導体装置は、第１面上に設けられた複数の電極と、第１面上において複数の電極の周囲に設けられた第１樹脂層と、第１樹脂層上に設けられた第２樹脂層とを含む配線基板を備える。第１半導体チップは、複数の電極のうち第１電極に接続されている。第２半導体チップは、第１半導体チップ上方に設けられ該第１半導体チップよりも大きく、複数の電極のうち第２電極に金属ワイヤを介して接続されている。第３樹脂層は、第１半導体チップと第２半導体チップとの間並びに第２樹脂層と第２半導体チップとの間に設けられ、第１半導体チップを被覆する。
第１実施形態による半導体装置の構成例を示す断面図。 第１実施形態による半導体装置の構成の一例を示す該略平面図。 配線基板上に実装される半導体素子の構成例を示す断面図。 第１実施形態による半導体装置の製造方法の一例を示す断面図。 図４に続く、半導体装置の製造方法の一例を示す断面図。 図５に続く、半導体装置の製造方法の一例を示す断面図。 図６に続く、半導体装置の製造方法の一例を示す断面図。 第２実施形態による半導体装置の構成例を示す断面図。 第３実施形態による半導体装置の構成例を示す断面図。 第４実施形態による半導体装置の構成例を示す平面図。 第５実施形態による半導体装置の構成例を示す平面図。 第６実施形態による半導体装置の構成例を示す断面図。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、配線基板の上下方向は、半導体チップが設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１は、第１実施形態による半導体装置１の構成例を示す断面図である。本実施形態による半導体装置１は、例えば、ＮＡＮＤ型フラッシュメモリである。半導体装置１は、配線基板１０と、樹脂層（ＮＣＰ（Non-Conductive Paste））２０と、コントローラチップ３０と、樹脂層（ＤＡＦ（Die Attach Film））４０と、ＮＡＮＤ型メモリチップ（以下、メモリチップ）５０と、接着層６０と、金属ワイヤ７０と、封止樹脂８０と、金属バンプ９０とを備えている。尚、本実施形態は、ＮＡＮＤ型フラッシュメモリに限定されず、積層された複数の半導体チップを含む半導体パッケージ全般に適用可能である。
配線基板１０は、絶縁基板１１と、配線１２と、ビア１３と、電極１４、１５と、ソルダレジストＳＲ１、ＳＲ２とを備えている。絶縁基板１１には、例えば、ガラスエポキシ樹脂等の絶縁材料が用いられている。配線１２は、絶縁基板１１の表面、裏面または内部に設けられており、電極１４、１５に電気的に接続されている。ビア１３は、絶縁基板１１内を貫通するように設けられており、配線１２間を電気的に接続する。
電極１４、１５は、配線基板１０の表面Ｆ１上に設けられている。第１電極としての電極１４は、配線基板１０の表面Ｆ１において、コントローラチップ３０の金属バンプ３１と接続されている。第２電極としての電極１５は、配線基板１０の表面Ｆ１において、メモリチップ５０のパッド５１に金属ワイヤ７０を介して接続されている。配線１２、電極１４、１５には、例えば、銅等の低抵抗金属が用いられる。図示しないが、配線基板１０の裏面Ｆ２側に、ニッケル、はんだ等を用いて金属バンプが設けられていてもよい。金属バンプは、配線１２を介して電極１４、１５に電気的に接続される。尚、配線１２および絶縁基板１１は、３層以上の多層配線構造であってもよい。
第１樹脂層としてのソルダレジストＳＲ１は、配線基板１０の表面Ｆ１上において電極１４、１５の周囲に設けられている。ソルダレジストＳＲ１は、電極１４、１５以外の表面Ｆ１および裏面Ｆ２の全体に設けられていてよい。また、ソルダレジストＳＲ１は、電極１４、１５の一部を被覆してもよいが、金属バンプ３１または金属ワイヤ７０の接続領域に設けられておらず、金属バンプ３１または金属ワイヤ７０の接続領域を露出させている。また、ソルダレジストＳＲ１は、裏面Ｆ２上において配線１２の一部の接続領域を露出させている。この露出された配線１２の接続領域には、金属バンプ９０が設けられている。尚、本実施形態において、ソルダレジストＳＲ１は、あくまでも第１樹脂層の一例であり、第１樹脂層はこれに限定されない。
第２樹脂層としてのソルダレジストＳＲ２は、ソルダレジストＳＲ１上に設けられており、配線基板１０の表面Ｆ１の上方から見た平面視においてコントローラチップ３０の周囲にコントローラチップ３０を囲むように設けられている。ソルダレジストＳＲ２は、上記平面視において、ソルダレジストＳＲ１の内側に設けられており、ソルダレジストＳＲ１、ＳＲ２は、２段に積層されている。従って、ソルダレジストＳＲ２の端部には、ソルダレジストＳＲ１、ＳＲ２の段差ＳＴがある。ソルダレジストＳＲ１、ＳＲ２は、同一の材料であってもよく、互いに異なる材料であってもよい。また、ソルダレジストＳＲ２の高さは、コントローラチップ３０の上面よりも低くてもよいが、それと同じか、高くても構わない。尚、本実施形態では、二段のソルダレジストＳＲ１、ＳＲ２が設けられているが、三段以上のソルダレジストが設けられて入れもよい。また、本実施形態において、ソルダレジストＳＲ２は、あくまでも第２樹脂層の一例であり、第２樹脂層はこれに限定されない。
第１半導体チップとしてのコントローラチップ３０は、配線基板１０に対向する面に、金属バンプ３１が設けられている。金属バンプ３１は、配線基板１０の電極１４に接続されている。コントローラチップ３０は、配線基板１０上にフリップチップ接続されている。コントローラチップ３０の基板(図示せず)は、薄化されており、金属バンプ３１の設けられた面に図示しない半導体素子を有する。半導体素子は、金属バンプ３１を介して配線基板１０の配線１２に電気的に接続される。
樹脂層（ＮＣＰ）２０は、配線基板１０とコントローラチップ３０との間に充填されており、電極１４と金属バンプ３１との接続部分を被覆し保護している。また、樹脂層２０は、コントローラチップ３０とソルダレジストＳＲ１、ＳＲ２、樹脂層４０との間にも充填されており、コントローラチップ３０を保護している。樹脂層２０は、ソルダレジストＳＲ１、ＳＲ２の内壁面に接触している。さらに、樹脂層２０は、ソルダレジストＳＲ２の上面にまで達していてもよい。樹脂層２０は、非導電性の樹脂材料（ＮＣＰ）であり、例えば、エポキシ樹脂、アクリル樹脂、シリカ等を混合したペーストでよい。
樹脂層４０は、コントローラチップ３０とメモリチップ５０との間、並びに、ソルダレジストＳＲ２とメモリチップ５０との間に設けられ、コントローラチップ３０を被覆している。樹脂層４０には、例えば、ダイアタッチフィルム等の絶縁性樹脂が用いられる。
ソルダレジストＳＲ２の厚みを厚くして、ソルダレジストＳＲ２の上面を高くすればソルダレジストＳＲ２の上面の高さは、コントローラチップ３０の上面と同じか、それより高くても構わない。
第２半導体チップとしてのメモリチップ５０は、コントローラチップ３０の上方に設けられる。メモリチップ５０は、樹脂層（接着層）４０によってコントローラチップ３０およびソルダレジストＳＲ２上に接着されている。メモリチップ５０は、例えば、複数のメモリセルが３次元配置された立体型メモリセルアレイを表面に有する。メモリチップ５０の裏面には予め樹脂層４０が貼付されており、ダイアタッチメント工程において、メモリチップ５０は配線基板１０へ押圧され加熱される。これにより、樹脂層４０がコントローラチップ３０および樹脂層２０を埋込み、メモリチップ５０がコントローラチップ３０上に接着される。メモリチップ５０は、表面Ｆ１の上方から見た平面視において、コントローラチップ３０よりも大きい。従って、メモリチップ５０の裏面に貼付される樹脂層４０も、コントローラチップ３０よりも大きく、ダイアタッチメント工程においてコントローラチップ３０の表面全体を被覆することができる。
複数のメモリチップ５０がコントローラチップ３０上に積層されてもよい。図１では、４つのメモリチップ５０が積層されているが、メモリチップ５０の積層数は、特に限定しない。複数のメモリチップ５０の裏面には、予め接着層６０が貼付されている。メモリチップ５０を下段のメモリチップ５０上に積層し、接着層６０によって両者を互いに接着する。
金属ワイヤ７０は、メモリチップ５０のパッド５１と配線基板１０の電極１５のいずれかとの間を電気的に接続する。これにより、メモリチップ５０の半導体素子は、金属ワイヤ７０を介して配線基板１０の配線１２に接続される。封止樹脂８０は、コントローラチップ３０、メモリチップ５０、金属ワイヤ７０等の配線基板１０上の構造全体を被覆し保護する。
金属バンプ９０は、裏面Ｆ２において、配線１２の一部に電気的に接続されている。金属バンプ９０には、例えば、はんだ等の低抵抗金属が用いられる。
図２は、第１実施形態による半導体装置１の構成の一例を示す該略平面図である。図２は、配線基板１０の表面Ｆ１の上方から見たソルダレジストＳＲ１、ＳＲ２、コントローラチップ３０、メモリチップ５０等の平面レイアウトを示す。
ソルダレジストＳＲ１は、配線基板１０の電極（パッド）１４，１５以外の表面Ｆ１をほぼ全体的に被覆している。ソルダレジストＳＲ１は、電極１４，１５の形成領域には設けられておらず、開口ＯＰ１、ＯＰ２を有している。図２の開口ＯＰ３は、ソルダレジストＳＲ２の開口部分を示しており、開口ＯＰ３の内側にはソルダレジストＳＲ１が現れている。開口ＯＰ３の領域内においてソルダレジストＳＲ１の開口ＯＰ１は、そのほとんどが樹脂層２０の下に隠れている。また、図２では図示しないが、開口ＯＰ１において、ソルダレジストＳＲ１は、電極１４を露出している。開口ＯＰ２においては、ソルダレジストＳＲ１は、電極１５を露出している。
ソルダレジストＳＲ２は、ソルダレジストＳＲ１上に設けられており、表面Ｆ１の上方から見たときにソルダレジストＳＲ１の開口ＯＰ１、ＯＰ２を塞がないようにソルダレジストＳＲ１の範囲内に設けられている。ソルダレジストＳＲ２の下には、ソルダレジストＳＲ１が配置されており、ソルダレジストＳＲ１、ＳＲ２は、二段重ねとなっている。
表面Ｆ１の上方から見た平面視において、ソルダレジストＳＲ２は、コントローラチップ３０の周囲に設けられており、コントローラチップ３０を囲んでいる。従って、ソルダレジストＳＲ２は、中心部に穴（開口部ＯＰ３）を有する略四角形の枠状に形成されている。ソルダレジストＳＲ２は、略多角形の枠状、略円形のリング状、略楕円形のリング状であってもよい。即ち、ソルダレジストＳＲ２は、外縁Ｅ２＿ｏｕｔおよび内縁Ｅ２＿ｉｎを有し、外縁Ｅ２＿ｏｕｔおよび内縁Ｅ２＿ｉｎの形状は、略四角形、略多角形、略円形、略楕円形のいずれでもよい。さらに、外縁Ｅ２＿ｏｕｔおよび内縁Ｅ２＿ｉｎの形状は、互いに相似形であってもよく、互いに異なる形状であってもよい。ソルダレジストＳＲ２は、ソルダレジストＳＲ１上に設けられているので、上記平面視において、外縁Ｅ２＿ｏｕｔおよび内縁Ｅ２＿ｉｎは、ソルダレジストＳＲ１上に重複する。
ソルダレジストＳＲ２の外縁Ｅ２＿ｏｕｔは、コントローラチップ３０の外縁Ｅ３０およびメモリチップ５０の外縁Ｅ５０よりも外側にあり、かつ、電極１５の形成領域（開口ＯＰ２）には重複しない。よって、ソルダレジストＳＲ２の外縁Ｅ２＿ｏｕｔは、ソルダレジストＳＲ１の開口ＯＰ２とメモリチップ５０の外縁Ｅ５０との間にある。
また、ソルダレジストＳＲ２の内縁Ｅ２＿ｉｎは、メモリチップ５０の外縁Ｅ５０よりも内側にあり、コントローラチップ３０の外縁Ｅ３０よりも外側にある。また、ソルダレジストＳＲ２の内縁Ｅ２＿ｉｎ（開口ＯＰ３の端）は、電極１４の形成領域（開口ＯＰ１）に重複しない。よって、ソルダレジストＳＲ２の内縁Ｅ２＿ｉｎ（開口ＯＰ３の端）は、ソルダレジストＳＲ１の開口ＯＰ１またはコントローラチップ３０の外縁Ｅ３０とメモリチップ５０の外縁Ｅ５０との間にある。
表面Ｆ１の上方から見た平面視において、コントローラチップ３０は、電極１４にフリップチップ接続されるために、電極１４の形成領域（開口ＯＰ１）に重複しており、開口ＯＰ３の内側に配置されている。即ち、上記平面視において、コントローラチップ３０の外縁Ｅ３０は、開口ＯＰ３の内側にある。尚、コントローラチップ３０の外縁Ｅ３０は、開口ＯＰ１の内側にあっても外側にあってもよい。即ち、コントローラチップ３０は、ソルダレジストＳＲ１の開口ＯＰ１より小さくその内側にあってもよく、開口ＯＰ１よりも大きくても構わない。
メモリチップ５０は、コントローラチップ３０よりも大きく、上記平面視においてメモリチップ５０の外縁Ｅ５０は、コントローラチップ３０の外縁Ｅ３０の外側にある。また、メモリチップ５０の外縁Ｅ５０は、メモリチップ５０のパッド５１と電極１５とを金属ワイヤ７０で接続可能にするために、開口ＯＰ２まで達していない。従って、メモリチップ５０の外縁Ｅ５０は、電極１５の形成領域（開口ＯＰ２）とコントローラチップ３０との間にある。表面Ｆ１の上方から見たときに、メモリチップ５０は、コントローラチップ３０、開口ＯＰ１、ソルダレジストＳＲ２に重複しており、ソルダレジストＳＲ２の外縁Ｅ２＿ｏｕｔの内側に配置されている。
図２に示すメモリチップ５０は、再下段のメモリチップ５０の外縁Ｅ５０を示している。コントローラチップ３０およびソルダレジストＳＲ２を直接被覆する図１の樹脂層４０は、ブリードまたは退けが生じなければ、メモリチップ５０とほぼ同じ大きさである。よって、表面Ｆ１の上方から見たとき、メモリチップ５０の外縁Ｅ５０は、樹脂層４０の外縁とほぼ一致し重複する。この場合、ソルダレジストＳＲ２の外縁Ｅ２＿ｏｕｔは、表面Ｆ１の上方から見たときに、樹脂層４０の外縁よりも外側にある。
樹脂層（ＮＣＰ）２０は、コントローラチップ３０と配線基板１０との間において、電極１４を被覆し保護している。樹脂層２０の外縁Ｅ２０は、表面Ｆ１の上方から見たときに、ソルダレジストＳＲ１、ＳＲ２のいずれかに重複する。
図１のように、樹脂層（ＤＡＦ）４０は、メモリチップ５０の裏面に貼付されており、メモリチップ５０をコントローラチップ３０上に積層すると、コントローラチップ３０および樹脂層２０の全体を被覆する。
ここで、図１のように複数のソルダレジストＳＲ１、ＳＲ２は、コントローラチップ３０の周囲において積層され選択的に厚く形成されている。よって、メモリチップ５０を積層したときに樹脂層４０の下には、複数のソルダレジストＳＲ１、ＳＲ２が実質的に厚くなっている。これにより、メモリチップ５０とソルダレジストＳＲ２との間の樹脂層４０の厚みＴ４０は、比較的薄くなる。
もし、ソルダレジストＳＲ２が設けられていない場合、メモリチップ５０とソルダレジストＳＲ１との間の樹脂層４０の厚みが厚くなる。この場合、メモリチップ５０に予め貼付される樹脂層４０の厚みを厚くする必要があり、メモリチップ５０をコントローラチップ３０上に貼付したときに、樹脂層４０がメモリチップ５０の外縁Ｅ５０からブリードまたは退ける可能性が高くなる。樹脂層４０のブリードによって樹脂層４０が電極１５まで達すると、電極１５にワイヤボンディングすることできなくなるおそれがある。また、メモリチップ５０が配線基板１０の表面Ｆ１またはコントローラチップ３０の上面に対して傾斜し易くなる。これは、メモリチップ５０の反りあるいは割れ等に繋がり、半導体装置１の信頼性を低下させる。
また、樹脂層４０の厚みを薄くするために、ソルダレジストＳＲ１を単に厚くすると、開口ＯＰ１、ＯＰ２以外の配線基板１０の表面Ｆ１上のソルダレジストの厚みが全体として厚くなる。この場合、開口ＯＰ２の外縁におけるソルダレジストＳＲ１が厚くなり、金属ワイヤ７０がソルダレジストＳＲ１に接触するおそれがある。また、ソルダレジストＳＲ１全体を厚くすると、図３に示すように、コントローラチップ３０およびメモリチップ５０以外の他の半導体素子（抵抗、コンデンサ等）ＳＥの下のソルダレジストＳＲ１の厚みＴｓｒ１も厚くなる。図３は、配線基板１０上に実装される半導体素子ＳＥの構成例を示す断面図である。半導体素子ＳＥは、コントローラチップ３０およびメモリチップ５０とともに同一の配線基板１０上に実装される。この場合、半導体素子ＳＥを配線基板１０上に実装する際に、ソルダレジストＳＲ１が半導体素子ＳＥの接続に干渉し、半導体素子ＳＥを配線基板１０に接続し難くなる。
さらに、配線基板１０の表面Ｆ１のソルダレジストＳＲ１とその裏面Ｆ２のソルダレジスト（図示せず）との厚みの違いによって、配線基板１０に印加される応力のバランスが崩れ、配線基板１０が反ってしまうおそれがある。
これに対し、本実施形態による半導体装置１では、ソルダレジストＳＲ２は、ソルダレジストＳＲ１とは別に、ソルダレジストＳＲ１上に積層される。従って、ソルダレジストＳＲ２は、メモリチップ５０が貼付されるコントローラチップ３０の周囲に選択的に設けられ、それ以外のソルダレジストＳＲ１上には設けられていない。即ち、ソルダレジストＳＲ２は、樹脂層４０が設けられる領域にのみ設けられる。
これにより、ソルダレジストＳＲ２の厚みの分だけ、樹脂層４０の厚みを薄くすることができる。樹脂層４０を薄くすることにより、メモリチップ５０をコントローラチップ３０上に貼付したときに、樹脂層４０がメモリチップ５０の外縁Ｅ５０からブリードし難くなり、退け難くなる。よって、電極１５に対するワイヤボンディングを阻害しない。また、メモリチップ５０が配線基板１０の表面Ｆ１またはコントローラチップ３０の上面に対して傾斜し難くなり、略平坦になる。これは、半導体装置１の信頼性の向上に繋がる。さらに、樹脂層４０の埋込み性が向上し、樹脂層４０とソルダレジストＳＲ２、樹脂層２０、コントローラチップ３０との間にボイドが残ることを抑制することができる。
また、ソルダレジストＳＲ２は、ソルダレジストＳＲ１の範囲内にあり、開口ＯＰ２において、図１の段差ＳＴを有する。よって、ソルダレジストＳＲ１、ＳＲ２は、開口ＯＰ２の外縁において階段状に次第に厚くなっており、金属ワイヤ７０がソルダレジストＳＲ１、ＳＲ２に干渉することを抑制することができる。
また、ソルダレジストＳＲ２は、コントローラチップ３０の周囲に設けられているものの、それ以外のソルダレジストＳＲ１上には設けられていない。さらに、ソルダレジストＳＲ１自体の厚み(図３のＴｓｒ１)は、さほど厚くないので、他の半導体素子ＳＥを配線基板１０上に実装する際に、半導体素子ＳＥが、ソルダレジストＳＲ１に干渉することを抑制できる。
また、ソルダレジストＳＲ２は、配線基板１０の表面Ｆ１上に必要最小限の範囲で設ければよい。従って、表面Ｆ１のソルダレジストＳＲ１とその裏面Ｆ２のソルダレジストとの厚みがさほど相違せず、配線基板１０が反ることを抑制することができる。
次に、本実施形態による半導体装置１の製造方法について説明する。
図４～図７は、第１実施形態による半導体装置１の製造方法の一例を示す断面図である。
まず、図４に示すように、配線基板１０のコントローラチップ３０の搭載位置に、樹脂層２０の材料（ＮＣＰ）を供給する。配線基板１０は、絶縁基板１１と、配線１２と、電極１４，１５と、ソルダレジストＳＲ１、ＳＲ２とを備える。配線１２は、絶縁基板１１の表面および内部に設けられている。電極１４，１５は、表面Ｆ１上において絶縁基板１１、ソルダレジストＳＲ１、ＳＲ２から露出されている。
ソルダレジストＳＲ１は、電極１４，１５の周囲に設けられており、電極１４，１５の形成領域に開口ＯＰ１、ＯＰ２を有する。ソルダレジストＳＲ２は、ソルダレジストＳＲ１上にソルダレジストＳＲ１の範囲内に設けられている。ソルダレジストＳＲ２は、コントローラチップ３０の搭載位置の周囲を囲むように設けられている。従って、ソルダレジストＳＲ１、ＳＲ２は、開口ＯＰ１、ＯＰ２の端部において段差ＳＴを有する。即ち、ソルダレジストＳＲ１、ＳＲ２の内縁および外縁は、段差ＳＴを有する。これにより、樹脂層２０のペースト状の材料が開口ＯＰ１からはみ出し難くなる。また、電極１５にボンディングされる金属ワイヤ７０がソルダレジストＳＲ１、ＳＲ２に干渉し難くなる。
樹脂層２０の材料（ＮＣＰ）は、非導電性のペースト状の樹脂材料である。樹脂層２０は、コントローラチップ３０を配線基板１０にフリップチップ接続する際に、コントローラチップ３０と配線基板１０との間を充填し接続する。尚、樹脂層２０の材料は、ＮＣＰだけでなく、ＮＣＦ（Non-Conductive Film）、ＣＵＦ（Capillary Under Fill）であってもよい。
次に、図５に示すように、圧着装置１００が、ＦＡＢ（Film Assist Bonding）フィルム９５を介してコントローラチップ３０を吸着し、コントローラチップ３０を配線基板１０上に配置する。このとき、圧着装置１００は、コントローラチップ３０の金属バンプ３１を配線基板１０の電極１４に対応するように、配線基板１０上にコントローラチップ３０を積層する。
圧着装置１００は、図示しない真空ポンプに接続された吸引孔１０５を有し、該吸引孔１０５でコントローラチップ３０を吸着する。圧着装置１００の吸着面は、コントローラチップ３０を配線基板１０上に圧着し、かつ、樹脂層２０の上面を略平坦にする。樹脂層２０の材料が圧着装置１００に付着しないように、圧着装置１００とコントローラチップ３０との間には、樹脂フィルムとしてのＦＡＢフィルム９５が介在している。
圧着装置１００は、コントローラチップ３０を配線基板１０上に積層した後、配線基板１０およびコントローラチップ３０に圧力を印加しながら加熱する。これにより、コントローラチップ３０の金属バンプ３１を配線基板１０の電極１４に接続（溶着）する。コントローラチップ３０を配線基板１０上に積層したときに、樹脂層２０の材料は、コントローラチップ３０と配線基板１０との間を充填する。樹脂層２０の材料は、コントローラチップ３０の側面を伝わって或る程度這い上がってもよい。
次に、図６に示すように、樹脂層４０を裏面に貼付したメモリチップ５０を、コントローラチップ３０およびソルダレジストＳＲ２上に貼付する。このとき、加熱しながら、メモリチップ５０をコントローラチップ３０へ向かって押圧し、樹脂層４０でコントローラチップ３０および樹脂層２０を被覆する。さらに、樹脂層４０を加熱・加圧してボイドを消去し、硬化させる。このようにして、メモリチップ５０は、コントローラチップ３０の上方に樹脂層４０を介して接着される。
表面Ｆ１の上方から見た平面視において、図２を参照して説明した通りである。この平面視において、メモリチップ５０および樹脂層４０は、コントローラチップ３０よりも大きくかつソルダレジストＳＲ２よりも小さい。また、ソルダレジストＳＲ２は、コントローラチップ３０の周囲を囲むように配置されている。従って、樹脂層４０は、コントローラチップ３０を被覆しつつ、ソルダレジストＳＲ２上に接着される。これにより、樹脂層４０の厚みは比較的薄くても、メモリチップ５０および樹脂層２０を充分に埋め込み被覆することができる。
次に、メモリチップ５０上に他のメモリチップ５０をさらに積層する。このとき、メモリチップ５０間には、接着層６０が設けられ、複数のメモリチップ５０は、互いに接着層６０で接着される。
その後、他の半導体素子を配線基板１０上に接続する。金属ワイヤ７０でパッド５１と電極１５との間をボンディングする。さらに、封止樹脂８０でメモリチップ５０および金属ワイヤ７０を封止する。金属バンプ９０を第２面Ｆ２の配線（またはパッド）１２上に形成する。これにより、図１に示す半導体装置１のパッケージが完成する。
本実施形態によれば、ソルダレジストＳＲ１、ＳＲ２を二段重ねにすることによって、樹脂層４０によって埋め込まれるコントローラチップ３０および樹脂層２０の厚みが低下する。これにより、樹脂層４０のブリードや退けを抑制しつつ、樹脂層４０はメモリチップ５０および樹脂層２０を充分に埋め込むことができる。また、ソルダレジストＳＲ２をソルダレジストＳＲ１上に重ねることによって樹脂層４０の厚みを薄くすることができる。これにより、メモリチップ５０をコントローラチップ３０または配線基板１０の表面Ｆ１に対して略平行に配置することができる。
また、ソルダレジストＳＲ２は、ソルダレジストＳＲ１の範囲内にあり、開口ＯＰ２において、段差ＳＴを有する。よって、ソルダレジストＳＲ１、ＳＲ２は、開口ＯＰ２の外縁において階段状に次第に厚くなっており、金属ワイヤ７０がソルダレジストＳＲ１、ＳＲ２に干渉することを抑制することができる。
また、ソルダレジストＳＲ２は、コントローラチップ３０の周囲に設けられているものの、それ以外のソルダレジストＳＲ１上には設けられていない。よって、他の半導体素子ＳＥを配線基板１０上に実装する際に、ソルダレジストＳＲ１が、他の半導体素子ＳＥに干渉することを抑制できる。
また、ソルダレジストＳＲ２は、配線基板１０の表面Ｆ１上に必要最小限の範囲で設けられている。従って、表面Ｆ１のソルダレジストＳＲ１とその裏面Ｆ２のソルダレジストとの厚みがさほど相違せず、配線基板１０が反ることを抑制することができる。
（第２実施形態）
図８は、第２実施形態による半導体装置１の構成例を示す断面図である。第２実施形態では、メモリチップ５０および樹脂層４０がコントローラチップ３０の片側にずれている。それに伴い、樹脂層２０およびコントローラチップ３０の一部が樹脂層４０から露出されている。このように、表面Ｆ１の上方から見た平面視において、メモリチップ５０および樹脂層４０は、コントローラチップ３０の片側にずれていてもよい。第２実施形態のその他の構成は、第１実施形態の対応する構成と同様でよい。従って、第２実施形態は、第１実施形態と同様の効果を得ることができる。
（第３実施形態）
図９は、第３実施形態による半導体装置１の構成例を示す断面図である。第３実施形態では、表面Ｆ１の上方から見た平面視において、ソルダレジストＳＲ２の内縁Ｅ２＿ｉｎは、ソルダレジストＳＲ１の内縁Ｅ２＿ｉｎの内縁とほぼ同じ位置にあり重複している。第３実施形態のその他の構成は、第１実施形態の対応する構成と同様でよい。従って、第３実施形態は、第１実施形態と同様の効果を得ることができる。
（第４実施形態）
図１０は、第４実施形態による半導体装置１の構成例を示す平面図である。第４実施形態では、表面Ｆ１の上方から見た平面視において、ソルダレジストＳＲ２が複数の部分に分割されている。ソルダレジストＳＲ２の部分は、それぞれ略四角形であり、枠状のソルダレジストＳＲ２よりも加工および配置が容易になる。一方、樹脂層４０がソルダレジストＳＲ２の隙間からブリードすることが懸念される。しかし、隙間を充分に狭くするようにソルダレジストＳＲ２を配置することによって、樹脂層４０のブリードを抑制することができる。第４実施形態のその他の構成は、第１実施形態の対応する構成と同様でよい。従って、第４実施形態は、第１実施形態と同様の効果を得ることができる。
（第５実施形態）
図１１は、第５実施形態による半導体装置１の構成例を示す平面図である。第５実施形態では、表面Ｆ１の上方から見た平面視において、ソルダレジストＳＲ２の内縁Ｅ２＿ｉｎがコントローラチップ３０の外縁Ｅ３０からブリードする樹脂層２０の形状に合うように加工されている。例えば、樹脂層２０がコントローラチップ３０の外縁Ｅ３０の周囲に略円形または略楕円形にブリードする場合、ソルダレジストＳＲ２の内縁Ｅ２＿ｉｎは、樹脂層２０に沿って略円形または略楕円形に加工される。これにより、樹脂層２０がソルダレジストＳＲ２の内側に留まり易くなり、ソルダレジストＳＲ２上に過剰にはみ出すことを抑制できる。第５実施形態のその他の構成は、第１実施形態の対応する構成と同様でよい。従って、第５実施形態は、第１実施形態と同様の効果を得ることができる。
（第６実施形態）
図１２は、第６実施形態による半導体装置１の構成例を示す断面図である。第６実施形態では、ソルダレジストＳＲ１、ＳＲ２の外側面Ｆ３が傾斜している。例えば、ソルダレジストＳＲ１，ＳＲ２の外側面Ｆ３は、ソルダレジストＳＲ２の上面からソルダレジストＳＲ１の底面にかけて、広がるように（裾を有するように）、表面Ｆ１に対して略垂直方向から傾斜している。尚、ソルダレジストＳＲ１、ＳＲ２の内壁面も傾斜してもよい。
これにより、ソルダレジストＳＲ１、ＳＲ２が金属ワイヤ７０とさらに干渉し難くなる。第６実施形態のその他の構成は、第１実施形態の対応する構成と同様でよい。従って、第６実施形態は、第１実施形態と同様の効果を得ることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１ 半導体装置、１０ 配線基板、１１ 絶縁基板、１２ 配線、１３ ビア、１４，１５ 電極、ＳＲ１，ＳＲ２ ソルダレジスト、２０ 樹脂層、３０ コントローラチップ、４０ 樹脂層、５０ メモリチップ、６０ 接着層、７０ 金属ワイヤ、８０ 封止樹脂

Claims (8)

  1. 第１面上に設けられた複数の電極と、前記第１面上において前記複数の電極の周囲に設けられた第１樹脂層と、前記第１樹脂層上に設けられた第２樹脂層とを含む配線基板と、
    前記複数の電極のうち第１電極に接続された第１半導体チップと、
    前記第１半導体チップ上方に設けられ該第１半導体チップよりも大きく、前記複数の電極のうち第２電極に金属ワイヤを介して接続された第２半導体チップと、
    前記第１半導体チップと前記第２半導体チップとの間並びに前記第２樹脂層と前記第２半導体チップとの間に設けられ、前記第１半導体チップを被覆する第３樹脂層と、を備えた半導体装置。
  2. 前記第１面の上方から見たときに、前記第２樹脂層は、前記第１半導体チップの周囲を囲んでいる、請求項１に記載の半導体装置。
  3. 前記第１面の上方から見たときに、前記第２樹脂層の外縁は、前記第１半導体チップと前記第２電極との間にある、請求項１または請求項２に記載の半導体装置。
  4. 前記第１面の上方から見たときに、前記第２樹脂層の外縁は、前記第２半導体チップの外縁よりも外側にあり、かつ、前記第１樹脂層上に重複する、請求項１から請求項３のいずれか一項に記載の半導体装置。
  5. 前記第１面の上方から見たときに、前記第２樹脂層の外縁は、前記第３樹脂層の外縁よりも外側にあり、かつ、前記第１樹脂層上に重複する、請求項１から請求項４のいずれか一項に記載の半導体装置。
  6. 前記第１面の上方から見たときに、前記第２樹脂層の内縁は、前記第１半導体チップの外縁よりも外側にあり、かつ、前記第１樹脂層上に重複する、請求項１から請求項５のいずれか一項に記載の半導体装置。
  7. 第１面上に設けられた複数の電極と、前記第１面上において前記複数の電極の周囲に設けられた第１樹脂層と、前記第１樹脂層上に設けられた第２樹脂層とを含む配線基板上に、前記複数の電極のうち第１電極に第１半導体チップを接続し、
    前記第１面の上方から見て、該第１半導体チップよりも大きくかつ前記第２樹脂層よりも小さい第２半導体チップを前記第１半導体チップ上方に第３樹脂層で接着することを具備する、半導体装置の製造方法。
  8. 前記第１面の上方から見たときに、前記第２樹脂層は、前記第１半導体チップの周囲を囲んでいる、請求項７に記載の方法。
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