[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP2022034709A - 固体撮像素子、および、撮像装置 - Google Patents

固体撮像素子、および、撮像装置 Download PDF

Info

Publication number
JP2022034709A
JP2022034709A JP2020138539A JP2020138539A JP2022034709A JP 2022034709 A JP2022034709 A JP 2022034709A JP 2020138539 A JP2020138539 A JP 2020138539A JP 2020138539 A JP2020138539 A JP 2020138539A JP 2022034709 A JP2022034709 A JP 2022034709A
Authority
JP
Japan
Prior art keywords
potential
transistor
input
circuit
solid
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2020138539A
Other languages
English (en)
Inventor
大輔 中川
Daisuke Nakagawa
洋介 植野
Yosuke Ueno
浩二 松浦
Koji Matsuura
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
Priority to JP2020138539A priority Critical patent/JP2022034709A/ja
Priority to PCT/JP2021/023354 priority patent/WO2022038885A1/ja
Priority to US18/041,220 priority patent/US12177591B2/en
Priority to DE112021004397.8T priority patent/DE112021004397T5/de
Priority to CN202180056366.9A priority patent/CN116018756A/zh
Publication of JP2022034709A publication Critical patent/JP2022034709A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/50—Analogue/digital converters with intermediate conversion to time interval
    • H03M1/56—Input signal compared with linear ramp
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/772—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising A/D, V/T, V/F, I/T or I/F converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
    • H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K7/00—Modulating pulses with a continuously-variable modulating signal
    • H03K7/08—Duration or width modulation ; Duty cycle modulation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/1205—Multiplexed conversion systems
    • H03M1/123—Simultaneous, i.e. using one converter per channel but with common control or reference circuits for multiple converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/124—Sampling or signal conditioning arrangements specially adapted for A/D converters
    • H03M1/129—Means for adapting the input signal to the range the converter can handle, e.g. limiting, pre-scaling ; Out-of-range indication
    • H03M1/1295—Clamping, i.e. adjusting the DC level of the input signal to a predetermined value
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/709—Circuitry for control of the power supply
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/7795—Circuitry for generating timing or clock signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Analogue/Digital Conversion (AREA)
  • Manipulation Of Pulses (AREA)
  • Logic Circuits (AREA)

Abstract

Figure 2022034709000001
【課題】比較器内に論理ゲートを設けた固体撮像素子において、設計自由度を向上させる固体撮像素子及び撮像装置を提供する。
【解決手段】撮像装置において、カラム信号処理部の比較回路３１０は、入力された入力電位ＶＶＳＬと所定の参照電位ＶＲＭＰとを比較して一対の出力電位のいずれかを比較結果として出力する。レベルシフト回路３２０は、比較結果に基づいて一対の出力電位よりも電位差の大きい一対のシフト電位のいずれかを出力信号ＶＣＯとして出力する。論理ゲート３３０、３４０は、一対のシフト電位の間の所定の閾値より出力信号が高いか否かを判定して判定結果を出力する。カウンタ２６１は、判定結果が反転するまでの期間に亘って計数値を計数する。
【選択図】図６

Description

本技術は、固体撮像素子に関する。詳しくは、カラム毎に比較器を設けた固体撮像素子、および、撮像装置に関する。
従来より、固体撮像素子などにおいては、構造が簡易であることから、シングルスロープ型のＡＤＣ（Analog to Digital Converter）がＡＤ（Analog to Digital）変換に用いられることが多い。このシングルスロープ型のＡＤＣは、一般的には比較器と、その比較器の比較結果に基づいて計数を行うカウンタとから構成される。この比較器内に、例えば、ｐＭＯＳ（p-channel Metal-Oxide-Semiconductor）トランジスタ、電流源および論理ゲート（インバータなど）を設けた固体撮像素子が提案されている（例えば、特許文献１参照。）。これらのｐＭＯＳトランジスタおよび電流源は、画素回路に直列に接続され、そのｐＭＯＳトランジスタは、画素回路からの画素信号と参照信号とを比較し、その比較結果をドレインからインバータを介して出力する。
米国特許出願公開第２０１８／０１０３２２２号
上述の固体撮像素子では、画素回路の電源を比較器が共用することにより、画素回路と別途に比較器にも電源を設ける構成と比較して消費電力の削減を図っている。しかしながら、上述の固体撮像素子では、画素回路、ｐＭＯＳトランジスタおよび電流源が直列に接続されているため、それらが並列に接続された場合よりもインバータの入力側の電圧範囲が狭くなってしまう。電圧範囲が狭いと、ｐＭＯＳトランジスタのドレイン（すなわち、インバータの入力）が反転するタイミングでインバータの出力が反転せず、インバータが誤動作するおそれがある。また、電圧範囲が狭いと、インバータの入力が閾値に近い値になった際にリーク電流が流れるおそれがある。上述の固体撮像素子では、これらの誤動作やリーク電流を防止するため、電源電圧を十分に高くし、閾値を十分に低くしなければならず、設計自由度が低下するという問題がある。
本技術はこのような状況に鑑みて生み出されたものであり、比較器内に論理ゲートを設けた固体撮像素子において、設計自由度を向上させることを目的とする。
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、入力された入力電位と所定の参照電位とを比較して一対の出力電位のいずれかを比較結果として出力する比較回路と、上記比較結果に基づいて上記一対の出力電位よりも電位差の大きい一対のシフト電位のいずれかを出力信号として出力するレベルシフト回路と、上記一対のシフト電位の間の所定の閾値より上記出力信号が高いか否かを判定して判定結果を出力する論理ゲートと、上記判定結果が反転するまでの期間に亘って計数値を計数するカウンタとを具備する固体撮像素子である。これにより、設計自由度が向上するという作用をもたらす。
また、この第１の側面において、上記一対のシフト電位の一方は、上記入力電位より高い電源電位であり、上記一対のシフト電位の他方は、上記一対の出力電位のうち低い方と同一であってもよい。これにより、電圧範囲が電源側に拡大されるという作用をもたらす。
また、この第１の側面において、上記一対のシフト電位の一方は、上記入力電位と同じ電位であり、上記一対のシフト電位の他方は、上記一対の出力電位のうち低い方より低い基準電位であってもよい。これにより、電圧範囲が接地側に拡大されるという作用をもたらす。
また、この第１の側面において、上記一対のシフト電位の一方は、上記入力電位より高い電源電位であり、上記一対のシフト電位の他方は、上記一対の出力電位のうち低い方より低い基準電位であってもよい。これにより、電圧範囲が電源側と接地側とに拡大されるという作用をもたらす。
また、この第１の側面において、上記レベルシフト回路は、上記入力電位の垂直信号線にゲートが接続され、上記比較結果がソースに入力されるＮ型トランジスタと、上記Ｎ型トランジスタのドレインの電位を上記電源電位に初期化する電源側プリチャージトランジスタと、上記Ｎ型トランジスタのドレインにゲートが接続され、上記論理ゲートにドレインが接続されたＰ型トランジスタと、上記Ｐ型トランジスタのドレインの電位を上記基準電位に初期化する基準側プリチャージトランジスタとを備えてもよい。これにより、４つのトランジスタによって電圧回路が拡大されるという作用をもたらす。
また、この第１の側面において、上記Ｎ型トランジスタのゲートおよびソースを短絡する短絡トランジスタをさらに備えてもよい。これにより、リーク電流が抑制されるという作用をもたらす。
また、この第１の側面において、上記Ｎ型トランジスタのバックゲートおよびソースが短絡されていてもよい。これにより、上記Ｎ型トランジスタ閾値の垂直信号線の電位（入力電位）による変化を抑制できる。
また、この第１の側面において、上記Ｎ型トランジスタのバックゲートが接地されてもよい。これにより、バックゲートとソースを短絡した場合と比較して実装面積が削減されるという作用をもたらす。
また、この第１の側面において、上記レベルシフト回路は、上記比較結果がゲートに入力され、上記入力電位の垂直信号線にソースが接続されたＰ型トランジスタと、上記Ｐ型トランジスタのドレインの電位を上記基準電位に初期化する基準側プリチャージトランジスタと、上記Ｐ型トランジスタのドレインにゲートが接続され、ドレインが上記論理ゲートに接続されたＮ型トランジスタと、上記Ｎ型トランジスタのドレインの電位を上記電源電位に初期化する電源側プリチャージトランジスタとを備えてもよい。これにより、出力電圧レンジがレベルシフト回路の電源電圧を上回るような高い場合であっても正常動作できる作用をもたらす。
また、この第１の側面において、上記垂直信号線と上記Ｐ型トランジスタのゲートとを短絡する短絡トランジスタをさらに備えてもよい。これにより、Ｐ型トランジスタのリーク電流が抑制されるという作用をもたらす。
また、この第１の側面において、上記比較回路は、上記垂直信号線にソースが接続され、上記参照電位がゲートに入力される入力トランジスタと、上記入力トランジスタのドレインに接続された電流源とを備えてもよい。
また、この第１の側面において、上記比較回路は、上記入力電位と上記参照電位との間の電圧を分圧する一対の容量と、上記一対の容量の接続ノードにゲートが接続され、ソースに上記電源電位より低いドロップ電位が入力される入力トランジスタと、上記入力トランジスタのドレインに接続された電流源とを備えてもよい。
また、この第１の側面において、第１の電源電位の変動を抑制するフィルタ回路をさらに備え、上記フィルタ回路は、上記第１の電源電位の電源線と上記レベルシフト回路との間に挿入されてもよい。これにより、レベルシフト回路の電源電位変動起因によるカラム間干渉（ストリーキング）が抑制されるという作用をもたらす。
また、この第１の側面において、上記フィルタ回路は、上記第１の電源電位の電源線と上記レベルシフト回路との間に直列に接続された容量およびトランジスタを備えてもよい。これにより、電流変動が抑制されるという作用をもたらす。
また、この第１の側面において、上記トランジスタのゲートには、上記トランジスタを常時オン状態にするための所定電位が印加されてもよい。これにより、トランジスタのオン抵抗と容量とからなるＲＣフィルタ回路が形成される。そして、上記トランジスタに与える電位によってフィルタの帯域を制御することができる。
また、この第１の側面において、上記トランジスタのゲートに制御信号を供給するタイミング制御部をさらに具備してもよい。これにより、動的なフィルタ帯域機能制御が可能となる。
また、この第１の側面において、上記入力電位は、リセットレベルと信号レベルとを含み、上記タイミング制御部は、上記リセットレベルに対応する上記計数値の計数期間より前の第１のパルス期間に亘って上記トランジスタを上記制御信号によりオン状態に制御してもよい。これにより、上記レベルシフト回路のプリチャージ時に確実に初期化できる一方、計数期間には所望のフィルタ機能を実現できる。
また、この第１の側面において、上記タイミング制御部は、上記リセットレベルに対応する上記計数値の計数期間と上記信号レベルに対応する上記計数値の計数期間との間の第２のパルス期間と上記第１のパルス期間とのそれぞれに亘って上記トランジスタを上記制御信号によりオン状態に制御してもよい。これにより、容量の値が比較的小さい場合であっても電源電圧変動が確実に抑制されるという作用をもたらす。
また、この第１の側面において、第２の電源電位の変動を抑制するフィルタ回路をさらに備え、上記フィルタ回路は、上記第２の電源電位の電源線と上記論理ゲートとの間に挿入されてもよい。これにより、論理ゲートの電源電位変動起因によるストリーキングが抑制されるという作用をもたらす。
また、本技術の第２の側面は、入力された入力電位と所定の参照電位とを比較して一対の出力電位のいずれかを比較結果として出力する比較回路と、上記比較結果に基づいて上記一対の出力電位よりも電位差の大きい一対のシフト電位のいずれかを出力信号として出力するレベルシフト回路と、上記一対のシフト電位の間の所定の閾値より上記出力信号が高いか否かを判定して判定結果を出力する論理ゲートと、上記判定結果が反転するまでの期間に亘って計数値を計数するカウンタと、上記計数値を示すデジタル信号を配列した画像データを記憶する記憶部とを具備する撮像装置である。これにより、撮像装置内の回路の設計自由度が向上するという作用をもたらす。
本技術の第１の実施の形態における撮像装置の一構成例を示すブロック図である。 本技術の第１の実施の形態における固体撮像素子の積層構造の一例を示す図である。 本技術の第１の実施の形態における固体撮像素子の一構成例を示すブロック図である。 本技術の第１の実施の形態における画素回路の一構成例を示す回路図である。 本技術の第１の実施の形態におけるカラム信号処理部の一構成例を示すブロック図である。 本技術の第１の実施の形態における比較器の一構成例を示す回路図である。 本技術の第１の実施の形態におけるレベルシフト回路とインバータとの一構成例を示す回路図である。 本技術の第１の実施の形態における各段の出力値の変動を説明するための図である。 本技術の第１の実施の形態における各段の出力範囲を説明するための図である。 本技術の第１の実施の形態における固体撮像素子の動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態における固体撮像素子の動作の一例を示すフローチャートである。 本技術の第１の実施の形態の第１の変形例における比較器の一構成例を示す回路図である。 本技術の第１の実施の形態の第１の変形例におけるレベルシフト回路とインバータとの一構成例を示す回路図である。 本技術の第１の実施の形態の第１の変形例における固体撮像素子の動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態の第１の変形例における各段の出力範囲を説明するための図である。 本技術の第１の実施の形態の第２の変形例におけるレベルシフト回路とインバータとの一構成例を示す回路図である。 本技術の第１の実施の形態の第２の変形例における固体撮像素子の動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態の第２の変形例における固体撮像素子の断面図の一例である。 本技術の第１の実施の形態の第３の変形例におけるレベルシフト回路とインバータとの一構成例を示す回路図である。 本技術の第１の実施の形態の第３の変形例における固体撮像素子の断面図の一例である。 本技術の第１の実施の形態の第４の変形例におけるレベルシフト回路の一構成例を示す回路図である。 本技術の第１の実施の形態の第４の変形例における固体撮像素子の動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態の第５の変形例におけるカラム信号処理部の一構成例を示すブロック図である。 本技術の第１の実施の形態の第５の変形例における比較器の一構成例を示す回路図である。 本技術の第１の実施の形態の第５の変形例における固体撮像素子の動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態の第６の変形例における比較器の一構成例を示す回路図である。 本技術の第１の実施の形態の第６の変形例における固体撮像素子の動作の一例を示すタイミングチャートである。 本技術の第２の実施の形態における比較器の一構成例を示す回路図である。 本技術の第２の実施の形態におけるストリーキングの抑制効果について説明するための図である。 本技術の第２の実施の形態の第１の変形例における比較器の一構成例を示す回路図である。 本技術の第２の実施の形態の第１の変形例における固体撮像素子の動作の一例を示すタイミングチャートである。 本技術の第２の実施の形態の第１の変形例における固体撮像素子の動作の別の例を示すタイミングチャートである。 本技術の第２の実施の形態の第１の変形例におけるストリーキングの抑制効果について説明するための図である。 本技術の第２の実施の形態の第２の変形例における比較器の一構成例を示すブロック図である。 本技術の第２の実施の形態の第２の変形例における差動増幅回路の一構成例を示す回路図である。 本技術の第２の実施の形態の第２の変形例におけるアンプ回路および論理ゲートの一構成例を示す回路図である。 比較例における電圧や電流の波形の一例を示す図である。 比較例における電圧や電流の波形の別の例を示す図である。 本技術の第２の実施の形態の第３の変形例における比較器の一構成例を示すブロック図である。 本技術の第２の実施の形態の第４の変形例における比較器の一構成例を示す回路図である。 本技術の第２の実施の形態の第５の変形例における比較器の一構成例を示す回路図である。 本技術の第２の実施の形態の第６の変形例における比較器の一構成例を示すブロック図である。 本技術の第２の実施の形態の第６の変形例における差動増幅回路の一構成例を示す回路図である。 本技術の第２の実施の形態の第６の変形例におけるアンプ回路の一構成例を示す回路図である。 車両制御システムの概略的な構成例を示すブロック図である。 撮像部の設置位置の一例を示す説明図である。
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（レベルシフト回路により電圧範囲を拡大した例）
２．第２の実施の形態（フィルタ回路により電位変動を抑制した例）
３．移動体への応用例
＜１．第１の実施の形態＞
［撮像装置の構成例］
図１は、本技術の第１の実施の形態における撮像装置１００の一構成例を示すブロック図である。この撮像装置１００は、画像データを撮像するための装置であり、光学部１１０、固体撮像素子２００およびＤＳＰ（Digital Signal Processing）回路１２０を備える。さらに撮像装置１００は、表示部１３０、操作部１４０、バス１５０、フレームメモリ１６０、記憶部１７０および電源部１８０を備える。撮像装置１００としては、スマートフォンに搭載されるカメラや、車載カメラなどが想定される。
光学部１１０は、被写体からの光を集光して固体撮像素子２００に導くものである。固体撮像素子２００は、光電変換により画像データを生成するものである。この固体撮像素子２００は、生成した画像データをＤＳＰ回路１２０に信号線２０９を介して供給する。
ＤＳＰ回路１２０は、画像データに対して所定の信号処理を実行するものである。このＤＳＰ回路１２０は、処理後の画像データをバス１５０を介してフレームメモリ１６０などに出力する。
表示部１３０は、画像データを表示するものである。表示部１３０としては、例えば、液晶パネルや有機ＥＬ（Electro Luminescence）パネルが想定される。操作部１４０は、ユーザの操作に従って操作信号を生成するものである。
バス１５０は、光学部１１０、固体撮像素子２００、ＤＳＰ回路１２０、表示部１３０、操作部１４０、フレームメモリ１６０、記憶部１７０および電源部１８０が互いにデータをやりとりするための共通の経路である。
フレームメモリ１６０は、画像データを保持するものである。記憶部１７０は、画像データなどの様々なデータを記憶するものである。電源部１８０は、固体撮像素子２００、ＤＳＰ回路１２０や表示部１３０などに電源を供給するものである。
図２は、本技術の第１の実施の形態における固体撮像素子２００の積層構造の一例を示す図である。この固体撮像素子２００は、回路チップ２０２と、その回路チップ２０２に積層された受光チップ２０１とを備える。これらのチップは、ビアなどの接続部を介して電気的に接続される。なお、ビアの他、Ｃｕ－Ｃｕ接合やバンプにより接続することもできる。
［固体撮像素子の構成例］
図３は、本技術の第１の実施の形態における固体撮像素子２００の一構成例を示すブロック図である。この固体撮像素子２００は、垂直走査回路２１０、タイミング制御部２２０、ＤＡＣ（Digital to Analog Converter）２３０、画素アレイ部２４０、カラム信号処理部２６０および水平走査回路２７０を備える。画素アレイ部２４０には、複数の画素回路２５０が二次元格子状に配列される。
画素アレイ部２４０は、例えば、受光チップ２０１に配置され、残りの回路は回路チップ２０２に配置される。なお、それぞれのチップに配置する回路は、同図に例示したものに限定されない。
垂直走査回路２１０は、画素アレイ部２４０内の行を順に選択して駆動するものである。
タイミング制御部２２０は、垂直同期信号ＶＳＹＮＣに同期して、垂直走査回路２１０、ＤＡＣ２３０、カラム信号処理部２６０および水平走査回路２７０の動作タイミングを制御するものである。
ＤＡＣ２３０は、のこぎり波状のランプ信号を生成し、参照信号としてカラム信号処理部２６０に供給するものである。
画素回路２５０は、垂直走査回路２１０の制御に従って、光電変換によりアナログの画素信号を生成するものである。各列の画素回路２５０は、垂直信号線（不図示）を介してカラム信号処理部２６０に画素信号を出力する。
カラム信号処理部２６０には、画素回路２５０の列ごとにＡＤＣ（不図示）が配置される。ＡＤＣのそれぞれは、対応する列の画素信号をデジタル信号に変換し、水平走査回路２７０の制御に従ってＤＳＰ回路１２０に出力する。
水平走査回路２７０は、カラム信号処理部２６０を制御して、デジタル信号を順に出力させるものである。
［画素回路の構成例］
図４は、本技術の第１の実施の形態における画素回路２５０の一構成例を示す回路図である。この画素回路２５０は、光電変換素子２５１、転送トランジスタ２５２、リセットトランジスタ２５３、浮遊拡散層２５４、増幅トランジスタ２５５および選択トランジスタ２５６を備える。また、画素アレイ部２４０において、垂直方向に沿って垂直信号線２５９が列ごとに配線されている。
光電変換素子２５１は、入射光を光電変換して電荷を生成するものである。転送トランジスタ２５２は、垂直走査回路２１０からの駆動信号ＴＲＧに従って、光電変換素子２５１から浮遊拡散層２５４へ電荷を転送するものである。
リセットトランジスタ２５３は、垂直走査回路２１０からの駆動信号ＲＳＴに従って、浮遊拡散層２５４から電荷を引き抜いて初期化するものである。
浮遊拡散層２５４は、電荷を蓄積し、電荷量に応じた電圧を生成するものである。増幅トランジスタ２５５は、浮遊拡散層２５４の電圧を増幅するものである。
選択トランジスタ２５６は、垂直走査回路２１０からの駆動信号ＳＥＬに従って、増幅された電圧の信号を画素信号としてカラム信号処理部２６０へ垂直信号線２５９を介して出力するものである。
［カラム信号処理部の構成例］
図５は、本技術の第１の実施の形態におけるカラム信号処理部２６０の一構成例を示すブロック図である。このカラム信号処理部２６０には、比較器３００、カウンタ２６１およびラッチ２６２が列ごとに配置される。列数がＮ（Ｎは、整数）である場合には、比較器３００、カウンタ２６１およびラッチ２６２は、Ｎ個ずつ配置される。
比較器３００は、ＤＡＣ２３０からの参照信号と、対応する列からの画素信号とを比較するものである。参照信号の電位を以下、参照電位ＶＲＭＰとし、画素信号を伝送する垂直信号線２５９の電位を以下、入力電位ＶＶＳＬとする。この比較器３００は、比較結果を示す出力信号ＶＣＯを、対応する列のカウンタ２６１に供給する。
また、画素回路２５０が初期化されたときの画素信号のレベル（すなわち、入力電位ＶＶＳＬ）を、以下、「リセットレベル」と称し、浮遊拡散層２５４へ電荷が転送されたときの画素信号のレベルを、以下、「信号レベル」と称する。
カウンタ２６１は、出力信号ＶＣＯが反転するまでの期間に亘って計数値を計数するものである。このカウンタ２６１は、例えば、リセットレベルに対応する出力信号ＶＣＯが反転するまでの期間に亘ってダウンカウントし、信号レベルに対応する出力信号ＶＣＯが反転するまでの期間に亘ってアップカウントする。これにより、リセットレベルと信号レベルとの差分を求めるＣＤＳ（Correlated Double Sampling）処理が実現される。
そして、カウンタ２６１は、計数値を示すデジタル信号をラッチ２６２に保持させる。比較器３００およびカウンタ２６１により、アナログの画素信号をデジタル信号に変換するＡＤ変換処理が実現される。すなわち、比較器３００およびカウンタ２６１は、ＡＤＣとして機能する。このように比較器およびカウンタを用いるＡＤＣは、一般に、シングルスロープ型のＡＤＣと呼ばれる。
なお、ＣＤＳ処理をアップカウントおよびダウンカウントにより実現しているが、この構成に限定されない。カウンタ２６１がアップカウントおよびダウンカウントのいずれかのみを行い、差分を求めるＣＤＳ処理を後段の回路が実行する構成としてもよい。
ラッチ２６２は、デジタル信号を保持するものである。このラッチ２６２は、水平走査回路２７０の制御に従って、保持したデジタル信号を出力する。
［比較器の構成例］
図６は、本技術の第１の実施の形態における比較器３００の一構成例を示す回路図である。この比較器３００は、比較回路３１０と、レベルシフト回路３２０と、インバータ３３０および３４０とを備える。
比較回路３１０内には、容量３１１および３１４と、入力トランジスタ３１２と、オートゼロトランジスタ３１３と、クランプトランジスタ３１５と、出力トランジスタ３１６と、電流源３１７および３１８とが設けられる。
容量３１１は、ＤＡＣ２３０と、入力トランジスタ３１２のゲートとの間に挿入される。
入力トランジスタ３１２のソースは、垂直信号線２５９に接続され、そのソースには垂直信号線２５９の電位である入力電位ＶＶＳＬが入力される。また、入力トランジスタ３１２のゲートには、容量３１１を介して、参照電位ＶＲＭＰが入力される。入力トランジスタ３１２は、ソースに入力された入力電位ＶＶＳＬとゲートに入力された参照電位ＶＲＭＰとが略一致するときに、その入力電位ＶＶＳＬと参照電位ＶＲＭＰに応じたレベルの信号を比較結果ＣＭＰ１としてドレインから出力する。ここで、「略一致」とは、比較対象の各々の電位が完全一致、または、差分が所定の許容値以内であることを意味する。この許容値は、入力トランジスタ３１２の閾値Ｖｔに設定される。この入力トランジスタ３１２として、例えば、ｐＭＯＳトランジスタが用いられる。
また、入力トランジスタ３１２のバックゲートと、ソースとは、バックゲート効果を抑制するために短絡することが望ましい。
オートゼロトランジスタ３１３は、タイミング制御部２２０からの制御信号ＡＺＳＷに従って、入力トランジスタ３１２のゲートと、ドレインとの間を短絡するものである。オートゼロトランジスタ３１３として、例えば、ｐＭＯＳトランジスタが用いられる。
電流源３１７は、入力トランジスタ３１２のドレインと、所定の基準電位ＶＳＳＢとの間に挿入される。この電流源３１７は、一定の電流を供給する。電流源３１７は、ｎＭＯＳ（n-channel Metal-Oxide-Semiconductor）トランジスタなどにより実現される。
容量３１４は、入力トランジスタ３１２のソースと、ドレインとの間に挿入される。
クランプトランジスタ３１５は、入力トランジスタ３１２のソースとドレインとの間に挿入される。クランプトランジスタ３１５として、ｐＭＯＳ（p-channel MOS）トランジスタが用いられ、そのゲートは、ドレインと短絡される。また、クランプトランジスタ３１５のバックゲートとソースとは、短絡することが望ましい。このクランプトランジスタ３１５により、入力トランジスタ３１２がオフ状態のときの、そのドレイン電圧の低下を抑制することができる。入力電位ＶＶＳＬよりも、クランプトランジスタ３１５のドレイン－ソース間電圧の分だけ低い電位を以下、「クランプ電位ＶＣＬＰ」と称する。
出力トランジスタ３１６のソースは、垂直信号線２５９に接続され、そのソースには入力電位ＶＶＳＬが入力される。また、出力トランジスタ３１６のゲートは、入力トランジスタ３１２のドレインに接続され、比較結果ＣＭＰ１が入力される。この出力トランジスタ３１６として、例えば、ｐＭＯＳトランジスタが用いられる。また、出力トランジスタ３１６のバックゲートとソースとは短絡することが望ましい。
出力トランジスタ３１６は、ソースに入力された入力電位ＶＶＳＬとゲートに入力された比較結果ＣＭＰ１との間の差が所定の閾値電圧を超えるか否かを示す信号を比較結果ＣＭＰ２としてドレインから出力する。この比較結果ＣＭＰ２は、レベルシフト回路３２０に入力される。
ここで、画素信号と参照信号とが略一致する際、入力トランジスタ３１２のドレイン電圧（すなわち、比較結果ＣＭＰ１）は、画素信号のレベルに応じて変動する。このため、比較結果ＣＭＰ１を、例えば、接地電位基準の固定された閾値を持つ後段回路に入力した場合、ドレイン電圧の反転するタイミングが、画素信号および参照信号が略一致する理想的なタイミングからずれてしまうことがある。
同図の接続により、入力トランジスタ３１２のドレイン－ソース間電圧が、出力トランジスタ３１６のゲート－ソース間電圧として入力される。入力トランジスタ３１２のドレイン電圧の変動量は、画素信号の電圧の変動量と同等であるため、出力トランジスタ３１６からの比較結果ＣＭＰ２は、画素信号および参照信号が略一致する理想的なタイミングで反転する。この比較結果ＣＭＰ２を、例えば、接地電位基準の固定された閾値を持つ後段回路に接続した場合、比較結果ＣＭＰ２は比較結果ＣＭＰ１と同様に画素信号レベルによって変動するが、比較結果ＣＭＰ１よりもゲインが高いため誤差が見えにくくなる。このように、出力トランジスタ３１６の追加により、反転タイミングの誤差を抑制することができる。
電流源３１８は、出力トランジスタ３１６のドレインと、基準電位ＶＳＳＢとの間に挿入され、一定の電流を供給する。電流源３１８は、ｎＭＯＳトランジスタなどにより実現される。この電流源３１８の電源側の電位（すなわち、基準電位ＶＳＳＢより、ｎＭＯＳトランジスタのドレイン－ソース間電圧Ｖｄｓだけ高い電位）を以下、「電流源動作電位Ｖｄｓ'」と称する。
なお、比較回路３１０内に、容量３１４、クランプトランジスタ３１５および出力トランジスタ３１６を配置しているが、これらの少なくとも１つを設けない構成とすることもできる。出力トランジスタ３１６を設けない場合、電流源３１８は不要となる。
参照電位ＶＲＭＰは、ＡＤ変換の開始時にオートゼロ時より高く設定され、ＡＤ変換期間内において時間の経過に伴って低下する。ここで、ＡＤ変換期間は、カウンタ２６１が計数を行うための期間である。ＡＤ変換期間の開始時に１段目の入力トランジスタ３１２はオフ状態となり、クランプトランジスタ３１５に電流が流れ、比較結果ＣＭＰ１として、クランプトランジスタ３１５で決まるクランプ電位ＶＣＬＰを出力する。２段目の出力トランジスタ３１６は、オン状態となり、比較結果ＣＭＰ２として入力電位ＶＶＳＬを出力する。
そして、参照電位ＶＲＭＰが下がり、上記略一致状態である、入力トランジスタ３１２のゲート電位が入力電位ＶＶＳＬから入力トランジスタの閾値Ｖｔを引いた値より低くなると、１段目の入力トランジスタ３１２はオン状態に遷移し、比較結果ＣＭＰ１は、入力電位ＶＶＳＬに反転する。２段目の出力トランジスタ３１６はオフ状態に遷移し、比較結果ＣＭＰ２は、電流源動作電位Ｖｄｓ'に反転する。
このように、比較回路３１０は、入力された入力電位ＶＶＳＬと参照電位ＶＲＭＰとを比較し、入力電位ＶＶＳＬと電流源動作電位Ｖｄｓ'とのいずれかを比較結果ＣＭＰ２として出力する。
レベルシフト回路３２０は、比較結果ＣＭＰ２に基づいて入力電位ＶＶＳＬおよび電流源動作電位Ｖｄｓ'よりも電位差の大きい一対の電位（言い換えれば、ハイレベルおよびローレベル）のいずれかを出力信号としてインバータ３３０に出力する。ハイレベルは、例えば、入力電位ＶＶＳＬよりも高い電源電位に設定される。ローレベルは、例えば、電流源動作電位Ｖｄｓ'と略同一に設定される。なお、入力電位ＶＶＳＬおよび電流源動作電位Ｖｄｓ'は、特許請求の範囲に記載の一対の出力電位の一例である。電源電位および電流源動作電位Ｖｄｓ'は、特許請求の範囲に記載の一対のシフト電位の一例である。
インバータ３３０は、レベルシフト回路３２０の出力信号が所定の閾値より高いか否かを判定し、判定結果をインバータ３４０に出力するものである。閾値は、電源電位と電流源動作電位Ｖｄｓ'との間の電位に設定される。また、レベルシフト回路３２０の出力信号がハイレベルの場合、判定結果はローレベルとなり、その出力信号がローレベルの場合、判定結果はハイレベルとなる。
インバータ３４０の回路構成は、インバータ３３０と同様である。このインバータ３４０は、判定結果を出力信号ＶＣＯとしてカウンタ２６１に出力する。
なお、インバータ３３０の代わりに、バッファやＮＯＲ（否定論理和）ゲートなどの他の論理ゲートを設けることもできる。インバータ３３０は、特許請求の範囲に記載の論理ゲートの一例である。
［レベルシフト回路の構成例］
図７は、本技術の第１の実施の形態におけるレベルシフト回路３２０とインバータ３３０および３４０との一構成例を示す回路図である。レベルシフト回路３２０は、プリチャージトランジスタ３２１およびｎＭＯＳトランジスタ３２２を備える。プリチャージトランジスタ３２１として、例えば、ｐＭＯＳトランジスタが用いられる。
また、インバータ３３０は、ｐＭＯＳトランジスタ３３１およびｎＭＯＳトランジスタ３３２を備える。インバータ３４０は、ｐＭＯＳトランジスタ３４１およびｎＭＯＳトランジスタ３４２を備える。
プリチャージトランジスタ３２１のソースは、電源電位ＶＤＤＢに接続され、ゲートには、タイミング制御部２２０からの制御信号ＰｒｅＣｈｇが入力される。プリチャージトランジスタ３２１のドレインは、ｎＭＯＳトランジスタ３２２のドレインに接続される。ここで、電源電位ＶＤＤＢは、画素回路２５０の電源電位ＶＤＤＡと異なる電源電位である。また、各カラムの比較器３００は、電源電位ＶＤＤＢを供給する電源線に共通に接続される。
ｎＭＯＳトランジスタ３２２のゲートは、垂直信号線２５９に接続され、ソースには、出力トランジスタ３１６からの比較結果ＣＭＰ２が入力される。また、プリチャージトランジスタ３２１およびｎＭＯＳトランジスタ３２２の接続ノードは、インバータ３３０に接続され、その接続ノードから出力信号ＯＵＴが出力される。ｎＭＯＳトランジスタ３２２のバックゲートおよびソースは短絡されている。
インバータ３３０内のｐＭＯＳトランジスタ３３１およびｎＭＯＳトランジスタ３３２は、電源電位ＶＤＤＣと基準電位ＶＳＳＣとの間において直列に接続される。これらのトランジスタのゲートには、出力信号ＯＵＴが入力される。ｐＭＯＳトランジスタ３３１およびｎＭＯＳトランジスタ３３２の接続ノードからインバータ３４０へ、反転信号ＩＮＶが出力される。ここで、電源電位ＶＤＤＣは、電源電位ＶＤＤＢよりも低い電源電位である。また、基準電位ＶＳＳＣは、基準電位ＶＳＳＢと異なる電位である。
インバータ３４０内のｐＭＯＳトランジスタ３４１およびｎＭＯＳトランジスタ３４２は、電源電位ＶＤＤＣと基準電位ＶＳＳＣとの間において直列に接続される。これらのトランジスタのゲートには、反転信号ＩＮＶが入力される。ｐＭＯＳトランジスタ３４１およびｎＭＯＳトランジスタ３４２の接続ノードからカウンタ２６１へ出力信号ＶＣＯが出力される。
インバータ３３０および３４０により、その前段の電源電位ＶＤＤＢを、電源電位ＶＤＤＣに変換することができる。
タイミング制御部２２０は、ＡＤ変換期間の直前において、制御信号ＰｒｅＣｈｇによりプリチャージトランジスタ３２１をオン状態にする。オン状態のプリチャージトランジスタ３２１は、寄生容量３２３をプリチャージして、ｎＭＯＳトランジスタ３２２のドレインを電源電位ＶＤＤＢに初期化する。また、ＡＤ変換期間中において、プリチャージトランジスタ３２１は、オフ状態に制御される。
ＡＤ変換の開始時に比較結果ＣＭＰ２が入力電位ＶＶＳＬ（ハイレベル）となる。このとき、ｎＭＯＳトランジスタ３２２はオフ状態となり、プリチャージされた寄生容量３２３の電源電位ＶＤＤＢが、出力信号ＯＵＴとして出力される。
そして、比較結果ＣＭＰ２が電流源動作電位Ｖｄｓ'（ローレベル）に反転すると、ｎＭＯＳトランジスタ３２２はオン状態に遷移し、出力信号ＯＵＴの電位は、電流源動作電位Ｖｄｓ'に反転する。
図８は、本技術の第１の実施の形態における各段の出力値の変動を説明するための図である。ＡＤ変換の開始時において、参照電位ＶＲＭＰはオートゼロ電位ＶＡＺより高く設定される。このとき、１段目の入力トランジスタ３１２は、クランプ電位ＶＣＬＰ（ローレベル）の比較結果ＣＭＰ１を出力する。その比較結果ＣＭＰ１に応じて、２段目の出力トランジスタ３１６は、入力電位ＶＶＳＬ（ハイレベル）の比較結果ＣＭＰ２を出力する。
比較結果ＣＭＰ２に応じて、３段目のｎＭＯＳトランジスタ３２２は、電源電位ＶＤＤＢ（ハイレベル）の出力信号ＯＵＴを出力する。その出力信号ＯＵＴに応じて、４段目のインバータ３３０は、基準電位ＶＳＳＣ（ローレベル）の反転信号ＩＮＶを出力する。その反転信号ＩＮＶに応じて、５段目のインバータ３４０は、電源電位ＶＤＤＣ（ハイレベル）の出力信号ＶＣＯを出力する。
そして、ＡＤ変換期間内において、参照電位ＶＲＭＰが下がり、上記略一致状態である、入力トランジスタ３１２のゲート電位が入力電位ＶＶＳＬから入力トランジスタの閾値Ｖｔを引いた値より低くなると、１段目の出力である比較結果ＣＭＰ１は、入力電位ＶＶＳＬ（ハイレベル）に反転する。その比較結果ＣＭＰ１に応じて２段目の出力である比較結果ＣＭＰ２は、電流源動作電位Ｖｄｓ'（ローレベル）に反転する。
比較結果ＣＭＰ２に応じて、３段目の出力信号ＯＵＴは、電流源動作電位Ｖｄｓ'（ローレベル）に反転する。その出力信号ＯＵＴに応じて、４段目の出力である反転信号ＩＮＶは、電源電位ＶＤＤＣ（ハイレベル）に反転する。その反転信号ＩＮＶに応じて、５段目の出力である出力信号ＶＣＯは、基準電位ＶＳＳＣ（ローレベル）に反転する。
図９は、本技術の第１の実施の形態における各段の出力範囲を説明するための図である。未入光時、画素回路２５０内の増幅トランジスタ２５５のオン状態のドレイン－ソース間電圧をＶｄｓとする。この場合、垂直信号線２５９の電位（すなわち、入力電位ＶＶＳＬ）の最大は、画素回路２５０の電源電位ＶＤＤＡよりもＶｄｓだけ低い電位ＶＶＳＬＨとなる。
また、画素回路２５０の受光量に応じて垂直信号線２５９の電位は変動し、受光量が最大のときの垂直信号線２５９の電位（いわゆる白レベル）をＶＶＳＬＬとする。この電位ＶＶＳＬＬから電位ＶＶＳＬＨまでの範囲が垂直信号線２５９の振幅のフルスケールに該当する。また、電流源３１８の電源側の電位は、電流源動作電位Ｖｄｓ'である。したがって、２段目の出力範囲は最大で電流源動作電位Ｖｄｓ'から電位ＶＶＳＬＨまでとなり、最小で電流源動作電位Ｖｄｓ'から電位ＶＶＳＬＬまでとなる。同図の２段目の出力範囲は白レベルが出力された際の範囲を示す。
レベルシフト回路３２０内のｎＭＯＳトランジスタ３２２は、電流源動作電位Ｖｄｓ'の比較結果ＣＭＰ２の入力に応じて、電流源動作電位Ｖｄｓ'の出力信号ＯＵＴを出力する。また、ｎＭＯＳトランジスタ３２２は、入力電位ＶＶＳＬの比較結果ＣＭＰ２の入力に応じて、電源電位ＶＤＤＢの出力信号ＯＵＴを出力する。このため、３段目の出力範囲は、電流源動作電位Ｖｄｓ'から電源電位ＶＤＤＢまでとなる。
４段目のインバータ３３０は、出力信号ＯＵＴが閾値Ｖｔｈより高いか否かにより、電源電位ＶＤＤＣまたは基準電位ＶＳＳＣを出力する。このため、４段目の出力範囲は、基準電位ＶＳＳＣから電源電位ＶＤＤＣまでとなる。
同図に例示したように、画素回路２５０、出力トランジスタ３１６および電流源３１８が直列に接続されているため、これらが並列に接続されている場合と比較して２段目の出力範囲が狭くなる。特に、白レベルが出力された際は、２段目の出力範囲が非常に狭くなる。
ここで、レベルシフト回路３２０を設けず、２段目の出力（比較結果ＣＭＰ２）が直接、インバータ３３０に入力される比較例を想定する。この比較例では、２段目の出力範囲が狭いため、インバータ３３０の入力（比較結果ＣＭＰ２）がハイレベルの際に、そのレベルが閾値Ｖｔｈを超えないことがある。この場合、インバータ３３０の出力（反転信号ＩＮＶ）がローレベルにならず、インバータ３３０に誤動作が生じてしまう。
また、比較例では、２段目の出力範囲が狭いため、インバータ３３０の入力（比較結果ＣＭＰ２）がハイレベルの際に、そのレベルが閾値Ｖｔｈに近い値となることがある。この場合、インバータ３３０内のｐＭＯＳトランジスタ３３１およびｎＭＯＳトランジスタ３３２の両方がオン状態になり、インバータ３３０にリーク電流が流れるおそれがある。
比較例において、誤動作やリーク電流を防止するには、誤動作などが生じないように電源電位を十分に高くし、閾値を小さくしなければならず、設計自由度が低下してしまう。
これに対して、レベルシフト回路３２０を設けた場合、このレベルシフト回路３２０の入力電位ＶＶＳＬに応じて電源電位ＶＤＤＢを出力するため、インバータ３３０の入力側の電圧範囲を比較例よりも拡大することができる。電圧範囲の拡大により、その範囲の下限や上限とインバータ３３０の閾値との差が十分に大きくなり、インバータ３３０の誤動作やリーク電流を防止することができる。これにより、インバータ３３０の誤動作やリーク電流を防止するための設計上の制約が緩和され、設計自由度が向上する。なお、レベルシフト回路３２０は、電源側のみを拡大しているが、電源側の入力電位ＶＶＳＬはシフトせず、接地側の電流源動作電位Ｖｄｓ'を基準電位ＶＳＳＢにシフトして接地側のみを拡大することもできる。
［固体撮像素子の動作例］
図１０は、本技術の第１の実施の形態における固体撮像素子２００の動作の一例を示すタイミングチャートである。同図における一点鎖線は、垂直信号線２５９の電位（入力電位ＶＶＳＬ）の変動を示す。
タイミング制御部２２０は、オートゼロ期間の終了時のタイミングＴ１において、制御信号ＡＺＳＷをローレベルからハイレベルにしてオートゼロトランジスタ３１３をオフ状態にする。
また、タイミング制御部２２０は、ＡＤ変換の開始前のタイミングＴ２までの間に、制御信号ＰｒｅＣｈｇをローレベルにしてプリチャージトランジスタ３２１にプリチャージさせる。タイミングＴ２からタイミングＴ５までにおいて、制御信号ＰｒｅＣｈｇはハイレベルに制御される。
タイミングＴ２の直後からタイミングＴ４までのリセットレベルのＡＤ変換期間に亘って、ＤＡＣ２３０は、参照電位ＶＲＭＰを徐々に低下させる。そのＡＤ変換期間内のタイミングＴ３で、参照電位ＶＲＭＰと垂直信号線２５９の電位ＶＶＳＬとの差分が、許容値（入力トランジスタ３１２のゲート－ソース間電圧Ｖｇｓ）以下になったものとする。このとき、比較器３００の出力信号ＶＣＯがハイレベルからローレベルに反転する。
そして、タイミングＴ４からＴ５の期間内に、垂直信号線の電位（入力電位ＶＶＳＬ）は、リセットレベルから信号レベルに遷移する。
タイミング制御部２２０は、信号レベルのＡＤ変換の開始前のタイミングＴ５からＴ６までの間に、制御信号ＰｒｅＣｈｇをローレベルにしてプリチャージトランジスタ３２１にプリチャージさせる。タイミングＴ６からタイミングＴ８までにおいて、制御信号ＰｒｅＣｈｇはハイレベルに制御される。
タイミングＴ６の直後からタイミングＴ８までのリセットレベルのＡＤ変換期間に亘って、ＤＡＣ２３０は、参照電位ＶＲＭＰを徐々に低下させる。そのＡＤ変換期間内のタイミングＴ７で、参照電位ＶＲＭＰと垂直信号線２５９の電位ＶＶＳＬとの差分が、許容値（ゲート－ソース間電圧Ｖｇｓ）以下になったものとする。このとき、比較器３００の出力信号ＶＣＯがハイレベルからローレベルに反転する。
同図に例示するように、リセットレベルのＡＤ変換期間の直前と、信号レベルのＡＤ変換期間の直前とのそれぞれにおいてプリチャージが行われる。
図１１は、本技術の第１の実施の形態における固体撮像素子２００の動作の一例を示すフローチャートである。この動作は、例えば、画像データを撮像するための所定のアプリケーションが実行されたときに開始される。
垂直走査回路２１０は、読出し行を選択し、露光させる（ステップＳ９１１）。プリチャージトランジスタ３２１は、プリチャージを行う（ステップ９１２）。カラム信号処理部２６０は、列ごとにリセットレベルをＡＤ変換する（ステップ９１３）。プリチャージトランジスタ３２１は、プリチャージを行い（ステップ９１４）、カラム信号処理部２６０は、列ごとに信号レベルをＡＤ変換する（ステップ９１５）。そして、垂直走査回路２１０は、読出し行が最終行であるか否かを判断する（ステップＳ９１６）。
読出し行が最終行でない場合（ステップＳ９１６：Ｎｏ）、固体撮像素子２００は、ステップＳ９１１以降を繰り返す。一方、読出し行が最終行である場合（ステップＳ９１６：Ｙｅｓ）、固体撮像素子２００は、撮像のための動作を終了する。
なお、図１０に例示したタイミングチャートの動作は、図１１のステップＳ９１２乃至Ｓ９１５に相当する。
複数の画像データを連続して撮像する際には、ステップＳ９１１乃至Ｓ９１６が垂直同期信号に同期して繰り返し実行される。
このように、本技術の第１の実施の形態によれば、レベルシフト回路３２０が、入力電位ＶＶＳＬおよび電流源動作電位Ｖｄｓ'よりも電位差の大きい一対の電位のいずれかを出力するため、インバータ３３０の入力側の電圧範囲を拡大することができる。電圧範囲の拡大により、その範囲の下限や上限とインバータ３３０の閾値との差が十分に大きくなり、インバータ３３０の誤動作やリーク電流を防止することができる。これにより、誤動作やリーク電流を防止するための、電源電圧や閾値に関する設計上の制約が緩和され、設計自由度を向上させることができる。
［第１の変形例］
上述の第１の実施の形態では、レベルシフト回路３２０は、電流源動作電位Ｖｄｓ'から入力電位ＶＶＳＬまでの電圧範囲を、電流源動作電位Ｖｄｓ'から電源電圧ＶＤＤＢまでに拡大していた。しかしながら、電流源動作電位Ｖｄｓ'が比較的高いと、インバータ３３０の誤動作やリーク電流が生じるおそれがある。この第１の実施の形態の第１の変形例の固体撮像素子２００は、電圧範囲をさらに拡大した点において第１の実施の形態と異なる。
図１２は、本技術の第１の実施の形態の第１の変形例における比較器３００の一構成例を示す回路図である。この第１の実施の形態の第１の変形例の比較器３００は、インバータ３４０が設けられない点において第１の実施の形態と異なる。
また、第１の実施の形態の第１の変形例のレベルシフト回路３２０には、タイミング制御部２２０からの制御信号ＰｒｅＣｈｇ１およびＰｒｅＣｈｇ２が入力される。
図１３は、本技術の第１の実施の形態の第１の変形例におけるレベルシフト回路３２０とインバータ３３０との一構成例を示す回路図である。この第１の実施の形態の第１の変形例のレベルシフト回路３２０は、ｐＭＯＳトランジスタ３２４およびプリチャージトランジスタ３２５をさらに備える点において第１の実施の形態と異なる。プリチャージトランジスタ３２５として、例えば、ｎＭＯＳトランジスタが用いられる。
ｐＭＯＳトランジスタ３２４のソースは、電源電位ＶＤＤＢに接続され、ゲートは、プリチャージトランジスタ３２１およびｎＭＯＳトランジスタ３２２の接続ノードに接続される。この接続ノードからは、出力信号ｎＯＵＴが出力される。ｐＭＯＳトランジスタ３２４のドレインは、プリチャージトランジスタ３２５のドレインに接続される。
プリチャージトランジスタ３２５のソースは、基準電位ＶＳＳＢに接続され、ゲートには、制御信号ＰｒｅＣｈｇ２が入力される。また、ｐＭＯＳトランジスタ３２４およびプリチャージトランジスタ３２５の接続ノードは、インバータ３３０に接続され、その接続ノードから出力信号ｐＯＵＴが出力される。
なお、プリチャージトランジスタ３２１は、特許請求の範囲に記載の電源側プリチャージトランジスタの一例である。ｎＭＯＳトランジスタ３２２は、特許請求の範囲に記載のＮ型トランジスタの一例である。ｐＭＯＳトランジスタ３２４は、特許請求の範囲に記載のＰ型トランジスタの一例である。プリチャージトランジスタ３２５は、特許請求の範囲に記載の基準側プリチャージトランジスタの一例である。
タイミング制御部２２０は、ＡＤ変換期間の直前において、制御信号ＰｒｅＣｈｇ１およびＰｒｅＣｈｇ２によりプリチャージトランジスタ３２１および３２５をオン状態にする。オン状態のプリチャージトランジスタ３２１は、寄生容量３２３をプリチャージして、ｎＭＯＳトランジスタ３２２のドレインを電源電位ＶＤＤＢに初期化する。また、オン状態のプリチャージトランジスタ３２５は、寄生容量３２６をプリチャージして、ｎＭＯＳトランジスタ３２２のドレインを基準電位ＶＳＳＢに初期化する。また、ＡＤ変換期間中において、プリチャージトランジスタ３２１および３２５は、オフ状態に制御される。
ＡＤ変換の開始時に比較結果ＣＭＰ２が入力電位ＶＶＳＬ（ハイレベル）となる。このとき、ｎＭＯＳトランジスタ３２２はオフ状態となり、プリチャージされた寄生容量３２３の電源電位ＶＤＤＢが、出力信号ｎＯＵＴとして出力される。この出力信号ｎＯＵＴに応じて、ｐＭＯＳトランジスタ３２４はオフ状態となり、プリチャージされた寄生容量３２６の基準電位ＶＳＳＢが、出力信号ｐＯＵＴとして出力される。
そして、比較結果ＣＭＰ２が電流源動作電位Ｖｄｓ'（ローレベル）に反転すると、ｎＭＯＳトランジスタ３２２はオン状態に遷移し、出力信号ｎＯＵＴの電位は、電流源動作電位Ｖｄｓ'に反転する。そして、この出力信号ｎＯＵＴに応じて、ｐＭＯＳトランジスタ３２４はオン状態に遷移し、出力信号ｐＯＵＴの電位は、電源電位ＶＤＤＢに反転する。
図１４は、本技術の第１の実施の形態の第１の変形例における固体撮像素子２００の動作の一例を示すタイミングチャートである。
タイミング制御部２２０は、ＡＤ変換の開始前のタイミングＴ２までの間に、制御信号ＰｒｅＣｈｇ１をローレベルにし、制御信号ＰｒｅＣｈｇ２をハイレベルにしてプリチャージトランジスタ３２１および３２５にプリチャージさせる。タイミングＴ２からタイミングＴ５までにおいて、制御信号ＰｒｅＣｈｇ１は、ハイレベルに、制御信号ＰｒｅＣｈｇ２はローレベルに制御される。
また、タイミング制御部２２０は、タイミングＴ５からＴ６までの間に、制御信号ＰｒｅＣｈｇ１をローレベルにし、制御信号ＰｒｅＣｈｇ２をハイレベルにしてプリチャージトランジスタ３２１および３２５にプリチャージさせる。タイミングＴ６からタイミングＴ８までにおいて、制御信号ＰｒｅＣｈｇ１はハイレベルに、制御信号ＰｒｅＣｈｇ２はローレベルに制御される。
図１５は、本技術の第１の実施の形態の第１の変形例における各段の出力範囲を説明するための図である。２段目および３段目の出力範囲は、第１の実施の形態と同様である。
レベルシフト回路３２０内のｐＭＯＳトランジスタ３２４は、電源電位ＶＤＤＢの出力信号ｎＯＵＴの入力に応じて、基準電位ＶＳＳＢの出力信号ｐＯＵＴを出力する。また、ｐＭＯＳトランジスタ３２４は、電流源動作電位Ｖｄｓ'の出力信号ｎＯＵＴの入力に応じて、電源電位ＶＤＤＢの出力信号ｐＯＵＴを出力する。このため、３段目の出力範囲は、基準電位ＶＳＳＢから電源電位ＶＤＤＢまでとなる。
同図に例示するように、４段目のｐＭＯＳトランジスタ３２４は、電流源動作電位Ｖｄｓ'から電源電位ＶＤＤＢまでの電圧範囲を、基準電位ＶＳＳＢから電源電圧ＶＤＤＢまで、さらに拡大する。これにより、インバータ３３０の誤動作やリーク電流をより確実に防止することができる。
このように、本技術の第１の実施の形態の第１の変形例では、ｐＭＯＳトランジスタ３２４が、電流源動作電位Ｖｄｓ'から電源電位ＶＤＤＢまでの電圧範囲を基準電位ＶＳＳＢから電源電圧ＶＤＤＢまで、さらに拡大する。これにより、インバータ３３０の誤動作やリーク電流をより確実に防止することができる。
［第２の変形例］
上述の第１の実施の形態の第１の変形例では、ｎＭＯＳトランジスタ３２２のゲートを垂直信号線２５９に接続し、ソースを、出力トランジスタ３１６および電流源３１８の接続ノードに接続していた。しかし、この接続構成では、オートゼロ期間内にｎＭＯＳトランジスタ３２２がオン状態となり、そのトランジスタを介してリーク電流が流れるおそれがある。この第１の実施の形態の第２の変形例の固体撮像素子２００は、ｎＭＯＳトランジスタ３２２のゲートおよびソースの短絡により、リーク電流を防止した点において第１の実施の形態の第１の変形例と異なる。
図１６は、本技術の第１の実施の形態の第２の変形例におけるレベルシフト回路３２０とインバータ３３０との一構成例を示す回路図である。この第２の実施の形態の第２の変形例のレベルシフト回路３２０は、短絡トランジスタ３２７をさらに備える点において第１の実施の形態の第１の変形例と異なる。
短絡トランジスタ３２７は、タイミング制御部２２０からの制御信号Ｓｈｔに従って、ｎＭＯＳトランジスタ３２２のゲートおよびソースを短絡するものである。短絡トランジスタ３２７として、例えば、ｐＭＯＳトランジスタが用いられる。
オートゼロ期間においてオートゼロトランジスタ３１３がオン状態になる。このときの参照信号の電位をオートゼロ電位とする。オートゼロ期間内は、２段目の出力（比較結果ＣＭＰ２）もオートゼロ電位となる。一方、垂直信号線２５９の電位は、リセットレベルである。このため、ｎＭＯＳトランジスタ３２２のゲートの電位（リセットレベル）と、ソースの電位（オートゼロ電位）との間に電位差が生じ、短絡トランジスタ３２７の無い場合、ｎＭＯＳトランジスタ３２２がオン状態になるおそれがある。ｎＭＯＳトランジスタ３２２がオン状態になると、オートゼロ期間内は、プリチャージトランジスタ３２１もオン状態であるため、プリチャージトランジスタ３２１、ｎＭＯＳトランジスタ３２２および電流源３１８を介してリーク電流が流れるおそれがある。
そこで、タイミング制御部２２０は、オートゼロ期間内に短絡トランジスタ３２７をオン状態にして、ｎＭＯＳトランジスタ３２２のゲートおよびソースを短絡する。これにより、ｎＭＯＳトランジスタ３２２をオフ状態にして、リーク電流を防止することができる。
図１７は、本技術の第１の実施の形態の第２の変形例における固体撮像素子２００の動作の一例を示すタイミングチャートである。タイミング制御部２２０は、オートゼロ期間の直後のタイミングＴ２までにおいて、制御信号ＳｈｔをローレベルにしてｎＭＯＳトランジスタ３２２のゲートおよびソースを短絡させる。タイミングＴ２からＴ８までにおいて、制御信号Ｓｈｔはハイレベルに制御される。
図１８は、本技術の第１の実施の形態の第２の変形例における固体撮像素子２００の断面図の一例である。ｐ型基板にはｎ層５０１が形成される。このｎ層５０１には、ｐ層５０２、５０３および５０７が形成される。ｐ層５０２および５０７は、基準電位ＶＳＳＢに接続される。
また、ｐ層５０３には、ｎ層５０４および５０６が形成され、それらの間に酸化膜を挟んでゲート電極５０５が設けられる。ｐ層５０３と、ｎ層５０４および５０６と、ゲート電極５０５は、ｎＭＯＳトランジスタ３２２として機能する。ｎ層５０４は、ｎＭＯＳトランジスタ３２２のソースとして用いられ、バックゲート（ｐ層５０３）に接続される。また、ｎ層５０６は、ｎＭＯＳトランジスタ３２２のドレインとして用いられる。
バックゲート（ｐ層５０３）の電位は、２段目の出力と同じであり、基準電位ＶＳＳＢと異なる。このため、ｐ層５０２や５０７と、ｐ層５０３との間には、十分な長さのウェル分離領域が設けられる。同図における矢印付きの線分は、ウェル分離領域の長さを示す。
なお、後段にｐＭＯＳトランジスタ３２４を設けていない第１の実施の形態に、第２の変形例の短絡トランジスタ３２７を追加することもできる。
このように、本技術の第１の実施の形態の第２の変形例によれば、短絡トランジスタ３２７がオートゼロ期間内にｎＭＯＳトランジスタ３２２のゲートおよびソースを短絡するため、ｎＭＯＳトランジスタ３２２をオフ状態にするこができる。これにより、ｎＭＯＳトランジスタ３２２を介して流れるリーク電流を防止することができる。
［第３の変形例］
上述の第１の実施の形態の第２の変形例では、ｎＭＯＳトランジスタ３２２のバックゲートがソースと接続されていたが、この構成では、ウェル分離領域を十分に長くしなければならず、実装面積を削減することが困難である。この第１の実施の形態の第３の変形例は、ｎＭＯＳトランジスタ３２２のバックゲートを基準電位ＶＳＳＢに接続（接地）してウェル分離領域の幅を短くした点において第１の実施の形態の第２の変形例と異なる。
図１９は、本技術の第１の実施の形態の第３の変形例におけるレベルシフト回路３２０とインバータ３３０との一構成例を示す回路図である。この第１の実施の形態の第３の変形例のレベルシフト回路３２０は、ｎＭＯＳトランジスタ３２２のバックゲートが基準電位ＶＳＳＢに接続される点において第１の実施の形態の第２の変形例と異なる。
図２０は、本技術の第１の実施の形態の第３の変形例における固体撮像素子２００の断面図の一例である。同図に例示するように、ｎＭＯＳトランジスタ３２２のバックゲート（ｐ層５０３）は、基準電位ＶＳＳＢに接続される。このｐ層５０３は、ｐ層５０２や５０７と同電位であるため、それらの間のウェル分離領域を、第１の実施の形態の第２の変形例と比較して短くすることができる。これにより、実装面積を削減することができる。
なお、第１の実施の形態、または、第１の実施の形態の第１の変形例に第３の変形例を適用することもできる。
このように、本技術の第１の実施の形態の第３の変形例では、ｎＭＯＳトランジスタ３２２のバックゲートが基準電位ＶＳＳＢに接続されるため、ウェル分離領域を短くすることができる。これにより、実装面積を削減することができる。
［第４の変形例］
上述の第１の実施の形態の第２の変形例では、ｎＭＯＳトランジスタ３２２のソースに２段目の出力（比較結果ＣＭＰ２）を入力し、ゲートを垂直信号線に接続していた。しかし、この接続構成では、２段目の比較結果ＣＭＰ２のローレベル（電流源動作電位Ｖｄｓ'）が比較的高い場合に、ｎＭＯＳトランジスタ３２２がオン状態とならないおそれがある。この第１の実施の形態の第４の変形例の固体撮像素子２００は、ｎＭＯＳトランジスタ３２２の代わりに、ｐＭＯＳトランジスタを設けた点において第１の実施の形態の第２の変形例と異なる。
図２１は、本技術の第１の実施の形態の第４の変形例におけるレベルシフト回路３２０の一構成例を示す回路図である。この第１の実施の形態の第４の変形例のレベルシフト回路３２０は、ｎＭＯＳトランジスタ３２２の代わりにｐＭＯＳトランジスタ３５１を備えた点において第１の実施の形態の第２の変形例と異なる。また、ｐＭＯＳトランジスタ３２４の代わりにｎＭＯＳトランジスタ３５５が設けられる。プリチャージトランジスタ３２１および３２５の代わりにプリチャージトランジスタ３５２および３５４が設けられる。プリチャージトランジスタ３５２および３５４として、例えば、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタが用いられる。さらに、第１の実施の形態の第２の変形例と異なり、インバータ３４０が追加される。
ｐＭＯＳトランジスタ３５１のソースは、垂直信号線２５９に接続され、ゲートには比較結果ＣＭＰ２が入力される。ｐＭＯＳトランジスタ３５１のドレインは、プリチャージトランジスタ３５２のドレインに接続される。
また、短絡トランジスタ３２７は、ｐＭＯＳトランジスタ３５１のゲートおよびソースを短絡する。
プリチャージトランジスタ３５２のソースは、基準電位ＶＳＳＢに接続され、ゲートには、制御信号ＰｒｅＣｈｇ１が入力される。また、ｐＭＯＳトランジスタ３５１およびプリチャージトランジスタ３５２の接続ノードから出力信号ｐＯＵＴが出力される。
ｎＭＯＳトランジスタ３５５のソースは、基準電位ＶＳＳＢに接続され、ゲートは、ｐＭＯＳトランジスタ３５１およびプリチャージトランジスタ３５２の接続ノードに接続される。ｎＭＯＳトランジスタ３５５のドレインは、プリチャージトランジスタ３５４のドレインに接続される。
プリチャージトランジスタ３５４のソースは、電源電位ＶＤＤＢに接続され、ゲートには、制御信号ＰｒｅＣｈｇ２が入力される。また、プリチャージトランジスタ３５４およびｎＭＯＳトランジスタ３５５の接続ノードは、インバータ３３０に接続され、その接続ノードから出力信号ｎＯＵＴが出力される。
なお、ｐＭＯＳトランジスタ３５１は、特許請求の範囲に記載のＰ型トランジスタの一例である。プリチャージトランジスタ３５２は、特許請求の範囲に記載の基準側プリチャージトランジスタの一例である。プリチャージトランジスタ３５４は、特許請求の範囲に記載の電源側プリチャージトランジスタの一例である。ｎＭＯＳトランジスタ３５５は、特許請求の範囲に記載のＮ型トランジスタの一例である。
タイミング制御部２２０は、ＡＤ変換期間の直前において、制御信号ＰｒｅＣｈｇ１およびＰｒｅＣｈｇ２によりプリチャージトランジスタ３５２および３５４をオン状態にする。オン状態のプリチャージトランジスタ３５２は、寄生容量３５３をプリチャージして、ｐＭＯＳトランジスタ３５１のドレインを基準電位ＶＳＳＢに初期化する。また、オン状態のプリチャージトランジスタ３５４は、寄生容量３５６をプリチャージして、ｎＭＯＳトランジスタ３５５のドレインを電源電位ＶＤＤＢに初期化する。また、ＡＤ変換期間中において、プリチャージトランジスタ３５２および３５４は、オフ状態に制御される。
ＡＤ変換の開始時に比較結果ＣＭＰ２が入力電位ＶＶＳＬ（ハイレベル）となる。このとき、ｐＭＯＳトランジスタ３５１はオフ状態となり、プリチャージされた寄生容量３５３の基準電位ＶＳＳＢが、出力信号ｐＯＵＴとして出力される。この出力信号ｐＯＵＴに応じて、ｎＭＯＳトランジスタ３５５はオフ状態となり、プリチャージされた寄生容量３５６の基準電位ＶＤＤＢが、出力信号ｎＯＵＴとして出力される。
そして、比較結果ＣＭＰ２が電流源動作電位Ｖｄｓ'（ローレベル）に反転すると、ｐＭＯＳトランジスタ３５１はオン状態に遷移し、出力信号ｐＯＵＴの電位は、入力電位ＶＶＳＬに反転する。そして、この出力信号ｐＯＵＴに応じて、ｎＭＯＳトランジスタ３５５はオン状態に遷移し、出力信号ｎＯＵＴの電位は、基準電位ＶＳＳＢに反転する。
ｎＭＯＳトランジスタ３２２の代わりに、ｐＭＯＳトランジスタ３５１を用いることにより、垂直信号線の信号レンジがレベルシフト回路３２０の電源電位ＶＤＤＢを超えるような高電圧であってもトランジスタの動作電圧を確保しやすく、ＶＤＤＢを自由に設定可能である。
なお、４段目のプリチャージトランジスタ３５４およびｎＭＯＳトランジスタ３５５を設けない構成とすることもできる。この場合には、インバータ３４０が不要となる。また、短絡トランジスタ３２７を設けない構成とすることもできる。また、第１の実施の形態の第４の変形例に、ｎＭＯＳトランジスタ３２２のバックゲートを基準電位ＶＳＳＢに接続する第３の変形例を適用することもできる。
図２２は、本技術の第１の実施の形態の第４の変形例における固体撮像素子２００の動作の一例を示すタイミングチャートである。
タイミング制御部２２０は、ＡＤ変換の開始前のタイミングＴ２までの間に、制御信号ＰｒｅＣｈｇ１をハイレベルにし、制御信号ＰｒｅＣｈｇ２をローレベルにしてプリチャージトランジスタ３２１および３２５にプリチャージさせる。タイミングＴ２からタイミングＴ５までにおいて、制御信号ＰｒｅＣｈｇ１は、ローレベルに、制御信号ＰｒｅＣｈｇ２はハイレベルに制御される。
また、タイミング制御部２２０は、タイミングＴ５からＴ６までの間に、制御信号ＰｒｅＣｈｇ１をハイレベルにし、制御信号ＰｒｅＣｈｇ２をローレベルにしてプリチャージトランジスタ３２１および３２５にプリチャージさせる。タイミングＴ６からタイミングＴ８までにおいて、制御信号ＰｒｅＣｈｇ１はローレベルに、制御信号ＰｒｅＣｈｇ２はハイレベルに制御される。
このように、本技術の第１の実施の形態の第４の変形例では、２段目の後段にｐＭＯＳトランジスタ３５１を設けたため、ｐＭＯＳトランジスタの動作にレベルシフト回路３２０の電源電位ＶＤＤＢが関与しないため、トランジスタの動作電圧を確保しやすく、ＶＤＤＢを自由に設定可能である。
［第５の変形例］
上述の第１の実施の形態では、入力トランジスタ３１２のソースに垂直信号線２５９を接続し、ゲートに参照電位ＶＲＭＰを入力していたが、この構成では、比較器３００の電源電圧をさらに低減することが困難である。この第１の実施の形態の第５の変形例の固体撮像素子２００は、参照電位ＶＲＭＰおよび入力電位ＶＶＳＬの分圧により、比較器３００の電源電位を低下させる点において第１の実施の形態と異なる。
図２３は、本技術の第１の実施の形態の第５の変形例におけるカラム信号処理部の一構成例を示すブロック図である。同図に例示するように、カラムのそれぞれにおいて、垂直信号線２５９に負荷ＭＯＳ電流源２５７が接続される。
図２４は、本技術の第１の実施の形態の第５の変形例における比較器３００の一構成例を示す回路図である。この第１の実施の形態の第５の変形例の比較器３００は、容量３６１および３６２と、ＬＤＯトランジスタ３６３とをさらに備える点において第１の実施の形態と異なる。
容量３６１は、垂直信号線２５９と、入力トランジスタ３１２のゲートとの間に挿入される。容量３６２は、ＤＡＣ２３０と、入力トランジスタ３１２のゲートとの間に挿入される。これらの容量のそれぞれの値に基づいて決定される分圧比により、入力電位ＶＶＳＬと参照電位ＶＲＭＰとの間の電圧が分圧される。容量３６１および３６２の接続ノードの電圧ｄｉｆｆが入力トランジスタ３１２のゲートに入力される。
また、ＬＤＯトランジスタ３６３は、電源電位と入力トランジスタ３１２のソースとの間に挿入される。このＬＤＯトランジスタ３６３のゲートには、所定のバイアス電圧Ｖｂ１が印加される。ＬＤＯトランジスタ３６３は、電源電位より低いドロップ電位ｄｍｍを入力トランジスタ３１２のソースに供給する。入力トランジスタ３１２以降の後段の回路の構成は、第１の実施の形態と同様である。
入力電位ＶＶＳＬと参照電位ＶＲＭＰとの間の電圧を分圧する容量３６１および３６２を設けることにより、比較器３００の電源電位をさらに低減して消費電力を削減することができる。
図２５は、本技術の第１の実施の形態の第５の変形例における固体撮像素子２００の動作の一例を示すタイミングチャートである。同図に例示するように、参照電位ＶＲＭＰは、タイミングＴ２の直後からタイミングＴ４までのＡＤ変換期間と、タイミングＴ６の直後からタイミングＴ８までのＡＤ変換期間とのそれぞれにおいて、徐々に上昇する。
また、分圧後の電圧ｄｉｆｆと、ドロップ電位ｄｍｍとの差分が、許容値（ゲート－ソース間電圧Ｖｇｓ）以下になったタイミングＴ３およびＴ７で、出力信号ＶＣＯが反転する。
なお、第１の実施の形態の第５の変形例に、第２、第３または第４の変形例を適用することもできる。
このように本技術の第１の実施の形態の第５の変形例によれば、参照電位ＶＲＭＰおよび入力電位ＶＶＳＬを分割する容量３６１および３６２を追加したため、比較器３００の電源電位を低下させることができる。
［第６の変形例］
上述の第１の実施の形態の第５の変形例では、レベルシフト回路３２０は、電流源動作電位Ｖｄｓ'から入力電位ＶＶＳＬまでの電圧範囲を、電流源動作電位Ｖｄｓ'から電源電圧ＶＤＤＢまでに拡大していた。しかしながら、電流源動作電位Ｖｄｓ'が比較的高いと、インバータ３３０の誤動作やリーク電流が生じるおそれがある。この第１の実施の形態の第６の変形例の固体撮像素子２００は、電圧範囲をさらに拡大した点において第１の実施の形態の第５の変形例と異なる。
図２６は、本技術の第１の実施の形態の第６の変形例における比較器３００の一構成例を示す回路図である。この第１の実施の形態の第６の変形例の比較器３００は、レベルシフト回路３２０内に、ｐＭＯＳトランジスタ３２４およびプリチャージトランジスタ３２５をさらに設けた点において第１の実施の形態の第５の変形例と異なる。第１の実施の形態の第６の変形例は、第５の変形例に第１の変形例を適用したものに相当する。
図２７は、本技術の第１の実施の形態の第６の変形例における固体撮像素子の動作の一例を示すタイミングチャートである。この第１の実施の形態の第６の変形例におけるプリチャージの制御は、第１の実施の形態の第１の変形例と同様である。
なお、第１の実施の形態の第６の変形例に、第２、第３または第４の変形例を適用することもできる。
このように、本技術の第１の実施の形態の第６の変形例では、ｐＭＯＳトランジスタ３２４が、電流源動作電位Ｖｄｓ'から電源電位ＶＤＤＢまでの電圧範囲を基準電位ＶＳＳＢから電源電圧ＶＤＤＢまで、さらに拡大する。これにより、インバータ３３０の誤動作やリーク電流をより確実に防止することができる。
＜２．第２の実施の形態＞
上述の第１の実施の形態の第１の変形例では、電源電位ＶＤＤＢを供給する電源線に共通に各カラムの比較器３００が接続されていた。しかし、この構成では、あるカラムで生じた電源電位の変動が、電源線を介して別のカラムに伝播し、カラム間干渉（ストリーキング）が生じるおそれがある。この第２の実施の形態の固体撮像素子２００は、フィルタ回路を追加してストリーキングを抑制した点において第１の実施の形態の第１の変形例と異なる。
図２８は、本技術の第２の実施の形態における比較器３００の一構成例を示す回路図である。この第２の実施の形態の比較器３００は、フィルタ回路３７０をさらに備える点において第１の実施の形態の第１の変形例と異なる。
フィルタ回路３７０は、共通電源線３０８とレベルシフト回路３２０との間に挿入される。共通電源線３０８は、カラムのそれぞれのレベルシフト回路３２０が共通に接続される電源線であり、電源電位ＶＤＤＢが供給される。なお、共通電源線３０８の電源電位は、特許請求の範囲に記載の第１の電源電位の一例である。
フィルタ回路３７０は、電源電位ＶＤＤＢの変動を抑制するものである。このフィルタ回路３７０は、容量３７１およびｐＭＯＳトランジスタ３７２を備える。ｐＭＯＳトランジスタ３７２のドレインは、共通電源線３０８に接続され、ソースはｐＭＯＳトランジスタ３２４に接続される。また、ｐＭＯＳトランジスタ３７２のゲートには、ｐＭＯＳトランジスタ３７２を常時オン状態にするための所定電位（基準電位ＶＳＳＢなど）が印加される。容量３７１は、ｐＭＯＳトランジスタ３７２および３２４の接続ノードと基準電位ＶＳＳＢとの間に挿入される。
上述の回路構成により、フィルタ回路３７０は、ｐＭＯＳトランジスタ３７２のオン抵抗と、容量３７１とからなるＲＣフィルタとして機能する。
図２９は、本技術の第２の実施の形態におけるストリーキングの抑制効果について説明するための図である。あるカラムの動作時の電源ドロップにより、別のカラムが影響を受けるものとする。この場合、影響を与える方のカラムを「アグレッサー」と称し、影響を受ける方のカラムを「ビクティム」と称する。同図の左側がアグレッサーであり、右側がビクティムである。
アグレッサーにおいて、出力信号ＶＣＯが反転した際に３段目のｐＭＯＳトランジスタ３２４がオン状態に遷移し、そのトランジスタを介して電源電位ＶＤＤＢからの電流が流れる。これにより、電源電位ＶＤＤＢがドロップする。この電源ドロップが共通電源線３０８を介してビクティムに伝播し、ビクティムのレベルシフト回路３２０に電流が流れる。同図におけるレベルシフト回路３２０の上に記載された太い実線は、フィルタ回路３７０のある場合の電位の波形を示す。また、点線は、フィルタ回路３７０の無い場合の電位の波形を示す。
フィルタ回路３７０の無い場合、電位の波形は急峻となる。これにより、画像データに筋状のノイズが現れるストリーキングが生じるおそれがある。しかし、フィルタ回路３７０を設けることにより、電位の波形が緩やかになり、電位変動が抑制される。これにより、ストリーキングの発生を防止することができる。
このように、本技術の第２の実施の形態によれば、電源電位の変動をフィルタ回路３７０が抑制するため、その電位変動に起因するストリーキング発生を防止することができる。
［第１の変形例］
上述の第２の実施の形態では、ｐＭＯＳトランジスタ３７２を常にオン状態にしていたが、この構成では、電位変動を十分に抑制することができないことがある。この第２の実施の形態の第１の変形例は、一定のパルス期間のみ、ｐＭＯＳトランジスタ３７２をオン状態にする点において第２の実施の形態と異なる。
図３０は、本技術の第２の実施の形態の第１の変形例における比較器３００の一構成例を示す回路図である。この第２の実施の形態の第１の変形例の比較器３００は、ｐＭＯＳトランジスタ３７２のゲートに、タイミング制御部２２０からの制御信号ＸＳＨが入力される点において第２の実施の形態と異なる。
図３１は、本技術の第２の実施の形態の第１の変形例における固体撮像素子２００の動作の一例を示すタイミングチャートである。タイミング制御部２２０は、水平同期信号ＨＳＹＮＣを生成して垂直走査回路２１０に供給する。水平同期信号ＨＳＹＮＣは、垂直走査回路２１０が行を駆動するタイミングを示す信号である。水平同期信号ＨＳＹＮＣとして、垂直同期信号より周波数の高い周期信号が生成される。
水平同期信号ＨＳＹＮＣは、タイミングＴ０やＴ８において立ち上がる。タイミング制御部２２０は、これらのタイミングＴ０やＴ８において、所定のパルス期間に亘って制御信号ＸＳＨをローレベルにする。これにより、ｐＭＯＳトランジスタ３７２がオン状態になり、容量３７１に電源電位ＶＤＤＢがサンプルされる。これらのパルス期間以外の期間において、制御信号ＸＳＨはハイレベルに制御される。
また、サンプル後のタイミングＴ３およびＴ７において、出力信号ＶＣＯが反転し、このときにアグレッサー内の３段目で電流が流れる。しかし、このときには、ｐＭＯＳトランジスタ３７２がオフ状態であるため、共通電源線３０８と３段目とが切り離された状態である。これにより、電源ドロップが生じず、より確実に電位変動を抑制することができる。
図３２は、本技術の第２の実施の形態の第１の変形例における固体撮像素子の動作の別の例を示すタイミングチャートである。同図に例示するように、タイミング制御部２２０は、リセットレベルのＡＤ変換期間の直前のタイミングＴ０と、信号レベルのＡＤ変換の直前のタイミングＴ４とのそれぞれにおいて、パルス期間に亘って制御信号ＸＳＨをローレベルにすることもできる。容量３７１の容量値が比較的小さい場合には、同図の制御が望ましい。
図３３は、本技術の第２の実施の形態の第１の変形例におけるストリーキングの抑制効果について説明するための図である。同図の左側がアグレッサーであり、右側がビクティムである。同図におけるレベルシフト回路３２０の上に記載された太い実線は、フィルタ回路３７０のある場合の電位の波形を示す。また、点線は、フィルタ回路３７０の無い場合の電位の波形を示す。
前述したように、出力信号ＶＣＯが反転するタイミングにおいてフィルタ回路３７０内のｐＭＯＳトランジスタ３７２がオフ状態であるため、共通電源線３０８と３段目とが切り離された状態となる。これにより、同図に例示するように、電源ドロップは、ほぼゼロとなる。
このように、本技術の第２の実施の形態の第１の変形例では、タイミング制御部２２０がＡＤ変換期間の直前にのみ、ｐＭＯＳトランジスタ３７２をオン状態にする。このため、出力信号ＶＣＯが反転する際に、３段目のｐＭＯＳトランジスタ３２４が共通電源線３０８から切り離された状態となる。これにより、より確実に電位変動を抑制することができる。
［第２の変形例］
上述の第２の実施の形態では、レベルシフト回路３２０と共通電源線３０８との間にフィルタ回路３７０を挿入していたが、レベルシフト回路３２０が配置されない比較器内にフィルタ回路３７０を配置することもできる。この第２の実施の形態の第２の変形例の固体撮像素子２００は、一対の容量の接続ノードに入力端子が接続された差動増幅回路を含む比較器内にフィルタ回路３７０を配置した点において第２の実施の形態と異なる。
図３４は、本技術の第２の実施の形態の第２の変形例における比較器４００の一構成例を示すブロック図である。この比較器４００は、容量４１１乃至４１３と、差動増幅回路４２０、アンプ回路４３０、フィルタ回路３７０、ＮＯＲ（否定論理和）ゲート４４０およびインバータ４５０を備える。
差動増幅回路４２０の２つの入力端子の一方は、容量４１１および４１２の接続ノードに接続され、他方は、容量４１３に接続される。容量４１１は、垂直信号線２５９と差動増幅回路４２０の入力端子との間に挿入される。容量４１２は、ＤＡＣ２３０と差動増幅回路４２０の入力端子との間に挿入される。容量４１３は、所定の基準電位と差動増幅回路４２０の入力端子との間に挿入される。
差動増幅回路４２０は、２つの入力端子のそれぞれの電位の差分を増幅し、比較結果ＣＭＰとしてアンプ回路４３０に出力するものである。
アンプ回路４３０は、比較結果ＣＭＰを増幅した増幅信号をＮＯＲゲート４４０に供給するものである。
ＮＯＲゲート４４０は、アンプ回路４３０からの増幅信号とイネーブル信号ＥＮとの否定論理和をインバータ４５０に出力するものである。イネーブル信号ＥＮは、例えば、タイミング制御部２２０から供給される。
インバータ４５０は、ＮＯＲゲート４４０の出力を反転し、出力信号ＶＣＯとしてカウンタ２６１に出力するものである。
また、ＮＯＲゲート４４０およびインバータ４５０のそれぞれの電源側の端子は接続されている。その接続ノードと共通電源線４０９との間にフィルタ回路３７０が挿入される。共通電源線４０９は、カラムのそれぞれの論理ゲート（ＮＯＲゲート４４０およびインバータ４５０）が共通に接続される電源線であり、電源電位ＶＤＤＣが印加される。また、フィルタ回路３７０の回路構成は、第２の実施の形態と同様である。
図３５は、本技術の第２の実施の形態の第２の変形例における差動増幅回路４２０の一構成例を示す回路図である。この差動増幅回路４２０は、電流源４２１と、ｐＭＯＳトランジスタ４２２および４２３と、オートゼロスイッチ４２４および４２５と、ｎＭＯＳトランジスタ４２６および４２７とを備える。
電流源４２１は、一定の電流を供給するものであり、ｐＭＯＳトランジスタ４２２および４２３の接続ノードと電源電位ＶＤＤＢとの間に挿入される。
ｐＭＯＳトランジスタ４２２および４２３のソースは、電流源４２１に共通に接続される。ｐＭＯＳトランジスタ４２２のゲートは、容量４１１および４１２の接続ノードに接続され、ドレインは、ｎＭＯＳトランジスタ４２６のドレインに接続される。ｐＭＯＳトランジスタ４２３のゲートは、容量４１３の一端に接続され、ドレインは、ｎＭＯＳトランジスタ４２７のドレインに接続される。
オートゼロスイッチ４２４は、タイミング制御部２２０からのオートゼロ信号ＡＺＳＷに従って、ｐＭＯＳトランジスタ４２２のゲートおよびドレインを短絡するものである。オートゼロスイッチ４２５は、制御信号ＡＺＳＷに従って、ｐＭＯＳトランジスタ４２３のゲートおよびドレインを短絡するものである。
ｎＭＯＳトランジスタ４２６および４２７のソースは基準電位ＶＳＳＢに接続される。また、ｎＭＯＳトランジスタ４２６のゲートおよびドレインは短絡される。ｎＭＯＳトランジスタ４２６および４２７のそれぞれのゲートは接続される。
また、ｐＭＯＳトランジスタ４２３およびｎＭＯＳトランジスタ４２７の接続ノードからＮＯＲゲート４４０へ、比較結果ＣＭＰが出力される。
図３６は、本技術の第２の実施の形態の第２の変形例におけるアンプ回路４３０および論理ゲート（ＮＯＲゲート４４０およびインバータ４５０）の一構成例を示す回路図である。
アンプ回路４３０は、ｐＭＯＳトランジスタ４３１、オートゼロスイッチ４３２およびｎＭＯＳトランジスタ４３３を備える。ＮＯＲゲート４４０は、ｎＭＯＳトランジスタ４４１および４４４と、ｐＭＯＳトランジスタ４４２および４４３とを備える。インバータ４５０は、ｐＭＯＳトランジスタ４５１およびｎＭＯＳトランジスタ４５２を備える。
ｐＭＯＳトランジスタ４３１およびｎＭＯＳトランジスタ４３３は、電源電位ＶＤＤＢと基準電位ＶＳＳＢとの間において、直列に接続される。また、ｎＭＯＳトランジスタ４３３のゲートには、差動増幅回路４２０からの比較結果ＣＭＰが入力される。ｐＭＯＳトランジスタ４３１およびｎＭＯＳトランジスタ４３３の接続ノードからは、比較結果ＣＭＰを増幅した増幅信号ＡＭＰが出力される。
オートゼロスイッチ４３２は、タイミング制御部２２０からの制御信号ＡＺＳＷに従って、ｐＭＯＳトランジスタ４３１のゲートおよびドレインを短絡するものである。
また、ＮＯＲゲート４４０において、ｐＭＯＳトランジスタ４４２および４４３が直列にフィルタ回路３７０に接続される。ｎＭＯＳトランジスタ４４１および４４４は、ｐＭＯＳトランジスタ４４３と基準電位ＶＳＳＣとの間において並列に接続される。
ｐＭＯＳトランジスタ４４２およびｎＭＯＳトランジスタ４４４のゲートには、イネーブル信号ＥＮが入力される。ｐＭＯＳトランジスタ４４３およびｎＭＯＳトランジスタ４４１のゲートには、増幅信号ＡＭＰが入力される。ｐＭＯＳトランジスタ４４３およびｎＭＯＳトランジスタ４４４の接続ノードからは、イネーブルに設定されている際に、増幅信号ＡＭＰを反転した反転信号ＩＮＶが出力される。
インバータ４５０において、フィルタ回路３７０にｐＭＯＳトランジスタ４５１およびｎＭＯＳトランジスタ４５２が直列に接続される。これらのトランジスタのゲートには、反転信号ＩＮＶが入力される。ｐＭＯＳトランジスタ４５１およびｎＭＯＳトランジスタ４５２の接続ノードからは、反転信号ＩＮＶを反転した信号が出力信号ＶＣＯとしてカウンタ２６１へ出力される。
図３７は、比較例における電圧や電流の波形の一例を示す図である。この比較例は、フィルタ回路３７０が無いものとする。同図におけるａは、反転信号ＩＮＶの変動の一例を示すグラフである。同図におけるａの縦軸は、各カラムの反転信号ＩＮＶのレベルを示し、横軸は時間を示す。同図におけるｂは、各カラムの電流の変動の一例を示すグラフである。同図におけるｂの縦軸は、電流のレベルを示し、横軸は時間を示す。同図におけるｃは、電源電位の変動を示すグラフである。同図におけるｃの縦軸は、電源電位のレベルを示し、横軸は時間を示す。同図におけるｄは、ビクティムの出力信号ＶＣＯの変動の一例を示すグラフである。同図におけるｄの縦軸は、出力信号ＶＣＯのレベルを示し、横軸は時間を示す。
全カラムが黒レベルに近いレベルの画素信号を出力したものとする。この場合、同図におけるａに例示するように、カラムのそれぞれの反転信号ＩＮＶは、例えば、タイミングＴ７の近傍で反転する。タイミングＴ７で反転する反転信号ＩＮＶに対応するカラムをビクティムとする。
この場合、同図におけるｂに例示するように、各カラムから基準電位ＶＤＤＬに流れる電流は合流し、合計電流は、カラム毎の電流よりも大きくなる。同図におけるｂの太い実線は、合計電流を示す。同図におけるｃに例示するように、増大した合計電流により電源電位のドロップが大きくなる。そして、フィルタ回路３７０の無い比較例では、同図におけるｄに例示するように、増大した電源ドロップにより、ビクティムの出力信号ＶＣＯの反転タイミングが入力のタイミングＴ７に対して遅延する。この遅延に起因してストリーキングが発生する。
これに対して、フィルタ回路３７０を設けた場合、電源ドロップが緩和されるため、出力信号ＶＣＯの遅延時間が短くなる。これにより、ストリーキングを抑制することができる。
図３８は、比較例における電圧や電流の波形の別の例を示す図である。ほとんどのカラムが白レベルに近いレベルの画素信号を出力し、あるカラムは、黒レベルの画素信号を出力したものとする。この場合、同図におけるａに例示するように、黒レベルのカラムの反転信号ＩＮＶは、タイミングＴ７でハイレベルに遷移し、白レベルの各カラムの反転信号ＩＮＶは、タイミングＴ７の後でハイレベルに遷移する。そして、同図におけるｂに例示するように、タイミングＴ７における電流の変動は大幅に減少する。このため、同図におけるｃに例示するように、タイミングＴ７の電源ドロップが小さくなる。電源ドロップが小さいため、このカラムでは、同図におけるｄに例示するように出力信号ＶＣＯの遅延時間が短くなる。
このように、本技術の第２の実施の形態の第２の変形例では、論理ゲートと電源電位ＶＤＤＣとの間にフィルタ回路３７０を挿入したため、その論理ゲートの入力に対する出力の遅延時間を短くすることができる。これにより、ストリーキングを抑制することができる。
［第３の変形例］
上述の第２の実施の形態の第２の変形例では、ｐＭＯＳトランジスタ３７２を常にオン状態にしていたが、この構成では、電位変動を十分に抑制することができないことがある。この第２の実施の形態の第３の変形例は、一定のパルス期間のみ、ｐＭＯＳトランジスタ３７２をオン状態にする点において第２の実施の形態の第２の変形例と異なる。
図３９は、本技術の第２の実施の形態の第３の変形例における比較器４００の一構成例を示す回路図である。この第２の実施の形態の第３の変形例の比較器４００は、ｐＭＯＳトランジスタ３７２のゲートに、タイミング制御部２２０からの制御信号ＸＳＨが入力される点において第２の実施の形態と異なる。第２の実施の形態の第３の変形例は、第２の実施の形態の第２の変形例に第２の実施の形態の第１の変形例を適用したものである。
このように、本技術の第２の実施の形態の第３の変形例では、タイミング制御部２２０がＡＤ変換期間の直前にのみ、ｐＭＯＳトランジスタ３７２をオン状態にする。このため、出力信号ＶＣＯが反転する際に、３段目のｐＭＯＳトランジスタ３２４が共通電源線３０８から切り離された状態となる。これにより、より確実に電位変動を抑制することができる。
［第４の変形例］
上述の第２の実施の形態では、レベルシフト回路３２０と電源電位との間にフィルタ回路３７０を挿入していた。しかし、入力トランジスタ３１２のソースにＬＤＯトランジスタ３６３を接続する場合、レベルシフト回路３２０側に、フィルタ回路３７０は不要となる。この第２の実施の形態の第４の変形例の固体撮像素子２００は、論理ゲート側にフィルタ回路３７０を配置した点において第２の実施の形態と異なる。
図４０は、本技術の第２の実施の形態の第４の変形例における比較器３００の一構成例を示す回路図である。この第２の実施の形態の第４の変形例の比較器３００は、容量３６１および３６２と、ＬＤＯトランジスタ３６３とをさらに備える点において第２の実施の形態と異なる。
容量３６１および３６２と、ＬＤＯトランジスタ３６３とのそれぞれの接続構成は、第１の実施の形態の第５の変形例と同様である。第２の実施の形態の第４の変形例は、第１の実施の形態の第５の変形例に、第２の実施の形態を適用したものである。
また、レベルシフト回路３２０の後段のインバータ３３０および３４０（論理ゲート）のそれぞれの電源側の端子は接続されている。この接続ノードと、電源電位ＶＤＤＣの共通電源線３０９との間にフィルタ回路３７０が挿入される。なお、共通電源線３０９の電源電位は、特許請求の範囲に記載の第２の電源電位の一例である。
このように、本技術の第２の実施の形態の第４の変形例によれば、論理ゲートと共通電源線との間のフィルタ回路３７０が電位変動を抑制するため、その電位変動に起因するストリーキング発生を防止することができる。
［第５の変形例］
上述の第２の実施の形態の第４の変形例では、レベルシフト回路３２０が、電流源動作電位Ｖｄｓ'から入力電位ＶＶＳＬまでの電圧範囲を、電流源動作電位Ｖｄｓ'から電源電圧ＶＤＤＢまでに拡大していた。しかしながら、電流源動作電位Ｖｄｓ'が比較的高いと、インバータ３３０の誤動作やリーク電流が生じるおそれがある。この第２の実施の形態の第５の変形例の固体撮像素子２００は、電圧範囲をさらに拡大した点において第２の実施の形態の第４の変形例と異なる。
図４１は、本技術の第２の実施の形態の第５の変形例における比較器４００の一構成例を示す回路図である。この第２の実施の形態の第５の変形例の比較器４００は、レベルシフト回路３２０内に、ｐＭＯＳトランジスタ３２４およびプリチャージトランジスタ３２５をさらに備える点において第２の実施の形態の第４の変形例と異なる。また、インバータ３４０は設けられず、フィルタ回路３７０は、電源電位ＶＤＤＢの電源線とレベルシフト回路３２０との間に挿入される。第２の実施の形態の第５の変形例は、第２の実施の形態の第４の変形例に、第２の実施の形態の第１の変形例を適用したものである。
このように、本技術の第２の実施の形態の第５の変形例では、ｐＭＯＳトランジスタ３２４が、電流源動作電位Ｖｄｓ'から電源電位ＶＤＤＢまでの電圧範囲を基準電位ＶＳＳＢから電源電圧ＶＤＤＢまで、さらに拡大する。これにより、インバータ３３０の誤動作やリーク電流をより確実に防止することができる。
［第６の変形例］
上述の第２の実施の形態では、レベルシフト回路３２０と共通電源線３０８との間にフィルタ回路３７０を挿入していたが、レベルシフト回路３２０が配置されない比較器内にフィルタ回路３７０を配置することもできる。この第２の実施の形態の第６の変形例の固体撮像素子２００は、一般的な差動増幅回路を含む比較器内にフィルタ回路３７０を配置した点において第２の実施の形態と異なる。
図４２は、本技術の第２の実施の形態の第６の変形例における比較器４００の一構成例を示すブロック図である。この第２の実施の形態の第６の変形例の比較器４００は、容量４１１およい４１２と、差動増幅回路４６０、アンプ回路４７０、フィルタ回路３７０、ＮＯＲゲート４４０およびインバータ４５０を備える。
差動増幅回路４６０の２つの入力端子の一方は、容量４１１を介して垂直信号線２５９に接続される。それらの入力端子の他方は、容量４１２を介してＤＡＣ２３０に接続される。差動増幅回路４６０の比較結果は、アンプ回路４７０に出力される。
図４３は、本技術の第２の実施の形態の第６の変形例における差動増幅回路４６０の一構成例を示す回路図である。この差動増幅回路４６０は、ｐＭＯＳトランジスタ４６１および４６２と、容量４６３と、オートゼロスイッチ４６４および４６５と、ｎＭＯＳトランジスタ４６７および４６８と、電流源４６９とを備える。
ｐＭＯＳトランジスタ４６１および４６２のソースは、電源電位ＶＤＤＢに接続される。また、ｐＭＯＳトランジスタ４６１のゲートおよびドレインは短絡される。ｐＭＯＳトランジスタ４６１および４６２のそれぞれのゲートは接続される。容量４６３は、電源電位ＶＤＤＢと、ｐＭＯＳトランジスタ４６２およびｎＭＯＳトランジスタ４６８の接続ノードとの間に挿入される。
オートゼロスイッチ４６４は、タイミング制御部２２０からの制御信号ＡＺＳＷに従って、ｎＭＯＳトランジスタ４６７のゲートおよびドレインを短絡するものである。オートゼロスイッチ４６５は、制御信号ＡＺＳＷに従って、ｎＭＯＳトランジスタ４６８のゲートおよびドレインを短絡するものである。
ｎＭＯＳトランジスタ４６７および４６８のソースは、電流源４６９に共通に接続される。ｎＭＯＳトランジスタ４６７のゲートは、容量４１２の一端に接続され、ドレインは、ｐＭＯＳトランジスタ４６１のドレインに接続される。ｎＭＯＳトランジスタ４６８のゲートは、容量４１１の一端に接続され、ドレインは、ｐＭＯＳトランジスタ４６２のドレインに接続される。
ｐＭＯＳトランジスタ４６２およびｎＭＯＳトランジスタ４６８の接続ノードからＮＯＲゲート４４０へ、比較結果ＣＭＰが出力される。
電流源４６９は、一定の電流を供給するものであり、ｎＭＯＳトランジスタ４６７および４６８の接続ノードと基準電位ＶＳＳＢとの間に挿入される。
図４４は、本技術の第２の実施の形態の第６の変形例におけるアンプ回路４７０の一構成例を示す回路図である。このアンプ回路４７０は、ｐＭＯＳトランジスタ４７１、オートゼロスイッチ４７２、容量４７３およびｎＭＯＳトランジスタ４７４を備える。
ｐＭＯＳトランジスタ４７１およびｎＭＯＳトランジスタ４７４は、電源電位ＶＤＤＢと基準電位ＶＳＳＢとの間において、直列に接続される。また、ｐＭＯＳトランジスタ４７１のゲートには、差動増幅回路４６０からの比較結果ＣＭＰが入力される。ｐＭＯＳトランジスタ４７１およびｎＭＯＳトランジスタ４７４の接続ノードからは、比較結果ＣＭＰを増幅した増幅信号が出力される。
オートゼロスイッチ４７２は、タイミング制御部２２０からの制御信号ＡＺＳＷに従って、ｎＭＯＳトランジスタ４７４のゲートおよびドレインを短絡するものである。容量４７３は、ｎＭＯＳトランジスタ４７４のゲートと基準電位ＶＳＳＣとの間に挿入される。なお、ＮＯＲゲート４４０およびインバータ４５０の構成は、第２の実施の形態の第２の変形例と同様である。
図４２乃至４４に例示したように、一般的な差動増幅回路４６０を用いる比較器３００において、論理ゲートと電源電位ＶＤＤＣとの間にフィルタ回路３７０を挿入したため、その論理ゲートの入力に対する出力の遅延時間を短くすることができる。これにより、ストリーキングを抑制することができる。
なお、第２の実施の形態の第６の変形例に、第２の実施の形態の第１の変形例を適用することもできる。
このように、本技術の第２の実施の形態の第６の変形例では、論理ゲートと電源電位ＶＤＤＣとの間にフィルタ回路３７０を挿入したため、その論理ゲートの入力に対する出力の遅延時間を短くすることができる。これにより、ストリーキングを抑制することができる。
＜３．移動体への応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
図４５は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図４５に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ(interface)１２０５３が図示されている。
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図４５の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
図４６は、撮像部１２０３１の設置位置の例を示す図である。
図４６では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
なお、図４６には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１に適用され得る。具体的には、図１の撮像装置１００は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、ストリーキングを抑制して、より見やすい撮影画像を得ることができるため、ドライバの疲労を軽減することが可能になる。
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
なお、本技術は以下のような構成もとることができる。
（１）入力された入力電位と所定の参照電位とを比較して一対の出力電位のいずれかを比較結果として出力する比較回路と、
前記比較結果に基づいて前記一対の出力電位よりも電位差の大きい一対のシフト電位のいずれかを出力信号として出力するレベルシフト回路と、
前記一対のシフト電位の間の所定の閾値より前記出力信号が高いか否かを判定して判定結果を出力する論理ゲートと、
前記判定結果が反転するまでの期間に亘って計数値を計数するカウンタと
を具備する固体撮像素子。
（２）前記一対のシフト電位の一方は、前記入力電位より高い電源電位であり、前記一対のシフト電位の他方は、前記一対の出力電位のうち低い方と同一である
前記（１）記載の固体撮像素子。
（３）前記一対のシフト電位の一方は、前記入力電位と同じ電位であり、前記一対のシフト電位の他方は、前記一対の出力電位のうち低い方より低い基準電位である
前記（１）記載の固体撮像素子。
（４）前記一対のシフト電位の一方は、前記入力電位より高い電源電位であり、前記一対のシフト電位の他方は、前記一対の出力電位のうち低い方より低い基準電位である
前記（１）記載の固体撮像素子。
（５）前記レベルシフト回路は、
前記入力電位の垂直信号線にゲートが接続され、前記比較結果がソースに入力されるＮ型トランジスタと、
前記Ｎ型トランジスタのドレインの電位を前記電源電位に初期化する電源側プリチャージトランジスタと、
前記Ｎ型トランジスタのドレインにゲートが接続され、前記論理ゲートにドレインが接続されたＰ型トランジスタと、
前記Ｐ型トランジスタのドレインの電位を前記基準電位に初期化する基準側プリチャージトランジスタと
を備える
前記（４）記載の固体撮像素子。
（６）前記Ｎ型トランジスタのゲートおよびソースを短絡する短絡トランジスタをさらに備える前記（５）記載の固体撮像素子。
（７）前記Ｎ型トランジスタのバックゲートおよびソースが短絡されている
前記（５）または（６）に記載の固体撮像素子。
（８）前記Ｎ型トランジスタのバックゲートが接地される
前記（５）または（６）に記載の固体撮像素子。
（９）前記レベルシフト回路は、
前記比較結果がゲートに入力され、前記入力電位の垂直信号線にソースが接続されたＰ型トランジスタと、
前記Ｐ型トランジスタのドレインの電位を前記基準電位に初期化する基準側プリチャージトランジスタと、
前記Ｐ型トランジスタのドレインにゲートが接続され、ドレインが前記論理ゲートに接続されたＮ型トランジスタと、
前記Ｎ型トランジスタのドレインの電位を前記電源電位に初期化する電源側プリチャージトランジスタと
を備える
前記（４）に記載の固体撮像素子。
（１０）前記垂直信号線と前記Ｐ型トランジスタのゲートとを短絡する短絡トランジスタをさらに備える前記（９）記載の固体撮像素子。
（１１）前記比較回路は、
前記垂直信号線にソースが接続され、前記参照電位がゲートに入力される入力トランジスタと、
前記入力トランジスタのドレインに接続された電流源と
を備える前記（１）から（１０）のいずれかに記載の固体撮像素子。
（１２）前記比較回路は、
前記入力電位と前記参照電位との間の電圧を分圧する一対の容量と、
前記一対の容量の接続ノードにゲートが接続され、ソースに前記電源電位より低いドロップ電位が入力される入力トランジスタと、
前記入力トランジスタのドレインに接続された電流源と
を備える前記（１）から（１０）のいずれかに記載の固体撮像素子。
（１３）第１の電源電位の変動を抑制するフィルタ回路をさらに備え、
前記フィルタ回路は、前記第１の電源電位の電源線と前記レベルシフト回路との間に挿入される前記（１）から（１２）のいずれかに記載の固体撮像素子。
（１４）前記フィルタ回路は、前記第１の電源電位の電源線と前記レベルシフト回路との間に直列に接続された容量およびトランジスタを備える
前記（１３）記載の固体撮像素子。
（１５）前記トランジスタのゲートには、前記トランジスタを常時オン状態にするための所定電位が印加される
前記（１４）記載の固体撮像素子。
（１６）前記トランジスタのゲートに制御信号を供給するタイミング制御部をさらに具備する
前記（１４）記載の固体撮像素子。
（１７）前記入力電位は、リセットレベルと信号レベルとを含み、
前記タイミング制御部は、前記リセットレベルに対応する前記計数値の計数期間より前の第１のパルス期間に亘って前記トランジスタを前記制御信号によりオン状態に制御する
前記（１６）記載の固体撮像素子。
（１８）前記タイミング制御部は、前記リセットレベルに対応する前記計数値の計数期間と前記信号レベルに対応する前記計数値の計数期間との間の第２のパルス期間と前記第１のパルス期間とのそれぞれに亘って前記トランジスタを前記制御信号によりオン状態に制御する
前記（１７）記載の固体撮像素子。
（１９）第２の電源電位の変動を抑制するフィルタ回路をさらに備え、
前記フィルタ回路は、前記第２の電源電位の電源線と前記論理ゲートとの間に挿入される
前記（１）から（１２）のいずれかに記載の固体撮像素子。
（２０）入力された入力電位と所定の参照電位とを比較して一対の出力電位のいずれかを比較結果として出力する比較回路と、
前記比較結果に基づいて前記一対の出力電位よりも電位差の大きい一対のシフト電位のいずれかを出力信号として出力するレベルシフト回路と、
前記一対のシフト電位の間の所定の閾値より前記出力信号が高いか否かを判定して判定結果を出力する論理ゲートと、
前記判定結果が反転するまでの期間に亘って計数値を計数するカウンタと、
前記計数値を示すデジタル信号を配列した画像データを記憶する記憶部と
を具備する撮像装置。
１００ 撮像装置
１１０ 光学部
１２０ ＤＳＰ回路
１３０ 表示部
１４０ 操作部
１５０ バス
１６０ フレームメモリ
１７０ 記憶部
１８０ 電源部
２００ 固体撮像素子
２０１ 受光チップ
２０２ 回路チップ
２１０ 垂直走査回路
２２０ タイミング制御回路
２３０ ＤＡＣ
２４０ 画素アレイ部
２５０ 画素回路
２５１ 光電変換素子
２５２ 転送トランジスタ
２５３ リセットトランジスタ
２５４ 浮遊拡散層
２５５ 増幅トランジスタ
２５６ 選択トランジスタ
２５７ 負荷ＭＯＳ電流源
２６０ カラム信号処理部
２６１ カウンタ
２６２ ラッチ
２７０ 水平走査回路
３００、４００ 比較器
３１０ 比較回路
３１１、３１４、３６１、３６２、３７１、４１１～４１３、４６３、４７３ 容量
３１２ 入力トランジスタ
３１３ オートゼロトランジスタ
３１５ クランプトランジスタ
３１６ 出力トランジスタ
３１７、３１８、４２１、４６９ 電流源
３２０ レベルシフト回路
３２１、３２５、３５２、３５４ プリチャージトランジスタ
３２２、３３２、３４２、３５５、４２６、４２７、４３３、４４１、４４４、４５２、４６７、４６８、４７４ ｎＭＯＳトランジスタ
３２３、３２６、３５３、３５６ 寄生容量
３２４、３３１、３４１、３５１、３７２、４２２、４２３、４３１、４４２、４４３、４５１、４６１、４６２、４７１ ｐＭＯＳトランジスタ
３２７ 短絡トランジスタ
３３０、３４０、４５０ インバータ
３６３ ＬＤＯトランジスタ
３７０ フィルタ回路
４２０、４６０ 差動増幅回路
４２４、４２５、４３２、４６４、４６５、４７２ オートゼロスイッチ
４３０、４７０ アンプ回路
４４０ ＮＯＲゲート
５０１、５０４、５０６ ｎ層
５０２、５０３、５０７ ｐ層
５０５ ゲート電極
１２０３１ 撮像部

Claims (20)

  1. 入力された入力電位と所定の参照電位とを比較して一対の出力電位のいずれかを比較結果として出力する比較回路と、
    前記比較結果に基づいて前記一対の出力電位よりも電位差の大きい一対のシフト電位のいずれかを出力信号として出力するレベルシフト回路と、
    前記一対のシフト電位の間の所定の閾値より前記出力信号が高いか否かを判定して判定結果を出力する論理ゲートと、
    前記判定結果が反転するまでの期間に亘って計数値を計数するカウンタと
    を具備する固体撮像素子。
  2. 前記一対のシフト電位の一方は、前記入力電位より高い電源電位であり、前記一対のシフト電位の他方は、前記一対の出力電位のうち低い方と同一である
    請求項１記載の固体撮像素子。
  3. 前記一対のシフト電位の一方は、前記入力電位と同じ電位であり、前記一対のシフト電位の他方は、前記一対の出力電位のうち低い方より低い基準電位である
    請求項１記載の固体撮像素子。
  4. 前記一対のシフト電位の一方は、前記入力電位より高い電源電位であり、前記一対のシフト電位の他方は、前記一対の出力電位のうち低い方より低い基準電位である
    請求項１記載の固体撮像素子。
  5. 前記レベルシフト回路は、
    前記入力電位の垂直信号線にゲートが接続され、前記比較結果がソースに入力されるＮ型トランジスタと、
    前記Ｎ型トランジスタのドレインの電位を前記電源電位に初期化する電源側プリチャージトランジスタと、
    前記Ｎ型トランジスタのドレインにゲートが接続され、前記論理ゲートにドレインが接続されたＰ型トランジスタと、
    前記Ｐ型トランジスタのドレインの電位を前記基準電位に初期化する基準側プリチャージトランジスタと
    を備える
    請求項４記載の固体撮像素子。
  6. 前記Ｎ型トランジスタのゲートおよびソースを短絡する短絡トランジスタをさらに備える請求項５記載の固体撮像素子。
  7. 前記Ｎ型トランジスタのバックゲートおよびソースが短絡されている
    請求項５記載の固体撮像素子。
  8. 前記Ｎ型トランジスタのバックゲートが接地される
    請求項５記載の固体撮像素子。
  9. 前記レベルシフト回路は、
    前記比較結果がゲートに入力され、前記入力電位の垂直信号線にソースが接続されたＰ型トランジスタと、
    前記Ｐ型トランジスタのドレインの電位を前記基準電位に初期化する基準側プリチャージトランジスタと、
    前記Ｐ型トランジスタのドレインにゲートが接続され、ドレインが前記論理ゲートに接続されたＮ型トランジスタと、
    前記Ｎ型トランジスタのドレインの電位を前記電源電位に初期化する電源側プリチャージトランジスタと
    を備える
    請求項４記載の固体撮像素子。
  10. 前記垂直信号線と前記Ｐ型トランジスタのゲートとを短絡する短絡トランジスタをさらに備える請求項９記載の固体撮像素子。
  11. 前記比較回路は、
    前記垂直信号線にソースが接続され、前記参照電位がゲートに入力される入力トランジスタと、
    前記入力トランジスタのドレインに接続された電流源と
    を備える請求項１記載の固体撮像素子。
  12. 前記比較回路は、
    前記入力電位と前記参照電位との間の電圧を分圧する一対の容量と、
    前記一対の容量の接続ノードにゲートが接続され、ソースに前記電源電位より低いドロップ電位が入力される入力トランジスタと、
    前記入力トランジスタのドレインに接続された電流源と
    を備える請求項１記載の固体撮像素子。
  13. 第１の電源電位の変動を抑制するフィルタ回路をさらに備え、
    前記フィルタ回路は、前記第１の電源電位の電源線と前記レベルシフト回路との間に挿入される請求項１記載の固体撮像素子。
  14. 前記フィルタ回路は、前記第１の電源電位の電源線と前記レベルシフト回路との間に直列に接続された容量およびトランジスタを備える
    請求項１３記載の固体撮像素子。
  15. 前記トランジスタのゲートには、前記トランジスタを常時オン状態にするための所定電位が印加される
    請求項１４記載の固体撮像素子。
  16. 前記トランジスタのゲートに制御信号を供給するタイミング制御部をさらに具備する
    請求項１４記載の固体撮像素子。
  17. 前記入力電位は、リセットレベルと信号レベルとを含み、
    前記タイミング制御部は、前記リセットレベルに対応する前記計数値の計数期間より前の第１のパルス期間に亘って前記トランジスタを前記制御信号によりオン状態に制御する
    請求項１６記載の固体撮像素子。
  18. 前記タイミング制御部は、前記リセットレベルに対応する前記計数値の計数期間と前記信号レベルに対応する前記計数値の計数期間との間の第２のパルス期間と前記第１のパルス期間とのそれぞれに亘って前記トランジスタを前記制御信号によりオン状態に制御する
    請求項１７記載の固体撮像素子。
  19. 第２の電源電位の変動を抑制するフィルタ回路をさらに備え、
    前記フィルタ回路は、前記第２の電源電位の電源線と前記論理ゲートとの間に挿入される
    請求項１記載の固体撮像素子。
  20. 入力された入力電位と所定の参照電位とを比較して一対の出力電位のいずれかを比較結果として出力する比較回路と、
    前記比較結果に基づいて前記一対の出力電位よりも電位差の大きい一対のシフト電位のいずれかを出力信号として出力するレベルシフト回路と、
    前記一対のシフト電位の間の所定の閾値より前記出力信号が高いか否かを判定して判定結果を出力する論理ゲートと、
    前記判定結果が反転するまでの期間に亘って計数値を計数するカウンタと、
    前記計数値を示すデジタル信号を配列した画像データを記憶する記憶部と
    を具備する撮像装置。
JP2020138539A 2020-08-19 2020-08-19 固体撮像素子、および、撮像装置 Pending JP2022034709A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2020138539A JP2022034709A (ja) 2020-08-19 2020-08-19 固体撮像素子、および、撮像装置
PCT/JP2021/023354 WO2022038885A1 (ja) 2020-08-19 2021-06-21 固体撮像素子、および、撮像装置
US18/041,220 US12177591B2 (en) 2020-08-19 2021-06-21 Solid-state imaging element and imaging device
DE112021004397.8T DE112021004397T5 (de) 2020-08-19 2021-06-21 Festkörperbildgebungselement und bildgebungsvorrichtung
CN202180056366.9A CN116018756A (zh) 2020-08-19 2021-06-21 固态成像元件和成像装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020138539A JP2022034709A (ja) 2020-08-19 2020-08-19 固体撮像素子、および、撮像装置

Publications (1)

Publication Number Publication Date
JP2022034709A true JP2022034709A (ja) 2022-03-04

Family

ID=80323609

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020138539A Pending JP2022034709A (ja) 2020-08-19 2020-08-19 固体撮像素子、および、撮像装置

Country Status (5)

Country Link
US (1) US12177591B2 (ja)
JP (1) JP2022034709A (ja)
CN (1) CN116018756A (ja)
DE (1) DE112021004397T5 (ja)
WO (1) WO2022038885A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024180909A1 (ja) * 2023-02-28 2024-09-06 ソニーセミコンダクタソリューションズ株式会社 駆動回路、撮像装置、および、駆動回路の制御方法
WO2024224954A1 (ja) * 2023-04-28 2024-10-31 パナソニックＩｐマネジメント株式会社 撮像装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022180670A (ja) * 2019-10-30 2022-12-07 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子
US20240381003A1 (en) * 2023-05-11 2024-11-14 Novatek Microelectronics Corp. Image readout device

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4725608B2 (ja) * 2008-07-03 2011-07-13 ソニー株式会社 比較器、比較器の校正方法、固体撮像素子、およびカメラシステム
JP2012147339A (ja) * 2011-01-13 2012-08-02 Panasonic Corp 固体撮像装置、固体撮像装置を備えたカメラ及び固体撮像装置の駆動方法
JP2012165044A (ja) * 2011-02-03 2012-08-30 Toshiba Corp 固体撮像装置
JP5893573B2 (ja) * 2012-02-09 2016-03-23 キヤノン株式会社 固体撮像装置
TWI634791B (zh) * 2013-02-27 2018-09-01 新力股份有限公司 Solid-state imaging device, driving method, and electronic device
JP5870954B2 (ja) * 2013-03-29 2016-03-01 ソニー株式会社 コンパレータ、固体撮像素子、電子機器、および、駆動方法
JP2015152699A (ja) 2014-02-13 2015-08-24 ソニー株式会社 発光素子駆動回路、表示装置、及び、ａ／ｄ変換回路
JP2015233184A (ja) * 2014-06-09 2015-12-24 ソニー株式会社 イメージセンサ、電子機器、コンパレータ、及び、駆動方法
US10165209B2 (en) * 2014-07-25 2018-12-25 Rambus Inc. Low-noise, high dynamic-range image sensor
WO2018037902A1 (ja) 2016-08-22 2018-03-01 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置およびその駆動方法、並びに電子機器
US9967489B2 (en) 2016-10-06 2018-05-08 Semiconductor Components Industries, Llc Image pixels with in-column comparators
EP3657776B1 (en) 2017-07-20 2023-12-13 Sony Semiconductor Solutions Corporation Analog-digital converter including miller capacitor, solid-state imaging element including said analog-digital converter, and control method for said analog-digital converter
JP2019047383A (ja) 2017-09-04 2019-03-22 ソニーセミコンダクタソリューションズ株式会社 撮像装置、および、固体撮像素子の制御方法
WO2019150522A1 (ja) * 2018-02-01 2019-08-08 オリンパス株式会社 Ａｄ変換回路、撮像装置、および内視鏡システム
US10598936B1 (en) * 2018-04-23 2020-03-24 Facebook Technologies, Llc Multi-mode active pixel sensor
KR20200142169A (ko) * 2019-06-12 2020-12-22 삼성전자주식회사 아날로그 디지털 컨버터 및 이를 포함하는 이미지 센서

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024180909A1 (ja) * 2023-02-28 2024-09-06 ソニーセミコンダクタソリューションズ株式会社 駆動回路、撮像装置、および、駆動回路の制御方法
WO2024224954A1 (ja) * 2023-04-28 2024-10-31 パナソニックＩｐマネジメント株式会社 撮像装置

Also Published As

Publication number Publication date
WO2022038885A1 (ja) 2022-02-24
CN116018756A (zh) 2023-04-25
US12177591B2 (en) 2024-12-24
US20230345151A1 (en) 2023-10-26
DE112021004397T5 (de) 2023-06-07

Similar Documents

Publication Publication Date Title
WO2022038885A1 (ja) 固体撮像素子、および、撮像装置
US11962927B2 (en) Solid-state image sensor
EP3657776B1 (en) Analog-digital converter including miller capacitor, solid-state imaging element including said analog-digital converter, and control method for said analog-digital converter
US11677319B2 (en) Voltage conversion circuit, solid-state imaging element, and method of controlling voltage conversion circuit
KR102728056B1 (ko) 고체 촬상 소자, 촬상 장치 및 고체 촬상 소자의 제어 방법
WO2022064867A1 (ja) 固体撮像素子、および、撮像装置
JP2021170691A (ja) 撮像素子、制御方法、および電子機器
US20230300485A1 (en) Solid-state imaging element and imaging device
WO2020017115A1 (ja) 固体撮像素子、および、撮像装置
WO2021181856A1 (ja) 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
WO2024157599A1 (ja) 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
US12133008B2 (en) Solid-state imaging element and imaging device
US12126925B2 (en) Solid-state imaging element and imaging device
WO2023112594A1 (ja) 物理量検出装置及び撮像装置
WO2023058345A1 (ja) 撮像装置