[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP2021136273A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2021136273A
JP2021136273A JP2020029695A JP2020029695A JP2021136273A JP 2021136273 A JP2021136273 A JP 2021136273A JP 2020029695 A JP2020029695 A JP 2020029695A JP 2020029695 A JP2020029695 A JP 2020029695A JP 2021136273 A JP2021136273 A JP 2021136273A
Authority
JP
Japan
Prior art keywords
layer
wiring
semiconductor device
barrier metal
plug
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2020029695A
Other languages
English (en)
Inventor
政幸 北村
Masayuki Kitamura
政幸 北村
敦史 加藤
Atsushi Kato
敦史 加藤
浩亮 松田
Kosuke Matsuda
浩亮 松田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2020029695A priority Critical patent/JP2021136273A/ja
Priority to TW109142442A priority patent/TWI770702B/zh
Priority to CN202011478647.7A priority patent/CN113380758B/zh
Priority to US17/183,617 priority patent/US11658110B2/en
Publication of JP2021136273A publication Critical patent/JP2021136273A/ja
Priority to US18/300,700 priority patent/US20230253311A1/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28568—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising transition metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76856—After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8036—Bonding interfaces of the semiconductor or solid state body
    • H01L2224/80379—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

【課題】プラグの影響による配線の劣化を抑制することが可能な半導体装置およびその製造方法を提供する。【解決手段】一の実施形態によれば、半導体装置は、第１層と、前記第１層上に設けられ、銅を含む第２層と、を含む配線を備える。前記装置はさらに、前記配線上に設けられ、チタンと窒素とを含む第３層と、前記第３層上に設けられ、タングステンを含む第４層と、を含むプラグを備える。さらに、前記第３層内の塩素濃度は、5.0×1021atoms/cm3以下であり、前記第３層と前記第４層との界面の酸素濃度は、5.0×1021atoms/cm3以下である。【選択図】図１

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。
金属配線上にビアプラグを配置する場合、ビアプラグの影響により金属配線が劣化する場合がある。この場合、ビアプラグの影響による金属配線の劣化を抑制することが必要となる。
特開２０００−１７４２３０号公報
プラグの影響による配線の劣化を抑制することが可能な半導体装置およびその製造方法を提供する。
一の実施形態によれば、半導体装置は、第１層と、前記第１層上に設けられ、銅を含む第２層と、を含む配線を備える。前記装置はさらに、前記配線上に設けられ、チタンと窒素とを含む第３層と、前記第３層上に設けられ、タングステンを含む第４層と、を含むプラグを備える。さらに、前記第３層内の塩素濃度は、5.0×1021atoms/cm3以下であり、前記第３層と前記第４層との界面の酸素濃度は、5.0×1021atoms/cm3以下である。
第１実施形態の半導体装置の構造を示す断面図である。 第１実施形態の半導体装置の製造方法を示す断面図(1/4)である。 第１実施形態の半導体装置の製造方法を示す断面図(2/4)である。 第１実施形態の半導体装置の製造方法を示す断面図(3/4)である。 第１実施形態の半導体装置の製造方法を示す断面図(4/4)である。 第１実施形態の半導体装置の構造の例を示す断面図である。 第１実施形態の半導体装置の構造の別の例を示す断面図である。 第２実施形態の半導体装置の構造を示す断面図である。 第２実施形態の柱状部の構造を示す断面図である。 第２実施形態の半導体装置の製造方法を示す断面図である。 第２実施形態の半導体装置の構造の例を示す断面図である。
以下、本発明の実施形態を、図面を参照して説明する。図１から図１１において、同一の構成には同一の符号を付し、重複する説明は省略する。
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。
本実施形態の半導体装置は、図１(ａ)または図１(ｂ)に示すように、基板１と、層間絶縁膜２と、複数の配線３と、層間絶縁膜４と、層間絶縁膜５と、ビアプラグ６とを備えている。各配線３は、第１層の例であるバリアメタル層３ａと、第２層の例である配線材層３ｂとを含んでいる。ビアプラグ６は、第３層の例であるバリアメタル層６ａと、第４層の例であるプラグ材層６ｂとを含んでいる。
図１(ａ)は、ビアプラグ６が配線３上に位置ずれを起こさずに形成された場合の半導体装置を示し、図１(ｂ)は、ビアプラグ６が配線３上に位置ずれを起こして形成された場合の半導体装置を示している。以下、図１(ａ)を参照して、本実施形態の半導体装置の構造を説明する。この説明の中で、図１(ｂ)も適宜参照する。
基板１は例えば、シリコン（Ｓｉ）基板などの半導体基板である。図１(ａ)は、基板１の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板１の表面に垂直なＺ方向とを示している。本実施形態では、＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱う。−Ｚ方向は、重力方向と一致していてもよいし、重力方向と一致していなくてもよい。
層間絶縁膜２は、基板１上に形成されている。層間絶縁膜２は、基板１上に直接形成されていてもよいし、基板１上に他の層を介して形成されていてもよい。層間絶縁膜２は、例えばシリコン酸化膜（ＳｉＯ２膜）である。
複数の配線３は、層間絶縁膜２内に形成されており、同じ配線層内に設けられている。図１(ａ)は、一例として、３本の配線３を示している。これらの配線３は、Ｙ方向に延びており、Ｘ方向に互いに隣接している。これらの配線３は例えば、層間絶縁膜２内に複数の配線溝を形成し、これらの配線溝内にバリアメタル層３ａと配線材層３ｂとを順に埋め込むことで形成される。よって、図１(ａ)のバリアメタル層３ａは、配線材層３ｂの側面および底面に面している。バリアメタル層３ａは例えば、チタン（Ｔｉ）を含む金属膜であり、ここではＴｉ膜である。配線材層３ｂは例えば、銅（Ｃｕ）を含む金属膜であり、ここではＣｕ膜である。バリアメタル層３ａは、チタンを含むその他の金属膜や、チタン以外の金属を含む金属膜でもよい。このようなバリアメタル層３ａの例は、ＴｉＮ膜（チタン窒化膜）や、Ｔａ（タンタル）膜や、ＴａＮ膜（タンタル窒化膜）である。
層間絶縁膜４および層間絶縁膜５は、層間絶縁膜２上とこれらの配線３上とに順に形成されている。層間絶縁膜４は、例えばシリコン炭窒化膜（ＳｉＣＮ膜）である。層間絶縁膜５は、例えばシリコン酸化膜である。
ビアプラグ６は、層間絶縁膜４、５内に形成されており、いずれかの配線３上に設けられている。図１(ａ)は、一例として、３本の配線３のうちの中央の配線３上に設けられたビアプラグ６を示している。ビアプラグ６は例えば、層間絶縁膜４、５内のこの配線３上にビアホールを形成し、ビアホール内にバリアメタル層６ａとプラグ材層６ｂとを順に埋め込むことで形成される。よって、図１(ａ)のバリアメタル層６ａは、プラグ材層６ｂの側面および底面に面している。バリアメタル層６ａは例えば、チタン（Ｔｉ）を含む金属膜であり、ここではＴｉＮ膜である。プラグ材層６ｂは例えば、タングステン（Ｗ）を含む金属膜であり、ここではＷ膜である。本実施形態のビアプラグ６の平面形状は、例えば円形である。
なお、図１(ａ)のビアプラグ６は、配線３の上面に接している。一方、図１(ｂ)のビアプラグ６は、配線３の上面および側面に接している。いずれのビアプラグ６も、配線３に電気的に接続されている。
次に、引き続き図１(ａ)を参照して、本実施形態のビアプラグ６のさらなる詳細を説明する。
本実施形態のビアプラグ６は、バリアメタル層６ａ内に塩素（Ｃｌ）を含み、バリアメタル層６ａとプラグ材層６ｂとの界面付近に酸素（Ｏ）を含んでいる。塩素は例えば、バリアメタル層６ａを形成する際にＴｉＣｌ４ガスを用いることで、バリアメタル層６ａ内に入り込む。一方、酸素は例えば、ビアプラグ６をチャンバ内で形成する際に、チャンバ内に残っていた酸素がバリアメタル層６ａの表面に付着することで、バリアメタル層６ａとプラグ材層６ｂとの界面付近に入り込む。ただし、塩素や酸素は、その他の原因でビアプラグ６内に含まれていてもよい。
しかしながら、ビアプラグ６内の塩素や酸素は、配線材層３ｂの銅と反応し、配線材層３ｂを劣化させる可能性がある。具体的には、配線材層３ｂの銅腐食が発生し、配線３の不良が発生する可能性がある。
そこで、本実施形態のビアプラグ６は、バリアメタル層６ａ内の塩素濃度が5.0×1021atoms/cm3以下となり、バリアメタル層６ａとプラグ材層６ｂとの界面の酸素濃度が5.0×1021atoms/cm3以下となるように形成される。これにより、ビアプラグ６内の塩素や酸素が配線材層３ｂを劣化させることを抑制することが可能となる。
実験によれば、バリアメタル層６ａ内の塩素濃度が高いと、銅腐食により配線材層３ｂが消滅する現象や、配線材層３ｂの底部に塩素が偏析する現象が発生した。一方、実験によれば、バリアメタル層６ａ内の塩素濃度を5.0×1021atoms/cm3以下に低下させると、これらの現象がおおむね見られなくなった。そこで、本実施形態では、バリアメタル層６ａ内の塩素濃度が、5.0×1021atoms/cm3以下に設定されている。
一方、ビアプラグ６を形成するためのチャンバを、バリアメタル層６ａを形成する工程とプラグ材層６ｂを形成する工程との間に大気開放すると、バリアメタル層６ａとプラグ材層６ｂとの界面の酸素濃度が高くなる。理由は、大気開放によってチャンバ内に空気や水分が入り込むからである。実験によれば、このような大気開放を行ってプラグ材層６ｂを形成すると、上記のような現象が発生した。一方、実験によれば、このような大気開放を行わずにプラグ材層６ｂを形成すると、バリアメタル層６ａとプラグ材層６ｂとの界面付近の酸素濃度が5.0×1021atoms/cm3以下に低下し、上記のような現象がおおむね見られなくなった。そこで、本実施形態では、バリアメタル層６ａとプラグ材層６ｂとの界面の酸素濃度が、5.0×1021atoms/cm3以下に設定されている。
なお、塩素濃度や酸素濃度をこのように低下させる方法の例については、図２から図５を参照して説明する。
図２から図５は、第１実施形態の半導体装置の製造方法を示す断面図である。
図２(ａ)と図２(ｂ)はそれぞれ、図１(ａ)と図１(ｂ)に対応する断面図である。これは、図３(ａ)から図５(ｂ)についても同様である。以下、図２(ａ)、図３(ａ)、図４(ａ)、および図５(ａ)を参照して、本実施形態の半導体装置の製造方法を説明する。この説明の中で、図２(ｂ)、図３(ｂ)、図４(ｂ)、および図５(ｂ)も適宜参照する。
まず、基板１上に層間絶縁膜２を形成し、層間絶縁膜２内に複数の配線３を形成し、層間絶縁膜２上とこれらの配線３上とに層間絶縁膜４と層間絶縁膜５とを順に形成する（図２(ａ)）。これらの配線３は、層間絶縁膜２内に複数の配線溝を形成し、これらの配線溝内にバリアメタル層３ａと配線材層３ｂとを順に埋め込むことで形成される。バリアメタル層３ａは例えば、Ｔｉ膜であり、スパッタリング法により形成される。配線材層３ｂは例えば、Ｃｕ膜であり、めっき法により形成される。
次に、層間絶縁膜４、５内に、いずれかの配線３に達するビアホールＨを形成する（図２(ａ)）。その結果、ビアホールＨ内にこの配線３の上面が露出する。図２(ｂ)では、ビアホールＨが配線３に対して位置ずれを起こしており、ビアホールＨ内に配線３の上面および側面が露出している。
次に、基板１の全面に、バリアメタル層６ａを形成する（図３(ａ)）。その結果、ビアホールＨの側面や底面にバリアメタル層６ａが形成される。バリアメタル層６ａは例えば、ＴｉＮ膜であり、チタンと塩素とを含む第１ガスと、窒素と水素とを含む第２ガスとを用いたＣＶＤ（Chemical Vapor Deposition）により形成される。例えば、第１ガスはＴｉＣｌ４ガスを含み、第２ガスはＮＨ３（アンモニア）ガスを含んでいる。これらのガスを用いて形成されたバリアメタル層６ａは、不純物として塩素を含んでいる。
図３(ａ)の工程では、バリアメタル層６ａを形成した後に、バリアメタル層６ａから塩素を除去するための塩素除去処理を実施する。塩素除去処理では例えば、バリアメタル層６ａを形成する際の温度と同じ温度で、ＮＨ３ガスを用いて３０秒以上の熱処理が行われる。これにより、バリアメタル層６ａ内の塩素濃度を、5.0×1021atoms/cm3以下に調整することができる。
図３(ａ)の工程は、例えば次のように行ってもよい。まず、プラズマＣＶＤ装置のチャンバ内に、図２(ａ)の工程を終えた基板１を搬入する。この装置は例えば、下部電極として機能する加熱ステージと、上部電極として機能するシャワーヘッドとを備える平行平板型のプラズマＣＶＤ装置である。次に、チャンバ内にＴｉＣｌ４ガス、Ｈ２（水素）ガス、およびＡｒ（アルゴン）ガスを同時に導入した状態で、これらの電極間に高周波電圧を印加する（第１処理）。これにより、プラズマＣＶＤにより基板１の全面にＴｉ膜が形成される。このＴｉ膜は塩素を含んでいる。次に、チャンバ内でＮＨ３ガスとＡｒガスとを用いたＮＨ３プラズマ処理を行う（第２処理）。これにより、Ｔｉ膜中の塩素がＮＨ３と反応することで塩化アンモニウムを形成して気化し、Ｔｉ膜中の塩素を除去することができる。さらには、この塩素がＮＨ３と反応すると同時に、Ｔｉ膜がＮＨ３と反応してＴｉＮ膜（バリアメタル層６ａ）に変化する。こうして、5.0×1021atoms/cm3以下の塩素濃度を有するバリアメタル層６ａが形成される。
本実施形態では、第１ガスをプラズマ下で供給する第１処理と、前記第２ガスをプラズマ下で供給する第２処理とを交互に繰り返すことで、バリアメタル層６ａを形成する。よって、バリアメタル層６ａは、第１および第２処理の繰り返しにより形成されたＴｉＮ膜を含むこととなる。このように、本実施形態のバリアメタル層６ａは、第１ガスと第２ガスとを交互に供給することで形成される。
第１および第２処理を行う際のチャンバ内の温度を高くするほど、バリアメタル層６ａ内の塩素濃度を低下させることができる。しかしながら、チャンバ内の温度を高くしすぎると、配線材層３ｂの銅が凝縮して、配線３の信頼性が低下する可能性がある。そこで、本実施形態の第１および第２処理は、３００℃以上かつ４３０℃以下の温度のチャンバ内で行われる。理由は、温度が３００℃より低いとバリアメタル層６ａ内の塩素濃度を十分に低下させることができない可能性があり、温度が４３０℃より高いと銅が凝集する可能性があるからである。本実施形態によれば、バリアメタル層６ａを３００℃〜４３０℃の温度で形成することで、配線材層３ｂの銅の凝縮を抑制しつつ、バリアメタル層６ａ内の塩素濃度を低下させることが可能となる。
次に、基板１の全面に、プラグ材層６ｂを形成する（図４(ａ)）。その結果、ビアホールＨ内にバリアメタル層６ａを介してプラグ材層６ｂが形成される。プラグ材層６ｂは例えば、Ｗ膜であり、タングステンを含むガスを用いたＣＶＤにより形成される。このガスは例えば、ＷＦ６ガスを含んでいる（Ｆはフッ素を表す）。
本実施形態のプラグ材層６ｂは、バリアメタル層６ａと真空連続で形成される。具体的には、プラグ材層６ｂは、バリアメタル層６ａが形成されたチャンバと同じチャンバ内で形成され、バリアメタル層６ａを形成する工程とプラグ材層６ｂを形成する工程との間に基板１がチャンバ外に搬出されない。さらには、バリアメタル層６ａを形成する工程とプラグ材層６ｂを形成する工程との間に、チャンバの大気開放が行われない。これにより、バリアメタル層６ａとプラグ材層６ｂとの界面の酸素濃度が5.0×1021atoms/cm3以下となるように、プラグ材層６ｂを形成することができる。
次に、ＣＭＰ（Chemical Mechanical Polishing）により、プラグ材層６ｂの表面を平坦化する（図５(ａ)）。その結果、ビアホールＨ外のプラグ材層６ｂおよびバリアメタル層６ａが除去され、ビアホールＨ内にビアプラグ６が形成される。本実施形態のビアプラグ６は、配線３に接するように形成されることで、配線３に電気的に接続されている。これは、図５(ｂ)でも同様である。
その後、基板１上に種々の層間絶縁膜、配線層、プラグ層などが形成される。このようにして、本実施形態の半導体装置が製造される。
図６は、第１実施形態の半導体装置の構造の例を示す断面図である。図６は、図１(ｂ)に対応する断面図である。
図６は、配線３の上面の幅ｗ１と、配線３の上面の高さにおけるビアプラグ６の直径ｗ２とを示している。本実施形態では、配線３の幅ｗ１がビアプラグ６の直径ｗ２より大きく設定されているが（ｗ１＞ｗ２）、配線３の幅ｗ１とビアプラグ６の直径ｗ２との差が小さく設定されている。例えば、配線３の幅ｗ１とビアプラグ６の直径ｗ２との差は、１５ｎｍ以下に設定されている（ｗ１−ｗ２≦１５ｎｍ）。なお、配線３の幅ｗ１は例えば約２０ｎｍであり、ビアプラグ６の直径ｗ２は例えば約１０ｎｍである。
一方、ビアプラグ６が配線３上に位置ずれを起こして形成される場合、ビアプラグ６の位置ずれの距離は一般に、最大で１５ｎｍ程度となる。よって、配線３の幅ｗ１とビアプラグ６の直径ｗ２との差が１５ｎｍ以下の場合には、ビアプラグ６の底面の一部が、配線３の上面から外れた位置に形成されることがある。図６では、ビアプラグ６の底面の一部が配線３の上面から外れた位置に形成されたため、配線３のバリアメタル層３ａの上端の一部が、ビアプラグ６のバリアメタル層６ａに接している。
符号Ｕは、配線３のバリアメタル層３ａの上端のうち、ビアプラグ６のバリアメタル層６ａに接する上端を示している。図６に示すバリアメタル層３ａは、＋Ｘ方向の上端と−Ｘ方向の上端とを有しており、＋Ｘ方向の上端が、バリアメタル層６ａに接する上端Ｕとなっている。
バリアメタル層３ａのこの上端Ｕは、図２(ｂ)の工程でビアホールＨ内に露出されることとなる。そのため、図３(ｂ)の工程でバリアメタル層６ａを形成すると、塩素がバリアメタル層３ａの内部やバリアメタル層３ａと配線材層３ｂとの界面を通じて拡散し、バリアメタル層３ａの表面を塩化する可能性がある。バリアメタル３ａの表面の塩化は、バリアメタル層３ａと配線材層３ｂとの密着性を劣化させ、配線３の信頼性を低下させる可能性がある。
そこで、本実施形態では、バリアメタル層６ａを形成する前に、例えばＮＨ３熱処理またはＮＨ３プラズマ処理により、バリアメタル層３ａの上端Ｕを窒化してもよい。これにより、塩素がバリアメタル層３ａの上端Ｕから、バリアメタル層３ａの内部やバリアメタル層３ａと配線材層３ｂとの界面を通じて拡散することを抑制することが可能となる。このようにして塩素の拡散を抑制すれば、バリアメタル層３ａと配線材層３ｂとの密着性の劣化を抑制することが可能となり、配線３の信頼性の低下を抑制することが可能となる。
図６は、バリアメタル層３ａ内において、バリアメタル層３ａの上端Ｕの付近に形成された窒化部分Ｒを示している。窒化部分Ｒは、バリアメタル層６ａを形成する前に、バリアメタル層３ａの上端Ｕやその付近を窒化することで形成されたものである。例えば、バリアメタル層３ａはＴｉ膜であり、窒化部分ＲはＴｉＮ膜である。図６は、窒化部分Ｒの高さ方向（Ｚ方向）の寸法ｈを示している。窒化部分Ｒの高さ方向の寸法ｈは、例えば１０ｎｍ以下である（ｈ≦１０ｎｍ）。
本実施形態では、バリアメタル層３ａの主成分はチタン（Ｔｉ）であり、配線材層３ｂの主成分は銅（Ｃｕ）である。これにより、バリアメタル層３ａから配線材層３ｂに微量なＴｉ原子を拡散させて、配線３の信頼性を改善することが可能となる。バリアメタル層３ａの主成分がチタンであれば、上述の窒化部分ＲはＴｉＮ膜となる。これにより、配線材層３ｂの表面を、ＴｉＮ膜である窒化部分Ｒと、ＴｉＮ膜であるバリアメタル層６ａとで覆うことが可能となる。すなわち、配線材層３ｂの表面を、同一材料（ＴｉＮ）で覆うことが可能となる。これにより、配線材層３ｂの表面を覆う材料の差異によるバリアメタル層３ａと配線材層３ｂとの密着性の劣化を抑制することが可能となり、配線３の信頼性の低下を抑制することが可能性となる。
なお、このような信頼性の低下の抑制は、図２(ｂ)の工程でバリアメタル層３ａとしてＴｉＮ膜を形成することでも実現可能である。
図７は、第１実施形態の半導体装置の構造の別の例を示す断面図である。図６は、図１(ａ)に対応する断面図である。
本実施形態のビアプラグ６は、上述のように、層間絶縁膜４、５内にビアホールＨを形成し、ビアホールＨ内にバリアメタル層６ａとプラグ材層６ｂとを順に埋め込むことで形成される。よって、バリアメタル層６ａは、プラグ材層６ｂの側面に面する側部と、プラグ材層６ｂの底面に面する底部とを含んでいる。バリアメタル層６ａの側部は第１部分の例であり、バリアメタル層６ａの底部は第２部分の例である。
図７は、バリアメタル層６ａの側部の厚さＴ１と、バリアメタル層６ａの底部の厚さＴ２とを示している。本実施形態では、バリアメタル層６ａの側部の厚さＴ１が、バリアメタル層６ａの底部の厚さＴ２より薄く設定されており（Ｔ１＜Ｔ２）、例えば、バリアメタル層６ａの底部の厚さＴ２の半分以下に設定されている（Ｔ１≦Ｔ２／２）。このようなバリアメタル層６ａは例えば、バリアメタル層６ａをプラズマＣＶＤにより堆積することで形成可能である。
本実施形態によれば、バリアメタル層６ａの底部の厚さＴ２を厚くしつつ、バリアメタル層６ａの側部の厚さＴ１を薄くすることで、配線材層３ｂとプラグ材層６ｂとの距離を長く確保しつつ、バリアメタル層６ａの体積を低減することが可能となる。これにより、バリアメタル層６ａの内の塩素原子の量を減らし、配線材層３ｂの腐食をより低減することが可能となる。
以上のように、本実施形態のビアプラグ６は、バリアメタル層６ａ内の塩素濃度が5.0×1021atoms/cm3以下となり、バリアメタル層６ａとプラグ材層６ｂとの界面の酸素濃度が5.0×1021atoms/cm3以下となるように形成される。よって、本実施形態によれば、ビアプラグ６の影響による配線３の劣化を抑制することが可能となる。
なお、配線３とビアプラグ６は例えば、３次元メモリのビット線とビット線用のビアプラグである。以下、配線３とビアプラグ６の具体例を第２実施形態にて説明する。
（第２実施形態）
図８は、第２実施形態の半導体装置の構造を示す断面図である。図８の半導体装置は、アレイウェハと回路ウェハが貼り合わされて得られた３次元メモリであり、アレイウェハに由来するアレイ部分Ｃ１と、回路ウェハに由来する回路部分Ｃ２とを含んでいる。
アレイ部分Ｃ１は、３次元に配置された複数のメモリセルを含むメモリセルアレイ１１と、メモリセルアレイ１１上の絶縁膜１２と、メモリセルアレイ１１下の層間絶縁膜１３とを備えている。絶縁膜１２は例えば、シリコン酸化膜またはシリコン窒化膜である。層間絶縁膜１３は例えば、シリコン酸化膜、またはシリコン酸化膜とその他の絶縁膜とを含む積層膜である。
回路部分Ｃ２は、アレイ部分Ｃ１下に設けられている。符号Ｓは、アレイ部分Ｃ１と回路部分Ｃ２との貼合面を示す。回路部分Ｃ２は、層間絶縁膜１４と、層間絶縁膜１４下の基板１５とを備えている。層間絶縁膜１４は例えば、シリコン酸化膜、またはシリコン酸化膜とその他の絶縁膜とを含む積層膜である。基板１５は例えば、シリコン基板などの半導体基板である。図８は、基板１５の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板１５の表面に垂直なＺ方向とを示している。本実施形態では、＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱う。−Ｚ方向は、重力方向と一致していてもよいし、重力方向と一致していなくてもよい。
アレイ部分Ｃ１は、メモリセルアレイ１１内の複数の電極層として、複数のワード線ＷＬと、ソース線ＳＬとを備えている。図８は、メモリセルアレイ１１の階段構造部２１を示している。各ワード線ＷＬは、コンタクトプラグ２２を介してワード配線層２３と電気的に接続されている。複数のワード線ＷＬを貫通する各柱状部ＣＬは、ビアプラグ２４を介してビット線ＢＬと電気的に接続されており、かつソース線ＳＬと電気的に接続されている。ソース線ＳＬは、半導体層である第１層ＳＬ１と、金属層である第２層ＳＬ２とを含んでいる。符号Ｖは、ビット線ＢＬ下に設けられたビアプラグを示している。
回路部分Ｃ２は、複数のトランジスタ３１を備えている。各トランジスタ３１は、基板１５上にゲート絶縁膜を介して設けられたゲート電極３２と、基板１５内に設けられた不図示のソース拡散層およびドレイン拡散層とを備えている。また、回路部分Ｃ２は、これらのトランジスタ３１のソース拡散層またはドレイン拡散層上に設けられた複数のコンタクトプラグ３３と、これらのコンタクトプラグ３３上に設けられ、複数の配線を含む配線層３４と、配線層３４上に設けられ、複数の配線を含む配線層３５とを備えている。
回路部分Ｃ２はさらに、配線層３５上に設けられ、複数の配線を含む配線層３６と、配線層３６上に設けられた複数のビアプラグ３７と、これらのビアプラグ３７上に設けられた複数の金属パッド３８とを備えている。金属パッド３８は例えば、Ｃｕ（銅）層またはＡｌ（アルミニウム）層である。回路部分Ｃ２は、アレイ部分Ｃ１の動作を制御する制御回路（論理回路）として機能する。この制御回路は、トランジスタ３１などにより構成されており、金属パッド３８に電気的に接続されている。
アレイ部分Ｃ１は、金属パッド３８上に設けられた複数の金属パッド４１と、金属パッド４１上に設けられた複数のビアプラグ４２とを備えている。また、アレイ部分Ｃ１は、これらのビアプラグ４２上に設けられ、複数の配線を含む配線層４３と、配線層４３上に設けられ、複数の配線を含む配線層４４とを備えている。金属パッド４１は例えば、Ｃｕ層またはＡｌ層である。上述のビアプラグＶは、配線層４３に含まれている。
アレイ部分Ｃ１はさらに、配線層４４上に設けられた複数のビアプラグ４５と、これらのビアプラグ４５上や絶縁膜１２上に設けられた金属パッド４６と、金属パッド４６上や絶縁膜１２上に設けられたパッシベーション膜４７とを備えている。金属パッド４６は例えば、Ｃｕ層またはＡｌ層であり、図８の半導体装置の外部接続パッド（ボンディングパッド）として機能する。パッシベーション膜４７は例えば、シリコン酸化膜などの絶縁膜であり、金属パッド４６の上面を露出させる開口部Ｐを有している。金属パッド４６は、この開口部Ｐを介してボンディングワイヤ、はんだボール、金属バンプなどにより実装基板や他の装置に接続可能である。
図９は、第２実施形態の柱状部ＣＬの構造を示す断面図である。
図９に示すように、メモリセルアレイ１１は、層間絶縁膜１３（図８）上に交互に積層された複数のワード線ＷＬと複数の絶縁層５１とを備えている。ワード線ＷＬは、例えばＷ（タングステン）層である。絶縁層５１は、例えばシリコン酸化膜である。
柱状部ＣＬは、ブロック絶縁膜５２、電荷蓄積層５３、トンネル絶縁膜５４、チャネル半導体層５５、およびコア絶縁膜５６を順に含んでいる。電荷蓄積層５３は、例えばシリコン窒化膜であり、ワード線ＷＬおよび絶縁層５１の側面にブロック絶縁膜５２を介して形成されている。電荷蓄積層５３は、ポリシリコン層などの半導体層でもよい。チャネル半導体層５５は、例えばポリシリコン層であり、電荷蓄積層５３の側面にトンネル絶縁膜５４を介して形成されている。ブロック絶縁膜５２、トンネル絶縁膜５４、およびコア絶縁膜５６は、例えばシリコン酸化膜または金属絶縁膜である。
図１０は、第２実施形態の半導体装置の製造方法を示す断面図である。図１０は、複数のアレイ部分Ｃ１を含むアレイウェハＷ１と、複数の回路部分Ｃ２を含む回路ウェハＷ２とを示している。アレイウェハＷ１はメモリウェハとも呼ばれ、回路ウェハＷ２はＣＭＯＳウェハとも呼ばれる。
図１０のアレイウェハＷ１の向きは、図８のアレイ部分Ｃ１の向きとは逆であることに留意されたい。本実施形態では、アレイウェハＷ１と回路ウェハＷ２とを貼り合わせることで半導体装置を製造する。図１０は、貼合のために向きを反転される前のアレイウェハＷ１を示しており、図８は、貼合のために向きを反転されて貼合およびダイシングされた後のアレイ部分Ｃ１を示している。
図１０において、符号Ｓ１はアレイウェハＷ１の上面を示し、符号Ｓ２は回路ウェハＷ２の上面を示している。アレイウェハＷ１は、絶縁膜１２下に設けられた基板１６を備えていることに留意されたい。基板１６は例えば、シリコン基板などの半導体基板である。
本実施形態ではまず、図１０に示すように、アレイウェハＷ１の基板１６上にメモリセルアレイ１１、絶縁膜１２、層間絶縁膜１３、階段構造部２１、金属パッド４１などを形成し、回路ウェハＷ２の基板１５上に層間絶縁膜１４、トランジスタ３１、金属パッド３８などを形成する。例えば、基板１６上にビアプラグ４５、配線層４４、配線層４３、ビアプラグ４２、および金属パッド４１が順に形成される。また、基板１５上にコンタクトプラグ３３、配線層３４、配線層３５、配線層３６、ビアプラグ３７、および金属パッド３８が順に形成される。次に、アレイウェハＷ１と回路ウェハＷ２とを機械的圧力により貼り合わせる。これにより、層間絶縁膜１３と層間絶縁膜１４とが接着される。次に、アレイウェハＷ１および回路ウェハＷ２を４００℃でアニールする。これにより、金属パッド４１と金属パッド３８とが接合される。
その後、基板１５をＣＭＰ（Chemical Mechanical Polishing）により薄膜化し、基板１６をＣＭＰにより除去した後、アレイウェハＷ１および回路ウェハＷ２を複数のチップに切断する。こうして、図８の半導体装置が製造される。なお、金属パッド４６とパッシベーション膜４７は例えば、基板１５の薄膜化および基板１６の除去の後に、絶縁膜１２上に形成される。
なお、本実施形態ではアレイウェハＷ１と回路ウェハＷ２とを貼り合わせているが、代わりにアレイウェハＷ１同士を貼り合わせてもよい。図８から図１０を参照して前述した内容や、図１１を参照して後述する内容は、アレイウェハＷ１同士の貼合にも適用可能である。
また、図８は、層間絶縁膜１３と層間絶縁膜１４との境界面や、金属パッド４１と金属パッド３８との境界面を示しているが、上記のアニール後はこれらの境界面が観察されなくなることが一般的である。しかしながら、これらの境界面のあった位置は、例えば金属パッド４１の側面や金属パッド３８の側面の傾きや、金属パッド４１の側面と金属パッド３８との位置ずれを検出することで推定することができる。
また、第１実施形態の半導体装置の構造は、第２実施形態のアレイ部分Ｃ１に適用可能である。以下、このような構造の例を、図１１を参照して説明する。
図１１は、第２実施形態の半導体装置の構造の例を示す断面図である。
この例の半導体装置は、第１実施構造の半導体装置の構造を、第２実施形態のアレイ部分Ｃ１に適用して実現されたものである。図１１(ａ)は、ビアプラグ６が配線３に対して位置ずれを起こさずに形成された場合の半導体装置を示し、図１１(ｂ)は、ビアプラグ６が配線３上に対して位置ずれを起こして形成された場合の半導体装置を示している。本実施形態の半導体装置は、アレイウェハＷ１と回路ウェハＷ２との貼り合わせを経て製造されるため、図１１(ａ)および図１１(ｂ)のアレイ部分Ｃ１の向きは、図１(ａ)および図１(ｂ)の半導体装置の向きとは逆であることに留意されたい。
以下、図１１(ａ)を参照して、本実施形態の半導体装置の構造を説明するが、この説明は、図１１(ｂ)にも適用可能である。
本実施形態の半導体装置を製造する際には、まず図２から図５の工程を実施して、図１(ａ)に示す構造を有するアレイウェハＷ１を作製する。この際、層間絶縁膜２、複数の配線３、層間絶縁膜４、層間絶縁膜５、およびビアプラグ６は、基板１の代わりに基板１６上に形成する。次に、図１０を参照して説明したように、このアレイウェハＷ１と回路ウェハＷ２とを貼り合わせて、その後にダイシング等を行う。このようにして、図１１(ａ)の半導体装置が製造される。
なお、この例の配線３とビアプラグ６は例えば、図８に示すビット線ＢＬとビアプラグＶである。図１(ａ)では、配線３上にビアプラグ６が形成されているが、図８や図１１(ａ)では、配線３（ビット線ＢＬ）下にビアプラグ６（ビアプラグＶ）が形成されていることに留意されたい。本実施形態の半導体装置の向きを反転させれば、配線３（ビット線ＢＬ）上にビアプラグ６（ビアプラグＶ）が形成された状態となる。
以上のように、本実施形態のビアプラグ６は、第１実施形態で説明したように、バリアメタル層６ａ内の塩素濃度が5.0×1021atoms/cm3以下となり、バリアメタル層６ａとプラグ材層６ｂとの界面の酸素濃度が5.0×1021atoms/cm3以下となるように形成される。よって、本実施形態によれば、ビアプラグ６の影響による配線３の劣化を抑制することが可能となる。配線３とビアプラグ６は、例えばビット線ＢＬとビアプラグＶである。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
１：基板、２：層間絶縁膜、３：配線、３ａ：バリアメタル層、３ｂ：配線材層、
４、５：層間絶縁膜、６：ビアプラグ、６ａ：バリアメタル層、６ｂ：プラグ材層、
１１：メモリセルアレイ、１２：絶縁膜、１３：層間絶縁膜、
１４：層間絶縁膜、１５：基板、１６：基板、
２１：階段構造部、２２：コンタクトプラグ、
２３：ワード配線層、２４：ビアプラグ、
３１：トランジスタ、３２：ゲート電極、３３：コンタクトプラグ、３４：配線層、
３５：配線層、３６：配線層、３７：ビアプラグ、３８：金属パッド、
４１：金属パッド、４２：ビアプラグ、４３：配線層、４４：配線層、
４５：ビアプラグ、４６：金属パッド、４７：パッシベーション膜、
５１：絶縁層、５２：ブロック絶縁膜、５３：電荷蓄積層、
５４：トンネル絶縁膜、５５：チャネル半導体層、５６：コア絶縁膜

Claims (15)

  1. 第１層と、前記第１層上に設けられ、銅を含む第２層と、を含む配線と、
    前記配線上に設けられ、チタンと窒素とを含む第３層と、前記第３層上に設けられ、タングステンを含む第４層と、を含むプラグとを備え、
    前記第３層内の塩素濃度は、5.0×1021atoms/cm3以下であり、
    前記第３層と前記第４層との界面の酸素濃度は、5.0×1021atoms/cm3以下である、
    半導体装置。
  2. 前記第１層は、前記第３層に接する上端を含み、前記第３層に接する上端の付近に窒化部分を含む、請求項１に記載の半導体装置。
  3. 前記窒化部分の高さ方向の寸法は、１０ｎｍ以下である、請求項２に記載の半導体装置。
  4. 前記配線の上面の幅は、前記配線の上面の高さにおける前記プラグの直径より大きく、
    前記配線の前記幅と前記プラグの前記直径との差は、１５ｎｍ以下である、
    請求項１から３のいずれか１項に記載の半導体装置。
  5. 前記第３層は、前記第４層の側面に面する第１部分と、前記第４層の底面に面する第２部分とを含み、
    前記第１部分の厚さは、前記第２部分の厚さの半分以下である、請求項１から４のいずれか１項に記載の半導体装置。
  6. 前記第１層は、チタンを含む、請求項１から５のいずれか１項に記載の半導体装置。
  7. 前記第１層は、チタン膜またはチタン窒化膜である、請求項６に記載の半導体装置。
  8. 第１層と、前記第１層上に設けられ、銅を含む第２層と、を含む配線と、
    前記配線上に設けられ、チタンと窒素とを含む第３層と、前記第３層上に設けられ、タングステンを含む第４層と、を含むプラグとを備え、
    前記第１層は、前記第３層に接する上端を含み、前記第３層に接する上端の付近に窒化部分を含む、半導体装置。
  9. 前記第３層内の塩素濃度は、5.0×1021atoms/cm3以下であり、
    前記第３層と前記第４層との界面の酸素濃度は、5.0×1021atoms/cm3以下である、
    請求項８に記載の半導体装置。
  10. 第１層と、前記第１層上に設けられ、銅を含む第２層と、を含む配線を形成し、
    前記配線上に設けられ、チタンと窒素とを含む第３層と、前記第３層上に設けられ、タングステンを含む第４層と、を含むプラグを形成する、
    ことを含み、
    前記第３層は、チタンと塩素とを含む第１ガスを供給し、前記第１ガスの供給後に窒素と水素とを含む第２ガスを供給することで形成される、半導体装置の製造方法。
  11. 前記プラグは、
    前記第３層内の塩素濃度が5.0×1021atoms/cm3以下となり、
    前記第３層と前記第４層との界面の酸素濃度が5.0×1021atoms/cm3以下となる、
    ように形成される、請求項１０に記載の半導体装置の製造方法。
  12. 前記第１ガスは、ＴｉＣｌ４ガス（Ｔｉはチタンを表し、Ｃｌは塩素を表す）を含む、請求項１０または１１に記載の半導体装置の製造方法。
  13. 前記第２ガスは、ＮＨ３ガス（Ｎは窒素を表し、Ｈは水素を表す）を含む、請求項１０から１２のいずれか１項に記載の半導体装置の製造方法。
  14. 前記第３層は、前記第１ガスをプラズマ下で供給する第１処理と、前記第２ガスをプラズマ下で供給する第２処理とを交互に繰り返すことで形成される、請求項１０から１３のいずれか１項に記載の半導体装置の製造方法。
  15. 前記第３層は、３００℃以上かつ４３０℃以下の温度で形成される、請求項１０から１４のいずれか１項に記載の半導体装置の製造方法。
JP2020029695A 2020-02-25 2020-02-25 半導体装置およびその製造方法 Pending JP2021136273A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2020029695A JP2021136273A (ja) 2020-02-25 2020-02-25 半導体装置およびその製造方法
TW109142442A TWI770702B (zh) 2020-02-25 2020-12-02 半導體裝置及其製造方法
CN202011478647.7A CN113380758B (zh) 2020-02-25 2020-12-15 半导体装置及其制造方法
US17/183,617 US11658110B2 (en) 2020-02-25 2021-02-24 Semiconductor device and method for manufacturing the semiconductor device
US18/300,700 US20230253311A1 (en) 2020-02-25 2023-04-14 Semiconductor device and method for manufacturing the semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020029695A JP2021136273A (ja) 2020-02-25 2020-02-25 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2021136273A true JP2021136273A (ja) 2021-09-13

Family

ID=77366450

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020029695A Pending JP2021136273A (ja) 2020-02-25 2020-02-25 半導体装置およびその製造方法

Country Status (4)

Country Link
US (2) US11658110B2 (ja)
JP (1) JP2021136273A (ja)
CN (1) CN113380758B (ja)
TW (1) TWI770702B (ja)

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100228259B1 (ko) 1990-10-24 1999-11-01 고지마 마따오 박막의 형성방법 및 반도체장치
JPH08170174A (ja) 1994-12-14 1996-07-02 Nec Corp ＴｉＮ膜の形成方法
JPH1174354A (ja) * 1997-06-30 1999-03-16 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2000174230A (ja) 1998-12-08 2000-06-23 Hitachi Ltd 半導体集積回路装置及びその製造方法
JP2005223059A (ja) * 2004-02-04 2005-08-18 Toshiba Corp 半導体装置
KR100578221B1 (ko) * 2004-05-06 2006-05-12 주식회사 하이닉스반도체 확산방지막을 구비하는 반도체소자의 제조 방법
KR100594276B1 (ko) * 2004-05-25 2006-06-30 삼성전자주식회사 반도체 소자의 금속 배선 형성 방법
JP2005197684A (ja) * 2004-12-21 2005-07-21 Sanyo Electric Co Ltd 半導体装置
JP5204964B2 (ja) * 2006-10-17 2013-06-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR101315880B1 (ko) * 2008-07-23 2013-10-08 삼성전자주식회사 금속 배선 구조물 및 그 제조 방법
WO2011055671A1 (ja) * 2009-11-04 2011-05-12 東京エレクトロン株式会社 成膜方法およびキャパシタの形成方法
JP6554418B2 (ja) 2013-11-27 2019-07-31 東京エレクトロン株式会社 タングステン膜の成膜方法および成膜装置
US9735347B2 (en) * 2015-09-02 2017-08-15 Kabushiki Kaisha Toshiba Magnetic memory device and method of manufacturing the same
JP6948803B2 (ja) 2017-03-02 2021-10-13 東京エレクトロン株式会社 ガス供給装置、ガス供給方法及び成膜方法
US11264503B2 (en) * 2019-12-18 2022-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate structures of semiconductor devices

Also Published As

Publication number Publication date
TWI770702B (zh) 2022-07-11
US20230253311A1 (en) 2023-08-10
CN113380758B (zh) 2023-12-29
CN113380758A (zh) 2021-09-10
US20210265266A1 (en) 2021-08-26
US11658110B2 (en) 2023-05-23
TW202145485A (zh) 2021-12-01

Similar Documents

Publication Publication Date Title
US20100224922A1 (en) Semiconductor device and method of manufacturing the same
US11380638B2 (en) Semiconductor device including bonding pads and method of manufacturing the same
TWI786514B (zh) 半導體裝置
JP2005150690A (ja) 半導体素子の金属配線形成方法
JP2022095359A (ja) 半導体装置およびその製造方法
US11658110B2 (en) Semiconductor device and method for manufacturing the semiconductor device
US11862586B2 (en) Semiconductor device and method of manufacturing the same
US20210151372A1 (en) Semiconductor device and method of manufacturing the same
TWI808340B (zh) 半導體記憶裝置及其製造方法
US11923291B2 (en) Via connection to wiring in a semiconductor device
TWI784292B (zh) 半導體裝置及其製造方法
KR20030001937A (ko) 반도체소자 및 그 제조방법
US11942447B2 (en) Storage layers for wafer bonding