JP2021197431A - Manufacturing method of semiconductor device - Google Patents
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Abstract
Description
本発明は半導体装置の製造方法に関し、より詳しくは、半導体チップ及びピラーを半導体基板に設けた半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device in which a semiconductor chip and pillars are provided on a semiconductor substrate.
近年、LSIの集積度を向上させるために三次元実装が検討されている。非特許文献1には、半導体チップの三次元実装の一例が開示されている。
In recent years, three-dimensional mounting has been studied in order to improve the degree of integration of LSI. Non-Patent
このような半導体チップの三次元実装では、半導体基板及び半導体チップ等の接続構造の更なる改良が求められている。例えば、このような三次元実装ではウェハ上にチップを実装した後にピラーを形成する必要があるが、従来は、レジストを塗布又はラミネートした後、パターニングでピラーを形成していた。しかしながら、この方法では、ウェハの段差により、レジスト中に気泡が発生したり又は塗布されたレジストの均一性が悪化したりして、多数のピラーを均一に形成できない虞がある。一方、このような問題を起こさないように封止樹脂のモールド後にレーザー又はドライエッチング等を用いてビアを形成し、その後、電解めっきで高背のピラー形成を行おうとすると、時間当たりの生産数が低くなる虞がある。 In such a three-dimensional mounting of a semiconductor chip, further improvement of the connection structure of the semiconductor substrate and the semiconductor chip is required. For example, in such a three-dimensional mounting, it is necessary to form a pillar after mounting a chip on a wafer, but conventionally, a pillar is formed by patterning after applying or laminating a resist. However, in this method, there is a possibility that a large number of pillars cannot be uniformly formed due to the generation of bubbles in the resist or the deterioration of the uniformity of the applied resist due to the step of the wafer. On the other hand, if vias are formed by laser or dry etching after molding the sealing resin so as not to cause such a problem, and then tall pillars are formed by electrolytic plating, the number of production per hour is increased. May be low.
そこで、本発明は、半導体チップの三次元実装を行う場合において、半導体チップ等の接続構造を更に改良する方法を提供することを目的とし、より具体的には、三次元実装において、均一なピラーを短時間で且つ容易に製造できる製造方法を提供することを目的とする。 Therefore, an object of the present invention is to provide a method for further improving the connection structure of a semiconductor chip or the like in the case of three-dimensional mounting of a semiconductor chip, and more specifically, in the case of three-dimensional mounting, a uniform pillar. It is an object of the present invention to provide a manufacturing method capable of easily manufacturing a product in a short time.
本発明の一側面に係る半導体装置の製造方法は、半導体基板の第1電極に半導体チップの第2電極が接合された半製品を準備する工程と、半製品における半導体基板上であって半導体チップとは異なる領域に導電性ピラーを形成する工程と、半導体基板上の半導体チップ及び導電性ピラーを樹脂でモールドする工程と、半導体チップの第2電極及び導電性ピラーの少なくとも一方に接続される再配線層を形成する工程と、を備える。 The method for manufacturing a semiconductor device according to one aspect of the present invention includes a step of preparing a semi-finished product in which a second electrode of a semiconductor chip is bonded to a first electrode of a semiconductor substrate, and a semiconductor chip on the semiconductor substrate in the semi-finished product. A step of forming a conductive pillar in a region different from the above, a step of molding the semiconductor chip and the conductive pillar on the semiconductor substrate with a resin, and a reconnection connected to at least one of the second electrode and the conductive pillar of the semiconductor chip. It comprises a step of forming a wiring layer.
本発明の別側面に係る半導体装置の製造方法は、半導体基板の第1電極に半導体チップの第2電極が接合された半製品を準備する工程と、半製品における半導体基板上の半導体チップを樹脂でモールドする工程と、半導体基板上であって半導体チップとは異なる領域の樹脂中に導電性ピラーを形成する工程と、半導体チップの第2電極及び導電性ピラーの少なくとも一方に接続される再配線層を形成する工程と、を備える。この製造方法において、導電性ピラーの形成工程では、インプリントにより樹脂に凹部を形成し、凹部に導電性ペーストを印刷して導電性ピラーを形成してもよい。 The method for manufacturing a semiconductor device according to another aspect of the present invention includes a step of preparing a semi-finished product in which a second electrode of a semiconductor chip is bonded to a first electrode of a semiconductor substrate, and a resin of the semiconductor chip on the semiconductor substrate in the semi-finished product. The step of molding with, the step of forming the conductive pillar in the resin in the region different from the semiconductor chip on the semiconductor substrate, and the rewiring connected to at least one of the second electrode and the conductive pillar of the semiconductor chip. It comprises a step of forming a layer. In this manufacturing method, in the step of forming the conductive pillar, a recess may be formed in the resin by imprinting, and the conductive paste may be printed in the recess to form the conductive pillar.
上記製造方法では、半導体装置上の導電性ピラーを形成する領域に樹脂モールドを行うと共に、その樹脂の中に導電性ピラーを配置させる工法となっている。この工法では、レジスト等を用いなくてもよいため、上記何れの三次元実装に係る製造方法においても均一なピラーを短時間で且つ容易に製造することができる。 In the above manufacturing method, a resin mold is formed in a region of a semiconductor device on which a conductive pillar is formed, and the conductive pillar is arranged in the resin. Since this method does not require the use of a resist or the like, uniform pillars can be easily manufactured in a short time by any of the above-mentioned manufacturing methods according to three-dimensional mounting.
上記何れかの製造方法は、樹脂中の半導体チップ及び導電性ピラーの少なくとも一方を樹脂と共に研削する工程を更に備え、この研削工程の後に再配線の形成工程が実行されてもよい。これにより、導電性ピラーの接続部位を開口させることができ、また導電性ピラーの高さを容易に任意の高さとすることができる。 Any of the above manufacturing methods further comprises a step of grinding at least one of the semiconductor chip and the conductive pillar in the resin together with the resin, and the rewiring forming step may be executed after this grinding step. Thereby, the connection portion of the conductive pillar can be opened, and the height of the conductive pillar can be easily set to an arbitrary height.
上記何れかの製造方法において、導電性ピラーの形成工程では、銅めっき、導電性ペースト又は銅ピンを用いて導電性ピラーが形成されてもよい。 In any of the above manufacturing methods, in the step of forming the conductive pillar, the conductive pillar may be formed by using copper plating, a conductive paste or a copper pin.
上記何れかの製造方法において、半製品の準備工程は、第1基板本体と、該第1基板本体の一面に設けられた第1絶縁膜及び第1電極とを有する半導体基板を準備する工程と、第2基板本体と、該第2基板本体の一面に設けられた第2絶縁膜及び第2電極とを有する半導体チップを準備する工程と、第1半導体基板の第1電極に対して半導体チップの第2電極の位置合わせを行う工程と、第1半導体基板の第1絶縁膜と半導体チップの第2絶縁膜とを互いに貼り合わせる工程と、第1半導体基板の第1電極と半導体チップの第2電極とを接合する工程と、を含んでいてもよい。 In any of the above manufacturing methods, the semi-finished product preparation step is a step of preparing a semiconductor substrate having a first substrate main body and a first insulating film and a first electrode provided on one surface of the first substrate main body. , A step of preparing a semiconductor chip having a second substrate main body, a second insulating film provided on one surface of the second substrate main body, and a second electrode, and a semiconductor chip with respect to the first electrode of the first semiconductor substrate. The step of aligning the second electrode of the first semiconductor substrate, the step of bonding the first insulating film of the first semiconductor substrate and the second insulating film of the semiconductor chip to each other, and the first electrode of the first semiconductor substrate and the first of the semiconductor chips. It may include a step of joining the two electrodes.
上記何れかの製造方法において、第1絶縁膜及び第2絶縁膜の少なくとも一方の絶縁膜が無機材料を含んでもよい。 In any of the above-mentioned manufacturing methods, at least one of the first insulating film and the second insulating film may contain an inorganic material.
本発明によれば、半導体チップの三次元実装を行う場合において、半導体チップ等の接続構造を更に改良する方法を提供することができる。より具体的には、本発明によれば、三次元実装において、均一なピラーを短時間で且つ容易に製造できる製造方法を提供することができる。 According to the present invention, it is possible to provide a method for further improving the connection structure of a semiconductor chip or the like when three-dimensionally mounting the semiconductor chip. More specifically, according to the present invention, it is possible to provide a manufacturing method capable of easily manufacturing uniform pillars in a short time in three-dimensional mounting.
以下、図面を参照しながら本発明に係る実施形態について詳細に説明する。以下の説明では、同一又は相当部分には同一の符号を付し、重複する説明は省略する。また、上下左右等の位置関係は、特に断らない限り、図面に示す位置関係に基づくものとする。更に、図面の寸法比率は図示の比率に限られるものではない。 Hereinafter, embodiments according to the present invention will be described in detail with reference to the drawings. In the following description, the same or corresponding parts will be designated by the same reference numerals, and duplicate description will be omitted. In addition, the positional relationship such as up, down, left, and right shall be based on the positional relationship shown in the drawings unless otherwise specified. Furthermore, the dimensional ratios in the drawings are not limited to the ratios shown.
(半導体装置の構成)
図1は、本実施形態に係る製造方法によって製造される半導体装置の一例を模式的に示す断面図である。図1に示すように、半導体装置1は、例えば半導体パッケージの一例であり、第1半導体チップ10(第1半導体基板)、第2半導体チップ20(半導体チップ)、ピラー部30、再配線層40、基板50、及び、回路基板60を備えている。
(Semiconductor device configuration)
FIG. 1 is a cross-sectional view schematically showing an example of a semiconductor device manufactured by the manufacturing method according to the present embodiment. As shown in FIG. 1, the
第1半導体チップ10は、例えばLSI(Large scale IntegratedCircuit:大規模集積回路)チップ又はCMOS(Complementary Metal OxideSemiconductor)センサ等の半導体チップであり、第2半導体チップ20が縦方向(高さ方向の下方)に実装された三次元実装構造になっている。第2半導体チップ20は、例えばLSI又はメモリ等の半導体チップであり、第1半導体チップ10よりも平面視における面積が小さいチップ部品である。第2半導体チップ20は、第1半導体チップ10の裏面にChip-to-Chip(C2C)接合されている。第1半導体チップ10と第2半導体チップ20とは、詳細を後述するハイブリッドボンディングにより、それぞれの端子電極とその周りの絶縁膜同士が強固且つ位置ズレせずに微細接合されている。
The
ピラー部30は、例えば銅(Cu)から形成された複数のピラー31が樹脂32によって封止されている接続部である。複数のピラー31は、ピラー部30の上面から下面に向けて延在する導電性部材であり、例えば直径3μm以上20μm以下(一例では直径5μm)の円柱形状を呈し、各ピラー31間の中心ピッチが15μm以下となるように配置されている。複数のピラー31は、第1半導体チップ10の下側の端子電極と再配線層40の上側の端子電極とをフリップチップ接続する。ピラー部30を用いることにより、半導体装置1では、TMV(Through mold via)と呼ばれるモールドに穴明けして半田接続する技術を使用せずに接続電極を形成することができる。ピラー部30は、例えば第2半導体チップ20と同程度の厚みを有し、第2半導体チップ20の水平方向の横側に配置される。
The
再配線層40は、パッケージ基板の機能である端子ピッチ変換の機能を有する配線層であり、第2半導体チップ20の下側の絶縁膜上及びピラー部30の下面上にポリイミド及び銅配線等で再配線パターンを形成した層である。再配線層40は、第1半導体チップ10及び第2半導体チップ20等を上下反転した状態で形成される(図4の(d)参照)。再配線層40は、第2半導体チップ20の下面の端子電極及びピラー部30を介した第1半導体チップ10の端子電極を、基板50の端子電極に電気的に接続する。基板50の端子ピッチは、第1半導体チップ10(ピラー31)及び第2半導体チップ20の端子ピッチよりも広くなっている。なお、基板50上には、各種の電子部品51が実装されていてもよい。また、再配線層40と基板50との端子ピッチに大きな開きがある場合はここに無機インターポーザ―等を使用して再配線層40と基板50との電気的接続をとってもよい。
The rewiring
回路基板60は、第1半導体チップ10及び第2半導体チップ20をその上に搭載し、第1半導体チップ10、第2半導体チップ20及び電子部品51等に接続された基板50に電気的に接続される複数の貫通電極を内部に有する基板である。回路基板60では、これら貫通電極により、第1半導体チップ10及び第2半導体チップの各端子電極が回路基板60の裏面に設けられた端子電極61に電気的に接続される。
The
(半導体装置の製造方法)
次に、半導体装置1の製造方法について、図2〜図4を参照して、説明する。図2は、図1に示す半導体装置を製造するための方法を順に示す図である。図3は、図2に示す半導体装置の製造方法における接合方法(ハイブリッドボンディング)をより詳細に示す図である。図4は、図1に示す半導体装置を製造するための方法であり、図2に示す工程の後の工程を順に示す図である。
(Manufacturing method of semiconductor device)
Next, the manufacturing method of the
半導体装置1は、例えば、以下の工程(a)〜工程(p)を経て製造することができる。
(a)第1半導体チップ10に対応する第1半導体基板100を準備する工程。
(b)第2半導体チップ20に対応する第2半導体基板200を準備する工程。
(c)第1半導体基板100を研磨する工程。
(d)第2半導体基板200を研磨する工程。
(e)第2半導体基板200を個片化し、複数の半導体チップ205を取得する工程。
(f)第1半導体基板100の端子電極103に対して複数の半導体チップ205それぞれの端子電極203の位置合わせを行う工程。
(g)第1半導体基板100の絶縁膜102と複数の半導体チップ205の各絶縁膜部分202bとを互いに貼り合わせる工程(図3の(b)参照)。
(h)第1半導体基板100の端子電極103と複数の半導体チップ205それぞれの端子電極203とを接合する工程(図3の(c)参照)。
(i)第1半導体基板100の接続面上であって複数の半導体チップ205の間に複数のピラー300(ピラー31に対応)を形成する工程。
(j)半導体チップ205とピラー300とを覆うように、第1半導体基板100の接続面上に樹脂301をモールドして半製品M1を取得する工程。
(k)工程(j)でモールドがされた半製品M1の上方を研削して薄化し、半製品M2を取得する工程。
(m)工程(k)で薄化された半製品M2に再配線層40に対応する配線層400を形成する工程。
(n)工程(m)で配線層400が形成された半製品M3を各半導体装置1となるように切断線Aに沿って切断する工程。
(p)工程(n)で個体化された半導体装置1aを反転して基板50及び回路基板60上に設置する工程(図1参照)。
The
(A) A step of preparing a
(B) A step of preparing a
(C) A step of polishing the
(D) A step of polishing the
(E) A step of disassembling the
(F) A step of aligning the
(G) A step of bonding the insulating
(H) A step of joining the
(I) A step of forming a plurality of pillars 300 (corresponding to pillars 31) between a plurality of
(J) A step of molding a
(K) A step of grinding and thinning the upper part of the semi-finished product M1 molded in the step (j) to obtain the semi-finished product M2.
(M) A step of forming a
(N) A step of cutting the semi-finished product M3 on which the
(P) A step of inverting the
[工程(a)及び工程(b)]
工程(a)は、複数の第1半導体チップ10に対応し、半導体素子及びそれらを接続する配線などからなる集積回路が形成されたシリコン基板である第1半導体基板100を準備する工程である。工程(a)では、図2の(a)に示すように、シリコン等からなる第1基板本体101の一面101aに、銅又はアルミニウム等からなる複数の端子電極103(第1電極)を所定の間隔で設けると共に無機材料からなる絶縁膜102(第1絶縁膜)を設ける。絶縁膜102を第1基板本体101の一面101a上に設けてから、複数の端子電極103を設けてもよいし、複数の端子電極103を第1基板本体101の一面101aに設けてから絶縁膜102を設けてもよい。なお、複数の端子電極103の間には、後述する工程でピラー300を形成するため、所定の間隔が設けられており、その間にはピラー300に接続される別の端子電極(不図示)が形成されている。
[Step (a) and Step (b)]
The step (a) is a step of preparing a
工程(b)は、複数の第2半導体チップ20に対応し、半導体素子及びそれらを接続する配線などからなる集積回路が形成されたシリコン基板である第2半導体基板200を準備する工程である。工程(b)では、図2の(a)に示すように、シリコン等からなる第2基板本体201の一面201a上に、銅又はアルミニウム等からなる複数の端子電極203(複数の第2電極)を連続的に設けると共に無機材料からなる絶縁膜202(第2絶縁膜)を設ける。絶縁膜202を第2基板本体201の一面201a上に設けてから複数の端子電極203を設けてもよいし、複数の端子電極203を第2基板本体201の一面201aに設けてから絶縁膜202を設けてもよい。
The step (b) is a step of preparing a
工程(a)及び工程(b)で用いられる絶縁膜102及び202は、上述したように、無機材料から構成されている。この無機材料は、例えば酸化シリコン(SiO2)を含んで構成されている。なお、絶縁膜102及び202は、純粋なSiO2からなってもよいし、表面に接合を補助するSi又はFeといった別種の無機材料層を持つ複数の無機材料からなってもよい。また、絶縁膜102及び202と端子電極103及び203との間に、電極金属の拡散を防止する金属層を設けてもよい。このような金属層として、例えば、コバルト、タンタル、チタン、パラジウム、金、ニッケル、リン、及びタングステンから選ばれる金属1種以上を選んで使用することができる。
As described above, the insulating
[工程(c)及び工程(d)]
工程(c)は、第1半導体基板100を研磨する工程である。工程(c)では、図3の(a)に示すように、端子電極103の各表面103aが絶縁膜102の表面102aに対して凹んだ位置となるようにCMP(Chemical Mechanical Polishing)法を用いて第1半導体基板100の表面である一面101a側を研磨する。工程(c)では、例えば銅等からなる端子電極103を選択的に深く削る条件でCMP法によって第1半導体基板100を研磨する。工程(c)において、端子電極103の各表面103aが絶縁膜102の表面102aと一致するようにCMP法で研磨してもよい。
[Step (c) and Step (d)]
The step (c) is a step of polishing the
工程(d)は、第2半導体基板200を研磨する工程である。工程(d)では、図3の(a)に示すように、端子電極203の各表面203aが絶縁膜202の表面202aに対して凹んだ位置となるようにCMP法を用いて第2半導体基板200の表面である一面201a側を研磨する。工程(d)では、例えば銅等からなる端子電極203を選択的に深く削る条件でCMP法によって第2半導体基板200を研磨する。工程(d)において、端子電極203の各表面203aが絶縁膜202の表面202aと一致するようにCMP法で研磨してもよい。また、研磨後であって、端子電極203の表面203aが絶縁膜202の表面202aより10nm以上50nm以下の範囲で低くなる位置にあってもよい。これにより、電極のアニーリングを行った際に、金属の膨張による応力を緩和することができ、接続不良等を防ぐことができる。
The step (d) is a step of polishing the
工程(c)及び工程(d)では、絶縁膜102の厚さと絶縁膜202の厚さが同じになるように研磨してもよいが、例えば、絶縁膜202の厚さが絶縁膜102の厚さよりも厚くなるように研磨してもよい。一方、絶縁膜202の厚さが絶縁膜102の厚さよりも薄くなるように研磨してもよい。
In the steps (c) and (d), the insulating
[工程(e)]
工程(e)は、第2半導体基板200を個片化し、複数の半導体チップ205を取得する工程である。工程(e)では、図2の(b)に示すように、第2半導体基板200をダイシング等の切断手段により複数の半導体チップ205に個片化する。第2半導体基板200をダイシングする際に絶縁膜202に保護材等を被覆して、それから個片化してもよい。工程(e)により、第2半導体基板200の絶縁膜202は、各半導体チップ205に対応する絶縁膜部分202bへと分割される。なお、第2半導体基板200を個片化するダイシング方法としては、例えば、プラズマダイシング、ステルスダイシング又はレーザーダイシングを用いることができる。また、ダイシングの際の第2半導体基板200の表面保護材としては、例えば、水又はTMAH等で除去可能な有機膜、又は、プラズマ等で除去可能な炭素膜などの薄膜を設けてもよい。これによりダイシング中に生じた異物が接続表面に付着し、接続不良の要因となることを防ぐことができる。
[Step (e)]
The step (e) is a step of disassembling the
[工程(f)]
工程(f)は、第1半導体基板100の端子電極103に対して複数の半導体チップ205それぞれの端子電極203の位置合わせを行う工程である。工程(f)では、図2の(c)に示すように、各半導体チップ205の端子電極203が第1半導体基板100の対応する複数の端子電極103に対向するように、各半導体チップ205の位置合わせを行う。この位置合わせ用に、第1半導体基板100上にアライアメントマーク等を設けてもよい。
[Step (f)]
The step (f) is a step of aligning the
[工程(g)]
工程(g)は、第1半導体基板100の絶縁膜102と複数の半導体チップ205の各絶縁膜部分202bとを互いに貼り合わせる工程である。工程(g)では、各半導体チップ205の表面に付着した有機物又は金属酸化物を除去した後、図2の(c)に示すように、第1半導体基板100に対する半導体チップ205の位置合わせを行い、これが終了すると、ハイブリッドボンディングとして複数の半導体チップ205それぞれの絶縁膜部分202bを常温接合によって第1半導体基板100の絶縁膜102に接合する(図3の(b)参照)。これにより、絶縁膜102と絶縁膜部分202bが接合された絶縁接合部分S1となり、複数の半導体チップ205が第1半導体基板100に対して機械的に強固に取り付けられる。常温接合であることから、接合箇所における位置ズレ等が生じ難く、高精度な接合を行うことができる。この取り付けの段階では、第1半導体基板100の端子電極103と半導体チップ205の端子電極203とは互いに離間しており、接続されていない(但し位置合わせはされている)。なお、半導体チップ205の第1半導体基板100への貼り合わせは、他の接合方法によって行ってもよく、例えば、接合前に絶縁膜102及び各絶縁膜部分202bの表面をプラズマ処理により活性化させてもよいし、Arイオンビームなどを用いてこれらの表面を活性化させてもよいし、又は、真空条件下で両者を接合させてもよい。また、絶縁膜同士の接着力を向上させるために、所定の熱及び圧力を付与して接合してもよい。
[Step (g)]
The step (g) is a step of bonding the insulating
[工程(h)]
工程(h)は、第1半導体基板100の端子電極103と複数の半導体チップ205それぞれの端子電極203とを接合する工程である。工程(h)では、図2の(d)に示すように、工程(g)の貼り合わせが終了すると、所定の熱H又は圧力若しくはその両方を付与して、ハイブリッドボンディングとして第1半導体基板100の端子電極103と複数の半導体チップ205の各端子電極203とを接合する(図3の(c)参照)。これにより、端子電極103とそれに対応する端子電極203とが接合された電極接合部分S2となり、端子電極103と端子電極203とが機械的且つ電気的に強固に接合される。なお、工程(h)の電極接合は、工程(g)の常温接合等の貼り合わせの後に行われるが、工程(g)の貼り合わせと同時に行われてもよい。
[Step (h)]
The step (h) is a step of joining the
以上により、第1半導体基板100に複数の半導体チップ205が電気的且つ機械的に所定の位置に高精度に設置される。なお、図2の(d)に示す半製品の段階で例えば製品の信頼性試験(接続試験等)を行い、良品のみを以降の工程に用いてもよい。続いて、このような半製品を用いた半導体装置の一例の製造方法を、図4を参照して説明する。
As described above, a plurality of
[工程(i)]
工程(i)は、第1半導体基板100の接続面100a上であって複数の半導体チップ205の間に複数のピラー300(導電性ピラー)を形成する工程である。工程(i)では、図4の(a)に示すように、複数の半導体チップ205の間、即ち半導体チップ205とは異なる領域に、例えば銅製の多数のピラー300を形成する。ピラー300は、例えば、銅めっき、導電体ペーストまたは銅ピンから形成することができる。ピラー300は、一端が第1半導体基板100の端子電極のうち半導体チップ205の端子電極203に接続されていない端子電極に接続されるように形成され、他端が上方に向かって延在する。ピラー300は、例えば直径1μm以上300μm以下であり、また、高さ10μm以上1000μm以下である。なお、一対の半導体チップ205の間には、例えば1個以上100000個以下のピラー300が設けられる。
[Step (i)]
The step (i) is a step of forming a plurality of pillars 300 (conductive pillars) between the plurality of
[工程(j)]
工程(j)は、複数の半導体チップ205と複数のピラー300とを覆うように、第1半導体基板100の接続面100a上に樹脂301をモールドする工程である。工程(j)では、図4の(b)に示すように、例えばエポキシ樹脂又はアクリレート樹脂をモールド、もしくはエポキシ樹脂からなるフィルムをラミネートして、複数の半導体チップ205と複数のピラー300とを全体的に覆う。モールド方法としては、例えば、コンプレッションモールド又はトランスファモールドを用いることができる。この樹脂モールドにより、複数のピラー300の間及びピラー300と半導体チップ205との間が樹脂によって充填される。これにより、樹脂が充填された半製品M1が形成される。なお、工程(i)と工程(j)とを略同時に行う場合、すなわち樹脂モールドするタイミングでピラー300も形成する場合、微細転写であるインプリントと導電性ペーストを用いてピラーを形成する。
[Step (j)]
The step (j) is a step of molding the
[工程(k)]
工程(k)は、工程(j)でモールドされた樹脂301、複数のピラー300及び複数の半導体チップ205からなる半製品M1を研削して薄化し、半製品M2を取得する工程である。工程(k)では、図4の(c)に示すように、半製品M1の上方をグランダー等で研磨することにより、樹脂モールドされた第1半導体基板100等を薄化し、半製品M2とする。工程(k)での研磨により、半導体チップ205、ピラー300及び樹脂301の厚みは例えば数10μm程度に薄化され、半導体チップ205は第2半導体チップ20に対応する形状となり、ピラー300及び樹脂301は、ピラー部30に対応する形状となる。
[Step (k)]
The step (k) is a step of grinding and thinning the semi-finished product M1 composed of the
[工程(m)]
工程(m)は、工程(k)で薄化された半製品M2に再配線層40に対応する配線層400を形成する工程である。工程(m)では、図4の(d)に示すように、研削された半製品M2の第2半導体チップ20及びピラー部30の上にポリイミド及び銅配線等で再配線パターンを形成する。これにより、第2半導体チップ20及びピラー部30の端子ピッチを広げた配線構造を有する半製品M3が形成される。
[Step (m)]
The step (m) is a step of forming the
[工程(n)及び工程(p)]
工程(n)は、工程(m)で配線層400が形成された半製品M3を各半導体装置1となるように切断線Aに沿って切断する工程である。工程(n)では、図4の(d)に示すように、ダイシング等によって、各半導体装置1となるように、半導体装置基板を切断線Aに沿って切断する。その後、工程(p)では、工程(n)で個別化された半導体装置1aを反転して基板50及び回路基板60上に設置し、図1に示す半導体装置1を複数取得する。
[Step (n) and Step (p)]
The step (n) is a step of cutting the semi-finished product M3 on which the
以上、本実施形態に係る半導体装置の製造方法は、第1半導体基板100の端子電極103に半導体チップ205の端子電極203が接合された半製品を準備する工程と、該半製品における第1半導体基板100上であって半導体チップ205とは異なる領域にピラー300を形成する工程と、第1半導体基板100上の半導体チップ205及びピラー300を樹脂301でモールドする工程と、半導体チップ205の端子電極203及びピラー300に接続される配線層400を形成する工程と、を備える。この半導体装置の製造方法は、第1半導体基板100上のピラー300を形成する領域に樹脂モールドを行うと共に、その樹脂301の中にピラー300を配置させる工法となっている。この工法では、レジスト等を用いなくてもよいため、半導体基板又は半導体チップ等に段差があっても、三次元実装における均一なピラーを短時間で且つ容易に製造することができる。
As described above, the method for manufacturing a semiconductor device according to the present embodiment includes a step of preparing a semi-finished product in which the
以上、本発明の一実施形態について詳細に説明したが、本発明は上記実施形態に限定されるものではない。例えば、上記実施形態では、図4に示す工程において、ピラー300を形成する工程(i)の後に、樹脂301をモールドする工程(j)と樹脂301等を研削して薄化する工程(k)を順に行っていたが、図5に示すように、別の方法で行ってもよい。この方法では、まず、図5の(a)に示すように、樹脂301を第1半導体基板100の接続面上にモールドして半導体チップ205を覆う工程(j)を行い、続いて、図5の(b)に示すように、樹脂301の所定領域(半導体チップ205とは異なる領域)にピラー300を形成する工程(i)を行うようにしてもよい。この製法では、図5の(b)及び(c)に示すように、ピラー300を形成する工程(i)で、インプリント302により樹脂301中に凹部303を形成する。そして、各凹部303内に導電性ペーストを印刷により形成してリフロー加熱により硬化させる。その後、図5の(d)に示すように、樹脂301及び半導体チップ205と共にピラー(導電性ペースト)を所定の厚みまで研削(グラインド)して薄化する工程(k)を行う。その後、上記の実施形態と同様に、図5の(e)に示すように、工程(m)、(n)及び(p)を実行し、各半導体装置1を取得する。
Although one embodiment of the present invention has been described in detail above, the present invention is not limited to the above embodiment. For example, in the above embodiment, in the step shown in FIG. 4, after the step (i) of forming the
なお、上記の半導体装置の製造方法では、半導体基板110の絶縁膜102及び半導体チップ205の絶縁膜202等が無機材料から構成されていたが、これら絶縁膜の一部に有機材料が含まれていてもよい。
In the above method for manufacturing a semiconductor device, the insulating
1,1a…半導体装置、10…第1半導体チップ、20…第2半導体チップ、30…ピラー部、40…再配線層、50…基板、60…回路基板、61…端子電極、100…第1半導体基板、101…第1基板本体、101a…一面、102…絶縁膜(第1絶縁膜)、103…端子電極(第1電極)、103a…表面、200…第2半導体基板、201…第2基板本体、201a…一面、202,202b…絶縁膜(第2絶縁膜)、203…端子電極(第2電極)、203a…表面、205…半導体チップ、300…ピラー(導電性ピラー)、301…樹脂、A…切断線、H…熱、M1〜M3…半製品、S1…絶縁接合部分、S2…電極接合部分。 1,1a ... Semiconductor device, 10 ... First semiconductor chip, 20 ... Second semiconductor chip, 30 ... Pillar part, 40 ... Rewiring layer, 50 ... Board, 60 ... Circuit board, 61 ... Terminal electrode, 100 ... First Semiconductor substrate, 101 ... First substrate main body, 101a ... One side, 102 ... Insulating film (first insulating film), 103 ... Terminal electrode (first electrode), 103a ... Surface, 200 ... Second semiconductor substrate, 201 ... Second Substrate body, 201a ... one side, 202,202b ... insulating film (second insulating film), 203 ... terminal electrode (second electrode), 203a ... surface, 205 ... semiconductor chip, 300 ... pillar (conductive pillar), 301 ... Resin, A ... cutting wire, H ... heat, M1 to M3 ... semiconducting product, S1 ... insulating joint portion, S2 ... electrode joint portion.
Claims (7)
前記半製品における前記半導体基板上であって前記半導体チップとは異なる領域に導電性ピラーを形成する工程と、
前記半導体基板上の前記半導体チップ及び前記導電性ピラーを樹脂でモールドする工程と、
前記半導体チップの第2電極及び前記導電性ピラーの少なくとも一方に接続される再配線層を形成する工程と、
を備える、半導体装置の製造方法。 The process of preparing a semi-finished product in which the second electrode of the semiconductor chip is bonded to the first electrode of the semiconductor substrate, and
A step of forming a conductive pillar on a semiconductor substrate in the semi-finished product and in a region different from that of the semiconductor chip.
A step of molding the semiconductor chip and the conductive pillar on the semiconductor substrate with a resin,
A step of forming a rewiring layer connected to at least one of the second electrode of the semiconductor chip and the conductive pillar.
A method for manufacturing a semiconductor device.
前記半製品における前記半導体基板上の前記半導体チップを樹脂でモールドする工程と、
前記半導体基板上であって前記半導体チップとは異なる領域の前記樹脂中に導電性ピラーを形成する工程と、
前記半導体チップの第2電極及び前記導電性ピラーの少なくとも一方に接続される再配線層を形成する工程と、
を備える、半導体装置の製造方法。 The process of preparing a semi-finished product in which the second electrode of the semiconductor chip is bonded to the first electrode of the semiconductor substrate, and
The step of molding the semiconductor chip on the semiconductor substrate in the semi-finished product with resin,
A step of forming a conductive pillar in the resin on the semiconductor substrate in a region different from that of the semiconductor chip.
A step of forming a rewiring layer connected to at least one of the second electrode of the semiconductor chip and the conductive pillar.
A method for manufacturing a semiconductor device.
請求項2に記載の半導体装置の製造方法。 In the step of forming the conductive pillar, a recess is formed in the resin by imprinting, and a conductive paste is printed on the recess to form the conductive pillar.
The method for manufacturing a semiconductor device according to claim 2.
請求項1〜3の何れか一項に記載の半導体装置の製造方法。 A step of grinding at least one of the semiconductor chip and the conductive pillar in the resin together with the resin is further provided, and the rewiring forming step is executed after the grinding step.
The method for manufacturing a semiconductor device according to any one of claims 1 to 3.
請求項1〜4の何れか一項に記載の半導体装置の製造方法。 In the step of forming the conductive pillar, the conductive pillar is formed by using copper plating, a conductive paste or a copper pin.
The method for manufacturing a semiconductor device according to any one of claims 1 to 4.
第1基板本体と、該第1基板本体の一面に設けられた第1絶縁膜及び第1電極とを有する半導体基板を準備する工程と、
第2基板本体と、該第2基板本体の一面に設けられた第2絶縁膜及び第2電極とを有する半導体チップを準備する工程と、
前記半導体基板の前記第1電極に対して前記半導体チップの前記第2電極の位置合わせを行う工程と、
前記半導体基板の前記第1絶縁膜と前記半導体チップの前記第2絶縁膜とを互いに貼り合わせる工程と、
前記半導体基板の前記第1電極と前記半導体チップの前記第2電極とを接合する工程と、
を含む、請求項1〜5の何れか一項に記載の半導体装置の製造方法。 The preparation process of the semi-finished product is
A step of preparing a semiconductor substrate having a first substrate main body and a first insulating film and a first electrode provided on one surface of the first substrate main body.
A step of preparing a semiconductor chip having a second substrate main body and a second insulating film and a second electrode provided on one surface of the second substrate main body.
A step of aligning the second electrode of the semiconductor chip with respect to the first electrode of the semiconductor substrate, and
A step of bonding the first insulating film of the semiconductor substrate and the second insulating film of the semiconductor chip to each other.
A step of joining the first electrode of the semiconductor substrate and the second electrode of the semiconductor chip,
The method for manufacturing a semiconductor device according to any one of claims 1 to 5, further comprising.
請求項6に記載の半導体装置の製造方法。 At least one of the first insulating film and the second insulating film contains an inorganic material.
The method for manufacturing a semiconductor device according to claim 6.
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