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JP2021182575A - 半導体装置内部スナバ回路接続構造及びこれを用いたパワーモジュール構造 - Google Patents

半導体装置内部スナバ回路接続構造及びこれを用いたパワーモジュール構造 Download PDF

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JP2021182575A
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道明 日吉
Michiaki Hiyoshi
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Kia Corp
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Hyundai Motor Co
Kia Corp
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Abstract

【課題】低コストで信頼性が高く、小型でノイズ低減に有効な半導体装置内部スナバ回路接続構造及びこれを用いたパワーモジュール構造を提供する。【解決手段】パワーモジュール用のスナバ回路接続構造１０であって、少なくとも一面に第１の電極配線１５を備える第１の基板１３と、これと対向し、少なくとも第１の電極配線１５との対向面に第２の電極配線１６を備える第２の基板１４と、一端の接続端子１２の端面全面を第１の電極配線１５と接続し、他端の接続端子１２の端面全面を第２の電極配線１６と接続するように直立して設けられる積層セラミックキャパシタ１１とを有する。積層セラミックキャパシタ１１は、第１の基板１３上に取り付けられるパワーモジュールのスイッチング素子２０近傍に設けられ、少なくとも一端の接続端子１２とスイッチング素子２０の１つの電極端子２１とが、第１の電極配線１５を介して接続される。【選択図】図１

Description

本発明は、半導体装置内部スナバ回路接続構造及びこれを用いたモジュール構造に関し、特に対向する２枚の基板間に、スナバ回路を構成する積層セラミックキャパシタを垂直に配置して接続することにより、小型でノイズ低減に有効な半導体装置内部スナバ回路接続構造及びこれを用いたパワーモジュール構造に関する。
様々な電気機器に供給する電力を制御するパワー半導体を備えたパワーモジュールが幅広く使用されている。パワーモジュールは用途により使用形態は異なるが、車載用を始めとして比較的大電流を高速でスイッチングする用途での使用も広がっている。
従来はＳｉをベースとしたパワー半導体が主流であったが、これに変わりＳｉＣ ＭＯＳＦＥＴに代表される次世代のパワー半導体も適用が進みつつある。ＳｉＣ ＭＯＳＦＥＴはＳｉ ＩＧＢＴに比較して低損失であり、チップサイズを小型化してもＳｉ ＩＧＢＴと同性能が得られ、高速のスイッチングが可能であることから車載用のパワーコントロールユニット（ＰＣＵ）などの電力変換装置の大幅な性能向上が期待される。
しかし、高速でスイッチングを行うと、回路を構成する配線や電子部品などのインダクタンスや、配線間の寄生容量などの影響によりサージ電圧の発生やリンギングなどのノイズの問題が発生する。こうしたノイズはスイッチングが高速になるほど大きくなり、高速化による性能向上を図る上では避けて通れない問題となる。
高速でスイッチングする際のノイズ低減対策の１つがスナバ回路の採用である。スナバ回路はキャパシタ又はキャパシタと抵抗を直列配置した構成をパワー半導体と並列するように設ける回路である。
スナバ回路が有効に機能するためには、スイッチング動作を行うパワー半導体の直近にスナバ回路を接続する必要があり、パワーモジュール内にスナバ回路を設けることが望ましい。スナバ回路に使用されるキャパシタは高耐熱・高信頼性が求められ、比較的安価でありながら高耐熱・高信頼性が得やすい積層セラミックキャパシタが提案されているが、通常積層セラミックキャパシタは平面実装タイプであることから、通常の配置では平面的な実装面積が決まってしまい、パワーモジュールの小型化の制約要因となりかねない。また、実装基板に反りが発生しやすい状況で使用すると接続部の信頼性が低下する要因も含んでいる。
特許文献１には、半導体スイッチング素子の近傍に、半導体スイッチング素子と並列接続される薄膜状スナバコンデンサを設けることにより、高速のスイッチング動作時においても、リンギングによるノイズを十分に低減することが可能な半導体パワーモジュールが開示されている。
特許文献１によれば、薄膜状スナバコンデンサを半導体スイッチング素子から最短で１０μｍの間隙で近接させて設けることができるため、リンギングによるノイズを十分に低減することが可能である。しかしながら必要な容量を得るためには薄膜の面積や厚さを厳密に制御する必要があり、薄膜プロセスが高価である上、容量を大きくする場合、必要な専有面積が広くなり、パワーモジュールのサイズが大きくなるという課題もある。
そこで、こうした高価なプロセスを使用することなく、小型で高速のスイッチングが可能な半導体装置内部スナバ回路接続構造及びこれを用いたパワーモジュール構造の提供が求められる。
特開２０１９−１８６９８３号公報
本発明は、上記従来のパワーモジュールにおける問題点に鑑みてなされたものであって、本発明の目的は、対向する２枚の基板間に、スナバ回路を構成する積層セラミックキャパシタを、垂直に配置して接続することにより、高価なプロセスを必要とせず、信頼性が高く、小型でノイズ低減に有効な半導体装置内部スナバ回路接続構造及びこれを用いたパワーモジュール構造を提供するところにある。
上記目的を達成するためになされた本発明による半導体装置内部スナバ回路接続構造は、パワーモジュールに使用する半導体装置内部スナバ回路接続構造であって、少なくとも一面に第１の電極配線を備える第１の基板と、前記第１の基板と対向し、少なくとも前記第１の電極配線に対向する面に第２の電極配線を備える第２の基板と、長手方向の両端に接続端子を備え、一端の接続端子の端面全面を前記第１の電極配線と接続し他端の接続端子の端面全面を前記第２の電極配線と接続するように直立して設けられる積層セラミックキャパシタとを有し、前記積層セラミックキャパシタは、前記第１の基板上に取り付けられるパワーモジュールのスイッチング素子近傍に設けられ、少なくとも前記一端の接続端子と前記スイッチング素子の１つの電極端子とが前記第１の電極配線を介して接続されることを特徴とする。
前記積層セラミックキャパシタは、複数が直立して設けられ、前記第１の電極配線と前記第２の電極配線との間で並列接続するように構成されることが好ましい。
前記積層セラミックキャパシタは、単体又は複数が並列接続された構造体が直列接続するように前記第１の基板と前記第２の基板との間に複数が直立して設けられることが好ましい。
上記目的を達成するためになされた本発明によるパワーモジュール構造は、少なくとも一面に第１の電極配線を備える第１の基板と、前記第１の基板と対向し、少なくとも前記第１の電極配線に対向する面に少なくとも第２の電極配線を備える第２の基板と、前記第１の基板上に取り付けられる少なくとも一つのスイッチング素子と、前記少なくとも一つのスイッチング素子の上面の電極端子と前記第２の基板との間に挿入され、前記上面の電極端子と、前記第２の基板上の第２の電極配線又は前記第２の基板上の他の電極配線との間を電気的に接続するスペーサと、長手方向の両端に接続端子を備え、一端の接続端子の端面全面を前記第１の電極配線と接続し他端の接続端子の端面全面を前記第２の電極配線と接続するように直立して設けられる積層セラミックキャパシタとを有し、前記積層セラミックキャパシタは、前記少なくとも一つのスイッチング素子近傍に設けられ、少なくとも前記一端の接続端子と前記スイッチング素子の下面の電極端子とが前記第１の電極配線を介して接続されるスナバ回路を構成するキャパシタであることを特徴とする。
本発明に係る半導体装置内部スナバ回路接続構造によれば、比較的安価でありながら高耐熱・高信頼性が得やすい積層セラミックキャパシタを直立させてスイッチング素子の近傍に設置することが可能であるため、スナバ回路が低コストで実現でき、またキャパシタの実装面積を小型化でき、高速のスイッチング動作に対しても十分なノイズ低減効果が期待される。
また本発明に係る半導体装置内部スナバ回路接続構造によれば、積層セラミックキャパシタを実装する基板に対して直立させて実装し、積層セラミックキャパシタの接続端子の端面全面を接続に使用するため、安定して高信頼の接続が可能となり、さらに直立させて接続することにより積層セラミックキャパシタに加わる構造応力が圧縮、引張り応力が主体となるため、通常の平面実装のように接続部に曲げ応力が発生しにくく、曲げ応力に伴う積層セラミックキャパシタの接続部クラックを回避することが可能となる。このため積層セラミックキャパシタには実装に伴う応力を緩和する金属端子を別途設ける必要がなく、この点からも製造コストの抑制に有効である。
本発明に係る半導体装置内部スナバ回路接続構造を用いたパワーモジュール構造によれば、第１の基板と第２の基板の間隔は積層セラミックキャパシタの長手方向の寸法で決定されるため、この寸法に合わせるように挿入されるスイッチング素子の上のスペーサ以外に、キャパシタ用に別途スペーサを用意する必要がない。また第１の基板と第２の基板の外部に露出した面を冷却用に使用することができるため、両面冷却型モジュールとして好適に使用可能である。
本発明の実施形態による半導体装置内部スナバ回路接続構造を概略的に示す図である。 本発明の実施形態による積層セラミックキャパシタの並列接続を含む半導体装置内部スナバ回路接続構造を概略的に示す図である。 本発明の実施形態による積層セラミックキャパシタの直列接続を含む半導体装置内部スナバ回路接続構造を概略的に示す図である。 本発明の実施形態による半導体装置内部スナバ回路接続構造を用いたパワーモジュール構造を概略的に示す図である。 図４のパワーモジュール構造に対応する電気回路を概略的に示す図である。
次に、本発明に係る半導体装置内部スナバ回路接続構造及びこれを用いたパワーモジュール構造を実施するための形態の具体例を、図面を参照しながら詳細に説明する。
図１は本発明の実施形態による半導体装置内部スナバ回路接続構造を概略的に示す図である。
本発明に係る半導体装置内部スナバ回路接続構造はパワーモジュールに使用する小型でノイズ低減に有効な回路構造である。
パワーモジュールは、直流を交流に変換するインバータ回路など、電力制御に使用される。こうした電力制御においては、パワーモジュールに組み込まれるスイッチング素子によりスイッチングが行われ、それに伴い出力電流が大きく変動し、それに伴い回路のインダクタンスや寄生容量などの影響で電源電圧が変動しやすい。このため一般にはこうした電源の変動を抑えるため、大容量のキャパシタを直流電源に並列に設置することが行われる。
しかし大容量のキャパシタからスイッチング素子までの距離が遠いと、この間を接続する配線のインダクタンスなどの影響を抑えきれず、十分な効果が得られない。スナバ回路はこうした直流電源に並列に設置する大容量のキャパシタでは解消しきれないノイズを低減する効果を有する回路であり、スイッチング素子を直列接続した回路に対し並列にキャパシタを設置するＣスナバ回路、スイッチング素子に対しキャパシタと抵抗を直列に接続した回路を並列に設置するＲＣスナバ回路、スイッチング素子又はスイッチング素子を直列接続した回路に対しダイオードと抵抗を並列接続した上でキャパシタを直列接続した回路を並列に設置するＲＣＤスナバ回路などの種類がある。いずれのスナバ回路においてもキャパシタは必須の構成要素となっている。本発明に係る半導体装置内部スナバ回路接続構造はキャパシタを通常の表面実装による平面的な使用方法とは異なり、基板に対して直立させて設置することでスイッチング素子の近傍に小さな設置面積で設置するところに特徴がある。
図１を参照すると、本発明の実施形態による半導体装置内部スナバ回路接続構造１０は、一面に第１の電極配線１５を備える第１の基板１３と、第１の電極配線１５に対向する面に第２の電極配線１６を備える第２の基板１４と、対向する第１の電極配線１５と第２の電極配線１６とを電気的に接続するように第１の基板１３と第２の基板１４にそれぞれ直立するように設けられる積層セラミックキャパシタ１１とを有する。
積層セラミックキャパシタ１１は長手方向の両端に接続端子１２を備え、直立して設置することから端面全面を接続に使用する。即ち両端の接続端子１２の一方の端子の端面全面を第１の電極配線１５に接続し、他方の端子の端面全面を第２の電極配線１６に接続する。それぞれの電極配線（１５、１６）との接続は導電性接合材５０を介して行う。
導電性接合材５０としては、はんだ材料などが一般的であるが、導電性の接着剤などでも構わない。また導電性接合材５０は、それぞれの電極配線（１５、１６）との接続に同じ導電性接合材５０を用いてもよいし、接続する電極配線（１５、１６）によって種類を変えてもよい。例えば一方に抵抗体を含む導電性接合材５０を使用することによりＲＣスナバ回路の様な回路を形成してもよい。
積層セラミックキャパシタ１１は、第１の基板１３上に取り付けられるパワーモジュールのスイッチング素子２０の近傍に設けられ、スイッチング素子２０と第１の電極配線１５を共有する。即ちスイッチング素子２０の下面の電極２１と積層セラミックキャパシタ１１の下端の接続端子１２とが第１の電極配線１５を介して電気的に接続される。このようにスイッチング素子２０と第１の電極配線１５を共有することにより、積層セラミックキャパシタ１１はスイッチング素子２０の近傍に設置することが可能である。
スイッチング素子２０を第１の基板１３に取り付ける際、下面の電極２１と第１の電極配線１５とが電気的に接続するように導電性接合材５０を使用するが、積層セラミックキャパシタ１１の下端側を接合する導電性接合材５０と、下面の電極２１を接合する導電性接合材５０とは互いに接触しても、又、部分的に融合しても構わない。
スイッチング素子２０の上面の電極２２は、導電性のスペーサ３０を介して第２の基板１４上の電極配線に接続される。上面の電極２２と導電性のスペーサ３０との間、導電性のスペーサ３０と第２の基板１４上の電極配線との間も導電性接合材５０により接合される。
積層セラミックキャパシタ１１がＣスナバ回路として使用される場合は、直列接続したスイッチング素子２０に対して並列に接続するため、上面の電極２２が接続する第２の基板１４上の電極配線は、積層セラミックキャパシタ１１の上端が接続される第２の電極配線１６とは異なり、直列に接続する他のスイッチング素子２０に接続するための電極配線である。このような構成のパワーモジュール構造については図４を参照して後述する。
一方、積層セラミックキャパシタ１１が例えば前述のように抵抗体を介して第２の電極配線１６と接続される場合は、上面の電極２２が接続する第２の基板１４上の電極配線は、第２の電極配線１６であってもよい。
導電性のスペーサ３０は、スイッチング素子２０の上面の電極２２と第２の基板１４上の電極配線とを電気的に接続するのみではなく、スイッチング素子２０で発生する熱を第２の基板１４に伝導する伝熱体の役割も果たす。このため、スペーサ３０としては比抵抗が小さく熱伝導性に優れた銅又は銅合金などが望ましい。スイッチング素子２０で発生する熱は第１の基板１３と第２の基板１４に伝導されるため、図１に示すような構造とすることにより、半導体装置内部スナバ回路接続構造１０を有するパワーモジュール構造は、第１の基板１３の下面、第２の基板１４の上面を放熱面とする両面放熱型のパワーモジュールとして使用することが可能となる。
本発明による半導体装置内部スナバ回路接続構造１０は、積層セラミックキャパシタ１１を直立させて実装するという構造的な特徴から、対向する２枚の基板（第１の基板１３、第２の基板１４）間の間隔は、積層セラミックキャパシタ１１の長さにより決定される。このため導電性のスペーサ３０は、スイッチング素子２０の上面の電極２２との間の間隔に整合するような長さで形成される。
積層セラミックキャパシタ１１は、ノイズ低減に最も効率的な容量を有するように個別に調整された容量であることが望ましいが、取り付ける回路の特性に合わせて製作するのは容易ではない。本発明の実施形態による半導体装置内部スナバ回路接続構造１０は、図２、３を参照して後述するように複数の積層セラミックキャパシタ１１を並列接続したり直立接続したりすることも容易にできる。そこで積層セラミックキャパシタ１１としては市場に流通している安価なチップ部品の１種であるチップキャパシタを使用することが可能である。
通常、チップ部品は一つの実装基板上に離隔して設けられた２つの電極に、チップ部品の両端の端子をそれぞれはんだで接続して使用される。実装基板は基材と配線材料の組み合わせ構造であり、又様々な電子部品が実装されるため、回路が動作すると発熱に伴い反りが発生しやすく、実装基板に反りが発生すると両端の端子をはんだで固定されたチップ部品のはんだ接合部を中心に曲げ応力が発生し、クラックの発生などの不具合が発生するおそれがある。
しかし、本発明による半導体装置内部スナバ回路接続構造１０においては、積層セラミックキャパシタ１１は一つの実装基板には一方の端子しか接続されないため、基板の反りが発生しても上記のような曲げ応力による不具合は発生しにくい。図１には示さないが、スイッチング素子２０を保護する目的で、第１の基板１３と第２の基板１４との間の空間にはモールド樹脂が充填される。そこでモールド樹脂の硬化収縮の影響で、積層セラミックキャパシタ１１の接続端子１２の接合部には、常温では第１、第２のそれぞれの基板（１３、１４）から押し付けられるような圧縮応力が加わる。またスイッチング動作に伴う高電流により半導体装置内部スナバ回路接続構造１０が高温になったとしても、接合部には積層セラミックキャパシタ１１とモールド樹脂との熱膨張係数差に伴う引張り応力が発生し得るものの、大きな曲げ応力が加わることはない。このため本発明による半導体装置内部スナバ回路接続構造１０は安定した接続状態が得られ、高い接続信頼性を有する。
第１、第２の基板（１３、１４）はパワーモジュールの発熱量が大きいため高耐熱性が要求される。通常配線基板には樹脂製の基板が多く使用されるが、パワーモジュール用としては樹脂基板であったとしても高耐熱性の樹脂が望ましい。特に車載用途では高信頼性も要求され、実施形態では第１、第２の基板（１３、１４）はセラミック製の基板を使用する。セラミックとしてはアルミナセラミックや窒化ケイ素などの種類があるが、特に材料の種類を限定する必要はない。
第１、第２の基板（１３、１４）の上に形成される電極配線（１５、１６など）は、熱伝導性に優れ、比抵抗の小さい銅配線であることが望ましいが、必要な電気特性が充たせれば他の材料であっても構わない。
図２は、本発明の実施形態による積層セラミックキャパシタの並列接続を含む半導体装置内部スナバ回路接続構造を概略的に示す図である。
図２を参照すると、基本的な構成は図１の半導体装置内部スナバ回路接続構造１０とほとんど変わらず、スイッチング素子２０と積層セラミックキャパシタ１１との接続のための電極配線（１５、１６など）も変わらないが、積層セラミックキャパシタ１１が複数であり、複数の積層セラミックキャパシタ１１が並列接続されている点で図１の半導体装置内部スナバ回路接続構造１０と相違する。図１と共通する構造に関しては説明が重複するので省略し、図１と相違する並列接続に関して以下に説明する。
本発明の一実施形態による半導体装置内部スナバ回路接続構造１０は、積層セラミックキャパシタ１１として安価なチップ部品であるチップキャパシタを使用する。市場で大量に流通するチップ部品は、外径サイズが規格化されており、決められたサイズの中で容量の異なるチップ部品がシリーズ化されているのが一般的である。所望の容量のチップキャパシタが予め用意された容量の系列に無い場合、予め用意された容量のチップキャパシタを組み合わせて所望の容量に近い値の容量を実現することも可能である。
図２は、積層セラミックキャパシタ１１を２個並列に接続した構成を示す。２個の積層セラミックキャパシタ１１は同じ容量でも異なる容量でも構わないが、外径サイズのうち少なくとの長さの同じものを使用する。
前述のように、対向する２枚の基板（第１の基板１３、第２の基板１４）間の間隔は、積層セラミックキャパシタ１１の長さにより決定される。そこで長さの異なる積層セラミックキャパシタ１１を並列に接続しようとすると、対向する２枚の基板（第１の基板１３、第２の基板１４）間の間隔は、長い方の積層セラミックキャパシタ１１の長さで制約され、短いい方の積層セラミックキャパシタ１１の接続にはスペーサなどの長さ調整用の部品が別途必要となってしまうからである。
２個の積層セラミックキャパシタ１１を並列に接続する場合でも、実装に必要な面積は最低限積層セラミックキャパシタ１１の端部面積２個分で済むため、非常にコンパクトに実装することができ、パワーモジュールが必要以上に大きくなるのを防止することができる。２個の積層セラミックキャパシタ１１の実装に使用する導電性接合材５０は、２個の積層セラミックキャパシタ１１に共通に用意すればよく、例えば１箇所のはんだペーストやはんだ箔の上に２個の積層セラミックキャパシタ１１を直立させた状態でリフロー炉を流すことにより２個を同時に取り付けることができる。
図２では２個の積層セラミックキャパシタ１１を並列に接続する場合を示すが、並列に接続する数は２個には限らず、３個以上の積層セラミックキャパシタ１１を組み合わせてもよい。また複数の積層セラミックキャパシタ１１の配列は、図２のように積層セラミックキャパシタ１１同士が対向するように配置してもよいし、平面視でスイッチング素子２０の外周辺に沿うように並べて配置してもよい。いずれの場合でも電極配線に接続される積層セラミックキャパシタ１１の接続端子１２は端面全面で接続されることについては図１の実施形態と変わらない。
図３は、本発明の実施形態による積層セラミックキャパシタの直列接続を含む半導体装置内部スナバ回路接続構造を概略的に示す図である。
図３を参照すると、図２の並列接続を含む半導体装置内部スナバ回路接続構造１０にさらに並列接続された積層セラミックキャパシタ１１が直列に接続された構造を有する。
図３で、スイッチング素子２０とスイッチング素子２０側に示す並列接続の積層セラミックキャパシタ１１については図１、２を参照して既に説明したので、説明は省略する。
新たに直列に接続した２個の積層セラミックキャパシタ１１は、互いに並列に接続され、上端側の接続端子１２はいずれも第２の基板１４の第２の電極配線１６に接続され、下端側の接続端子１２はいずれも第１の基板１３の第１の電極配線１５とは異なる電極配線に接続される。このとき直列に接続する２個の積層セラミックキャパシタ１１は上端側の接続端子１２、下端側の接続端子１２のいずれも導電性接合材５０を介して第１又は第２の基板（１３又は１４）に接続され、接続が接続端子１２の端面全面であることについては図１、２の実施形態と変わらない。
下端側の接続端子１２が接続される第１の基板１３の第１の電極配線１５とは異なる電極配線は、図３中のスイッチング素子２０と直列に接続される他のスイッチング素子２０（図示されない）と接続され、直列接続されたスイッチング素子２０と、２並列の積層セラミックキャパシタ１１同士が直列接続されたスナバ回路が並列接続するように構成される。
図４は、本発明の実施形態による半導体装置内部スナバ回路接続構造を用いたパワーモジュール構造を概略的に示す図である。
図４（ａ）は、本発明の実施形態による半導体装置内部スナバ回路接続構造１０を用いたパワーモジュール構造１の第２の基板１４を底面、即ち積層セラミックキャパシタ１１側から見た図であり、図４（ｃ）は、パワーモジュール構造１の第１の基板１３を平面、即ち積層セラミックキャパシタ１１側から見た図であり、図４（ｂ）は、パワーモジュール構造１のＸ−Ｘ’線に沿う断面を正面側から見た図であり、図４（ｄ）は、パワーモジュール構造１の外観を示す斜視図である。
図４（ａ）〜（ｃ）を参照すると、本発明の実施形態による半導体装置内部スナバ回路接続構造１０を用いたパワーモジュール構造１は、一面に第１の電極配線１５を備える第１の基板１３と、第１の基板１３に対向し第１の電極配線１５と対向する面に第２の電極配線１６を備える第２の基板１４と、第１の基板１３上に取り付けられる少なくとも一つのスイッチング素子２０（Ａ）と、少なくとも一つのスイッチング素子２０（Ａ）の上面の電極端子２２と第２の基板１４との間に挿入され、上面の電極端子２２と、第２の基板１４上の他の電極配線１８との間を電気的に接続するスペーサ３０と、長手方向の両端に接続端子１２を備え、一端の接続端子１２の端面全面を第１の電極配線１５と接続し、他端の接続端子１２の端面全面を第２の電極配線１６と接続するように直立して設けられる積層セラミックキャパシタ１１とを有する。
図４に示すパワーモジュール構造１は、インバータ回路を構成するパワーモジュール構造１であり、第１の基板１３上で第１の電極配線１５に接続されるスイッチング素子２０（Ａ）の他に、スイッチング素子２０（Ａ）と直列接続されるスイッチング素子２０（Ｂ）と、第１の基板１３上の電極配線と、第２の基板１４上の電極配線とを電気的に接続する２つの導電性のビアスペーサ３１をさらに有する。導電性のビアスペーサ３１は柱状の導電体であり、例えば円柱状に形成した金属材料であるが、並置される積層セラミックキャパシタ１１の長さ方向の熱膨張係数と近い熱膨張係数を有する導電体であることが望ましい。
図４（ａ）、（ｃ）の電極配線パターン上に示す破線の矩形パターンはスイッチング素子２０（Ａ）、２０（Ｂ）又は積層セラミックキャパシタ１１の設置される位置を示し、破線の円形パターンはビアスペーサ３１の設置される位置を示す。
スイッチング素子２０（Ａ）、２０（Ｂ）の接続関係を順にみていくと、下面の電極端子２１が第１の基板１３の第１の電極配線１５に接続されたスイッチング素子２０（Ａ）の上面の電極端子２２は、スペーサ３０を介して第２の基板１４の第４の電極配線１８に接続され、第４の電極配線１８は第１のビアスペーサ３１を介して第１の基板１３の第３の電極配線１７に接続される。第３の電極配線１７上にはスイッチング素子２０（Ｂ）の下面の電極端子２１が接続されて実装される。スイッチング素子２０（Ｂ）の上面の電極端子２２はスペーサ３０を介して第２の基板１４の第２の電極配線１６に接続され、さらに第２のビアスペーサ３１を介して第１の基板１３の第５の電極配線１９に接続される。
第１の電極配線１５、第５の電極配線１９及び第３の電極配線１７には外部の回路と接続するためのリードフレーム４０のＰ、Ｎ、ＡＣの各外部端子が取り付けられる。
このように２つのスイッチング素子２０（Ａ）、２０（Ｂ）は外部端子ＰとＮとの間で直列に接続され、外部端子ＡＣは２つのスイッチング素子２０（Ａ）、２０（Ｂ）間の電極配線１７に接続される端子となっている。外部端子ＰとＮとの間に外部から直列電圧が印加され、２つのスイッチング素子２０（Ａ）、２０（Ｂ）が外部から入力される制御信号に従いスイッチングを行うことによりＡＣ端子から交流電流が出力される。制御信号は第１の基板１３に取り付けられる制御信号端子４１から入力される。
スイッチング素子２０（Ａ）、２０（Ｂ）の種類としてはＩＧＢＴやＭＯＳＦＥＴなどが挙げられるが、ＩＧＢＴの場合、制御信号端子４１はそれぞれのスイッチング素子２０（Ａ）、２０（Ｂ）のゲートとエミッタに個別に入力するよう２本ずつが設けられる。制御信号端子４１とスイッチング素子２０（Ａ）、２０（Ｂ）との間は図示しない接続手段により電気的に接続される。一実施形態ではスイッチング素子２０（Ａ）、２０（Ｂ）のそれぞれの上面の電極端子２２の他に、それぞれの上面に個別に設けられたゲート及びエミッタ接続用の端子と、それぞれの接続用の端子が対応する制御信号端子４１とを図示しないワイヤによりワイヤボンディングすることで接続が行われる。
積層セラミックキャパシタ１１は、少なくとも一つのスイッチング素子２０（Ａ）の近傍に設けられ、一端の接続端子１２とスイッチング素子２０（Ａ）の下面の電極端子２１とは第１の電極配線１５を介して接続される。積層セラミックキャパシタ１１の他端の接続端子１２は第２の基板１４の第２の電極配線１６に接続される。第２の電極配線１６は上記の様に第２のビアスペーサ３１を介して第１の基板１３の第５の電極配線１９に接続され外部端子Ｎと接続されている。このように積層セラミックキャパシタ１１は、外部端子ＰとＮとの間で直列に接続される２つのスイッチング素子２０（Ａ）、２０（Ｂ）に対して並列に挿入される形で設置され、スナバ回路を構成するキャパシタとなっている。
図４では図１に示すような単一の積層セラミックキャパシタ１１を有する半導体装置内部スナバ回路接続構造１０を備えるパワーモジュール構造１を示すが、積層セラミックキャパシタ１１は図２や３に示すように並列接続や直列接続するように構成された複数を備える半導体装置内部スナバ回路接続構造１０としてもよい。
また、前述したように接合材に抵抗体を含み積層セラミックキャパシタ１１との直列接続となるように構成する場合は、ＲＣスナバ回路として図４と同じように接続してもよいし、個別のＲＣスナバ回路として、２つのスイッチング素子２０（Ａ）、２０（Ｂ）に対してそれぞれ個別に、即ちスイッチング素子２０（Ｂ）の近傍にも接合材に抵抗体を含む積層セラミックキャパシタ１１との直列接続の組み合わせ構造を追加し、第１の基板１３上の電極配線のみならず、第２の基板１４上の電極配線もスイッチング素子２０（Ａ）又は２０（Ｂ）と共用し、個別のＲＣスナバ回路がスイッチング素子２０（Ａ）又は２０（Ｂ）のそれぞれと並列接続するように構成してもよい。
図４（ａ）〜（ｃ）に示すパワーモジュール構造１は最終的には図４（ｄ）に示すように第１の基板１３と第２の基板１４との間及びその周辺をモールド樹脂６０で覆って保護し、リードフレーム４０と制御信号端子４１とが突出する両面冷却型のパワーモジュール構造１に形成される。両面冷却型のパワーモジュール構造１の上面及び下面には第１の基板１３の下面と、第２の基板１４の上面に形成され外部の放熱フィンなどの冷却手段と接触して放熱するための放熱用金属パターン７０が露出する。
図５は、図４のパワーモジュール構造に対応する電気回路を概略的に示す図である。
図５を参照すると、図４のパワーモジュール構造１の２つのスイッチング素子２０（Ａ）、２０（Ｂ）が直列に接続され、スイッチング素子２０（Ａ）側の一端は外部端子Ｐに接続され、スイッチング素子２０（Ｂ）側の他端は外部端子Ｎに接続される。またスイッチング素子２０（Ａ）とスイッチング素子２０（Ｂ）との間の接続点は外部端子ＡＣに接続されている。
外部端子Ｐは外部にあるバッテリー等の直流電源の電源端子ＨＶに接続され、外部端子Ｎは同じく直流電源の接地端子ＧＮＤに接続される。またパワーモジュール構造１と並列に直流電源の電源端子ＨＶと接地端子ＧＮＤを繋ぐ平滑コンデンサＣＤＣが接続される。
２つのスイッチング素子２０（Ａ）、２０（Ｂ）のゲート、エミッタ間に外部から制御信号を入力することで２つのスイッチング素子２０（Ａ）、２０（Ｂ）は外部端子ＡＣからの出力を制御するスイッチング動作を行う。スイッチング動作に伴い出力電流が急激に変化するとインダクタンスの影響により電源電圧の変動が生じる。平滑コンデンサＣＤＣはこの変動を抑えるために設置されるが、通常図５のようにパワーモジュール構造１の外部に設置されるため、平滑コンデンサＣＤＣからパワーモジュール構造１のスイッチング素子２０（Ａ）、２０（Ｂ）に至る配線経路のインダクタンスＬＴＲＡＣＥが影響して平滑コンデンサＣＤＣの効果が十分に発揮できない。
これに対し本発明の実施形態による半導体装置内部スナバ回路接続構造１０は、積層セラミックキャパシタ１１がスイッチング素子２０（Ａ）、２０（Ｂ）の近傍に設けられているため積層セラミックキャパシタ１１からスイッチング素子２０（Ａ）、２０（Ｂ）に至る配線経路のインダクタンスＬＳＮＢが十分小さくできるため積層セラミックキャパシタ１１の効果が得られやすく、電源変動を引き起こすノイズを充分に低減することが可能となる。
このように本発明の実施形態による半導体装置内部スナバ回路接続構造１０は、スイッチング素子２０のすぐ近傍に積層セラミックキャパシタ１１を直立させて設置させることでノイズ低減効果が大きく、低コストでありながら高い接続信頼性を有し、小型化が可能な両面冷却型のパワーモジュール構造１を提供することができる接続構造となっている。
以上、本発明の実施形態について図面を参照しながら詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更することが可能である。
１ パワーモジュール構造
１０ 半導体装置内部スナバ回路接続構造
１１ 積層セラミックキャパシタ
１２ 接続端子
１３ 第１の基板
１４ 第２の基板
１５ 第１の電極配線
１６ 第２の電極配線
１７ 第３の電極配線
１８ 第４の電極配線
１９ 第５の電極配線
２０、２０（Ａ）、２０（Ｂ） スイッチング素子
２１、２２ 電極端子
３０ スペーサ
３１ ビアスペーサ
４０ リードフレーム
４１ 制御信号端子
５０ 導電性接合材
６０ モールド樹脂
７０ 放熱用金属パターン

Claims (4)

  1. パワーモジュールに使用する半導体装置内部スナバ回路接続構造であって、
    少なくとも一面に第１の電極配線を備える第１の基板と、
    前記第１の基板と対向し、少なくとも前記第１の電極配線に対向する面に第２の電極配線を備える第２の基板と、
    長手方向の両端に接続端子を備え、一端の接続端子の端面全面を前記第１の電極配線と接続し他端の接続端子の端面全面を前記第２の電極配線と接続するように直立して設けられる積層セラミックキャパシタとを有し、
    前記積層セラミックキャパシタは、前記第１の基板上に取り付けられるパワーモジュールのスイッチング素子近傍に設けられ、少なくとも前記一端の接続端子と前記スイッチング素子の１つの電極端子とが前記第１の電極配線を介して接続されることを特徴とする半導体装置内部スナバ回路接続構造。
  2. 前記積層セラミックキャパシタは、複数が直立して設けられ、前記第１の電極配線と前記第２の電極配線との間で並列接続するように構成されることを特徴とする請求項１に記載の半導体装置内部スナバ回路接続構造。
  3. 前記積層セラミックキャパシタは、単体又は複数が並列接続された構造体が直列接続するように前記第１の基板と前記第２の基板との間に複数が直立して設けられることを特徴とする請求項１又は２に記載の半導体装置内部スナバ回路接続構造。
  4. 少なくとも一面に第１の電極配線を備える第１の基板と、
    前記第１の基板と対向し、少なくとも前記第１の電極配線に対向する面に少なくとも第２の電極配線を備える第２の基板と、
    前記第１の基板上に取り付けられる少なくとも一つのスイッチング素子と、
    前記少なくとも一つのスイッチング素子の上面の電極端子と前記第２の基板との間に挿入され、前記上面の電極端子と、前記第２の基板上の第２の電極配線又は前記第２の基板上の他の電極配線との間を電気的に接続するスペーサと、
    長手方向の両端に接続端子を備え、一端の接続端子の端面全面を前記第１の電極配線と接続し他端の接続端子の端面全面を前記第２の電極配線と接続するように直立して設けられる積層セラミックキャパシタとを有し、
    前記積層セラミックキャパシタは、前記少なくとも一つのスイッチング素子近傍に設けられ、少なくとも前記一端の接続端子と前記スイッチング素子の下面の電極端子とが前記第１の電極配線を介して接続されるスナバ回路を構成するキャパシタであることを特徴とするパワーモジュール構造
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