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JP2021145084A - 半導体装置 - Google Patents

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JP2021145084A
JP2021145084A JP2020043946A JP2020043946A JP2021145084A JP 2021145084 A JP2021145084 A JP 2021145084A JP 2020043946 A JP2020043946 A JP 2020043946A JP 2020043946 A JP2020043946 A JP 2020043946A JP 2021145084 A JP2021145084 A JP 2021145084A
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JP
Japan
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bonding wire
power supply
pads
bonding
pad
Prior art date
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Pending
Application number
JP2020043946A
Other languages
English (en)
Inventor
努 佐野
Tsutomu Sano
努 佐野
一哉 丸山
Kazuya Maruyama
一哉 丸山
悟 高久
Satoru Takaku
悟 高久
信人 鈴谷
Nobuhito Suzutani
信人 鈴谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
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Priority to TW109145245A priority patent/TWI825373B/zh
Priority to CN202110020961.9A priority patent/CN113394200A/zh
Priority to US17/184,511 priority patent/US11756918B2/en
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Abstract

【課題】本発明の実施形態は、電気特性が向上した半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１端子、第２端子、及び複数の第３端子が設けられ基板と、複数の第１パッド、複数の第２パッド、及び複数の第３パッドを有する１以上の半導体メモリチップと、第１端子と複数の第１パッドを電気的に接続する第１ボンディングワイヤと、第２端子と複数の第２パッドを電気的に接続する第２ボンディングワイヤと、複数の第３端子と複数の第３パッドを電気的に接続する複数の第３ボンディングワイヤと、複数の第３ボンディングワイヤのうち少なくとも１つを跨ぎ、複数の第１パッド上で第１ボンディングワイヤと接続する第４ボンディングワイヤ、又は／及び、複数の第３ボンディングワイヤのうち少なくとも１つを跨ぎ、複数の第２パッド上で第２ボンディングワイヤと接続する第５ボンディングワイヤと、を有する。【選択図】 図１

Description

本発明の実施形態は、半導体装置に関する。
従来のＮＡＮＤフラッシュメモリチップを積層した半導体装置（パッケージ）において、電気特性面を考慮すると信号と電源の配線を併走させることでインダクタンスを低減し、動作を安定させる手法がある。動作をより安定化させるために接地配線を含む電源の配線を増やす等して電源を強化している。
特開２００５−８５８２９号公報
本発明の実施形態は、電気特性が向上した半導体装置を提供する。
実施形態の半導体装置は、
第１端子、第２端子、及び複数の第３端子が設けられた基板と、複数の第１パッド、複数の第２パッド、及び複数の第３パッドを有する１以上の半導体メモリチップと、第１端子と複数の第１パッドを電気的に接続する第１ボンディングワイヤと、第２端子と複数の第２パッドを電気的に接続する第２ボンディングワイヤと、複数の第３端子と複数の第３パッドを電気的に接続する複数の第３ボンディングワイヤと、複数の第３ボンディングワイヤのうち少なくとも１つを跨ぎ、複数の第１パッド上で第１ボンディングワイヤと接続する第４ボンディングワイヤ、又は／及び、複数の第３ボンディングワイヤのうち少なくとも１つを跨ぎ、複数の第２パッド上で第２ボンディングワイヤと接続する第５ボンディングワイヤと、を有する。
実施形態に係る半導体装置の模式的断面図。 実施形態に係る半導体装置の斜視概念図 実施形態に係る半導体装置の配線概念図。 実施形態に係る半導体装置の配線形態を示す概念図。 実施形態に係る半導体装置の配線形態を示す概念図。 実施形態に係る半導体装置の配線概念図。 実施形態に係る半導体装置の配線概念図。 実施形態に係る半導体装置の配線概念図。 実施形態に係る半導体装置の配線概念図。
以下、実施の形態について、図面を参照して説明する。
本明細書では、いくつかの要素に複数の表現の例を付している。なおこれら表現の例はあくまで例示であり、上記要素が他の表現で表現されることを否定するものではない。また、複数の表現が付されていない要素についても、別の表現で表現されてもよい。
また、図面は模式的なものであり、厚みと平面寸法との関係や各層の厚みの比率などは現実のものと異なることがある。また、図面相互間において互いの寸法の関係や比率が異なる部分が含まれることもある。また、図面において、一部の符号を省略している。
（第１実施形態）
第１実施形態は、半導体装置に関する。図１に半導体装置１００の模式的断面図を示す。図２に半導体装置１００の要部の拡大斜視概念図を示す。実施形態の半導体装置１００は、より具体的には、ＮＡＮＤフラッシュメモリチップ等を搭載した半導体パッケージである。なお、Ｘ方向、Ｙ方向及びＺ方向は、互いに交差し、互いに直交することが好ましい。
半導体装置１００は、記憶装置の一例である。半導体装置１００は、基板１、半導体メモリチップ２（２Ａ，２Ｂ，２Ｃ，２Ｄ，２Ｅ）、第１ボンディングワイヤ９（９Ａ，９Ｂ，９Ｃ）、第２ボンディングワイヤ１０（１０Ａ，１０Ｂ，１０Ｃ）、第３ボンディングワイヤ１１（１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ，１１Ｅ）、第４ボンディングワイヤ１２（１２Ａ，１２Ｂ，１２Ｃ）、第５ボンディングワイヤ１３（１３Ａ，１３Ｂ）、コントローラチップ２１、封止材２２及び半田ボール２３を有する。
基板１は、半導体メモリチップ２の支持基板である。基板１はより具体的には、多層の配線基板である。基板１の第１面側に半導体メモリチップ２が設けられている。基板１の第１面と対向する第２面側は、半導体装置１００の外部と接続するための半田ボール２３などの半球状の電極が設けられている。
基板１は、ボンディングワイヤを介して半導体メモリチップ２と電気的に接続している。基板１には、半導体メモリチップ２と接続する「第１端子」としての電源パッド６（６Ａ，６Ｂ，６Ｃ）、「第２端子」としての電源パッド７（７Ａ，７Ｂ，７Ｃ）及び「第３端子」としての信号用パッド８（８Ａ，８Ｂ，８Ｃ，８Ｄ，８Ｅ）が設けられている。電源パッド６、電源パッド７及び信号用パッド８はＸ方向に並んでいる。図示は省略しているが、基板１上には、半導体メモリチップ２等と電気的に接続するパッドがさらに設けられていることが好ましい。電源パッド６は、第１基準電位を有する。電源パッド７は、第２基準電位を有する。
１以上の半導体メモリチップ２は、基板１上に設けられている。半導体メモリチップ２は、データの読み書きをする半導体チップである。不揮発性メモリチップとしては、ＮＡＮＤメモリチップ、相変化メモリチップ、抵抗変化メモリチップ、強誘電体メモリチップ、磁気メモリチップ等を用いることができる。揮発性メモリチップとしては、ＤＲＡＭ（Dynamic Random Access Memory）等を用いることができる。半導体メモリチップ２は、２以上含まれる場合、個体差を除き同一回路であり同一構造の半導体チップであることが好ましい。また、本実施形態においては、半導体メモリチップ２として不揮発性メモリチップ、揮発性メモリチップを用いることが出来る。
図１に示すように、半導体メモリチップ２が２以上含まれる場合は、半導体メモリチップ２は、Ｙ方向にずれながらＺ方向に積層していることが好ましい。半導体メモリチップ２が複数含まれる場合、例えば、図１等に示すように、基板１側から半導体メモリチップ２Ａ、半導体メモリチップ２Ｂ、半導体メモリチップ２Ｃ、半導体メモリチップ２Ｄ及び半導体メモリチップ２Ｅの順に積層している。
半導体メモリチップ２の間又は半導体メモリチップ２と基板１の間には、図示しない接着性の樹脂フィルムで固定されていることが好ましい。
半導体メモリチップ２Ａは、複数の「第１パッド」としての第１電源パッド３（３Ａ，３Ｂ，３Ｃ）、複数の「第２パッド」としての第２電源パッド４（４Ａ，４Ｂ，４Ｃ）、複数の「第３パッド」としての信号用パッド５（５Ａ，５Ｂ，５Ｃ，５Ｄ，５Ｅ）を有する。第１電源パッド３、第２電源パッド４及び信号用パッド５はＸ方向に並んでいる。半導体メモリチップ２には、第１電源パッド３、第２電源パッド４及び信号用パッド５以外にもパッドを有するがその説明及び図示は省略する。半導体メモリチップ２Ｂ，２Ｃ，２Ｄ，２Ｅについて、Ｚ方向から見て半導体チップ２Ａの第１電源パッド（３Ａ，３Ｂ，３Ｃ）とＸ方向において略同一となる位置にそれぞれ、第１電源パッド３（３Ａ，３Ｂ，３Ｃ）を有している。
半導体メモリチップ２Ｂ，２Ｃ，２Ｄ，２Ｅについて、Ｚ方向から見て半導体チップ２Ａの第２電源パッド４（４Ａ，４Ｂ，４Ｃ）とＸ方向において略同一となる位置にそれぞれ、第２電源パッド４（４Ａ，４Ｂ，４Ｃ）を有している。半導体メモリチップ２Ｂ，２Ｃ，２Ｄ，２Ｅについて、Ｚ方向から見て半導体チップ２Ａの信号用パッド５（５Ａ，５Ｂ，５Ｃ，５Ｄ，５Ｅ）とＸ方向において略同一となる位置にそれぞれ信号用パッド５（５Ａ，５Ｂ，５Ｃ，５Ｄ，５Ｅ）を有している。
第１電源パッド３、第２電源パッド４を介して半導体メモリチップ２に電圧が印加される。第１電源パッド３に印加される第１基準電位は、負電位、接地電位又は正電位のいずれかである。第２電源パッド４に印加される第２基準電位は、負電位、接地電位又は正電位のいずれかである。第１電源パッド３は、半導体メモリチップ２の接地配線又は半導体メモリチップ２の種々の回路を駆動する電源配線と接続することが好ましい。また、第２電源パッド４は、第１電源パッド３が接地配線に接続されるなら電源配線に接続し、第１電源パッド３が電源配線に接続されるなら接地配線に接続されることが好ましい。電源配線に加わる電圧はたとえば、Ｖｃｃ、ＶｃｃＱ、Ｖｐｐの３種類の電源電圧がある。電源電圧Ｖｃｃは、動作電源として一般的に外部から与えられる回路電源電圧であり、例えば３．３Ｖ程度の電圧が入力される。電源電圧ＶｃｃＱは、例えば１．２Ｖの電圧が入力される。電源電圧ＶｃｃＱは、半導体メモリチップ２の信号を送受信する際に用いられる。電源電圧Ｖｐｐは、電源電圧Ｖｃｃよりも高圧の電源電圧であり、例えば１２Ｖの電圧が入力される。接地配線に加わる電圧Ｖｓｓは接地電位であり例えば０Ｖである。また、信号用パッド５は、半導体メモリチップ２の信号のＩ／Ｏ用配線と接続することが好ましい。
複数の信号用パッド５は、第１電源パッド３同士の間、第２電源パッド４同士の間、第１電源パッド３と第２電源パッド４と、の間のいずれかの位置に設けられている。信号用パッド５を挟む様に電源パッドを配置することで、半導体装置１００の動作速度を向上させることができる。信号用パッド５は２つ連続して並ぶように配置されていてもよいが、半導体装置１００の動作の特性を考慮して、信号用パッド５に隣接するパッドの少なくとも１つのパッド、より具体的には信号用パッド５の左右のいずれか１つ又は両方のパッドは第１電源パッドまたは第２電源パッドであることが好ましい。
第１ボンディングワイヤ９（９Ａ，９Ｂ，９Ｃ）は、基板１側から複数の第１電源パッド３の各パッドに向かって平行に並んで延び、基板１と複数の第１電源パッド３を電気的に接続する様に複数設けられている。第１ボンディングワイヤ９は、Ｚ方向から見てＹ方向に延びている。図２では、基板１上の電源パッド６Ａと半導体メモリチップ２Ａの第１電源パッド３Ａが第１ボンディングワイヤ９Ａを介して接続している。電源パッド６Ｂと第１電源パッド３Ｂが第１ボンディングワイヤ９Ｂを介して接続している。電源パッド６Ｃと第１電源パッド３Ｃが第１ボンディングワイヤ９Ｃを介して接続している。
図１の半導体装置１００では、第１ボンディングワイヤ９Ａは、５層に積層した半導体メモリチップ２（２Ａ〜２Ｅ）の第１電源パッド３Ａと基板１上の電源パッド６Ａを接続している。また、第１ボンディングワイヤ９Ｂは、５層に積層した半導体メモリチップ２（２Ａ〜２Ｅ）の第１電源パッド３Ｂと基板１上の電源パッド６Ｂを接続している。また、第１ボンディングワイヤ９Ｃは、５層に積層した半導体メモリチップ２（２Ａ〜２Ｅ）の第１電源パッド３Ｃと基板１上の電源パッド６Ｃを接続している。
第２ボンディングワイヤ１０（１０Ａ〜１０Ｃ）は、基板１側から複数の第２電源パッド４の各パッドに向かって平行に並んで延び、基板１と複数の第２電源パッド４を電気的に接続する様に複数設けられている。第２ボンディングワイヤ１０は、Ｚ方向から見てＹ方向に延びている。図１では、基板１上の電源パッド７Ａと半導体メモリチップ２Ａの第２電源パッド４Ａが第２ボンディングワイヤ１０Ａを介して接続している。電源パッド７Ｂと第２電源パッド４Ｂが第２ボンディングワイヤ１０Ｂを介して接続している。電源パッド７Ｃと第２電源パッド４Ｃが第２ボンディングワイヤ１０Ｃを介して接続している。
図１の半導体装置１００では、第２ボンディングワイヤ１０Ａは、５層に積層した半導体メモリチップ２（２Ａ〜２Ｅ）の第２電源パッド４Ａと基板１上の電源パッド７Ａを接続している。また、第２ボンディングワイヤ１０Ｂは、５層に積層した半導体メモリチップ２（２Ａ〜２Ｅ）の第２電源パッド４Ｂと基板１上の電源パッド７Ｂを接続している。また、第２ボンディングワイヤ１０Ｃは、５層に積層した半導体メモリチップ２（２Ａ〜２Ｅ）の第２電源パッド４Ｃと基板１上の電源パッド７Ｃを接続している。
第３ボンディングワイヤ１１（１１Ａ〜１１Ｅ）は、基板１側から複数の信号用パッド５の各パッドに向かって平行に並んで延び、基板１と複数の信号用パッド５を電気的に接続する様に複数設けられている。第３ボンディングワイヤ１１は、Ｚ方向から見てＹ方向に延びている。図１では、基板１上の信号用パッド８Ａと半導体メモリチップ２Ａの信号用パッド５Ａが第３ボンディングワイヤ１１Ａを介して接続している。信号用パッド８Ｂと信号用パッド５Ｂが第３ボンディングワイヤ１１Ｂを介して接続している。信号用パッド８Ｃと信号用パッド５Ｃが第３ボンディングワイヤ１１Ｃを介して接続している。信号用パッド８Ｄと信号用パッド５Ｄが第３ボンディングワイヤ１１Ｄを介して接続している。信号用パッド８Ｅと信号用パッド５Ｅが第３ボンディングワイヤ１１Ｅを介して接続している。
電源パッド６は第１基準電位である。電源パッド７は第２基準電位である。電源パッド６の第１基準電位が第１電源パッド３に第１ボンディングワイヤ９を介して転送される。電源パッド７の第２基準電位が第２電源パッド４に第２ボンディングワイヤ１０を介して転送される。
図１の半導体装置１００では、第３ボンディングワイヤ１１Ａは、５層に積層した半導体メモリチップ２（２Ａ〜２Ｅ）の信号用パッド５Ａと基板１上の電源パッド８Ａを接続している。第３ボンディングワイヤ１１Ｂは、５層に積層した半導体メモリチップ２（２Ａ〜２Ｅ）の信号用パッド５Ｂと基板１上の電源パッド８Ｂを接続している。第３ボンディングワイヤ１１Ｃは、５層に積層した半導体メモリチップ２（２Ａ〜２Ｅ）の信号用パッド５Ｃと基板１上の電源パッド８Ｃを接続している。第３ボンディングワイヤ１１Ｄは、５層に積層した半導体メモリチップ２（２Ａ〜２Ｅ）の信号用パッド５Ｄと基板１上の電源パッド８Ｄを接続している。第３ボンディングワイヤ１１Ｅは、５層に積層した半導体メモリチップ２（２Ａ〜２Ｅ）の信号用パッド５Ｅと基板１上の電源パッド８Ｅを接続している。
接続形態は図１の形態に限定されず、基板と任意の半導体メモリチップ２の間に再配線層を設け、再配線層上のパッドと半導体メモリチップ２の第１電源パッド３（３Ａ〜３Ｃ）が第１ボンディングワイヤ９（９Ａ〜９Ｃ）を介して接続している形態なども実施形態に含まれる。
平行に並んだボンディングワイヤの延在する角度の差は、隣接するボンディングワイヤと短絡しない程度、例えば、±３°以内のずれがあっても構わない。
配線長が長くなると、電源インダクタンスを増加させてしまう。半導体メモリチップ２を複数積層させた場合において、配線長がより長くなり、電源インピーダンスのＱ値が上昇し応答性悪化の原因となる。そこで、第１ボンディングワイヤ９、第２ボンディングワイヤ１０及び第３ボンディングワイヤ１１は、バンプを用いずに各パッドと接続していることが好ましい。バンプが無い配線を採用することで、配線長を短くすることができる。
上記観点から第１ボンディングワイヤ９は、接続する複数の第１電源パッド３上で途切れないワイヤであることが好ましい。同観点から、第２ボンディングワイヤ１０は、接続する複数の第２電源パッド４上で途切れないワイヤであることが好ましい。同観点から、第３ボンディングワイヤ１１は、接続する複数の信号用パッド５上で途切れないワイヤであることが好ましい。当該構造は、ボール状に溶融させたボンディングワイヤの第１端をパッドと接合させるボールボンディングではなく、ワイヤをパッド電極に圧着させることによって、ワイヤの第１端を溶融させることなくパッドに接合させるウェッジボンディングによって実現される。ウェッジボンディングでチェーン状の途切れないワイヤを形成すると、パッドとの接合部分が平面形状になる。平面形状の部分には、さらにウェッジボンディングまたはボールボンディングでワイヤを接続することができるため、後述する第４ボンディングワイヤ１２（１２Ａ，１２Ｂ，１２Ｃ）と第５ボンディングワイヤ１３（１３Ａ，１３Ｂ）を形成する観点から、第１ボンディングワイヤ９及び第２ボンディングワイヤ１０は、ウェッジボンディングで形成されたボンディングワイヤであることが好ましい。第４ボンディングワイヤ１２と第５ボンディングワイヤ１３とはウェッジボンディングで形成されたボンディングワイヤであることが好ましい。
ボール（バンプ）が無い配線を採用することで、第１ボンディングワイヤ９と第１電源パッド３は直接的に接続し、第２ボンディングワイヤ１０と第２電源パッド４は直接的に接続し、第３ボンディングワイヤ１１と信号用パッド５は直接的に接続している。ボンディングワイヤとパッドの間にボールが介在しないことで、配線長を短くすることができる。
第４ボンディングワイヤ１２Ａは、半導体チップ２Ａの第１電源パッド３Ａと第１電源パッド３Ｂと第１電源パッド３Ｃとの間を接続する。第４ボンディングワイヤ１２Ｂは、半導体チップ２Ｃの第１電源パッド３Ａと第１電源パッド３Ｂと第１電源パッド３Ｃとの間を接続する。第４ボンディングワイヤ１２Ｃは、半導体チップ２Ｅの第１電源パッド３Ａと第１電源パッド３Ｂと第１電源パッド３Ｃとの間を接続する。第４ボンディングワイヤ１２は、第２ボンディングワイヤ１０と第３ボンディングワイヤ１１を跨ぎ、第１電源パッド３上で第１ボンディングワイヤ９と接続して第１基準電位のインダクタンスを下げることができる。
第５ボンディングワイヤ１３Ａは、半導体チップ２Ｂの第２電源パッド４Ａと第２電源パッド４Ｂと第２電源パッド４Ｃとの間を接続する。第５ボンディングワイヤ１３Ｂは、半導体チップ２Ｄの第２電源パッド４Ａと第２電源パッド４Ｂと第２電源パッド４Ｃとの間を接続する。第５ボンディングワイヤ１３は、第１ボンディングワイヤ９と第３ボンディングワイヤ１１を跨ぎ、第２電源パッド４上で第２ボンディングワイヤ１０と接続して第２基準電位のインダクタンスを下げることができる。
第４ボンディングワイヤ１２及び第５ボンディングワイヤ１３は、Ｚ方向から見て、Ｘ方向に延びる配線である。半導体メモリチップ２内の第１基準電位及び第２基準電位回路の配線よりもボンディングワイヤの配線が太いため、第４ボンディングワイヤ１２及び第５ボンディングワイヤ１３によって、インダクタンスを下げることが電源のＱ値を下げる観点から好ましい。
図３に半導体装置の配線形態を示す概念図を示す。第１ボンディングワイヤ９、第２ボンディングワイヤ１０及び第３ボンディングワイヤ１１は、重なるパッドと電気的又は直接的に接続している。第４ボンディングワイヤ１２及び第５ボンディングワイヤ１３の接続は、黒丸の部分において重なるボンディングワイヤと電気的又は直接的に接続している。第４ボンディングワイヤ１２の配線で、黒丸のない部分は、第２ボンディングワイヤ１０及び第３ボンディングワイヤ１１を跨いでいる。第５ボンディングワイヤ１２の配線で、黒丸のない部分は、第１ボンディングワイヤ９及び第３ボンディングワイヤ１１を跨いでいる。
半導体装置１００の配線形態の一例を、基板１に対して垂直で第１ボンディングワイヤ９が延びる方向に平行な断面の概念図として図４に示す。第１から第５の全てのボンディングワイヤをウェッジボンディングで形成される。半導体メモリチップ２上の第１電源パッド３上に形成された第１ボンディングワイヤ９の第１電源パッド３との接続部において略平坦な平坦面（第１上面）があり、その平坦面上に第４ボンディングワイヤ１２が形成されていて、第１ボンディングワイヤ９と第４ボンディングワイヤ１２が第１上面において接続する。また、半導体メモリチップ２上の第２電源パッド４上に形成された第２ボンディングワイヤ１０の第２電源パッド４との接続部において略平坦な平坦面（第２上面）があり、その平坦面上に第５ボンディングワイヤ１３が形成されていて、第２ボンディングワイヤ１０と第５ボンディングワイヤ１３が第２上面において接続する。
基板１に対して垂直で第１ボンディングワイヤ９が延びる方向に垂直な断面の概念図として図５に示す。図５に示すように、半導体メモリチップ２上の第１電源パッド３上に形成された第１ボンディングワイヤ９上の平坦面と接合するように第４ボンディングワイヤ１２が設けられている。
配線長を短くする観点から第４ボンディングワイヤ１２と第１電源パッド３で第１ボンディングワイヤを挟んでいる、つまり、第１ボンディングワイヤ９は、第１電源パッド３と第４ボンディングワイヤ１２の間に位置していることが好ましい。第１電源パッド３を大きくして、第１電源パッド３上の異なる位置で第１ボンディングワイヤ９と第４ボンディングワイヤ１２と接続すると、第１電源パッド３上での第１ボンディングワイヤ９と第４ボンディングワイヤ１２の距離の分だけ配線長が長くなってしまう。配線長を短くする観点から、第４ボンディングワイヤ１２は、第１ボンディングワイヤ９上にバンプを用いずに接続していることが好ましい。バンプを用いない配線を採用することで、第１ボンディングワイヤ９は、第４ボンディングワイヤ１２と直接的に接続する。第１ボンディングワイヤ９が第４ボンディングワイヤ１２と直接的に接続することで、第４ボンディングワイヤ１２を介した配線長を短くすることができる。
第４ボンディングワイヤ１２は、第１ボンディングワイヤ９と交差すると３以上の第１ボンディングワイヤ９を１本の第４ボンディングワイヤ１２で接続することができる。例えば、第４ボンディングワイヤ１２Ａは、３本の第１ボンディングワイヤ９と接続しているため、第１電源パッド３Ｂ上で第４ボンディングワイヤ１２は、第１ボンディングワイヤ９Ｂと第４ボンディングワイヤ１２Ａが交差する。第４ボンディングワイヤ１２を長さを変えることで１本の第４ボンディングワイヤ１２で配線構造を複雑化させずに多くの第１ボンディングワイヤ９を接続することが可能になり、そして、効率的に電源のＱ値を下げることができる。
第４ボンディングワイヤ１２と第５ボンディングワイヤ１３はいずれか一方のみを用いることができるが、より好ましくは、第４ボンディングワイヤ１２と第５ボンディングワイヤ１３の両方を用いることが好ましい。第３ボンディングワイヤ１１は、信号用配線であるため、第３ボンディングワイヤ１１をバイパスするボンディングワイヤは形成しない。
配線長を短くする観点から第５ボンディングワイヤ１３と第２電源パッド４で第２ボンディングワイヤを挟んでいる、つまり、第２ボンディングワイヤ１０は、第２電源パッド４と第５ボンディングワイヤ１３の間に位置していることが好ましい。第２電源パッド４を大きくして、第２電源パッド４上の異なる位置で第２ボンディングワイヤ１０と第５ボンディングワイヤ１３と接続すると、第２電源パッド４上での第２ボンディングワイヤ１０と第５ボンディングワイヤ１３の距離の分だけ配線長が長くなってしまう。配線長を短くする観点から、第５ボンディングワイヤ１３は、第２ボンディングワイヤ１０上にバンプを用いずに接続していることが好ましい。バンプを用いない配線を採用することで、第１ボンディングワイヤ９は、第４ボンディングワイヤ１２と直接的に接続する。第１ボンディングワイヤ９が第４ボンディングワイヤ１２と直接的に接続することで、第４ボンディングワイヤ１２を介した配線長を短くすることができる。
第５ボンディングワイヤ１３は、第２ボンディングワイヤ１０と交差すると３以上の第２ボンディングワイヤ１０を１本の第５ボンディングワイヤ１３で接続することができる。例えば、第５ボンディングワイヤ１３Ａは、３本の第２ボンディングワイヤ１０と接続しているため、第２電源パッド４Ｂ上で第５ボンディングワイヤ１３は、第２ボンディングワイヤ１０Ｂと第５ボンディングワイヤ１３Ａが交差する。第５ボンディングワイヤ１３の長さを変えることで１本の第５ボンディングワイヤ１３で配線構造を複雑化させずに多くの第２ボンディングワイヤ１０を接続することが可能になり、そして、効率的に電源のＱ値を下げることができる。
第４ボンディングワイヤ１２と第５ボンディングワイヤ１３はいずれか一方のみを用いることができるが、より好ましくは、第４ボンディングワイヤ１２と第５ボンディングワイヤ１３の両方を用いることが好ましい。
コントローラチップ２２は、半導体メモリチップ２の読み書き及び消去などを制御する半導体チップである。
封止材２２は、半導体メモリチップ２、第１〜第５ボンディングワイヤ９〜１３及びコントローラチップ２１を封止している。封止材２２は、例えば、モールド樹脂である。
半田ボール２３は、半導体装置１００の外部と電気的に接続する端子である。
一カ所でも第４ボンディングワイヤ１２又は第５ボンディングワイヤ１３を用いることで、電源のＱ値を低減することができ、電源の強化を図ることができる。複数箇所に第４ボンディングワイヤ１２又は第５ボンディングワイヤ１３を用いることで、電源のＱ値を更に低減することができ、電源の強化を図ることができる。
半導体メモリチップ２が多段になると配線が長くなっている上段側でインピーダンスが上昇し易いため、半導体メモリチップ２の上段側に第４ボンディングワイヤ１２又は／及び第５ボンディングワイヤ１３を設けることが好ましい。複数ある半導体メモリチップ２のすべての半導体メモリチップ２において、第４ボンディングワイヤ１２又は／及び第５ボンディングワイヤ１３を設けることがより好ましい。
（第２実施形態）
第２実施形態は、半導体装置に関する。第２実施形態は、第１実施形態の半導体装置１００の変形例である。図６に第２実施形態の半導体装置の配線形態を示す概念図を示す。第２実施形態では、第４ボンディングワイヤ１２が異なる半導体メモリチップ２の第１電源パッド３に接続していることが第１実施形態の半導体装置１００と異なる。第１実施形態と第２実施形態で共通する内容については、その説明を省略する。
第２実施形態では、第４ボンディングワイヤ１２Ａが半導体チップ２Ｂの第１電源パッド３Ａと、半導体チップ２Ａの電源パッド３Ｂと、半導体チップ２Ａの電源パッド３Ｃとを接続している。言い換えれば、異なる半導体チップ２の間をＸ方向に沿って接続している。このようにすることで、第４ボンディングワイヤ１２及び第５ボンディングワイヤ１３の配線のレイアウトの自由度を上げることができる。
第５ボンディングワイヤ１３も第４ボンディングワイヤ１２と同様に異なる半導体メモリチップ２の間で第２電源パッド４をＸ方向に沿って接続することができる。
（第３実施形態）
第３実施形態は、半導体装置に関する。第３実施形態は、第１実施形態の半導体装置１００の変形例である。図７に第３実施形態の半導体装置の配線形態を示す概念図を示す。第３実施形態では、第４ボンディングワイヤ１２Ｃが基板１上の電源パッド１４に接続し、第５ボンディングワイヤ１３Ｂが基板１上の電源パッド１５に接続していることが第１実施形態の半導体装置１００と異なる。第１実施形態と第３実施形態で共通する内容については、その説明を省略する。
第４ボンディングワイヤ１２Ｃと第５ボンディングワイヤ１３Ｂが基準電位の電源と接続することで、電位をより安定化することができる。電源パッド１４は、第１基準電位を有し、電源パッド１５は、第２基準電位を有する。例えば、電源パッド１４、１５の直下又は直下近傍に第１基準電位又は第２基準電位の電源と接続する半田ボール２３が設けられていると、電源配線の配線長をより短くすることができ、電源のＱ値を下げる観点からより好ましい構成になる。
（第４実施形態）
第４実施形態は、半導体装置に関する。第４実施形態は、第１実施形態の半導体装置１００の変形例である。図８に第４実施形態の半導体装置の配線形態を示す概念図を示す。第４実施形態では、半導体メモリチップ２が１層で、第４ボンディングワイヤ１２と第５ボンディングワイヤ１３が併走していることが第１実施形態の半導体装置１００と異なる。第１実施形態と第４実施形態で共通する内容については、その説明を省略する。
１つの半導体メモリチップ２において、第４ボンディングワイヤ１２と第５ボンディングワイヤ１３を併走させることも可能である。本構成を採用することで、第４ボンディングワイヤ１２と第５ボンディングワイヤ１３を高密度に配線することができ、電源のＱ値の低減に寄与する。第４実施形態においては、配線長を短くすることのできるウェッジボンディングを採用することがより好ましい。
複数の半導体メモリチップ２を有する半導体装置においても第４ボンディングワイヤ１２と第５ボンディングワイヤ１３の併走させることができる。
（第５実施形態）
第５実施形態は、半導体装置に関する。第５実施形態は、第３実施形態の半導体装置１００の変形例である。図９に第５実施形態の半導体装置の配線形態を示す概念図を示す。第５実施形態では、基板１上の信号用のパッド８の間の電源パッドを省略している。第３実施形態と第５実施形態で共通する内容については、その説明を省略する。
基板１上の信号用のパッド８の隣の電源のパッドを省略することで、リターンパスを無くすことができる。リターンパスが存在すると相互にインダクタンスが大きくなるため、第５実施形態の構成を採用することで電源をより強化することができる。さらに、基板１上の信号用のパッド８の周りの配線を減らし、配線の自由度が高くなる点でも第５実施形態の構成の半導体装置は好ましい。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１００…半導体装置、１…基板、２…半導体メモリチップ、３…第１電源パッド、４…第２電源パッド、５…信号用電源パッド、６…電源パッド、７…電源パッド、８…信号用パッド、９…第１ボンディングワイヤ、１０…第２ボンディングワイヤ、１１…第３ボンディングワイヤ、１２…第４ボンディングワイヤ、１３…第５ボンディングワイヤ、１４…電源パッド、１５…電源パッド、２１…コントローラチップ、２２…封止材、２３…半田ボール

Claims (8)

  1. 第１端子、第２端子、及び複数の第３端子が設けられた基板と、
    複数の第１パッド、複数の第２パッド、及び複数の第３パッドを有する１以上の半導体メモリチップと、
    前記第１端子と前記複数の第１パッドを電気的に接続する第１ボンディングワイヤと、
    前記第２端子と前記複数の第２パッドを電気的に接続する第２ボンディングワイヤと、
    前記複数の第３端子と前記複数の第３パッドを電気的に接続する複数の第３ボンディングワイヤと、
    前記複数の第３ボンディングワイヤのうち少なくとも１つを跨ぎ、前記複数の第１パッド上で前記第１ボンディングワイヤと接続する第４ボンディングワイヤ、又は／及び、前記複数の第３ボンディングワイヤのうち少なくとも１つを跨ぎ、前記複数の第２パッド上で前記第２ボンディングワイヤと接続する第５ボンディングワイヤと、
    を有する半導体装置。
  2. 前記第１端子は複数設けられ、
    前記第２端子は複数設けられ、
    前記第１ボンディングワイヤは複数設けられ、
    前記第２ボンディングワイヤは複数設けられる請求項１に記載の半導体装置。
  3. 前記複数の第１ボンディングワイヤは、前記複数の第１パッドと前記第４ボンディングワイヤの間に位置し、
    前記複数の第２ボンディングワイヤは、前記複数の第２パッドと前記第５ボンディングワイヤの間に位置する請求項２に記載の半導体装置。
  4. 前記複数の第１ボンディングワイヤと前記複数の第１パッドは直接的に接続し、
    前記複数の第２ボンディングワイヤと前記複数の第２パッドは直接的に接続し、
    前記複数の第３ボンディングワイヤと前記複数の第３パッドは直接的に接続し、
    前記複数の第１ボンディングワイヤと前記第４ボンディングワイヤは直接的に接続し、
    前記複数の第２ボンディングワイヤと前記第５ボンディングワイヤは直接的に接続する請求項２または３に記載の半導体装置。
  5. 前記複数の第１ボンディングワイヤは、接続する前記複数の第１パッド上で途切れないワイヤであり、
    前記複数の第２ボンディングワイヤは、接続する前記複数の第１パッド上で途切れないワイヤであり、
    前記複数の第３ボンディングワイヤは、接続する前記複数の第３パッド上で途切れないワイヤであり、
    前記第４ボンディングワイヤは、接続する前記複数の第１ボンディングワイヤ上で途切れないワイヤであり、
    前記第５ボンディングワイヤは、接続する前記複数の第２ボンディングワイヤ上で途切れないワイヤである請求項２乃至４のいずれか１項に記載の半導体装置。
  6. 前記複数の第１パッドは、前記半導体メモリチップの接地配線と接続し、
    前記複数の第２パッドは、前記半導体メモリチップの電源配線と接続する請求項２乃至５のいずれか１項に記載の半導体装置。
  7. 前記半導体メモリチップは、２以上含まれて積層し、
    前記複数の第１ボンディングワイヤ、前記複数の第２ボンディングワイヤ及び前記複数の第３ボンディングワイヤは、前記２以上に積層した半導体メモリチップを電気的に接続する請求項２乃至６のいずれか１項に記載の半導体装置。
  8. 前記第１ボンディングワイヤは前記第１パッドとの接続部において略平坦な第１上面を有し、前記第４ボンディングワイヤとは前記第１上面において接続する、又は／及び、前記第２ボンディングワイヤは前記第２パッドとの接続部において略平坦な第２上面を有し、前記第５ボンディングワイヤとは前記第１上面において接続する請求項１乃至７のいずれか１項に記載の半導体装置。
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