JP2021036483A - メモリチップ及びメモリチップの制御方法 - Google Patents

Abstract

【課題】本開示は、ディスターブ不良を検出することができるメモリチップ及びメモリチップの制御方法を提供することを目的とする。
【解決手段】メモリチップは、低抵抗状態及び高抵抗状態に可逆的に遷移可能な抵抗変化素子、及び非線形な電流電圧特性を有し前記抵抗変化素子に直列に接続されたスイッチング素子を有するメモリセルと、前記抵抗変化素子を低抵抗状態に遷移させる場合に前記メモリセルに印加する第１電圧、前記抵抗変化素子の抵抗状態を検出する場合に前記メモリセルに印加する第２電圧、及び前記第１電圧の半分以上かつ前記第２電圧よりも低い特定電圧を生成する電圧生成部と、前記メモリセルを制御する制御部とを備えている。
【選択図】図３

Description

本開示は、メモリチップ及びメモリチップの制御方法に関する。

近年、不揮発性を備えつつ、ＤＲＡＭを超える記憶容量及びＤＲＡＭに匹敵する高速性を備えるメモリとして、ＲｅＲＡＭ（Resistive RAM）が注目されている。ＲｅＲＡＭは、電圧の印加によって変化するセルの抵抗値の状態により情報を記録する。とりわけ、Ｘｐ−ＲｅＲＡＭ（クロスポイントＲｅＲＡＭ）は、ワードラインとビットラインとの交差部に、記憶素子として機能する抵抗変化素子（Variable Resistor：ＶＲ）と双方向ダイオード特性を有する選択素子（SelectorElement:ＳＥ）とが直列に接続されたセル構造を有する。

このようなメモリを有する半導体記憶装置には、動作時に様々な不良やエラーが発生することが知られている。半導体記憶装置において、動作の信頼性を確保する上で、このような不良やエラーに対処することは極めて重要である。特許文献１には、メモリセルにショート不良が生じた場合においても、不良のメモリセルにおけるリーク電流を低減して誤書き込み／誤読み出し等を防止することができる半導体記憶装置が開示されている。

Ｘｐ−ＲｅＲＡＭでは、ランダムエラー（ソフトエラー）及び固定不良（ハードエラー）が発生することが確認されている。ランダムエラーは、製造ばらつき、電圧や温度等の環境のばらつき、ノイズや宇宙線等の影響により、一定の確率でデータの書き込みに失敗したり、誤ったデータが読み出されたりする一過性のエラーである。したがって、データの書き込み失敗に対してはデータの再書き込みを行い、データの読み出し誤りに対してはデータの再読出しを行うことにより、当該エラーは解消し得る。

一方、固定不良は、経年劣化や摩耗故障又は確率的故障により、メモリセルの状態が１（高レベル状態）又は０（低レベル状態）にスタック若しくは張り付き、又はメモリセルの状態が不安定となり、データの書き込み失敗やデータの読み出し誤りが生じるエラーである。固定不良は、ランダムエラーと異なり、再度のアクセスや再起動を行っても復旧しない恒久的な故障である。

特開２０１０−２０８１１号公報

Ｘｐ−ＲｅＲＡＭにおける固定不良には、選択素子の閾値電圧の低下に起因するディスターブ不良がある。ディスターブ不良は、ディスターブ不良が生じているメモリセルと同一のワードライン上又はビットライン上に設けられてメモリセルのデータの読み書きに不具合を発生する可能性を有している。しかしながら、メモリセルにデータを書き込んだり、当該メモリセルからデータを読み出したりしても、当該メモリセルにディスターブ不良が発生しているか否かを判別することが困難であるという問題がある。

本開示の目的は、ディスターブ不良を検出することができるメモリチップ及びメモリチップの制御方法を提供することにある。

本開示の一態様によるメモリチップは、低抵抗状態及び高抵抗状態に可逆的に遷移可能な抵抗変化素子、及び非線形な電流電圧特性を有し前記抵抗変化素子に直列に接続されたスイッチング素子を有するメモリセルと、前記抵抗変化素子を低抵抗状態に遷移させる場合に前記メモリセルに印加する第１電圧、前記抵抗変化素子の抵抗状態を検出する場合に前記メモリセルに印加する第２電圧、及び前記第１電圧の半分以上かつ前記第２電圧よりも低い特定電圧を生成する電圧生成部と、前記メモリセルを制御する制御部とを備える。

また、本開示の一態様によるメモリチップの制御方法は、低抵抗状態及び高抵抗状態に可逆的に遷移可能な抵抗変化素子、及び非線形な電流電圧特性を有し前記抵抗変化素子に直列に接続されたスイッチング素子を有するメモリセルへのデータの書込みを指示する情報を含む書込コマンド及び該メモリセルに書込まれる書込データが外部から入力された場合、前記メモリセルを制御する制御部は、前記抵抗変化素子を低抵抗状態に遷移させる場合に前記メモリセルに印加する第１電圧を該メモリセルに印加する第１電圧印加処理を実行し、前記第１電圧を印加した後に、前記第１電圧の半分以上かつ前記抵抗変化素子の抵抗状態を検出する場合に前記メモリセルに印加する第２電圧よりも低い特定電圧を該メモリセルに印加する特定電圧印加処理を実行し、前記特定電圧を印加した後に、前記抵抗変化素子を高抵抗状態に遷移させる場合に前記メモリセルに印加する第３電圧を該メモリセルに印加する第３電圧印加処理を実行する。

本開示の一実施形態におけるメモリシステムの概略構成の一例を示すブロック図である。 本開示の一実施形態における半導体記憶装置のハードウェア構成の一例を示す図である。 本開示の一実施形態によるメモリチップの概略構成の一例を示す図である。 本開示の一実施形態によるメモリチップに備えられたメモリバンクの概略構成の一例を示すブロック図である。 本開示の一実施形態によるメモリチップに備えられたメモリタイルの概略構成の一例を示す図である。 本開示の一実施形態によるメモリチップに設けられた周辺部の概略構成一例を示すブロック図である。 本開示の一実施形態によるメモリチップの周辺部に設けられた電圧生成部の概略構成一例を示すブロック図である。 本開示の一実施形態によるメモリチップの電圧生成部に設けられた正側電圧生成部の一部分（正側書込電圧用レギュレータ）の回路構成の一例を示す図である。 本開示の一実施形態によるメモリチップの電圧生成部に設けられた正側電圧生成部の一部分（正側読出電圧用レギュレータ）の回路構成の一例を示す図である。 本開示の一実施形態によるメモリチップの電圧生成部に設けられた負側電圧生成部の一部分（負側書込電圧用レギュレータ）の回路構成の一例を示す図である。 本開示の一実施形態によるメモリチップの電圧生成部に設けられた負側電圧生成部の一部分（正側読出電圧用レギュレータ）の回路構成の一例を示す図である。 本開示の一実施形態によるメモリチップのメモリタイルに設けられたセルアレイ回路の概略構成一例を示すブロック図である。 本開示の一実施形態によるメモリチップに備えられたメモリセルに対するデータの読み書きを説明するための図である。 本開示の一実施形態によるメモリチップに備えられたメモリセルの電圧電流特性の一例を示す図である。 本開示の一実施形態によるメモリチップに備えられた下側メモリセルからのデータの読出しを説明するための図である。 本開示の一実施形態によるメモリチップに備えられた上側メモリセルからのデータの読出しを説明するための図である。 本開示の一実施形態によるメモリチップに備えられた下側メモリセルへのデータの書込み（セット動作）を説明するための図である。 本開示の一実施形態によるメモリチップに備えられた下側メモリセルへのデータの書込み（リセット動作）を説明するための図である。 本開示の一実施形態によるメモリチップに備えられた上側メモリセルへのデータの書込み（セット動作）を説明するための図である。 本開示の一実施形態によるメモリチップに備えられた上側メモリセルへのデータの書込み（リセット動作）を説明するための図である。 本開示の一実施形態によるメモリチップに備えられたメモリセルへの通常の書込動作処理を説明するための図である。 本開示の一実施形態によるメモリチップに備えられたメモリセルのディスターブ不良検出付き書込動作処理を説明するための図である。 本開示の一実施形態によるメモリチップに備えられたメモリセルへの通常の書込動作処理のフローチャートの一例を示す図である。 本開示の一実施形態によるメモリチップに備えられたメモリセルへの通常の書込動作処理における事前読出処理のフローチャートの一例を示す図である。 本開示の一実施形態によるメモリチップに備えられたメモリセルへの通常の書込動作処理におけるセット動作処理のフローチャートの一例を示す図である。 本開示の一実施形態によるメモリチップに備えられたメモリセルへの通常の書込動作処理におけるリセット動作処理のフローチャートの一例を示す図である。 本開示の一実施形態によるメモリチップに備えられたメモリセルへの通常の書込動作処理における検証動作処理のフローチャートの一例を示す図である。 本開示の一実施形態によるメモリチップに備えられたメモリセルへのディスターブ不良検出付き書込動作処理のフローチャートの一例を示す図である。 本開示の一実施形態によるメモリチップに備えられたメモリセルへのディスターブ不良検出付き書込動作処理におけるディスターブ不良検出動作処理のフローチャートの一例を示す図である。

以下、本開示を実施するための形態（実施形態）について、図面を参照して詳細に説明する。以下の説明は本開示の一具体例であって、本開示は以下の態様に限定されるものではない。

本開示の実施形態によるメモリチップ及びメモリチップの制御方法について図１から図３０を用いて説明する。まず、本実施形態によるメモリチップ及びメモリチップを有する半導体記憶装置並びに半導体記憶装置を有するメモリシステムの概略構成について図１から図１２を用いて説明する。

図１に示すように、本実施形態によるメモリチップ（図１では不図示）を有する情報処理システム１は、半導体記憶装置２と、ホストコンピュータ３とを備えている。ホストコンピュータ３は、情報処理システム１における各処理を指示または実行するように構成されている。ホストコンピュータ３は、半導体記憶装置２に設けられたメモリインターフェース１４に接続されている。

半導体記憶装置２は、メモリインターフェース１４を介してホストコンピュータ３に接続されたメモリコントローラ１１と、メモリコントローラ１１に接続された複数（本実施形態では例えば１０個）のメモリパッケージ２１を有するメモリデバイス１２と、メモリコントローラ１１に接続された例えば１個のワークメモリ１３とを備えている。

メモリコントローラ１１は、半導体記憶装置２の動作を統括的に制御する構成要素である。メモリコントローラ１１は例えば、ＤＤＲ４（Ｄｏｕｂｌｅ−Ｄａｔａ−Ｒａｔｅ４）を基準としたカスタムインターフェース（以下、「ＤＤＲ４カスタムＩＦ」と略記する）と、ＤＤＲ４ ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）インターフェース（以下、「ＤＤＲ４ ＤＲＡＭ ＩＦ」と略記する）とを有している。メモリコントローラ１１は、ＤＤＲ４カスタムＩＦによって複数のメモリパッケージ２１と接続される。したがって、メモリコントローラ１１は、例えば２０チェンネルのＤＤＲ４カスタムＩＦを有している。メモリコントローラ１１は、ＤＤＲ４ ＤＲＡＭ ＩＦによってワークメモリ１３と接続される。したがって、メモリコントローラ１１は、例えば１チェンネルのＤＤＲ４ ＤＲＡＭ ＩＦを有している。

メモリデバイス１２に設けられたメモリパッケージ２１はそれぞれ、複数（例えば８個）のメモリチップ（図１では不図示）を有している。メモリチップはメモリダイとも呼ばれる。８個のメモリチップは、メモリパッケージ２１の内部で例えば積層（スタック）されている。８個のメモリチップは、隣接して配置されるメモリチップ同士で入出力部を覆わないようにずらして積層されている。メモリパッケージ２１は、２系統のインターフェースチャネルを有している。メモリパッケージ２１の内部に設けられた８個のメモリチップのうちの４個は、当該２系統のインターフェースチャネルのうちの一方に接続され、残余の４個は、当該２系統のインターフェースチャネルのうちの他方に接続されている。

メモリチップはそれぞれ、８ギガバイト（ＧＢｙｔｅ（以下、「ＧＢ」と略記する））の記憶容量を有している。このため、１個のメモリパッケージ２１はそれぞれ、６４ＧＢ（＝８ＧＢ×８個）の記憶容量を有している。メモリデバイス１２は、例えば１０個のメモリパッケージ２１を有しているので、６４０ＧＢ（＝６４ＧＢ×１０個）の記憶容量を有している。メモリデバイス１２は、１０個のメモリパッケージ２１のうちの例えば８個のメモリパッケージ２１にデータを記憶し、残余の２個のメモリパッケージ２１に不良メモリセルの情報などを記憶するように構成されている。このため、メモリデバイス１２は、データの有効記憶容量は５１２ＧＢ（＝６４ＧＢ×８個）となる。メモリチップの詳細な構成については後述する。

ワークメモリＷＮは、例えばＤＲＡＭで構成されている。ワークメモリ１３は、アドレス変換テーブルとしての論理−物理変換テーブルなどの管理情報を記憶している。ワークメモリ１３は、記憶している管理情報を高速参照するために用いられる。ワークメモリ１３に記憶される論理−物理変換テーブル（以下、「論物変換テーブル」と称する）は、ホストコンピュータ３から受信されるアクセスコマンドが示す論理空間アドレスをメモリチップ上の物理空間アドレスに変換するためのマッピング情報を格納したテーブルである。論物変換テーブルは、メモリコントローラ１１の制御の下、更新され、管理される。

図２に示すように、半導体記憶装置２は、例えば薄板長方形状のプリント回路基板１５を有している。メモリコントローラ１１、複数のメモリパッケージ２１、ワークメモリＷＮは、プリント回路基板１５に実装されている。複数のメモリパッケージ２１のうちの半数（例えば５個）は、プリント回路基板１５の一方の面（例えばメモリコントローラ１１及びワークメモリＷＮが実装された面）に実装され、複数のメモリパッケージ２１のうちの残余の半数は、プリント回路基板１５の他方の面（例えばメモリコントローラ１１及びワークメモリＷＮが実装された面の裏面）に実装されている。メモリインターフェース１４は、プリント回路基板１５の一方の短辺側にプリント回路基板１５から張り出して設けられている。

半導体記憶装置２は、３次元クロスポイント（３ＤＸＰ）構造を有するメモリセル（詳細は後述）を用いて、以下の５つの性能を実現できる。第１の性能は、ＤＲＡＭでは実現困難な１個の半導体記憶装置当たり５１２ＧＢの記憶容量である。第２の性能は、ＤＲＡＭでは実現不可能な不揮発性である。半導体記憶装置２は例えば、３か月の無電源データ保持が可能である。第３の性能は、ＤＲＡＭに匹敵する転送速度である。半導体記憶装置２は例えば、データの読出しが３２ＧＢ／ｓｅｃ、データの書込みが１２．８ＧＢ／ｓｅｃを実現できる。第４の性能は、ＤＲＡＭに匹敵する低レイテンシである。半導体記憶装置２は例えば、３００ｎｓｅｃより短い読出時間を達成できる。第５の性能は、５年間の無制限の書き込みに耐える信頼性である。半導体記憶装置２は例えば、最大転送速度で５年間連続して書込を行うことにより、延べ２ＥＢ（＝２×１０^１８バイト）の書き込みが可能である。

図３に示すように、本実施形態によるメモリチップ３１は、薄板直方体形状を有している。メモリチップ３１は、メモリセル（図３では不図示）に書き込まれる書込データ及びビットアドレス（詳細は後述）が入力されメモリセルから読み出される読出データが出力される周辺インターフェース部５２と、電圧生成部（図３では不図示）を有する周辺回路５１とを有する周辺部４１を備えている。周辺部４１は、メモリチップ３１の一短辺側に配置されている。また、メモリチップ３１は、周辺部４１に並列して設けられた複数（本実施形態では１６個）のメモリバンク４２を備えている。

詳細は後述するが、周辺部４１は、複数のメモリバンク４２のそれぞれに供給する内部電圧源、電流源およびクロックなどを生成する構成要素である。周辺部４１は、周辺インターフェース部５２を通じて、複数のメモリバンク４２のそれぞれにアクセス（データの読み出し及び書込み）ができるように構成されている。周辺部４１は、３２バイトのアクセス単位で複数のメモリバンク４２のそれぞれにアクセスするように構成されている。複数のメモリバンク４２はそれぞれ、４ギガビットのデータを記憶できるように構成されている。

複数のメモリバンク４２は、互いに同じ構成を有している。メモリチップ３１に設けられたメモリバンク４２は、メモリセル（図４では不図示）を制御するマイクロコントローラ（制御部の一例）５３を備えている。図４では、マイクロコントローラは「ｕＣ」と表記されている。マイクロコントローラ５３は、メモリバンク４２内で中央に設けられている。メモリバンク４２は、マイクロコントローラ５３で制御される複数のメモリチップを有するメモリセル配置領域５４を有している。メモリセル配置領域５４は、マイクロコントローラ５３の両側に配置されている。次に、メモリバンク４２の具体的な構成について図３を参照しつつ、図４から図８を用いて説明する。

（メモリバンク）
図４に示すように、メモリバンク４２に設けられたメモリセル配置領域５４は、複数（本実施形態では２５６個）のメモリタイル６１を有している。なお、図４では、理解を容易にするため、メモリセル配置領域５４に設けられた複数のメモリタイル６１のうちの１２個のメモリタイル６１が図示されている。詳細は後述するが、複数のメモリタイル６１は、互いに同数かつ複数のメモリセルを有している。複数のメモリタイル６１はそれぞれ、１６メガビットの記憶容量と、１ビットのアクセス単位とを持つ記憶素子である。マイクロコントローラ５３は、当該マイクロコントローラ５３を有するメモリバンク４２に設けられた全てのメモリタイル６１の動作を所定の手続きに従って制御する回路である。メモリバンク４２は、当該メモリバンク４２に設けられた全てのメモリタイル６１を協調動作させて、メモリタイル６１の個数（本実施形態では２５６ビット、すなわち３２バイト）と同じ数のアクセス単位を実現するようになっている。

（メモリタイル）
図５に示すように、メモリチップ３１に設けられたメモリタイル６１は、互いに並列して設けられた複数のビットライン（第１ラインの一例）ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３を備えている。また、メモリタイル６１は、互いに並列して設けられて複数のビットラインＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３に交差して配置された複数の上側ワードライン（第２ラインの一例）ＵＷＬ０，ＵＷＬ１，ＵＷＬ２，ＵＷＬ３及び下側ワードライン（第２ラインの一例）ＬＷＬ０，ＬＷＬ１，ＬＷＬ２，ＬＷＬ３を備えている。複数のワードラインの一部（例えば上側ワードラインＵＷＬ０，ＵＷＬ１，ＵＷＬ２，ＵＷＬ３）は、複数のビットラインＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３を挟んで、残余の複数のワードライン（例えば下側ワードラインＬＷＬ０，ＬＷＬ１，ＬＷＬ２，ＬＷＬ３）と対向して配置されている。図５では、理解を容易にするため、４本のビットラインＢＬ０〜ＢＬ３と、４本の上側ワードラインＵＷＬ０〜ＵＷＬ３と、４本の下側ワードラインＬＷＬ０〜ＬＷＬ３とが図示されている。しかしながら、メモリタイル６１は例えば、４０９６本の上側ワードラインＵＷＬｉ（ｉは、０及び１から４０９５まで自然数）と、４０９６本の下側ワードラインＬＷＬｊ（ｊは、０及び１から４０９５まで自然数）と、２０４８本のビットラインＢＬｋ（ｋは、０及び１から２０４７までの自然数）とを備えている。

メモリタイル６１は、低抵抗状態及び高抵抗状態に可逆的に遷移可能な抵抗変化素子ＶＲ、及び非線形な電流電圧特性を有し抵抗変化素子ＶＲに直列に接続された選択素子（スイッチング素子の一例）ＳＥを有するメモリセルＭＣを備えている。メモリセルＭＣは、複数の上側ワードラインＵＷＬ０〜ＵＷＬ３及び下側ワードラインＬＷＬ０〜ＬＷＬ３と複数のビットラインＢＬとの交差部のそれぞれに配置されている。

より具体的には、メモリタイル６１に備えられた複数のメモリセルＭＣのうちの一部は、複数の上側ワードラインＵＷＬ０〜ＵＷＬ３と、複数のビットラインＢＬ０〜ＢＬ３との交差部との交差部に配置されている。また、メモリタイル６１に備えられた複数のメモリセルＭＣのうちの残余は、複数の下側ワードラインＬＷＬ０〜ＬＷＬ３と、複数のビットラインＢＬ０〜ＢＬ３との交差部との交差部に配置されている。複数の上側ワードラインＵＷＬ０〜ＵＷＬ３と、複数のビットラインＢＬ０〜ＢＬ３との交差部にそれぞれ配置されたメモリセルＭＣ（以下、「上側メモリセルＵＭＣ」と称する）は、複数の上側ワードラインＵＷＬ０〜ＵＷＬ３側に抵抗変化素子ＶＲが配置され、複数のビットラインＢＬ側に選択素子ＳＥが配置されている。複数の下側ワードラインＬＷＬ０〜ＬＷＬ３と、複数のビットラインＢＬ０〜ＢＬ３との交差部にそれぞれ配置されたメモリセルＭＣ（以下、「下側メモリセルＬＭＣ」と称する）は、複数のビットラインＢＬ０〜ＢＬ３側に抵抗変化素子ＶＲが配置され、複数の下側ワードラインＬＷＬ０〜ＬＷＬ３側に選択素子ＳＥが配置されている。以下、メモリセルの説明に当たって、「上側メモリセルＵＭＣ」及び「下側メモリセルＬＭＣ」を区別しない場合には「メモリセルＭＣ」と総称する。

抵抗変化素子ＶＲは、抵抗値の大小により１ビットの情報を記憶するように構成されている。選択素子ＳＥは、非線形特性として、例えば双方向ダイオード特性を有している。これにより、選択素子ＳＥは、メモリセルＭＣに選択電圧が印加された場合に導通し、メモリセルＭＣに選択電圧より低い電圧が印加された場合は非導通となる。抵抗変化素子ＶＲ及び選択素子ＳＥは、直列構造を有している。メモリセルＭＣは、選択素子ＳＥが導通状態であっても抵抗変化素子ＶＲの抵抗値に応じて、メモリセルＭＣに流れる電流の大小及びメモリセルＭＣの端子間電圧の高低が異なる。このため、メモリセルＭＣの当該電流の大小又は当該端子間電圧の高低を検出することによって、メモリセルＭＣが記憶している１ビットの情報を検出できる。

抵抗変化素子ＶＲには、銅イオンを含むＲｅＲＡＭ材料が用いられる。選択素子ＳＥには、ボロン及びカーボンを添加したＯＴＳ（Ｏｖｏｎｉｃ Ｔｈｒｅｓｈｏｌｄ Ｓｗｉｔｃｈ）材料が用いられる。

メモリタイル６１は、１ビットの情報を記憶可能なメモリセルＭＣを１６，７７７，２１６個（＝４０９６×２０４８×２）有しているので、１６メガビットの記憶容量を有する。

複数のメモリセルＭＣ、複数の上側ワードラインＵＷＬ０〜ＵＷＬ３、複数の下側ワードラインＬＷＬ０〜ＬＷＬ３及び複数のビットラインＢＬ０〜ＢＬ３によって、メモリタイル６１に設けられたメモリセルアレイ６１１が構成されている。

図５に示すように、メモリチップ３１に備えられたメモリタイル６１は、複数のメモリセルＭＣの中から選択されたメモリセルＭＣに対するデータの書込処理又は読出処理を実行するタイル回路（セルアレイ回路の一例）６１２を有している。タイル回路６１２は、メモリセルアレイ６１１の下方に設けられている。タイル回路６１２は、複数の下側ワードラインＬＷＬ０〜ＬＷＬ３側に配置されている。

タイル回路６１２は、偶数番目の上側ワードラインＵＷＬ０，ＵＷＬ２及び偶数番目の下側ワードラインＬＷＬ０，ＬＷＬ２に接続された偶数側ワードラインデコーダ６２１を有している。タイル回路６１２は、奇数番目の上側ワードラインＵＷＬ１，ＵＷＬ３及び奇数番目の下側ワードラインＬＷＬ１，ＬＷＬ３に接続された奇数側ワードラインデコーダ６２２を有している。偶数側ワードラインデコーダ６２１は、複数の上側ワードラインＵＷＬ０〜ＵＷＬ３及び複数の下側ワードラインＬＷＬ０〜ＬＷＬ３の一端部の下方に配置されている。奇数側ワードラインデコーダ６２２は、複数の上側ワードラインＵＷＬ０〜ＵＷＬ３及び複数の下側ワードラインＬＷＬ０〜ＬＷＬ３の他端部の下方に配置されている。偶数側ワードラインデコーダ６２１及び奇数側ワードラインデコーダ６２２は、半導体基板上で対向して形成されている。偶数側ワードラインデコーダ６２１及び奇数側ワードラインデコーダ６２２の詳細は後述する。

タイル回路６１２は、偶数番目のビットラインＢＬ０，ＢＬ２に接続された偶数側ビットラインデコーダ６２３と、奇数番目のビットラインＢＬ１，ＢＬ３に接続された奇数側ビットラインデコーダ６２４とを有している。偶数側ビットラインデコーダ６２３は、複数のビットラインＢＬ０〜ＢＬ３の一端部の下方に配置されている。奇数側ビットラインデコーダ６２４は、複数のビットラインＢＬ０〜ＢＬ３の他端部の下方に配置されている。偶数側ビットラインデコーダ６２３及び奇数側ビットラインデコーダ６２４は、半導体基板上で対向して形成されている。偶数側ビットラインデコーダ６２３及び奇数側ビットラインデコーダ６２４の詳細は後述する。

タイル回路６１２は、偶数側ワードラインデコーダ６２１、奇数側ワードラインデコーダ６２２、偶数側ビットラインデコーダ６２３及び奇数側ビットラインデコーダ６２４によって囲まれる領域の半導体基板上に形成された電圧切替部６２５、データラッチ部６２６及びデータ検出部６２７を有している。電圧切替部６２５、データラッチ部６２６及びデータ検出部６２７の詳細は後述する。

メモリチップ３１は、２階建て構造の複数のメモリセルＭＣを備えている。また、メモリチップ３１は、複数のメモリセルＭＣの下方の領域にタイル回路６１２を配置して、複数のメモリセルＭＣとタイル回路６１２とを積層させた構造を有している。このため、メモリチップ３１は、同じ記憶容量を有し且つ同じ最小加工寸法を用いて形成されたＤＲＡＭに対して１／４以下のコストで実現できる。

このように、メモリチップ３１に備えられた複数のメモリバンク４２のそれぞれは、複数の上側ワードラインＵＬＷｉ及び複数の下側ワードラインＬＷＬｊと、複数のビットラインＢＬｋと、複数のメモリセルＭＣと、複数のメモリセルＭＣの中から選択されたメモリセルＭＣに対するデータの書込処理又は読出処理を実行するタイル回路６１２と、マイクロコントローラ５３とをそれぞれ有する複数のメモリバンクを備えている。

（周辺部）
図６に示すように、メモリチップ３１に備えられた周辺部４１は、周辺回路５１と、周辺インターフェース部５２とを有している。周辺インターフェース部５２は、周辺部４１の長辺側の両端部にそれぞれ配置されている。周辺インターフェース部５２は、メモリコントローラ１１（図１参照）に接続されたコントローラ側インターフェース部５２ａ（以下、「コントローラ側インターフェース部」を「コントローラ側ＩＦ部」と略記する）を有している。また、周辺インターフェース部５２は、複数のメモリバンク４２（図３参照）のそれぞれに接続されたバンク側インターフェース部５２ｂ（以下、「バンク側インターフェース部」を「バンク側ＩＦ部」と略記する）を有している。周辺回路５１は、コントローラ側ＩＦ部５２ａとバンク側ＩＦ部５２ｂとの間に配置されている。

コントローラ側ＩＦ部５２ａは、ＤＤＲ４カスタムＩＦに準拠する信号がメモリコントローラ１１から入力されるデータやコマンドなどを周辺回路５１に設けられたメモリアクセス制御部５１１（詳細は後述）に出力したりメモリアクセス制御部５１１から入力されるデータをメモリコントローラ１１に出力したりする信号入出力部５２１を有している。また、コントローラ側ＩＦ部５２ａは、メモリコントローラ１１から入力される所定の電源電圧を周辺回路５１に設けられた電圧生成部５１６（詳細は後述）に出力する電源入力部５２２を有している。信号入出力部５２１には例えば、データの書込みを指示する書込コマンドやデータの読出しを指示する読出コマンドなどのコマンドＣＭＤ、複数のメモリバンク４２のうちの活性化させるメモリバンク４２のバンクアドレスＢＡ、あるいはデータの書込み又はデータの読出しの対象となるメモリセルＭＣの物理アドレスＰＡなどの情報が入力される。また、信号入出力部５２１には例えば、書込データや読出データが入出力される。さらに、信号入出力部５２１には例えば、メモリアクセス制御部５１１（詳細は後述）などの電源となるロジック電圧ＤＶＤＤ＋（例えば１．２Ｖ）が入力される。

電源入力部５２２には、例えば＋３．３Ｖ及び＋６．０Ｖのアナログ電圧ＡＶＤＤ＋と、−４．３Ｖのアナログ電圧ＡＶＤＤ−とが所定の電源として入力される。詳細は後述するが、アナログ電圧ＡＶＤＤ＋から書込電圧や読出電圧などのメモリセルＭＣを制御するための電圧が生成される。

バンク側ＩＦ部５２ｂは、周辺回路５１に設けられたメモリアクセス制御部５１１から入力される信号をメモリバンク４２に出力したり、メモリバンク４２から入力せる信号や読出データをメモリアクセス制御部５１１に出力したりする信号入出力部５２３を有している。また、バンク側ＩＦ部５２ｂは、周辺回路５１に設けられた電圧生成部５１６から入力される各種電圧をメモリバンク４２に設けられたタイル回路６１２（図５参照）に出力するアナログ電圧出力部５２４を有している。さらに、バンク側ＩＦ部５２ｂは、周辺回路５１に設けられた電流源５１７から入力される定電流をタイル回路６１２に出力する電流出力部５２５を有している。

周辺回路５１は、複数のメモリバンク４２を制御するメモリアクセス制御部５１１を有している。メモリアクセス制御部５１１は、信号入出力部５２１に接続されている。これにより、メモリアクセス制御部５１１には、信号入出力部５２１を介してコマンドＣＭＤ、物理アドレスＰＡ、バンクアドレスＢＡ、書込データ、ロジック電圧ＤＶＤＤ＋などが入力される。メモリアクセス制御部５１１は、外部から入力されるバンクアドレスＢＡに基づいて複数のメモリバンク４２のいずれか１つを活性化するようになっている。メモリアクセス制御部５１１は、電圧生成部５１６から出力される各種電圧の電圧レベルを選択するための選択信号ｔ＿ｗ＋＜６：０＞，ｔ＿ｒ＋＜５：０＞，ｔ＿ｄ＋＜５：０＞，ｔ＿ｗ−＜６：０＞，ｔ＿ｒ−＜５：０＞，ｔ＿ｄ−＜５：０＞を電圧生成部５１６に出力するようになっている。

周辺回路５１は、メモリアクセス制御部５１１に接続された書込データレジスタ５１２、読出データレジスタ５１３及びモードレジスタ（記憶部の一例）５１４を有している。書込データレジスタ５１２は、メモリアクセス制御部５１１に制御され、信号入出力部５２１を介して入力される書込データを一時的に記憶する構成要素である。読出データレジスタ５１３は、メモリアクセス制御部５１１に制御され、メモリバンク４２から読み出された読出データを一時的に記憶する構成要素である。モードレジスタ５１４は、メモリアクセス制御部５１１に制御され、マイクロコントローラ５３から入力される情報を記憶するように構成要素である。

メモリアクセス制御部５１１には、ＤＤＲ４カスタムＩＦに準拠した信号形式で種々の情報がメモリコントローラ１１から入力される。メモリアクセス制御部５１１は、メモリコントローラ１１から入力される信号を解析し、メモリバンク４２を制御するためのコマンド（例えば書込コマンドや読出コマンド）を抽出するように構成されている。また、メモリアクセス制御部５１１は、活性化対象のメモリバンク４２に設けられたマイクロコントローラ５３に対して信号入出力部５２３を介して抽出したコマンドＣＭＤを出力するように構成されている。

また、メモリアクセス制御部５１１は、活性化対象のメモリバンク４２に設けられたマイクロコントローラ５３に対して信号入出力部５２３を介して、メモリコントローラ１１から入力される信号に含まれる書込データＷＤＡＴＡを出力するように構成されている。また、メモリアクセス制御部５１１は、クロック信号ＣＬＫを生成し、生成したクロック信号ＣＬＫを活性化対象のメモリバンク４２に設けられたマイクロコントローラ５３に信号入出力部５２３を介して出力するように構成されている。また、メモリアクセス制御部５１１は、活性化対象のメモリバンク４２に設けられたマイクロコントローラ５３に対する制御情報を含む制御信号Ｃｔｒｌを信号入出力部５２３を介して出力するように構成されている。また、メモリアクセス制御部５１１は、信号入出力部５２３を介してマイクロコントローラ５３から入力されるメモリセル情報（詳細は後述）を受信し、当該情報をモードレジスタ５１４に記憶するように構成されている。

周辺回路５１は、電源入力部５２２に接続された直流／直流（ＤＣ／ＤＣ）コンバータ５１５と、ＤＣ／ＤＣコンバータ５１５に接続された電圧生成部５１６とを有している。ＤＣ／ＤＣコンバータ５１５は、電源入力部５２２から入力されるアナログ電圧ＡＶＤＤ＋を用いて、データの書き込み時などにメモリセルＭＣに印加される各種電圧のための電源電圧を生成する構成要素である。

より具体的には、ＤＣ／ＤＣコンバータ５１５は、電源入力部５２２を介して入力される＋６．０Ｖのアナログ電源ＡＶＤＤ＋を用いて、データの書き込み動作（詳細は後述）の際にメモリセルＭＣに印加される正極側の書込電圧を生成するための基準電源Ｖ４０＋と、当該書込電圧を出力する出力部の出力電源Ｖｐ４３＋とを生成する。また、ＤＣ／ＤＣコンバータ５１５は、電源入力部５２２を介して入力される−４．３Ｖのアナログ電源ＡＶＤＤ−を用いて、データの書き込み動作の際にメモリセルＭＣに印加される負極側の書込電圧を生成するための基準電源Ｖ４０−と、当該書込電圧を出力する出力部の出力電源Ｖｐ４３−とを生成する。

また、ＤＣ／ＤＣコンバータ５１５は、電源入力部５２２を介して入力される＋３．３のアナログ電源ＡＶＤＤ＋を用いて、データの読み出し動作（詳細は後述）又はディスターブ不良の検出動作（詳細は後述）の際にメモリセルＭＣに印加される正極側の書込電圧又はディスターブ検出電圧を生成するための基準電源Ｖ３０＋と、当該書込電圧又は当該ディスターブ検出電圧を出力する出力部の出力電源Ｖｐ３３＋とを生成する。さらに、ＤＣ／ＤＣコンバータ５１５は、電源入力部５２２を介して入力される−４．３Ｖのアナログ電源ＡＶＤＤ−を用いて、データの読み出し動作又はディスターブ不良の検出動作の際にメモリセルＭＣに印加される負極側の書込電圧又はディスターブ検出電圧を生成するための基準電源Ｖ３０−と、当該書込電圧又は当該ディスターブ検出電圧を出力する出力部の出力電源Ｖｐ３３−とを生成する。

周辺回路５１は、ＤＣ／ＤＣコンバータ５１５に接続された電圧生成部５１６を有している。電圧生成部５１６は、抵抗変化素子ＶＲを低抵抗状態に遷移させる場合にメモリセルＭＣに印加する書込電圧Ｖｗのうちのリセット電圧（第１電圧の一例）Ｖｒｓｔ、抵抗変化素子ＶＲの抵抗状態を検出する場合にメモリセルＭＣに印加する読出電圧（第２電圧）Ｖｒ、及びリセット電圧Ｖｒｓｔの半分以上かつ読出電圧Ｖｒよりも低いディスターブ不良検出電圧（特定電圧の一例）Ｖｄを生成する構成されている。また、電圧生成部５１６は、書込電圧Ｖｗのうちのセット電圧（第３電圧の一例）Ｖｓｅｔと、メモリセルＭＣの抵抗変化素子ＶＲの抵抗状態を検出する場合に用いられる参照電圧Ｖｒｅｆとを生成するように構成されている。電圧生成部５１６の詳細な構成については後述する。

書込電圧Ｖｗは、電圧生成部５１６に設けられた正側電圧生成部５３１（図６では不図示、詳細は後述する）が生成する正極側の書込電圧Ｖｗ＋の電位と、電圧生成部５１６に設けられた負側電圧生成部５３２（図６では不図示、詳細は後述する）が生成する負極側の書込電圧Ｖｗ−の電位との電位差である。セット電圧Ｖｓｅｔは、セット動作における書込電圧Ｖｗである。リセット電圧Ｖｒｓｔは、リセット動作における書込電圧Ｖｗである。読出電圧Ｖｒは、正側電圧生成部５３１が生成する正極側の読出電圧Ｖｒ＋の電位と、負側電圧生成部５３２が生成する負極側の読出電圧Ｖｒ−の電位との電位差である。ディスターブ不良検出電圧Ｖｄは、正側電圧生成部５３１が生成する正極側のディスターブ不良検出電圧Ｖｄ＋の電位と、負側電圧生成部５３２が生成する負極側のディスターブ不良検出電圧Ｖｄ−の電位との電位差である。参照電圧Ｖｒｅｆは、電圧生成部５１６に設けられた参照電圧生成部５３３（図６では不図示、詳細は後述する）が生成する上側参照電圧Ｖｒｅｆｕ及び下側参照電圧Ｖｒｅｆｌの総称である。正極側の書込電圧Ｖｗ＋、負極側の書込電圧Ｖｗ−、正極側の読出電圧Ｖｒ＋、負極側の読出電圧Ｖｒ−、正極側のディスターブ不良検出電圧Ｖｄ＋、負極側のディスターブ不良検出電圧Ｖｄ−、上側参照電圧Ｖｒｅｆｕ及び下側参照電圧Ｖｒｅｆｌの詳細については後述する。

周辺回路５１は、メモリセルＭＣにデータを書き込む際にメモリセルＭＣに供給される電流を生成する電流源５１７を有している。電流源５１７は、セット動作の際にデータの書き込み対象のメモリセルＭＣに供給されるセット電流Ｉｓｅｔと、リセット動作の際にデータの書込み対象のメモリセルＭＣに供給されるリセット電流Ｉｒｓｔを生成するように構成されている。電流源５１７は、データの読出動作の際もセット電流ＩｓｅｔをメモリセルＭＣに供給するように構成されている。

ここで、電圧生成部５１６の詳細な構成について図７から図１１を用いて説明する。
図７に示すように、電圧生成部５１６は、メモリセルＭＣに印加する正側の電圧を生成する正側電圧生成部５３１と、メモリセルＭＣに印加する負側の電圧を生成する負側電圧生成部５３２と、データの読み出し時に用いられる参照電圧を生成する参照電圧生成部５３３とを有している。

正側電圧生成部５３１は、ＤＣ／ＤＣコンバータ５１５（図６参照）から入力される基準電源Ｖ４０＋及び出力電源Ｖ４３＋と、メモリアクセス制御部５１１（図６参照）から入力される選択信号ｔ＿ｗ＋＜６：０＞とに基づいて、データの書込動作の際にメモリセルＭＣに印加される正極側の書込電圧（以下、「正側書込電圧」と称する場合がある）Ｖｗ＋を生成するように構成されている。正側電圧生成部５３１は、生成した正側書込電圧Ｖｗ＋をアナログ電圧出力部５２４（図６参照）に出力するように構成されている。

また、正側電圧生成部５３１は、ＤＣ／ＤＣコンバータ５１５から入力される基準電源Ｖ３０＋及び出力電源Ｖ３３＋と、メモリアクセス制御部５１１から入力される選択信号ｔ＿ｒ＋＜５：０＞とに基づいて、データの読出動作の際にメモリセルＭＣに印加される正極側の読出電圧（以下、「正側読出電圧」と称する場合がある）Ｖｒ＋を生成するように構成されている。正側読出電圧Ｖｒ＋は、書込動作に先立って実行される事前読出（プレリード）動作（詳細は後述）と、所望のデータが書き込まれたか否かを検証する検証（ベリファイ）動作（詳細は後述）の際にもメモリセルＭＣに印加される。

また、正側電圧生成部５３１は、ＤＣ／ＤＣコンバータ５１５から入力される基準電源Ｖ３０＋と、メモリアクセス制御部５１１から入力される選択信号ｔ＿ｒ＋＜５：０＞とに基づいて、データの読出動作の際にメモリセルＭＣに印加される正側読出電圧Ｖｒ＋を生成するように構成されている。

また、正側電圧生成部５３１は、ＤＣ／ＤＣコンバータ５１５から入力される基準電源Ｖ３０＋と、メモリアクセス制御部５１１から入力される選択信号ｔ＿ｄ＋＜３：０＞とに基づいて、ディスターブ不良を検出する際にメモリセルＭＣに印加される正極側のディスターブ不良検出電圧（以下、「正側ディスターブ不良検出電圧」と称する場合がある）Ｖｄ＋を生成するように構成されている。

また、正側電圧生成部５３１は、メモリバンク４２に設けられたマイクロコントローラ５３（図４参照）から入力される選択信号ｄ＿ｅｎに基づいて、生成した正側読出電圧Ｖｒ＋及び正側ディスターブ不良検出電圧Ｖｄ＋の一方を選択するように構成されている。さらに、正側電圧生成部５３１は、ＤＣ／ＤＣコンバータ５１５から入力される出力電源Ｖ３３＋によって動作する出力部５５３（図７では不図示、詳細は後述する）から、正側読出電圧Ｖｒ＋及び正側ディスターブ不良検出電圧Ｖｄ＋のうちの選択した電圧を出力するように構成されている。

ここで、正側電圧生成部５３１の詳細な構成について図８及び図９を用いて説明する。
図８に示すように、正側電圧生成部５３１は、正側書込電圧Ｖｗ＋を生成する正側書込電圧用レギュレータ５４１を有している。正側書込電圧用レギュレータ５４１は、正側書込電圧Ｖｗ＋を生成するデジタルアナログ変換部５４２と、デジタルアナログ変換部５４２から入力される正側書込電圧Ｖｗ＋を出力する出力部５４３とを有している。

デジタルアナログ変換部５４２は、直列に接続された複数の抵抗素子ｒを有するラダー抵抗回路５４２ａと、ラダー抵抗回路５４２ａから入力される複数の電圧から１つの電圧を正側書込電圧Ｖｗ＋として出力するアナログ電圧選択部５４２ｂとを有している。ラダー抵抗回路５４２ａに設けられた複数の抵抗素子ｒは、ＤＣ／ＤＣコンバータ５１５から入力される基準電源Ｖ４０＋（例えば＋４．０Ｖ）と、基準電位（例えば０Ｖ）との間で直列に接続されている。これにより、ラダー抵抗回路５４２ａは、基準電位と基準電源Ｖ４０＋の電位との電位差を複数の抵抗素子ｒで抵抗分割した複数のレベルの正の電位（基準電位を基準とする電圧）を生成できる。

アナログ電圧選択部５４２ｂには、ラダー抵抗回路５４２ａで生成された複数の電圧の一部が入力される。アナログ電圧選択部５４２ｂに入力される複数の電圧には、セット動作及びリセット動作のそれぞれのデータ書込動作の際にメモリセルＭＣに印加される正極側の書込電圧が含まれる。本実施形態によるメモリチップ３１は例えば、セット動作においてメモリセルＭＣに正側書込電圧Ｖｗ＋として＋３．５Ｖの電圧が印加され、リセット動作においてメモリセルＭＣに＋３．０Ｖの電圧が印加されるように設計されている。このため、アナログ電圧選択部５４２ｂには、＋３．０Ｖ及び＋３．５Ｖの電圧が含まれるように、例えば＋２．５２Ｖから＋３．８０Ｖまで０．０１Ｖ間隔で合計１２８レベルの電圧が入力される。

アナログ電圧選択部５４２ｂには、メモリアクセス制御部５１１から選択信号ｔ＿ｗ＋＜６：０＞が入力される。メモリチップ３１には、例えば製造ばらつきなどに起因して、選択素子ＳＥの閾値電圧などのチップ間誤差が生じる。このチップ間誤差のため、データの書込動作の際にメモリセルＭＣに印加する最適な書込電圧の値は、メモリチップ３１ごとに異なる場合がある。このため、本実施形態によるメモリチップ３１は、メモリアクセス制御部５１１の所定の記憶領域に、最適な書込電圧に関する情報が選択信号ｔ＿ｗ＋＜６：０＞の値で記憶されている。メモリアクセス制御部５１１は、メモリセルＭＣのセット動作やリセット動作を実行する際に、この記憶領域から読み出した値の選択信号ｔ＿ｗ＋＜６：０＞をアナログ電圧選択部５４２ｂに出力するようになっている。アナログ電圧選択部５４２ｂは、入力される選択信号ｔ＿ｗ＋＜６：０＞の値に基づいて、ラダー抵抗回路５４２ａから入力される複数の電圧の中から１つの電圧を選択して正側書込電圧Ｖｗ＋として出力部５４３に出力する。このように、アナログ電圧選択部５４２ｂは、アナログ信号を切り替えるマルチプレクサ回路としての機能を発揮するようになっている。

図８に示すように、出力部５４３は、アナログ電圧選択部５４２ｂに接続された増幅器５４３ａと、増幅器５４３ａに接続されたＰＭＯＳトランジスタ５４３ｂと、ＰＭＯＳトランジスタ５４３ｂに接続されたコンデンサ５４３ｃとを有している。出力部５４３は、増幅器５４３ａ、ＰＭＯＳトランジスタ５４３ｂ及びコンデンサ５４３ｃによって、アンプ部としての機能を発揮するようになっている。

増幅器５４３ａは、例えばオペアンプで構成されている。増幅器５４３ａの非反転入力端子（＋）は、アナログ電圧選択部５４２ｂの出力端子に接続されている。増幅器５４３ａの出力端子は、ＰＭＯＳトランジスタ５４３ｂのゲート端子Ｇに接続されている。増幅器５４３ａの反転入力端子（−）は、ＰＭＯＳトランジスタ５４３ｂのドレイン端子Ｄとコンデンサ５４３ｃの一方の電極との接続部に接続されている。ＰＭＯＳトランジスタ５４３ｂのドレイン端子Ｄとコンデンサ５４３ｃの一方の電極との接続部は、出力部５４３の出力端子となる。

ＰＭＯＳトランジスタ５４３ｂのソース端子Ｓは、ＤＣ／ＤＣコンバータ５１５の出力電源Ｖｐ４３の出力端子に接続されている。これにより、ＰＭＯＳトランジスタ５４３ｂのソース端子Ｓには、出力電源ＶＰ４３が印加される。コンデンサ５４３ｃの他方の電極は、グランド端子に接続されている。グランド端子の電位は例えば、ラダー抵抗回路５４２ａに印加される基準電位と同電位である。基準電位が印加されるラダー抵抗回路５４２ａの端子は、グランド端子に接続されていてもよい。

ＰＭＯＳトランジスタ５４３ｂのドレイン端子Ｄとコンデンサ５４３ｃの一方の電極との接続部は、増幅器５４３ａの出力電圧とほぼ同じ電圧となる。出力部５４３は、全体でボルテージフォロア回路として機能し、正側書込電圧Ｖｗ＋を出力できる。また、出力部５４３は、コンデンサ５４３ｃを有することにより、出力する正側書込電圧Ｖｗ＋の電圧レベルの安定化が図られている。

図９に示すように、電圧生成部５１６に備えられた正側電圧生成部５３１は、正側読出電圧Ｖｒ＋及び正側ディスターブ不良検出電圧Ｖｄ＋を生成する正側読出電圧用レギュレータ５５１を有している。正側読出電圧用レギュレータ５５１は、読出電圧（第２電圧の一例）Ｖｒ及びディスターブ不良検出電圧（特定電圧の一例）Ｖｄを生成するデジタルアナログ変換部５５２を有している。デジタルアナログ変換部５５２は、読出電圧Ｖｒの正側読出電圧Ｖｒ＋と、ディスターブ不良検出電圧Ｖｄの正側ディスターブ不良検出電圧Ｖｄ＋とを生成するように構成されている。

デジタルアナログ変換部５５２は、直列に接続された複数の抵抗素子ｒを有するラダー抵抗回路５５２ａを有している。また、デジタルアナログ変換部５５２は、ラダー抵抗回路５５２ａから入力される複数のアナログ電圧から読出電圧Ｖｒを選択するアナログ電圧選択部５５２ｂ（第１選択部の一例）を有している。また、デジタルアナログ変換部５５２は、ラダー抵抗回路５５２ａから入力される複数のアナログ電圧からディスターブ不良検出電圧Ｖｄを選択するアナログ電圧選択部５５２ｃ（第２選択部の一例）を有している。デジタルアナログ変換部５５２は、読出電圧Ｖｒ及びディスターブ不良検出電圧Ｖｄの一方を選択する選択部５５２ｄ（第３選択部の一例）を有している。

電圧生成部５１６の正側電圧生成部５３１に備えられた正側読出電圧用レギュレータ５５１は、選択部５５２ｄから入力される電圧をメモリセルＭＣに出力する出力部５５３を有している。

より具体的に、アナログ電圧選択部５５２ｂは、ラダー抵抗回路５５２ａから入力される複数の正の電圧（アナログ電圧）から１つの正の電圧を、読出電圧Ｖｒの正側読出電圧Ｖｒ＋として出力する構成要素である。アナログ電圧選択部５５２ｃは、ラダー抵抗回路５５２ａから入力される複数の正の電圧（アナログ電圧）から１つの正の電圧を、ディスターブ不良検出電圧Ｖｄの正側ディスターブ不良検出電圧Ｖｄ＋として出力する構成要素である。選択部５５２ｄは、アナログ電圧選択部５５２ｂから入力される正側読出電圧Ｖｒ＋と、アナログ電圧選択部５５２ｃから入力される正側ディスターブ不良検出電圧Ｖｄ＋のいずれか一方を選択して出力する構成要素である。

ラダー抵抗回路５５２ａに設けられた複数の抵抗素子ｒは、ＤＣ／ＤＣコンバータ５１５から入力される基準電源Ｖ３０＋（例えば＋３．０Ｖ）と、基準電位（例えば０Ｖ）との間で直列に接続されている。これにより、ラダー抵抗回路５５２ａは、基準電位と基準電源Ｖ３０＋の電位との電位差を複数の抵抗素子ｒで抵抗分割した複数のレベルの電位（基準電位を基準とする電圧）を生成できる。

アナログ電圧選択部５５２ｂには、ラダー抵抗回路５５２ａで生成された複数の正の電圧の一部が入力される。アナログ電圧選択部５５２ｂに入力される複数の正の電圧には、データ読出動作の際にメモリセルＭＣに印加される正側読出電圧Ｖｒ＋が含まれる。本実施形態によるメモリチップ３１は例えば、読出動作においてメモリセルＭＣに正側読出電圧Ｖｒ＋として＋２．５Ｖの電圧が印加されるように設計されている。このため、アナログ電圧選択部５５２ｂには、＋２．５Ｖの電圧が含まれるように、例えば＋２．８０Ｖから＋２．１７Ｖまで０．０１Ｖ間隔で合計６４レベルの電圧が入力される。

アナログ電圧選択部５５２ｃには、ラダー抵抗回路５５２ａで生成された複数の電圧の他の一部が入力される。アナログ電圧選択部５５２ｃに入力される複数の電圧には、ディスターブ不良検出動作の際にメモリセルＭＣに印加される正側ディスターブ不良検出電圧Ｖｄ＋が含まれる。ディスターブ不良検出電圧Ｖｄは、リセット電圧Ｖｒｓｔの半分以上かつ読出電圧Ｖｒよりも低い電圧に設定される。このため、正側ディスターブ不良検出電圧Ｖｄ＋は、正極側のリセット電圧Ｖｒｓｔ＋の半分以上かつ正側読出電圧Ｖｒ＋よりも低い電圧に設定される。本実施形態によるメモリチップ３１は例えば、ディスターブ不良検出動作においてメモリセルＭＣに正側ディスターブ不良検出電圧Ｖｄ＋として＋１．７５Ｖの電圧が印加されるように設計されている。このため、アナログ電圧選択部５５２ｃには、＋１．７５Ｖの電圧が含まれるように、例えば＋１．６８Ｖから＋１．８３Ｖまで０．０１Ｖ間隔で合計６４レベルの電圧が入力される。

アナログ電圧選択部５５２ｂには、上述のチップ間誤差に対応するために、メモリアクセス制御部５１１から選択信号ｔ＿ｒ＋＜５：０＞が入力される。本実施形態によるメモリチップ３１は、メモリアクセス制御部５１１の所定の記憶領域に、最適な読出電圧に関する情報が選択信号ｔ＿ｒ＋＜５：０＞の値で記憶されている。メモリアクセス制御部５１１は、メモリセルＭＣの読出動作、事前読出動作及び検証動作を実行する際に、この記憶領域から読み出した値の選択信号ｔ＿ｒ＋＜５：０＞をアナログ電圧選択部５５２ｂに出力するようになっている。アナログ電圧選択部５５２ｂは、入力される選択信号ｔ＿ｒ＋＜５：０＞の値に基づいて、ラダー抵抗回路５５２ａから入力される複数の正の電圧の中から１つの正の電圧を選択して正側読出電圧Ｖｒ＋として選択部５５２ｄに出力する。アナログ電圧選択部５５２ｂは、アナログ信号を切り替えるマルチプレクサ回路としての機能を発揮するようになっている。

アナログ電圧選択部５５２ｃには、チップ間誤差に対応するために、メモリアクセス制御部５１１から選択信号ｔ＿ｄ＋＜３：０＞が入力される。本実施形態によるメモリチップ３１は、メモリアクセス制御部５１１の所定の記憶領域に、最適な正側ディスターブ不良検出電圧Ｖｄ＋に関する情報が選択信号ｔ＿ｄ＋＜３：０＞の値で記憶されている。メモリアクセス制御部５１１は、メモリセルＭＣのディスターブ不良検出動作を実行する際に、この記憶領域から読み出した値の選択信号ｔ＿ｄ＋＜３：０＞をアナログ電圧選択部５５２ｃに出力するようになっている。アナログ電圧選択部５５２ｃは、入力される選択信号ｔ＿ｄ＋＜３：０＞の値に基づいて、ラダー抵抗回路５５２ａから入力される複数の正の電圧の中から１つの正の電圧を選択して正側ディスターブ不良検出電圧Ｖｄ＋として選択部５５２ｄに出力する。このように、アナログ電圧選択部５５２ｃは、アナログ信号を切り替えるマルチプレクサ回路としての機能を発揮するようになっている。

選択部５５２ｄには、マイクロコントローラ５３から選択信号ｄ＿ｅｎが入力される。マイクロコントローラ５３は、制御対象のメモリタイル６１に対して読出動作、事前読出動作及び検証動作を実行させる場合には、例えば低レベルの選択信号ｄ＿ｅｎをアナログ電圧選択部５５２ｂに出力する。一方、マイクロコントローラ５３は、制御対象のメモリタイル６１に対してディスターブ不良検出動作を実行させる場合は例えば高レベルの選択信号ｄ＿ｅｎをアナログ電圧選択部５５２ｂに出力する。選択部５５２ｄは、低レベルの選択信号ｄ＿ｅｎが入力された場合はアナログ電圧選択部５５２ｂから入力される正側読出電圧Ｖｒ＋を選択して出力部５５３に出力する。一方、選択部５５２ｄは、高レベルの選択信号ｄ＿ｅｎが入力された場合はアナログ電圧選択部５５２ｃから入力される正側ディスターブ不良検出電圧Ｖｄ＋を選択して出力部５５３に出力する。

図８に示すように、出力部５５３は、選択部５５２ｄに接続された増幅器５５３ａと、増幅器５５３ａに接続されたＰＭＯＳトランジスタ５５３ｂと、ＰＭＯＳトランジスタ５５３ｂに接続されたコンデンサ５５３ｃとを有している。出力部５５３は、増幅器５５３ａ、ＰＭＯＳトランジスタ５５３ｂ及びコンデンサ５５３ｃによって、アンプ部としての機能を発揮するようになっている。

増幅器５５３ａは、例えばオペアンプで構成されている。増幅器５５３ａの非反転入力端子（＋）は、選択部５５２ｄの出力端子に接続されている。増幅器５５３ａの出力端子は、ＰＭＯＳトランジスタ５５３ｂのゲート端子Ｇに接続されている。増幅器５５３ａの反転入力端子（−）は、ＰＭＯＳトランジスタ５５３ｂのドレイン端子Ｄとコンデンサ５５３ｃの一方の電極との接続部に接続されている。ＰＭＯＳトランジスタ５５３ｂのドレイン端子Ｄとコンデンサ５５３ｃの一方の電極との接続部は、出力部５５３の出力端子となる。

ＰＭＯＳトランジスタ５５３ｂのソース端子Ｓは、ＤＣ／ＤＣコンバータ５１５の出力電源Ｖｐ３３＋（例えば＋３．３Ｖ）の出力端子に接続されている。これにより、ＰＭＯＳトランジスタ５５３ｂのソース端子Ｓには、出力電源ＶＰ３３＋が印加される。コンデンサ５５３ｃの他方の電極は、グランド端子に接続されている。グランド端子の電位は例えば、ラダー抵抗回路５５２ａに印加される基準電位と同電位である。基準電位が印加されるラダー抵抗回路５５２ａの端子は、グランド端子に接続されていてもよい。

ＰＭＯＳトランジスタ５５３ｂのドレイン端子Ｄとコンデンサ５５３ｃの一方の電極との接続部は、増幅器５５３ａの出力電圧とほぼ同じ電圧となる。出力部５５３は、全体でボルテージフォロア回路として機能する。出力部５５３は、選択部５５２ｄから正側読出電圧Ｖｒ＋が入力される場合は正側読出電圧Ｖｒ＋を出力できる。また、出力部５５３は、選択部５５２ｄから正側ディスターブ不良検出電圧Ｖｄ＋が入力される場合は正側ディスターブ不良検出電圧Ｖｄ＋を出力できる。また、出力部５５３は、コンデンサ５５３ｃを有することにより、出力する正側読出電圧Ｖｒ＋又は正側ディスターブ不良検出電圧Ｖｄ＋の電圧レベルの安定化が図られている。

図７に戻って、電圧生成部５１６に設けられた負側電圧生成部５３２は、ＤＣ／ＤＣコンバータ５１５から入力される基準電源Ｖ４０−及び出力電源Ｖ４３−と、メモリアクセス制御部５１１から入力される選択信号ｔ＿ｗ−＜６：０＞とに基づいて、データの書込動作の際にメモリセルＭＣに印加される負極側の書込電圧（以下、「負側書込電圧」と称する場合がある）Ｖｗ−を生成するように構成されている。負側電圧生成部５３２は、生成した負側書込電圧Ｖｗ−をアナログ電圧出力部５２４に出力するように構成されている。

また、負側電圧生成部５３２は、ＤＣ／ＤＣコンバータ５１５から入力される基準電源Ｖ３０−及び出力電源Ｖ３３−と、メモリアクセス制御部５１１から入力される選択信号ｔ＿ｒ−＜５：０＞とに基づいて、データの読出動作の際にメモリセルＭＣに印加される負極側の読出電圧（以下、「負側読出電圧」と称する場合がある）Ｖｒ−を生成するように構成されている。

また、負側電圧生成部５３２は、ＤＣ／ＤＣコンバータ５１５から入力される基準電源Ｖ３０−と、メモリアクセス制御部５１１から入力される選択信号ｔ＿ｒ−＜５：０＞とに基づいて、データの読出動作の際にメモリセルＭＣに印加される負側読出電圧Ｖｒ−を生成するように構成されている。詳細は後述するが、負側読出電圧Ｖｒ−は、事前読出動作及び検証動作の際にもメモリセルＭＣに印加される。

また、負側電圧生成部５３２は、ＤＣ／ＤＣコンバータ５１５から入力される基準電源Ｖ３０−と、メモリアクセス制御部５１１から入力される選択信号ｔ＿ｄ＋＜３：０＞とに基づいて、ディスターブ不良を検出する際にメモリセルＭＣに印加される正極側のディスターブ不良検出電圧（以下、「負側ディスターブ不良検出電圧」と称する場合がある）Ｖｄ−を生成するように構成されている。

また、負側電圧生成部５３２は、メモリバンク４２に設けられたマイクロコントローラ５３から入力される選択信号ｄ＿ｅｎに基づいて、生成した負側読出電圧Ｖｒ−及び負側ディスターブ不良検出電圧Ｖｄ−の一方を選択するように構成されている。さらに、負側電圧生成部５３２は、ＤＣ／ＤＣコンバータ５１５から入力される出力電源Ｖ３３−によって動作する出力部５７３（図７では不図示、詳細は後述する）から、負側読出電圧Ｖｒ−及び負側ディスターブ不良検出電圧Ｖｄ−のうちの選択した電圧を出力するように構成されている。

ここで、負側電圧生成部５３２の詳細な構成について図１０及び図１１を用いて説明する。
図１０に示すように、負側電圧生成部５３２は、負側書込電圧Ｖｗ−を生成する負側書込電圧用レギュレータ５６１を有している。負側書込電圧用レギュレータ５６１は、負側書込電圧Ｖｗ−を生成するデジタルアナログ変換部５６２と、デジタルアナログ変換部５６２から入力される負側書込電圧Ｖｗ−を出力する出力部５６３とを有している。

デジタルアナログ変換部５６２は、直列に接続された複数の抵抗素子ｒを有するラダー抵抗回路５６２ａと、ラダー抵抗回路５６２ａから入力される複数の電圧から１つの電圧を負側書込電圧Ｖｗ−として出力するアナログ電圧選択部５６２ｂとを有している。ラダー抵抗回路５６２ａに設けられた複数の抵抗素子ｒは、基準電位（例えば０Ｖ）と、ＤＣ／ＤＣコンバータ５１５から入力される基準電源Ｖ４０−（例えば−４．０Ｖ）との間で直列に接続されている。これにより、ラダー抵抗回路５６２ａは、基準電源Ｖ４０−の電位と基準電位との電位差を複数の抵抗素子ｒで抵抗分割した複数のレベルの負の電位（基準電位を基準とする電圧）を生成できる。

アナログ電圧選択部５６２ｂには、ラダー抵抗回路５６２ａで生成された複数の電圧の一部が入力される。アナログ電圧選択部５６２ｂに入力される複数の電圧には、セット動作及びリセット動作のそれぞれのデータ書込動作の際にメモリセルＭＣに印加される負側書込電圧Ｖｗ−が含まれる。本実施形態によるメモリチップ３１は例えば、セット動作においてメモリセルＭＣに負側書込電圧Ｖｗ−として−３．５Ｖの電圧が印加され、リセット動作においてメモリセルＭＣに−３．０Ｖの電圧が印加されるように設計されている。このため、アナログ電圧選択部５６２ｂには、−３．５Ｖ及び−３．０Ｖの電圧が含まれるように、例えば−３．８０Ｖから−２．５２Ｖまで０．０１Ｖ間隔で合計１２８レベルの負の電圧が入力される。

アナログ電圧選択部５６２ｂには、上述のチップ間誤差に対応するために、メモリアクセス制御部５１１から選択信号ｔ＿ｗ−＜６：０＞が入力される。本実施形態によるメモリチップ３１は、メモリアクセス制御部５１１の所定の記憶領域に、最適な書込電圧に関する情報が選択信号ｔ＿ｗ−＜６：０＞の値で記憶されている。メモリアクセス制御部５１１は、メモリセルＭＣのセット動作やリセット動作を実行する際に、この記憶領域から読み出した値の選択信号ｔ＿ｗ−＜６：０＞をアナログ電圧選択部５６２ｂに出力するようになっている。アナログ電圧選択部５６２ｂは、入力される選択信号ｔ＿ｗ−＜６：０＞の値に基づいて、ラダー抵抗回路５６２ａから入力される複数の電圧の中から１つの電圧を選択して負側書込電圧Ｖｗ−として出力部５６３に出力する。このように、アナログ電圧選択部５６２ｂは、アナログ信号を切り替えるマルチプレクサ回路としての機能を発揮するようになっている。

図１０に示すように、出力部５６３は、アナログ電圧選択部５６２ｂに接続された増幅器５６３ａと、増幅器５６３ａに接続されたＮＭＯＳトランジスタ５６３ｂと、ＮＭＯＳトランジスタ５６３ｂに接続されたコンデンサ５６３ｃとを有している。出力部５６３は、増幅器５６３ａ、ＮＭＯＳトランジスタ５６３ｂ及びコンデンサ５６３ｃによって、アンプ部としての機能を発揮するようになっている。

増幅器５６３ａは、例えばオペアンプで構成されている。増幅器５６３ａの非反転入力端子（＋）は、アナログ電圧選択部５６２ｂの出力端子に接続されている。増幅器５６３ａの出力端子は、ＮＭＯＳトランジスタ５６３ｂのゲート端子Ｇに接続されている。増幅器５６３ａの反転入力端子（−）は、ＮＭＯＳトランジスタ５６３ｂのドレイン端子Ｄとコンデンサ５６３ｃの一方の電極との接続部に接続されている。ＮＭＯＳトランジスタ５６３ｂのドレイン端子Ｄとコンデンサ５６３ｃの一方の電極との接続部は、出力部５６３の出力端子となる。

ＮＭＯＳトランジスタ５６３ｂのソース端子Ｓは、ＤＣ／ＤＣコンバータ５１５の出力電源Ｖｐ４３−の出力端子に接続されている。これにより、ＮＭＯＳトランジスタ５６３ｂのソース端子Ｓには、出力電源ＶＰ４３−が印加される。コンデンサ５６３ｃの他方の電極は、グランド端子に接続されている。グランド端子の電位は例えば、ラダー抵抗回路５６２ａに印加される基準電位と同電位である。基準電位が印加されるラダー抵抗回路５６２ａの端子は、グランド端子に接続されていてもよい。

ＮＭＯＳトランジスタ５６３ｂのドレイン端子Ｄとコンデンサ５６３ｃの一方の電極との接続部は、増幅器５６３ａの出力電圧とほぼ同じ電圧となる。出力部５６３は、全体でボルテージフォロア回路として機能し、負側書込電圧Ｖｗ−を出力できる。また、出力部５６３は、コンデンサ５６３ｃを有することにより、出力する負側書込電圧Ｖｗ−の電圧レベルの安定化が図られている。

図１１に示すように、電圧生成部５１６に備えられた負側電圧生成部５３２は、負側読出電圧Ｖｒ−及び負側ディスターブ不良検出電圧Ｖｄ−を生成する負側読出電圧用レギュレータ５７１を有している。負側読出電圧用レギュレータ５７１は、読出電圧（第２電圧の一例）Ｖｒ及びディスターブ不良検出電圧（特定電圧の一例）Ｖｄを生成するデジタルアナログ変換部５７２を有している。デジタルアナログ変換部５７２は、読出電圧Ｖｒの負側読出電圧Ｖｒ−と、ディスターブ不良検出電圧Ｖｄの負側ディスターブ不良検出電圧Ｖｄ−とを生成するように構成されている。

デジタルアナログ変換部５７２は、直列に接続された複数の抵抗素子ｒを有するラダー抵抗回路５７２ａを有している。また、デジタルアナログ変換部５７２は、ラダー抵抗回路５７２ａから入力される複数のアナログ電圧から読出電圧Ｖｒを選択するアナログ電圧選択部５７２ｂ（第１選択部の一例）を有している。また、デジタルアナログ変換部５７２は、ラダー抵抗回路５７２ａから入力される複数のアナログ電圧からディスターブ不良検出電圧Ｖｄを選択するアナログ電圧選択部５７２ｃ（第２選択部の一例）を有している。デジタルアナログ変換部５７２は、読出電圧Ｖｒ及びディスターブ不良検出電圧Ｖｄの一方を選択する選択部５７２ｄ（第３選択部の一例）を有している。

電圧生成部５１６の負側電圧生成部５３２に備えられた負側読出電圧用レギュレータ５７１は、選択部５７２ｄから入力される電圧をメモリセルＭＣに出力する出力部５６３を有している。

より具体的に、アナログ電圧選択部５７２ｂは、ラダー抵抗回路５７２ａから入力される複数の負の電圧（アナログ電圧）から１つの負の電圧を、読出電圧Ｖｒの負側読出電圧Ｖｒ−として出力する構成要素である。アナログ電圧選択部５７２ｃは、ラダー抵抗回路５７２ａから入力される複数の負の電圧（アナログ電圧）から１つの負の電圧を、ディスターブ不良検出電圧Ｖｄの負側ディスターブ不良検出電圧Ｖｄ−として出力する構成要素である。選択部５７２ｄは、アナログ電圧選択部５７２ｂから入力される負側読出電圧Ｖｒ−と、アナログ電圧選択部５７２ｃから入力される負側ディスターブ不良検出電圧Ｖｄ−のいずれか一方を選択して出力する構成要素である。

ラダー抵抗回路５７２ａに設けられた複数の抵抗素子ｒは、基準電位（例えば０Ｖ）と、ＤＣ／ＤＣコンバータ５１５から入力される基準電源Ｖ３０−（例えば−３．０Ｖ）との間で直列に接続されている。これにより、ラダー抵抗回路５７２ａは、基準電源Ｖ３０−の電位と基準電位との電位差を複数の抵抗素子ｒで抵抗分割した複数のレベルの負の電位（基準電位を基準とする電圧）を生成できる。

アナログ電圧選択部５７２ｂには、ラダー抵抗回路５７２ａで生成された複数の負の電圧の一部が入力される。アナログ電圧選択部５７２ｂに入力される複数の負の電圧には、データ読出動作の際にメモリセルＭＣに印加される負側読出電圧Ｖｒ−が含まれる。本実施形態によるメモリチップ３１は例えば、読出動作においてメモリセルＭＣに負側読出電圧Ｖｒ−として−２．５Ｖの電圧が印加されるように設計されている。このため、アナログ電圧選択部５７２ｂには、−２．５Ｖの電圧が含まれるように、例えば−２．８０Ｖから−２．１７Ｖまで０．０１Ｖ間隔で合計６４レベルの電圧が入力される。

アナログ電圧選択部５７２ｃには、ラダー抵抗回路５７２ａで生成された複数の負の電圧の他の一部が入力される。アナログ電圧選択部５７２ｃに入力される複数の負の電圧には、ディスターブ不良検出動作の際にメモリセルＭＣに印加される負側ディスターブ不良検出電圧Ｖｄ−が含まれる。ディスターブ不良検出電圧Ｖｄは、リセット電圧Ｖｒｓｔの半分以上かつ読出電圧Ｖｒよりも低い電圧に設定される。このため、負側ディスターブ不良検出電圧Ｖｄ−は、負側リセット電圧Ｖｒｓｔ−の半分以下かつ負側読出電圧Ｖｒ−よりも高い電圧に設定される。本実施形態によるメモリチップ３１は例えば、ディスターブ不良検出動作においてメモリセルＭＣに負側ディスターブ不良検出電圧Ｖｄ−として−１．７５Ｖの電圧が印加されるように設計されている。このため、アナログ電圧選択部５７２ｃには、−１．７５Ｖの電圧が含まれるように、例えば−１．８３Ｖから−１．６８Ｖまで０．０１Ｖ間隔で合計６４レベルの電圧が入力される。

アナログ電圧選択部５７２ｂには、上述のチップ間誤差に対応するために、メモリアクセス制御部５１１から選択信号ｔ＿ｒ−＜５：０＞が入力される。本実施形態によるメモリチップ３１は、メモリアクセス制御部５１１の所定の記憶領域に、最適な負側読出電圧Ｖｒ−に関する情報が選択信号ｔ＿ｒ−＜５：０＞の値で記憶されている。メモリアクセス制御部５１１は、メモリセルＭＣの読出動作、事前読出動作及び検証動作を実行する際に、この記憶領域から読み出した値の選択信号ｔ＿ｒ−＜５：０＞をアナログ電圧選択部５７２ｂに出力するようになっている。アナログ電圧選択部５７２ｂは、入力される選択信号ｔ＿ｒ−＜５：０＞の値に基づいて、ラダー抵抗回路５７２ａから入力される複数の負の電圧の中から１つの負の電圧を選択して負側読出電圧Ｖｒ−として選択部５７２ｄに出力する。アナログ電圧選択部５７２ｂは、アナログ信号を切り替えるマルチプレクサ回路としての機能を発揮するようになっている。

アナログ電圧選択部５７２ｃには、チップ間誤差に対応するために、メモリアクセス制御部５１１から選択信号ｔ＿ｄ−＜３：０＞が入力される。本実施形態によるメモリチップ３１は、メモリアクセス制御部５１１の所定の記憶領域に、最適な負側ディスターブ不良検出電圧Ｖｄ−に関する情報が選択信号ｔ＿ｄ−＜３：０＞の値で記憶されている。メモリアクセス制御部５１１は、メモリセルＭＣのディスターブ不良検出動作を実行する際に、この記憶領域から読み出した値の選択信号ｔ＿ｄ−＜３：０＞をアナログ電圧選択部５７２ｃに出力するようになっている。アナログ電圧選択部５７２ｃは、入力される選択信号ｔ＿ｄ−＜３：０＞の値に基づいて、ラダー抵抗回路５７２ａから入力される複数の負の電圧の中から１つの負の電圧を選択してディスターブ不良検出電圧Ｖｄ−として選択部５７２ｄに出力する。このように、アナログ電圧選択部５７２ｃは、アナログ信号を切り替えるマルチプレクサ回路としての機能を発揮するようになっている。

選択部５７２ｄには、マイクロコントローラ５３から選択信号ｄ＿ｅｎが入力される。これにより、選択部５７２ｄは、低レベルの選択信号ｄ＿ｅｎが入力された場合はアナログ電圧選択部５７２ｂから入力される負側読出電圧Ｖｒ−を選択して出力部５７３に出力する。一方、選択部５７２ｄは、高レベルの選択信号ｄ＿ｅｎが入力された場合はアナログ電圧選択部５７２ｃから入力される負側ディスターブ不良検出電圧Ｖｄ−を選択して出力部５７３に出力する。

図１１に示すように、出力部５７３は、選択部５７２ｄに接続された増幅器５７３ａと、増幅器５７３ａに接続されたＮＭＯＳトランジスタ５７３ｂと、ＮＭＯＳトランジスタ５７３ｂに接続されたコンデンサ５７３ｃとを有している。出力部５７３は、増幅器５７３ａ、ＮＭＯＳトランジスタ５７３ｂ及びコンデンサ５７３ｃによって、アンプ部としての機能を発揮するようになっている。

増幅器５７３ａは、例えばオペアンプで構成されている。増幅器５７３ａの非反転入力端子（＋）は、選択部５７２ｄの出力端子に接続されている。増幅器５７３ａの出力端子は、ＮＭＯＳトランジスタ５７３ｂのゲート端子Ｇに接続されている。増幅器５７３ａの反転入力端子（−）は、ＮＭＯＳトランジスタ５７３ｂのドレイン端子Ｄとコンデンサ５７３ｃの一方の電極との接続部に接続されている。ＮＭＯＳトランジスタ５７３ｂのドレイン端子Ｄとコンデンサ５７３ｃの一方の電極との接続部は、出力部５７３の出力端子となる。

ＮＭＯＳトランジスタ５７３ｂのソース端子Ｓは、ＤＣ／ＤＣコンバータ５１５の出力電源Ｖｐ３３−（例えば−３．３Ｖ）の出力端子に接続されている。これにより、ＮＭＯＳトランジスタ５７３ｂのソース端子Ｓには、出力電源ＶＰ３３−が印加される。コンデンサ５７３ｃの他方の電極は、グランド端子に接続されている。グランド端子の電位は例えば、ラダー抵抗回路５７２ａに印加される基準電位と同電位である。基準電位が印加されるラダー抵抗回路５７２ａの端子は、グランド端子に接続されていてもよい。

ＮＭＯＳトランジスタ５７３ｂのドレイン端子Ｄとコンデンサ５７３ｃの一方の電極との接続部は、増幅器５７３ａの出力電圧とほぼ同じ電圧となる。出力部５７３は、全体でボルテージフォロア回路として機能する。出力部５７３は、選択部５７２ｄから負側読出電圧Ｖｒ−が入力される場合は負側読出電圧Ｖｒ−を出力できる。また、出力部５７３は、選択部５７２ｄから負側ディスターブ不良検出電圧Ｖｄ−が入力される場合は負側ディスターブ不良検出電圧Ｖｄ−を出力できる。また、出力部５７３は、コンデンサ５７３ｃを有することにより、出力する負側読出電圧Ｖｒ−又は負側ディスターブ不良検出電圧Ｖｄ−の電圧レベルの安定化が図られている。

図７に戻って、電圧生成部５１６に設けられた参照電圧生成部５３３は、ＤＣ／ＤＣコンバータ５１５から入力される基準電源Ｖ３０＋及び出力電源Ｖ３３＋に基づいて、データの読出動作の際に上側メモリセルＵＭＣ（図５参照）から検出された電圧と比較する上側の参照電圧（以下、「上側参照電圧」と称する場合がある）Ｖｒｅｆｕを生成するように構成されている。また、参照電圧生成部５３３は、ＤＣ／ＤＣコンバータ５１５から入力される基準電源Ｖ３０−及び出力電源Ｖ３３−に基づいて、データの読出動作の際に下側メモリセルＬＭＣから検出された電圧と比較する下側の参照電圧（以下、「下側参照電圧」と称する場合がある）Ｖｒｅｆｌを生成するように構成されている。参照電圧生成部５３３は、生成した上側参照電圧Ｖｒｅｆｕ及び下側参照電圧Ｖｒｅｆｌをアナログ電圧出力部５２４に出力するように構成されている。

図示は省略するが、参照電圧生成部５３３は、基準電源Ｖ３０＋から例えば１Ｖの上側参照電圧Ｖｒｅｆｕを生成する抵抗分割回路と、出力電源Ｖ３３＋を電源とし正側書込電圧用レギュレータ５４１（図８参照）に設けられた出力部５４３と同様の構成を有する出力部とを有する上側参照電圧用レギュレータを有している。上側参照電圧用レギュレータは、抵抗分割回路から入力される上側参照電圧Ｖｒｅｆｕを出力部から出力するように構成されている。

図示は省略するが、参照電圧生成部５３３は、基準電源Ｖ３０−から例えば−１Ｖの下側参照電圧Ｖｒｅｆｌを生成する抵抗分割回路と、出力電源Ｖ３３−を電源とし負側書込電圧用レギュレータ５６１（図１０参照）に設けられた出力部５６３と同様の構成を有する出力部とを有する下側参照電圧用レギュレータを有している。下側参照電圧用レギュレータは、抵抗分割回路から入力される下側参照電圧Ｖｒｅｆｌを出力部から出力するように構成されている。

次に、メモリタイル６１（図４参照）に設けられたタイル回路６１２について図３から図７を参照しつつ図１２を用いて説明する。

図１２に示すように、タイル回路６１２は、書込電圧Ｖｗ、読出電圧Ｖｒ及びディスターブ不良検出電圧Ｖｄのいずれか１つの正極側電位（正側書込電圧Ｖｗ＋、正側読出電圧Ｖｒ＋、正側ディスターブ不良検出電圧Ｖｄ＋）又は負極側電位（負側書込電圧Ｖｗ−、負側読出電圧Ｖｒ−、負側ディスターブ不良検出電圧Ｖｄ−）が必要に応じて印加されるグローバルビットライン（第１グローバルラインの一例）ＧＢＬを有している。タイル回路６１２は、書込電圧Ｖｗ、読出電圧Ｖｒ及びディスターブ不良検出電圧Ｖｄのいずれか１つの負極側電位（負側書込電圧Ｖｗ−、負側読出電圧Ｖｒ−、負側ディスターブ不良検出電圧Ｖｄ−）又は正極側電位（正側書込電圧Ｖｗ＋、正側読出電圧Ｖｒ＋、正側ディスターブ不良検出電圧Ｖｄ＋）が必要に応じて印加されるグローバルワードライン（第２グローバルラインの一例）ＧＷＬを有している。

タイル回路６１２は、マイクロコントローラ５３（図４参照）から入力されるビットラインアドレスＢＬＡに基づいて複数のビットラインＢＬｋから選択された選択ビットライン（選択第１ラインの一例）を選択してグローバルビットラインＧＢＬに接続する偶数側ビットラインデコーダ６２３及び奇数側ビットラインデコーダ６２４（いずれも第１デコーダの一例）を有している。タイル回路６１２は、マイクロコントローラ５３（図４参照）から入力されるワードラインアドレスＷＬＡに基づいて複数の上側ワードラインＵＷＬｉ及び下側ワードラインＬＷＬｊから選択された選択ワードライン（選択第２ラインの一例）を選択してグローバルワードラインに接続する偶数側ワードラインデコーダ６２１及び奇数側ワードラインデコーダ６２２（いずれも第２デコーダの一例）を有している。

タイル回路６１２は、書込電圧Ｖｗ、読出電圧Ｖｒ及びディスターブ不良検出電圧ＶｄのうちグローバルビットラインＧＢＬ及びグローバルワードラインＧＷＬに印加する電圧を切り替える電圧切替部６２５を有している。タイル回路６１２は、当該タイル回路６１２に対応するメモリセルＭＣに設けられた抵抗変化素子ＶＲの抵抗状態を検出するデータ検出部（検出部の一例）６２７を有している。タイル回路６１２は、書込データ及び読出データを保持可能なデータラッチ部（保持部の一例）６２６を有している。

タイル回路６１２の構成についてより具体的に説明する。図１２に示すように、タイル回路６１２に設けられた電圧切替部６２５は、周辺部４１に設けられたアナログ電圧出力部５２４を介して電圧生成部５１６（いずれも図６参照）と接続されている。より具体的には、電圧切替部６２５は、アナログ電圧出力部５２４を介して電圧生成部５１６に設けられた正側電圧生成部５３１及び負側電圧生成部５３２（図７参照）に接続されている。これにより、電圧切替部６２５には、電圧生成部５１６で生成される正側書込電圧Ｖｗ＋、負側書込電圧Ｖｗ−、正側読出電圧Ｖｒ＋、負側読出電圧Ｖｒ−、正側ディスターブ不良検出電圧Ｖｄ＋及び負側ディスターブ不良検出電圧Ｖｄ−が入力される。

また、電圧切替部６２５は、マイクロコントローラ５３、グローバルビットラインＧＢＬ及びグローバルワードラインＧＷＬと接続されている。マイクロコントローラ５３は、グローバルビットラインＧＢＬ及びグローバルワードラインＧＷＬに印加するアナログ電圧の切替制御信号ＣＴＬｓｗを電圧切替部６２５に入力するように構成されている。電圧切替部６２５は、マイクロコントローラ５３から入力される切替制御信号ＣＴＬｓｗに基づいて、電圧生成部５１６から入力される正側書込電圧Ｖｗ＋などのアナログ電圧のうちの正極側及び負極側で組となる電圧をグローバルビットラインＧＢＬ及びグローバルワードラインＧＷＬにそれぞれ入力するようになっている。例えば、電圧切替部６２５は、グローバルビットラインＧＢＬに正側書込電圧Ｖｗ＋を印加する場合にはグローバルワードラインＧＷＬに負側書込電圧Ｖｗ−を印加する。このように、電圧切替部６２５は、マイクロコントローラ５３に制御され、グローバルビットラインＧＢＬ及びグローバルワードラインＧＷＬに印加するアナログ電圧を切り替えるように構成されている。

また、電圧切替部６２５は、データラッチ部６２６と接続されている。これにより、電圧切替部６２５には、データラッチ部６２６で一時的に保持されている書込データＷＤＡＴＡが必要に応じて入力されるようになっている。

偶数側ワードラインデコーダ６２１は、グローバルワードラインＧＷＬを介して電圧切替部６２５に接続されている。また、偶数側ワードラインデコーダ６２１は、マイクロコントローラ５３と接続されている。また、偶数側ワードラインデコーダ６２１は、偶数番目の上側ワードラインＵＷＬｉ（ｉは、０及び１から４０９５までの偶数）及び下側ワードラインＬＷＬｊ（ｊは、０及び１から４０９５までの偶数）を介して複数のメモリセルＭＣに接続されている。また、偶数側ワードラインデコーダ６２１には、書込動作や読出動作の際に、データの書き込みやデータの読み出しの対象でないメモリセルＭＣに書込電圧Ｖｗや読出電圧Ｖｒが印加されることを阻止する阻止電圧Ｖｉｎｈ＿ｗｌが入力されている。阻止電圧Ｖｉｎｈ＿ｗｌは例えば、ディスターブ不良検出電圧Ｖｄよりも低い電圧であり、基準電圧である。当該基準電圧は、例えばグランドと同電位の電圧である。

奇数側ワードラインデコーダ６２２は、グローバルワードラインＧＷＬを介して電圧切替部６２５に接続されている。また、奇数側ワードラインデコーダ６２２は、マイクロコントローラ５３と接続されている。また、奇数側ワードラインデコーダ６２２は、奇数番目の上側ワードラインＵＷＬｉ（ｉは、１から４０９５までの奇数）及び下側ワードラインＬＷＬ（ｊは、１から４０９５までの奇数）を介して複数のメモリセルＭＣに接続されている。また、奇数側ワードラインデコーダ６２２にも阻止電圧Ｖｉｎｈ＿ｗｌが入力されている。

マイクロコントローラ５３は、正側書込電圧Ｖｗ＋などのアナログ電圧の印加対象のワードラインアドレスＷＬＡを偶数側ワードラインデコーダ６２１及び奇数側ワードラインデコーダ６２２に入力するようになっている。偶数側ワードラインデコーダ６２１は、マイクロコントローラ５３から入力されるワードラインアドレスＷＬＡが偶数番目のワードラインのアドレスの場合、ワードラインアドレスＷＬＡに対応するワードラインＷＬｉとグローバルワードラインＧＷＬとを接続し、残余の偶数番目のワードラインＷＬｉに阻止電圧Ｖｉｎｈ＿ｗｌを印加する。また、奇数側ワードラインデコーダ６２２は、マイクロコントローラ５３から入力されるワードラインアドレスＷＬＡが偶数番目のワードラインのアドレスの場合、全ての奇数番目のワードラインＷＬｉに阻止電圧Ｖｉｎｈ＿ｗｌを印加する。これにより、制御対象のメモリセルＭＣが接続された偶数番目のワードラインＷＬｉにグローバルワードラインＧＷＬに印加されたアナログ電圧が印加され、残余のワードラインＷＬｉに阻止電圧Ｖｉｎｈ＿ｗｌが印加される。

一方、奇数側ワードラインデコーダ６２２は、マイクロコントローラ５３から入力されるワードラインアドレスＷＬＡが奇数番目のワードラインのアドレスの場合、ワードラインアドレスＷＬＡに対応するワードラインＷＬｉとグローバルワードラインＧＷＬとを接続し、残余の奇数番目のワードラインＷＬｉに阻止電圧Ｖｉｎｈ＿ｗｌを印加する。また、偶数側ワードラインデコーダ６２１は、マイクロコントローラ５３から入力されるワードラインアドレスＷＬＡが奇数番目のワードラインのアドレスの場合、全ての奇数番目のワードラインＷＬｉに阻止電圧Ｖｉｎｈ＿ｗｌを印加する。これにより、制御対象のメモリセルＭＣが接続された奇数番目のワードラインＷＬｉにグローバルワードラインＧＷＬに印加されたアナログ電圧が印加され、残余のワードラインＷＬｉに阻止電圧Ｖｉｎｈ＿ｗｌが印加される。

偶数側ビットラインデコーダ６２３は、グローバルビットラインＧＢＬを介して電圧切替部６２５に接続されている。また、偶数側ビットラインデコーダ６２３は、マイクロコントローラ５３と接続されている。また、偶数側ビットラインデコーダ６２３は、偶数番目のビットラインＢＬｋ（ｋは、０及び１から２０４７までの偶数）を介して複数のメモリセルＭＣに接続されている。また、偶数側ビットラインデコーダ６２３には、書込動作や読出動作の際に、データの書き込みやデータの読み出しの対象でないメモリセルＭＣに書込電圧Ｖｗや読出電圧Ｖｒが印加されることを阻止する阻止電圧Ｖｉｎｈ＿ｂｌが入力されている。阻止電圧Ｖｉｎｈ＿ｂｌは例えば、ディスターブ不良検出電圧Ｖｄよりも低い電圧であり、基準電圧である。当該基準電圧は、例えばグランドと同電位の電圧である。

奇数側ビットラインデコーダ６２４は、グローバルビットラインＧＢＬを介して電圧切替部６２５に接続されている。また、奇数側ビットラインデコーダ６２４は、マイクロコントローラ５３と接続されている。また、奇数側ビットラインデコーダ６２４は、奇数番目のビットラインＢＬｋ（ｋは、１から２０４７までの奇数）を介して複数のメモリセルＭＣに接続されている。また、奇数側ビットラインデコーダ６２４にも阻止電圧Ｖｉｎｈ＿ｂｌが入力されている。

マイクロコントローラ５３は、正側書込電圧Ｖｗ＋などのアナログ電圧の印加対象のビットラインアドレスＢＬＡを偶数側ビットラインデコーダ６２３及び奇数側ビットラインデコーダ６２４に入力するようになっている。偶数側ビットラインデコーダ６２３は、マイクロコントローラ５３から入力されるビットラインアドレスＢＬＡが偶数番目のビットラインのアドレスの場合、ビットラインアドレスＢＬＡに対応するビットラインＢＬｋとグローバルビットラインＧＢＬとを接続し、残余の偶数番目のビットラインＢＬｋに阻止電圧Ｖｉｎｈ＿ｂｌを印加する。また、奇数側ビットラインデコーダ６２４は、マイクロコントローラ５３から入力されるビットラインアドレスＢＬＡが偶数番目のビットラインのアドレスの場合、全ての奇数番目のビットラインＢＬｋに阻止電圧Ｖｉｎｈ＿ｂｌを印加する。これにより、制御対象のメモリセルＭＣが接続された偶数番目のビットラインＢＬｋにグローバルビットラインＧＢＬに印加されたアナログ電圧が印加され、残余のビットラインＢＬｋに阻止電圧Ｖｉｎｈ＿ｂｌが印加される。

一方、奇数側ビットラインデコーダ６２４は、マイクロコントローラ５３から入力されるビットラインアドレスＢＬＡが奇数番目のビットラインのアドレスの場合、ビットラインアドレスＢＬＡに対応するビットラインＢＬｋとグローバルビットラインＧＢＬとを接続し、残余の奇数番目のビットラインＢＬｋに阻止電圧Ｖｉｎｈ＿ｂｌを印加する。また、偶数側ビットラインデコーダ６２３は、マイクロコントローラ５３から入力されるビットラインアドレスＢＬＡが奇数番目のビットラインのアドレスの場合、全ての奇数番目のビットラインＢＬｋに阻止電圧Ｖｉｎｈ＿ｂｌを印加する。これにより、制御対象のメモリセルＭＣが接続された奇数番目のビットラインＢＬｋにグローバルビットラインＧＢＬに印加されたアナログ電圧が印加され、残余のビットラインＢＬｋに阻止電圧Ｖｉｎｈ＿ｂｌが印加される。

このように、電圧切替部６２５、偶数側ワードラインデコーダ６２１、奇数側ワードラインデコーダ６２２、偶数側ビットラインデコーダ６２３及び奇数側ビットラインデコーダ６２４がマイクロコントローラ５３によって制御され、制御対象のメモリセルＭＣに所定の電圧が印加される。

図１２に示すように、データ検出部６２７は、周辺部４１に設けられたアナログ電圧出力部５２４を介して電圧生成部５１６と接続されている。より具体的には、データ検出部６２７は、アナログ電圧出力部５２４を介して電圧生成部５１６に設けられた参照電圧生成部５３３（図７参照）に接続されている。これにより、データ検出部６２７には、参照電圧生成部５３３で生成される上側参照電圧Ｖｒｅｆｕ及び下側参照電圧Ｖｒｅｆｌが入力される。

また、データ検出部６２７は、マイクロコントローラ５３、グローバルワードラインＧＷＬ及びデータラッチ部６２６に接続されている。データ検出部６２７は、マイクロコントローラ５３から入力されるデータ読出制御信号ＣＴＬｒに基づいて、読出データＲＤＡＴＡをデータラッチ部６２６に出力するように構成されている。詳細は後述するが、データラッチ部６２６は、上側メモリセルＵＭＣで検出されてグローバルワードラインＧＷＬを介して入力される検出電圧と、上側参照電圧Ｖｒｅｆｕとの比較結果を読出データＲＤＡＴＡとして出力する上側センスアンプを有している。また、データラッチ部６２６は、下側メモリセルＬＭＣで検出されてグローバルワードラインＧＷＬを介して入力される検出電圧と、下側参照電圧Ｖｒｅｆｌとの比較結果を読出データＲＤＡＴＡとして出力する下側センスアンプを有している。

図１２に示すように、データラッチ部６２６は、周辺部４１に設けられた信号入出力部５２３（図６参照）を介して周辺回路５１に設けられたメモリアクセス制御部５１１（図６参照）と接続されている。また、データラッチ部６２６は、マイクロコントローラ５３、電圧切替部６２５及びデータ検出部６２７と接続されている。データラッチ部６２６は、信号入出力部５２３から入力される書込データＷＤＡＴＡを一時的に保持する書込データ用ラッチ回路（不図示）と、データ検出部６２７から入力される読出データＲＤＡＴＡを一時的に保持する読出データ用ラッチ回路（不図示）とを有している。詳細は後述するが、データラッチ部６２６は、セット検証ラッチ回路、リセット検証ラッチ回路、ディスターブ不良検出ラッチ回路（いずれも不図示）を有している。

データラッチ部６２６は、マイクロコントローラ５３から入力されるデータラッチ制御信号ＣＴＬｌに基づいて、信号入出力部５２３から入力される書込データＷＤＡＴＡを書込データ用ラッチ回路に保持したり、書込データ用ラッチ回路に保持している書込データＷＤＡＴＡを電圧切替部６２５に出力したりするように構成されている。また、データラッチ部６２６は、マイクロコントローラ５３から入力されるデータラッチ制御信号ＣＴＬｌに基づいて、データラッチ部６２６から入力される読出データＲＤＡＴＡを読出データ用ラッチ回路に保持したり、読出データ用ラッチ回路に保持している読出データＲＤＡＴＡをメモリアクセス制御部５１１に出力したりするように構成されている。

電圧生成部５１６は、アナログ電圧出力部５２４を介して、複数のメモリバンク４２のそれぞれに設けられた全てのタイル回路６１２の電圧切替部６２５に並列に接続されている。このため、複数のメモリバンク４２のそれぞれに設けられた全てのタイル回路６１２の電圧切替部６２５には、正側書込電圧Ｖｗ＋、負側書込電圧Ｖｗ−、正側読出電圧Ｖｒ＋、負側読出電圧Ｖｒ−、正側ディスターブ不良検出電圧Ｖｄ＋及び負側ディスターブ不良検出電圧Ｖｄ−が入力される。しかしながら、活性化されたメモリバンク４２に設けられたマイクロコントローラ５３以外のマイクロコントローラ５３は動作しない。このため、メモリチップ３１に形成された全ての電圧切替部６２５のうち、活性化されたメモリバンク４２に設けられた全ての電圧切替部６２５のみが、グローバルビットラインＧＢＬ及びグローバルワードラインＧＷＬに、正側書込電圧Ｖｗ＋などの所定のアナログ電圧を印加できる。

電圧生成部５１６は、アナログ電圧出力部５２４を介して、複数のメモリバンク４２のそれぞれに設けられた全てのタイル回路６１２のデータ検出部６２７に並列に接続されている。このため、複数のメモリバンク４２のそれぞれに設けられた全てのタイル回路６１２のデータ検出部６２７には、上側参照電圧Ｖｒｅｆｕ及び下側参照電圧Ｖｒｅｆｌが入力される。しかしながら、活性化されたメモリバンク４２に設けられたマイクロコントローラ５３以外のマイクロコントローラ５３は動作しない。このため、メモリチップ３１に形成された全てのデータ検出部６２７のうち、活性化されたメモリバンク４２に設けられた全てのデータ検出部６２７のみが、制御対象のメモリセルＭＣから入力される電圧を検出できる。

次に、メモリセルＭＣへのデータの書込動作及びメモリセルＭＣからのデータの読出動作について図１３から図２０を用いて説明する。

図１３中の左側には、メモリセルアレイ６１１の一部の等価回路が図示され、図１３中の右側には、データの書込動作などの際にメモリセルＭＣに供給される電流の向きが図示されている。

図１３中の左側に示すように、メモリセルＭＣは、抵抗変化素子ＶＲ及び選択素子ＳＥの直列構造を有している。すなわち、メモリセルＭＣは、１選択素子１抵抗変化素子（１Ｓ１Ｒ）メモリ素子である。また、メモリセルＭＣは、ビットラインＢＬとワードラインＷＬとの交差部（交点）に配置され、クロスポイント（ＸＰ）構造を有している。

複数の上側メモリセルＵＭＣ（図１３では１個のみ図示されている）は、抵抗変化素子ＶＲが上側ワードラインＵＷＬｉ側に配置され、選択素子ＳＥがビットラインＢＬｋ側に配置された状態で、上側ワードラインＵＷＬｉ及びビットラインＢＬｋとの間に配置されている。図１３中の右側に示すように、データの書込動作におけるセット動作又はデータの読出動作の際に上側メモリセルＵＭＣには、抵抗変化素子ＶＲから選択素子ＳＥに向かう電流が流れるように電圧が印加される。したがって、データの書込動作におけるセット動作の場合には、上側ワードラインＵＷＬｉには正側書込電圧Ｖｗ＋が印加され、ビットラインＢＬｋには負側書込電圧Ｖｗ−が印加される。さらに、データの書込動作におけるセット動作の場合には、周辺部４１の周辺回路５１に設けられた電流源５１７（図６参照）から、「上側ワードラインＵＷＬｉ→抵抗変化素子ＶＲ→選択素子ＳＥ→ビットラインＢＬｋ」の方向に流れるセット電流Ｉｓｅｔ（例えば電流量が５０μＡの定電流）が供給される。

また、データの読出動作、事前読出動作及び検証動作の場合には、上側ワードラインＵＷＬｉには正側読出電圧Ｖｒ＋が印加され、ビットラインＢＬｋには負側読出電圧Ｖｒ−が印加される。さらに、データの読出動作、事前読出動作及び検証動作の場合には、周辺部４１の周辺回路５１に設けられた電流源５１７（図６参照）から、「上側ワードラインＵＷＬｉ→抵抗変化素子ＶＲ→選択素子ＳＥ→ビットラインＢＬｋ」の方向に流れるセット電流Ｉｓｅｔ（例えば電流量が５０μＡの定電流）が供給される。

一方、図１３中の右側に示すように、データの書込動作におけるリセット動作の際に上側メモリセルＵＭＣには、選択素子ＳＥから抵抗変化素子ＶＲに向かう電流が流れるように電圧が印加される。したがって、データの書込動作におけるリセット動作の場合には、下側ワードラインＬＷＬｊには負側書込電圧Ｖｗ−が印加され、ビットラインＢＬｋには正側書込電圧Ｖｗ＋が印加される。さらに、データの書込動作におけるリセット動作の場合には、電流源５１７から「下側ワードラインＬＷＬｊ→選択素子ＳＥ→抵抗変化素子ＶＲ→ビットラインＢＬｋ」の方向に流れるリセット電流Ｉｒｓｔ（例えば電流量が３０μＡの定電流）が供給される。

複数の下側メモリセルＬＭＣ（図１３では１個のみ図示されている）は、抵抗変化素子ＶＲがビットラインＢＬｋ側に配置され、選択素子ＳＥが下側ワードラインＬＷＬｊ側に配置された状態で、ビットラインＢＬｋ及び下側ワードラインＬＷＬｊとの間に配置されている。図１３中の右側に示すように、データの書込動作におけるセット動作又はデータの読出動作の際に下側メモリセルＬＭＣには、抵抗変化素子ＶＲから選択素子ＳＥに向かう電流が流れるように電圧が印加される。したがって、データの書込動作におけるセット動作の場合には、ビットラインＢＬｋには正側書込電圧Ｖｗ＋が印加され、下側ワードラインＬＷＬｊには負側書込電圧Ｖｗ−が印加される。さらに、データの書込動作におけるセット動作の場合には、電流源５１７から「ビットラインＢＬｋ→抵抗変化素子ＶＲ→選択素子ＳＥ→下側ワードラインＬＷＬｊ」の方向に流れるセット電流Ｉｓｅｔ（例えば電流量が５０μＡの定電流）が供給される。

また、データの読出動作、事前読出動作及び検証動作の場合には、下側ワードラインＬＷＬｊには正側読出電圧Ｖｒ＋が印加され、ビットラインＢＬｋには負側読出電圧Ｖｒ−が印加される。さらに、データの読出動作、事前読出動作及び検証動作の場合には、電流源５１７から「ビットラインＢＬｋ→抵抗変化素子ＶＲ→選択素子ＳＥ→下側ワードラインＬＷＬｊ」の方向に流れるセット電流Ｉｓｅｔ（例えば電流量が５０μＡの定電流）が供給される。

一方、図１３中の右側に示すように、データの書込動作におけるリセット動作の際に下側メモリセルＬＭＣには、選択素子ＳＥから抵抗変化素子ＶＲに向かう電流が流れるように電圧が印加される。したがって、データの書込動作におけるリセット動作の場合には、下側ワードラインＬＷＬｊには正側書込電圧Ｖｗ＋が印加され、ビットラインＢＬｋには負側書込電圧Ｖｗ−が印加される。さらに、データの書込動作におけるリセット動作の場合には、電流源５１７から「下側ワードラインＬＷＬｊ→選択素子ＳＥ→抵抗変化素子ＶＲ→ビットラインＢＬｋ」の方向に流れるリセット電流Ｉｒｓｔ（例えば電流量が３０μＡの定電流）が供給される。

次に、メモリセルＭＣの電流電圧特性について図１４を用いて説明する。図１４中に示すグラフの横軸は、メモリセルＭＣ（すなわち直列構造の抵抗変化素子ＶＲ及び選択素子ＳＥ）の両端に印加される両端電圧Ｖｃｅｌｌ［Ｖ］を示している。図１４中に示すグラフの縦軸は、メモリセルＭＣ（すなわち直列構造の抵抗変化素子ＶＲ及び選択素子ＳＥ）に流れる電流Ｉｃｅｌｌ［Ａ］を示している。図１４中に示す「ＩＶＬ」は、抵抗変化素子ＶＲが低抵抗状態におけるメモリセルＭＣの電流電圧特性を示している。図１４中に示す「ＩＶＨ」は、抵抗変化素子ＶＲが高抵抗状態におけるメモリセルＭＣの電流電圧特性を示している。

抵抗変化素子ＶＲが低抵抗状態（Ｌｏｗ Ｒｅｓｉｓｔｉｖｅ Ｓｔａｔｅ：ＬＲＳ）の場合にメモリセルＭＣの両端に印加される両端電圧Ｖｃｅｌｌが高くなるように０Ｖから掃引（スイープ）すると、図１４中に電流電圧特性ＩＶＬで示すように、メモリセルＭＣに流れる電流Ｉｃｅｌｌは、両端電圧Ｖｃｅｌｌが例えば１Ｖになると流れ始め、両端電圧Ｖｃｅｌｌが例えば４Ｖになるまで、ほぼ線形に増加する。メモリセルＭＣの両端電圧Ｖｃｅｌｌは、例えば４Ｖに到達した時点で低下し、電流Ｉｃｅｌｌは急激に増加する（電流電圧特性ＩＶＬの破線部分参照）。メモリセルＭＣの両端電圧Ｖｃｅｌｌが低下して電流Ｉｃｅｌｌが急激に流れ始める現象は「スナップ現象」と呼ばれ、スナップ現象が発生する両端電圧Ｖｃｅｌｌは「スナップ電圧」と呼ばれる。図１４に示す例では、スナップ電圧は４Ｖである。メモリセルＭＣは、抵抗変化素子ＶＲの低抵抗状態においてスナップ現象が生じた後に両端電圧Ｖｃｅｌｌが高くなるように掃引すると、電流Ｉｃｅｌｌは非線形の特性で増加する（電流電圧特性ＩＶＬの実線の曲線部分参照）。

抵抗変化素子ＶＲが高抵抗状態（Ｈｉｇｈ Ｒｅｓｉｓｔｉｖｅ Ｓｔａｔｅ：ＨＲＳ）の場合にメモリセルＭＣの両端電圧Ｖｃｅｌｌが高くなるように０Ｖから掃引（スイープ）すると、図１４中に電流電圧特性ＩＶＨで示すように、メモリセルＭＣに流れる電流Ｉｃｅｌｌは、両端電圧Ｖｃｅｌｌが例えば１Ｖになると流れ始め、両端電圧Ｖｃｅｌｌが例えば６Ｖになるまで、ほぼ線形に増加する。メモリセルＭＣの両端電圧Ｖｃｅｌｌは、例えば６Ｖに到達した時点で低下し、電流Ｉｃｅｌｌは急激に増加する（電流電圧特性ＩＶＨの破線部分参照）。このように、抵抗変化素子ＶＲが高抵抗状態の場合のメモリセルＭＣのスナップ電圧は、例えば６Ｖとなり、抵抗変化素子ＶＲが低抵抗状態の場合のスナップ電圧よりも高くなる。メモリセルＭＣは、抵抗変化素子ＶＲの高抵抗状態においてスナップ現象が生じた後に両端電圧Ｖｃｅｌｌが高くなるように掃引すると、電流Ｉｃｅｌｌは非線形の特性で増加する（電流電圧特性ＩＶＨの実線の曲線部分参照）。スナップ現象が生じた後のメモリセルＭＣの電流電圧特性は、抵抗変化素子ＶＲの抵抗状態によらずほぼ同じになる。

図１４に示すように、データ読出動作では、抵抗変化素子ＶＲが低抵抗状態でのスナップ電圧と、抵抗変化素子ＶＲが高抵抗状態でのスナップ電圧との間の両端電圧Ｖｃｅｌｌ（例えば５Ｖ）を読出電圧ＶｒとしてメモリセルＭＣに印加する。そうすると、抵抗変化素子ＶＲが低抵抗状態でのメモリセルＭＣにはスナップ現象が発生するのに対し、抵抗変化素子ＶＲが高抵抗状態でのメモリセルＭＣにはスナップ現象が発生しない。その結果、図１４に示すように、抵抗変化素子ＶＲが低抵抗状態でのメモリセルＭＣの電流Ｉｃｅｌｌの電流値は電流値ＣＶｌとなり、抵抗変化素子ＶＲが高抵抗状態でのメモリセルＭＣの電流Ｉｃｅｌｌの電流値は電流値ＣＶｈとなる。電流値ＣＶｌ及び電流値ＣＶｈには、１０^４程度の差がある。詳細は後述するが、本実施形態によるメモリチップ３１は、メモリセルＭＣに読出電圧Ｖｒを印加した場合に生じるこの電流の差を利用して、メモリセルＭＣに記憶されているデータの値を判定するように構成されている。

抵抗変化素子ＶＲが高抵抗状態のメモリセルＭＣをスナップさせ、抵抗変化素子ＶＲに所定方向に約５０μＡの電流を流すと、抵抗変化素子ＶＲは低抵抗状態に変化する。一方、抵抗変化素子ＶＲが低抵抗状態のメモリセルＭＣをスナップさせ、抵抗変化素子ＶＲが高抵抗状態の場合とは逆方向に抵抗変化素子ＶＲに約３０μＡの電流を流すと、抵抗変化素子ＶＲは高抵抗状態に変化する。本実施形態によるメモリセルＭＣは、抵抗変化素子ＶＲのこの特性を利用して１ビットのデータを記憶するように構成されている。本実施形態では、メモリセルＭＣは、「１」のデータを記憶する場合に抵抗変化素子ＶＲが低抵抗状態に設定される。また、メモリセルＭＣは、「０」のデータを記憶する場合に抵抗変化素子ＶＲが高抵抗状態に設定される。したがって、メモリチップ３１は、メモリセルＭＣに「１」のデータを記憶する場合はセット動作を実行し、メモリセルＭＣに「０」のデータを記憶する場合はリセット動作を実行するようになっている。

次に、メモリセルＭＣへのデータの書込動作及びメモリセルＭＣからのデータの読出動作について図１５から図２０を用いて説明する。図１５、図１７及び図１９には、下側ワードラインＬＷＬ０，ＬＷＬ１及びビットラインＢＬ０，ＢＬ１が模式的に図示されている。また、図１５、図１７及び図１９には、下側ワードラインＬＷＬ０及びビットラインＢＬ０，ＢＬ１のそれぞれの交差部に配置された下側メモリセルＬＭＣ００，ＬＭＣ０１と、下側ワードラインＬＷＬ１及びビットラインＢＬ０，ＢＬ１のそれぞれの交差部に配置された下側メモリセルＬＭＣ１０，ＬＭＣ１１とが模式的に図示されている。また、図１５、図１７及び図１９には、偶数側ワードラインデコーダ６２１、奇数側ワードラインデコーダ６２２、偶数側ビットラインデコーダ６２３及び奇数側ビットラインデコーダ６２４が模式的に図示されている。また、図１５には、グローバルワードラインＧＷＬに接続されたデータ検出部６２７に設けられた下側センスアンプ６２７ｌが図示されている。

図１６、図１８及び図２０には上側ワードラインＵＷＬ０，ＵＷＬ１及びビットラインＢＬ０，ＢＬ１が模式的に図示されている。また、図１６、図１８及び図２０には、上側ワードラインＵＷＬ０及びビットラインＢＬ０，ＢＬ１のそれぞれの交差部に配置された上側メモリセルＵＭＣ００，ＵＭＣ０１と、上側ワードラインＵＷＬ１及びビットラインＢＬ０，ＢＬ１のそれぞれの交差部に配置された上側メモリセルＵＭＣ１０，ＵＭＣ１１とが模式的に図示されている。また、図１６、図１８及び図２０には、偶数側ワードラインデコーダ６２１、奇数側ワードラインデコーダ６２２、偶数側ビットラインデコーダ６２３及び奇数側ビットラインデコーダ６２４が模式的に図示されている。また、図１６には、グローバルワードラインＧＷＬに接続されたデータ検出部６２７に設けられた上側センスアンプ６２７ｕが図示されている。図１６から図２０では、奇数側ワードラインデコーダ６２２及び偶数側ビットラインデコーダ６２３は、共通のブロックとして図示されている。

まず、メモリセルＭＣからのデータの読出動作について図１５及び図１６を用いて説明する。図１５において、データの読出対象のメモリセルは、下側メモリセルＬＭＣ００である。また、図１６において、データの読出対象のメモリセルは、上側メモリセルＵＭＣ００である。

下側メモリセルＬＭＣに記憶されたデータを読み出す場合、図１５に示すように、読出対象の下側メモリセルＬＭＣ００に接続された下側ワードラインＬＷＬ０に負側読出電圧Ｖｒ−（例えば−２．５Ｖ）を印加し、下側ワードラインＬＷＬ０以外の下側ワードラインＬＷＬ１には阻止電圧Ｖｉｎｈ＿ｗｌ（例えば０Ｖ）を印加し、全てのビットラインＢＬ０，ＢＬ１に阻止電圧Ｖｉｎｈ＿ｂｌ（例えば０Ｖ）を印加する。なお、図１５では、ビットラインＢＬ０に阻止電圧Ｖｉｎｈ＿ｂｌが印加された状態の図示は省略されている。

下側ワードラインＬＷＬ０（より具体的には下側ワードラインＬＷＬ０に形成される寄生容量）は、負側読出電圧Ｖｒ−で充電された後に、下側ワードラインＬＷＬ０への負側読出電圧Ｖｒ−の印加が停止されてフローティング状態とされる。次に、図１５に示すように、ビットラインＢＬ０に正側読出電圧Ｖｒ＋（例えば＋２．５Ｖ）を印加する。これにより、読出対象の下側メモリセルＬＭＣ００には、正側読出電圧Ｖｒ＋の電位と、負側読出電圧Ｖ−の電位との電位差の読出電圧Ｖｒ（例えば＋５Ｖ）が印加される。

読出対象の下側メモリセルＬＭＣ００に設けられた抵抗変化素子ＶＲの抵抗状態が低抵抗状態である場合には、下側メモリセルＬＭＣ００は、スナップするので下側ワードラインＬＷＬ０に形成された寄生容量が放電する。その結果、下側ワードラインＬＷＬ０の電位は０Ｖ付近まで上昇する。

一方、読出対象の下側メモリセルＬＭＣ００に設けられた抵抗変化素子ＶＲの抵抗状態が高抵抗状態である場合には、下側メモリセルＬＭＣ００は、スナップしないので、僅かなリーク電流が流れるだけで下側ワードラインＬＷＬ０に形成された寄生容量はほとんど放電しない。その結果、下側ワードラインＬＷＬ０の電位は負側読出電圧Ｖｒ−の電位（例えば−２．５Ｖ）付近で維持される。

図１５に示すように、下側センスアンプ６２７ｌは、例えばオペアンプで構成されている。下側センスアンプ６２７ｌは、比較器として機能し、非反転入力端子（＋）に入力される電圧が反転入力端子（−）に入力される電圧よりも高い場合は高レベルの電圧を出力する。一方、下側センスアンプ６２７ｌは、非反転入力端子（＋）に入力される電圧が反転入力端子（−）に入力される電圧よりも低い場合は低レベルの電圧を出力する。

下側センスアンプ６２７ｌの反転入力端子（−）は、電圧生成部５１６（図６参照）に設けられた参照電圧生成部５３３の下側参照電圧Ｖｒｅｆｌが出力される出力端子に接続されている。下側センスアンプ６２７ｌの非反転入力端子（＋）は、グローバルワードラインＧＷＬに接続されている。下側メモリセルＬＭＣ００が読出対象の場合、グローバルワードラインＧＷＬには下側ワードラインＬＷＬ０が接続されている。このため、下側センスアンプ６２７ｌの反転入力端子（−）には下側参照電圧Ｖｒｅｆｌが入力され、下側センスアンプ６２７ｌの非反転入力端子（＋）にはグローバルワードラインＧＷＬを介して下側ワードラインＬＷＬ０の電圧が入力される。

下側メモリセルＬＭＣ００に設けられた抵抗変化素子ＶＲの抵抗状態が低抵抗状態である場合は、下側ワードラインＬＷＬ０の電位は、負側読出電圧Ｖｒ−よりも上昇して下側参照電圧Ｖｒｅｆｌ（例えば−１Ｖ）よりも高く（例えば０Ｖ）なる。このため、下側センスアンプ６２７ｌは、高レベルの電圧を出力する。

一方、下側メモリセルＬＭＣ００に設けられた抵抗変化素子ＶＲの抵抗状態が高抵抗状態である場合は、下側ワードラインＬＷＬ０の電位は、負側読出電圧Ｖｒ−とほぼ同じ電位のままであるので下側参照電圧Ｖｒｅｆｌ（例えば−１Ｖ）よりも低く（例えば−２．５Ｖ）なる。このため、下側センスアンプ６２７ｌは、低レベルの電圧を出力する。

上側メモリセルＵＭＣ００に記憶されたデータを読み出す場合、図１６に示すように、読出対象の上側メモリセルＵＭＣ００に接続された上側ワードラインＵＷＬ０に正側読出電圧Ｖｒ＋（例えば＋２．５Ｖ）を印加し、上側ワードラインＵＷＬ０以外の上側ワードラインＵＷＬ１には阻止電圧Ｖｉｎｈ＿ｗｕ（例えば０Ｖ）を印加し、全てのビットラインＢＬ０，ＢＬ１に阻止電圧Ｖｉｎｈ＿ｂｌ（例えば０Ｖ）を印加する。なお、図１６では、ビットラインＢＬ０に阻止電圧Ｖｉｎｈ＿ｂｌが印加された状態の図示は省略されている。

上側ワードラインＵＷＬ０（より具体的には上側ワードラインＵＷＬ０に形成される寄生容量）は、正側読出電圧Ｖｒ＋で充電された後に、上側ワードラインＵＷＬ０への正側読出電圧Ｖｒ＋の印加が停止されてフローティング状態とされる。次に、図１６に示すように、ビットラインＢＬ０に負側読出電圧Ｖｒ−（例えば−２．５Ｖ）を印加する。これにより、読出対象の上側メモリセルＵＭＣ００には、正側読出電圧Ｖｒ＋の電位と、負側読出電圧Ｖ−の電位との電位差の読出電圧Ｖｒ（例えば＋５Ｖ）が印加される。

読出対象の上側メモリセルＵＭＣ００に設けられた抵抗変化素子ＶＲの抵抗状態が低抵抗状態である場合には、上側メモリセルＵＭＣ００は、スナップするので上側ワードラインＵＷＬ０に形成された寄生容量が放電する。その結果、上側ワードラインＵＷＬ０の電位は０Ｖ付近まで減少する。

一方、読出対象の上側メモリセルＵＭＣ００に設けられた抵抗変化素子ＶＲの抵抗状態が高抵抗状態である場合には、上側メモリセルＵＭＣ００は、スナップしないので、僅かなリーク電流が流れるだけで上側ワードラインＵＷＬ０に形成された寄生容量はほとんど放電しない。その結果、上側ワードラインＵＷＬ０の電位は正側読出電圧Ｖｒ＋の電位（例えば＋２．５Ｖ）付近で維持される。

図１６に示すように、上側センスアンプ６２７ｕは、例えばオペアンプで構成されている。上側センスアンプ６２７ｕは、比較器として機能し、非反転入力端子（＋）に入力される電圧が反転入力端子（−）に入力される電圧よりも高い場合は高レベルの電圧を出力する。一方、上側センスアンプ６２７ｕは、非反転入力端子（＋）に入力される電圧が反転入力端子（−）に入力される電圧よりも低い場合は低レベルの電圧を出力する。

下側センスアンプ６２７ｌの非反転入力端子（＋）は、電圧生成部５１６に設けられた参照電圧生成部５３３の上側参照電圧Ｖｒｅｆｕが出力される出力端子に接続されている。上側センスアンプ６２７ｕの反転入力端子（−）は、グローバルワードラインＧＷＬに接続されている。上側メモリセルＵＭＣ００が読出対象の場合、グローバルワードラインＧＷＬには上側ワードラインＵＷＬ０が接続されている。このため、上側センスアンプ６２７ｕの非反転入力端子（＋）には上側参照電圧Ｖｒｅｆｕが入力され、上側センスアンプ６２７ｕの反転入力端子（−）にはグローバルワードラインＧＷＬを介して上側ワードラインＵＷＬ０の電圧が入力される。

上側メモリセルＵＭＣ００に設けられた抵抗変化素子ＶＲの抵抗状態が低抵抗状態である場合は、上側ワードラインＵＷＬ０の電位は、正側読出電圧Ｖｒ＋よりも減少して下側参照電圧Ｖｒｅｆｌ（例えば＋１Ｖ）よりも低く（例えば０Ｖ）なる。このため、下側センスアンプ６２７ｌは、高レベルの電圧を出力する。

一方、上側メモリセルＵＭＣ００に設けられた抵抗変化素子ＶＲの抵抗状態が高抵抗状態である場合は、上側ワードラインＵＷＬ０の電位は、正側読出電圧Ｖｒ＋とほぼ同じ電位のままであるので上側参照電圧Ｖｒｅｆｕ（例えば＋１Ｖ）よりも高く（例えば＋２．５Ｖ）なる。このため、下側センスアンプ６２７ｌは、低レベルの電圧を出力する。

次に、メモリセルＭＣへのデータの書込動作について図１７から図２０を用いて説明する。図１７は、データの書込対象である下側メモリセルＬＭＣ００に対するセット動作を示している。図１８は、データの書込対象である下側メモリセルＬＭＣ００に対するリセット動作を示している。図１９は、データの書込対象である上側メモリセルＵＭＣ００に対するセット動作を示している。図２０は、データの書込対象である上側メモリセルＵＭＣ００に対するリセット動作を示している。

図１７に示すように、下側メモリセルＬＭＣ００に「１」のデータを書き込む場合（すなわちセット動作の場合）、書込対象の下側メモリセルＬＭＣ００に接続された下側ワードラインＬＷＬ０に負側書込電圧Ｖｗ−（例えば−３．５Ｖ）を印加し、ビットラインＢＬ０に正側書込電圧Ｖｗ＋（例えば＋３．５Ｖ）を印加する。また、下側メモリセルＬＭＣ００に「１」のデータを書き込む場合、下側ワードラインＬＷＬ０以外の下側ワードラインＬＷＬ１に阻止電圧Ｖｉｎｈ＿ｗｕ（例えば０Ｖ）を印加し、ビットラインＢＬ０以外のビットラインＢＬ１に阻止電圧Ｖｉｎｈ＿ｂｌ（例えば０Ｖ）を印加する。これにより、下側メモリセルＬＭＣは、抵抗変化素子ＶＲ側の方が選択素子ＳＥ側より電圧が高い状態でスナップする。詳細は後述するが、セット動作は、抵抗変化素子ＶＲが高抵抗状態の下側メモリセルＬＭＣに対して行われる。したがって、下側メモリセルＬＭＣ００の抵抗変化素子ＶＲは、高抵抗状態から低抵抗状態に遷移する。

図１８に示すように、下側メモリセルＬＭＣ００に「０」のデータを書き込む場合（すなわちリセット動作の場合）、書込対象の下側メモリセルＬＭＣ００に接続された下側ワードラインＬＷＬ０に正側書込電圧Ｖｗ＋（例えば＋３．０Ｖ）を印加し、ビットラインＢＬ０に正側書込電圧Ｖｗ−（例えば−３．０Ｖ）を印加する。また、下側メモリセルＬＭＣ００に「０」のデータを書き込む場合、下側ワードラインＬＷＬ０以外の下側ワードラインＬＷＬ１に阻止電圧Ｖｉｎｈ＿ｗｕ（例えば０Ｖ）を印加し、ビットラインＢＬ０以外のビットラインＢＬ１に阻止電圧Ｖｉｎｈ＿ｂｌ（例えば０Ｖ）を印加する。これにより、下側メモリセルＬＭＣは、抵抗変化素子ＶＲ側の方が選択素子ＳＥ側より電圧が低い状態でスナップする。詳細は後述するが、リセット動作は、抵抗変化素子ＶＲが低抵抗状態の下側メモリセルＬＭＣに対して行われる。したがって、下側メモリセルＬＭＣ００の抵抗変化素子ＶＲは、低抵抗状態から高抵抗状態に遷移する。

図１９に示すように、上側メモリセルＵＭＣ００に「１」のデータを書き込む場合（すなわちセット動作の場合）、書込対象の上側メモリセルＵＭＣ００に接続された上側ワードラインＵＷＬ０に正側書込電圧Ｖｗ＋（例えば＋３．５Ｖ）を印加し、ビットラインＢＬ０に負側書込電圧Ｖｗ−（例えば−３．５Ｖ）を印加する。また、上側メモリセルＵＭＣ００に「１」のデータを書き込む場合、上側ワードラインＵＷＬ０以外の上側ワードラインＵＷＬ１に阻止電圧Ｖｉｎｈ＿ｗｕ（例えば０Ｖ）を印加し、ビットラインＢＬ０以外のビットラインＢＬ１に阻止電圧Ｖｉｎｈ＿ｂｌ（例えば０Ｖ）を印加する。これにより、下側メモリセルＬＭＣは、抵抗変化素子ＶＲ側の方が選択素子ＳＥ側より電圧が高い状態でスナップする。詳細は後述するが、セット動作は、抵抗変化素子ＶＲが高抵抗状態の上側メモリセルＵＭＣに対して行われる。したがって、上側メモリセルＵＭＣ００の抵抗変化素子ＶＲは、高抵抗状態から低抵抗状態に遷移する。

図２０に示すように、上側メモリセルＵＭＣ００に「０」のデータを書き込む場合（すなわちリセット動作の場合）、書込対象の上側メモリセルＵＭＣ００に接続された上側ワードラインＵＷＬ０に負側書込電圧Ｖｗ−（例えば−３．０Ｖ）を印加し、ビットラインＢＬ０に正側書込電圧Ｖｗ＋（例えば＋３．０Ｖ）を印加する。また、上側メモリセルＵＭＣ００に「０」のデータを書き込む場合、上側ワードラインＵＷＬ０以外の上側ワードラインＵＷＬ１に阻止電圧Ｖｉｎｈ＿ｗｕ（例えば０Ｖ）を印加し、ビットラインＢＬ０以外のビットラインＢＬ１に阻止電圧Ｖｉｎｈ＿ｂｌ（例えば０Ｖ）を印加する。これにより、上側メモリセルＵＭＣは、抵抗変化素子ＶＲ側の方が選択素子ＳＥ側より電圧が低い状態でスナップする。詳細は後述するが、リセット動作は、抵抗変化素子ＶＲが低抵抗状態の上側メモリセルＵＭＣに対して行われる。したがって、上側メモリセルＵＭＣ００の抵抗変化素子ＶＲは、低抵抗状態から高抵抗状態に遷移する。

次に、データの書込動作における一連の処理について図２１を用いて説明する。データの書込動作における一連の処理は、事前読出処理、セット動作処理、リセット動作処理及び検証動作処理の４つの処理で構成されている。

図２１に示すように、データの書込み動作の一連の処理の第１ステップとして、事前読出処理（プレリード）が実行される。事前読出処理では、書込対象のメモリセルＭＣに設けられた抵抗変化素子ＶＲの現在の状態（すなわちメモリセルＭＣに記憶されているデータ）が判別され、判別されたデータの値と書き込み予定のデータの値と比較が比較される。メモリセルＭＣに記憶されているデータの値（現在値）が「０」（抵抗変化素子ＶＲが高抵抗状態）であり、書き込み予定のデータの値が「１」（抵抗変化素子ＶＲを低抵抗状態とする）である場合、データラッチ部６２６（図１２参照）に設けられたセット検証ラッチ回路（不図示）に「１」が保持される。

一方、メモリセルＭＣに記憶されているデータの値（現在値）が「１」（抵抗変化素子ＶＲが低抵抗状態）であり、書き込み予定のデータの値が「０」（抵抗変化素子ＶＲを高抵抗状態とする）である場合、データラッチ部６２６（図１２参照）に設けられたリセット検証ラッチ回路（不図示）に「１」が保持される。

また、メモリセルＭＣに記憶されているデータの値（現在値）と、書き込み予定のデータの値とが同じ場合、すなわちメモリセルＭＣの抵抗変化素子ＶＲの抵抗状態と、書き込み予定のデータの値に対応する抵抗変化素子ＶＲの抵抗状態とが同じ場合、セット検証ラッチ回路及びリセット検証ラッチ回路のいずれも「０」が保持される。

図２１に示すように、データの書込み動作の一連の処理の第２ステップとして、セット動作処理が必要に応じて実行される。第２ステップでは、第１ステップにおいてセット検証ラッチ回路に「１」が保持された場合、書込動作としてセット動作処理が実行される。上述したように、書込対象のメモリセルＭＣが下側メモリセルＬＭＣの場合、書込対象の下側メモリセルＬＭＣが接続されたビットラインＢＬに正側書込電圧Ｖｗ＋が印加され、書込対象の下側メモリセルＬＭＣが接続された下側ワードラインＬＷＬに負側書込電圧Ｖｗ−が印加される。

一方、上述したように、書込対象のメモリセルＭＣが上側メモリセルＵＭＣの場合、書込対象の上側メモリセルＵＭＣが接続されたビットラインＢＬに負側書込電圧Ｖｗ−が印加され、書込対象の上側メモリセルＵＭＣが接続された上側ワードラインＵＷＬに正側書込電圧Ｖｗ＋が印加される。これにより、書込対象のメモリセルＭＣに設けられた抵抗変化素子ＶＲの抵抗状態は、高抵抗状態から低抵抗状態に変化する。

また、第２ステップにおいて、セット検証ラッチ回路に「０」が保持されている場合、書込対象のメモリセルＭＣに対してセット動作が実行されない。

図２１に示すように、データの書込み動作の一連の処理の第３ステップとして、リセット動作処理が必要に応じて実行される。第３ステップでは、第１ステップにおいてリセット検証ラッチ回路に「１」が保持された場合、書込動作としてリセット動作処理が実行される。上述したように、書込対象のメモリセルＭＣが下側メモリセルＬＭＣの場合、書込対象の下側メモリセルＬＭＣが接続されたビットラインＢＬに負側書込電圧Ｖｗ−が印加され、書込対象の下側メモリセルＬＭＣが接続された下側ワードラインＬＷＬに正側書込電圧Ｖｗ＋が印加される。

一方、上述したように、書込対象のメモリセルＭＣが上側メモリセルＵＭＣの場合、書込対象の上側メモリセルＵＭＣが接続されたビットラインＢＬに正側書込電圧Ｖｗ＋が印加され、書込対象の上側メモリセルＵＭＣが接続された上側ワードラインＵＷＬに負側書込電圧Ｖｗ−が印加される。これにより、書込対象のメモリセルＭＣに設けられた抵抗変化素子ＶＲの抵抗状態は、低抵抗状態から高抵抗状態に変化する。

また、第３ステップにおいて、リセット検証ラッチ回路に「０」が保持されている場合、書込対象のメモリセルＭＣに対してリセット動作が実行されない。

図２１に示すように、データの書込み動作の一連の処理の第４ステップとして、検証動作処理が必要に応じて実行される。検証動作処理では、第２ステップにおけるセット動作処理又は第３ステップにおけるリセット動作処理において、目的のデータがメモリセルＭＣに書き込まれた否かを検証するようになっている。

検証動作処理では、上述のデータの読出動作と同様の処理が実行される。書込対象のメモリセルＭＣが下側メモリセルＬＭＣの場合、書込対象の下側メモリセルＬＭＣが接続された下側ワードラインＬＷＬに負側読出電圧Ｖｒ−が印加された後に停止される。その後、書込対象の下側メモリセルＬＭＣが接続されたビットラインＢＬに正側読出電圧Ｖｒ＋が印加され、下側センスアンプ６２７ｌ（図１５参照）によって書込対象の下側メモリセルＬＭＣに保持されているデータの値が判定される。判定されたデータの値と、書き込みが予定されているデータの値とが比較される。

一方、書込対象のメモリセルＭＣが上側メモリセルＵＭＣの場合、書込対象の上側メモリセルＵＭＣが接続された上側ワードラインＵＷＬに正側読出電圧Ｖｒ＋が印加された後に停止される。その後、書込対象の上側メモリセルＵＭＣが接続されたビットラインＢＬに負側読出電圧Ｖｒ−が印加され、上側センスアンプ６２７ｕ（図１６参照）によって書込対象の上側メモリセルＵＭＣに保持されているデータの値が判定される。判定されたデータの値と、書き込み予定されているデータの値とが比較される。

判定されたデータの値と、書き込み予定されているデータの値とが同一である場合、データの書き込みに成功したと判定される。このため、書き込みが予定されていたデータが「１」の場合は、セット検証ラッチ回路に「０」の値が保持される。また、書き込みが予定されていたデータが「０」の場合は、リセット検証ラッチ回路に「０」の値が保持される。

一方、判定されたデータの値と、書き込み予定されているデータの値とが同一でない場合、再度第２ステップから第４ステップが実行され、判定されたデータの値と、書き込み予定されているデータの値とが同一になるまで繰り返される。このように、メモリチップ３１において第２ステップから第４ステップを繰り返し実行されることは「検証ループ」と呼ばれる。

また、第４ステップにおいて、セット検証ラッチ回路及びリセット検証ラッチ回路の両方に「０」が保持されている場合、書込対象のメモリセルＭＣに対してセット動作及びリセット動作のいずれも実行されていないため、検証動作処理も実行されない。

次に、本実施形態によるメモリチップにおけるディスターブ不良及びディスターブ不良検出動作処理について図２２から図３０を用いて説明する。表１中の「メモリセル不良モード」は、メモリチップに設けられたメモリセルに生じる欠陥（不良）の種類を示している。表１中の「当該セルの読出」は、「メモリセル不良モード」欄に記載された不良が生じているメモリセルに対して読出動作を実行した場合に検出される抵抗変化素子ＶＲの状態を示している。表１中の「当該セルの書換」は、「メモリセル不良モード」欄に記載された不良が生じているメモリセルに対してデータの書き換えを行うことができるか否かを示している。表１中の「書換後」は、「メモリセル不良モード」欄に記載された不良が生じているメモリセルに対して書換動作を実行した後のメモリセルの状態を示している。表１中の「同一ＷＬ上又は同一ＢＬ上の読出」は、「メモリセル不良モード」欄に記載された不良が生じているメモリセルと同一のワードライン又は同一のビットラインに接続されたメモリセルに対して読出動作を実行することが可能か否かを示している。表１中の「同一ＷＬ上又は同一ＢＬ上の書換」は、「メモリセル不良モード」欄に記載された不良が生じているメモリセルと同一のワードライン又は同一のビットラインに接続されたメモリセルに対して書換動作を実行することが可能か否かを示している。表１の「主な原因」は、「メモリセル不良モード」欄に記載された不良が発生する主な原因を示している。

表１中の「メモリセル不良モード」欄に記載された「スタックＨＲＳ」は、抵抗変化素子ＶＲの状態が高抵抗状態（ＨＲＳ）にスタック又は張り付く不良を示している。表１中の「メモリセル不良モード」欄に記載された「スタックＬＲＳ」は、抵抗変化素子ＶＲの状態が低抵抗状態（ＬＲＳ）にスタック又は張り付く不良を示している。スタックＨＲＳやスタックＬＲＳは、経年劣化、摩耗故障又は確率的故障によって発生する固定不良である。

表１中の「メモリセル不良モード」欄に記載された「回復可能ディスターブ不良」は、「０」のデータを記憶するメモリセルとして回復できるディスターブ不良が発生した状態であることを示している。表１中の「メモリセル不良モード」欄に記載された「回復済ディスターブ不良」は、「０」のデータを記憶するメモリセルとして回復したディスターブ不良が発生した状態であることを示している。表１中の「メモリセル不良モード」欄に記載された「回復不可能ディスターブ不良」は、回復できないディスターブ不良が発生した状態であることを示している。

表１中の「当該セルの読出」欄に記載された「ＨＲＳ」は、抵抗変化素子ＶＲの抵抗状態が高抵抗状態であることが検出される（すなわち「０」のデータが読み出される）ことを示している。表１中の「当該セルの読出」欄に記載された「ＬＲＳ」は、抵抗変化素子ＶＲの抵抗状態が低抵抗状態であることが検出される（すなわち「１」のデータが読み出される）ことを示している。

表１中の「当該セルの書換」欄に記載された「不可」は、メモリセルのデータの書き換えができないことを示し、当該欄に記載された「可能」は、メモリセルのデータの書き換えができることを示している。

表１中の「同一ＷＬ上又は同一ＢＬ上の読出」欄に記載された「可能」は、不良が生じているメモリセルと同一のワードラインに接続されたメモリセルに対して読出動作を実行することができることを示している。表１中の「同一ＷＬ上又は同一ＢＬ上の読出」欄に記載された「不可能」は、不良が生じているメモリセルと同一のワードライン又は同一のビットラインに接続されたメモリセルに対して読出動作を実行することができないことを示している。表１中の「同一ＷＬ上又は同一ＢＬ上の読出」欄に記載された「不安定」は、不良が生じているメモリセルと同一のワードライン又は同一のビットラインに接続されたメモリセルに対して読出動作を実行することができる場合とできない場合があることを示している。

表１中の「同一ＷＬ上又は同一ＢＬ上の書換」欄に記載された「可能」は、不良が生じているメモリセルと同一のワードライン又は同一のビットラインに接続されたメモリセルに対して書換動作を実行することができることを示している。表１中の「同一ＷＬ上又は同一ＢＬ上の書換」欄に記載された「不可能」は、不良が生じているメモリセルと同一のワードライン又は同一のビットラインに接続されたメモリセルに対して書換動作を実行することができないことを示している。表１中の「同一ＷＬ上又は同一ＢＬ上の書換」欄に記載された「不安定」は、不良が生じているメモリセルと同一のワードライン又は同一のビットラインに接続されたメモリセルに対して書換動作を実行することができる場合とできない場合があることを示している。

表１に示すように、「スタックＨＲＳ」及び「スタックＬＲＳ」の不良は、「メモリセル不良モード」欄の「スタックＨＲＳ」及び「スタックＬＲＳ」のそれぞれ対応付けて「主な原因」欄に記載されているように、抵抗変化素子ＶＲの摩耗が原因で発生する。「回復可能ディスターブ不良」及び「回復済ディスターブ不良」の不良は、「メモリセル不良モード」欄の「回復可能ディスターブ不良」及び「回復済ディスターブ不良」のそれぞれ対応付けて「主な原因」欄に記載されているように、選択素子ＳＥの摩耗が原因で発生する。「回復不可能ディスターブ不良」の不良は、「メモリセル不良モード」欄の「回復不可能ディスターブ不良」のそれぞれ対応付けて「主な原因」欄に記載されているように、選択素子ＳＥの著しい摩耗又は選択素子ＳＥ及び抵抗変化素子ＶＲの両方の摩耗が原因で発生する。

メモリセルＭＣのようにクロスポイントメモリの不良は、表１に示す５個の不良に分類できる。５個の不良のうちの回復可能ディスターブ不良及び回復不可能ディスターブ不良の影響は、不良が発生しているメモリセルＭＣと同じワードラインＬＷに接続されているメモリセルＭＣに波及する。つまり、回復可能ディスターブ不良及び回復不可能ディスターブ不良は、１個のメモリセルＭＣの不良が他のメモリセルＭＣの正常動作を阻害（ディスターブ）する。

回復可能ディスターブ不良は、メモリセルＭＣに設けられた抵抗変化素子ＶＲの抵抗状態を高抵抗状態に変更する（すなわちデータを「０」に書き換える）ことによって、表１中の「書込後」欄に「（４）になる」と示すように、回復済ディスターブ不良になる。これにより、回復済ディスターブ不良のメモリセルＭＣの影響は、当該メモリセルＭＣが接続されたワードラインＬＷに接続されたメモリセルＭＣに波及しなくなる。

１個のメモリセルＭＣのディスターブ不良の波及範囲は、当該メモリセルＭＣが接続されたワードラインＷＬ及びビットラインＢＬとなり、当該ワードラインＷＬ及び当該ビットラインＢＬに接続されたメモリセルＭＣを使用できなくなる。このように、ディスターブ不良は、波及範囲の大きい不良である。しかしながら、ディスターブ不良は、通常の書込動作及び読出動作では検出することが困難である。

そこで、本実施形態によるメモリチップ３１は、ディスターブ不良を検出することが可能なディスターブ不良検出動作を実行できるように構成されている。さらに、メモリチップ３１は、検出したディスターブ不良が発生しているメモリセルＭＣを回復済ディスターブ不良が発生した状態に変更することができるように構成されている。

図１５から図２０を用いて説明したように、電圧生成部５１６は、複数のビットラインＢＬｋから選択された選択ビットラインと、複数の上側ワードラインＵＷＬｉ及び下側ワードラインＬＷＬｊから選択された選択ワードラインとの交差部に配置されたメモリセルＭＣに選択ビットライン及び選択ワードラインを介してディスターブ不良検出電圧Ｖｄを印加するように構成されている。選択ビットラインを除く複数のビットラインである非選択ビットラインと、選択ワードラインを除く複数のワードラインである非選択ワードラインとの交差部のそれぞれに配置されたメモリセルＭＣの両端には、ディスターブ不良検出電圧Ｖｄよりも低い電圧が印加される。

メモリセルＭＣへのデータの書込動作及びメモリセルＭＣからのデータの読出動作において、データの書込対象及び読出対象のメモリセルＭＣが接続されたワードラインＷＬに接続された、データの書き込みや読み出しの対象でないメモリセル（以下、「半選択メモリセル」と称する場合がある）ＭＣには、データの書込対象及び読出対象のメモリセルＭＣに印加される電圧の例えば半分の電圧が印加される。メモリセルＭＣへのデータの書込動作及びメモリセルＭＣからのデータの読出動作において、メモリセルＭＣに最も高い電圧が印加されるのは、書込動作のセット動作であり、例えば＋７Ｖの電圧がメモリセルＭＣに印加される。この場合、半選択メモリセルには＋３．５Ｖの電圧が印加される。正常な半選択メモリセルは、＋３．５Ｖの電圧が印加されてもスナップしない（図１４参照）。

しかしながら、表１に示すように、ディスターブ不良の主な原因である選択素子ＳＥが摩耗すると、選択素子ＳＥの閾値電圧が低下する。これにより、図１４に示すメモリセルＭＣの電流電圧特性が全体的に左側にシフトするので、メモリセルＭＣは、＋３．５Ｖの電圧の印加によってスナップしてしまう。

半選択メモリセルがスナップすると、当該半選択メモリセルが接続されたワードラインＷＬ及びビットラインＢＬの間にセット動作処理の際に印加する書込電圧を印加することができなくなる。このため、データの書込対象のメモリセルＭＣに、正常にアクセスすることができず、データを書き込むことができない。

このように、ディスターブ不良が生じると、データの書込対象又は読出対象のメモリセルＭＣに正常にアクセスできなくなる。しかしながら、表１に示すように、ディスターブ不良には、データの書き換えによって抵抗変化素子ＶＲを高抵抗状態にして回復することができる回復可能ディスターブ不良と、データの書き換えができずに回復することができない回復不可能ディスターブ不良とが存在する。このため、本実施形態によるメモリチップ３１は、メモリセルＭＣにディスターブ不良が発生しているか否か、ディスターブ不良が発生している場合には回復可能ディスターブか回復不可能ディスターブ不良であるかを判定できるようになっている。

表２中の「メモリセル不良モード」は、表１中の「メモリセル不良モード」と同じ内容を示している。表２中の「読出、プレリード、ベリファイ」は、読出動作、事前読出動作又は検証動作を示している。表２中の「セット」は、データの書込動作におけるセット動作を示している。表２中の「リセット」は、データの書込動作におけるリセット動作を示している。表２中の「ディスターブ不良検出」は、ディスターブ検出動作を示している。

表２中の「メモリセル不良モード」欄に記載された「正常ＨＲＳ」は、正常なメモリセルＭＣの抵抗変化素子ＶＲが高抵抗状態（ＨＲＳ）であることを示している。表２中の「メモリセル不良モード」欄に記載された「正常ＬＲＳ」は、正常なメモリセルＭＣの抵抗変化素子ＶＲが低抵抗状態（ＬＲＳ）であることを示している。「正常ＨＲＳ」及び「正常ＬＲＳ」はいずれも、ディスターブ不良が発生していないメモリセルＭＣの状態を示しているが、表２では、理解を容易にするため、「メモリセル不良モード」欄に記載されている。

表２中の「メモリセル不良モード」欄に記載された「スタックＨＲＳ」、「スタックＬＲＳ」、「回復可能ディスターブ不良」、「回復済ディスターブ不良」及び「回復不可能ディスターブ不良」は、表１中に記載された「スタックＨＲＳ」、「スタックＬＲＳ」、「回復可能ディスターブ不良」、「回復済ディスターブ不良」及び「回復不可能ディスターブ不良」と同じ内容を示している。

ディスターブ不良検出動作処理においてデータの書込対象のメモリセルＭＣに印加されるディスターブ不良検出電圧（特定電圧の一例）Ｖｄの下限値は、書込動作、事前読出動作、読出動作及び検証動作においてメモリセルＭＣに印加される電圧のうち、最も高い電圧の半分の電圧（すなわち最も高い電圧の１／２の電圧）に設定される。これにより、ディスターブ不良検出動作処理においてデータの書込対象のメモリセルＭＣには、書込動作、事前読出動作、読出動作及び検証動作のそれぞれで半選択メモリセルに印加される電圧以上の電圧が印加される。また、ディスターブ不良検出電圧Ｖｄの上限値は、読出電圧Ｖｒよりも低い電圧に設定される。これにより、ディスターブ不良検出動作処理においてデータの書込対象のメモリセルＭＣのデータが読み出されることを防止できる。

表２に示すように、「メモリセル不良モード」欄の「正常ＨＲＳ」に相当する正常なメモリセルＭＣは、事前読出動作、読出動作、検証動作では抵抗変化素子ＶＲが高抵抗状態に相当する「０」のデータ読み出され、書込動作におけるセット動作及びリセット動作が実行される。このため、「正常ＨＲＳ」に相当する正常なメモリセルＭＣは、これらの動作が正常に実行されたことを示す「合格」と判定される。また、「正常ＨＲＳ」に相当する正常なメモリセルＭＣは、ディスターブ不良検出動作においてスナップしないため、ディスターブ不良が発生していないことを示す「合格」と判定される。

表２に示すように、「メモリセル不良モード」欄の「正常ＬＲＳ」に相当する正常なメモリセルＭＣは、事前読出動作、読出動作、検証動作では抵抗変化素子ＶＲが低抵抗状態に相当する「１」のデータ読み出され、書込動作におけるセット動作及びリセット動作が実行される。このため、「正常ＬＲＳ」に相当する正常なメモリセルＭＣは、これらの動作が正常に実行されたことを示す「合格」と判定される。また、「正常ＬＲＳ」に相当する正常なメモリセルＭＣは、ディスターブ不良検出動作においてスナップしないため、ディスターブ不良が発生していないことを示す「合格」と判定される。

表２に示すように、「メモリセル不良モード」欄の「スタックＨＲＳ」に相当する不良が発生したメモリセルＭＣは、事前読出動作、読出動作、検証動作では抵抗変化素子ＶＲが高抵抗状態に相当する「０」のデータ読み出され、書込動作におけるリセット動作が実行される。このため、「スタックＨＲＳ」に相当する不良が発生したメモリセルＭＣは、これらの動作が正常に実行されたことを示す「合格」と判定される。また、「スタックＨＲＳ」に相当するメモリセルＭＣは、ディスターブ不良検出動作においてスナップしないため、ディスターブ不良が発生していないことを示す「合格」と判定される。しかしながら、高抵抗状態にスタックした抵抗変化素子ＶＲは、低抵抗状態に変化できないので、「スタックＨＲＳ」に相当する不良が発生したメモリセルＭＣは、書込動作におけるセット動作が実行できないことを示す「不合格」と判定される。

表２に示すように、「メモリセル不良モード」欄の「スタックＬＲＳ」に相当する不良が発生したメモリセルＭＣは、事前読出動作、読出動作、検証動作では抵抗変化素子ＶＲが高抵抗状態に相当する「１」のデータ読み出され、書込動作におけるセット動作が実行される。このため、「スタックＬＲＳ」に相当する不良が発生したメモリセルＭＣは、これらの動作が正常に実行されたことを示す「合格」と判定される。また、「スタックＬＲＳ」に相当する不良が発生したメモリセルＭＣは、ディスターブ不良検出動作においてスナップしないため、ディスターブ不良が発生していないことを示す「合格」と判定される。しかしながら、低抵抗状態にスタックした抵抗変化素子ＶＲは、高抵抗状態に変化できないので、「スタックＬＲＳ」に相当する不良が発生したメモリセルＭＣは、書込動作におけるリセット動作を実行できないことを示す「不合格」と判定される。

表２に示すように、「メモリセル不良モード」欄の「回復可能ディスターブ不良」に相当する不良が発生したメモリセルＭＣは、事前読出動作、読出動作、検証動作では、抵抗変化素子ＶＲが高抵抗状態に相当する「０」のデータ読み出され、書込動作におけるセット動作及びリセット動作が実行される。このため、「スタックＬＲＳ」に相当する不良が発生したメモリセルＭＣは、これらの動作が正常に実行されたことを示す「合格」と判定される。しかしながら、「回復可能ディスターブ不良」に相当する不良が発生したメモリセルＭＣは、ディスターブ不良検出電圧によってスナップするため、ディスターブ不良が発生していることを示す「不合格」と判定される。

「メモリセル不良モード」欄の「回復可能ディスターブ不良」に相当する不良が発生したメモリセルＭＣは、リセット動作が実行されることによって、「メモリセル不良モード」欄の「回復済ディスターブ不良」に相当する不良が発生したメモリセルＭＣに変化する（表１中に示す「書換後」欄の「（４）になる」参照）。このため、表２に示すように、「回復済ディスターブ不良」に相当する不良が発生したメモリセルＭＣは、事前読出動作、読出動作、検証動作では、抵抗変化素子ＶＲが高抵抗状態に相当する「０」のデータが読み出される。また、「回復済ディスターブ不良」に相当する不良が発生したメモリセルＭＣは、セット動作及びリセット動作を正常に実行できることから「合格」と判定される。

また、「回復済ディスターブ不良」に相当する不良が発生したメモリセルＭＣは、ディスターブ不良検出電圧が印加されてもスナップしない。このため、「回復済ディスターブ不良」に相当する不良が発生したメモリセルＭＣは、ディスターブ不良が発生していないことを示す「合格」と判定される。
ただし、「回復済ディスターブ不良」に相当する不良が発生したメモリセルＭＣは、セット動作が実行されると、抵抗変化素子ＶＲが低抵抗状態に変化するので、「回復可能ディスターブ不良」に相当する不良が発生したメモリセルになる（表１中に示す「書換後」欄の「（３）になる」参照）。

表２に示すように、「メモリセル不良モード」欄の「回復不可能ディスターブ不良」に相当する不良が発生したメモリセルＭＣは、事前読出動作、読出動作、検証動作では、抵抗変化素子ＶＲが低抵抗状態に相当する「１」のデータが読み出される。また、「メモリセル不良モード」欄の「回復不可能ディスターブ不良」に相当する不良が発生したメモリセルＭＣは、データの書き換え動作を行うことができない（表１中に示す「当該セルの書換」欄の「不可」参照）。このため、「メモリセル不良モード」欄の「回復不可能ディスターブ不良」に相当する不良が発生したメモリセルＭＣは、セット動作が正常に実行されたことを示す「合格」と判定されるが、リセット動作は正常に実行されないことを示す「不合格」と判定される。また、「メモリセル不良モード」欄の「回復不可能ディスターブ不良」に相当する不良が発生したメモリセルＭＣは、ディスターブ不良検出電圧によってスナップするため、ディスターブ不良が発生していることを示す「不合格」と判定される。

表２に示すように、セット動作及びディスターブ不良検出動作によって、メモリセルＭＣが「正常ＨＲＳ」であるのか、あるいはディスターブ不良が発生しているのかを判定できる。

本実施形態によるメモリチップ３１は、図２１に示す通常の書込動作の一連の処理（以下、「通常の書込動作処理」と称する場合がある）に加えて、ディスターブ不良検出動作処理を実行するように構成されている。本実施形態では、ディスターブ不良検出動作処理は、セット動作処理とリセット動作処理の間で実行される。

図２２に示すように、ディスターブ不良検出動作処理が追加された書込動作（以下、「ディスターブ不良検出付き書込動作」と称する場合がある）処理では、通常の書込動作処理のセット動作処理の後に、ディスターブ不良検出動作処理を実行する。ディスターブ不良検出動作処理では、書込電圧におけるセット動作でメモリセルＭＣに印加するセット電圧Ｖｓｅｔの例えば１／２の電圧を書込対象のメモリセルＭＣに印加し、当該メモリセルＭＣがスナップ（すなわちオン状態になるか）するか否かを検出する。メモリセルＭＣがスナップすると、当該メモリセルＭＣには、回復可能ディスターブ不良又は回復不可能ディスターブ不良のいずれかが発生している（不合格）と判定できる。

図２２に示すように、ディスターブ不良検出付き書込動作処理では、ディスターブ不良検出動作処理において不合格と判定されたメモリセルＭＣに対してリセット動作を実行する。当該リセット動作によってメモリセルＭＣに設けられた抵抗変化素子ＶＲが高抵抗状態になった場合（「合格」と判定された場合）は、当該メモリセルＭＣは、「回復済ディスターブ不良」が発生しているメモリセルと判断される。一方、当該リセット動作によってメモリセルＭＣに設けられた抵抗変化素子ＶＲが高抵抗状態にならない場合（「不合格」と判定された場合）は、当該メモリセルＭＣは、「回復不可能ディスターブ不良」が発生しているメモリセルと判断される。

このように、セット動作処理のたびにディスターブ不良検出動作処理を実施することによって、抵抗変化素子ＶＲが高抵抗状態であって正常なメモリセルＭＣの中に紛れている回復済ディスターブ不良が発生しているメモリセルＭＣがセット動作によって回復可能ディスターブ不良が発生しているメモリセルＭＣになったことを検出できる。さらに、ディスターブ不良検出動作処理の後にリセット動作処理を実施することによって、回復可能ディスターブ不良が発生しているメモリセルＭＣを回復済ディスターブ不良が発生しているメモリセルＭＣに回復できる。

回復済ディスターブ不良は、セット動作処理が実行されて回復可能ディスターブ不良に遷移したときに初めて検出でき、セット動作処理が実行された後ではディスターブ不良の原因となる。さらに、選択素子ＳＥは一般に、非選択状態で放置されると閾値電圧Ｖｔが上昇するというドリフト特性を有している。このため、選択素子ＳＥは、メモリセルＭＣに対してセット動作処理が実行された後に所定時間が経過すると、ドリフト特性によって閾値電圧Ｖｔｈが上昇し、検出されるべきディスターブ不良が、ディスターブ不良検出動作処理においてスナップせず、検出できない可能性がある。これにより、メモリセルＭＣは、ディスターブ不良が発生していないにもかかわらず、ディスターブ不良が発生しているかのように動作してしまう可能性がある。このように、メモリセルＭＣに対してセット動作処理が実行された後に所定時間が経過すると、ディスターブ不良検出を高精度にできなくなる場合がある。本実施形態によるメモリチップ３１は、回復可能ディスターブ不良を確実に検出し、ディスターブ不良の発生の誤検知の確率を最小とするために、セット動作処理の直後にディスターブ不良検出処理動作を実行するように構成されている。その結果、メモリチップ３１は、選択素子ＳＥのドリフト特性の影響を最小限に抑えてディスターブ不良の誤検知を低減することができる。さらに、メモリチップ３１は、ディスターブ不良検出動作処理の直後に実行されるリセット動作処理において、回復可能ディスターブ不良が発生したメモリセルＭＣを回復済ディスターブ不良が発生したメモリセルＭＣに回復できる。さらに、メモリチップ３１は、正常のメモリセルＭＣを回復済ディスターブ不良が発生したメモリセルＭＣと認定してしまうことを防止できる。

次に、本実施形態によるメモリチップにおける通常の書込動作処理及びディスターブ不良検出付き書込動作処理の流れの一例について、図３、図４、図６及び図１２を参照しつつ図２３から図２９を用いて説明する。まず、本実施形態によるメモリチップ３１（図３参照）における通常の書込動作処理について図２３から図２７を用いて説明する。

マイクロコントローラ５３（図４参照）は、通常の書込動作処理を開始するとまず、データラッチ部６２６に設けられたセット検証ラッチ回路、リセット検証ラッチ回路及びディスターブ不良検出ラッチ回路（いずれも不図示であり詳細は後述する）に「０」のデータを記憶する。メモリチップ３１は、通常の書込動作処理の開始時にデータラッチ部６２６に設けられたこれらのラッチ回路に「０」のデータを記憶することによって、通常の書込動作処理の誤動作を防止するように構成されている。ディスターブ不良検出ラッチ回路は、通常の書込動作処理では用いられないが、通常の書込動作処理の開始時に「０」のデータを記憶することによって、通常の書込動作処理の誤動作をより確実に防止できる。

（ステップＳ１００）
マイクロコントローラ５３（図４参照）は、データラッチ部６２６を制御してセット検証ラッチ回路、リセット検証ラッチ回路及びディスターブ不良検出ラッチ回路に「０」のデータを記憶させると、次に、ステップＳ１００において、書込対象のメモリセルＭＣに対して事前読出動作処理を実行し、ステップＳ２００の処理に移行する。ステップＳ１００において、マイクロコントローラ５３は、当該マイクロコントローラ５３が設けられたメモリバンク４２が有する複数のメモリタイル６１のそれぞれの書込対象のメモリセルＭＣに対して事前読出動作処理を実行する。事前読出動作処理の詳細については後述する。

（ステップＳ２００）
マイクロコントローラ５３は、ステップＳ２００において、書込対象のメモリセルＭＣに対してセット動作処理を実行し、ステップＳ３００の処理に移行する。ステップＳ２００において、マイクロコントローラ５３は、ステップＳ１００において事前読出動作処理を実行したメモリセルＭＣに対して必要に応じてセット動作処理を実行する。セット動作処理の詳細については後述する。

（ステップＳ３００）
マイクロコントローラ５３は、ステップＳ３００において、書込対象のメモリセルＭＣに対してリセット動作処理を実行し、ステップＳ４００の処理に移行する。ステップＳ３００において、マイクロコントローラ５３は、ステップＳ２００においてセット動作処理を実行したメモリセルＭＣに対して必要に応じてリセット動作処理を実行する。リセット動作処理の詳細については後述する。

（ステップＳ４００）
マイクロコントローラ５３は、ステップＳ４００において、書込対象のメモリセルＭＣに対して検証動作処理を実行し、ステップＳ１１０の処理に移行する。ステップＳ４００において、マイクロコントローラ５３は、ステップＳ２００においてセット動作処理を実行したメモリセルＭＣ又はステップＳ３００においてリセット動作処理を実行したメモリセルＭＣに対して検証動作処理を実行する。検証動作処理の詳細については後述する。

（ステップＳ１１０）
マイクロコントローラ５３は、ステップＳ１１０において、データラッチ部６２６（図１２参照）に設けられたセット検証ラッチ回路（不図示）に「１」のデータが記憶（保持）されているか否かを判定する。マイクロコントローラ５３は、セット検証ラッチ回路（不図示）に「１」のデータが記憶（保持）されていると判定した場合（ＹＥＳ）はステップＳ２００の処理に戻る。一方、マイクロコントローラ５３は、セット検証ラッチ回路に「１」のデータが記憶（保持）されていない（すなわち「０」のデータが記憶（保持）されている）と判定した場合（ＮＯ）はステップＳ１１１の処理に移行する。

セット検証ラッチ回路に「１」のデータが記憶されている場合は、検証動作動作（ステップＳ４００）において書込対象のメモリセルＭＣから読み出されたデータと、セット動作（ステップＳ２００）において書き込んだデータとが一致していないことを示している（詳細は後述）。このため、マイクロコントローラ５３は、再びセット動作を実行するためにステップＳ２００の処理に戻る。一方、セット検証ラッチ回路に「１」のデータが記憶されていない（すなわち「０」が記憶されている）場合は、検証動作動作（ステップＳ４００）において書込対象のメモリセルＭＣから読み出されたデータと、セット動作（ステップＳ２００）において書き込んだデータとが一致しているか、セット動作（ステップＳ２００）において書込対象のメモリセルＭＣに対してセット動作が実行されていないことを示している（詳細は後述）。このため、マイクロコントローラ５３は、ステップＳ１１１に移行する。「ステップＳ１１０→ステップＳ２００→ステップＳ３００→ステップＳ４００→ステップＳ１１０」による繰り返しの処理は、検証ループに相当する。

（ステップＳ１１１）
マイクロコントローラ５３は、ステップＳ１１１において、データラッチ部６２６に設けられたリセット検証ラッチ回路（不図示）に「１」のデータが記憶（保持）されているか否かを判定する。マイクロコントローラ５３は、セット検証ラッチ回路（不図示）に「１」のデータが記憶（保持）されていると判定した場合（ＹＥＳ）はステップＳ３００の処理に戻る。一方、マイクロコントローラ５３は、リセット検証ラッチ回路に「１」のデータが記憶（保持）されていない（すなわち「０」が記憶（保持）されている）と判定した場合（ＮＯ）は通常の書込動作を終了する。

リセット検証ラッチ回路に「１」のデータが記憶されている場合は、検証動作動作（ステップＳ４００）において書込対象のメモリセルＭＣから読み出されたデータと、リセット動作（ステップＳ３００）において書き込んだデータとが一致していないことを示している（詳細は後述）。このため、マイクロコントローラ５３は、再びリセット動作を実行するためにステップＳ３００の処理に戻る。一方、リセット検証ラッチ回路に「１」のデータが記憶されていない（すなわち「０」のデータが記憶されている）場合は、検証動作動作（ステップＳ４００）において書込対象のメモリセルＭＣから読み出されたデータと、リセット動作（ステップＳ３００）において書き込んだデータとが一致しているか、リセット動作（ステップＳ３００）において書込対象のメモリセルＭＣに対してリセット動作が実行されていないことを示している（詳細は後述）。このため、マイクロコントローラ５３は、通常の書込動作を終了する。「ステップＳ１１１→ステップＳ３００→ステップＳ４００→ステップＳ１１０→ステップＳ１１１」による繰り返しの処理は、検証ループに相当する。

このように、マイクロコントローラ５３は、ディスターブ不良検出電圧が印加されたメモリセルＭＣの選択素子ＳＥがオン状態になる否かの判定を制御するようになっている。

次に、通常の書込動作処理における事前読出動作処理（ステップＳ１００）の具体的な処理の流れの一例について図２４を用いて説明する。

（ステップＳ１００−１）
図２４に示すように、マイクロコントローラ５３は、事前読出動作処理を開始するとまず、ステップＳ１００−１において、書込対象のメモリセルＭＣに記憶されているデータを判定し、ステップＳ１００−２の処理に移行する。マイクロコントローラ５３は、タイル回路６１２（図１２参照）を制御して、図１５及び図１６を用いて説明したデータの読出動作によって書込対象のメモリセルＭＣに記憶されているデータを判定する。マイクロコントローラ５３は、データラッチ部６２６を制御して、判定したデータ（判定データ）をデータラッチ部６２６に設けられた読出データ用ラッチ回路（不図示）に記憶（保持）させる。

（ステップＳ１００−２）
マイクロコントローラ５３は、ステップＳ１００−２において、判定データ及び書込データを比較し、ステップＳ１００−３の処理に移行する。より具体的には、マイクロコントローラ５３は、読出データ用ラッチ回路に記憶された判定データと、データラッチ部６２６に設けられた書込データ用ラッチ回路（不図示）に記憶された書込データＷＤＡＴＡとを比較する。

（ステップＳ１００−３）
マイクロコントローラ５３は、ステップＳ１００−３では、ステップＳ１００−２でのデータの比較結果において、判定データが０であり、かつ書込データＷＤＡＴＡが１であるか否かを判定する。マイクロコントローラ５３は、判定データが０であり、かつ書込データＷＤＡＴＡが１であると判定した場合（ＹＥＳ）には、ステップＳ１００−４の処理に移行する。一方、マイクロコントローラ５３は、判定データが０であり、かつ書込データＷＤＡＴＡが１でないと判定した場合（ＮＯ）には、ステップＳ１００−５の処理に移行する。

（ステップＳ１００−４）
マイクロコントローラ５３は、ステップＳ１００−４において、データラッチ部６２６を制御して、セット検証ラッチ回路に「１」を記憶（保持）させ、リセット検証ラッチ回路に「０」を記憶（保持）させ、事前読出動作処理を終了する。

（ステップＳ１００−５）
マイクロコントローラ５３は、ステップＳ１００−５において、ステップＳ１００−２でのデータの比較結果において、判定データが１であり、かつ書込データＷＤＡＴＡが０であるか否かを判定する。マイクロコントローラ５３は、判定データが１であり、かつ書込データＷＤＡＴＡが０であると判定した場合（ＹＥＳ）には、ステップＳ１００−６の処理に移行する。一方、マイクロコントローラ５３は、判定データが１であり、かつ書込データＷＤＡＴＡが０でないと判定した場合（ＮＯ）には、ステップＳ１００−７の処理に移行する。

（ステップＳ１００−６）
マイクロコントローラ５３は、ステップＳ１００−６において、データラッチ部６２６を制御して、セット検証ラッチ回路に「０」を記憶（保持）させ、リセット検証ラッチ回路に「１」を記憶（保持）させ、事前読出動作処理を終了する。

（ステップＳ１００−７）
マイクロコントローラ５３は、ステップＳ１００−７において、データラッチ部６２６を制御して、セット検証ラッチ回路に「０」を記憶（保持）させ、リセット検証ラッチ回路に「０」を記憶（保持）させ、事前読出動作処理を終了する。

次に、通常の書込動作処理におけるセット動作処理（ステップＳ２００）の具体的な処理の流れの一例について図２５を用いて説明する。

（ステップＳ２００−１）
図２５に示すように、マイクロコントローラ５３は、セット動作処理を開始するとまず、ステップＳ２００−１において、セット検証ラッチ回路に「１」が記憶（保持）されているか否かを判定する。マイクロコントローラ５３は、セット検証ラッチ回路に「１」が記憶（保持）されていると判定した場合（ＹＥＳ）はステップＳ２００−２の処理に移行する。一方、マイクロコントローラ５３は、セット検証ラッチ回路に「１」が記憶（保持）されていない（「０」が記憶（保持）されている）と判定した場合（ＮＯ）は、セット動作処理を終了する。

（ステップＳ２００−２）
マイクロコントローラ５３は、ステップＳ２００−２において、書込対象のメモリセルＭＣにセット用の書込電圧（セット電圧Ｖｓｅｔ）を印加し、セット動作を終了する。すなわち、マイクロコントローラ５３は、書込対象のメモリセルＭＣに設けられた抵抗変化素子ＶＲの抵抗状態を高抵抗状態から低抵抗状態に変化させて「１」のデータを当該メモリセルＭＣに書き込む。

セット検証ラッチ回路が「１」を記憶している状態は、書込対象のメモリセルＭＣに記憶された「０」のデータを書込データＷＤＡＴＡの「１」に書き換えることが必要であることを示している。一方、セット検証ラッチ回路が「０」を記憶している状態は、書込対象のメモリセルＭＣに対して書込動作を実行する必要がないことを示している。このため、マイクロコントローラ５３は、ステップＳ２００−１において、セット検証ラッチ回路に「１」が記憶されている場合は、ステップＳ２００−２の処理に移行して書込対象のメモリセルＭＣのデータを書き換える。一方、マイクロコントローラ５３は、ステップＳ２００−１において、セット検証ラッチ回路に「０」が記憶されている場合は、セット動作処理において書込対象のメモリセルＭＣに対してデータの書込処理を行わずにセット動作処理を終了する。

次に、通常の書込動作処理におけるリセット動作処理（ステップＳ３００）の具体的な処理の流れの一例について図２６を用いて説明する。

（ステップＳ３００−１）
図２６に示すように、マイクロコントローラ５３は、リセット動作処理を開始するとまず、ステップＳ３００−１において、リセット検証ラッチ回路に「１」が記憶（保持）されているか否かを判定する。マイクロコントローラ５３は、リセット検証ラッチ回路に「１」が記憶（保持）されていると判定した場合（ＹＥＳ）はステップＳ３００−２の処理に移行する。一方、マイクロコントローラ５３は、リセット検証ラッチ回路に「１」が記憶（保持）されていない（「０」が記憶（保持）されている）と判定した場合（ＮＯ）は、リセット動作処理を終了する。

（ステップＳ３００−２）
マイクロコントローラ５３は、ステップＳ３００−２において、書込対象のメモリセルＭＣにリセット用の書込電圧（リセット電圧Ｖｒｓｔ）を印加し、リセット動作を終了する。すなわち、マイクロコントローラ５３は、書込対象のメモリセルＭＣに設けられた抵抗変化素子ＶＲの抵抗状態を低抵抗状態から高抵抗状態に変化させて「０」のデータを当該メモリセルＭＣに書き込む。

リセット検証ラッチ回路が「１」を記憶している状態は、書込対象のメモリセルＭＣに記憶された「１」のデータを書込データＷＤＡＴＡの「０」に書き換えることが必要であることを示している。一方、リセット検証ラッチ回路が「０」を記憶している状態は、書込対象のメモリセルＭＣに対して書込動作を実行する必要がないことを示している。このため、マイクロコントローラ５３は、ステップＳ３００−１において、リセット検証ラッチ回路に「１」が記憶されている場合は、ステップＳ３００−２の処理に移行して書込対象のメモリセルＭＣのデータを書き換える。一方、マイクロコントローラ５３は、ステップＳ３００−１において、リセット検証ラッチ回路に「０」が記憶されている場合は、セット動作処理において書込対象のメモリセルＭＣに対してデータの書込処理を行わずにリセット動作処理を終了する。

次に、通常の書込動作処理における検証動作処理（ステップＳ４００）の具体的な処理の流れの一例について図２７を用いて説明する。

（ステップＳ４００−１）
図２７に示すように、マイクロコントローラ５３は、検証動作処理を開始するとまず、ステップＳ４００−１において、書込対象のメモリセルＭＣに記憶されているデータを判定し、ステップＳ４００−２の処理に移行する。マイクロコントローラ５３は、タイル回路６１２を制御して、図１５及び図１６を用いて説明したデータの読出動作によって書込対象のメモリセルＭＣに記憶されているデータを判定する。マイクロコントローラ５３は、データラッチ部６２６を制御して、判定したデータ（判定データ）をデータラッチ部６２６に設けられた読出データ用ラッチ回路に記憶（保持）させる。

（ステップＳ４００−２）
マイクロコントローラ５３は、ステップＳ４００−２において、判定データ及び書込データを比較し、ステップＳ４００−３の処理に移行する。より具体的には、マイクロコントローラ５３は、読出データ用ラッチ回路に記憶された判定データと、書込データ用ラッチ回路に記憶された書込データＷＤＡＴＡとを比較する。

（ステップＳ４００−３）
マイクロコントローラ５３は、ステップＳ４００−３において、ステップＳ４００−２でのデータの比較結果に基づいて、判定データ及び書込データＷＤＡＴＡが一致しているか否かを判定する。マイクロコントローラ５３は、判定データ及び書込データＷＤＡＴＡが一致していると判定した場合（ＹＥＳ）、ステップＳ４００−４の処理に移行する。一方、マイクロコントローラ５３は、判定データ及び書込データＷＤＡＴＡが一致していないと判定した場合（ＮＯ）、検証動作処理を終了する。

（ステップＳ４００−４）
マイクロコントローラ５３は、ステップＳ４００−４において、データラッチ部６２６を制御して、セット検証ラッチ回路及びリセット検証ラッチ回路にそれぞれ「０」を記憶（保持）させ、検証動作処理を終了する。

このように、マイクロコントローラ５３は、判定データ及び書込データＷＤＡＴＡが一致している場合、すなわちセット動作処理における「１」のデータの書き込み又はリセット動作処理における「０」のデータの書き込みに成功したことを示している。このため、マイクロコントローラ５３は、再度のセット動作又はリセット動作が不要であると判断し、セット検証ラッチ回路及びリセット検証ラッチ回路にそれぞれ「０」を記憶（保持）させるようになっている。一方、マイクロコントローラ５３は、判定データ及び書込データＷＤＡＴＡが一致していない場合、すなわちセット動作処理における「１」のデータの書き込み又はリセット動作処理における「０」のデータの書き込みに失敗したことを示している。このため、マイクロコントローラ５３は、再度のセット動作又はリセット動作が必要であると判断し、セット検証ラッチ回路及びリセット検証ラッチ回路に記憶されたデータを変更せずに検証動作処理を終了するようになっている。

次に、本実施形態によるメモリチップ３１におけるディスターブ不良検出付き書込動作処理について、図３、図４、図６、図１２、図２５から図２７を参照しつつ図２８及び図２９を用いて説明する。

マイクロコントローラ５３（図４参照）は、ディスターブ不良検出付き書込動作処理を開始するとまず、データラッチ部６２６に設けられたセット検証ラッチ回路（不図示）、リセット検証ラッチ回路（不図示）及びディスターブ不良検出ラッチ回路（不図示、詳細は後述する）に「０」のデータを記憶する。メモリチップ３１は、ディスターブ不良検出付き書込動作処理の開始時にデータラッチ部６２６に設けられたこれらのラッチ回路に「０」のデータを記憶することによって、ディスターブ不良検出付き書込動作処理の誤動作を防止するように構成されている。

（ステップＳ５００）
マイクロコントローラ５３は、データラッチ部６２６を制御してセット検証ラッチ回路、リセット検証ラッチ回路及びディスターブ不良検出ラッチ回路に「０」のデータを記憶させると、次に、ステップＳ５００において、書込対象のメモリセルＭＣに対して事前読出動作処理を実行し、ステップＳ６００の処理に移行する。ステップＳ５００において、マイクロコントローラ５３は、当該マイクロコントローラ５３が設けられたメモリバンク４２が有する複数のメモリタイル６１のそれぞれの書込対象のメモリセルＭＣに対して事前読出動作処理を実行する。ディスターブ不良検出付き書込動作処理における事前読出動作処理は、通常の書込動作処理における事前読出動作処理と同一であるため、具体的な処理の説明は省略する。

（ステップＳ６００）
マイクロコントローラ５３は、ステップＳ６００において、書込対象のメモリセルＭＣに対してセット動作処理を実行し、ステップＳ７００の処理に移行する。ステップＳ６００において、マイクロコントローラ５３は、ステップＳ５００において事前読出動作処理を実行したメモリセルＭＣに対して必要に応じてセット動作処理を実行する。ディスターブ不良検出付き書込動作処理におけるセット動作処理は、通常の書込動作処理におけるセット動作処理と同一であるため、具体的な処理の説明は省略する。

（ステップＳ７００）
マイクロコントローラ５３は、ステップＳ７００において、書込対象のメモリセルＭＣに対してディスターブ不良検出動作処理を実行し、ステップＳ８００の処理に移行する。ディスターブ不良検出動作処理の詳細については後述する。

（ステップＳ８００）
マイクロコントローラ５３は、ステップＳ８００において、書込対象のメモリセルＭＣに対してリセット動作処理を実行し、ステップＳ９００の処理に移行する。ステップＳ８００において、マイクロコントローラ５３は、ステップＳ７００においてディスターブ不良検出動作処理を実行したメモリセルＭＣに対してリセット動作処理を実行する。ディスターブ不良検出付き書込動作処理におけるリセット動作処理は、通常の書込動作処理におけるリセット動作処理と同一であるため、具体的な処理の説明は省略する。

（ステップＳ９００）
マイクロコントローラ５３は、ステップＳ９００において、書込対象のメモリセルＭＣに対して検証動作処理を実行し、ステップＳ５１０の処理に移行する。ステップＳ９００において、マイクロコントローラ５３は、ステップＳ７００においてディスターブ不良検出動作処理を実行したメモリセルＭＣに対して検証動作処理を実行する。ディスターブ不良検出付き書込動作処理における検証動作処理は、通常の書込動作処理における検証動作処理と同一であるため、具体的な処理の説明は省略する。

（ステップＳ５１０）
マイクロコントローラ５３は、ステップＳ５１０において、セット検証ラッチ回路に「１」のデータが記憶（保持）されているか否かを判定する。マイクロコントローラ５３は、セット検証ラッチ回路に「１」のデータが記憶（保持）されていると判定した場合（ＹＥＳ）はステップＳ５１２の処理に移行する。一方、マイクロコントローラ５３は、セット検証ラッチ回路に「１」のデータが記憶（保持）されていない（すなわち「０」のデータが記憶（保持）されている）と判定した場合（ＮＯ）はステップＳ５１１の処理に移行する。

セット検証ラッチ回路に「１」のデータが記憶されている場合は、検証動作動作（ステップＳ９００）において書込対象のメモリセルＭＣから読み出されたデータと、セット動作（ステップＳ６００）において書き込んだデータとが一致していないことを示している。さらに、セット検証ラッチ回路に「１」のデータが記憶されている場合は、書込対象のメモリセルＭＣにはディスターブ不良が発生していないことを示している（詳細は後述）。このため、マイクロコントローラ５３は、ステップＳ５１２の処理に移行する。一方、セット検証ラッチ回路に「１」のデータが記憶されていない（すなわち「０」のデータが記憶されている）場合は、検証動作（ステップＳ９００）において書込対象のメモリセルＭＣから読み出されたデータと、セット動作（ステップＳ６００）において書き込んだデータとが一致しているか、セット動作（ステップＳ６００）において書込対象のメモリセルＭＣに対してセット動作が実行されていないことを示している。さらに、セット検証ラッチ回路に「１」のデータが記憶されていない（すなわち「０」のデータが記憶されている）場合は、書込対象のメモリセルＭＣにはディスターブ不良が発生していることを示している（詳細は後述）。このため、マイクロコントローラ５３は、ステップＳ５１１の処理に移行する。「ステップＳ５１０→ステップＳ５１３（詳細は後述）→ステップＳ５１４（詳細は後述）→ステップＳ６００→ステップＳ７００→ステップＳ８００→ステップＳ９００→ステップＳ５１０」による繰り返しの処理は、検証ループに相当する。

（ステップＳ５１１）
マイクロコントローラ５３は、ステップＳ５１１において、リセット検証ラッチ回路に「１」のデータが記憶（保持）されているか否かを判定する。マイクロコントローラ５３は、リセット検証ラッチ回路に「１」のデータが記憶（保持）されていると判定した場合（ＹＥＳ）はステップＳ５１５の処理に移行する。一方、マイクロコントローラ５３は、リセット検証ラッチ回路に「１」のデータが記憶（保持）されていない（すなわち「０」のデータが記憶（保持）されている）と判定した場合（ＮＯ）はステップＳ５１２の処理に移行する。

リセット検証ラッチ回路に「１」のデータが記憶されている場合は、検証動作動作（ステップＳ９００）において書込対象のメモリセルＭＣから読み出されたデータと、リセット動作（ステップＳ８００）において書き込んだデータとが一致していないことを示している。さらに、リセット検証ラッチ回路に「１」のデータが記憶されている場合は、書込対象のメモリセルＭＣにはディスターブ不良が発生していることを示している（詳細は後述）。このため、マイクロコントローラ５３は、再びリセット動作を実行するためにステップＳ８００の処理に戻る。一方、リセット検証ラッチ回路に「１」のデータが記憶されていない（すなわち「０」のデータが記憶されている）場合は、検証動作動作（ステップＳ９００）において書込対象のメモリセルＭＣから読み出されたデータと、リセット動作（ステップＳ８００）において書き込んだデータとが一致しているか、リセット動作（ステップＳ８００）において書込対象のメモリセルＭＣに対してリセット動作が実行されていないことを示している（詳細は後述）。さらに、リセット検証ラッチ回路に「０」のデータが記憶されている場合は、書込対象のメモリセルＭＣにはディスターブ不良が発生していないことを示している（詳細は後述）。このため、マイクロコントローラ５３は、ディスターブ不良検出付き書込動作を終了する。「ステップＳ５１１→ステップＳ５１５→ステップＳ５１６→ステップＳ８００→ステップＳ９００→ステップＳ５１０→ステップＳ５１１」による繰り返しの処理は、検証ループに相当する。

（ステップＳ５１２）
マイクロコントローラ５３は、ステップＳ５１２において、所定の記憶領域に記憶された検証ループの現在の回数（詳細は後述）をクリア、すなわち当該回数を「０」に設定し、ディスターブ不良検出付き書込動作を終了する。検証ループの現在の回数は、０回の場合もあり得るが、マイクロコントローラ５３は、ディスターブ不良検出付き書込動作処理の誤動作を防止するため、ステップＳ５１２において検証ループの現在の回数をクリアするように構成されている。

（ステップＳ５１３）
マイクロコントローラ５３は、ステップＳ５１２において、検証ループ数が２以上か否かを判定する。マイクロコントローラ５３は、検証ループ数が２以上であると判定した場合（ＹＥＳ）、ステップＳ５１２の処理に移行する。一方、マイクロコントローラ５３は、検証ループ数が２以上でない（すなわち２よりも小さい）と判定した場合（ＮＯ）、ステップＳ５１４の処理に移行する。マイクロコントローラ５３は、メモリセルＭＣに固定不良が発生している場合にステップＳ５１０を起点とする検証ループが無限ループとなることを防止するために、検証ループの回数の上限（本実施形態では２回）を規定するように構成されている。このため、マイクロコントローラ５３は、検証ループの回数が上限に到達していない場合には、検証ループを継続するステップＳ５１４の処理に移行する。一方、マイクロコントローラ５３は、検証ループの回数が上限に到達している場合には、ディスターブ不良検出付き書込動作を終了するために、ステップＳ５１２の処理に移行する。

（ステップＳ５１４）
マイクロコントローラ５３は、ステップＳ５１４において、所定の記憶領域に記憶された検証ループの現在の回数に「１」を加算し、ステップＳ６００の処理に戻る。これにより、ステップＳ５１０を起点とする検証ループが継続される。

（ステップＳ５１５）
マイクロコントローラ５３は、ステップＳ５１５において、検証ループ数が２以上か否かを判定する。マイクロコントローラ５３は、検証ループ数が２以上であって検証ループの回数が上限に到達していると判定した場合（ＹＥＳ）、ステップＳ５１６の処理に移行する。一方、マイクロコントローラ５３は、検証ループ数が２以上でなく（すなわち２よりも小さい）検証ループの回数が上限に到達していないと判定した場合（ＮＯ）、ステップＳ５１２の処理に移行する。このように、マイクロコントローラ５３は、メモリセルＭＣに固定不良が発生している場合にステップＳ５１１を起点とする検証ループが無限ループとなることを防止するために、検証ループの回数の上限（本実施形態では２回）を規定するように構成されている。

（ステップＳ５１６）
マイクロコントローラ５３は、ステップＳ５１６において、所定の記憶領域に記憶された検証ループの現在の回数に「１」を加算し、ステップＳ８００の処理に戻る。これにより、ステップＳ５１１を起点とする検証ループが継続される。

次に、ディスターブ不良検出付き書込動作処理におけるディスターブ不良検出動作処理（ステップＳ７００）の具体的な処理の流れの一例について図２９を用いて説明する。

（ステップＳ７００−１）
図２９に示すように、マイクロコントローラ５３は、ディスターブ不良検出動作処理を開始するとまず、ステップＳ７００−１において、書込対象のメモリセルＭＣにディスターブ不良検出電圧Ｖｄを印加し、ステップＳ７００−２の処理に移行する。マイクロコントローラ５３は、タイル回路６１２を制御して、書込対象のメモリセルＭＣにディスターブ不良検出電圧Ｖｄを印加させる。

（ステップＳ７００−２）
マイクロコントローラ５３は、ステップＳ７００−２において、書込対象のメモリセルＭＣがスナップ状態になったか否かを判定する。マイクロコントローラ５３は、書込対象のメモリセルＭＣがスナップ状態になったと判定した場合（ＹＥＳ）、ステップＳ７００−３の処理に移行する。一方、マイクロコントローラ５３は、書込対象のメモリセルＭＣがスナップ状態にならなかったと判定した場合（ＮＯ）、ステップＳ７００−５の処理に移行する。

書込対象のメモリセルＭＣがスナップ状態になったか否かは例えば、書込対象のメモリセルＭＣが接続されたワードラインＷＬの電圧をデータ検出部６２７（図１２参照）に設けられた上側センスアンプ６２７ｕ又は下側センスアンプ６２７ｌ（図１５及び図１６参照）によって検出することによって判定できる。例えば、書込対象が上側メモリセルＵＭＣである場合は、上側メモリセルＵＭＣがスナップすると上側ワードラインＵＷＬの電圧が低下する。上側ワードラインＵＷＬの電圧は、上側メモリセルＵＭＣがスナップする前では上側参照電圧Ｖｒｅｆｕよりも高く、上側メモリセルＵＭＣがスナップした後では上側参照電圧Ｖｒｅｆｕよりも低くなる。このため、マイクロコントローラ５３は、上側センスアンプ６２７ｕが低レベルの電圧を出力している場合に上側メモリセルＵＭＣがスナップしたと判定できる。

一方、書込対象が下側メモリセルＬＭＣである場合は、下側メモリセルＬＭＣがスナップすると下側ワードラインＬＷＬの電圧が上昇する。下側ワードラインＬＷＬの電圧は、下側メモリセルＬＭＣがスナップする前では下側参照電圧Ｖｒｅｆｌよりも低く、下側メモリセルＬＭＣがスナップした後では下側参照電圧Ｖｒｅｆｌよりも高くなる。このため、マイクロコントローラ５３は、下側センスアンプ６２７ｌが高レベルの電圧を出力している場合に下側メモリセルＬＭＣがスナップしたと判定できる。

（ステップＳ７００−３）
マイクロコントローラ５３は、ステップＳ７００−３において、データラッチ部６２６に設けられたディスターブ不良検出ラッチ回路（不図示）に「１」のデータを記憶（保持）して、ステップＳ７００−４の処理に移行する。ディスターブ不良検出ラッチ回路は、メモリセルＭＣにディスターブ不良が発生している場合に「１」のデータを記憶するように構成されている。

（ステップＳ７００−４）
マイクロコントローラ５３は、ステップＳ７００−４において、データラッチ部６２６を制御して、セット検証ラッチ回路に「０」のデータを記憶（保持）させ、リセット検証ラッチ回路に「１」のデータを記憶（保持）させ、ディスターブ不良検出付き書込動作処理を終了する。メモリチップ３１は、ステップＳ７００−４において、セット検証ラッチ回路に「０」のデータを記憶することによって、ディスターブ不良が発生しているメモリセルＭＣに対する予期せぬデータの書き換え（セット動作）を防止できる。また、メモリチップ３１は、ステップＳ７００−４において、リセット検証ラッチ回路に「１」のデータを記憶することによって、次のリセット動作処理（図２８に示すステップＳ５１１のＹＥＳを起点とする検証ループにおけるリセット動作処理）で、図２６に示す処理フローに従って通常メモリセルに対するリセット動作処理と同様のリセット動作処理をディスターブ不良メモリセルに対して実行する。

（ステップＳ７００−５）
マイクロコントローラ５３は、ステップＳ７００−５において、回復可能ディスターブ不良検出ラッチ回路に「０」のデータを記憶（保持）して、ディスターブ不良検出付き書込動作処理を終了する。

メモリタイル６１のデータラッチ部６２６は、リセット検証ラッチ回路の出力信号（１ビット）及びセット検証ラッチ回路の出力信号（１ビット）が入力される論理和回路（不図示）を有している。マイクロコントローラ５３は、当該論理和回路の出力信号が高レベルの信号を書込失敗信号（１ビット）として取得する。一方、マイクロコントローラ５３は、当該論理和回路の出力信号が低レベルの信号を書込成功信号（１ビット）として取得する。メモリバンク４２は、それぞれのメモリタイル６１から出力される信号（本実施形態では合計２５６本）を加算するカウンタ回路（不図示）を有している。当該カウンタ回路は、上限値を「１１１１」とする４ビットの信号を出力するように構成され、例えばマイクロコントローラ５３に設けられている。

当該カウンタ回路が出力する４ビットの信号は、失敗ビット数（後述する表３に示す「Ｆａｉｌ ｂｉｔ数」であり、信号入出力部５２３を介してメモリアクセス制御部５１１に入力されるメモリセル情報（図６参照）の１つに相当する。メモリアクセス制御部５１１は、入力される当該４ビットの信号をモードレジスタ５１４（図６参照）に記録する。本実施形態によるメモリチップ３１は、１６個のメモリバンク４２を有している。このため、モードレジスタ５１４は、失敗ビット数を格納するために６４ビット（＝４ビット×１６個）分の格納領域を有している。マイクロコントローラ５３は、通常の書込動作処理及びディスターブ不良検出付き書込動作処理のいずれの場合も失敗ビット数を当該カウンタ回路でカウントするように構成されている。

さらに、メモリタイル６１のデータラッチ部６２６は、リセット検証ラッチ回路の出力信号（１ｂｉｔ）及びディスターブ不良検出ラッチ回路の出力信号（１ｂｉｔ）が入力される論理積回路（不図示）を有している。ディスターブ不良検出動作付き書込動作処理において、回復不可能ディスターブ不良（Ｕｎｒｅｃｏｖｅｒａｂｌｅ Ｄｉｓｔｕｒｂ：ＵＤ）が発生しているメモリセルＭＣを有するメモリタイル６１に限り、ディスターブ不良検出ラッチ回路の出力信号が高レベル（１）となり、かつリセット検証ラッチ回路の出力信号が高レベル（１）になる。したがって、データラッチ部６２６に設けられた論理積回路は、回復不可能ディスターブ不良が発生している場合には、信号レベルが高レベルの出力信号（１ビット）を出力する。一方、当該論理積回路は、回復不可能ディスターブ不良が発生していない場合には、信号レベルが低レベルの出力信号（１ビット）を出力する。これにより、マイクロコントローラ５３は、回復不可能ディスターブ不良の発生の有無によって、当該論理積回路から出力される信号レベルの異なる信号（以下、「ＵＤ信号」と称する）を得ることができる。したがって、マイクロコントローラ５３は、ディスターブ不良検出電圧Ｖｄを印加した後にリセット電圧Ｖｒｓｔが印加されたメモリセルＭＣの抵抗変化素子ＶＲが低抵抗状態である場合には、当該メモリセルＭＣを回復不可能ディスターブ不良が発生したメモリセルＭＣと判定するように構成されている。

メモリバンク４２は、それぞれのメモリタイル６１のそれぞれから出力されるＵＤ信号（本実施形態では合計２５６本）が入力される論理和回路を有している。当該論理和回路は、複数（本実施形態では合計２５６個）のＵＤ信号を１ビットの信号に纏めるように構成され、例えばマイクロコントローラ５３に設けられている。

ＵＤ信号が入力される論理和回路は、少なくとも１個の高レベルのＵＤ信号がある（すなわち、回復不可能ディスターブ不良が発生したメモリセルＭＣを有するメモリタイル６１が少なくとも１個ある）場合には、高レベルの信号を出力する。一方、当該論理和回路は、全てのＵＤ信号が低レベル（すなわち、回復不可能ディスターブ不良が発生したメモリセルＭＣを有するメモリタイル６１がない）場合には、低レベルの信号を出力する。当該論理和回路が出力する１ビットの信号は、信号入出力部５２３を介してメモリアクセス制御部５１１に入力されるメモリセル情報の１つに相当する。メモリアクセス制御部５１１は、入力される当該１ビットの信号をモードレジスタ５１４に記録する。本実施形態によるメモリチップ３１は、１６個のメモリバンク４２を有している。このため、モードレジスタ５１４は、ＵＤ信号が入力される論理和回路が出力する信号を格納するために１６ビット（＝１ビット×１６個）分の格納領域を有している。

ディスターブ不良検出付き書込動作処理において検出されたディスターブ不良は、ディスターブ不良が発生しているメモリセルＭＣ、当該メモリセルＭＣが接続されたワードラインＷＬ及びビットラインＢＬ及びディスターブ不良の種別を一組の情報として、例えばメモリアクセス制御部５１１（図６参照）に送信され、モードレジスタ５１４（図６参照）に記憶される。メモリアクセス制御部５１１は、メモリコントローラ１１からの要求に基づいて、モードレジスタ５１４に記憶された当該一組の情報を取得し、信号入出力部５２１を介してメモリコントローラ１１に送出する。

メモリチップ３１は、通常の書込動作処理及びディスターブ不良検出付き書込動作処理のいずれの処理を実行するのかをメモリコントローラ１１（図１参照）から入力されるコマンドに基づいて決定する。表３は、メモリコントローラ１１からメモリチップ３１に送信されるコマンドの一例を示している。

表３に示すように、本実施形態には、「コマンドタイプ」欄に記載された「書込タイプ」のコマンド「Ｗｒｉｔｅ１」がメモリコントローラ１１からメモリアクセス制御部５１１に入力されると、メモリアクセス制御部５１１がマイクロコントローラ５３に通常の書込動作処理を指示する。これにより、マイクロコントローラ５３は、通常の書込動作処理を実行する。一方、「コマンドタイプ」欄に記載された「書込タイプ」のコマンド「Ｗｒｉｔｅ２」がメモリコントローラ１１からメモリアクセス制御部５１１に入力されると、メモリアクセス制御部５１１がマイクロコントローラ５３にディスターブ不良検出付き書込動作処理を指示する。これにより、マイクロコントローラ５３は、ディスターブ不良検出付き書込動作処理を実行する。

低抵抗状態及び高抵抗状態に可逆的に遷移可能な抵抗変化素子ＶＲ、及びダイオード特性の電流電圧特性（非線形な電流電圧特性の一例）を有し抵抗変化素子ＶＲに直列に接続された選択素子ＳＥを有するメモリセルＭＣへのデータの書込みを指示する情報を含む書込コマンド（例えばコマンド「Ｗｒｉｔｅ２」）及びメモリセルＭＣに書込まれる書込データＷＤＡＴＡがメモリコントローラ１１（外部の一例）から入力された場合、メモリセルＭＣを制御するマイクロコントローラ５３は、抵抗変化素子ＶＲを低抵抗状態に遷移させる場合にメモリセルＭＣに印加する書込動作におけるセット電圧（第１電圧の一例）ＶｓｅｔをメモリセルＭＣに印加するセット動作処理（ステップＳ６００）（第１電圧印加処理の一例）を実行する。マイクロコントローラ５３は、セット電圧Ｖｓｅｔを印加した後に、セット電圧Ｖｓｅｔの半分以上かつ抵抗変化素子ＶＲの抵抗状態を検出する場合にメモリセルＭＣに印加する読出電圧（第２電圧の一例）Ｖｒよりも低いディスターブ不良検出電圧（特定電圧の一例）ＶｄをメモリセルＭＣに印加するディスターブ不良検出動作処理（ステップＳ７００）（特定電圧印加処理の一例を実行する。また、マイクロコントローラ５３は、ディスターブ不良検出電圧Ｖｄを印加した後に、抵抗変化素子ＶＲを高抵抗状態に遷移させる場合にメモリセルＭＣに印加するリセット電圧（第３電圧の一例）ＶｒｓｔをメモリセルＭＣに印加するリセット動作処理（ステップＳ８００）（第３電圧印加処理の一例）を実行する。

このように、メモリセルＭＣへのデータの書込みを指示する情報を含む書込コマンド（例えばコマンド「Ｗｒｉｔｅ２」）及びメモリセルＭＣに書込まれる書込データＷＤＡＴＡがメモリコントローラ１１から入力された場合、マイクロコントローラ５３は、メモリセルＭＣにセット電圧Ｖｓｅｔを印加するセット動作処理（ステップＳ６００）と、セット電圧Ｖｓｅｔを印加した後にメモリセルＭＣにディスターブ不良検出電圧Ｖｄを印加するディスターブ不良検出動作処理（ステップＳ７００）と、ディスターブ不良検出電圧Ｖｄを印加した後に、抵抗変化素子ＶＲを高抵抗状態に遷移させる場合にメモリセルＭＣに印加するリセット電圧ＶｒｓｔをメモリセルＭＣに印加するリセット動作処理（ステップＳ８００）とを実行可能に構成されている。

マイクロコントローラ５３は、セット動作処理の前に、メモリセルＭＣに記憶されているデータを事前に読み出す事前読出処理（ステップＳ５００）を実行する。マイクロコントローラ５３は、事前読出処理で読み出された判定データ（読出データの一例）が抵抗変化素子ＶＲの抵抗状態が低抵抗状態に相当するデータであった場合（ステップＳ１００−５からステップＳ１００−６又はステップＳ１００−７の流れ）には、セット動作処理においてメモリセルＭＣにセット電圧Ｖｓｅｔを印加しないように構成されている（ステップＳ２００−１のＮＯ）。マイクロコントローラ５３は、事前読出処理（ステップＳ５００）で読み出された読出データが抵抗変化素子ＶＲの抵抗状態が高抵抗状態に相当するデータであった場合（ステップＳ１００−３からステップＳ１００−４の流れ）には、リセット動作処理（ステップＳ８００）においてメモリセルＭＣにリセット電圧Ｖｒｓｔを印加しないように構成されている（ステップＳ３００−１のＮＯ）。

半導体記憶装置２は、メモリコントローラ１１が発行し、メモリチップ３１が受付可能なＩＦコマンドセットとして、ディスターブ不良検出動作処理を実施し、その結果を通常読出と同じページサイズ（例えば３２バイト）でデータとして出力するコマンド「Ｒｅａｄ３」（表３参照）を、通常読出コマンド「Ｒｅａｄ１」（表３参照）に加えて持つことが望ましい。３２バイトの出力データの内容は、ディスターブ不良が検出されたタイル回路６１２に対応するビットを「１」、ディスターブ不良が検出されないタイル回路６１２に対応するビットを「０」とする。

メモリコントローラ１１は、ユーザーデータが記録されている全ての領域を一定時間で巡回するように、バックグラウンド処理として定期的にコマンド「Ｒｅａｄ３」を発行することによってディスターブ不良を検出できる。

メモリコントローラ１１は、ディスターブ不良を検出したビットにコマンド「Ｗｒｉｔｅ１」又はコマンド「Ｆｉｌｌ０」（表３参照）を用いて「０」を書き込むことで、当該ビットが書き込みに成功すれば、回復済ディスターブ不良、失敗すれば回復不可能ディスターブ不良として、ディスターブ不良をさらに分類できる。

上述の巡回と分類の結果をもって、メモリコントローラ１１は、どのアドレスに回復不可能ディスターブ不良や回復済ディスターブ不良が含まれているかを管理情報として記録しておくことができる。

さらに、半導体記憶装置２は、ＩＦコマンドセットとして、ディスターブ不良検出動作処理を内蔵しない通常書込コマンド「Ｗｒｉｔｅ１」に加えて、ディスターブ不良検出動作処理付きの書込動作処理を内蔵し、自動回復を行う書込コマンド「Ｗｒｉｔｅ２」の両方を備えることが望ましい。

メモリコントローラ１１は、ホストコンピュータ３から書込コマンドを受信して、ディスターブ不良管理情報を参照し、書込先アドレスに回復済ディスターブ不良が含まれている又は含まれる可能性がある場合に、コマンド「Ｗｒｉｔｅ１」に替えてコマンド「Ｗｒｉｔｅ２」を用いて書込動作を実施してもよい。これにより、回復済ディスターブ不良が発生したメモリセルに「１」が書き込まれ、回復可能ディスターブ不良に変化しても、コマンド「Ｗｒｉｔｅ２」の内蔵するディスターブ不良検出動作処理、リセット動作処理、検証動作処理によって、回復済ディスターブ不良に戻し、不良ビットがビットラインＢＬ及びワードラインＷＬを共有する他のメモリセルＭＣにもエラーを起こさせることを防ぐことができる。

メモリコントローラ１１は、コマンド「Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｒｅａｄ」（表３に示す「ＭＲ Ｒｅａｄ」）により、メモリチップ３１からコマンド「Ｗｒｉｔｅ２」の結果を読み出すことができる。コマンド「Ｗｒｉｔｅ２」の結果には、書込エラーの数（３２バイトのうち何ビットのベリファイエラーが発生したかを４ｂｉｔで返す。但し、１５ｂｉｔ以上エラー発生の場合は１０進数で「１５」を示す２進数「１１１１」を返す）の他に、回復不可能ディスターブ不良の発生を示す（より正確には、３２バイト中にディスターブ不良検出動作処理でディスターブ不良が検出され、リード動作処理でリセット電圧が印加されてもリセットできなかったことが検証動作処理で判定されたメモリセルが１ｂｉｔ以上あったことを示す）情報を１ｂｉｔで返す。ここで、ベリファイエラーは、データの書き込みに失敗したことを示している。したがって、「３２バイトのうち何ビットのベリファイエラーが発生したか」というのは、１個のメモリバンク４２に設けられた２５６個のメモリタイル６１のうち、いくつのメモリタイル６１でデータの書き込みに失敗したメモリセルが発生したのかを示している。これにより、メモリコントローラ１１は、ディスターブ不良管理情報を更新することができる。

以上説明したように、本実施形態によるメモリチップ及びメモリチップの製造方法によれば、ディスターブ不良を検出することができる。

本開示は、上記実施形態に限らず、種々の変形が可能である。
上記実施形態では、抵抗変化素子として、印加電圧の極性を切り替えることによって高抵抗状態及び低抵抗状態が設定されるバイポーラ型の素子が用いられているが、本開示はこれに限られない。メモリチップは、例えば抵抗変化素子として、印加電圧の極性を切り替えることなく、印加電圧の電圧値及び電圧印加時間を制御することによって高抵抗状態及び低抵抗状態が設定されるユニポーラ型の素子を有していても同様の効果が得られる。

上記実施形態によるメモリチップは、ディスターブ不良検出付き書込動作処理と同様に、通常の書込動作処理において検証ループの回数が制限されるように構成されていてもよい。これにより、通常の書込動作処理においても、固定不良が発生している場合に検証ループが無限ループになることを防止できる。

上記実施形態によるメモリチップは、正側読出電圧Ｖｒ＋及び正側ディスターブ不良検出電圧Ｖｄ＋を生成する正側読出電圧用レギュレータ５５１と、負側読出電圧Ｖｒ−及び負側ディスターブ不良検出電圧Ｖｄ−を生成する負側読出電圧用レギュレータ５７１とを有しているが、本開示はこれに限られない。メモリチップは例えば、正側読出電圧Ｖｒ＋を生成するレギュレータ、正側ディスターブ不良検出電圧Ｖｄ＋を生成するレギュレータ、負側読出電圧Ｖｒ−を生成するレギュレータ及び負側ディスターブ不良検出電圧Ｖｄ−を生成するレギュレータのように、それぞれの電圧を個別に生成するように構成されていてもよい。また、正側読出電圧用レギュレータ及び負側読出電圧用レギュレータのいずれか一方は、各電圧を個別に生成するように構成されていてもよい。

以上、前提技術、実施形態及びその変形例を挙げて本開示を説明したが、本開示は上記実施形態等に限定されるものではなく、種々変形が可能である。なお、本明細書中に記載された効果は、あくまで例示である。本開示の効果は、本明細書中に記載された効果に限定されるものではない。本開示が、本明細書中に記載された効果以外の効果を持っていてもよい。

また、例えば、本開示は以下のような構成を取ることができる。
（１）
低抵抗状態及び高抵抗状態に可逆的に遷移可能な抵抗変化素子、及び非線形な電流電圧特性を有し前記抵抗変化素子に直列に接続されたスイッチング素子を有するメモリセルと、
前記抵抗変化素子を低抵抗状態に遷移させる場合に前記メモリセルに印加する第１電圧、前記抵抗変化素子の抵抗状態を検出する場合に前記メモリセルに印加する第２電圧、及び前記第１電圧の半分以上かつ前記第２電圧よりも低い特定電圧を生成する電圧生成部と、
前記メモリセルを制御する制御部と
を備えるメモリチップ。
（２）
前記制御部は、前記特定電圧が印加された前記メモリセルの前記スイッチング素子がオン状態になる否かの判定を制御する
上記（１）に記載のメモリチップ。
（３）
前記電圧生成部は、前記第２電圧及び前記特定電圧を生成するデジタルアナログ変換部を有し、
前記デジタルアナログ変換部は、
複数のアナログ電圧から前記第２電圧を選択する第１選択部と、
複数のアナログ電圧から前記特定電圧を選択する第２選択部と
を有する
上記（１）又は（２）に記載のメモリチップ。
（４）
前記デジタルアナログ変換部は、前記第２電圧及び前記特定電圧の一方を選択する第３選択部を有する
上記（３）に記載のメモリチップ。
（５）
前記電圧生成部は、前記第３選択部から入力される電圧を前記メモリセルに出力する出力部を有する
上記（４）に記載のメモリチップ。
（６）
前記メモリセルへのデータの書込みを指示する情報を含む書込コマンド及び該メモリセルに書込まれる書込データが外部から入力された場合、
前記制御部は、
該メモリセルに前記第１電圧を印加する第１電圧印加処理と、
前記第１電圧を印加した後に該メモリセルに前記特定電圧を印加する特定電圧印加処理と、
前記特定電圧を印加した後に、前記抵抗変化素子を高抵抗状態に遷移させる場合に前記メモリセルに印加する第３電圧を該メモリセルに印加する第３電圧印加処理と
を実行可能に構成されている
上記（１）から（５）までのいずれか１項に記載のメモリチップ。
（７）
前記制御部は、前記特定電圧を印加した後に前記第３電圧が印加された前記メモリセルの前記抵抗変化素子が低抵抗状態である場合には、該メモリセルを回復不可能ディスターブ不良が発生したメモリセルと判定する
上記（６）に記載のメモリチップ。
（８）
互いに並列して設けられた複数の第１ラインと、
互いに並列して設けられて前記複数の第１ラインに交差して配置された複数の第２ラインと
を備え、
前記メモリセルは、前記複数の第１ラインと前記複数の第２ラインとの交差部のそれぞれに配置されており、
前記電圧生成部は、前記複数の第１ラインから選択された選択第１ラインと、前記複数の第２ラインから選択された選択第２ラインとの交差部に配置された前記メモリセルに前記選択第１ライン及び前記選択第２ラインを介して前記特定電圧を印加し、
前記選択第１ラインを除く前記複数の第１ラインである非選択第１ラインと、前記選択第２ラインを除く前記複数の第２ラインである非選択第２ラインとの交差部のそれぞれに配置された前記メモリセルの両端には、前記特定電圧よりも低い電圧が印加される
上記（１）から（７）までのいずれか１項に記載のメモリチップ。
（９）
前記特定電圧よりも低い電圧は、基準電圧である
上記（８）に記載のメモリチップ。
（１０）
前記複数の第２ラインの一部は、前記複数の第１ラインを挟んで、残余の前記複数の第２ラインと対向して配置されている
上記（８）又は（９）に記載のメモリチップ。
（１１）
前記複数の第１ラインと、
前記複数の第２ラインと、
複数の前記メモリセルと、
複数の前記メモリセルの中から選択されたメモリセルに対するデータの書込処理又は読出処理を実行するセルアレイ回路と、
前記制御部と
をそれぞれ有する複数のメモリバンクを備える
上記（８）から（１０）までのいずれか１項に記載のメモリチップ。
（１２）
前記セルアレイ回路は、
前記第１電圧、前記第２電圧及び前記特定電圧のいずれか１つの正極側電位又は負極側電位が必要に応じて印加される第１グローバルラインと、
前記第１電圧、前記第２電圧及び前記特定電圧のいずれか１つの負極側電位又は正極側電位が必要に応じて印加される第２グローバルラインと、
前記制御部から入力されるビットラインアドレスに基づいて前記複数の第１ラインから前記選択第１ラインを選択して前記第１グローバルラインに接続する第１デコーダと、
前記制御部から入力されるワードラインアドレスに基づいて前記複数の第２ラインから前記選択第２ラインを選択して前記第２グローバルラインに接続する第２デコーダと、
前記第１電圧、前記第２電圧及び前記特定電圧のうち前記第１グローバルライン及び前記第２グローバルラインに印加する電圧を切り替える切替回路と、
該セルアレイ回路に対応する前記メモリセルに設けられた前記抵抗変化素子の抵抗状態を検出する検出部と、
書込データ及び読出データを保持可能な保持部と
を有する
上記（１１）に記載のメモリチップ。
（１３）
前記メモリセルに書き込まれる書込データ及びビットアドレスが入力され前記メモリセルから読み出される読出データが出力される周辺インターフェース部と、前記電圧生成部を有する周辺回路とを有する周辺部を備える
上記（１１）又は（１２）に記載のメモリチップ。
（１４）
前記周辺回路は、
前記複数のメモリバンクを制御するメモリアクセス制御部と、
前記制御部から入力される情報を記憶する記憶部（内部レジスタ）と
を有する
上記（１３）に記載のメモリチップ。
（１５）
前記メモリアクセス制御部は、外部から入力されるバンクアドレスに基づいて前記複数のメモリバンクのいずれか１つを活性化する
上記（１４）に記載のメモリチップ。
（１６）
低抵抗状態及び高抵抗状態に可逆的に遷移可能な抵抗変化素子、及び非線形な電流電圧特性を有し前記抵抗変化素子に直列に接続されたスイッチング素子を有するメモリセルへのデータの書込みを指示する情報を含む書込コマンド及び該メモリセルに書込まれる書込データが外部から入力された場合、
前記メモリセルを制御する制御部は、
前記抵抗変化素子を低抵抗状態に遷移させる場合に前記メモリセルに印加する第１電圧を該メモリセルに印加する第１電圧印加処理を実行し、
前記第１電圧を印加した後に、前記第１電圧の半分以上かつ前記抵抗変化素子の抵抗状態を検出する場合に前記メモリセルに印加する第２電圧よりも低い特定電圧を該メモリセルに印加する特定電圧印加処理を実行し、
前記特定電圧を印加した後に、前記抵抗変化素子を高抵抗状態に遷移させる場合に前記メモリセルに印加する第３電圧を該メモリセルに印加する第３電圧印加処理を実行する
メモリチップの制御方法。
（１７）
前記制御部は、
前記第１電圧印加処理の前に、該メモリセルに記憶されているデータを事前に読み出す事前読出処理を実行し、
前記事前読出処理で読み出された読出データが前記抵抗変化素子の抵抗状態が低抵抗状態に相当するデータであった場合には、前記第１電圧印加処理において該メモリセルに前記第１電圧を印加せず、
前記事前読出処理で読み出された読出データが前記抵抗変化素子の抵抗状態が高抵抗状態に相当するデータであった場合には、前記第３電圧印加処理において該メモリセルに前記第３電圧を印加しない
上記（１６）に記載のメモリチップの制御方法。

当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、及び変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

１ 情報処理システム
２ 半導体記憶装置
３ ホストコンピュータ
１１ メモリコントローラ
１２ メモリデバイス
１３ ワークメモリ
３１ メモリチップ
１４ メモリインターフェース
１５ プリント回路基板
２１ メモリパッケージ
４１ 周辺部
４２ メモリバンク
５１ 周辺回路
５２ 周辺インターフェース部
５２ａ コントローラ側インターフェース部
５２ｂ バンク側インターフェース部
５３ マイクロコントローラ
５４ メモリセル配置領域
６１ メモリタイル
５１１ メモリアクセス制御部
５１２ 書込データレジスタ
５１３ 読出データレジスタ
５１４ モードレジスタ
５１５ ＤＣ／ＤＣコンバータ
５１６ 電圧生成部
５１７ 電流源
５２１ 信号入出力部
５２２ 電源入力部
５２３ 信号入出力部
５２４ アナログ電圧出力部
５２５ 電流出力部
５３１ 正側電圧生成部
５３２ 負側電圧生成部
５３３ 参照電圧生成部
５４１ 正側書込電圧用レギュレータ
５４２，５５２，５６２，５７２ デジタルアナログ変換部
５４２ａ，５５２ａ，５６２ａ，５７２ａ ラダー抵抗回路
５４２ｂ，５５２ｂ，５５２ｃ，５７２ｂ，５７２ｃ アナログ電圧選択部
５４３，５５３，５６３，５７３ 出力部
５４３ａ，５５３ａ，５６３ａ，５７３ａ 増幅器
５４３ｂ，５５３ｂ ＰＭＯＳトランジスタ
５４３ｃ，５５３ｃ，５６３ｃ，５７３ｃ コンデンサ
５５２ｄ，５７２ｄ 選択部
５６１ 負側書込電圧用レギュレータ
５６２ｂ アナログ電圧選択部
５６３ｂ，５７３ｂ ＮＭＯＳトランジスタ
５７１ 負側読出電圧用レギュレータ
６１１ メモリセルアレイ
６１２ タイル回路
６２１ 偶数側ワードラインデコーダ
６２２ 奇数側ワードラインデコーダ
６２３ 偶数側ビットラインデコーダ
６２４ 奇数側ビットラインデコーダ
６２５ 電圧切替部
６２６ データラッチ部
６２７ データ検出部
６２７ｌ 下側センスアンプ
６２７ｕ 上側センスアンプ
ＢＬ，ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３，ＢＬｋ ビットライン
ＧＢＬ グローバルビットライン
ＧＷＬ グローバルワードライン
ＬＭＣ，ＬＭＣ００，ＬＭＣ０１，ＬＭＣ１０，ＬＭＣ１１ 下側メモリセル
ＬＷ ワードライン
ＬＷＬ，ＬＷＬ０，ＬＷＬ１，ＬＷＬ２，ＬＷＬ３，ＬＷＬｊ 下側ワードライン
ＭＣ メモリセル
ｒ 抵抗素子
ＳＥ 選択素子
ＵＭＣ，ＵＭＣ００，ＵＭＣ０１，ＵＭＣ１０，ＵＭＣ１１ 上側メモリセル
ＵＷＬ，ＵＷＬ０，ＵＷＬ１，ＵＷＬ２，ＵＷＬ３，ＵＷＬｉ 上側ワードライン
Ｖｄ＋ 正側ディスターブ不良検出電圧
Ｖｄ ディスターブ不良検出電圧
Ｖｄ− 負側ディスターブ不良検出電圧
Ｖｉｎｈ＿ｂｌ，Ｖｉｎｈ＿ｗｌ，Ｖｉｎｈ＿ｗｕ 阻止電圧
ＶＲ 抵抗変化素子
Ｖｒ 読出電圧
Ｖｒ＋ 正側読出電圧
Ｖｒ− 負側読出電圧
Ｖｒｅｆ 参照電圧
Ｖｒｅｆｌ 下側参照電圧
Ｖｒｅｆｕ 上側参照電圧
Ｖｒｓｔ リセット電圧
Ｖｓｅｔ セット電圧
Ｖｗ 書込電圧
Ｖｗ＋ 正側書込電圧
Ｖｗ− 負側書込電圧
ＷＬ，ＷＬｉ ワードライン

Claims (17)

1. 低抵抗状態及び高抵抗状態に可逆的に遷移可能な抵抗変化素子、及び非線形な電流電圧特性を有し前記抵抗変化素子に直列に接続されたスイッチング素子を有するメモリセルと、
   前記抵抗変化素子を低抵抗状態に遷移させる場合に前記メモリセルに印加する第１電圧、前記抵抗変化素子の抵抗状態を検出する場合に前記メモリセルに印加する第２電圧、及び前記第１電圧の半分以上かつ前記第２電圧よりも低い特定電圧を生成する電圧生成部と、
   前記メモリセルを制御する制御部と
   を備えるメモリチップ。
2. 前記制御部は、前記特定電圧が印加された前記メモリセルの前記スイッチング素子がオン状態になる否かの判定を制御する
   請求項１に記載のメモリチップ。
3. 前記電圧生成部は、前記第２電圧及び前記特定電圧を生成するデジタルアナログ変換部を有し、
   前記デジタルアナログ変換部は、
   複数のアナログ電圧から前記第２電圧を選択する第１選択部と、
   複数のアナログ電圧から前記特定電圧を選択する第２選択部と
   を有する
   請求項１に記載のメモリチップ。
4. 前記デジタルアナログ変換部は、前記第２電圧及び前記特定電圧の一方を選択する第３選択部を有する
   請求項３に記載のメモリチップ。
5. 前記電圧生成部は、前記第３選択部から入力される電圧を前記メモリセルに出力する出力部を有する
   請求項４に記載のメモリチップ。
6. 前記メモリセルへのデータの書込みを指示する情報を含む書込コマンド及び該メモリセルに書込まれる書込データが外部から入力された場合、
   前記制御部は、
   該メモリセルに前記第１電圧を印加する第１電圧印加処理と、
   前記第１電圧を印加した後に該メモリセルに前記特定電圧を印加する特定電圧印加処理と、
   前記特定電圧を印加した後に、前記抵抗変化素子を高抵抗状態に遷移させる場合に前記メモリセルに印加する第３電圧を該メモリセルに印加する第３電圧印加処理と
   を実行可能に構成されている
   請求項１のメモリチップ。
7. 前記制御部は、前記特定電圧を印加した後に前記第３電圧が印加された前記メモリセルの前記抵抗変化素子が低抵抗状態である場合には、該メモリセルを回復不可能ディスターブ不良が発生したメモリセルと判定する
   請求項６に記載のメモリチップ。
8. 互いに並列して設けられた複数の第１ラインと、
   互いに並列して設けられて前記複数の第１ラインに交差して配置された複数の第２ラインと
   を備え、
   前記メモリセルは、前記複数の第１ラインと前記複数の第２ラインとの交差部のそれぞれに配置されており、
   前記電圧生成部は、前記複数の第１ラインから選択された選択第１ラインと、前記複数の第２ラインから選択された選択第２ラインとの交差部に配置された前記メモリセルに前記選択第１ライン及び前記選択第２ラインを介して前記特定電圧を印加し、
   前記選択第１ラインを除く前記複数の第１ラインである非選択第１ラインと、前記選択第２ラインを除く前記複数の第２ラインである非選択第２ラインとの交差部のそれぞれに配置された前記メモリセルの両端には、前記特定電圧よりも低い電圧が印加される
   請求項１に記載のメモリチップ。
9. 前記特定電圧よりも低い電圧は、基準電圧である
   請求項８に記載のメモリチップ。
10. 前記複数の第２ラインの一部は、前記複数の第１ラインを挟んで、残余の前記複数の第２ラインと対向して配置されている
    請求項８に記載のメモリチップ。
11. 前記複数の第１ラインと、
    前記複数の第２ラインと、
    複数の前記メモリセルと、
    複数の前記メモリセルの中から選択されたメモリセルに対するデータの書込処理又は読出処理を実行するセルアレイ回路と、
    前記制御部と
    をそれぞれ有する複数のメモリバンクを備える
    請求項８に記載のメモリチップ。
12. 前記セルアレイ回路は、
    前記第１電圧、前記第２電圧及び前記特定電圧のいずれか１つの正極側電位又は負極側電位が必要に応じて印加される第１グローバルラインと、
    前記第１電圧、前記第２電圧及び前記特定電圧のいずれか１つの負極側電位又は正極側電位が必要に応じて印加される第２グローバルラインと、
    前記制御部から入力されるビットラインアドレスに基づいて前記複数の第１ラインから前記選択第１ラインを選択して前記第１グローバルラインに接続する第１デコーダと、
    前記制御部から入力されるワードラインアドレスに基づいて前記複数の第２ラインから前記選択第２ラインを選択して前記第２グローバルラインに接続する第２デコーダと、
    前記第１電圧、前記第２電圧及び前記特定電圧のうち前記第１グローバルライン及び前記第２グローバルラインに印加する電圧を切り替える切替回路と、
    該セルアレイ回路に対応する前記メモリセルに設けられた前記抵抗変化素子の抵抗状態を検出する検出部と、
    書込データ及び読出データを保持可能な保持部と
    を有する
    請求項１１に記載のメモリチップ。
13. 前記メモリセルに書き込まれる書込データ及びビットアドレスが入力され前記メモリセルから読み出される読出データが出力される周辺インターフェース部と、前記電圧生成部を有する周辺回路とを有する周辺部を備える
    請求項１１に記載のメモリチップ。
14. 前記周辺回路は、
    前記複数のメモリバンクを制御するメモリアクセス制御部と、
    前記制御部から入力される情報を記憶する記憶部（内部レジスタ）と
    を有する
    請求項１３に記載のメモリチップ。
15. 前記メモリアクセス制御部は、外部から入力されるバンクアドレスに基づいて前記複数のメモリバンクのいずれか１つを活性化する
    請求項１４に記載のメモリチップ。
16. 低抵抗状態及び高抵抗状態に可逆的に遷移可能な抵抗変化素子、及び非線形な電流電圧特性を有し前記抵抗変化素子に直列に接続されたスイッチング素子を有するメモリセルへのデータの書込みを指示する情報を含む書込コマンド及び該メモリセルに書込まれる書込データが外部から入力された場合、
    前記メモリセルを制御する制御部は、
    前記抵抗変化素子を低抵抗状態に遷移させる場合に前記メモリセルに印加する第１電圧を該メモリセルに印加する第１電圧印加処理を実行し、
    前記第１電圧を印加した後に、前記第１電圧の半分以上かつ前記抵抗変化素子の抵抗状態を検出する場合に前記メモリセルに印加する第２電圧よりも低い特定電圧を該メモリセルに印加する特定電圧印加処理を実行し、
    前記特定電圧を印加した後に、前記抵抗変化素子を高抵抗状態に遷移させる場合に前記メモリセルに印加する第３電圧を該メモリセルに印加する第３電圧印加処理を実行する
    メモリチップの制御方法。
17. 前記制御部は、
    前記第１電圧印加処理の前に、該メモリセルに記憶されているデータを事前に読み出す事前読出処理を実行し、
    前記事前読出処理で読み出された読出データが前記抵抗変化素子の抵抗状態が低抵抗状態に相当するデータであった場合には、前記第１電圧印加処理において該メモリセルに前記第１電圧を印加せず、
    前記事前読出処理で読み出された読出データが前記抵抗変化素子の抵抗状態が高抵抗状態に相当するデータであった場合には、前記第３電圧印加処理において該メモリセルに前記第３電圧を印加しない
    請求項１６に記載のメモリチップの制御方法。

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