JP2021034621A - Semiconductor device and manufacturing method therefor - Google Patents
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Abstract
Description
本明細書が開示する技術は、半導体装置に関する。本明細書が開示する技術は、半導体装置の製造方法にも関する。 The techniques disclosed herein relate to semiconductor devices. The techniques disclosed herein also relate to methods of manufacturing semiconductor devices.
ストライプ状に配置された複数のトレンチゲートを備えている半導体装置の開発が進められている。この種の半導体装置のなかには、トレンチゲートの底面に接するようにｐ型の底部領域が設けられた半導体装置が開発されている。底部領域は、半導体装置がオフのときに、トレンチゲートの底面近傍に空乏層を形成し、トレンチゲートの底面近傍の電界を緩和する。このような底部領域は、電位を安定させるために、ｐ型の接続領域を介してｐ型のボディ領域に接続されている。 Development of a semiconductor device having a plurality of trench gates arranged in a stripe pattern is underway. Among this type of semiconductor device, a semiconductor device in which a p-shaped bottom region is provided so as to be in contact with the bottom surface of the trench gate has been developed. The bottom region forms a depletion layer near the bottom surface of the trench gate when the semiconductor device is off, and relaxes the electric field near the bottom surface of the trench gate. Such a bottom region is connected to the p-type body region via a p-type connection region in order to stabilize the potential.
接続領域は、斜めイオン注入技術を利用して、トレンチゲートの側面にｐ型不純物を導入することで形成されている。チャネル抵抗の増加を抑えるために、このような接続領域は、トレンチゲートの側面の一部に選択的に形成されるのが望ましい。特許文献１は、トレンチゲートの長手方向に直交する方向に伸びる直交トレンチ部を形成し、斜めイオン注入技術を利用して、その直交トレンチ部の長手方向側面に選択的に接続領域を形成する技術を開示する。 The contiguous zone is formed by introducing p-type impurities into the side surface of the trench gate using oblique ion implantation technology. In order to suppress the increase in channel resistance, it is desirable that such a connection region be selectively formed on a part of the side surface of the trench gate. Patent Document 1 is a technique for forming an orthogonal trench portion extending in a direction orthogonal to the longitudinal direction of a trench gate and selectively forming a connection region on the longitudinal side surface of the orthogonal trench portion by utilizing an oblique ion implantation technique. To disclose.
上記したように、接続領域は、直交トレンチ部の長手方向側面に選択的に形成されている。これは、トレンチゲートの短手方向側面にｐ型不純物が導入されないように、斜めイオン注入時の照射角度が設定されている一方で、直交トレンチ部の長手方向側面にｐ型不純物が導入されるように、直交トレンチ部の長手方向の長さが十分に確保されているからである。 As described above, the connection region is selectively formed on the longitudinal side surface of the orthogonal trench portion. This is because the irradiation angle at the time of oblique ion implantation is set so that the p-type impurities are not introduced into the lateral side surface of the trench gate, while the p-type impurities are introduced into the longitudinal side surface of the orthogonal trench portion. As described above, the length of the orthogonal trench portion in the longitudinal direction is sufficiently secured.
ストライプ状に配置された複数のトレンチゲートのピッチが狭くなると、直交トレンチ部は、複数のトレンチゲートを跨いで伸びるようになる。例えば、複数のトレンチゲートのピッチが狭くなると、直交トレンチ部は、３本以上のトレンチゲートを跨いで伸びるようになる。この場合、直交トレンチ部は、直交トレンチ部の両端に対応して配置されるトレンチゲートの間で少なくとも１本以上のトレンチゲートと交差して伸びるように形成される。 When the pitch of the plurality of trench gates arranged in a stripe shape is narrowed, the orthogonal trench portion extends across the plurality of trench gates. For example, when the pitch of a plurality of trench gates is narrowed, the orthogonal trench portion extends across three or more trench gates. In this case, the orthogonal trench portion is formed so as to extend so as to intersect with at least one or more trench gates between the trench gates arranged corresponding to both ends of the orthogonal trench portion.
上記したように、接続領域は、直交トレンチ部の長手方向側面に形成される。このため、直交トレンチ部の両端に対応して配置されるトレンチゲートの底面に形成されている底部領域については、接続領域からの距離が短く、電位が安定している。一方、直交トレンチ部と交差するトレンチゲートの底面に形成されている底部領域については、接続領域からの距離が長くなり、電位が安定しない。このように、直交トレンチ部が３本以上のトレンチゲートを跨いで伸びている半導体装置において、底部領域の電位が不安定になるのを抑える技術が必要とされている。 As described above, the connection region is formed on the longitudinal side surface of the orthogonal trench portion. Therefore, the bottom region formed on the bottom surface of the trench gate arranged corresponding to both ends of the orthogonal trench portion has a short distance from the connection region and the potential is stable. On the other hand, with respect to the bottom region formed on the bottom surface of the trench gate intersecting the orthogonal trench portion, the distance from the connection region becomes long and the potential is not stable. As described above, in a semiconductor device in which an orthogonal trench portion extends across three or more trench gates, a technique for suppressing the potential in the bottom region from becoming unstable is required.
本明細書が開示する半導体装置は、半導体基板と、複数のトレンチゲートと、複数の直交トレンチ部と、を備えることができる。前記複数のトレンチゲートの各々は、前記半導体基板の一方の主面に設けられており、前記半導体基板の前記一方の主面に直交する方向から見たときに、第１方向に沿って伸びている。前記複数の直交トレンチ部の各々は、前記半導体基板の前記一方の主面に設けられており、前記半導体基板の前記一方の主面に直交する方向から見たときに、前記第１方向に直交する第２方向の成分を含む方向に沿って伸びている。前記半導体基板は、第１導電型のドリフト領域と、前記ドリフト領域上に設けられている第２導電型のボディ領域と、前記トレンチゲートの底面に接して設けられており、前記ドリフト領域によって前記ボディ領域から隔てられている第２導電型の底部領域と、前記直交トレンチ部の各々の長手方向の両端のうちの少なくとも一方の長手方向側面に接して設けられており、前記底部領域と前記ボディ領域を接続する第２導電型の接続領域と、を有することができる。前記複数の直交トレンチ部の各々は、前記複数のトレンチゲートのうちの１つから他の１つまで伸びており、それらの間で少なくとも１本以上の前記トレンチゲートと交差して伸びている。前記第１方向に隣り合う前記直交トレンチ部において、一方の前記直交トレンチ部が交差する少なくとも１つの前記トレンチゲートに対して、他方の前記直交トレンチ部の一方の端部が位置している。 The semiconductor device disclosed in the present specification can include a semiconductor substrate, a plurality of trench gates, and a plurality of orthogonal trench portions. Each of the plurality of trench gates is provided on one main surface of the semiconductor substrate, and extends along the first direction when viewed from a direction orthogonal to the one main surface of the semiconductor substrate. There is. Each of the plurality of orthogonal trench portions is provided on the one main surface of the semiconductor substrate, and is orthogonal to the first direction when viewed from a direction orthogonal to the one main surface of the semiconductor substrate. It extends along the direction containing the component in the second direction. The semiconductor substrate is provided in contact with a first conductive type drift region, a second conductive type body region provided on the drift region, and a bottom surface of the trench gate, and is described by the drift region. It is provided in contact with the bottom region of the second conductive type separated from the body region and the longitudinal side surface of at least one of the longitudinal ends of each of the orthogonal trench portions, and the bottom region and the body. It can have a second conductive type connection region that connects the regions. Each of the plurality of orthogonal trenches extends from one of the plurality of trench gates to the other, and extends intersecting with at least one or more of the trench gates between them. In the orthogonal trench portions adjacent to each other in the first direction, one end of the other orthogonal trench portion is located with respect to at least one of the trench gates at which the one orthogonal trench portion intersects.
上記半導体装置では、前記第１方向に隣り合う前記直交トレンチ部において、それらの端部が異なる前記トレンチゲートに対応して配置されている。これにより、前記複数のトレンチゲートの各々の底面に設けられている底部領域と前記複数の直交トレンチ部の各々の長手方向側面に設けられている接続領域の間の距離が短くなり、前記底部領域の電位を安定させることができる。 In the semiconductor device, in the orthogonal trench portions adjacent to each other in the first direction, their ends are arranged corresponding to the different trench gates. As a result, the distance between the bottom region provided on the bottom surface of each of the plurality of trench gates and the connection region provided on the longitudinal side surface of each of the plurality of orthogonal trench portions is shortened, and the bottom region The potential of can be stabilized.
ところで、特開２０１７−５０５１６号公報は、トレンチゲートの底面に接するようにｐ型の底部領域が設けられた半導体装置を開示する。底部領域は、半導体装置がオフのときに、トレンチゲートの底面近傍に空乏層を形成し、トレンチゲートの底面近傍の電界を緩和する。また、特開２０１７−５０５１６号公報は、このような底部領域が原因のＪＦＥＴ抵抗の増加を抑えるために、ｎ型ドリフト領域とｐ型ボディ領域の間にｎ型不純物の濃度が濃い電流拡散領域を形成する技術を開示する。電流拡散領域は、底部領域を迂回するような電流経路を形成し、ＪＦＥＴ抵抗の増加を抑えることができる。 By the way, Japanese Patent Application Laid-Open No. 2017-50516 discloses a semiconductor device in which a p-shaped bottom region is provided so as to be in contact with the bottom surface of a trench gate. The bottom region forms a depletion layer near the bottom surface of the trench gate when the semiconductor device is off, and relaxes the electric field near the bottom surface of the trench gate. Further, Japanese Patent Application Laid-Open No. 2017-50516 describes a current diffusion region in which the concentration of n-type impurities is high between the n-type drift region and the p-type body region in order to suppress an increase in JFET resistance caused by such a bottom region. Disclose the technology to form. The current diffusion region can form a current path that bypasses the bottom region, and can suppress an increase in JFET resistance.
このような電流拡散領域は、ソース領域の直下のチャネルに対して電流経路を形成するためのものであることから、半導体基板の表面に設けられているｎ型のソース領域に対応した位置関係に形成されている。このため、製造コストを低減するために、電流拡散領域とソース領域を共通のマスクを用いて形成することが望まれる。 Since such a current diffusion region is for forming a current path with respect to the channel immediately below the source region, the positional relationship corresponding to the n-type source region provided on the surface of the semiconductor substrate is established. It is formed. Therefore, in order to reduce the manufacturing cost, it is desired to form the current diffusion region and the source region using a common mask.
一般的に、マスクの開口を画定する側面は傾斜していることから、そのようなマスクを介して半導体基板の深部に不純物をイオン注入した場合、不純物導入領域の周縁部が半導体基板の表面に向けて反り上がることがある。このため、電流拡散領域とソース領域を共通のマスクを用いて形成すると、電流拡散領域の周縁部が半導体基板の表面に向けて反り上がり、電流拡散領域とソース領域が短絡し、リーク電流の原因となることが懸念される。本明細書は、電流拡散領域とソース領域が短絡するのを抑えながら、電流拡散領域とソース領域を共通のマスクを用いて形成することができる技術を提供する。 Generally, since the side surface defining the opening of the mask is inclined, when impurities are ion-implanted into the deep part of the semiconductor substrate through such a mask, the peripheral edge of the impurity introduction region becomes the surface of the semiconductor substrate. It may warp toward you. Therefore, when the current diffusion region and the source region are formed by using a common mask, the peripheral edge of the current diffusion region warps toward the surface of the semiconductor substrate, the current diffusion region and the source region are short-circuited, which causes a leakage current. There is a concern that The present specification provides a technique capable of forming the current diffusion region and the source region by using a common mask while suppressing a short circuit between the current diffusion region and the source region.
本明細書は、半導体基板の表層部に第１導電型の電流拡散領域と第２導電型のボディ領域と第１導電型のソース領域が積層しており、前記ソース領域に隣接して第２導電型のボディコンタクト領域が設けられている半導体装置の製造方法を提供することができる。この製造方法は、前記半導体基板の表面の第１範囲を露出させる開口が形成されている第１マスクを前記半導体基板の前記表面に成膜する第１マスク成膜工程と、前記第１マスクを介して第１導電型不純物を前記半導体基板にイオン注入する第１イオン注入工程であって、前記電流拡散領域が形成される深さと前記ソース領域が形成される深さに前記第１導電型不純物をイオン注入する、第１イオン注入工程と、前記第１マスクを除去する第１マスク除去工程と、前記半導体基板の前記表面の前記第１範囲の周縁に沿った範囲を少なくとも露出させる開口が形成されている第２マスクを前記半導体基板の前記表面に成膜する第２マスク成膜工程と、前記第２マスクを介して第２導電型不純物を前記半導体基板にイオン注入する第２イオン注入工程であって、前記ソース領域が形成される深さに導入された前記第１導電型不純物に対して前記第２導電型不純物をカウンタードーピングして前記ボディコンタクト領域を形成する、第２イオン注入工程と、を備えることができる。 In the present specification, the first conductive type current diffusion region, the second conductive type body region, and the first conductive type source region are laminated on the surface layer portion of the semiconductor substrate, and the second conductive type region is adjacent to the source region. It is possible to provide a method for manufacturing a semiconductor device provided with a conductive body contact region. In this manufacturing method, a first mask implantation step of forming a first mask having an opening for exposing a first range on the surface of the semiconductor substrate on the surface of the semiconductor substrate, and the first mask are implanted. In the first ion implantation step of ion-implanting the first conductive type impurity into the semiconductor substrate through the semiconductor substrate, the first conductive type impurity is set to the depth at which the current diffusion region is formed and the depth at which the source region is formed. A first ion implantation step of ion-implanting the semiconductor substrate, a first mask removal step of removing the first mask, and an opening that at least exposes a range along the peripheral edge of the first range of the surface of the semiconductor substrate are formed. A second mask implantation step of forming the second mask on the surface of the semiconductor substrate and a second ion implantation step of ion-implanting the second conductive type impurities into the semiconductor substrate via the second mask. The second ion implantation step of counter-implanting the second conductive type impurity with respect to the first conductive type impurity introduced to the depth at which the source region is formed to form the body contact region. And can be provided.
上記製造方法の前記第１イオン注入工程では、共通の前記第１マスクを用いて前記電流拡散領域と前記ソース領域を形成することができる。さらに、上記製造方法の前記第２イオン注入工程では、前記第２マスクを用いたカウンタードーピングにより、前記電流拡散領域と前記ソース領域が接続される部分に前記ボディコンタクト領域を形成し、前記電流拡散領域と前記ソース領域が短絡することを抑えることができる。このように、上記製造方法によると、前記電流拡散領域と前記ソース領域が短絡することによるリーク電流の発生を抑えながら、共通の前記第１マスクを用いて前記電流拡散領域と前記ソース領域を形成することができる。 In the first ion implantation step of the manufacturing method, the current diffusion region and the source region can be formed by using the common first mask. Further, in the second ion implantation step of the manufacturing method, the body contact region is formed in the portion where the current diffusion region and the source region are connected by counterdoping using the second mask, and the current diffusion is performed. It is possible to prevent a short circuit between the region and the source region. As described above, according to the manufacturing method, the current diffusion region and the source region are formed by using the common first mask while suppressing the generation of leakage current due to the short circuit between the current diffusion region and the source region. can do.
ところで、特開２００９−２１８５７４号公報は、被加工層上にマスクをパターニングする技術を開示する。 By the way, Japanese Patent Application Laid-Open No. 2009-218574 discloses a technique for patterning a mask on a layer to be processed.
特開２００９−２１８５７４号公報の技術では、被加工層上に第１マスクをパターニングした後に、その第１マスクのパターン内に第２のマスクをパターニングすることで、第１マスクのパターンと第２マスクのパターンの組み合わせで構成される微細パターンが形成される。この技術では、第１マスクのパターン内に第２マスクをパターニングするために、複数の成膜工程と複数のエッチング工程を必要とし、工程数が多くなるという問題がある。本明細書は、少ない工程で被加工層上に微細パターンのマスクをパターニングする技術を提供する。 In the technique of JP-A-2009-218574, the pattern of the first mask and the pattern of the second mask are obtained by patterning the first mask on the layer to be processed and then patterning the second mask in the pattern of the first mask. A fine pattern composed of a combination of mask patterns is formed. This technique requires a plurality of film forming steps and a plurality of etching steps in order to pattern the second mask in the pattern of the first mask, and there is a problem that the number of steps increases. The present specification provides a technique for patterning a fine pattern mask on a layer to be processed with a small number of steps.
本明細書が開示する半導体装置の製造方法は、被加工層上にレジスト膜をパターニングするパターニング工程と、前記レジスト膜の表面のうちの少なくとも側面にイオンを注入するイオン注入工程であって、イオンが注入された硬化層とイオンが注入されていない非硬化層を前記レジスト膜に形成する、イオン注入工程と、前記レジスト膜の前記非硬化層を除去する除去工程と、を備えることができる。 The method for manufacturing a semiconductor device disclosed in the present specification is a patterning step of patterning a resist film on a layer to be processed and an ion implantation step of implanting ions into at least a side surface of the resist film. The resist film may be provided with an ion implantation step of forming a cured layer into which is implanted and a non-cured layer into which ions are not implanted, and a removing step of removing the uncured layer of the resist film.
上記製造方法では、イオン注入によって前記硬化層と前記非硬化層を作り分けた後に、前記非硬化層を除去することで、微細パターンの前記レジスト膜をパターニングすることができる。上記製造方法は、少ない工程で前記被加工層上に微細パターンの前記レジスト膜をパターニングすることができる。 In the above manufacturing method, the resist film having a fine pattern can be patterned by removing the non-curing layer after forming the cured layer and the uncured layer separately by ion implantation. In the above manufacturing method, the resist film having a fine pattern can be patterned on the work layer in a small number of steps.
（第１実施形態）
図１〜３に示される本実施形態の半導体装置１０は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と称されるパワー半導体素子であり、半導体基板２０と、半導体基板２０の裏面を被覆するドレイン電極３２と、半導体基板２０の表面を被覆するソース電極３４と、半導体基板２０の表面に設けられている複数のトレンチゲート４０と、半導体基板２０の表面に設けられている複数の直交トレンチ部５０と、を備えている。なお、本明細書では、半導体基板２０の厚み方向をｚ方向といい、ｚ方向に直交する一方向（半導体基板２０の表面に平行な一方向）をｘ方向といい、ｚ方向及びｘ方向に直交する方向をｙ方向という。また、各図面において、図示明瞭化を目的として、共通する構成要素のうちの一部のみに符号を付し、他の構成要素については符号を省略して図示している。
(First Embodiment)
The
図１に示されるように、複数のトレンチゲート４０の各々は、ｘ方向に沿って伸びている。複数のトレンチゲート４０は、ストライプ状のレイアウトを有している。複数の直交トレンチ部５０の各々は、ｙ方向に沿って伸びており、３つのトレンチゲート４０を跨いで伸びている。この例では、複数の直交トレンチ部５０の各々は、複数のトレンチゲート４０のうちの１つから他の１つまで伸びており、それらの間で１つのトレンチゲート４０と交差して伸びている。なお、複数の直交トレンチ部５０のレイアウトに関する特徴については後述する。複数のトレンチゲート４０と複数の直交トレンチ部５０は、共通の製造工程によって形成されている。このため、直交トレンチ部５０も、トレンチゲート４０と同様にゲート構造を有している。また、本実施形態では、直交トレンチ部５０がトレンチゲート４０の長手方向（ｘ方向）に直交する方向（ｙ方向）に沿って伸びているが、この例に代えて、トレンチゲート４０の長手方向（ｘ方向）に対して傾斜する方向（ｙ方向の成分を含む方向）に伸びていても良い。
As shown in FIG. 1, each of the plurality of
図２に示されるように、トレンチゲート４０は、半導体基板２０の表面から深部に向けて伸びており、ゲート絶縁膜４２及びゲート電極４４を有している。ゲート絶縁膜４２は、酸化シリコンである。ゲート電極４４は、ゲート絶縁膜４２で被覆されており、不純物を含むポリシリコンである。図３に示されるように、直交トレンチ部５０も同様に、半導体基板２０の表面から深部に向けて伸びており、ゲート絶縁膜５２及びゲート電極５４を有している。ゲート絶縁膜５２は、酸化シリコンである。ゲート電極５４は、ゲート絶縁膜５２で被覆されており、不純物を含むポリシリコンである。
As shown in FIG. 2, the
図２及び図３に示されるように、半導体基板２０は、炭化珪素（ＳｉＣ）を材料とする基板であり、ｎ+型のドレイン領域２１、ｎ型のドリフト領域２２、ｐ型の底部領域２３、ｎ+型の電流拡散領域２４、ｐ型のボディ領域２５、ｐ+型のボディコンタクト領域２６、ｎ+型のソース領域２７及びｐ型の接続領域２８を有している。
As shown in FIGS. 2 and 3, the
ドレイン領域２１は、半導体基板２０の裏面に露出する位置に設けられている。ドレイン領域２１は、後述するドリフト領域２２がエピタキシャル成長するための下地基板でもある。ドレイン領域２１は、半導体基板２０の裏面を被膜するドレイン電極３２にオーミック接触している。
The
ドリフト領域２２は、ドレイン領域２１上に設けられている。ドリフト領域２２は、エピタキシャル成長技術を利用して、ドレイン領域２１の表面から結晶成長して形成される。
The
底部領域２３は、トレンチゲート４０及び直交トレンチ部５０の底面を覆うように設けられており、トレンチゲート４０及び直交トレンチ部５０の底面に集中する電界を緩和するために設けられている。図２に示されるように、底部領域２３は、ドリフト領域２２及び電流拡散領域２４によってボディ領域２５から隔てられている。しかしながら、図１及び図３に示されるように、底部領域２３は、接続領域２８を介してボディ領域２５に接続されている。底部領域２３は、イオン注入技術を利用して、トレンチゲート４０及び直交トレンチ部５０を形成するためのトレンチの底面に向けてアルミニウムをイオン注入し、そのトレンチの底面に形成される。
The
電流拡散領域２４は、ドリフト領域２２とボディ領域２５の間に設けられており、ドリフト領域２２よりもｎ型不純物の濃度が濃い領域である。図２に示されるように、電流拡散領域２４は、隣り合うトレンチゲート４０の間において、一方のトレンチゲート４０の側面と他方のトレンチゲート４０の側面の間を伸びている。電流拡散領域２４は、底部領域２３から伸びる空乏層によって隣り合う底部領域２３の間のドリフト領域２２の抵抗（ＪＦＥＴ抵抗）が増加するのを抑えるために設けられている。電流拡散領域２４は、イオン注入技術を利用して、半導体基板２０の表面に向けて窒素をイオン注入し、ドリフト領域２２とボディ領域２５の双方に接する位置に形成される。
The
ボディ領域２５は、半導体基板２０の表層部に設けられており、電流拡散領域２４上に配置されており、電流拡散領域２４とソース領域２７を隔てている。ボディ領域２５は、トレンチゲート４０及び直交トレンチ部５０の側面に接している。ボディ領域２５は、イオン注入技術を利用して、半導体基板２０の表面に向けてアルミニウムをイオン注入し、半導体基板２０の表層部に形成される。
The
ボディコンタクト領域２６は、ボディ領域２５上に設けられており、半導体基板２０の表面に露出する位置に配置されており、ボディ領域２５よりもｐ型不純物の濃度が濃い領域である。ボディコンタクト領域２６は、半導体基板２０の表面を被膜するソース電極３４にオーミック接触している。ボディコンタクト領域２６は、イオン注入技術を利用して、半導体基板２０の表面に向けてアルミニウムをイオン注入し、半導体基板２０の表層部に形成される。
The
ソース領域２７は、ボディ領域２５上に設けられており、半導体基板２０の表面に露出する位置に配置されている。ソース領域２７は、ボディ領域２５によって電流拡散領域２４から隔てられている。ソース領域２７は、トレンチゲート４０及び直交トレンチ部５０の側面に接している。なお、ソース領域２７は、直交トレンチ部５０の側面に接していなくてもよい。ソース領域２７は、半導体基板２０の表面を被膜するソース電極３４にオーミック接触している。ソース領域２７は、イオン注入技術を利用して、半導体基板２０の表面に向けて窒素をイオン注入し、半導体基板２０の表層部に形成される。
The
図１及び図３に示されるように、接続領域２８は、複数の直交トレンチ部５０の各々の長手方向側面（この例では、ｙ方向の一端を画定する側面）に接するように設けられており、底部領域２３とボディ領域２５を接続している。なお、直交トレンチ部５０の長手方向側面は、トレンチゲート４０の短手方向側面の一部ということもできる。接続領域２８は、斜めイオン注入技術を利用して、トレンチゲート４０及び直交トレンチ部５０を形成するためのトレンチに向けてアルミニウムをイオン注入し、直交トレンチ部５０を形成するためのトレンチの長手方向側面に選択的に形成される。具体的には、ｘ軸周りに傾斜した照射角度であって、トレンチゲート４０を形成するためのトレンチの短手方向側面にはアルミニウムが導入されない照射角度でイオン注入し、直交トレンチ部５０を形成するためのトレンチの長手方向側面に選択的にアルミニウムを導入することにより、接続領域２８が形成される。
As shown in FIGS. 1 and 3, the
図１に示されるように、複数の直交トレンチ部５０の各々は、３つのトレンチゲート４０を跨いで伸びており、両端部に対応する位置のトレンチゲート４０の間で１つのトレンチゲート４０と交差して伸びている。ｘ方向に隣り合う直交トレンチ部５０において、一方の直交トレンチ部５０の端部と他方の直交トレンチ部５０の端部がｙ方向に位置ずれして配置されている。具体的には、一方の直交トレンチ部５０が交差するトレンチゲート４０に対して他方の直交トレンチ部５０の一方の端部が位置するように配置されている。これにより、全てのトレンチゲート４０において、ｘ方向に所定の間隔で接続領域２８が配置されている。
As shown in FIG. 1, each of the plurality of
次に、半導体装置１０の動作を説明する。ドレイン電極３２に正電圧が印加され、ソース電極３４が接地され、トレンチゲート４０及び直交トレンチ部５０のゲート電極４４，５４が接地されていると、半導体装置１０はオフである。半導体装置１０では、底部領域２３がトレンチゲート４０及び直交トレンチ部５０の底面を覆うように設けられている。このため、トレンチゲート４０及び直交トレンチ部５０の底面のゲート絶縁膜４２，５２における電界集中が緩和され、半導体装置１０は高い耐圧を有することができる。
Next, the operation of the
ドレイン電極３２に正電圧が印加され、ソース電極３４が接地され、トレンチゲート４０及び直交トレンチ部５０のゲート電極４４，５４にソース電極３４よりも正となる閾値電圧以上の電圧が印加されていると、半導体装置１０はオンである。このとき、ソース領域２７と電流拡散領域２４を隔てるボディ領域２５のうちのトレンチゲート４０及び直交トレンチ部５０の側面に対向する部分に反転層が形成される。ソース領域２７から供給される電子は、その反転層を経由して電流拡散領域２４に達する。電流拡散領域２４に達した電子は、電流拡散領域２４を経由してドリフト領域２２に流れる。このような電流拡散領域２４が設けられていると、底部領域２３からドリフト領域２２内に伸びてくる空乏層を迂回するように電流が流れることができる。このため、このような空乏層による抵抗の増加、即ち、ＪＦＥＴ抵抗の増加が抑えられる。
A positive voltage is applied to the
次に、図４を参照し、半導体装置１０の特徴について説明する。図４は、トレンチゲート４０と直交トレンチ部５０と接続領域２８の位置関係を示す図である。図４の（Ａ）は比較例に対応しており、図４の（Ｂ）が本実施形態に対応している。
Next, the features of the
図４の（Ａ）の比較例は、ｘ方向に隣り合う直交トレンチ部５０の端部がｙ方向に位置ずれしていない例である。この比較例では、直交トレンチ部５０が交差するトレンチゲート４０において、接続領域２８が配置されていない。このため、接続領域２８が配置されていないトレンチゲート４０において、例えば破線４０ａに対応する部分のトレンチゲート４０の底面に設けられている底部領域２３は、接続領域２８までの距離が長く、電位が安定しない。一方、図４の（Ｂ）に示す本実施形態では、破線４０ａに対応する部分のトレンチゲート４０にも接続領域２８が配置されており、全てのトレンチゲート４０において、ｘ方向に所定の間隔で接続領域２８が配置されている。これにより、比較例と対比すると、本実施形態では、トレンチゲート４０の底面に設けられている底部領域２３の電位が安定している。
The comparative example of FIG. 4A is an example in which the ends of the
上記の例では、直交トレンチ部５０が３つのトレンチゲート４０を跨いで伸びている例であった。トレンチゲート４０のピッチが狭くなると、直交トレンチ部５０はより多くのトレンチゲート４０を跨いで形成されるようになる。以下では、これらの例を説明する。
In the above example, the
図５は、直交トレンチ部５０が４つのトレンチゲート４０を跨いで伸びている例である。図５の（Ａ）は比較例に対応しており、図５の（Ｂ）が本実施形態に対応している。
FIG. 5 shows an example in which the
図５の（Ａ）の比較例では、例えば破線４０ｂ、４０ｃに対応する部分のトレンチゲート４０の底面に設けられている底部領域２３は、接続領域２８までの距離が長く、電位が安定しない。一方、図５の（Ｂ）に示す本実施形態では、破線４０ｂ、４０ｃに対応する部分のトレンチゲート４０にも接続領域２８が配置されており、全てのトレンチゲート４０において、ｘ方向に所定の間隔で接続領域２８が配置されている。これにより、比較例と対比すると、本実施形態では、トレンチゲート４０の底面に設けられている底部領域２３の電位が安定している。
In the comparative example of FIG. 5A, for example, the
図６は、直交トレンチ部５０が４つのトレンチゲート４０を跨いで伸びている例である。図６の（Ａ）は比較例に対応しており、図６の（Ｂ）が本実施形態に対応している。
FIG. 6 is an example in which the
図６の（Ａ）の比較例では、例えば破線４０ｂ、４０ｃに対応する部分のトレンチゲート４０の底面に設けられている底部領域２３は、接続領域２８までの距離が長く、電位が安定しない。一方、図６の（Ｂ）に示す本実施形態では、破線４０ｂに対応する部分のトレンチゲート４０にも接続領域２８が配置されている。これにより、比較例と対比すると、本実施形態では、トレンチゲート４０の底面に設けられている底部領域２３の電位が安定している。
In the comparative example of FIG. 6A, for example, the
図７は、直交トレンチ部５０が５つのトレンチゲート４０を跨いで伸びている例である。図７の（Ａ）は比較例に対応しており、図７の（Ｂ）が本実施形態に対応している。
FIG. 7 is an example in which the
図７の（Ａ）の比較例では、例えば破線４０ｄに対応する部分のトレンチゲート４０の底面に設けられている底部領域２３は、接続領域２８までの距離が最も長く、電位が安定しない。一方、図７の（Ｂ）に示す本実施形態の半導体装置１０では、接続領域２８までの距離が最も長くなっていた破線４０ｄに対応する部分のトレンチゲート４０にも接続領域２８が配置されている。これにより、比較例と対比すると、本実施形態では、トレンチゲート４０の底面に設けられている底部領域２３の電位が安定している。
In the comparative example of FIG. 7A, for example, the
図８は、直交トレンチ部５０が６つのトレンチゲート４０を跨いで伸びている例である。図８の（Ａ）は比較例に対応しており、図８の（Ｂ）が本実施形態に対応している。
FIG. 8 shows an example in which the
図８の（Ａ）の比較例では、例えば破線４０ｅ,４０ｆに対応する部分のトレンチゲート４０の底面に設けられている底部領域２３は、接続領域２８までの距離が最も長く、電位が安定しない。一方、図８の（Ｂ）に示す本実施形態では、接続領域２８までの距離が最も長くなっていた破線４０ｅ,４０ｆに対応する部分のトレンチゲート４０にも接続領域２８が配置されている。これにより、比較例と対比すると、本実施形態では、トレンチゲート４０の底面に設けられている底部領域２３の電位が安定している。
In the comparative example of FIG. 8A, for example, the
（第２実施形態）
図９〜１１に示される本実施形態の半導体装置１００は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と称されるパワー半導体素子であり、半導体基板１２０と、半導体基板１２０の裏面を被覆するドレイン電極１３２と、半導体基板１２０の表面を被覆するソース電極１３４と、半導体基板１２０の表面に設けられている複数のトレンチゲート１４０と、を備えている。なお、本明細書では、半導体基板１２０の厚み方向をｚ方向といい、ｚ方向に直交する一方向（半導体基板１２０の表面に平行な一方向）をｘ方向といい、ｚ方向及びｘ方向に直交する方向をｙ方向という。また、各図面において、図示明瞭化を目的として、共通する構成要素のうちの一部のみに符号を付し、他の構成要素については符号を省略して図示している。
(Second Embodiment)
The
図１に示されるように、半導体基板１２０は、中央部に略矩形状に区画されている素子領域１６０と、その素子領域１６０の周囲を一巡するように区画されている周辺領域１６２と、を有している。素子領域１６０には、スイッチングを行うための構造が形成されている。周辺領域１６２には、ガードリング等の周辺耐圧構造（図示省略）が形成されている。
As shown in FIG. 1, the
図１に示されるように、複数のトレンチゲート１４０は、素子領域１６０に配置されており、ストライプ状のレイアウトを有している。複数のトレンチゲート１４０の各々は、ｘ方向に沿って伸びている。図２に示されるように、トレンチゲート１４０は、半導体基板１２０の表面から深部に向けて伸びており、ゲート絶縁膜１４２及びゲート電極１４４を有している。ゲート絶縁膜１４２は、酸化シリコンである。ゲート電極１４４は、ゲート絶縁膜１４２で被覆されており、不純物を含むポリシリコンである。
As shown in FIG. 1, the plurality of
図２及び図３に示されるように、半導体基板１２０は、炭化珪素（ＳｉＣ）を材料とする基板であり、ｎ+型のドレイン領域１２１、ｎ型のドリフト領域１２２、ｐ型の底部領域１２３、ｎ+型の電流拡散領域１２４、ｐ型のボディ領域１２５、ｐ+型のボディコンタクト領域１２６及びｎ+型のソース領域１２７を有している。
As shown in FIGS. 2 and 3, the
ドレイン領域１２１は、半導体基板１２０の裏面に露出する位置に設けられている。ドレイン領域１２１は、後述するドリフト領域１２２がエピタキシャル成長するための下地基板でもある。ドレイン領域１２１は、半導体基板１２０の裏面を被膜するドレイン電極１３２にオーミック接触している。
The
ドリフト領域１２２は、ドレイン領域１２１上に設けられている。ドリフト領域１２２は、エピタキシャル成長技術を利用して、ドレイン領域１２１の表面から結晶成長して形成される。
The
底部領域１２３は、トレンチゲート１４０の底面を覆うように設けられており、トレンチゲート１４０の底面に集中する電界を緩和するために設けられている。底部領域１２３は、ドリフト領域１２２及び電流拡散領域１２４によってボディ領域１２５から隔てられている。しかしながら、底部領域１２３は、トレンチゲート１４０の長手方向側面又は短手方向側面の一部に設けられたｐ型の接続領域（図示省略）を介してボディ領域１２５に接続されていてもよい。
The
電流拡散領域１２４は、半導体基板１２０の表層部に設けられており、ドリフト領域１２２とボディ領域１２５の間に配置されており、ドリフト領域１２２よりもｎ型不純物の濃度が濃い領域である。電流拡散領域１２４は、半導体基板１２０の素子領域１６０（図１参照）に選択的に形成されている。電流拡散領域１２４は、隣り合うトレンチゲート１４０の間において、一方のトレンチゲート１４０の側面と他方のトレンチゲート１４０の側面の間を伸びている。電流拡散領域１２４は、底部領域１２３から伸びる空乏層によって隣り合う底部領域１２３の間のドリフト領域１２２の抵抗（ＪＦＥＴ抵抗）が増加するのを抑えるために設けられている。
The
ボディ領域１２５は、半導体基板１２０の表層部に設けられており、電流拡散領域１２４上に配置されており、電流拡散領域１２４とソース領域１２７を隔てている。ボディ領域１２５は、トレンチゲート１４０の側面に接している。
The
ボディコンタクト領域１２６は、ボディ領域１２５上に設けられており、半導体基板１２０の表面に露出する位置であってソース領域１２７に隣接する位置に配置されており、ボディ領域１２５よりもｐ型不純物の濃度が濃い領域である。図１に示されるように、ボディコンタクト領域１２６は、隣り合うトレンチゲート１４０の間でｘ軸方向に沿って伸びる部分に加え、素子領域１６０と周辺領域１６２の境界に沿って一巡して伸びる部分を有している。本願明細書では、後者の部分を特に周縁ボディコンタクト領域１２６ａという。後述の製造方法で説明されるが、図１１に示されるように、周辺ボディコンタクト領域１２６ａの下方には電流拡散領域１２４の周縁の反り上がり部分が位置している。ボディコンタクト領域１２６は、半導体基板１２０の表面を被膜するソース電極１３４にオーミック接触している。
The
ソース領域１２７は、ボディ領域１２５上に設けられており、半導体基板１２０の表面に露出する位置に配置されており、ボディ領域１２５によって電流拡散領域１２４から隔てられている。ソース領域１２７は、半導体基板１２０の素子領域１６０（図９参照）に選択的に形成されている。ソース領域１２７は、トレンチゲート１４０の側面に接している。ソース領域１２７は、半導体基板１２０の表面を被膜するソース電極１３４にオーミック接触している。
The
次に、半導体装置１００の動作を説明する。ドレイン電極１３２に正電圧が印加され、ソース電極１３４が接地され、トレンチゲート１４０のゲート電極１４４が接地されていると、半導体装置１００はオフである。半導体装置１００では、底部領域１２３がトレンチゲート１４０の底面を覆うように設けられている。このため、トレンチゲート１４０の底面のゲート絶縁膜１４２における電界集中が緩和され、半導体装置１００は高い耐圧を有することができる。
Next, the operation of the
ドレイン電極１３２に正電圧が印加され、ソース電極１３４が接地され、トレンチゲート１４０のゲート電極１４４にソース電極１３４よりも正となる閾値電圧以上の電圧が印加されていると、半導体装置１００はオンである。このとき、ソース領域１２７と電流拡散領域１２４を隔てるボディ領域１２５のうちのトレンチゲート１４０の側面に対向する部分に反転層が形成される。ソース領域１２７から供給される電子は、その反転層を経由して電流拡散領域１２４に達する。電流拡散領域１２４に達した電子は、電流拡散領域１２４を経由してドリフト領域１２２に流れる。このような電流拡散領域１２４が設けられていると、底部領域１２３からドリフト領域１２２内に伸びてくる空乏層を迂回するように電流が流れることができる。このため、このような空乏層による抵抗の増加、即ち、ＪＦＥＴ抵抗の増加が抑えられる。
When a positive voltage is applied to the
次に、図１２〜図１８を参照し、半導体装置１００の製造方法について説明する。なお、図１２〜図１８は、図９のXI-XI線に対応した断面である。まず、図１２に示されるように、ドレイン領域１２１上にドリフト領域１２２とボディ領域１２５が積層した半導体基板１２０を準備する。ドリフト領域１２２は、エピタキシャル成長技術を利用して、ドレイン領域１２１の表面上から結晶成長して形成されている。ボディ領域１２５は、エピタキシャル成長技術を利用して、ドリフト領域１２２の表面上から結晶成長して形成されている。
Next, a method of manufacturing the
次に、図１３に示されるように、半導体基板１２０の表面上にレジスト膜である第１マスク１７１を成膜する（第１マスク成膜工程）。第１マスク１７１には、開口１７１ａが形成されている。半導体基板１２０の素子領域１６０（図９参照）に対応する範囲の表面が第１マスク１７１の開口１７１ａに露出している。
Next, as shown in FIG. 13, a
次に、図１４に示されるように、イオン注入技術を利用して、第１マスク１７１を介して半導体基板１２０の所定深さにｐ型不純物（例えば、窒素）をイオン注入し、電流拡散領域１２４を形成する（第１イオン注入工程の一部）。電流拡散領域１２４は、ドリフト領域１２２とボディ領域１２５の接合面に形成される。ここで、図１５に、電流拡散領域１２４の周縁近傍の拡大要部断面図を示す。図１５に示されるように、一般的に、第１マスク１７１は、開口１７１ａを画定する側面が傾斜するように形成されている。このため、電流拡散領域１２４を形成するためのイオン注入において、第１マスク１７１の傾斜部分を通過したｎ型不純物が半導体基板１２０の浅い領域に導入され、電流拡散領域１２４の周縁が半導体基板１２０の表面に向けて反り上がるように形成される。
Next, as shown in FIG. 14, using the ion implantation technique, p-type impurities (for example, nitrogen) are ion-implanted into a predetermined depth of the
次に、図１６に示されるように、イオン注入技術を利用して、第１マスク１７１を介して半導体基板１２０の表面にｎ型不純物（例えば、窒素）をイオン注入し、ソース領域１２７を形成する（第１イオン注入工程の一部）。なお、ソース領域１２７を形成する工程は、電流拡散領域１２４を形成する工程よりも先に実施してもよい。このように、電流拡散領域１２４とソース領域１２７は、共通の第１マスク１７１を用いて形成される。図１５を参照して説明したように、電流拡散領域１２４の周縁が半導体基板１２０の表面に向けて反り上がるように形成されているので、この段階では、電流拡散領域１２４とソース領域１２７が接続するように形成されている。
Next, as shown in FIG. 16, using the ion implantation technique, n-type impurities (for example, nitrogen) are ion-implanted on the surface of the
次に、第１マスク１７１を除去（第１マスク除去工程）した後に、図１７に示されるように、半導体基板１２０の表面上にレジスト膜である第２マスク１７２を成膜する（第２マスク成膜工程）。第２マスク１７２には、ボディコンタクト領域１２６（図９参照）の形成範囲に対応した開口１７２ａが形成されている。図１７に示されるように、第２マスク１７２の開口１７２ａには、半導体基板１２０の表面のうちの電流拡散領域１２４が反り上がった部分を少なくとも含む表面が露出している。換言すると、第２マスク１７２の開口１７２ａには、半導体基板１２０の表面のうちの半導体基板１２０の素子領域１６０（図９参照）の周縁に沿って一巡する範囲を少なくとも含む表面が露出している。
Next, after removing the first mask 171 (first mask removing step), as shown in FIG. 17, a
次に、図１８に示されるように、イオン注入技術を利用して、第２マスク１７２を介して半導体基板１２０の表面にｐ型不純物（例えば、アルミニウム）をイオン注入し、ボディコンタクト領域１２６を形成する（第２イオン注入工程）。このイオン注入で導入されるｐ型不純物の濃度は、先の第１イオン注入工程で導入されたｎ型不純物をカウンタードーピングしてｐ型化するのに十分な濃度に設定されている。これにより、図１８に示されるように、電流拡散領域１２４とソース領域１２７が接続していた部分がボディコンタクト領域１２６、すなわち、周縁ボディコンタクト領域１２６ａによって分断される。
Next, as shown in FIG. 18, using the ion implantation technique, p-type impurities (for example, aluminum) are ion-implanted on the surface of the
次に、トレンチゲート１４０、ドレイン電極１３２及びソース電極１３４を形成する。これらの工程を経て、半導体装置１００が完成する。
Next, the
上記製造方法によると、共通の第１マスク１７１を用いて電流拡散領域１２４が形成される深さとソース領域１２７が形成される深さにｎ型不純物をイオン注入し、電流拡散領域１２４とソース領域１２７を同時に形成することができる。さらに、上記製造方法によると、第２マスク１７２を用いたカウンタードーピングにより、電流拡散領域１２４とソース領域１２７が接続される部分にボディコンタクト領域１２６を形成し、電流拡散領域１２４とソース領域１２７を分断することができる。このように、上記製造方法によると、電流拡散領域１２４とソース領域１２７が接続することによるリーク電流の発生を抑えながら、共通の第１マスク１７１を用いて電流拡散領域１２４とソース領域１２７を同時に形成することができる。
According to the above manufacturing method, an n-type impurity is ion-implanted into the depth at which the
（第３実施形態）
図１９〜２１を参照し、半導体装置の製造方法を説明する。まず、図１９に示されるように、半導体基板１０１０と酸化膜１０２０が積層した積層体を準備する。半導体基板１０１０は、例えばＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）又はダイオード等を構成するための構造が形成される基板である。半導体基板１０１０の材料としては、特に限定されるものではなく、例えばシリコン、炭化珪素又は窒化ガリウム等が挙げられる。酸化膜１０２０は、半導体基板１０１０の表面上に成膜されており、後述のレジスト膜１０３０をマスクとして用いて加工される層である。加工された酸化膜１０２０は、半導体基板１０１０を例えばエッチング加工するために用いられる。
(Third Embodiment)
A method for manufacturing a semiconductor device will be described with reference to FIGS. 19 to 21. First, as shown in FIG. 19, a laminate in which the
次に、図１９に示されるように、酸化膜１０２０上に複数の溝１０３２を有するようにレジスト膜１０３０をパターニングする（パターニング工程）。レジスト膜１０３０は、酸化膜１０２０の表面上の全体に成膜された後に、フォトリソグラフィー技術を利用して、複数の溝１０３２を有するようにパターニングされる。
Next, as shown in FIG. 19, the resist
次に、図２０に示されるように、イオン注入技術を利用して、レジスト膜１０３０の溝１０３２を画定する側面にイオンを注入する（イオン注入工程）。このイオン注入工程で用いられるイオンとしては、例えばアルミニウム、窒素又はリンが挙げられる。このイオン注入工程では、半導体基板１０１０の表面に平行な方向からイオンが照射される。このため、照射されたイオンは、レジスト膜１０３０の溝１０３２を画定する側面に選択的に注入される。レジスト膜１０３０のうちのイオンが注入された部分は、硬化し、硬化層１０３０ａとなる。一方、レジスト膜１０３０のうちのイオンが注入されなかった部分は、硬化することがなく、非硬化層１０３０ｂとなる。
Next, as shown in FIG. 20, an ion implantation technique is used to implant ions into the side surface of the resist
次に、図２１に示されるように、アッシング技術を利用して、レジスト膜１０３０のうちの非硬化層１０３０ｂを除去する（除去工程）。これにより、酸化膜１０２０の表面上には、レジスト膜１０３０のうちの硬化層１０３０ａのみが残存する。
Next, as shown in FIG. 21, the
上記した製造方法によると、フォトリソグラフィー技術を利用した加工とイオン注入技術を利用した加工を組み合わせることで、酸化膜１０２０上に微細パターンのレジスト膜１０３０をパターニングすることができる。すなわち、上記した製造方法によると、イオン注入工程と除去工程を追加するだけで、フォトリソグラフィー技術を利用した加工による微細化の限界を超えて、酸化膜１０２０上に微細パターンのレジスト膜１０３０をパターニングすることができる。上記した製造方法は、少ない工程で酸化膜１０２０上に微細パターンのレジスト膜１０３０をパターニングすることができる。
According to the above-mentioned manufacturing method, the resist
図２２〜２５を参照し、他の半導体装置の製造方法を説明する。まず、図２２に示されるように、半導体基板１１１０と酸化膜１１２０が積層した積層体を準備する。半導体基板１１１０は、例えばＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）又はダイオード等を構成するための構造が形成される基板である。半導体基板１１１０の材料としては、特に限定されるものではなく、例えばシリコン、炭化珪素又は窒化ガリウム等が挙げられる。酸化膜１１２０は、半導体基板１１１０の表面上に成膜されており、後述のレジスト膜１１３０をマスクとして用いて加工される層である。加工された酸化膜１１２０は、半導体基板１１１０を例えばエッチング加工するために用いられる。
A method for manufacturing another semiconductor device will be described with reference to FIGS. 22 to 25. First, as shown in FIG. 22, a laminate in which the
次に、図２２に示されるように、酸化膜１１２０上に複数の溝１１３２を有するようにレジスト膜１１３０をパターニングする（パターニング工程）。レジスト膜１１３０は、酸化膜１１２０の表面上の全体に成膜された後に、フォトリソグラフィー技術を利用して、複数の溝１１３２を有するようにパターニングされる。
Next, as shown in FIG. 22, the resist film 1130 is patterned so as to have a plurality of
次に、図２３に示されるように、イオン注入技術を利用して、レジスト膜１１３０の頂面及びレジスト膜１１３０の溝１１３２を画定する側面にイオンを注入する（イオン注入工程）。このイオン注入工程で用いられるイオンとしては、例えばアルミニウム、窒素又はリンが挙げられる。このイオン注入工程では、半導体基板１１１０の表面の法線に対して傾斜した斜め方向からイオンが照射される。レジスト膜１１３０のうちのイオンが注入された部分は、硬化し、硬化層１１３０ａとなる。一方、レジスト膜１１３０のうちのイオンが注入されなかった部分は、硬化することがなく、非硬化層１１３０ｂとなる。
Next, as shown in FIG. 23, an ion implantation technique is used to implant ions into the top surface of the resist film 1130 and the side surface defining the
次に、図２４に示されるように、研磨技術又はエッチング技術を利用して、レジスト膜１１３０のうちの非硬化層１０３０ｂが露出するように、レジスト膜１１３０の頂面の硬化層１１３０ａを選択的に除去する。
Next, as shown in FIG. 24, the cured
次に、図２５に示されるように、アッシング技術を利用して、レジスト膜１１３０のうちの非硬化層１１３０ｂを除去する（除去工程）。これにより、酸化膜１１２０の表面上には、レジスト膜１１３０のうちの硬化層１１３０ａのみが残存する。
Next, as shown in FIG. 25, the
上記した製造方法によると、フォトリソグラフィー技術を利用した加工とイオン注入技術を利用した加工を組み合わせることで、酸化膜１１２０上に微細パターンのレジスト膜１１３０をパターニングすることができる。すなわち、上記した製造方法によると、イオン注入工程と除去工程を追加するだけで、フォトリソグラフィー技術を利用した加工による微細化の限界を超えて、酸化膜１１２０上に微細パターンのレジスト膜１１３０をパターニングすることができる。上記した製造方法は、少ない工程で酸化膜１１２０上に微細パターンのレジスト膜１１３０をパターニングすることができる。
According to the above-mentioned manufacturing method, the resist film 1130 having a fine pattern can be patterned on the
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 Although specific examples of the present invention have been described in detail above, these are merely examples and do not limit the scope of claims. The techniques described in the claims include various modifications and modifications of the specific examples illustrated above. The technical elements described herein or in the drawings exhibit their technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the techniques illustrated in this specification or drawings achieve a plurality of objectives at the same time, and achieving one of the objectives itself has technical usefulness.
１０ ：半導体装置
２０ ：半導体基板
２１ ：ドレイン領域
２２ ：ドリフト領域
２３ ：底部領域
２４ ：電流拡散領域
２５ ：ボディ領域
２６ ：ボディコンタクト領域
２７ ：ソース領域
２８ ：接続領域
３２ ：ドレイン電極
３４ ：ソース電極
４０ ：トレンチゲート
４２ ：ゲート絶縁膜
４４ ：ゲート電極
５０ ：直交トレンチ部
５２ ：ゲート絶縁膜
５４ ：ゲート電極
１００ ：半導体装置
１２０ ：半導体基板
１２１ ：ドレイン領域
１２２ ：ドリフト領域
１２３ ：底部領域
１２４ ：電流拡散領域
１２５ ：ボディ領域
１２６ ：ボディコンタクト領域
１２７ ：ソース領域
１３２ ：ドレイン電極
１３４ ：ソース電極
１４０ ：トレンチゲート
１４２ ：ゲート絶縁膜
１４４ ：ゲート電極
１６０ ：素子領域
１６２ ：周辺領域
１７１ ：第１マスク
１７２ ：第２マスク
１０１０ ：半導体基板
１０２０ ：酸化膜
１０３０ ：レジスト膜
１０３０ａ ：硬化層
１０３０ｂ ：非硬化層
１０３２ ：溝
10: Semiconductor device 20: Semiconductor substrate 21: Drain region 22: Drift region 23: Bottom region 24: Current diffusion region 25: Body region 26: Body contact region 27: Source region 28: Connection region 32: Drain electrode 34: Source electrode 40: Trench gate 42: Gate insulating film 44: Gate electrode 50: Orthogonal trench 52: Gate insulating film 54: Gate electrode 100: Semiconductor device 120: Semiconductor substrate 121: Drain region 122: Drift region 123: Bottom region 124: Current Diffusion region 125: Body region 126: Body contact region 127: Source region 132: Drain electrode 134: Source electrode 140: Trench gate 142: Gate insulating film 144: Gate electrode 160: Element region 162: Peripheral region 171: First mask 172 : Second mask 1010: Semiconductor substrate 1020: Oxide film 1030: Resist
Claims (3)
前記半導体基板の一方の主面に設けられており、前記半導体基板の前記一方の主面に直交する方向から見たときに、第１方向に沿って伸びている複数のトレンチゲートと、
前記半導体基板の前記一方の主面に設けられており、前記半導体基板の前記一方の主面に直交する方向から見たときに、前記第１方向に直交する第２方向の成分を含む方向に沿って伸びている複数の直交トレンチ部と、を備えており、
前記半導体基板は、
第１導電型のドリフト領域と、
前記ドリフト領域上に設けられている第２導電型のボディ領域と、
前記トレンチゲートの底面に接して設けられており、前記ドリフト領域によって前記ボディ領域から隔てられている第２導電型の底部領域と、
前記複数の直交トレンチ部の各々の長手方向の両端のうちの少なくとも一方の長手方向側面に接して設けられており、前記底部領域と前記ボディ領域を接続する第２導電型の接続領域と、を有しており、
前記複数の直交トレンチ部の各々は、前記複数のトレンチゲートのうちの１つから他の１つまで伸びており、それらの間で少なくとも１本以上の前記トレンチゲートと交差して伸びており、
前記第１方向に隣り合う前記直交トレンチ部において、一方の前記直交トレンチ部が交差する少なくとも１つの前記トレンチゲートに対して、他方の前記直交トレンチ部の一方の端部が位置している、半導体装置。 With a semiconductor substrate
A plurality of trench gates provided on one main surface of the semiconductor substrate and extending along the first direction when viewed from a direction orthogonal to the one main surface of the semiconductor substrate.
A direction provided on the one main surface of the semiconductor substrate and including a component in the second direction orthogonal to the first direction when viewed from a direction orthogonal to the one main surface of the semiconductor substrate. It has multiple orthogonal trenches extending along it,
The semiconductor substrate is
The first conductive type drift region and
The second conductive type body region provided on the drift region and
A second conductive type bottom region which is provided in contact with the bottom surface of the trench gate and is separated from the body region by the drift region and
A second conductive type connection region, which is provided in contact with at least one longitudinal side surface of each of the plurality of orthogonal trench portions in the longitudinal direction and connects the bottom region and the body region. Have and
Each of the plurality of orthogonal trenches extends from one of the plurality of trench gates to the other, and extends intersecting with at least one or more of the trench gates between them.
A semiconductor in which one end of the other orthogonal trench portion is located with respect to at least one of the trench gates at which the one orthogonal trench portion intersects in the orthogonal trench portions adjacent to each other in the first direction. apparatus.
前記半導体基板の表面の第１範囲を露出させる開口が形成されている第１マスクを前記半導体基板の前記表面に成膜する第１マスク成膜工程と、
前記第１マスクを介して第１導電型不純物を前記半導体基板にイオン注入する第１イオン注入工程であって、前記電流拡散領域が形成される深さと前記ソース領域が形成される深さに前記第１導電型不純物をイオン注入する、第１イオン注入工程と、
前記第１マスクを除去する第１マスク除去工程と、
前記半導体基板の前記表面の前記第１範囲の周縁に沿った範囲を少なくとも露出させる開口が形成されている第２マスクを前記半導体基板の前記表面に成膜する第２マスク成膜工程と、
前記第２マスクを介して第２導電型不純物を前記半導体基板にイオン注入する第２イオン注入工程であって、前記ソース領域が形成される深さに導入された前記第１導電型不純物に対して前記第２導電型不純物をカウンタードーピングして前記ボディコンタクト領域を形成する、第２イオン注入工程と、を備える半導体装置の製造方法。 A first conductive type current diffusion region, a second conductive type body region, and a first conductive type source region are laminated on the surface layer portion of the semiconductor substrate, and a second conductive type body contact is adjacent to the source region. A method for manufacturing a semiconductor device having a region.
A first mask film forming step of forming a first mask having an opening for exposing a first range on the surface of the semiconductor substrate on the surface of the semiconductor substrate.
In the first ion implantation step of ion-implanting the first conductive type impurity into the semiconductor substrate through the first mask, the depth at which the current diffusion region is formed and the depth at which the source region is formed are the same. The first ion implantation step of ion-implanting the first conductive type impurities and
The first mask removing step of removing the first mask and
A second mask film forming step of forming a second mask on the surface of the semiconductor substrate having an opening for at least exposing a range along the peripheral edge of the first range of the surface of the semiconductor substrate.
In the second ion implantation step of ion-implanting the second conductive type impurity into the semiconductor substrate through the second mask, with respect to the first conductive type impurity introduced to the depth at which the source region is formed. A method for manufacturing a semiconductor device, comprising a second ion implantation step of counterdoping the second conductive type impurity to form the body contact region.
被加工層上にレジスト膜をパターニングするパターニング工程と、
前記レジスト膜の表面のうちの少なくとも側面にイオンを注入するイオン注入工程であって、イオンが注入された硬化層とイオンが注入されていない非硬化層を前記レジスト膜に形成する、イオン注入工程と、
前記レジスト膜の前記非硬化層を除去する除去工程と、を備える半導体装置の製造方法。 It is a manufacturing method of semiconductor devices.
A patterning process for patterning a resist film on the layer to be processed,
An ion implantation step of injecting ions into at least a side surface of the surface of the resist film, wherein a cured layer in which ions are implanted and a non-cured layer in which ions are not implanted are formed in the resist film. When,
A method for manufacturing a semiconductor device, comprising a removing step of removing the uncured layer of the resist film.
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