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JP2021022720A - 積層セラミックキャパシタ - Google Patents

積層セラミックキャパシタ Download PDF

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JP2021022720A JP2020011436A JP2020011436A JP2021022720A JP 2021022720 A JP2021022720 A JP 2021022720A JP 2020011436 A JP2020011436 A JP 2020011436A JP 2020011436 A JP2020011436 A JP 2020011436A JP 2021022720 A JP2021022720 A JP 2021022720A
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ダエ キム、フイ
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ホン ジョ、ジ
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チュル シン、ウー
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スー パク、サン
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Abstract

【課題】電界特性及び信頼性に優れた積層セラミックキャパシタを提供する。【解決手段】積層セラミックキャパシタは、誘電体層及び誘電体層を挟んで第3方向に積層されるように配置された第1及び第2内部電極を含み、第1及び第2内部電極の積層方向に互いに対向する第1及び第2面、第1及び第2面と連結され、第1方向に互いに対向する第3及び第4面、第1及び第2面と連結され、且つ第3及び第4面と連結され、第2方向に互いに対向する第5及び第6面を含むセラミック本体と、第1及び第2内部電極と電気的に接続され、セラミック本体の第1方向の両面に配置される第1及び第2外部電極と、を含み、セラミック本体の第1面に対する第1内部電極の第2方向の水平角度の絶対値を内部電極の第1角度としたときに、第1角度の総計は10°未満である。【選択図】図4

Description

本発明は、積層セラミックキャパシタに関するものであり、より具体的には、電界特性に優れた積層セラミックキャパシタに関するものである。
近年、電子製品の小型化、薄型化及び多機能化に伴い、積層セラミックキャパシタも小型化が求められており、積層セラミックキャパシタの実装も高集積化している。このような積層セラミックキャパシタは、小型でありながら高容量が保証され、実装が容易であるという利点により、様々な電子機器の部品として用いられることができる。
しかし、積層セラミックキャパシタは、高容量を確保するために内部電極及び誘電体層を薄層化すればするほど、外力による変形が起こりやすいという問題がある。特に、内部電極が曲がったり変形する場合、設計上の電界特性が実現されない可能性が高くなる。
したがって、高容量でありながら厚さが薄い積層セラミックキャパシタの商業的適用のためには、外力による変形が少なく、信頼性を確保することができる積層セラミックキャパシタの構造を提供して構造的信頼性を向上させる必要性が提起されている。
本発明は、積層セラミックキャパシタに関するものであり、より具体的には、電界特性及び信頼性に優れた積層セラミックキャパシタに関するものである。
本発明の一実施形態は、誘電体層及び上記誘電体層を挟んで第3方向に積層されるように配置された第1及び第2内部電極を含み、上記第1及び第2内部電極の積層方向に互いに対向する第1及び第2面、上記第1及び第2面と連結され、第1方向に互いに対向する第3及び第4面、上記第1及び第2面と連結され、且つ上記第3及び第4面と連結され、第2方向に互いに対向する第5及び第6面を含むセラミック本体と、上記第1及び第2内部電極と電気的に接続され、上記セラミック本体の第1方向の両面に配置される第1及び第2外部電極と、を含み、上記セラミック本体の第1面に対する第1内部電極の第2方向の水平角度の絶対値を内部電極の第1角度としたときに、上記第1角度の総計は10°未満である積層セラミックキャパシタを提供することができる。
本発明の他の実施形態は、誘電体層及び上記誘電体層を挟んで第3方向に積層されるように配置された第1及び第2内部電極を含み、上記第1及び第2内部電極の積層方向に互いに対向する第1及び第2面、上記第1及び第2面と連結され、第1方向に互いに対向する第3及び第4面、上記第1及び第2面と連結され、且つ上記第3及び第4面と連結され、第2方向に互いに対向する第5及び第6面を含むセラミック本体と、上記第1及び第2内部電極と電気的に接続され、上記セラミック本体の第1方向の両面に配置される第1及び第2外部電極と、を含み、上記セラミック本体の第1面に対する第2内部電極の第2方向の水平角度の絶対値を内部電極の第2角度としたときに、上記第2角度の総計は10°未満である積層セラミックキャパシタを提供することができる。
本発明の一実施形態によると、優れた電界特性を有する積層セラミックキャパシタを提供することができる。
本発明の他の実施形態によると、内部電極の変形を抑制した積層セラミックキャパシタを提供することができる。
本発明の一実施形態による積層セラミックキャパシタを概略的に示す斜視図である。 図1のI−I'線に沿った断面図である。 図1のII−II'線に沿った断面図である。 図3のA領域の拡大図である。 図3のB領域の拡大図である。 内部電極の角度変化による電界特性の変化を示す画像である。
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及びサイズなどはより明確な説明のために拡大縮小表示又は強調表示や簡略化表示がされることがあり、図面上の同一の符号で示される要素は同一の要素である。さらに、明細書全体において、ある部分がある構成要素を「含む」とするとき、特に反対の記載がない限り、他の構成要素を除外する意味ではなく、他の構成要素をさらに含むことができることを意味する。
そして、本発明を明確に説明するために、図面において説明と関係ない部分は省略し、複数の層及び領域を明確に表現するために厚さを拡大して示し、同一思想の範囲内において機能が同一の構成要素に対しては、同一の参照符号を用いて説明する。
以下、添付された図面を参照して、本発明の好ましい実施形態を説明する。
図1〜図4を参照すると、本発明の一実施形態による積層セラミックキャパシタ100は、誘電体層111及び上記誘電体層111を挟んで第3方向に積層されるように配置された第1及び第2内部電極121、122を含み、上記第1及び第2内部電極121、122の積層方向に互いに対向する第1及び第2面S1、S2、上記第1及び第2面S1、S2と連結され、第1方向に互いに対向する第3及び第4面S3、S4、上記第1及び第2面S1、S2と連結され、且つ上記第3及び第4面S3、S4と連結され、第2方向に互いに対向する第5及び第6面S5、S6を含むセラミック本体110と、上記第1及び第2内部電極121、122と電気的に接続され、上記セラミック本体の第1方向の両面に配置される第1及び第2外部電極131、132と、を含むことができる。
このとき、上記セラミック本体の第1面に対する第1内部電極121の第2方向の水平角度の絶対値を内部電極の第1角度としたときに、上記第1角度の総計は10°未満であることができる。
本発明の一実施形態による積層セラミックキャパシタにおいて、「長さ方向」は図1の「X方向」または「第1方向」、「幅方向」は「Y方向」または「第2方向」、「厚さ方向」は「Z方向」または「第3方向」と定義する。ここで「厚さ方向」は、誘電体層を積み上げる方向、即ち「積層方向」と同一の概念として用いることができる。
本発明の一実施形態において、セラミック本体110の形状は特に制限されないが、図示のように六面体状であることができる。
上記セラミック本体110は、第3方向に対向する第1面S1及び第2面S2、上記第1面S1及び第2面S2と連結され、第1方向に対向する第3面S3及び第4面S4、上記第1面から第4面と連結され、第2方向に対向する第5面S5及び第6面S6を含むことができる。
上記第1面S1及び第2面S2は、第3方向であるセラミック本体110の厚さ方向に向かい合う面と定義し、上記第3面S3及び第4面S4は、第1方向である長さ方向に向かい合う面と定義することができ、上記第5面S5及び第6面S6は、第2方向である幅方向に向かい合う面と定義することができる。
上記セラミック本体110の内部に形成された複数個の内部電極121、122は、セラミック本体の第3面S3または第4面S4に一端が露出する。上記内部電極121、122は、互いに異なる極性を有する第1内部電極121及び第2内部電極122を一対にすることができる。第1内部電極121の一端は第3面S3に露出し、第2内部電極122の一端は第4面S4に露出することができる。
上記セラミック本体の第3面S3及び第4面S4には、第1及び第2外部電極131、132が形成されて上記内部電極と電気的に接続されることができる。
本発明の一実施形態によると、上記誘電体層111を形成する原料は、十分な静電容量を得ることができる限り、特に限定されず、例えば、チタン酸バリウム系材料、鉛複合ペロブスカイト系材料またはチタン酸ストロンチウム系材料などを用いることができる。
上記誘電体層111を形成する材料は、チタン酸バリウム(BaTiO)などのパウダーに、本発明の目的に応じて様々なセラミック添加剤、有機溶剤、可塑剤、結合剤、分散剤などが添加されることができる。
上記セラミック添加剤には、例えば、遷移金属酸化物または遷移金属炭化物、希土類元素、マグネシウム(Mg)またはアルミニウム(Al)などが用いられることができる。
本発明の一例において、セラミック本体の第1及び第3方向と垂直な第2方向(Y方向)の両面(第5面及び第6面)にマージン部が配置されることができる。
従来では、誘電体層の面積を内部電極の面積よりも大きく形成して、内部電極のうち外部電極と接続される部分を除いた残りの周り部分にマージン領域を形成した。しかし、この場合、数十から数百層の誘電体層を積層すると、誘電体層が段差を埋めるために延伸するようになり、内部電極も共に曲がる。内部電極が曲がると、該当部分における耐電圧特性(BDV;Breakdown Voltage)が低下するという問題が発生する。
したがって、本発明の一実施形態による積層セラミックキャパシタは、内部電極の第2方向の両面にマージン領域を除去して内部電極による段差の発生を防止することにより、内部電極が後述する角度を有することができる。また、内部電極が曲がることを防止して耐電圧特性が低下するという問題を予防することにより、積層セラミックキャパシタの信頼性を向上させることができる。
それと共に、セラミック本体の第2方向の両面にマージン部を配置することにより、内部電極を保護することができる。また、マージン部を別途形成するため、内部電極の整列ずれなどの製造誤差を考慮する必要がない。したがって、マージン部の厚さ(Wm)を従来のマージン領域の厚さよりも小さく設定することができるため、積層セラミックキャパシタの単位体積当たりの容量を向上させることができる。
したがって、本体100がマージン部を含む場合、上記マージン部は、第1内部電極及び第2内部電極が露出する第2方向の両面(第5面及び第6面)に配置されることができる。
マージン部は絶縁材料からなることができ、チタン酸バリウムなどのようなセラミック材料からなることができる。この場合、マージン部は、誘電体層111に含まれているものと同一のセラミック材料を含むか、または誘電体層111と同一の材料からなることができる。
マージン部を形成する方法は、特に制限されず、例えば、セラミックを含むスラリーを塗布して形成するか、または誘電体シートをセラミック本体の第2方向の両面に第2方向に積層して形成することができる。
本発明による積層セラミックキャパシタは、誘電体層111を挟んで交互に配置される複数の内部電極121、122を含むことができる。このとき、第1及び第2内部電極121、122は、中間に配置された誘電体層111によって互いに電気的に分離されることができる。
本発明の一実施形態において、セラミック本体110の第1面S1に対する第1内部電極121の第2方向の水平角度の絶対値を第1内部電極121の第1角度としたときに、第1角度の総計は10°未満であることができる。第1内部電極121の第1角度の総計は、第1内部電極のY方向端でXY平面に対する水平角度をそれぞれ測定した値の絶対値をすべて足した値であることができ、第1内部電極とマージン部が出会う地点で測定したXY平面に対する水平角度の総計であることができる。図4及び図5を参照すると、第1内部電極121のXY平面に対する水平角度(θ1、θ3、…、θn−1、θ'2、θ'4、…、θ'n)の総計は、θ1+θ3+…+θn−1+θ'2+θ'4+…+θ'nで表されることができる。上記第1内部電極121の第1角度の総計は、10°未満、9°以下、8°以下、7°以下、6°以下または5°以下であることができ、下限は特に制限されないが、例えば、0°以上、0°超過、0.2°以上、0.4°以上、0.6°以上、0.8°以上、または1.0°以上であることができる。上記第1内部電極の第1角度の総計が上記範囲を満たすことにより、より良好な電界特性を確保することができる。
本発明の一例において、第1内部電極121の第1角度の最大値は1°以下であることができる。上記第1角度の最大値は、全体第1内部電極の第1角度の絶対値のうち最大値を意味することができる。上記第1角度の最大値は、1.0°以下、0.9°以下、0.8°以下、0.7°以下、0.6°以下または0.5°以下であることができ、下限は特に制限されないが、例えば、0°以上または0°超過であることができる。第1内部電極121の第1角度の最大値を上記範囲に調節することにより、第1角度全体を上述の範囲を満たすようにすることができる。
本発明の一実施形態において、セラミック本体110の第3方向の最外側に配置される第1内部電極121の第1角度の合計は5°以下であることができる。上記セラミック本体110の第3方向の最外側に配置される第1内部電極121は、セラミック本体の第1面S1に最も近い第1内部電極121及び第2面S2に最も近い第1内部電極121を意味することができる。上記セラミック本体110の第3方向の最外側に配置される第1内部電極121の第1角度の合計は、5°以下、4.5°以下、4.0°以下、3.5°以下、3.0°以下、2.5°以下または2.0°以下であることができ、下限は特に制限されないが、例えば、0°以上または0°超過であることができる。セラミック本体110の第3方向の最外側に配置される第1内部電極121の第1角度の合計が上記範囲を満たす場合、第1内部電極全体が均一な電界を形成するようにすることができる。
本発明の他の実施形態において、セラミック本体110の第1面S1に対する第2内部電極122の第2方向の水平角度の絶対値を第2内部電極122の第2角度としたときに、第2角度の総計は10°未満であることができる。第2内部電極122の第2角度の総計は、第2内部電極のY方向端でXY平面に対する水平角度をそれぞれ測定した値の絶対値をすべて足した値であることができ、第2内部電極とマージン部が出会う地点で測定したXY平面に対する水平角度の総計であることができる。図4及び図5を参照すると、第2内部電極122のXY平面に対する水平角度(θ2、θ4、…、θn、θ'1、θ'3、…、θ'n−1)の総計は、θ2+θ4+…+θn+θ'1+θ'3+…+θ'n−1で表されることができる。上記第2内部電極122の第2角度の総計は、10°未満、9°以下、8°以下、7°以下、6°以下または5°以下であることができ、下限は特に制限されないが、例えば、0°以上、0°超過、0.2°以上、0.4°以上、0.6°以上、0.8°以上または1.0°以上であることができる。上記第2内部電極の第2角度の総計が上記範囲を満たすことにより、より良好な電界特性を確保することができる。
本発明の一例において、第2内部電極122の第2角度の最大値は1°以下であることができる。上記第2角度の最大値は、全体第2内部電極の第2角度の絶対値のうち最大値を意味することができる。上記第2角度の最大値は、1.0°以下、0.9°以下、0.8°以下、0.7°以下、0.6°以下または0.5°以下であることができ、下限は特に制限されないが、例えば、0°以上、または0°超過であることができる。第2内部電極122の第2角度の最大値を上記範囲に調節することにより、第2角度全体を上述の範囲を満たすようにすることができる。
本発明の一実施形態において、セラミック本体110の第3方向の最外側に配置される第2内部電極122の第2角度の合計は5°以下であることができる。上記セラミック本体110の第3方向の最外側に配置される第2内部電極122は、セラミック本体の第1面S1に最も近い第2内部電極122及び第2面S2に最も近い第2内部電極122を意味することができる。上記セラミック本体110の第3方向の最外側に配置される第2内部電極122の第2角度の合計は、5°以下、4.5°以下、4.0°以下、3.5°以下、3.0°以下、2.5°以下または2.0°以下であることができ、下限は特に制限されないが、例えば、0°以上または0°超過であることができる。セラミック本体110の第3方向の最外側に配置される第2内部電極122の第2角度の合計が上記範囲を満たす場合、第2内部電極全体が均一な電界を形成するようにすることができる。
本発明の他の実施形態において、セラミック本体110の第1面S1に対する第1内部電極121の第2方向の水平角度の絶対値を第1内部電極121の第1角度とし、第2内部電極122の第2方向の水平角度の絶対値を第2内部電極122の第2角度としたときに、上記第1角度及び第2角度の総計は10°未満であることができる。図4及び図5を参照すると、第1内部電極121及び第2内部電極122のXY平面に対する第1角度及び第2角度の総計は、θ1+θ2+θ+…+θn+θ'1+θ'2+…+θ'nで表されることができる。上記第1角度及び第2角度の総計は、10°未満、9°以下、8°以下、7°以下、6°以下または5°以下であることができ、下限は特に制限されないが、例えば、0°以上、0°超過、0.2°以上、0.4°以上、0.6°以上、0.8°以上または1.0°以上であることができる。上記第1角度及び第2角度の総計が上記範囲を満たすことにより、より良好な電界特性を確保することができる。
本発明の一実施形態において、セラミック本体110の第3方向の最外側に配置される第1内部電極121の第1角度及び第2内部電極122の第2角度の合計は5°以下であることができる。上記セラミック本体110の第3方向の最外側に配置される第1内部電極121は、セラミック本体の第1面S1に最も近い第1内部電極121及び第2面S2に最も近い第1内部電極121を意味することができ、上記セラミック本体110の第3方向の最外側に配置される第2内部電極122は、セラミック本体の第1面S1に最も近い第2内部電極122及び第2面S2に最も近い第2内部電極122を意味することができる。上記セラミック本体110の第3方向の最外側に配置される第1内部電極121の第1角度及び第2内部電極122の第2角度の合計は、5°以下、4.5°以下、4.0°以下、3.5°以下、3.0°以下、2.5°以下または2.0°以下であることができ、下限は特に制限されないが、例えば、0°以上または0°超過であることができる。セラミック本体110の第3方向の最外側に配置される第1内部電極121の第1角度及び第2内部電極122の第2角度の合計が上記範囲を満たす場合、内部電極全体が均一な電界を形成するようにすることができる。
上述の第1内部電極及び/または第2内部電極の第1角度及び/または第2角度を満たす方法は特に制限されない。例えば、セラミックグリーンシート及び内部電極パターンが塗布された複数のシートを積層した後、レーザーカッターなどでそれを切断して形成するか、または誘電体層及び内部電極パターンが目標サイズに予め切断された乾燥膜などを積層して形成することができるが、これに制限されない。
第1及び第2内部電極121、122を形成する材料は、特に制限されず、例えば、銀(Ag)、金(Au)、白金(Pt)、ニッケル(Ni)、銅(Cu)、錫(Sn)、タングステン(W)、パラジウム(Pd)、チタン(Ti)及びそれらの合金のうち一つ以上の材料を含む導電性ペーストを用いて形成されることができる。上記導電性ペーストの印刷方法は、スクリーン印刷法またはグラビア印刷法などを用いることができるが、本発明はこれに限定されない。
上記第1及び第2内部電極の平均厚さは0.4μm以下であることができる。上記内部電極の平均厚さは、焼成された内部電極の互いに異なる5箇所の位置で測定された値の平均であることができる。上記第1及び第2内部電極の平均厚さの下限は特に制限されないが、例えば、0.01μm以上であることができる。
本発明の一実施形態による積層セラミックキャパシタは、上記第1内部電極121と電気的に接続された第1外部電極131及び上記第2内部電極122と電気的に接続された第2外部電極132を含むことができる。
第1及び第2外部電極131、132はそれぞれ、第1及び第2内部電極121、122と接して配置されることができる。第1及び第2外部電極がそれぞれ第1及び第2内部電極と接しているということは、第1内部電極が本体の外部に露出する部分を介して第1外部電極と電気的に接続されていることを意味することができ、第2内部電極が本体の外部に露出する部分を介して第2外部電極と電気的に接続されていることを意味することができる。上記第1及び第2外部電極131、132は、第1及び第2内部電極が露出する面と接している4つの面の一部まで延長されて配置されることができる。
第1及び第2外部電極131、132の形成方法は、特に限定する必要がなく、例えば、導電性金属及びガラスを含むペーストに本体をディッピングして形成するか、または金属ペーストを乾燥させた乾燥膜をセラミック本体の第5面S5及び第6面S6上に転写して形成することができる。
本発明による一実施形態において、第1及び第2外部電極121、122は、銀(Ag)、金(Au)、白金(Pt)、ニッケル(Ni)、銅(Cu)、錫(Sn)、タングステン(W)、パラジウム(Pd)、チタン(Ti)及びそれらの合金のうち一つ以上を用いることができる。また、基板との実装性を向上させるために、第1及び第2外部電極131、132上にめっき層が形成されることができる。
図6は本発明による積層セラミックキャパシタの内部電極の角度に対する電界の影響を示す図である。図6を参照すると、内部電極の角度が大きくなるにつれて内部電極に加わる電界強度が増加することが確認できる。特に、内部電極の角度が5°変化する場合、電界の強度が20%以上増加することが確認できる。
したがって、本発明による積層セラミックキャパシタは、内部電極の角度を所定の範囲に調節することにより、内部電極に加わる電界の影響を一定に維持することができ、各内部電極の電界を一定の範囲に調節して破壊電圧(BDV:Break Down Voltage)を向上させることができる。
以上、本発明の実施形態について詳細に説明したが、本発明の範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
110 セラミック本体
111 誘電体層
121、122 第1及び第2内部電極
131、132 第1及び第2外部電極

Claims (12)

  1. 誘電体層及び前記誘電体層を挟んで第3方向に積層されるように配置された第1及び第2内部電極を含み、前記第1及び第2内部電極の積層方向に互いに対向する第1及び第2面、前記第1及び第2面と連結され、第1方向に互いに対向する第3及び第4面、前記第1及び第2面と連結され、且つ前記第3及び第4面と連結され、第2方向に互いに対向する第5及び第6面を含むセラミック本体と、
    前記第1及び第2内部電極と電気的に接続され、前記セラミック本体の第1方向の両面に配置される第1及び第2外部電極と、を含み、
    前記セラミック本体の第1面に対する第1内部電極の第2方向の水平角度の絶対値を内部電極の第1角度としたときに、
    前記第1角度の総計は10°未満である、積層セラミックキャパシタ。
  2. 前記第1角度の総計は0°超過である、請求項1に記載の積層セラミックキャパシタ。
  3. 前記第1角度の最大値は1°以下である、請求項1又は2に記載の積層セラミックキャパシタ。
  4. 前記セラミック本体の第3方向の最外側に配置される第1内部電極の第1角度の合計は5°以下である、請求項1〜3の何れか一項に記載の積層セラミックキャパシタ。
  5. 誘電体層及び前記誘電体層を挟んで第3方向に積層されるように配置された第1及び第2内部電極を含み、前記第1及び第2内部電極の積層方向に互いに対向する第1及び第2面、前記第1及び第2面と連結され、第1方向に互いに対向する第3及び第4面、前記第1及び第2面と連結され、且つ前記第3及び第4面と連結され、第2方向に互いに対向する第5及び第6面を含むセラミック本体と、
    前記第1及び第2内部電極と電気的に接続され、前記セラミック本体の第1方向の両面に配置される第1及び第2外部電極と、を含み、
    前記セラミック本体の第1面に対する第2内部電極の第2方向の水平角度の絶対値を内部電極の第2角度としたときに、
    前記第2角度の総計は10°未満である、積層セラミックキャパシタ。
  6. 前記第2角度の総計は0°超過である、請求項5に記載の積層セラミックキャパシタ。
  7. 前記第2角度の最大値は1°以下である、請求項5又は6に記載の積層セラミックキャパシタ。
  8. 前記セラミック本体の第3方向の最外側に配置される第2内部電極の第2角度の合計は5°以下である、請求項5〜7の何れか一項に記載の積層セラミックキャパシタ。
  9. 前記セラミック本体の第1面に対する第2内部電極の第2方向の水平角度の絶対値を内部電極の第2角度としたときに、
    前記第1角度及び第2角度の総計は10°未満である、請求項1〜4の何れか一項に記載の積層セラミックキャパシタ。
  10. 前記セラミック本体の第1面に対する第2内部電極の第2方向の水平角度の絶対値を内部電極の第2角度としたときに、
    前記セラミック本体の第3方向の最外側に配置される第1内部電極の第1角度の合計及び第2内部電極の第2角度の合計は5°以下である、請求項1〜4の何れか一項に記載の積層セラミックキャパシタ。
  11. 前記第1及び第2内部電極の厚さは0.4μm以下である、請求項1〜10の何れか一項に記載の積層セラミックキャパシタ。
  12. 前記セラミック本体の第5面及び第6面に配置されるマージン部を含む、請求項1〜11の何れか一項に記載の積層セラミックキャパシタ。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7089404B2 (ja) * 2018-05-22 2022-06-22 太陽誘電株式会社 セラミック電子部品およびその製造方法
KR20190116140A (ko) * 2019-07-24 2019-10-14 삼성전기주식회사 적층 세라믹 커패시터
JP2021040100A (ja) * 2019-09-05 2021-03-11 株式会社村田製作所 積層セラミックコンデンサ
CN111834126B (zh) * 2020-06-12 2022-05-31 深圳三环电子有限公司 一种多层陶瓷电容器及其制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011071145A1 (ja) * 2009-12-11 2011-06-16 株式会社村田製作所 積層型セラミックコンデンサ

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08130160A (ja) * 1994-10-31 1996-05-21 Murata Mfg Co Ltd 積層セラミック電子部品の製造方法
JP3644800B2 (ja) 1997-08-07 2005-05-11 株式会社村田製作所 積層セラミック電子部品の製造方法
JP3548821B2 (ja) * 1999-05-10 2004-07-28 株式会社村田製作所 積層コンデンサ、ならびにこれを用いた電子装置および高周波回路
JP3466524B2 (ja) * 1999-11-30 2003-11-10 京セラ株式会社 積層型電子部品およびその製法
JP3912082B2 (ja) * 2001-08-14 2007-05-09 株式会社村田製作所 積層セラミック電子部品の製造方法
JP4724385B2 (ja) * 2004-06-16 2011-07-13 Tdk株式会社 積層型電子部品及び積層中間体
JP2007035850A (ja) * 2005-07-26 2007-02-08 Taiyo Yuden Co Ltd 積層セラミックコンデンサ及びその製造方法
JP5332475B2 (ja) 2008-10-03 2013-11-06 株式会社村田製作所 積層セラミック電子部品およびその製造方法
KR101843182B1 (ko) * 2011-05-31 2018-03-28 삼성전기주식회사 적층 세라믹 전자부품
DE102011113496A1 (de) * 2011-09-15 2013-03-21 Epcos Ag Vielschichtbauelement und Verfahren zu dessen Herstellung
JP5811152B2 (ja) 2012-11-05 2015-11-11 株式会社村田製作所 積層セラミック電子部品、その製造方法、テーピング電子部品連、その製造方法、および積層セラミック電子部品の方向識別方法
KR101862422B1 (ko) 2013-06-14 2018-05-29 삼성전기주식회사 적층 세라믹 커패시터 및 그 실장 기판
KR101565651B1 (ko) 2013-10-08 2015-11-03 삼성전기주식회사 적층 세라믹 커패시터 및 그 실장 기판
JP2015026837A (ja) * 2013-10-30 2015-02-05 株式会社村田製作所 積層セラミック電子部品の製造方法及び積層セラミック電子部品
KR101499726B1 (ko) 2014-01-24 2015-03-06 삼성전기주식회사 적층 세라믹 커패시터 및 그 실장 기판
KR101659209B1 (ko) * 2015-02-10 2016-09-22 삼성전기주식회사 적층 세라믹 전자부품 및 이를 구비한 기판
KR101762032B1 (ko) * 2015-11-27 2017-07-26 삼성전기주식회사 적층 세라믹 전자부품 및 그 제조 방법
KR102437801B1 (ko) 2016-02-22 2022-08-30 삼성전기주식회사 적층 세라믹 전자부품 및 그 제조 방법
JP2018046086A (ja) 2016-09-13 2018-03-22 株式会社村田製作所 積層セラミックコンデンサ
JP6835561B2 (ja) * 2016-12-13 2021-02-24 太陽誘電株式会社 積層セラミックコンデンサ及びその製造方法
KR101952871B1 (ko) 2017-04-13 2019-02-28 삼성전기주식회사 적층 세라믹 커패시터 및 그의 실장 기판
KR102380837B1 (ko) * 2017-09-26 2022-03-31 삼성전기주식회사 적층 세라믹 커패시터 및 그의 제조 방법
JP2019009463A (ja) * 2018-09-14 2019-01-17 太陽誘電株式会社 積層セラミックコンデンサ
KR20190116140A (ko) * 2019-07-24 2019-10-14 삼성전기주식회사 적층 세라믹 커패시터
JP7188345B2 (ja) * 2019-09-30 2022-12-13 株式会社村田製作所 積層セラミック電子部品の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011071145A1 (ja) * 2009-12-11 2011-06-16 株式会社村田製作所 積層型セラミックコンデンサ

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