JP2021057667A

JP2021057667A - Electronic device, module, and wafer

Info

Publication number: JP2021057667A
Application number: JP2019176741A
Authority: JP
Inventors: 佐藤　雅弘; Masahiro Sato; 雅弘佐藤; 広幸黒坂; Hiroyuki Kurosaka; 基山内; Motoi Yamauchi
Original assignee: Taiyo Yuden Co Ltd
Current assignee: Taiyo Yuden Co Ltd
Priority date: 2019-09-27
Filing date: 2019-09-27
Publication date: 2021-04-08
Anticipated expiration: 2039-09-27
Also published as: JP7406331B2

Abstract

To suppress stress concentration.SOLUTION: An electronic device comprises at least: a substrate 10; an element provided on the substrate; a sealing part provided on the substrate and sealing a gap between the element and the substrate; a first metal layer 18c provided on the opposite side of the element on the substrate; and a second metal layer 18b provided between the first metal layer and the substrate and having a Young's modulus smaller than a Young's modulus of the first metal layer. A thickness of the second metal layer is greater than or equal to 1/2 of a thickness of a terminal 18.SELECTED DRAWING: Figure 3

Description

本発明は、電子デバイス、モジュールおよびウエハに関し、例えば基板に設けられた端子を有する電子デバイス、モジュールおよびウエハに関する。 The present invention relates to electronic devices, modules and wafers, for example, electronic devices, modules and wafers having terminals provided on a substrate.

弾性波素子等の機能素子が設けられた基板の下面に外部と接続するための端子を設けることが知られている（例えば特許文献１）。 It is known that a terminal for connecting to the outside is provided on the lower surface of a substrate provided with a functional element such as an elastic wave element (for example, Patent Document 1).

特開２０１７−１５７９２２号公報JP-A-2017-157922

基板上に設けられた機能素子を空隙に封止する封止部が設けられているときに、端子を用いて基板を外部の実装基板等に接合すると、端子の端に応力が集中する。これにより、端子が剥がれる等の不良が生じ易くなる。 When a sealing portion for sealing a functional element provided on a substrate is provided in a gap, if the substrate is joined to an external mounting substrate or the like using a terminal, stress is concentrated on the end of the terminal. As a result, defects such as peeling of terminals are likely to occur.

本発明は、上記課題に鑑みなされたものであり、応力の集中を抑制することを目的とする。 The present invention has been made in view of the above problems, and an object of the present invention is to suppress stress concentration.

本発明は、基板と、前記基板上に設けられた素子と、前記基板上に設けられ前記素子を前記基板との間の空隙に封止する封止部と、前記基板の前記素子とは反対側に設けられた第１金属層と、前記第１金属層と前記基板との間に設けられ、前記第１金属層のヤング率より小さいヤング率を有する第２金属層と、を少なくとも有し、前記第２金属層の厚さは端子の厚さの１／２以上である端子と、を備える電子デバイスである。 The present invention is the opposite of the substrate, the element provided on the substrate, the sealing portion provided on the substrate and sealing the element in the gap between the substrate, and the element of the substrate. It has at least a first metal layer provided on the side and a second metal layer provided between the first metal layer and the substrate and having a Young ratio smaller than the Young ratio of the first metal layer. The second metal layer is an electronic device including terminals having a thickness of 1/2 or more of the thickness of the terminals.

上記構成において、前記第１金属層はニッケル、チタンおよびクロムの少なくとも１つの元素を主成分とし、前記第２金属層は銅、金およびアルミニウムの少なくとも１つの元素を主成分とする構成とすることができる。 In the above configuration, the first metal layer is mainly composed of at least one element of nickel, titanium and chromium, and the second metal layer is mainly composed of at least one element of copper, gold and aluminum. Can be done.

上記構成において、前記第１金属層および前記第２金属層の積層方向からみて前記第１金属層は前記第２金属層より大きく、前記第２金属層と重なる構成とすることができる。 In the above configuration, the first metal layer is larger than the second metal layer when viewed from the stacking direction of the first metal layer and the second metal layer, and can be configured to overlap with the second metal layer.

上記構成において、前記基板は、支持基板と前記支持基板上に設けられた圧電層とを備え、前記素子は前記圧電層上に設けられた櫛型電極である構成とすることができる。 In the above configuration, the substrate may include a support substrate and a piezoelectric layer provided on the support substrate, and the element may be a comb-shaped electrode provided on the piezoelectric layer.

上記構成において、前記素子は、前記基板上に設けられた圧電層と、前記圧電層を積層方向に挟む一対の電極とを備える圧電薄膜共振器である構成とすることができる。 In the above configuration, the element may be a piezoelectric thin film resonator including a piezoelectric layer provided on the substrate and a pair of electrodes sandwiching the piezoelectric layer in the stacking direction.

上記構成において、前記基板は、厚さが前記基板の厚さの４／５以上であるサファイア基板、アルミナ基板、スピネル基板、石英基板、水晶基板またはシリコン基板を含む構成とすることができる。 In the above configuration, the substrate may include a sapphire substrate, an alumina substrate, a spinel substrate, a quartz substrate, a crystal substrate, or a silicon substrate having a thickness of 4/5 or more of the thickness of the substrate.

上記構成において、前記封止部の線膨張係数は前記基板の線膨張係数より小さい構成とすることができる。 In the above configuration, the coefficient of linear expansion of the sealing portion can be smaller than the coefficient of linear expansion of the substrate.

本発明は、実装基板と、前記実装基板上に前記端子がはんだを介し設けられた上記電子デバイスと、を備えるモジュールである。 The present invention is a module including a mounting board and the electronic device in which the terminals are provided on the mounting board via solder.

上記構成において、前記封止部の線膨張係数は前記基板の線膨張係数より小さく、前記実装基板の線膨張係数は前記基板の線膨張係数より大きい構成とすることができる。 In the above configuration, the coefficient of linear expansion of the sealing portion may be smaller than the coefficient of linear expansion of the substrate, and the coefficient of linear expansion of the mounting substrate may be larger than the coefficient of linear expansion of the substrate.

本発明は、基板と、前記基板上に設けられた素子と、前記基板の前記素子とは反対側に設けられた第１金属層と、前記第１金属層と前記基板との間に設けられ、前記第１金属層のヤング率より小さいヤング率を有する第２金属層と、を少なくとも有し、前記第２金属層の厚さは端子の厚さの１／２以上である端子と、を備えるウエハである。 The present invention is provided between a substrate, an element provided on the substrate, a first metal layer provided on the opposite side of the substrate from the element, and the first metal layer and the substrate. A terminal having at least a second metal layer having a Young ratio smaller than the Young ratio of the first metal layer, and having a thickness of the second metal layer of 1/2 or more of the thickness of the terminal. It is a wafer to be provided.

本発明によれば、応力の集中を抑制することができる。 According to the present invention, stress concentration can be suppressed.

図１（ａ）は、実施例１に係る電子デバイスの断面図、図１（ｂ）および図１（ｃ）は平面図である。1 (a) is a cross-sectional view of the electronic device according to the first embodiment, and FIGS. 1 (b) and 1 (c) are plan views. 図２は、実施例１の電子デバイスが実装されたモジュールの断面図である。FIG. 2 is a cross-sectional view of a module on which the electronic device of the first embodiment is mounted. 図３（ａ）および図３（ｂ）は、実施例１における端子の断面図および平面図である。3 (a) and 3 (b) are a cross-sectional view and a plan view of the terminals according to the first embodiment. 図４（ａ）および図４（ｂ）は、実施例１における別の端子の例を示す断面図である。4 (a) and 4 (b) are cross-sectional views showing an example of another terminal in the first embodiment. 図５は、実施例１における弾性波素子の平面図である。FIG. 5 is a plan view of the elastic wave element according to the first embodiment. 図６（ａ）から図６（ｄ）は、実施例１に係る電子デバイスの製造方法を示す断面図（その１）である。6 (a) to 6 (d) are cross-sectional views (No. 1) showing a method of manufacturing the electronic device according to the first embodiment. 図７（ａ）から図７（ｃ）は、実施例１に係る電子デバイスの製造方法を示す断面図（その２）である。7 (a) to 7 (c) are cross-sectional views (No. 2) showing a method of manufacturing the electronic device according to the first embodiment. 図８は、実施例１の電子デバイスの製造方法を示す平面図である。FIG. 8 is a plan view showing a method of manufacturing the electronic device of the first embodiment. 図９（ａ）から図９（ｃ）は、実施例１に係る電子デバイスの端子の形成方法を示す断面図（その１）である。9 (a) to 9 (c) are cross-sectional views (No. 1) showing a method of forming terminals of the electronic device according to the first embodiment. 図１０（ａ）から図１０（ｃ）は、実施例１に係る電子デバイスの端子の形成方法を示す断面図（その２）である。10 (a) to 10 (c) are cross-sectional views (No. 2) showing a method of forming terminals of the electronic device according to the first embodiment. 図１１は、シミュレーションにおける位置Ｙに対する応力を示す図である。FIG. 11 is a diagram showing the stress with respect to the position Y in the simulation. 図１２（ａ）および図１２（ｂ）は、電子デバイスの側面模式図である。12 (a) and 12 (b) are schematic side views of the electronic device. 図１３（ａ）は、実施例１の変形例１に係る電子デバイスの断面図、図１３（ｂ）は弾性波素子の断面図である。13 (a) is a cross-sectional view of the electronic device according to the first modification of the first embodiment, and FIG. 13 (b) is a cross-sectional view of the elastic wave element. 図１４（ａ）および図１４（ｂ）は、それぞれ実施例１の変形例２および３に係る電子デバイスの断面図である。14 (a) and 14 (b) are cross-sectional views of the electronic device according to the second and third modifications of the first embodiment, respectively. 図１５（ａ）および図１５（ｂ）は、それぞれ実施例１の変形例４および５に係る電子デバイスの断面図である。15 (a) and 15 (b) are cross-sectional views of the electronic device according to the modified examples 4 and 5, respectively, of the first embodiment. 図１６（ａ）は、実施例２に係るフィルタの回路図、図１６（ｂ）は、実施例２の変形例１に係るデュプレクサの回路図である。16 (a) is a circuit diagram of the filter according to the second embodiment, and FIG. 16 (b) is a circuit diagram of the duplexer according to the first modification of the second embodiment.

以下、図面を参照し、本発明の実施例について説明する。 Hereinafter, examples of the present invention will be described with reference to the drawings.

図１（ａ）は、実施例１に係る電子デバイスの断面図、図１（ｂ）および図１（ｃ）は平面図である。図１（ｂ）は、支持基板１０ａ、圧電基板１０ｂおよび枠体２０を主に図示し、図１（ｃ）は、支持基板１０ａおよび端子１８を主に図示し、上方から支持基板１０ａの下面を透視した平面図である。平面をＸＹ平面、積層方向をＺ方向とする。 1 (a) is a cross-sectional view of the electronic device according to the first embodiment, and FIGS. 1 (b) and 1 (c) are plan views. FIG. 1B mainly illustrates the support substrate 10a, the piezoelectric substrate 10b, and the frame body 20, and FIG. 1C mainly illustrates the support substrate 10a and the terminal 18, and shows the lower surface of the support substrate 10a from above. It is a plan view which sees through. The plane is the XY plane and the stacking direction is the Z direction.

図１（ａ）から図１（ｃ）に示すように、電子デバイス１００では、基板１０は支持基板１０ａと支持基板１０ａ上に直接または間接的に接合された圧電基板１０ｂとを備える。支持基板１０ａは、例えばサファイア基板、アルミナ基板、スピネル基板、石英基板、水晶基板またはシリコン基板である。圧電基板１０ｂは、例えば単結晶タンタル酸リチウム基板または単結晶ニオブ酸リチウム基板である。支持基板１０ａの線膨張係数は圧電基板１０ｂの線膨張係数より小さい。これにより、弾性波デバイスの周波数温度係数を低減できる。 As shown in FIGS. 1A to 1C, in the electronic device 100, the substrate 10 includes a support substrate 10a and a piezoelectric substrate 10b directly or indirectly bonded onto the support substrate 10a. The support substrate 10a is, for example, a sapphire substrate, an alumina substrate, a spinel substrate, a quartz substrate, a crystal substrate, or a silicon substrate. The piezoelectric substrate 10b is, for example, a single crystal lithium tantalate substrate or a single crystal lithium niobate substrate. The coefficient of linear expansion of the support substrate 10a is smaller than the coefficient of linear expansion of the piezoelectric substrate 10b. As a result, the frequency temperature coefficient of the elastic wave device can be reduced.

圧電基板１０ｂの上面に弾性波素子１２および配線１４が設けられている。支持基板１０ａの周縁領域には圧電基板１０ｂが設けられていない。圧電基板１０ｂを囲むように支持基板１０ａ上に枠体２０が設けられている。枠体２０は支持基板１０ａの上面に接触する。枠体２０上にリッド２２が接合されている。リッド２２および枠体２０により弾性波素子１２は空隙２４に封止される。 An elastic wave element 12 and a wiring 14 are provided on the upper surface of the piezoelectric substrate 10b. The piezoelectric substrate 10b is not provided in the peripheral region of the support substrate 10a. A frame body 20 is provided on the support substrate 10a so as to surround the piezoelectric substrate 10b. The frame body 20 comes into contact with the upper surface of the support substrate 10a. The lid 22 is joined on the frame body 20. The elastic wave element 12 is sealed in the gap 24 by the lid 22 and the frame body 20.

支持基板１０ａの下面に端子１８が設けられている。端子１８は、弾性波素子１２を外部と接続するためのフットパッドである。圧電基板１０ｂおよび支持基板１０ａを貫通するビア配線１６が設けられている。ビア配線１６は端子１８と配線１４とを電気的に接続する。 The terminal 18 is provided on the lower surface of the support substrate 10a. The terminal 18 is a foot pad for connecting the elastic wave element 12 to the outside. A via wiring 16 that penetrates the piezoelectric substrate 10b and the support substrate 10a is provided. The via wiring 16 electrically connects the terminal 18 and the wiring 14.

配線１４、ビア配線１６は、例えば銅層、アルミニウム層、白金層、ニッケル層または金層等の金属層である。端子１８は例えばチタン層、銅層、ニッケル層および金層である。枠体２０は例えば銅層である。枠体２０は例えば金錫、錫銀、錫または錫銀銅等のろう材金属層を介しリッド２２に接合される。枠体２０の側面には保護層として例えばニッケル層等の金属層が形成されていてもよい。リッド２２は例えばコバール層等の金属層である。リッド２２は、サファイア基板、アルミナ基板、スピネル基板、石英基板、水晶基板またはシリコン基板等の絶縁基板でもよい。リッド２２の下面に枠体２０と接合するためのロウ材金属層の濡れをよくする金属層（例えば金層）が設けられていてもよい。 The wiring 14 and the via wiring 16 are metal layers such as a copper layer, an aluminum layer, a platinum layer, a nickel layer, or a gold layer. The terminals 18 are, for example, a titanium layer, a copper layer, a nickel layer and a gold layer. The frame body 20 is, for example, a copper layer. The frame 20 is joined to the lid 22 via a brazing metal layer such as gold tin, tin silver, tin or tin silver copper. A metal layer such as a nickel layer may be formed on the side surface of the frame 20 as a protective layer. The lid 22 is a metal layer such as a Kovar layer. The lid 22 may be an insulating substrate such as a sapphire substrate, an alumina substrate, a spinel substrate, a quartz substrate, a crystal substrate, or a silicon substrate. A metal layer (for example, a gold layer) for improving the wetting of the brazing metal layer for joining with the frame 20 may be provided on the lower surface of the lid 22.

支持基板１０ａは例えばサファイア基板であり、その厚さは５０μｍから３００μｍである。圧電基板１０ｂは例えば４２°回転ＹカットＸ伝搬タンタル酸リチウム基板であり、その厚さは例えば０．５μｍから３０μｍであり、例えば弾性波の波長以下である。枠体２０の厚さは例えば１０μｍから３０μｍである。リッド２２は厚さが例えば１０μｍから５０μｍのコバール板である。ビア配線１６は例えば径が３０μｍから１００μｍの銅である。 The support substrate 10a is, for example, a sapphire substrate, the thickness thereof being 50 μm to 300 μm. The piezoelectric substrate 10b is, for example, a 42 ° rotated Y-cut X-propagated lithium tantalate substrate, and its thickness is, for example, 0.5 μm to 30 μm, which is, for example, equal to or less than the wavelength of elastic waves. The thickness of the frame body 20 is, for example, 10 μm to 30 μm. The lid 22 is a coval plate having a thickness of, for example, 10 μm to 50 μm. The via wiring 16 is, for example, copper having a diameter of 30 μm to 100 μm.

図２は、実施例１の電子デバイスが実装されたモジュールの断面図である。図２に示すように、電子デバイス１００は実装基板６０上に搭載されている。実装基板６０の上面には電極６２が設けられている。端子１８は半田６４を介し電極６２に接合されている。実装基板６０は、例えばＦＲ４（Flame Retardant Type 4）等のガラスエポキシ基板である。電極６２は例えば銅層または金層である。半田６４は例えば錫銀半田または錫銀銅半田である。 FIG. 2 is a cross-sectional view of a module on which the electronic device of the first embodiment is mounted. As shown in FIG. 2, the electronic device 100 is mounted on the mounting board 60. An electrode 62 is provided on the upper surface of the mounting substrate 60. The terminal 18 is joined to the electrode 62 via a solder 64. The mounting substrate 60 is, for example, a glass epoxy substrate such as FR4 (Flame Retardant Type 4). The electrode 62 is, for example, a copper layer or a gold layer. The solder 64 is, for example, tin-silver solder or tin-silver-copper solder.

図３（ａ）および図３（ｂ）は、実施例１における端子の断面図および平面図である。図３（ａ）および図３（ｂ）に示すように、支持基板１０ａの下面に端子１８が設けられている。端子１８は、支持基板１０ａ側から金属層１８ａ、１８ｂ、１８ｃおよび１８ｄを有する。金属層１８ａは支持基板１０ａと金属層１８ｂとの密着層である。金属層１８ｂは、低抵抗層である。金属層１８ｃは、半田６４と金属層１８ｂとの原子の相互拡散を抑制するバリア層である。金属層１８ｄは、半田の濡れ性を向上させるための金属層である。金属層１８ｂと支持基板１０ａとの密着がよければ金属層１８ａは設けなくてもよい。金属層１８ｃの半田の濡れ性がよければ金属層１８ｄは設けなくてもよい。 3 (a) and 3 (b) are a cross-sectional view and a plan view of the terminals according to the first embodiment. As shown in FIGS. 3A and 3B, the terminal 18 is provided on the lower surface of the support substrate 10a. The terminal 18 has metal layers 18a, 18b, 18c and 18d from the support substrate 10a side. The metal layer 18a is an adhesion layer between the support substrate 10a and the metal layer 18b. The metal layer 18b is a low resistance layer. The metal layer 18c is a barrier layer that suppresses mutual diffusion of atoms between the solder 64 and the metal layer 18b. The metal layer 18d is a metal layer for improving the wettability of the solder. The metal layer 18a may not be provided as long as the metal layer 18b and the support substrate 10a are in close contact with each other. The metal layer 18d may not be provided as long as the solder of the metal layer 18c has good wettability.

金属層１８ａは、例えば厚さＴ１が約０．０５μｍから０．２μｍのチタン層である。金属層１８ｂは、例えば厚さＴ２が１０μｍから３０μｍであり、銅、金、銀またはアルミニウムを主成分とする。金属層１８ｃは、例えば厚さＴ３が２μｍから１０μｍであり、ニッケル、チタンまたはクロムを主成分とする。金属層１８ｄは、例えば厚さＴ４が０．０５μｍから１μｍであり、金を主成分とする。金属層１８ｂは金属層１８ｃより厚い。金属層１８ｂの厚さは端子１８の厚さＴ０の１／２以上である。金属層１８ｃの幅Ｗ３は金属層１８ｂの幅Ｗ２より大きく、平面視において、金属層１８ｂは金属層１８ｃに含まれる。金属層１８ａおよび１８ｄは、密着層および半田濡れ層として機能すればよいため、厚さＴ１およびＴ４は、各々端子１８の厚さＴ０の１／１０以下である。 The metal layer 18a is, for example, a titanium layer having a thickness T1 of about 0.05 μm to 0.2 μm. The metal layer 18b has, for example, a thickness T2 of 10 μm to 30 μm, and contains copper, gold, silver, or aluminum as a main component. The metal layer 18c has, for example, a thickness T3 of 2 μm to 10 μm, and contains nickel, titanium, or chromium as a main component. The metal layer 18d has, for example, a thickness T4 of 0.05 μm to 1 μm, and contains gold as a main component. The metal layer 18b is thicker than the metal layer 18c. The thickness of the metal layer 18b is ½ or more of the thickness T0 of the terminal 18. The width W3 of the metal layer 18c is larger than the width W2 of the metal layer 18b, and the metal layer 18b is included in the metal layer 18c in a plan view. Since the metal layers 18a and 18d may function as an adhesion layer and a solder wet layer, the thicknesses T1 and T4 are 1/10 or less of the thickness T0 of the terminal 18, respectively.

図４（ａ）および図４（ｂ）は、実施例１における別の端子の例を示す断面図である。図４（ａ）に示すように、金属層１８ｂの側面は、金属層１８ｂの下面が上面より広くなるようなテーパ形状を有していてもよい。図４（ｂ）に示すように、金属層１８ｂの側面は、金属層１８ｂの下面が上面より狭くなるようなテーパ形状を有していてもよい。金属層１８ｂの側面は曲面状でもよい。 4 (a) and 4 (b) are cross-sectional views showing an example of another terminal in the first embodiment. As shown in FIG. 4A, the side surface of the metal layer 18b may have a tapered shape such that the lower surface of the metal layer 18b is wider than the upper surface. As shown in FIG. 4B, the side surface of the metal layer 18b may have a tapered shape such that the lower surface of the metal layer 18b is narrower than the upper surface. The side surface of the metal layer 18b may be curved.

図５は、実施例１における弾性波素子の平面図である。図５に示すように、弾性波素子１２は弾性表面波共振器である。圧電基板１０ｂ上にＩＤＴ（Interdigital Transducer）４０と反射器４２が形成されている。ＩＤＴ４０は、互いに対向する１対の櫛型電極４０ａを有する。櫛型電極４０ａは、複数の電極指４０ｂと複数の電極指４０ｂを接続するバスバー４０ｃとを有する。反射器４２は、ＩＤＴ４０の両側に設けられている。ＩＤＴ４０が圧電基板１０ｂに弾性表面波を励振する。弾性波の波長は一対の櫛型電極４０ａの一方の櫛型電極４０ａの電極指４０ｂのピッチにほぼ等しい。すなわち、弾性波の波長は一対の櫛型電極４０ａの電極指４０ｂのピッチの２倍にほぼ等しい。ＩＤＴ４０および反射器４２は例えばアルミニウム膜、銅膜またはモリブデン膜により形成される。圧電基板１０ｂ上にＩＤＴ４０および反射器４２を覆うように保護膜または温度補償膜が設けられていてもよい。 FIG. 5 is a plan view of the elastic wave element according to the first embodiment. As shown in FIG. 5, the surface acoustic wave element 12 is a surface acoustic wave resonator. An IDT (Interdigital Transducer) 40 and a reflector 42 are formed on the piezoelectric substrate 10b. The IDT 40 has a pair of comb-shaped electrodes 40a facing each other. The comb-shaped electrode 40a has a plurality of electrode fingers 40b and a bus bar 40c for connecting the plurality of electrode fingers 40b. Reflectors 42 are provided on both sides of the IDT 40. IDT40 excites surface acoustic waves on the piezoelectric substrate 10b. The wavelength of the elastic wave is substantially equal to the pitch of the electrode fingers 40b of one comb-shaped electrode 40a of the pair of comb-shaped electrodes 40a. That is, the wavelength of the elastic wave is substantially equal to twice the pitch of the electrode fingers 40b of the pair of comb-shaped electrodes 40a. The IDT 40 and the reflector 42 are formed of, for example, an aluminum film, a copper film or a molybdenum film. A protective film or a temperature compensation film may be provided on the piezoelectric substrate 10b so as to cover the IDT 40 and the reflector 42.

［実施例１の製造方法］
図６（ａ）から図７（ｃ）は、実施例１に係る電子デバイスの製造方法を示す断面図である。 [Manufacturing method of Example 1]
6 (a) to 7 (c) are cross-sectional views showing a method of manufacturing the electronic device according to the first embodiment.

図６（ａ）に示すように、支持基板１０ａの上面に圧電基板１０ｂの下面を例えば表面活性化法を用い常温接合する。支持基板１０ａと圧電基板１０ｂとは数ｎｍのアモルファス層等を介し直接接合されていてもよいし、絶縁層を介し間接的に接合されていてもよい。圧電基板１０ｂの上面を例えばＣＭＰ（Chemical Mechanical Polishing）法を用い研磨する。これにより、圧電基板１０ｂを所望の厚さとする。圧電基板１０ｂを例えばエッチングにより除去する。これにより、圧電基板１０ｂに開口１１が形成される。 As shown in FIG. 6A, the lower surface of the piezoelectric substrate 10b is bonded to the upper surface of the support substrate 10a at room temperature by using, for example, a surface activation method. The support substrate 10a and the piezoelectric substrate 10b may be directly bonded via an amorphous layer of several nm or the like, or may be indirectly bonded via an insulating layer. The upper surface of the piezoelectric substrate 10b is polished by, for example, a CMP (Chemical Mechanical Polishing) method. As a result, the piezoelectric substrate 10b has a desired thickness. The piezoelectric substrate 10b is removed by, for example, etching. As a result, the opening 11 is formed in the piezoelectric substrate 10b.

図６（ｂ）に示すように、圧電基板１０ｂの上面に例えばレーザ光を照射し穴を形成する。穴内に銅等の金属層を例えばめっき法を用い形成する。支持基板１０ａおよび圧電基板１０ｂの表面が露出するように金属層の上面を例えばＣＭＰ法を用い平坦化する。これにより、ビア配線１６が形成される。 As shown in FIG. 6B, for example, a laser beam is irradiated on the upper surface of the piezoelectric substrate 10b to form a hole. A metal layer such as copper is formed in the hole by using, for example, a plating method. The upper surface of the metal layer is flattened by, for example, the CMP method so that the surfaces of the support substrate 10a and the piezoelectric substrate 10b are exposed. As a result, the via wiring 16 is formed.

図６（ｃ）に示すように、圧電基板１０ｂ上に弾性波素子１２を形成する。圧電基板１０ｂおよびビア配線１６上に配線１４を形成する。 As shown in FIG. 6C, the elastic wave element 12 is formed on the piezoelectric substrate 10b. The wiring 14 is formed on the piezoelectric substrate 10b and the via wiring 16.

図６（ｄ）に示すように、圧電基板１０ｂを囲む開口１１における支持基板１０ａ上に枠体２０を形成する。 As shown in FIG. 6D, the frame body 20 is formed on the support substrate 10a in the opening 11 surrounding the piezoelectric substrate 10b.

図７（ａ）に示すように、枠体２０上にリッド２２を接合する。これにより、リッド２２および枠体２０により弾性波素子１２が空隙２４に封止される。枠体２０とリッド２２との接合には例えば金錫を用いる。金錫の融点は、錫銀または錫銀銅の融点より高いため、電子デバイス１００を実装基板６０上に半田６４を用い実装するときに溶融しない。 As shown in FIG. 7A, the lid 22 is joined onto the frame body 20. As a result, the elastic wave element 12 is sealed in the gap 24 by the lid 22 and the frame body 20. For example, gold tin is used for joining the frame body 20 and the lid 22. Since the melting point of gold-tin is higher than the melting point of tin-silver or tin-silver-copper, it does not melt when the electronic device 100 is mounted on the mounting substrate 60 using the solder 64.

図７（ｂ）に示すように、支持基板１０ａの下面を例えばＣＭＰ法を用い研磨する。これにより、支持基板１０ａを所望の厚さとする。支持基板１０ａの下面にビア配線１６が露出する。支持基板１０ａの下面にビア配線１６に接続する端子１８を形成する。端子１８の形成方法は後述する。 As shown in FIG. 7B, the lower surface of the support substrate 10a is polished by, for example, the CMP method. As a result, the support substrate 10a has a desired thickness. The via wiring 16 is exposed on the lower surface of the support substrate 10a. A terminal 18 connected to the via wiring 16 is formed on the lower surface of the support substrate 10a. The method of forming the terminal 18 will be described later.

図７（ｃ）に示すように、切断線５４に沿ってリッド２２にレーザ光を照射する。これにより、リッド２２に開口５６が形成され、リッド２２が切断される。支持基板１０ａに溝５７を形成しブレイク刃を押し当てることにより、支持基板１０ａに切断線５４に沿ってクラック５８を形成する。これにより、支持基板１０ａが切断される。 As shown in FIG. 7C, the lid 22 is irradiated with laser light along the cutting line 54. As a result, an opening 56 is formed in the lid 22, and the lid 22 is cut. A groove 57 is formed in the support substrate 10a and a break blade is pressed against the support substrate 10a to form a crack 58 in the support substrate 10a along the cutting line 54. As a result, the support substrate 10a is cut.

図８は、実施例１の電子デバイスの製造方法を示す平面図であり、図７（ｂ）におけるウエハの下面を示す。ウエハ５２は支持基板１０ａと圧電基板１０ｂとが接合された基板１０である。基板１０の下面に端子１８が設けられている。図７（ｃ）において、ウエハ５２を切断線５４に沿って切断することで、ウエハ５２から電子デバイス１００を個片化することができる。 FIG. 8 is a plan view showing the manufacturing method of the electronic device of the first embodiment, and shows the lower surface of the wafer in FIG. 7 (b). The wafer 52 is a substrate 10 to which a support substrate 10a and a piezoelectric substrate 10b are bonded. A terminal 18 is provided on the lower surface of the substrate 10. In FIG. 7C, the electronic device 100 can be separated from the wafer 52 by cutting the wafer 52 along the cutting line 54.

図９（ａ）から図１０（ｃ）は、実施例１に係る電子デバイスの端子の形成方法を示す断面図である。図９（ａ）に示すように、支持基板１０ａの上面（図７（ｂ）の下面に相当する）に金属層１８ａおよび１８ｅを例えばスパッタリング法を用い形成する。金属層１８ｅは金属層１８ｂと同じ材料からなるシード層である。 9 (a) to 10 (c) are cross-sectional views showing a method of forming terminals of the electronic device according to the first embodiment. As shown in FIG. 9A, metal layers 18a and 18e are formed on the upper surface of the support substrate 10a (corresponding to the lower surface of FIG. 7B) by using, for example, a sputtering method. The metal layer 18e is a seed layer made of the same material as the metal layer 18b.

図９（ｂ）に示すように、金属層１８ｅ上にマスク層５０としてフォトレジストを塗布する。フォトレジストは例えばネガレジストである。図９（ｃ）に示すように、マスク層５０を露光および現像することにより、マスク層５０に開口５１を形成する。マスク層５０がネガレジストの場合、開口５１の側面は支持基板１０ａ側が狭くなるようなテーパ状となる。 As shown in FIG. 9B, a photoresist is applied as the mask layer 50 on the metal layer 18e. The photoresist is, for example, a negative resist. As shown in FIG. 9C, the mask layer 50 is exposed and developed to form an opening 51 in the mask layer 50. When the mask layer 50 is a negative resist, the side surface of the opening 51 is tapered so that the support substrate 10a side is narrowed.

図１０（ａ）に示すように、金属層１８ｅをシード層として用い、金属層１８ｅ上に金属層１８ｂ、１８ｃおよび１８ｄを電解めっき法を用い形成する。金属層１８ｄを形成するときにマスク層５０と金属層１８ｃとの間にめっき液が浸み込むと、金属層１８ｃの側面に金属層１８ｄが形成されることもある。 As shown in FIG. 10A, the metal layer 18e is used as a seed layer, and the metal layers 18b, 18c and 18d are formed on the metal layer 18e by an electrolytic plating method. If the plating solution soaks between the mask layer 50 and the metal layer 18c when the metal layer 18d is formed, the metal layer 18d may be formed on the side surface of the metal layer 18c.

図１０（ｂ）に示すように、マスク層５０を除去する。図１０（ｃ）に示すように、金属層１８ｂから１８ｄをマスクに、金属層１８ｅおよび１８ａを除去する。金属層１８ｅを除去するとき、ウェットエッチング法を用いると、金属層１８ｂの側面がエッチングされる。これにより、金属層１８ｂの幅は金属層１８ｃの幅より狭くなり、金属層１８ｃは庇となる。エッチング条件によっては、金属層１８ｂの側面が図４（ａ）のようなテーパ状または図４（ｂ）のようなテーパ状となることがある。金属層１８ｂの側面が図３（ａ）のように支持基板１０ａの側面に対し略垂直となることもある。 As shown in FIG. 10B, the mask layer 50 is removed. As shown in FIG. 10 (c), the metal layers 18e and 18a are removed using the metal layers 18b to 18d as a mask. When the metal layer 18e is removed, the side surface of the metal layer 18b is etched by using the wet etching method. As a result, the width of the metal layer 18b becomes narrower than the width of the metal layer 18c, and the metal layer 18c becomes an eaves. Depending on the etching conditions, the side surface of the metal layer 18b may be tapered as shown in FIG. 4A or tapered as shown in FIG. 4B. The side surface of the metal layer 18b may be substantially perpendicular to the side surface of the support substrate 10a as shown in FIG. 3A.

［シミュレーション］
比較例として金属層１８ｂが金属層１８ｃより薄い電子デバイスを製造し、実装基板６０に搭載すると、端子１８と支持基板１０ａとが剥がれるという問題が生じた。そこで、金属層１８ｂの厚さを変えたサンプルＡおよびＢについて端子１８に加わる応力をシミュレーションした。 [simulation]
As a comparative example, when an electronic device in which the metal layer 18b is thinner than the metal layer 18c is manufactured and mounted on the mounting substrate 60, there is a problem that the terminal 18 and the support substrate 10a are peeled off. Therefore, the stress applied to the terminal 18 was simulated for the samples A and B in which the thickness of the metal layer 18b was changed.

シミュレーションは熱応力解析シミュレーションとして３次元の有限要素法を用いた。シミュレーション条件は以下である。
支持基板１０ａ：厚さが７５μｍ、大きさが１．２ｍｍ×１．０ｍｍのサファイア基板
圧電基板１０ｂ：厚さが２μｍの４５°回転ＹカットＸ伝搬タンタル酸リチウム基板
枠体２０：厚さが１５μｍおよび幅が１００μｍの銅層
リッド２２：厚さが３０μｍのコバール板
枠体２０とリッド２２および支持基板１０ａの側面との距離：７．５μｍ
枠体２０と圧電基板１０ｂの側面との距離：１０μｍ
実装基板６０：厚さが５００μｍのＦＲ４基板
半田６４：厚さが１０μｍの錫銀銅半田層
金属層１８ａ：厚さＴ１が０．１μｍのチタン層
金属層１８ｂ：厚さＴ２を変えた銅層
金属層１８ｃ：厚さＴ３が５μｍのニッケル層
金属層１８ｄ：厚さＴ４が０．３μｍの金層 The simulation used a three-dimensional finite element method as a thermal stress analysis simulation. The simulation conditions are as follows.
Support substrate 10a: Sapphire substrate with a thickness of 75 μm and a size of 1.2 mm × 1.0 mm Piezoelectric substrate 10b: 45 ° rotation with a thickness of 2 μm Y-cut X propagation Lithium tantalate substrate Frame 20: Thickness of 15 μm And a copper layer lid 22 having a width of 100 μm: a distance between the Kovar plate frame 20 having a thickness of 30 μm and the side surface of the lid 22 and the support substrate 10a: 7.5 μm.
Distance between the frame 20 and the side surface of the piezoelectric substrate 10b: 10 μm
Mounting substrate 60: FR4 substrate solder with a thickness of 500 μm 64: Tin silver copper solder layer with a thickness of 10 μm Metal layer 18a: Titanium layer metal layer with a thickness T1 of 0.1 μm 18b: Copper layer with a different thickness T2 Metal layer 18c: Nickel layer with a thickness T3 of 5 μm Metal layer 18d: Gold layer with a thickness T4 of 0.3 μm

端子１８の配置は図１（ｃ）の配置とし、＋Ｘおよび−Ｘ側の６個の端子の大きさを２６０μｍ×１６０μｍ、中央の２個の端子の大きさを２６０μｍ×２８０μｍとした。 The arrangement of the terminals 18 was the arrangement shown in FIG. 1 (c), and the sizes of the six terminals on the + X and −X sides were 260 μm × 160 μm, and the sizes of the two central terminals were 260 μm × 280 μm.

表１は、シミュレーションに用いた各材料の線膨張係数、ヤング率およびポアソン比を示す表である。表１において、ＦＲ４およびＬＴ（タンタル酸リチウム基板）の線膨張係数は方向性があるため、Ｘ、ＹおよびＺ方向の線膨張係数を示している。

Table 1 is a table showing the coefficient of linear expansion, Young's modulus, and Poisson's ratio of each material used in the simulation. In Table 1, since the linear expansion coefficients of FR4 and LT (lithium tantalate substrate) are directional, the linear expansion coefficients in the X, Y and Z directions are shown.

シミュレーションでは、図７（ａ）において、枠体２０上にリッド２２を接合する工程を想定し、室温である２５℃から２８０℃に昇温し、２８０℃において枠体２０上にリッド２２を接合し、室温まで降温した。その後、図２のように実装基板６０に電子デバイス１００を接合することを想定し、室温から２１７℃に昇温し、２１７℃において端子１８を半田６４に接合し、室温まで降温した。 In the simulation, assuming a step of joining the lid 22 on the frame body 20 in FIG. 7A, the temperature is raised from 25 ° C., which is room temperature, to 280 ° C., and the lid 22 is joined on the frame body 20 at 280 ° C. Then, the temperature was lowered to room temperature. After that, assuming that the electronic device 100 was bonded to the mounting substrate 60 as shown in FIG. 2, the temperature was raised from room temperature to 217 ° C., the terminal 18 was bonded to the solder 64 at 217 ° C., and the temperature was lowered to room temperature.

図１（ｃ）における中央の２個の端子１８の中心線７０において端子１８と支持基板１０ａとの境界７２（図３（ａ）参照）におけるＺ方向の応力をシミュレーションした。支持基板１０ａの−Ｙ端を０とし＋Ｙ方向を位置Ｙとした。サンプルＡとＢについて金属層１８ｂの厚さＴ２を以下とした。
サンプルＡ（比較例に相当）：Ｔ２＝２．３μｍ
サンプルＢ（実施例１に相当）：Ｔ２＝２０．３μｍ The stress in the Z direction at the boundary 72 between the terminal 18 and the support substrate 10a (see FIG. 3A) was simulated at the center line 70 of the two central terminals 18 in FIG. 1C. The −Y end of the support substrate 10a was set to 0, and the + Y direction was set to position Y. For samples A and B, the thickness T2 of the metal layer 18b was set to the following.
Sample A (corresponding to a comparative example): T2 = 2.3 μm
Sample B (corresponding to Example 1): T2 = 20.3 μm

図１１は、シミュレーションにおける位置Ｙに対する応力を示す図である。位置Ｙ１とＹ２の間およびＹ３とＹ４の間に端子１８が設けられている。位置Ｙ１およびＹ４は端子１８の外側の端に相当し、位置Ｙ２およびＹ３は端子１８の内側の端に相当する。正の応力は支持基板１０ａが端子１８から離れる方向の応力を示す。 FIG. 11 is a diagram showing the stress with respect to the position Y in the simulation. Terminals 18 are provided between positions Y1 and Y2 and between Y3 and Y4. Positions Y1 and Y4 correspond to the outer ends of the terminals 18, and positions Y2 and Y3 correspond to the inner ends of the terminals 18. The positive stress indicates the stress in the direction in which the support substrate 10a is separated from the terminal 18.

図１１に示すように、サンプルＡでは、位置Ｙ１からＹ４の応力が大きくなっている。特に位置Ｙ１とＹ４の応力が正に大きい。このような位置Ｙ１およびＹ４における支持基板１０ａと端子１８が剥がれる方向の応力により、端子１８が支持基板１０ａから剥がれたものと考えられる。サンプルＢでは、位置Ｙ１およびＹ４の応力が小さくなっている。このように、金属層１８ｂを厚くすることで、位置Ｙ１およびＹ４における端子１８の剥がれを抑制できる。 As shown in FIG. 11, in sample A, the stresses at positions Y1 to Y4 are large. In particular, the stresses at positions Y1 and Y4 are very large. It is considered that the terminal 18 is peeled off from the support substrate 10a due to the stress in the direction in which the support substrate 10a and the terminal 18 are peeled off at the positions Y1 and Y4. In sample B, the stresses at positions Y1 and Y4 are small. By making the metal layer 18b thicker in this way, peeling of the terminals 18 at positions Y1 and Y4 can be suppressed.

図１２（ａ）および図１２（ｂ）は、電子デバイスの側面模式図である。図１２（ａ）に示すように、２８０℃において枠体２０上にリッド２２を接合し、室温に降温すると、主にリッド２２と支持基板１０ａとの線膨張係数の差に起因し、支持基板１０ａが反る。シミュレーションでは、支持基板１０ａの線膨張係数はリッド２２の線膨張係数より大きい。このため、支持基板１０ａは中央が上に突出するように反る。 12 (a) and 12 (b) are schematic side views of the electronic device. As shown in FIG. 12A, when the lid 22 is bonded onto the frame body 20 at 280 ° C. and the temperature is lowered to room temperature, the support substrate is mainly due to the difference in the coefficient of linear expansion between the lid 22 and the support substrate 10a. 10a warps. In the simulation, the coefficient of linear expansion of the support substrate 10a is larger than the coefficient of linear expansion of the lid 22. Therefore, the support substrate 10a warps so that the center protrudes upward.

図１２（ｂ）に示すように、この状態で実装基板６０上の半田６４に端子１８の下面を接触させ、２１７℃に昇温する。端子１８を半田６４に接合させ、室温に降温する。シミュレーションでは、実装基板６０の線膨張係数は支持基板１０ａの線膨張係数より大きい。このため、実装基板６０と支持基板１０ａは図１２（ａ）に比べ大きく反る。これにより、位置Ｙ１およびＹ４に大きな応力が加わり、端子１８が支持基板１０ａから剥がれると考えられる。 As shown in FIG. 12B, the lower surface of the terminal 18 is brought into contact with the solder 64 on the mounting substrate 60 in this state, and the temperature is raised to 217 ° C. The terminal 18 is joined to the solder 64, and the temperature is lowered to room temperature. In the simulation, the coefficient of linear expansion of the mounting substrate 60 is larger than the coefficient of linear expansion of the support substrate 10a. Therefore, the mounting board 60 and the support board 10a are significantly warped as compared with FIG. 12A. As a result, a large stress is applied to the positions Y1 and Y4, and it is considered that the terminal 18 is peeled off from the support substrate 10a.

実装基板６０、支持基板１０ａおよびリッド２２の順に線膨張係数が大きくなる。このため、２１７℃から室温に降温すると、実装基板６０と支持基板１０ａとを接続する端子１８に応力が加わる。特に、端子１８の端である位置Ｙ１〜Ｙ４に応力が集中すると考えられる。さらに、図１２（ａ）のように、電子デバイス１００が反った状態で実装基板６０に実装しようとすると、特に位置Ｙ１およびＹ４に応力が集中すると考えられる。 The coefficient of linear expansion increases in the order of the mounting board 60, the support board 10a, and the lid 22. Therefore, when the temperature is lowered from 217 ° C. to room temperature, stress is applied to the terminal 18 connecting the mounting substrate 60 and the support substrate 10a. In particular, it is considered that stress is concentrated at positions Y1 to Y4, which are the ends of the terminals 18. Further, as shown in FIG. 12A, when the electronic device 100 is attempted to be mounted on the mounting substrate 60 in a warped state, it is considered that stress is particularly concentrated at the positions Y1 and Y4.

このように、基板１０上に設けられた弾性波素子１２（素子）を基板１０との間の空隙２４に封止するリッド２２（封止部）を設けた電子デバイス１００の端子１８を、実装基板６０に接合すると、端子１８の端に応力が集中してしまう。これにより、端子１８が剥がれやすくなる。 In this way, the terminal 18 of the electronic device 100 provided with the lid 22 (sealing portion) for sealing the elastic wave element 12 (element) provided on the substrate 10 in the gap 24 between the substrate 10 and the substrate 10 is mounted. When bonded to the substrate 60, stress is concentrated on the end of the terminal 18. As a result, the terminal 18 is easily peeled off.

実施例１によれば、端子１８は、基板１０の下側（素子とは反対側）に設けられた金属層１８ｃ（第１金属層）と、金属層１８ｃと基板１０との間に設けられた金属層１８ｂ（第２金属層）と、を有する。金属層１８ｂのヤング率は金属層１８ｃのヤング率より小さい。これにより、金属層１８ｂは応力を緩和する緩和層として機能できる。サンプルＡのように、金属層１８ｂが薄いと十分に応力を緩和できない。そこで、金属層１８ｂの厚さＴ２は端子１８の厚さＴ０の１／２以上とする。これにより、端子１８の端に加わる応力を緩和できる。 According to the first embodiment, the terminal 18 is provided between the metal layer 18c (first metal layer) provided on the lower side (opposite side of the element) of the substrate 10 and between the metal layer 18c and the substrate 10. It has a metal layer 18b (second metal layer). The Young's modulus of the metal layer 18b is smaller than the Young's modulus of the metal layer 18c. As a result, the metal layer 18b can function as a relaxation layer that relieves stress. If the metal layer 18b is thin as in sample A, the stress cannot be sufficiently relaxed. Therefore, the thickness T2 of the metal layer 18b is set to ½ or more of the thickness T0 of the terminal 18. As a result, the stress applied to the end of the terminal 18 can be relaxed.

金属層１８ｂのヤング率は金属層１８ｃのヤング率の３／４以下が好ましく、２／３以下がより好ましい。金属層１８ｂの厚さＴ２は端子１８の厚さＴ０の３／５以上が好ましく、４／５以上がより好ましい。端子１８を厚くしすぎない観点からＴ２はＴ０の９／１０以下が好ましい。金属層１８ｂの厚さＴ２は１０μｍ以上が好ましく、１５μｍ以上がより好ましい。 The Young's modulus of the metal layer 18b is preferably 3/4 or less, more preferably 2/3 or less of the Young's modulus of the metal layer 18c. The thickness T2 of the metal layer 18b is preferably 3/4 or more, more preferably 4/5 or more of the thickness T0 of the terminal 18. From the viewpoint of not making the terminal 18 too thick, T2 is preferably 9/10 or less of T0. The thickness T2 of the metal layer 18b is preferably 10 μm or more, more preferably 15 μm or more.

金属層１８ｃはバリアとして機能するため、ニッケル、チタンおよびクロムの少なくとも１つの元素を主成分とすることが好ましい。金属層１８ｂは、金属層１８ｃより抵抗率が小さくかつヤング率が低い観点から銅、金、銀またはアルミニウムの少なくとも１つの元素を主成分とすることが好ましい。ニッケル、チタンおよびクロムのヤング率はそれぞれ２０７ＧＰａ、１１６ＧＰａ、２７９Ｐａであり、銅、金、銀およびアルミニウムのヤング率はそれぞれ１１０ＧＰａ、７８ＧＰａ、８３ＧＰａおよび７０ＧＰａである。なお、主成分とは、金属層がある元素を実施例１の効果を奏する程度に含む意味であり、例えば金属層がある元素を５０原子％以上または８０原子％以上含むことである。 Since the metal layer 18c functions as a barrier, it is preferable that the metal layer 18c contains at least one element of nickel, titanium and chromium as a main component. The metal layer 18b preferably contains at least one element of copper, gold, silver or aluminum as a main component from the viewpoint of having a lower resistivity and a lower Young's modulus than the metal layer 18c. The Young's modulus of nickel, titanium and chromium is 207 GPa, 116 GPa and 279 Pa, respectively, and the Young's modulus of copper, gold, silver and aluminum is 110 GPa, 78 GPa, 83 GPa and 70 GPa, respectively. The main component means that an element having a metal layer is contained to such an extent that the effect of Example 1 is exhibited, and for example, an element having a metal layer is contained in an amount of 50 atomic% or more or 80 atomic% or more.

リッド２２の線膨張係数は基板１０（主に支持基板１０ａ）の線膨張係数より小さい。このとき、リッド２２を形成すると、図１２（ａ）のように基板１０が反りやすい。よって、端子１８の端に応力が集中しやすい。そこで、金属層１８ｂの厚さＴ２を端子１８の厚さＴ０の１／２以上とすることが好ましい。これにより、端子１８の端への応力集中を抑制できる。リッド２２の線膨張係数は支持基板１０ａの線膨張係数の４／５以下が好ましい。 The coefficient of linear expansion of the lid 22 is smaller than the coefficient of linear expansion of the substrate 10 (mainly the support substrate 10a). At this time, if the lid 22 is formed, the substrate 10 tends to warp as shown in FIG. 12A. Therefore, stress tends to be concentrated on the end of the terminal 18. Therefore, it is preferable that the thickness T2 of the metal layer 18b is ½ or more of the thickness T0 of the terminal 18. As a result, stress concentration on the end of the terminal 18 can be suppressed. The coefficient of linear expansion of the lid 22 is preferably 4/5 or less of the coefficient of linear expansion of the support substrate 10a.

図２のように、リッド２２の線膨張係数は基板１０の線膨張係数より小さく、実装基板６０の線膨張係数は基板１０の線膨張係数より大きい。このとき、実装基板６０上に端子１８を半田６４により接合すると、図１２（ｂ）のように端子１８の外側の端（位置Ｙ１およびＹ４）に応力が集中しやすい。そこで、厚さＴ２を厚さＴ０の１／２以上とすることが好ましい。これにより、端子１８の端（位置Ｙ１およびＹ４）への応力集中を抑制できる。実装基板６０の線膨張係数は支持基板１０ａの線膨張係数の６／５以上が好ましい。 As shown in FIG. 2, the coefficient of linear expansion of the lid 22 is smaller than the coefficient of linear expansion of the substrate 10, and the coefficient of linear expansion of the mounting substrate 60 is larger than the coefficient of linear expansion of the substrate 10. At this time, when the terminals 18 are joined on the mounting board 60 with solder 64, stress tends to be concentrated on the outer ends (positions Y1 and Y4) of the terminals 18 as shown in FIG. 12 (b). Therefore, it is preferable that the thickness T2 is ½ or more of the thickness T0. As a result, stress concentration on the ends of the terminals 18 (positions Y1 and Y4) can be suppressed. The coefficient of linear expansion of the mounting substrate 60 is preferably 6/5 or more of the coefficient of linear expansion of the support substrate 10a.

図３（ｂ）のように、金属層１８ｂおよび１８ｃの積層方向からみて金属層１８ｃは金属層１８ｂより大きく、金属層１８ｂと重なる。このように、半田６４が接合される金属層１８ｃより金属層１８ｂを細くする。これにより、金属層１８ｂは応力をより緩和する。応力緩和の観点から金属層１８ｂの幅Ｗ２は金属層１８ｃの幅Ｗ３の８０％以上かつ９９％以下が好ましい。図４（ａ）および図４（ｂ）のように、金属層１８ｂはテーパを有する。これにより、金属層１８ｂは応力をより緩和する。 As shown in FIG. 3B, the metal layer 18c is larger than the metal layer 18b and overlaps with the metal layer 18b when viewed from the stacking direction of the metal layers 18b and 18c. In this way, the metal layer 18b is made thinner than the metal layer 18c to which the solder 64 is bonded. As a result, the metal layer 18b further relieves stress. From the viewpoint of stress relaxation, the width W2 of the metal layer 18b is preferably 80% or more and 99% or less of the width W3 of the metal layer 18c. As shown in FIGS. 4A and 4B, the metal layer 18b has a taper. As a result, the metal layer 18b further relieves stress.

［実施例１の変形例1］
図１３（ａ）は、実施例１の変形例１に係る電子デバイスの断面図、図１３（ｂ）は弾性波素子の断面図である。図１３（ａ）に示すように、基板１０には圧電基板は設けられていない。基板１０は、例えばサファイア基板、アルミナ基板、スピネル基板、石英基板、水晶基板またはシリコン基板である。基板１０上に弾性波素子１２が設けられている。 [Modification 1 of Example 1]
13 (a) is a cross-sectional view of the electronic device according to the first modification of the first embodiment, and FIG. 13 (b) is a cross-sectional view of the elastic wave element. As shown in FIG. 13A, the substrate 10 is not provided with a piezoelectric substrate. The substrate 10 is, for example, a sapphire substrate, an alumina substrate, a spinel substrate, a quartz substrate, a crystal substrate, or a silicon substrate. An elastic wave element 12 is provided on the substrate 10.

図１３（ｂ）に示すように、基板１０上に圧電層４６が設けられている。圧電層４６を挟むように下部電極４４および上部電極４８が設けられている。下部電極４４と基板１０との間に空隙４５が形成されている。圧電層４６の少なくとも一部を挟み下部電極４４と上部電極４８とが対向する領域が共振領域４７である。共振領域４７において、下部電極４４および上部電極４８は圧電層４６内に、厚み縦振動モードの弾性波を励振する。下部電極４４および上部電極４８は例えばルテニウム膜等の金属膜である。圧電層４６は例えば窒化アルミニウム膜である。空隙４５の代わりに弾性波を反射する音響反射膜が設けられていてもよい。 As shown in FIG. 13B, the piezoelectric layer 46 is provided on the substrate 10. The lower electrode 44 and the upper electrode 48 are provided so as to sandwich the piezoelectric layer 46. A gap 45 is formed between the lower electrode 44 and the substrate 10. The region where the lower electrode 44 and the upper electrode 48 face each other with at least a part of the piezoelectric layer 46 sandwiched is the resonance region 47. In the resonance region 47, the lower electrode 44 and the upper electrode 48 excite elastic waves in the thickness longitudinal vibration mode in the piezoelectric layer 46. The lower electrode 44 and the upper electrode 48 are metal films such as a ruthenium film. The piezoelectric layer 46 is, for example, an aluminum nitride film. An acoustic reflection film that reflects elastic waves may be provided instead of the gap 45.

実施例１の変形例１のように、弾性波素子１２は圧電薄膜共振器でもよい。その他の構成は実施例１と同じであり説明を省略する。 As in the first modification of the first embodiment, the elastic wave element 12 may be a piezoelectric thin film resonator. Other configurations are the same as those in the first embodiment, and the description thereof will be omitted.

［実施例１の変形例２］
図１４（ａ）は、実施例１の変形例２に係る電子デバイスの断面図である。図１４（ａ）に示すように、基板１０は支持基板１０ａと圧電基板１０ｂとの間に中間層１０ｃおよび１０ｄを有する。中間層１０ｃは例えば酸化アルミニウム膜であり、中間層１０ｄは例えば酸化シリコン膜である。実施例１の変形例２のように、圧電基板１０ｂは支持基板１０ａに間接的に接合されていてもよい。その他の構成は実施例１と同じであり説明を省略する。 [Modification 2 of Example 1]
FIG. 14A is a cross-sectional view of the electronic device according to the second modification of the first embodiment. As shown in FIG. 14A, the substrate 10 has intermediate layers 10c and 10d between the support substrate 10a and the piezoelectric substrate 10b. The intermediate layer 10c is, for example, an aluminum oxide film, and the intermediate layer 10d is, for example, a silicon oxide film. The piezoelectric substrate 10b may be indirectly bonded to the support substrate 10a as in the second modification of the first embodiment. Other configurations are the same as those in the first embodiment, and the description thereof will be omitted.

実施例１およびその変形例２のように、基板１０は、支持基板１０ａと支持基板１０ａ上に設けられた圧電基板１０ｂ（圧電層）とを備え、図５のように、弾性波素子１２は圧電基板１０ｂ上に設けられた櫛型電極４０ａでもよい。 As in the first embodiment and the second modification thereof, the substrate 10 includes a support substrate 10a and a piezoelectric substrate 10b (piezoelectric layer) provided on the support substrate 10a, and the elastic wave element 12 is as shown in FIG. A comb-shaped electrode 40a provided on the piezoelectric substrate 10b may be used.

実施例１の変形例１のように、弾性波素子１２は、基板１０上に設けられた圧電層４６と、圧電層４６を積層方向に挟む下部電極４４および上部電極４８（一対の電極）とを備える圧電薄膜共振器でもよい。 As in the first modification of the first embodiment, the elastic wave element 12 includes a piezoelectric layer 46 provided on the substrate 10, a lower electrode 44 and an upper electrode 48 (a pair of electrodes) sandwiching the piezoelectric layer 46 in the stacking direction. A piezoelectric thin film resonator comprising the above may be used.

基板１０は、厚さが基板１０の厚さの４／５以上であるサファイア基板、アルミナ基板、スピネル基板、石英基板、水晶基板またはシリコン基板を含む。これらの基板の線膨張係数が一般的に用いられる実装基板６０の線膨張係数より小さく、硬い。このため、端子１８の端に応力が集中しやすくなる。よって、端子１８の金属層１８ｂを厚くすることが好ましい。 The substrate 10 includes a sapphire substrate, an alumina substrate, a spinel substrate, a quartz substrate, a crystal substrate, or a silicon substrate having a thickness of 4/5 or more of the thickness of the substrate 10. The coefficient of linear expansion of these substrates is smaller and harder than the coefficient of linear expansion of the commonly used mounting substrate 60. Therefore, stress tends to be concentrated on the end of the terminal 18. Therefore, it is preferable to thicken the metal layer 18b of the terminal 18.

［実施例１の変形例３］
図１４（ｂ）は、実施例１の変形例３に係る電子デバイスの断面図である。図１４（ｂ）に示すように、基板１０は圧電基板であり例えば単結晶タンタル酸リチウム基板または単結晶ニオブ酸リチウム基板である。基板１０上に封止樹脂２２ａが設けられている。封止樹脂２２ａは弾性波素子１２上に空隙２４を有する。封止樹脂２２ａは例えばエポキシ樹脂等の熱硬化性樹脂である。封止樹脂２２ａを貫通するビア配線２８が設けられている。封止樹脂２２ａ上に端子２９が設けられている。ビア配線２８は配線１４と端子２９とを電気的に接続する。端子１８は弾性波素子１２とは電気的に接続されていない。端子１８は実装基板６０に電子デバイス１００を機械的に接合させる端子である。実装基板６０と端子２９とを例えばボンディングワイヤを用い接続することで、外部と弾性波素子１２とを電気的に接続できる。 [Modification 3 of Example 1]
FIG. 14B is a cross-sectional view of the electronic device according to the third modification of the first embodiment. As shown in FIG. 14B, the substrate 10 is a piezoelectric substrate, for example, a single crystal lithium tantalate substrate or a single crystal lithium niobate substrate. The sealing resin 22a is provided on the substrate 10. The sealing resin 22a has a gap 24 on the elastic wave element 12. The sealing resin 22a is a thermosetting resin such as an epoxy resin. A via wiring 28 that penetrates the sealing resin 22a is provided. The terminal 29 is provided on the sealing resin 22a. The via wiring 28 electrically connects the wiring 14 and the terminal 29. The terminal 18 is not electrically connected to the elastic wave element 12. The terminal 18 is a terminal for mechanically joining the electronic device 100 to the mounting board 60. By connecting the mounting board 60 and the terminal 29 using, for example, a bonding wire, the outside and the elastic wave element 12 can be electrically connected.

実施例１の変形例３のように、基板１０は圧電基板でもよい。端子１８は弾性波素子１２と電気的に接続されていなくてもよい。封止部は樹脂でもよい。 As in the modified example 3 of the first embodiment, the substrate 10 may be a piezoelectric substrate. The terminal 18 does not have to be electrically connected to the elastic wave element 12. The sealing portion may be a resin.

［実施例１の変形例４］
図１５（ａ）は、実施例１の変形例４に係る電子デバイスの断面図である。図１５（ａ）に示すように、基板１０上に基板３０が搭載されている。基板３０の下面に弾性波素子３１および配線３２が設けられている。弾性波素子３１は例えば図１３（ｂ）に示した圧電薄膜共振器である。弾性波素子３１は弾性表面波共振器でもよい。バンプ３５は配線１４および３２と接合し電気的に接続する。バンプ３５は例えば金バンプ、半田バンプまたは銅バンプ等の金属バンプである。 [Modified Example 4 of Example 1]
FIG. 15A is a cross-sectional view of the electronic device according to the fourth modification of the first embodiment. As shown in FIG. 15A, the substrate 30 is mounted on the substrate 10. An elastic wave element 31 and a wiring 32 are provided on the lower surface of the substrate 30. The elastic wave element 31 is, for example, the piezoelectric thin film resonator shown in FIG. 13 (b). The surface acoustic wave element 31 may be a surface acoustic wave resonator. The bump 35 is joined to the wirings 14 and 32 and electrically connected. The bump 35 is, for example, a metal bump such as a gold bump, a solder bump or a copper bump.

圧電基板１０ｂの開口１１に環状金属層３３が設けられている。基板３０を囲むように、封止部３４が設けられている。封止部３４は例えば半田等の金属層または樹脂等の絶縁層である。封止部３４は環状金属層３３に接合されている。基板３０および封止部３４上にリッド２２が設けられている。リッド２２は、例えばコバール等の金属板または絶縁板である。封止部３４およびリッド２２により弾性波素子１２および３１が空隙２４に封止される。リッド２２、封止部３４および環状金属層３３を囲むように保護膜３６が設けられている。保護膜３６は例えばニッケル膜等の金属膜または絶縁膜である。 An annular metal layer 33 is provided in the opening 11 of the piezoelectric substrate 10b. A sealing portion 34 is provided so as to surround the substrate 30. The sealing portion 34 is, for example, a metal layer such as solder or an insulating layer such as resin. The sealing portion 34 is joined to the annular metal layer 33. A lid 22 is provided on the substrate 30 and the sealing portion 34. The lid 22 is, for example, a metal plate such as Kovar or an insulating plate. The elastic wave elements 12 and 31 are sealed in the gap 24 by the sealing portion 34 and the lid 22. A protective film 36 is provided so as to surround the lid 22, the sealing portion 34, and the annular metal layer 33. The protective film 36 is a metal film such as a nickel film or an insulating film.

実施例１の変形例４のように、基板１０上に基板３０が搭載され、基板３０上にリッド２２が設けられていてもよい。この場合、支持基板１０ａの線膨張係数がリッド２２の線膨張係数より大きいとき、封止部３４を形成した後に電子デバイスは中央が上方に突出するように反る。よって、端子１８の金属層１８ｂを厚くすることが好ましい。その他の構成は実施例１と同じであり説明を省略する。 As in the modified example 4 of the first embodiment, the substrate 30 may be mounted on the substrate 10 and the lid 22 may be provided on the substrate 30. In this case, when the coefficient of linear expansion of the support substrate 10a is larger than the coefficient of linear expansion of the lid 22, the electronic device warps so that the center protrudes upward after the sealing portion 34 is formed. Therefore, it is preferable to thicken the metal layer 18b of the terminal 18. Other configurations are the same as those in the first embodiment, and the description thereof will be omitted.

［実施例１の変形例５］
図１５（ｂ）は、実施例１の変形例５に係る電子デバイスの断面図である。図１５（ｂ）に示すように、基板１０には圧電基板１０ｂは設けられておらず弾性波素子１２が設けられていない。実施例１の変形例５のように、基板１０の上面に弾性波素子１２は設けられておらず、基板１０上に空隙２４を介し弾性波素子３１が設けられていてもよい。その他の構成は実施例１の変形例４と同じであり説明を省略する。 [Modification 5 of Example 1]
FIG. 15B is a cross-sectional view of the electronic device according to the fifth modification of the first embodiment. As shown in FIG. 15B, the substrate 10 is not provided with the piezoelectric substrate 10b and is not provided with the elastic wave element 12. Unlike the modified example 5 of the first embodiment, the elastic wave element 12 may not be provided on the upper surface of the substrate 10, but the elastic wave element 31 may be provided on the substrate 10 via the gap 24. Other configurations are the same as those of the modified example 4 of the first embodiment, and the description thereof will be omitted.

実施例１およびその変形例では、素子として、弾性波素子１２および３１を例に説明したが、素子は、インダクタまたはキャパシタ等の受動素子、トランジスタを含む能動素子、またはＭＥＭＳ（Micro Electro Mechanical Systems）素子等でもよい。 In the first embodiment and its modifications, the elastic wave elements 12 and 31 have been described as examples, but the element may be a passive element such as an inductor or a capacitor, an active element including a transistor, or a MEMS (Micro Electro Mechanical Systems). It may be an element or the like.

実施例２は、フィルタおよびデュプレクサの例である。図１６（ａ）は、実施例２に係るフィルタの回路図である。図１６（ａ）に示すように、入力端子Ｔｉｎと出力端子Ｔｏｕｔとの間に、１または複数の直列共振器Ｓ１からＳ４が直列に接続されている。入力端子Ｔｉｎと出力端子Ｔｏｕｔとの間に、１または複数の並列共振器Ｐ１からＰ３が並列に接続されている。直列共振器Ｓ１からＳ４および並列共振器Ｐ１からＰ３の少なくとも１つは実施例１およびその変形例の弾性波素子１２でもよい。また、実施例１およびその変形例の基板１０の上面にフィルタを形成してもよい。直列共振器および並列共振器の個数等は適宜設定できる。フィルタとしてラダー型フィルタを例に説明したが、フィルタは多重モード型フィルタでもよい。 Example 2 is an example of a filter and a duplexer. FIG. 16A is a circuit diagram of the filter according to the second embodiment. As shown in FIG. 16A, one or more series resonators S1 to S4 are connected in series between the input terminal Tin and the output terminal Tout. One or more parallel resonators P1 to P3 are connected in parallel between the input terminal Tin and the output terminal Tout. At least one of the series resonators S1 to S4 and the parallel resonators P1 to P3 may be the elastic wave element 12 of the first embodiment and its modifications. Further, a filter may be formed on the upper surface of the substrate 10 of Example 1 and the modified example thereof. The number of series resonators and parallel resonators can be set as appropriate. Although the ladder type filter has been described as an example of the filter, the filter may be a multiple mode type filter.

図１６（ｂ）は、実施例２の変形例１に係るデュプレクサの回路図である。図１６（ｂ）に示すように、共通端子Ａｎｔと送信端子Ｔｘとの間に送信フィルタ７４が接続されている。共通端子Ａｎｔと受信端子Ｒｘとの間に受信フィルタ７６が接続されている。送信フィルタ７４は、送信端子Ｔｘから入力された高周波信号のうち送信帯域の信号を送信信号として共通端子Ａｎｔに通過させ、他の周波数の信号を抑圧する。受信フィルタ７６は、共通端子Ａｎｔから入力された高周波信号のうち受信帯域の信号を受信信号として受信端子Ｒｘに通過させ、他の周波数の信号を抑圧する。送信フィルタ７４および受信フィルタ７６の少なくとも一方を実施例２のフィルタとすることができる。 FIG. 16B is a circuit diagram of the duplexer according to the first modification of the second embodiment. As shown in FIG. 16B, a transmission filter 74 is connected between the common terminal Ant and the transmission terminal Tx. A reception filter 76 is connected between the common terminal Ant and the reception terminal Rx. The transmission filter 74 passes a signal in the transmission band among the high-frequency signals input from the transmission terminal Tx to the common terminal Ant as a transmission signal, and suppresses signals of other frequencies. The reception filter 76 passes a signal in the reception band among the high frequency signals input from the common terminal Ant to the reception terminal Rx as a reception signal, and suppresses signals of other frequencies. At least one of the transmission filter 74 and the reception filter 76 can be the filter of the second embodiment.

マルチプレクサとしてデュプレクサを例に説明したがトリプレクサまたはクワッドプレクサでもよい。 Although the duplexer has been described as an example as the multiplexer, a triplexer or a quadplexer may be used.

以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。 Although the examples of the present invention have been described in detail above, the present invention is not limited to such specific examples, and various modifications and modifications are made within the scope of the gist of the present invention described in the claims. It can be changed.

１０、３０基板
１０ａ支持基板
１０ｂ圧電基板
１２、３１弾性波素子
１４、３２配線
１６ビア配線
１８端子
１８ａ−１８ｅ金属層
２０枠体
２２リッド
２４空隙
４０ａ櫛型電極
４４下部電極
４６圧電層
４８上部電極
６０実装基板
６４半田
７４送信フィルタ
７６受信フィルタ 10, 30 Substrate 10a Support substrate 10b Piezoelectric substrate 12, 31 Elastic wave element 14, 32 Wiring 16 Via wiring 18 Terminal 18a-18e Metal layer 20 Frame 22 Lid 24 Void 40a Comb electrode 44 Lower electrode 46 Piezoelectric layer 48 Upper electrode 60 Mounting board 64 Solder 74 Transmission filter 76 Reception filter

Claims

With the board
The elements provided on the substrate and
A sealing portion provided on the substrate and sealing the element in a gap between the substrate and the substrate.
A second metal layer provided on the substrate opposite to the element, provided between the first metal layer and the substrate, and having a Young's modulus smaller than the Young's modulus of the first metal layer. A terminal having at least a metal layer and having a thickness of the second metal layer of 1/2 or more of the thickness of the terminal.
Electronic device with.

The electronic device according to claim 1, wherein the first metal layer contains at least one element of nickel, titanium and chromium as a main component, and the second metal layer contains at least one element of copper, gold and aluminum as a main component. ..

The electronic device according to claim 1 or 2, wherein the first metal layer is larger than the second metal layer when viewed from the stacking direction of the first metal layer and the second metal layer, and overlaps with the second metal layer.

The substrate according to any one of claims 1 to 3, wherein the substrate includes a support substrate and a piezoelectric layer provided on the support substrate, and the element is a comb-shaped electrode provided on the piezoelectric layer. Electronic device.

The electronic device according to any one of claims 1 to 3, wherein the element is a piezoelectric thin film resonator including a piezoelectric layer provided on the substrate and a pair of electrodes sandwiching the piezoelectric layer in a stacking direction. ..

The invention according to any one of claims 1 to 5, wherein the substrate includes a sapphire substrate, an alumina substrate, a spinel substrate, a quartz substrate, a crystal substrate, or a silicon substrate having a thickness of 4/5 or more of the thickness of the substrate. Electronic device.

The electronic device according to any one of claims 1 to 6, wherein the coefficient of linear expansion of the sealing portion is smaller than the coefficient of linear expansion of the substrate.

Mounting board and
The electronic device according to any one of claims 1 to 7, wherein the terminals are provided on the mounting board via solder.
Module with.

The coefficient of linear expansion of the sealing portion is smaller than the coefficient of linear expansion of the substrate.
The module according to claim 8, wherein the linear expansion coefficient of the mounting substrate is larger than the linear expansion coefficient of the substrate.

With the board
The elements provided on the substrate and
A second metal layer provided on the substrate opposite to the element, provided between the first metal layer and the substrate, and having a Young's modulus smaller than the Young's modulus of the first metal layer. A terminal having at least a metal layer and having a thickness of the second metal layer of 1/2 or more of the thickness of the terminal.
Wafer with.