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JP2021048262A - 半導体装置 - Google Patents

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JP2021048262A
JP2021048262A JP2019169906A JP2019169906A JP2021048262A JP 2021048262 A JP2021048262 A JP 2021048262A JP 2019169906 A JP2019169906 A JP 2019169906A JP 2019169906 A JP2019169906 A JP 2019169906A JP 2021048262 A JP2021048262 A JP 2021048262A
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ceramic plate
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ceramic
metal
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武範 山田
井口　知洋
Tomohiro Iguchi
知洋 井口
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Toshiba Electronic Devices and Storage Corp
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Toshiba Corp
Toshiba Electronic Devices and Storage Corp
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Abstract

【課題】放熱性の向上を可能とする半導体装置を提供する。【解決手段】パワー半導体モジュール（半導体装置）１００は、第１の半導体チップ１０ａと、第１の面Ｐ１と第１の面に対向する第２の面Ｐ２とを有し、第１の面と第２の面との間に設けられた第１のセラミック板１４ａを有する金属板１４と、第１の半導体チップと金属板との間に設けられ、第１の面に対向する第１の絶縁基板１６と、を備える。第１の半導体チップと第２の面との間には、第１のセラミック板は存在しない。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
パワー半導体モジュールでは、例えば、金属ベース板の上に、絶縁基板を間に挟んでパワー半導体チップが実装される。パワー半導体チップは、例えば、Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ（ＩＧＢＴ）、Ｍｅｔａｌ Ｏｘｉｄｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ（ＭＯＳＦＥＴ）、又は、ダイオードである。
パワー半導体チップは、高電圧で高電流を流すため、発熱量が大きい。パワー半導体モジュールの放熱性が低いと、パワー半導体チップの発熱に起因して、例えば、パワー半導体モジュールの信頼性不良が生じる。信頼性不良は、例えば、ボンディングワイヤのオープン不良である。このため、パワー半導体モジュールでは、放熱性を向上させることが要求される。
特開２０１８−１６３９９５号公報
本発明が解決しようとする課題は、放熱性の向上を可能とする半導体装置を提供することにある。
本発明の一態様の半導体装置は、第１の半導体チップと、第１の面と前記第１の面に対向する第２の面とを有し、前記第１の面と前記第２の面との間に設けられた第１のセラミック板を有する金属板と、前記第１の半導体チップと前記金属板との間に設けられ、前記第１の面に対向する第１の絶縁基板と、を備え、前記第１の半導体チップと前記第２の面との間に、前記第１のセラミック板は存在しない。
第１の実施形態の半導体装置の模式図。 第１の実施形態の金属板の模式図。 比較例の半導体装置の模式図。 比較例の半導体装置の問題点の説明図。 第２の実施形態の金属板の模式図。 第２の実施形態の変形例の金属板の模式図。 第３の実施形態の金属板の模式図。 第４の実施形態の金属板の模式図。 第５の実施形態の金属板の模式図。 第６の実施形態の金属板の模式図。 第７の実施形態の金属板の模式図。
本明細書中、同一又は類似する部材については、同一の符号を付し、重複する説明を省略する場合がある。
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する場合がある。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
（第１の実施形態）
第１の実施形態の半導体装置は、第１の半導体チップと、第１の面と第１の面に対向する第２の面とを有し、第１の面と第２の面との間に設けられた第１のセラミック板を有する金属板と、第１の半導体チップと金属板との間に設けられ、第１の面に対向する第１の絶縁基板と、を備え、第１の半導体チップと第２の面との間に、第１のセラミック板は存在しない。
図１は、第１の実施形態の半導体装置の模式図である。図１（ａ）は、第１の実施形態の半導体装置の上面図である。図１（ｂ）は、第１の実施形態の半導体装置の断面図である。図１（ｂ）は、図１（ａ）のＡＡ’断面である。図１（ｃ）は、第１の実施形態の半導体装置の断面図である。図１（ｃ）は、図１（ａ）のＢＢ’断面である。なお、図１（ａ）では、蓋の図示は省略している。
第１の実施形態の半導体装置は、ＭＯＳＦＥＴを備えるパワー半導体モジュール１００である。ＭＯＳＦＥＴは、半導体チップの一例である。
第１の実施形態のパワー半導体モジュール１００は、第１のＭＯＳＦＥＴ１０ａ（第１の半導体チップ）、第２のＭＯＳＦＥＴ１０ｂ（第２の半導体チップ）、第３のＭＯＳＦＥＴ１０ｃ、第４のＭＯＳＦＥＴ１０ｄ、第５のＭＯＳＦＥＴ１０ｅ（第３の半導体チップ）、第６のＭＯＳＦＥＴ１０ｆ、第７のＭＯＳＦＥＴ１０ｇ、第８のＭＯＳＦＥＴ１０ｈ、金属ベース板１４（金属板）、第１の絶縁回路基板１６（第１の絶縁基板）、第２の絶縁回路基板１８（第２の絶縁基板）、第１の接合層２０、第２の接合層２２、ボンディングワイヤ２４、樹脂ケース２６、蓋２８、第１の電力端子３０、第２の電力端子３２、シリコーンゲル３４を備える。
金属ベース板１４は、第１のセラミック板１４ａを有する。金属ベース板１４は、ネジ穴１５を有する。金属ベース板１４は、第１の面Ｐ１と第２の面Ｐ２を有する。
第１の絶縁回路基板１６は、第１の下部金属層１６ａ、第１の上部金属層１６ｂ、第１のセラミック層１６ｃ（セラミック層）を有する。第２の絶縁回路基板１８は、第２の下部金属層１８ａ、第２の上部金属層１８ｂ、第２のセラミック層１８ｃを有する。
第１のＭＯＳＦＥＴ１０ａ（第１の半導体チップ）、第２のＭＯＳＦＥＴ１０ｂ（第２の半導体チップ）、第３のＭＯＳＦＥＴ１０ｃ、第４のＭＯＳＦＥＴ１０ｄは、第１の絶縁回路基板１６の上に設けられる。
第５のＭＯＳＦＥＴ１０ｅ（第３の半導体チップ）、第６のＭＯＳＦＥＴ１０ｆ、第７のＭＯＳＦＥＴ１０ｇ、第８のＭＯＳＦＥＴ１０ｈは、第２の絶縁回路基板１８の上に設けられる。
第１のＭＯＳＦＥＴ１０ａ〜第８のＭＯＳＦＥＴ１０ｈは、高耐圧のパワーＭＯＳＦＥＴである。第１のＭＯＳＦＥＴ１０ａ〜第８のＭＯＳＦＥＴ１０ｈは、例えば、シリコン、又は、炭化珪素を用いた縦型ＭＯＳＦＥＴである。
第１のＭＯＳＦＥＴ１０ａ〜第４のＭＯＳＦＥＴ１０ｄは、第２の接合層２２により、第１の絶縁回路基板１６に固定される。第５のＭＯＳＦＥＴ１０ｅ〜第８のＭＯＳＦＥＴ１０ｈは、第２の接合層２２により、第２の絶縁回路基板１８に固定される。
第２の接合層２２は、例えば、はんだである。第２の接合層２２は、例えば、銀ペーストである。
金属ベース板１４は、第１の面Ｐ１と第２の面Ｐ２とを有する。第２の面Ｐ２は、第１の面Ｐ１に対向する。第１の面Ｐ１は金属ベース板１４の上面であり、第２の面Ｐ２は金属ベース板１４の下面である。
金属ベース板１４は、金属である。金属ベース板１４は、例えば、アルミニウムである。金属ベース板１４は、例えば、純銅又は銅合金であっても構わない。
金属ベース板１４は、パワー半導体モジュール１００の機械的強度をあげる機能を有する。また、金属ベース板１４は、第１のＭＯＳＦＥＴ１０ａ〜第８のＭＯＳＦＥＴ１０ｈの動作時に発生する熱を、パワー半導体モジュール１００の外に伝導させる機能を有する。
例えば、パワー半導体モジュール１００を製品に実装する際、金属ベース板１４の下面には、図示しない放熱フィン等の放熱部材が接続される。例えば、パワー半導体モジュール１００の四隅と放熱部材を、ネジ穴１５を用いてネジ止めすることにより、金属ベース板１４と放熱部材は固定される。
第１の絶縁回路基板１６は、第１のＭＯＳＦＥＴ１０ａ〜第４のＭＯＳＦＥＴ１０ｄと金属ベース板１４との間に設けられる。第１の絶縁回路基板１６は、金属ベース板１４の第１の面Ｐ１に対向する。
第１の絶縁回路基板１６は、第１のＭＯＳＦＥＴ１０ａ〜第４のＭＯＳＦＥＴ１０ｄと金属ベース板１４との間の電気的絶縁を確保する機能を有する。
第１の絶縁回路基板１６は、第１の下部金属層１６ａ、第１の上部金属層１６ｂ、第１のセラミック層１６ｃ（セラミック層）を有する。第１のセラミック層１６ｃは、第１の下部金属層１６ａと第１の上部金属層１６ｂの間に挟まれる。
第１の下部金属層１６ａ、及び、第１の上部金属層１６ｂは、例えば、銅を含む。第１の下部金属層１６ａ、及び、第１の上部金属層１６ｂは、例えば、純銅である。
第１のセラミック層１６ｃは、セラミックである。第１のセラミック層１６ｃは、例えば、窒化アルミニウム、窒化シリコン、又は、酸化アルミニウムである。
第２の絶縁回路基板１８は、第５のＭＯＳＦＥＴ１０ｅ〜第８のＭＯＳＦＥＴ１０ｈと金属ベース板１４との間に設けられる。第２の絶縁回路基板１８は、金属ベース板１４の第１の面Ｐ１に対向する。
第２の絶縁回路基板１８は、第５のＭＯＳＦＥＴ１０ｅ〜第８のＭＯＳＦＥＴ１０ｈと金属ベース板１４との間の電気的絶縁を確保する機能を有する。
第２の絶縁回路基板１８は、第２の下部金属層１８ａ、第２の上部金属層１８ｂ、第２のセラミック層１８ｃ（セラミック層）を有する。第２のセラミック層１８ｃは、第２の下部金属層１８ａと第２の上部金属層１８ｂの間に挟まれる。
第２の下部金属層１８ａ、及び、第２の上部金属層１８ｂは、例えば、銅を含む。第２の下部金属層１８ａ、及び、第２の上部金属層１８ｂは、例えば、純銅である。
第２のセラミック層１８ｃは、セラミックである。第２のセラミック層１８ｃは、例えば、窒化アルミニウム、窒化シリコン、又は、酸化アルミニウムである。
第１の絶縁回路基板１６及び第２の絶縁回路基板１８は、第１の接合層２０を用いて、金属ベース板１４に固定される。第１の接合層２０は、例えば、はんだである。第１の接合層２０は、例えば、銀ペーストである。
樹脂ケース２６は、第１の絶縁回路基板１６及び第２の絶縁回路基板１８の周囲を囲んで設けられる。樹脂ケース２６の上には樹脂の蓋２８が設けられる。蓋２８は、金属ベース板１４との間に、第１の絶縁回路基板１６及び第２の絶縁回路基板１８を挟む。
また、パワー半導体モジュール１００の内部には、封止材としてシリコーンゲル３４が充填されている。樹脂ケース２６、金属ベース板１４、蓋２８、及び、シリコーンゲル３４は、パワー半導体モジュール１００内の部材を保護又は絶縁する機能を有する。
樹脂ケース２６の上部には、第１の電力端子３０、及び、第２の電力端子３２が設けられる。樹脂ケース２６の上部に、例えば、図示しないＡＣ出力端子、及び、ゲート端子が設けられる。第１の電力端子３０、及び、第２の電力端子３２により、パワー半導体モジュール１００と外部との電気的接続が行われる。
ボンディングワイヤ２４は、例えば、第１の電力端子３０、第１のＭＯＳＦＥＴ１０ａ〜第８のＭＯＳＦＥＴ１０ｈ、及び、第２の電力端子３２を電気的に接続する。ボンディングワイヤ２４は、例えば、アルミワイヤである。
図２は、第１の実施形態の金属板の模式図である。図２（ａ）は金属板の上面図である。図２（ｂ）は、金属板の断面図である。図２（ｂ）は、図２（ａ）のＣＣ’断面である。図２（ｃ）は、金属板の断面図である。図２（ｃ）は、図２（ａ）のＤＤ’断面である。
金属ベース板１４は、第１のセラミック板１４ａ及び第２のセラミック板１４ｂを有する。第１のセラミック板１４ａ及び第２のセラミック板１４ｂは、第１の面Ｐ１と第２の面Ｐ２との間に設けられる。第１のセラミック板１４ａ及び第２のセラミック板１４ｂは、第１の面Ｐ１及び第２の面Ｐ２と離間している。
第１のセラミック板１４ａ及び第２のセラミック板１４ｂの少なくとも一部は、金属ベース板１４に埋もれている。例えば、第１のセラミック板１４ａ及び第２のセラミック板１４ｂの少なくとも別の一部は、金属ベース板１４の側面から露出している。第１のセラミック板１４ａ及び第２のセラミック板１４ｂは、例えば、金属の溶湯法を用いて、金属ベース板１４の形成時に内部に埋め込まれる。
図２（ａ）では、金属ベース板１４の内部に位置する第１のセラミック板１４ａ及び第２のセラミック板１４ｂの輪郭を、実線で表示している。図２（ａ）には、第１のＭＯＳＦＥＴ１０ａ〜第８のＭＯＳＦＥＴ１０ｈのパターンを、第１の面Ｐ１の法線方向に向かって、金属ベース板１４に投影して出来るパターンを点線で示している。
第１のセラミック板１４ａと第２のセラミック板１４ｂは離間している。
第１のＭＯＳＦＥＴ１０ａと、第２の面Ｐ２との間に、第１のセラミック板１４ａは存在しない。第２のＭＯＳＦＥＴ１０ｂと、第２の面Ｐ２との間に、第１のセラミック板１４ａは存在しない。同様に、第３のＭＯＳＦＥＴ１０ｃ〜第８のＭＯＳＦＥＴ１０ｈと、第２の面Ｐ２との間に、第１のセラミック板１４ａは存在しない。第１のＭＯＳＦＥＴ１０ａ〜第８のＭＯＳＦＥＴ１０ｈのいずれの第１の面Ｐ１の法線方向にも、第１のセラミック板１４ａは位置しない。
第１のＭＯＳＦＥＴ１０ａと、第２の面Ｐ２との間に、第２のセラミック板１４ｂは存在しない。第２のＭＯＳＦＥＴ１０ｂと、第２の面Ｐ２との間に、第２のセラミック板１４ｂは存在しない。同様に、第３のＭＯＳＦＥＴ１０ｃ〜第８のＭＯＳＦＥＴ１０ｈと、第２の面Ｐ２との間に、第２のセラミック板１４ｂは存在しない。第１のＭＯＳＦＥＴ１０ａ〜第８のＭＯＳＦＥＴ１０ｈのいずれの第１の面Ｐ１の法線方向にも、第２のセラミック板１４ｂは位置しない。
第１のＭＯＳＦＥＴ１０ａ〜第８のＭＯＳＦＥＴ１０ｈと第２の面Ｐ２との間の金属ベース板１４の内部には、第１のセラミック板１４ａ及び第２のセラミック板１４ｂは存在しない。第１のＭＯＳＦＥＴ１０ａ〜第８のＭＯＳＦＥＴ１０ｈの直下の領域には、第１のセラミック板１４ａ及び第２のセラミック板１４ｂは存在しない。
第２の面Ｐ２と第１のセラミック板１４ａとの間の第１の距離（図２（ｃ）中のｄ１）は、第２の面Ｐ２と第２のセラミック板１４ｂとの間の第２の距離（図２（ｃ）中のｄ２）は、等しい。第１のセラミック板１４ａ及び第２のセラミック板１４ｂは、金属ベース板１４の内部で、第１の面Ｐ１及び第２の面Ｐ２に平行な同一面内に位置している。
第１のセラミック板１４ａ及び第２のセラミック板１４ｂは、セラミックである。第１のセラミック板１４ａ及び第２のセラミック板１４ｂは、例えば、窒化アルミニウム、窒化シリコン、又は、酸化アルミニウムである。第１のセラミック板１４ａ及び第２のセラミック板１４ｂは、例えば、第１のセラミック層１６ｃ及び第２のセラミック層１８ｃと同一材料である。
次に、第１の実施形態の半導体装置の作用及び効果について説明する。
図３は、比較例の半導体装置の模式図である。図３（ａ）は、比較例の半導体装置の上面図である。図３（ｂ）は、比較例の半導体装置の断面図である。図３（ｂ）は、図３（ａ）のＡＡ’断面である。図３（ｃ）は、比較例の半導体装置の断面図である。図３（ｃ）は、図３（ａ）のＢＢ’断面である。なお、図３（ａ）では、蓋の図示は省略している。
比較例の半導体装置は、ＭＯＳＦＥＴを備えるパワー半導体モジュール９００である。比較例のパワー半導体モジュール９００は、金属ベース板１４が、第１のセラミック板１４ａ及び第２のセラミック板１４ｂを有しない点のみで、第１の実施形態のパワー半導体モジュール１００と異なる。
図４は、比較例の半導体装置の問題点の説明図である。図４は、パワー半導体モジュール９００、放熱部材、及び、放熱グリースを図示している。
パワー半導体モジュール９００を製品に実装する際、金属ベース板１４の裏面には、放熱フィン等の放熱部材４０が接続される。例えば、パワー半導体モジュール９００の四方と放熱部材４０をネジ止めして、金属ベース板１４を押さえつけることにより、金属ベース板１４と放熱部材４０は密着して固定される。
金属ベース板１４と放熱部材４０との間には、接触面の熱抵抗を下げるために放熱グリース４２が挟まれる。放熱グリース４２は熱伝導度が高いため、接触面の熱抵抗が下がり金属ベース板１４から放熱部材４０に、熱が効率良く伝搬される。
図４（ａ）は、金属ベース板１４と放熱部材４０が理想的に固定された状態を示す。金属ベース板１４の下面（第２の面Ｐ２）が平坦であり、金属ベース板１４の下面と放熱部材４０との間の放熱グリース４２の厚さが均一になる。
図４（ｂ）は、比較例のパワー半導体モジュール９００で実際に生じ得る状態を示す。パワー半導体モジュール９００を製造する際に、第１の絶縁回路基板１６及び第２の絶縁回路基板１８は、例えば、はんだ接合を用いて金属ベース板１４に固定される。
例えば、第１の絶縁回路基板１６と、金属ベース板１４は線膨張係数が異なる。このため、第１の絶縁回路基板１６を金属ベース板１４に、はんだ接合する際に加えられる熱処理により、図４（ｂ）に示すように金属ベース板１４の下面に凹凸が生じる。したがって、金属ベース板１４の下面と放熱部材４０との間の放熱グリース４２の厚さが不均一になる。
図４（ｃ）は、比較例のパワー半導体モジュール９００の動作を継続させた状態を示す。パワー半導体モジュール９００の動作を継続させると、ＭＯＳＦＥＴの発熱により、金属ベース板１４が伸縮を繰り返す。このため、金属ベース板１４の下面と放熱部材４０との間の隙間の大きさが変動する。その結果、放熱グリース４２が、金属ベース板１４の下面と放熱部材４０との間から外にはみ出る現象、いわゆるポンプアウト現象が生じる。
ポンプアウト現象が生じると、金属ベース板１４の下面と放熱部材４０との間の放熱グリース４２の量が減少する。したがって、放熱グリース４２が不足する領域が生じ、接触面の熱抵抗が増大し、パワー半導体モジュール９００の放熱性が低下する。このため、例えば、パワー半導体モジュール９００の信頼性不良が生じる。
パワー半導体モジュール９００の放熱性を向上させるためには、製造時に生ずる金属ベース板１４の下面の凹凸の抑制、及び、動作時の金属ベース板１４の伸縮の抑制が望まれる。
第１の実施形態のパワー半導体モジュール１００は、金属ベース板１４が、内部に線膨張係数の小さい第１のセラミック板１４ａ及び第２のセラミック板１４ｂを有する。したがって、例えば、第１の絶縁回路基板１６と、金属ベース板１４の線膨張係数の差が小さくなる。したがって、第１の絶縁回路基板１６をはんだ接合する際に熱処理が加えられても、金属ベース板１４の下面に凹凸が生じることが抑制される。また、金属ベース板１４の実効的な線膨張係数が小さくなる。このため、パワー半導体モジュール１００の動作時の金属ベース板１４の伸縮が抑制される。よって、ポンプアウト現象が生じにくくなる。
また、パワー半導体モジュール１００では、第１のＭＯＳＦＥＴ１０ａ〜第８のＭＯＳＦＥＴ１０ｈの直下の領域には、第１のセラミック板１４ａ及び第２のセラミック板１４ｂは存在しない。したがって、第１のＭＯＳＦＥＴ１０ａ〜第８のＭＯＳＦＥＴ１０ｈで発生した熱が、放熱部材４０に伝達される経路上には、第１のセラミック板１４ａ及び第２のセラミック板１４ｂは存在しない。よって、第１のセラミック板１４ａ及び第２のセラミック板１４ｂによる放熱性の低下は抑制される。
第１のセラミック板１４ａ及び第２のセラミック板１４ｂの形状、大きさ、厚さ、配置位置等は、パワー半導体モジュール１００に実装される半導体チップの位置や数等に応じて最適化される。
第１の絶縁回路基板１６と、金属ベース板１４との線膨張係数の差を小さくする観点から、第１のセラミック板１４ａ及び第２のセラミック板１４ｂは、第１のセラミック層１６ｃ及び第２のセラミック層１８ｃと同一材料であることが好ましい。例えば、第１のセラミック板１４ａ、第２のセラミック板１４ｂ、第１のセラミック層１６ｃ、及び第２のセラミック層１８ｃは窒化アルミニウムであることが好ましい。
金属ベース板１４の製造を容易にする観点から、金属ベース板１４はアルミニウムであることが好ましい。
以上、第１の実施形態によれば、放熱性の向上を可能とする半導体装置が実現できる。
（第２の実施形態）
第２の実施形態の半導体装置は、金属板が、第２のセラミック板を有しない点で第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する。
図５は、第２の実施形態の金属板の模式図である。図５（ａ）は金属板の上面図である。図５（ｂ）は、金属板の断面図である。図５（ｂ）は、図５（ａ）のＣＣ’断面である。図５（ｃ）は、金属板の断面図である。図５（ｃ）は、図５（ａ）のＤＤ’断面である。
第２の実施形態の金属ベース板１４は、第１のセラミック板１４ａを有する。第１のセラミック板１４ａは、第１のＭＯＳＦＥＴ１０ａ〜第４のＭＯＳＦＥＴ１０ｄと、第５のＭＯＳＦＥＴ１０ｅ〜第８のＭＯＳＦＥＴ１０ｈの間の領域の直下に設けられる。
図６は、第２の実施形態の変形例の金属板の模式図である。図６（ａ）は金属板の上面図である。図６（ｂ）は、金属板の断面図である。図６（ｂ）は、図６（ａ）のＣＣ’断面である。図６（ｃ）は、金属板の断面図である。図６（ｃ）は、図６（ａ）のＤＤ’断面である。
第２の実施形態の変形例の金属ベース板１４は、第２の面Ｐ２と第１のセラミック板１４ａとの間の第１の距離（図６（ｃ）中のｄ１）が、第２の実施形態の金属ベース板１４の第２の面Ｐ２と第１のセラミック板１４ａとの間の第１の距離（図５（ｃ）中のｄ１）と異なる。
以上、第２の実施形態及び変形例によれば、第１の実施形態と同様、放熱性の向上を可能とする半導体装置が実現できる。
（第３の実施形態）
第３の実施形態の半導体装置は、金属板が、第３のセラミック板、第４のセラミックス板、及び、第５のセラミックス板を更に有する点で第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する。
図７は、第３の実施形態の金属板の模式図である。図７（ａ）は金属板の上面図である。図７（ｂ）は、金属板の断面図である。図７（ｂ）は、図７（ａ）のＣＣ’断面である。図７（ｃ）は、金属板の断面図である。図７（ｃ）は、図７（ａ）のＤＤ’断面である。
第３の実施形態の金属ベース板１４は、第１のセラミック板１４ａ、第２のセラミック板１４ｂ、第３のセラミック板１４ｃ、第４のセラミック板１４ｄ、及び、第５のセラミック板１４ｅを有する。第１のセラミック板１４ａ、第２のセラミック板１４ｂ、第３のセラミック板１４ｃ、第４のセラミック板１４ｄ、及び、第５のセラミック板１４ｅは、金属ベース板１４の内部で、第１の面Ｐ１及び第２の面Ｐ２に平行な同一面内に位置している。
以上、第３の実施形態によれば、第１の実施形態と同様、放熱性の向上を可能とする半導体装置が実現できる。
（第４の実施形態）
第４の実施形態の半導体装置は、第２の面と第１のセラミック板との間の第１の距離と、第２の面と第２のセラミック板との間の第２の距離が異なる点で、第３の実施形態の半導体装置と異なる。以下、第１の実施形態又は第３の実施形態と重複する内容については、一部記述を省略する。
図８は、第４の実施形態の金属板の模式図である。図８（ａ）は金属板の上面図である。図８（ｂ）は、金属板の断面図である。図８（ｂ）は、図８（ａ）のＣＣ’断面である。図８（ｃ）は、金属板の断面図である。図８（ｃ）は、図８（ａ）のＤＤ’断面である。
第４の実施形態の金属ベース板１４は、第１のセラミック板１４ａ、第２のセラミック板１４ｂ、第３のセラミック板１４ｃ、第４のセラミック板１４ｄ、及び、第５のセラミック板１４ｅを有する。第２の面Ｐ２と第１のセラミック板１４ａとの間の第１の距離（図８（ｃ）中のｄ１）は、第２の面Ｐ２と第２のセラミック板１４ｂとの間の第２の距離（図８（ｂ）中のｄ２）、第２の面Ｐ２と第３のセラミック板１４ｃとの間の第２の距離ｄ２、第２の面Ｐ２と第４のセラミック板１４ｄとの間の第２の距離ｄ２、第２の面Ｐ２と第５のセラミック板１４ｅとの間の第２の距離ｄ２と異なる。
以上、第４の実施形態によれば、第１の実施形態と同様、放熱性の向上を可能とする半導体装置が実現できる。
（第５の実施形態）
第５の実施形態の半導体装置は、第１のセラミック板と第２のセラミック板は、第１の面の法線方向に少なくとも一部が重なる点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する。
図９は、第５の実施形態の金属板の模式図である。図９（ａ）は金属板の上面図である。図９（ｂ）は、金属板の断面図である。図９（ｂ）は、図９（ａ）のＣＣ’断面である。図９（ｃ）は、金属板の断面図である。図９（ｃ）は、図９（ａ）のＤＤ’断面である。
第５の実施形態の金属ベース板１４は、第１のセラミック板１４ａ、第２のセラミック板１４ｂ、及び、第３のセラミック板１４ｃを有する。第１のセラミック板１４ａと第２のセラミック板１４ｂは、第１の面Ｐ１の法線方向に一部が重なる。第１のセラミック板１４ａと第３のセラミック板１４ｃは、第１の面Ｐ１の法線方向に一部が重なる。
以上、第５の実施形態によれば、第１の実施形態と同様、放熱性の向上を可能とする半導体装置が実現できる。
（第６の実施形態）
第６の実施形態の半導体装置は、金属板が、第１のセラミック板及び第２のセラミック板と、平行に延びる第３のセラミックス板、第４のセラミックス板、第５のセラミックス板を有する点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する。
図１０は、第６の実施形態の金属板の模式図である。図１０（ａ）は金属板の上面図である。図１０（ｂ）は、金属板の断面図である。図１０（ｂ）は、図１０（ａ）のＣＣ’断面である。図１０（ｃ）は、金属板の断面図である。図１０（ｃ）は、図１０（ａ）のＤＤ’断面である。
第６の実施形態の金属ベース板１４は、第１のセラミック板１４ａ、第２のセラミック板１４ｂ、第３のセラミック板１４ｃ、第４のセラミック板１４ｄ、及び、第５のセラミック板１４ｅを有する。第１のセラミック板１４ａ、第２のセラミック板１４ｂ、第３のセラミック板１４ｃ、第４のセラミック板１４ｄ、及び、第５のセラミック板１４ｅは平行に延びる。第１のセラミック板１４ａ、第２のセラミック板１４ｂ、第３のセラミック板１４ｃ、第４のセラミック板１４ｄ、及び、第５のセラミック板１４ｅは、金属ベース板１４の内部で、第１の面Ｐ１及び第２の面Ｐ２に平行な同一面内に位置している。
以上、第６の実施形態によれば、第１の実施形態と同様、放熱性の向上を可能とする半導体装置が実現できる。
（第７の実施形態）
第７の実施形態の半導体装置は、第２の半導体チップと第２の面と間に、第１のセラミック板が位置し、第３の半導体チップと第２の面と間に、第１のセラミック板が位置する点で、第２の実施形態の半導体装置と異なる。以下、第１の実施形態又は第２の実施形態と重複する内容については、一部記述を省略する。
図１１は、第７の実施形態の金属板の模式図である。図１１（ａ）は金属板の上面図である。図１１（ｂ）は、金属板の断面図である。図１１（ｂ）は、図１１（ａ）のＣＣ’断面である。図１１（ｃ）は、金属板の断面図である。図１１（ｃ）は、図１１（ａ）のＤＤ’断面である。
第７の実施形態の金属ベース板１４は、第１のＭＯＳＦＥＴ１０ａ（第１の半導体チップ）、及び、第３のＭＯＳＦＥＴ１０ｃと第２の面Ｐ２との間に、第１のセラミック板１４ａは位置しない。また、第６のＭＯＳＦＥＴ１０ｆ、及び、第８のＭＯＳＦＥＴ１０ｈと第２の面Ｐ２との間に、第１のセラミック板１４ａは位置しない。
第７の実施形態の金属ベース板１４は、第１のＭＯＳＦＥＴ１０ａ（第１の半導体チップ）、及び、第３のＭＯＳＦＥＴ１０ｃの第１の面Ｐ１の法線方向に、第１のセラミック板１４ａは位置しない。また、第６のＭＯＳＦＥＴ１０ｆ、及び、第８のＭＯＳＦＥＴ１０ｈの第１の面Ｐ１の法線方向に、第１のセラミック板１４ａは位置しない。
一方、第７の実施形態の金属ベース板１４は、第２のＭＯＳＦＥＴ１０ｂ（第２の半導体チップ）、及び、第４のＭＯＳＦＥＴ１０ｄと第２の面Ｐ２との間に、第１のセラミック板１４ａが位置する。また、第５のＭＯＳＦＥＴ１０ｅ（第３の半導体チップ）、及び、第７のＭＯＳＦＥＴ１０ｇと第２の面Ｐ２との間に、第１のセラミック板１４ａが位置する。
第７の実施形態の金属ベース板１４は、第２のＭＯＳＦＥＴ１０ｂ（第２の半導体チップ）、及び、第４のＭＯＳＦＥＴ１０ｄの第１の面Ｐ１の法線方向に、第１のセラミック板１４ａが位置する。また、第５のＭＯＳＦＥＴ１０ｅ（第３の半導体チップ）、及び、第７のＭＯＳＦＥＴ１０ｇの第１の面Ｐ１の法線方向に、第１のセラミック板１４ａが位置する。
以上、第７の実施形態によれば、第１の実施形態と同様、放熱性の向上を可能とする半導体装置が実現できる。
第１ないし第７の実施形態では、半導体チップとしてＭＯＳＦＥＴを例に説明したが、半導体チップは、ＩＧＢＴであっても、ダイオードであっても構わない。また、例えば、ＭＯＳＦＥＴとダイオード、あるいは、ＩＧＢＴとダイオードの組み合わせであっても構わない。
また、１枚の絶縁回路基板の上に実装される半導体チップの数は、４個に限定されず、３個以下であっても、５個以上であっても構わない。また、パワー半導体モジュール１００の絶縁回路基板の数は、１枚であっても、３枚以上であっても構わない。
第１ないし第７の実施形態では、封止材としてシリコーンゲル３４を用いる場合を例に説明したが、シリコーンゲル３４に代えて、例えば、エポキシ樹脂など、その他の樹脂材料を用いることも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ａ 第１のＭＯＳＦＥＴ（第１の半導体チップ）
１０ｂ 第２のＭＯＳＦＥＴ（第２の半導体チップ）
１０ｅ 第５のＭＯＳＦＥＴ（第３の半導体チップ）
１４ 金属ベース板（金属板）
１４ａ 第１のセラミック板
１４ｂ 第２のセラミック板
１６ 第１の絶縁回路基板（第１の絶縁基板）
１６ｃ 第１のセラミック層（セラミック層）
１８ 第２の絶縁回路基板（第２の絶縁基板）
１００ パワー半導体モジュール（半導体装置）
Ｐ１ 第１の面
Ｐ２ 第２の面
ｄ１ 第１の距離
ｄ２ 第２の距離

Claims (9)

  1. 第１の半導体チップと、
    第１の面と前記第１の面に対向する第２の面とを有し、前記第１の面と前記第２の面との間に設けられた第１のセラミック板を有する金属板と、
    前記第１の半導体チップと前記金属板との間に設けられ、前記第１の面に対向する第１の絶縁基板と、
    を備え、
    前記第１の半導体チップと前記第２の面との間に、前記第１のセラミック板は存在しない、半導体装置。
  2. 前記金属板は、前記第１の面と前記第２の面との間に設けられた第２のセラミック板を有する請求項１記載の半導体装置。
  3. 前記第２の面と前記第１のセラミック板との間の第１の距離と、前記第２の面と前記第２のセラミック板との間の第２の距離は同一である請求項２記載の半導体装置。
  4. 前記第２の面と前記第１のセラミック板との間の第１の距離と、前記第２の面と前記第２のセラミック板との間の第２の距離は異なる請求項２記載の半導体装置。
  5. 前記第１のセラミック板と前記第２のセラミック板は、前記第１の面の法線方向に少なくとも一部が重なる請求項４記載の半導体装置。
  6. 前記金属板との間に前記第１の絶縁基板が位置する第２の半導体チップを、更に備え、
    前記第２の半導体チップと前記第２の面との間に、前記第１のセラミック板は存在しない請求項１ないし請求項５いずれか一項記載の半導体装置。
  7. 第３の半導体チップと、
    前記第３の半導体チップと前記金属板との間に設けられ、前記第１の面に対向する第２の絶縁基板とを、更に備え、
    前記第３の半導体チップと前記第２の面との間に、前記第１のセラミック板は存在しない請求項１ないし請求項６いずれか一項記載の半導体装置。
  8. 前記第１の絶縁基板は、セラミック層を有し、
    前記第１のセラミック板と前記セラミック層は、同一材料である請求項１ないし請求項７いずれか一項記載の半導体装置。
  9. 前記金属板はアルミニウムである請求項１ないし請求項８いずれか一項記載の半導体装置。

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