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JP2020136573A - マルチチップモジュール、電子機器およびマルチチップモジュールの製造方法 - Google Patents

マルチチップモジュール、電子機器およびマルチチップモジュールの製造方法 Download PDF

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JP2020136573A
JP2020136573A JP2019030551A JP2019030551A JP2020136573A JP 2020136573 A JP2020136573 A JP 2020136573A JP 2019030551 A JP2019030551 A JP 2019030551A JP 2019030551 A JP2019030551 A JP 2019030551A JP 2020136573 A JP2020136573 A JP 2020136573A
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silicon substrate
wiring
semiconductor chip
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加藤　昌浩
Masahiro Kato
昌浩 加藤
周平 入山
Shuhei Iriyama
周平 入山
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Mitsubishi Heavy Industries Ltd
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Abstract

【課題】電極が構成された表面に対向する裏面を電気的に接地する必要がある半導体チップを積層して実装できるマルチチップモジュールを提供する。【解決手段】マルチチップモジュールは、第１基板、第１半導体チップ、第２基板および第３基板を備える。第１半導体チップは、第１電極が設けられた第１表面と、第１表面に対向する第２表面とを有し、第１基板の第１実装面の第１配線に第１電極が導通するように第１基板に実装されている。第２基板は、第２実装面と、第２実装面に対向する第３実装面とを有し、第２実装面が第１実装面に対向するように第１基板に接合されている。第３基板は、第２配線が設けられた第４実装面と、第４実装面に対向する第５実装面とを有し、第４実装面が第３実装面に対向するように第２シリコン基板に接合され、かつ、第２配線が第２表面に導通して第２表面の電位が安定化するように第１半導体チップを実装している。【選択図】図２Ｂ

Description

本発明はマルチチップモジュール、電子機器およびマルチチップモジュールの製造方法に関し、例えば、複数の半導体チップを厚さ方向に積層して実装するマルチチップモジュールと、このマルチチップモジュールを用いた電子機器と、このマルチチップモジュールの製造方法とに好適に利用できるものである。
小型の人工衛星などでは、サイズを維持した上で、高機能化および高性能化と、小型化および軽量化とが要求されている。人工衛星に搭載される計算機などの電子機器においても、一層の小型化および高密度化が必要とされており、言い換えれば機能の高密度化が必要とされている。また、このような需要は、人工衛星以外の分野でも発生している。
上記に関連して、特許文献４（米国特許出願公開第２００９／２１２４０７号明細書）には、無限に積層可能な相互接続装置の製造方法に係る記載がある。この製造方法は、以下の工程を含む。第１の工程では、第１表面と、対向する第２表面とを有する単一のウエハから基板を形成する。第２の工程では、積層体に含まれる少なくとも１つのダイを収容する寸法の凹領域を基板に形成する。第３の工程では、基板を第１表面から第２表面まで貫通する少なくとも１つのビアを形成する。第４の工程では、導電材料でビアを少なくとも部分的に埋めて導電性ビアを形成する。第５の工程では、導電性ビアと電気的に導通する少なくとも１つの第１接続パッドを第１表面に形成する。第６の工程では、導電性ビアと電気的に導通する少なくとも１つの第２接続パッドを第２表面に形成する。第７の工程では、少なくとも１つの接続パッドに導通する少なくとも１つの再配線トレースを基板のどちらかの表面に形成する。第８の工程では、第１接続パッドまたは第２接続パッドに電気的に導通する基板にダイを実装してパッケージ化サブシステムを形成する。第９の工程では、ダイシングまたはその他の手段により、パッケージ化サブシステムを単体化する。第１０の工程では、パッケージ化されたサブシステムを少なくとも１つの後続パッケージ化システムに実装して積層体を形成する。
特開２００３−１１００９１号公報 米国特許出願公開第２００４／２３８９３５号明細書 米国特許出願公開第２００６／２１６８５７号明細書 米国特許出願公開第２００９／２１２４０７号明細書 特開２０１１−１９９６７３号公報 米国特許出願公開第２０１１／２２６７３１号明細書 国際公開第２０１５／１３６９９８号 特開２０１６−１６４９５０号公報
信号電極が構成された表面に対向する裏面を電気的に接地する必要がある半導体チップを積層基板に電気的に導通するように実装できるマルチチップモジュールを提供する。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
一実施の形態によれば、マルチチップモジュール（１）は、第１基板（２０Ａ）と、第１半導体チップ（１０Ａ）と、第２基板（２０Ｂ）と、第３基板（２０Ｃ）と、第２半導体チップ（１０Ｂ）とを具備する。ここで、第１基板（２０Ａ）は、第１配線（２４Ａ）が設けられた第１実装面を有する。第１半導体チップ（１０Ａ）は、第１電極（１５０Ａ）が設けられた第１表面と、第１表面に対向する第２表面とを有し、第１配線（２４Ａ）および第１電極（１５０Ａ）が導通するように第１基板（２０Ａ）に実装されている。第２基板（２０Ｂ）は、第２実装面と、第２実装面に対向する第３実装面とを有し、第２実装面が第１実装面に対向するように第１基板（２０Ａ）に接合されている。第３基板（２０Ｃ）は、第２配線（２５Ｃ）が設けられた第４実装面と、第４実装面に対向する第５実装面とを有し、第４実装面が第３実装面に対向するように第２基板（２０Ｂ）に接合され、かつ、第２配線（２５Ｃ）が第２表面に導通して第２表面の電位が安定化するように第１半導体チップ（１０Ａ）を実装している。第２半導体チップ（１０Ｂ）は、第３表面を有し、第３表面が第５実装面に対向するように第３基板（２０Ｃ）に実装されている。
一実施の形態によれば、電子機器（１００）は、マルチチップモジュール（１）と、マルチチップモジュール（１）を実装する基板（６２）とを具備する。マルチチップモジュール（１）は、第１基板（２０Ａ）と、第１半導体チップ（１０Ａ）と、第２基板（２０Ｂ）と、第３基板（２０Ｃ）と、第２半導体チップ（１０Ｂ）とを具備する。ここで、第１基板（２０Ａ）は、第１配線（２４Ａ）が設けられた第１実装面を有する。第１半導体チップ（１０Ａ）は、第１電極（１５０Ａ）が設けられた第１表面と、第１表面に対向する第２表面とを有し、第１配線（２４Ａ）および第１電極（１５０Ａ）が導通するように第１基板（２０Ａ）に実装されている。第２基板（２０Ｂ）は、第２実装面と、第２実装面に対向する第３実装面とを有し、第２実装面が第１実装面に対向するように第１基板（２０Ａ）に接合されている。第３基板（２０Ｃ）は、第２配線（２５Ｃ）が設けられた第４実装面と、第４実装面に対向する第５実装面とを有し、第４実装面が第３実装面に対向するように第２基板（２０Ｂ）に接合され、かつ、第２配線（２５Ｃ）が第２表面に導通して第２表面の電位が安定化するように第１半導体チップ（１０Ａ）を実装している。第２半導体チップ（１０Ｂ）は、第３表面を有し、第３表面が第５実装面に対向するように第３基板（２０Ｃ）に実装されている。
一実施の形態によれば、マルチチップモジュール（１）の製造方法は、第１配線（２４Ａ）が設けられた第１実装面を有する第１基板（２０Ａ）に、第１電極（１５０Ａ）が設けられた第１表面と、第１表面に対向する第２表面とを有する第１半導体チップ（１０Ａ）を、第１配線（２４Ａ）および第１電極（１５０Ａ）が導通するように実装すること（Ｓ０８）と、第１基板（２０Ａ）に、第２実装面と、第２実装面に対向する第３実装面とを有する第２基板（２０Ｂ）を、第２実装面が第１実装面に対向するように接合すること（Ｓ１０）と、第２基板（２０Ｂ）に、第４実装面と、第４実装面に対向する第５実装面とを有する第３基板（２０Ｃ）を、第４実装面が第３実装面に対向するように接合すること（Ｓ１１）とを含む。第２基板（２０Ｂ）に第３基板（２０Ｃ）を接合すること（Ｓ１１）は、第１半導体チップ（１０Ａ）を、第３基板（２０Ｃ）に、第２表面が第４実装面に設けられた第２配線（２５Ｃ）と導通して第２表面の電位が安定化するように実装することを、第２基板（２０Ｂ）に第３基板（２０Ｃ）を接合することと同時に行うことを含む。
前記一実施の形態によれば、信号電極が構成された表面に対向する裏面を電気的に接地する必要がある半導体チップをマルチチップモジュールに実装することができる。
図１は、一実施形態による半導体チップの一構成例を示す断面図である。 図２Ａは、一実施形態によるマルチチップモジュールの一構成例を示す上面図である。 図２Ｂは、図２Ａのマルチチップモジュールの一構成例を示す、断面線Ａ−Ａによる概略断面図である。 図２Ｃは、一実施形態によるマルチチップモジュールを備える電子機器の一構成例を示す概略断面図である。 図３は、一実施形態によるマルチチップモジュールの製造方法の一構成例を示すフローチャートである。 図４Ａは、一実施形態によるシリコン基板の、製造中における状態の一構成例を示す概略断面図である。 図４Ｂは、一実施形態によるシリコン基板の、製造中における状態の一構成例を示す概略断面図である。 図４Ｃは、一実施形態によるシリコン基板の、製造中における状態の一構成例を示す概略断面図である。 図４Ｄは、一実施形態によるシリコン基板の、製造中における状態の一構成例を示す概略断面図である。 図４Ｅは、一実施形態によるシリコン基板の、製造中における状態の一構成例を示す概略断面図である。 図４Ｆは、一実施形態によるシリコン基板の、製造中における状態の一構成例を示す概略断面図である。 図４Ｇは、一実施形態によるシリコン基板の、製造中における状態の一構成例を示す概略断面図である。 図４Ｈは、一実施形態によるマルチチップモジュールの製造中における状態の一構成例を示す概略断面図である。 図４Ｉは、一実施形態によるマルチチップモジュールの製造中における状態の一構成例を示す概略断面図である。 図４Ｊは、一実施形態によるマルチチップモジュールの製造中における状態の一構成例を示す概略断面図である。 図４Ｋは、一実施形態によるマルチチップモジュールの製造中における状態の一構成例を示す概略断面図である。 図４Ｌは、一実施形態によるマルチチップモジュールの製造中における状態の一構成例を示す概略断面図である。 図５は、枠状の貫通穴を形成されたシリコン基板の一構成例を示す斜視図である。 図６Ａは、一実施形態によるマルチチップモジュールの、断面線Ｃ−Ｃによる概略断面図である。 図６Ｂは、一実施形態によるマルチチップモジュールの、断面線Ｂ−Ｂによる概略断面図である。
添付図面を参照して、本発明によるマルチチップモジュール、電子機器およびマルチチップモジュールの製造方法を実施するための形態を以下に説明する。
（第１実施形態）
一関連技術によるマルチチップモジュールには、厚さ方向に積層する複数の半導体チップのそれぞれが、フリップチップ実装される。例えば、特許文献７（国際公開第２０１５／１３６９９８号）のマルチチップモジュールの場合では、それぞれに半導体チップをフリップチップボンディングで接続した複数の半導体基板が、半導体チップを囲むようにして配置される半導体基板を介して積層されている。言い換えれば、半導体チップが有する全ての電極が、この半導体チップの同一の表面に形成されている場合には、上記の一関連技術によるマルチチップモジュールに実装することができる。
その一方で、両面をそれぞれいずれかの配線に電気的に導通させて使用する半導体チップも存在する。このような半導体チップの一例として、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）と呼ばれる半導体チップがある。ＳＯＩ型の半導体チップは、第１表面には信号用の電極群が形成されている一方で、第１表面に対向する第２表面についてはグランドに接地するなどして電位を安定化させる必要がある。このような半導体チップを上記の一関連技術によるマルチチップモジュールに実装しようとすると、第１表面の電極群については同様にフリップチップボンディングによって接続できるものの、第２表面を接地することは困難である。一例としては、マルチチップモジュールの小型化との両立が困難となることが考えられる。すなわち、半導体チップの第１表面が実装されている半導体基板に、一般的なワイヤボンディングによって第２表面を接続するためには、マルチチップモジュールの積層方向と、半導体基板の表面に平行な平面方向との両方において、ボンディングワイヤを配置するための空間を確保する必要が生じる。また、別の例として、半導体基板の第２表面を、この第２表面に対向する半導体基板にボンディングワイヤによって接続することは、マルチチップモジュールの構造的な理由によりに非常に困難または不可能である。
図１は、一実施形態による半導体チップ１０の一構成例を示す断面図である。図１の半導体チップ１０は、ＳＯＩ型の構成を有しており、その両面に電極を有している。
図１の半導体チップ１０は、第１のサブストレート１１と、絶縁層１２と、第２のサブストレート１３と、第１の拡散層１３１と、第２の拡散層１３２と、絶縁膜１４と、金属層１５とを備えている。
第１のサブストレート１１と、絶縁層１２と、第２のサブストレート１３と、絶縁膜１４と、金属層１５とは、この順番に積層されている。第１の拡散層１３１および第２の拡散層１３２は、第２のサブストレート１３の一部として形成されている。
図１の半導体チップ１０では、第１のサブストレート１１が、絶縁層１２によって、他の部分から絶縁されている。そのため、第１のサブストレート１１の電位が不安定になり、その結果、半導体チップ１０の動作が不安定になる場合がある。このような場合に、半導体チップ１０の動作を安定化させるために、第１のサブストレート１１を、グランド６０に接地されている接地配線６１に導通するなどして第１のサブストレート１１の電位を安定化させてもよい。
このとき、第１のサブストレート１１は、接地配線６１を介してグランド６０に接続される接地電極として使用することができる。なお、一般的に、半導体チップ１０は、その本来の動作に用いられる複数の電極を有している。これらの電極には、例えば、金属層１５に接続されたゲート電極、第１の拡散層１３１または第２の拡散層１３２に接続されたドレイン電極またはソース電極などが含まれる。以降、半導体チップ１０が有する、接地電極以外の電極を、便宜上、信号電極と呼ぶ。この例では、ゲート電極、ドレイン電極およびソース電極などの信号電極は、一般的に、半導体チップ１０の、接地電極が形成されている表面に対向する別の表面に形成される。
図２Ａおよび図２Ｂを参照して、一実施形態によるマルチチップモジュール１の構成について説明する。図２Ａは、一実施形態によるマルチチップモジュール１の一構成例を示す上面図である。図２Ｂは、図２Ａのマルチチップモジュール１の一構成例を示す、断面線Ａ−Ａによる概略断面図である。なお、図２Ｂでは、見やすさのためにハッチングを省略している。
図２Ａおよび図２Ｂに示すマルチチップモジュール１は、第１の半導体チップ１０Ａと、第２の半導体チップ１０Ｂと、第１のシリコン基板２０Ａと、第２のシリコン基板２０Ｂと、第３のシリコン基板２０Ｃとを備えている。以降、第１の半導体チップ１０Ａおよび第２の半導体チップ１０Ｂを区別しない場合には、これらを単に半導体チップ１０と総称する場合がある。同様に、第１のシリコン基板２０Ａ、第２のシリコン基板２０Ｂおよび第３のシリコン基板２０Ｃを区別しない場合には、これらを単にシリコン基板２０と総称する場合がある。シリコン基板２０は、シリコン以外の材質で構成された基板に代替が可能である場合もある。言い換えれば、本実施形態では便宜上「シリコン基板２０」などと呼称するが、これはあくまでも一例にすぎず、シリコン製の基板に限定されない。
一実施形態による第１の半導体チップ１０Ａは、第１表面と、第１表面に対向する第２表面とを有している。第１の半導体チップ１０Ａの第１表面には、信号電極１５０Ａが形成されている。第１の半導体チップ１０Ａの第２表面には、接地電極１１０Ａが形成されている。同様に、第２の半導体チップ１０Ｂの第１表面には、信号電極１５０Ｂが形成されている。第２の半導体チップ１０Ｂの第２表面には、接地電極１１０Ｂが形成されている。以降、信号電極１５０Ａおよび信号電極１５０Ｂを区別しない場合には、これらを単に信号電極１５０と総称する場合がある。また、接地電極１１０Ａおよび接地電極１１０Ｂを区別しない場合には、これらを単に接地電極１１０と総称する場合がある。信号電極１５０は、図１に示した金属層１５、第１の拡散層１３１または第２の拡散層１３２に電気的に接続されていてもよいし、金属層１５と一体化されていてもよい。接地電極１１０は、図１に示した第１のサブストレート１１に電気的に接続されていてもよいし、第１のサブストレート１１と一体化されていてもよい。
一実施形態による第１のシリコン基板２０Ａは、第１実装面と、第１実装面に対向する第２実装面と、これらの実装面の間を貫通する導電性ビア２２Ａとを有している。第１のシリコン基板２０Ａの第１実装面には、半導体チップ１０の信号電極１５０が電気的に接続されるための信号配線２４Ａと、導電性ビア２２Ａの一端に接続された接合端子２３１Ａとが形成されている。また、第１のシリコン基板２０Ａの第２実装面には、半導体チップ１０の接地電極１１０が電気的に接続されるための接地配線２５Ａと、導電性ビア２２Ａの他端に接続された接合端子２３２Ａとが形成されている。ただし、第１のシリコン基板２０Ａの第２実装面に半導体チップ１０を実装しない場合には、接地配線２５Ａは省略可能である。
一実施形態による第２のシリコン基板２０Ｂは、第１のシリコン基板２０Ａに、部分的な変更を加えることで得られる。つまり、第２のシリコン基板２０Ｂは、第１実装面と、第１実装面に対向する第２実装面と、これらの実装面の間を貫通する導電性ビア２２Ｂと、半導体チップ１０に干渉しないための空間と、この空間に面する内側壁面２６Ｂとを有している。第２のシリコン基板２０Ｂの第１実装面には、導電性ビア２２Ｂの一端に接続された接合端子２３１Ｂが形成されている。また、第２のシリコン基板２０Ｂの第２実装面には、導電性ビア２２Ｂの他端に接続された接合端子２３２Ｂが形成されている。第２のシリコン基板２０Ｂが有する空間および内側壁面２６Ｂについては、後述する。
一実施形態による第３のシリコン基板２０Ｃは、第１のシリコン基板２０Ａと同様に構成されている。つまり、第３のシリコン基板２０Ｃは、第１実装面と、第１実装面に対向する第２実装面と、これらの実装面の間を貫通する導電性ビア２２Ｃとを有している。第３のシリコン基板２０Ｃの第１実装面には、半導体チップ１０の信号電極１５０が電気的に接続されるための信号配線２４Ｃと、導電性ビア２２Ｃの一端に接続された接合端子２３１Ｃとが形成されている。また、第３のシリコン基板２０Ｃの第２実装面には、半導体チップ１０の接地電極１１０が電気的に接続されるための接地配線２５Ｃと、導電性ビア２２Ｃの他端に接続された接合端子２３２Ｃとが形成されている。ただし、第３のシリコン基板２０Ｃの第１実装面に半導体チップ１０を実装しない場合には、信号配線２４Ｃは省略可能である。
以降、導電性ビア２２Ａ〜２２Ｃを区別しない場合には、これらを単に導電性ビア２２と記す場合がある。接合端子２３１Ａ〜２３１Ｃを区別しない場合には、これらを単に接合端子２３１と記す場合がある。接合端子２３２Ａ〜２３２Ｃを区別しない場合には、これらを単に接合端子２３２と記す場合がある。信号配線２４Ａおよび２４Ｃを区別しない場合には、これらを単に信号配線２４と記す場合がある。接地配線２５Ａおよび２５Ｃを区別しない場合には、これらを単に接地配線２５と記す場合がある。
第１の半導体チップ１０Ａ、第２の半導体チップ１０Ｂ、第１のシリコン基板２０Ａ、第２のシリコン基板２０Ｂおよび第３のシリコン基板２０Ｃの接続関係について説明する。
第１の半導体チップ１０Ａは、第１のシリコン基板２０Ａの第１実装面に実装されている。より具体的には、第１の半導体チップ１０Ａの信号電極１５０Ａは、第１のシリコン基板２０Ａの信号配線２４Ａに、バンプ３１Ａを介して接続されている。言い換えれば、第１の半導体チップ１０Ａの、信号電極１５０Ａが形成されている第１表面と、第１のシリコン基板２０Ａの、信号配線２４Ａが形成されている第１実装面とは、対向している。ここで、第１の半導体チップ１０Ａの第１表面と、第１のシリコン基板２０Ａの第１実装面との間の空間は、アンダーフィル４０で埋められている。
第１の半導体チップ１０Ａおよび第１のシリコン基板２０Ａの場合と同様に、第２の半導体チップ１０Ｂは第３のシリコン基板２０Ｃに実装されている。つまり、第２の半導体チップ１０Ｂの信号電極１５０Ｂは、第３のシリコン基板２０Ｃの信号配線２４Ｃに、バンプ３１Ｂを介して電気的に接続されている。言い換えれば、第２の半導体チップ１０Ｂの、信号電極１５０Ｂが形成されている第１表面と、第３のシリコン基板２０Ｃの、信号配線２４Ｃが形成されている第１実装面とは、対向している。第２の半導体チップ１０Ｂの第１表面と、第３のシリコン基板２０Ｃの第１実装面との間の空間は、アンダーフィル４０で埋められている。
以降、バンプ３１Ａおよびバンプ３１Ｂを区別しない場合に、これらを単にバンプ３１と記す。
第２のシリコン基板２０Ｂは、第１のシリコン基板２０Ａおよび第３のシリコン基板２０Ｃの間に接合されている。言い換えれば、第１のシリコン基板２０Ａと、第２のシリコン基板２０Ｂと、第３のシリコン基板２０Ｃとは、この順番に積層されている。より具体的には、第１のシリコン基板２０Ａの接合端子２３１Ａは、第２のシリコン基板２０Ｂの接合端子２３２Ｂに接合されており、第２のシリコン基板２０Ｂの接合端子２３１Ｂは、第３のシリコン基板２０Ｃの接合端子２３２Ｃに接合されている。さらに言い換えれば、第１のシリコン基板２０Ａの第１実装面と、第２のシリコン基板２０Ｂの第２実装面とは対向しており、第２のシリコン基板２０Ｂの第１実装面と、第３のシリコン基板２０Ｃの第２実装基板とは対向している。
２つのシリコン基板２０の間で接合された接合端子２３１および接合端子２３２の集合体を、接合部２３とも記す。
第１の半導体チップ１０Ａは、第３のシリコン基板２０Ｃにも実装されている。より具体的には、第１の半導体チップ１０Ａの第２表面に形成されている接地電極１１０Ａが、第３のシリコン基板２０Ｃの第２実装面に形成されている接地配線２５Ｃに、バンプ３２Ａを介して電気的に接続されている。
第２のシリコン基板２０Ｂの厚さは、第１の半導体チップ１０Ａの厚さに基づいて決定されることについて説明する。言い換えれば、第２のシリコン基板２０Ｂの厚さに、第２のシリコン基板２０Ｂの接合端子２３１Ｂおよび接合端子２３２Ｂの厚さを加えた第１厚さは、第１の半導体チップ１０Ａの厚さに、信号電極１５０Ａの厚さと、バンプ３１Ａおよびバンプ３２Ａの厚さを加えた第２厚さに等しい。
第１のシリコン基板２０Ａにおいて、信号配線２４Ａの厚さと、接合端子２３１Ａの厚さは同一である。これは、後述するように、一度に成膜された同一の金属膜をエッチングすることによって、信号配線２４Ａおよび接合端子２３１Ａが同時に生成されるからである。同様に、第３のシリコン基板２０Ｃにおいて、接地配線２５Ｃの厚さと、接合端子２３２Ｃの厚さは同一である。
したがって、シリコン基板２０の積層方向において、第１のシリコン基板２０Ａの接合端子２３１Ａから、第３のシリコン基板２０Ｃの接合端子２３２Ｃまでの第１距離は、第１のシリコン基板２０Ａの信号配線２４Ａから第３のシリコン基板２０Ｃの接地配線２５Ｃまでの第２距離に等しい。
ここで、第１距離は第１厚さに等しく、第２距離は第２厚さに等しい。ただし、後述するように、第１の半導体チップ１０Ａの実装と、第３のシリコン基板２０Ｃの接合を行う前の段階では、これらの実装および接合を行った後の段階と比較して、バンプ３１、３２Ａの厚さがより大きいことが好ましい。言い換えれば、これらの実装および接合においてバンプ３１、３２Ａが変形し、シリコン基板２０の積層方向に縮むことによって、第１の半導体チップ１０Ａが第１のシリコン基板２０Ａおよび第３のシリコン基板２０Ｃの間に強固に固定される。このような条件を満たすように、第２のシリコン基板２０Ｂの厚さが決定されることが好ましい。例えば、第２のシリコン基板２０Ｂは、結果的に所望の厚さを有するように、複数の基板を積層して構成してもよい。なお、このことは、第２のシリコン基板２０Ｂ以外のシリコン基板２０についても同様である。
第２のシリコン基板２０Ｂの空間および内側壁面２６Ｂについて説明する。第２のシリコン基板２０Ｂは、第１の半導体チップ１０Ａとの間で物理的な干渉が発生しないための空間を内側に設けた形状を有している。言い換えれば、第２のシリコン基板２０Ｂは、第１の半導体チップ１０Ａの周囲に配置されるように構成されている。さらに言い換えれば、第２のシリコン基板２０Ｂは、第１のシリコン基板２０Ａ〜第３のシリコン基板２０Ｃが積層されている積層方向に直交する、各実装面に平行な水平方向において、第１の半導体チップ１０Ａの周囲を囲むように構成されている内側壁面２６Ｂを有している。ここで、第２のシリコン基板２０Ｂは複数の導電性ビア２２Ｂを備えており、かつ、これら複数の導電性ビア２２Ｂは、内側壁面２６Ｂを囲むように配置されていることが好ましい。言い換えれば、複数の導電性ビア２２Ｂは、第１の半導体チップ１０Ａの周囲を囲むように配置されていることが好ましい。
図２Ｃを参照して、図２Ｂのマルチチップモジュール１を外部のプリント基板６２に実装した電子機器１００について説明する。図２Ｃは、一実施形態によるマルチチップモジュール１を備える電子機器１００の一構成例を示す概略断面図である。なお、図２Ｃでは、見やすさのためにハッチングを省略している。図２Ｃの電子機器１００は、プリント基板６２と、図２Ｂのマルチチップモジュール１とを備える。マルチチップモジュール１は、プリント基板６２の実装面に実装されている。プリント基板６２の実装面には、接地配線６１および信号配線６３が形成されている。マルチチップモジュール１の第２の半導体チップ１０Ｂは、接地配線６１に実装されている。第２の半導体チップ１０Ｂの接地電極１１０Ｂと、接地配線６１とは、導電性接着剤４２を介して、電気的に導通している。ここで、導電性接着剤４２は、プリント基板６２と、マルチチップモジュール１とを固定している。また、マルチチップモジュール１の接合端子２３２は、ボンディングワイヤ６４を介して、信号配線６３に電気的に導通している。なお、信号配線６３のうち、ボンディングワイヤ６４に直接接続されている部位には、接続用の電極パッドが設けられていてもよい。
電子機器１００は、プリント基板６２およびマルチチップモジュール１に加えて、任意の構成要素を備えていることが好ましい。電子機器１００は、例えば、マルチチップモジュール１が備える半導体チップ１０を含むコンピュータであってもよい。このとき、半導体チップ１０は、演算装置であってもよいし、記憶装置であってもよい。
図３および図４Ａ〜図４Ｌを参照して、一実施形態によるマルチチップモジュール１の製造方法について説明する。図３は、一実施形態によるマルチチップモジュール１の製造方法の一構成例を示すフローチャートである。図４Ａ〜図４Ｇは、一実施形態によるシリコン基板２０の、製造中における状態の一構成例を示す概略断面図である。図４Ｈ〜図４Ｌは、一実施形態によるマルチチップモジュール１の製造中における状態の一構成例を示す概略断面図である。なお、図４Ａ〜図４Ｇでは、シリコン基板２０を構成する各種材料の違いをハッチングで示しているが、図４Ｈ〜図４Ｌでは見やすさのためにこれらのハッチングを省略している。
図３のフローチャートは、第１ステップＳ０１〜第１２ステップＳ１２からなる、合計１２のステップを含んでいる。第１ステップＳ０１〜第６ステップＳ０６では、シリコン基板２０が製造される。続く第７ステップＳ０７〜第１２ステップＳ１２では、シリコン基板２０が積層されてマルチチップモジュール１が製造される。図３のフローチャートが開始すると、第１ステップＳ０１が実行される。
第１ステップＳ０１において、シリコン基板７１に貫通穴７２が形成される。図４Ａは、貫通穴７２が形成される前のシリコン基板７１の断面を示している。図４Ｂは、貫通穴７２が形成された後のシリコン基板７１の断面を示している。貫通穴７２の形成は、例えば、ＤｅｅｐＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ：反応性イオンエッチング）と呼ばれる手法によって行われる。貫通穴７２は、シリコン基板７１の第１表面と、第１表面に対向する第２表面との間を貫通している。貫通穴７２は、シリコン基板７１の厚さ方向に対して平行であることが好ましい。第１ステップＳ０１の次には、第２ステップＳ０２が実行される。
第２ステップＳ０２において、シリコン基板７１の表面に絶縁膜７３が形成される。図４Ｃは、絶縁膜７３が形成されたシリコン基板７１の断面を示している。絶縁膜７３は、例えば、シリコン基板７１の表面が酸化された酸化シリコンで構成されていてもよい。ここで、絶縁膜７３が形成される表面には、シリコン基板７１の第１表面、第２表面およびその他の側面に加えて、貫通穴７２の内側壁面も含まれる。第２ステップＳ０２の次には、第３ステップＳ０３が実行される。
第３ステップＳ０３において、貫通穴７２に導体７４が埋め込まれる。図４Ｄは、貫通穴７２に導体７４が埋め込まれたシリコン基板７１の断面を示している。導体７４の埋め込みは、例えば、銅めっきの手法によって行われる。このとき、貫通穴７２の内側が導体７４で完全に塞がることが好ましい。そのために、導体７４は、貫通穴７２の内側のみならず、シリコン基板７１の一方の表面に付着してもよいし、貫通穴７２を通り越してシリコン基板７１の他方の表面まではみ出してもよい。第３ステップＳ０３の次には、第４ステップＳ０４が実行される。
第４ステップＳ０４において、貫通穴７２からはみ出した導体７４が平坦化される。図４Ｅは、貫通穴７２からはみ出した導体７４を平坦化したシリコン基板７１の断面を示している。平坦化は、例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：化学機械研磨）加工と呼ばれる手法によって行われる。その結果、シリコン基板７１の第２表面に付着していた導体７４は除去されて、シリコン基板７１の第２表面に形成されている絶縁膜７３が露出する。また、シリコン基板７１の両面において、導体７４の表面は、絶縁膜７３と面一になる。第４ステップＳ０４の次には、第５ステップＳ０５が実行される。
第５ステップＳ０５において、シリコン基板７１の両面に、配線膜７５Ａ、７５Ｂが形成される。図４Ｆは、両面に配線膜７５Ａ、７５Ｂが形成されたシリコン基板７１の断面を示している。第１配線膜７５Ａおよび第２配線膜７５Ｂは、例えば、それぞれ、チタンおよび金で構成されている。配線膜７５Ａ、７５Ｂの形成は、例えば、絶縁膜７３の第１表面および第２表面にチタンの第１配線膜７５Ａを蒸着し、第１配線膜７５Ａの表面に金の第２配線膜７５Ｂをさらに蒸着することによって行われる。第５ステップＳ０５の次には、第６ステップＳ０６が実行される。
第６ステップＳ０６において、シリコン基板７１の両面に配線パターンが形成される。図４Ｇは、両面に配線パターンが形成されたシリコン基板７１の断面を示している。配線パターンの形成は、例えば、露光によるマスキングと、エッチングとを含む配線パターニングによって行われる。その結果、シリコン基板７１の第１表面には信号配線２４および接合端子２３１が形成され、第２表面には接地配線２５および接合端子２３２が形成される。
第１ステップＳ０１〜第６ステップＳ０６が完了することで、図２Ｂに示した第１のシリコン基板２０Ａが完成する。同様に、第３のシリコン基板２０Ｃも第１ステップＳ０１〜第６ステップＳ０６によって完成することができる。第２のシリコン基板２０Ｂの製造方法については後述する。第６ステップＳ０６の次には、第７ステップＳ０７が実行される。
第７ステップＳ０７において、シリコン基板７１にバンプ３１が形成される。図４Ｈは、信号配線２４の表面にバンプ３１が形成されたシリコン基板７１の断面を示している。図４Ｈに示すシリコン基板７１は、例えば、図２Ｂに示す第１のシリコン基板２０Ａおよび第３のシリコン基板２０Ｃに対応する。バンプ３１は、弾性を有する金属で構成されていることが好ましい。より具体的には、バンプ３１は、金バンプである。金バンプは、例えば、金の含有率が９９．９９重量％以上かつ１００重量％以下である４Ｎの金ワイヤを用いて形成されてもよいが、本実施形態はこの例に限定されない。バンプ３１の形成は、例えば、信号配線２４の表面に形成されている金の配線膜７５Ｂと、金のバンプ３１との間の常温接合によって行われてもよい。
なお、図４Ｈに示したシリコン基板７１は、図２Ｂに示した第１のシリコン基板２０Ａおよび第３のシリコン基板２０Ｃのどちらにも対応し得る。第７ステップＳ０７の次には、第８ステップＳ０８が実行される。
第８ステップＳ０８において、シリコン基板７１に半導体チップ１０が実装される。図４Ｉは、半導体チップ１０が実装されたシリコン基板７１の断面を示している。ここで、半導体チップ１０の信号電極１５０は、バンプ３１を介して信号配線２４に接続されている。言い換えれば、半導体チップ１０は、シリコン基板７１にフリップチップ実装されている。図４Ｉに示すシリコン基板７１および半導体チップ１０の組み合わせは、図２Ｂに示す第１のシリコン基板２０Ａおよび第１の半導体チップ１０Ａの組み合わせに対応し、また、第３のシリコン基板２０Ｃおよび第２の半導体チップ１０Ｂの組み合わせにも対応する。もし半導体チップ１０の信号電極１５０の素材が金であれば、シリコン基板７１への半導体チップ１０の実装は、例えば、金の信号電極１５０および金のバンプ３１の間の常温接合によって行われてもよい。
なお、図４Ｉに示したシリコン基板７１は、図２Ｂに示した第１のシリコン基板２０Ａおよび第３のシリコン基板２０Ｃのどちらにも対応し得る。また、図４Ｉに示した半導体チップ１０は、図２に示した第１の半導体チップ１０Ａおよび第２の半導体チップ１０Ｂのどちらにも対応し得る。第８ステップＳ０８の次には、第９ステップＳ０９が実行される。
第９ステップＳ０９において、シリコン基板７１に、別のシリコン基板７１が接合される。図４Ｊは、別のシリコン基板が接合されたシリコン基板７１の断面を示している。図４Ｊに示すシリコン基板７１は図２Ｂに示す第１のシリコン基板２０Ａに対応し、別のシリコン基板は図２Ｂに示す第２のシリコン基板２０Ｂに対応する。
図５を参照して、第２のシリコン基板２０Ｂの製造方法について説明する。図５は、枠状の貫通穴７１１を形成されたシリコン基板７１の一構成例を示す斜視図である。第２のシリコン基板２０Ｂは、第１のシリコン基板２０Ａまたは第３のシリコン基板２０Ｃから、半導体チップ１０と干渉し得る部分を取り除いたものである。この取り除く工程は、例えば、第１ステップＳ０１の場合と同様に、ＤｅｅｐＲＩＥによって行うことができる。つまり、図４Ａに示したシリコン基板７１に、図５に示した枠状の貫通穴７１１をＤｅｅｐＲＩＥによって形成することで、シリコン基板７１のうち、貫通穴７１１の内側にある内側部分７１２を、シリコン基板７１の残りの部分から分離することが可能となる。その後、第１ステップＳ０１〜第６ステップＳ０６を実行することによって、第２のシリコン基板２０Ｂが形成することができる。
上記のように形成された第２のシリコン基板２０Ｂは、図２Ｂに示したとおり、導電性ビア２２Ｂと、この導電性ビア２２Ｂの一端に接続された接合端子２３１Ｂと、導電性ビア２２Ｂの他端に接続された接合端子２３２Ｂとを備えている。第１のシリコン基板２０Ａの接合端子２３１Ａと、第２のシリコン基板２０Ｂの接合端子２３２Ｂとは、第１０ステップＳ１０において接合されて、接合部２３を形成する。この接合は、接合端子２３１Ａ、２３２Ｂの双方の表面に存在する金の配線膜７５Ｂの間の常温接合によって行われてもよい。第９ステップＳ０９の次には、第１０ステップＳ１０が実行される。
第１０ステップＳ１０において、シリコン基板７１に実装された半導体チップ１０にバンプ３２Ａが形成される。図４Ｋは、実装された半導体チップ１０にバンプ３２Ａが形成されたシリコン基板７１の断面を示している。このバンプ３２Ａは、半導体チップ１０の、シリコン基板７１に対向する第１表面に対向する第２表面に形成されている。より具体的には、このバンプ３２Ａは、半導体チップ１０の接地電極１１０に接続されるように形成されている。バンプ３２Ａを構成する金属も、バンプ３１を構成する金属と同じく、弾性を有することが好ましい。言い換えれば、バンプ３２Ａも金バンプであることが好ましい。バンプ３２Ａも、バンプ３１の場合と同様に、常温接合によって形成されてもよい。
第１０ステップＳ１０が完了した時点で、シリコン基板２０の積層方向における、任意の基準面からバンプ３２Ａの頂点までの距離は、同じ任意の基準面から第２のシリコン基板２０Ｂの接合端子２３１の端面までの距離よりも長いことに注目されたい。これらの距離の差を、図４Ｋでは距離Ｄとして図示している。また、この基準面は、積層方向に直交しており、例えば、積層されているいずれかのシリコン基板２０の、いずれかの実装面であってもよい。第１０ステップＳ１０の次には、第１１ステップＳ１１が実行される。
第１１ステップＳ１１において、第１０ステップＳ１０で接合された２枚のシリコン基板７１（２０Ａおよび２０Ｂ）の上に、さらに別のシリコン基板７１（２０Ｃ）が接合される。図４Ｌは、接合された３枚のシリコン基板７１（２０Ａ、２０Ｂおよび２０Ｃ）の断面を示している。このさらに別のシリコン基板７１（２０Ｃ）には、図２Ｂに示した第３のシリコン基板２０Ｃが対応する。第３のシリコン基板２０Ｃが第２のシリコン基板２０Ｂに接合されるとき、同時に、第１の半導体チップ１０Ａは第３のシリコン基板２０Ｃの第２実装面に実装される。ここで、接合および実装の両方が確実に行われるために、バンプ３２Ａの弾性が利用されることが好ましい。言い換えれば、バンプ３２Ａが、シリコン基板７１（２０Ａ、２０Ｂおよび２０Ｃ）の積層方向の寸法が縮むように変形することによって、第２のシリコン基板２０Ｂの接合端子２３１Ｂおよび第３のシリコン基板２０Ｃの接合端子２３２Ｃが接合されて接合部２３となる。その結果、第１の半導体チップ１０Ａの接地電極１１０Ａと、第３のシリコン基板２０Ｃの接地配線２５Ｃとの間の電気的接続が保証される。この実装および接合は、一度の常温接合によって同時に行われてもよい。第１１ステップＳ１１の次には、第１２ステップＳ１２が実行される。
第１２ステップＳ１２において、第３のシリコン基板２０Ｃに第２の半導体チップ１０Ｂが実装される。この実装は、第１のシリコン基板２０Ａへの第１の半導体チップ１０Ａの実装と同様に行われてもよい。第１２ステップＳ１２が完了すると、図２Ｂに示したマルチチップモジュール１が完成し、図３のフローチャートは終了する。
図３のフローチャートに示した第３ステップＳ０３の変形例として、銅めっきの代わりに、例えば、スパッタによるアルミニウムの導体成膜を行ってもよい。この場合には、シリコン基板７１の両面と、貫通穴７２の内側壁面とに、アルミニウム膜がスパッタと呼ばれる手法によって形成される。また、この場合には、図３のフローチャートに示した第６ステップＳ０６の配線パターニングを行った後に、ＣＭＰ加工によって接合面を研磨してもよい。なお、アルミニウムの接合端子２３１、２３２の間でも常温接合は可能である。
図３のフローチャートに示した第５ステップＳ０５の変形例として、図４Ｆに示したチタンの配線膜７５Ａおよび金の配線膜７５Ｂの間に、ニッケルの配線膜をさらに形成してもよい。言い換えれば、チタンの第１配線膜７５Ａを蒸着した後、金の第２配線膜７５Ｂを蒸着する前に、ニッケルの配線膜を蒸着するステップを追加してもよい。ニッケルの配線膜を追加することによって、回路素子などの配線へのはんだ付けを、より容易に行うことができる。
図３のフローチャートの変形例として、第９ステップＳ０９と、第１０ステップＳ１０とは、実行する順番が逆であってもよい。言い換えれば、第１の半導体チップ１０Ａの接地電極１１０Ａにバンプ３２Ａを形成した後に、第１の半導体チップ１０Ａが実装された第１のシリコン基板２０Ａに第２のシリコン基板２０Ｂを接合してもよい。ただし、この場合には、シリコン基板２０Ａ、２０Ｂの接合時に、先に形成されたバンプ３２Ａが接合装置の平板に接触しないように、バンプ３２Ａに合わせた位置に凹みを設けた冶具が必要になり得る。また、第１１ステップＳ１１と、第１２ステップＳ１２とは、実行する順番が逆であってもよい。言い換えれば、第３のシリコン基板２０Ｃに第２の半導体チップ１０Ｂを実装した後に、第３のシリコン基板２０Ｃを第２のシリコン基板２０Ｂに接合してもよい。さらに別の変形例としては、まず第３のシリコン基板２０Ｃに第２の半導体チップ１０Ｂを実装し、次に第１のシリコン基板２０Ａに第１の半導体チップ１０Ａを実装し、次に第１の半導体チップ１０Ａにバンプ３２Ａを形成し、次に第２のシリコン基板２０Ｂおよび第３のシリコン基板２０Ｃを接合し、最後に第１のシリコン基板２０Ａおよび第２のシリコン基板２０Ｂを接合してもよい。このように、例えば図２Ｂに示したような所望のマルチチップモジュール１を製造するための各ステップを実行する順番は、技術的に矛盾しない範囲内で自由に変更可能であり、本実施形態に示した例に限定されない。
以上に説明したように、本実施形態によるマルチチップモジュール１は、第１の半導体チップ１０Ａが、一方の表面においては第１のシリコン基板２０Ａに実装され、かつ、他方の表面においては第３のシリコン基板２０Ｃに実装されている。さらに、第１のシリコン基板２０Ａおよび第３のシリコン基板２０Ｃの間には、第２のシリコン基板２０Ｂが接合されている。こうすることで、マルチチップモジュール１の内側に配置された第１の半導体チップ１０ＡがＳＯＩである場合でも、信号電極１５０が形成された表面に対向する裏面を電気的に接地することが可能となる。
さらに、第１の半導体チップ１０Ａの両面が２つのシリコン基板２０Ａ、２０Ｃにそれぞれ接続されることによって、片面だけが第１のシリコン基板２０Ａに接続される場合と比較して、第１の半導体チップ１０Ａはマルチチップモジュール１に対してより強固に固定される。このことは、マルチチップモジュール１の動作の安定性を向上させる。
（第２実施形態）
本実施形態のマルチチップモジュール１では、図２Ｂなどに示したマルチチップモジュール１に、シールリング２３３、２３４を追加する。シールリング２３３、２３４は、各シリコン基板の間に配置される。特に、第１のシリコン基板２０Ａおよび第２のシリコン基板２０Ｂの間と、第２のシリコン基板２０Ｂおよび第３のシリコン基板２０Ｃの間とに、シールリング２３３、２３４は配置される。こうすることによって、積層された第１のシリコン基板２０Ａ〜第３のシリコン基板２０Ｃの内部空間が気密性を有することになる。言い換えれば、この内部空間は、マルチチップモジュール１の外部からの影響を受けにくくなる。その結果、この内部空間に配置された第１の半導体チップ１０Ａの動作の安定性が向上する。
図６Ａおよび図６Ｂを参照して、本実施形態によるマルチチップモジュール１の構成について説明する。図６Ａは、一実施形態によるマルチチップモジュール１の、断面線Ｃ−Ｃによる概略断面図である。図６Ｂは、一実施形態によるマルチチップモジュール１の、断面線Ｂ−Ｂによる概略断面図である。なお、図６Ａおよび図６Ｂでは、見やすさのためにハッチングを省略している。
図６Ａは、第２のシリコン基板２０Ｂの第１実装面と、この第１実装面に設けられた構成要素を示している。言い換えれば、断面線Ｃ−Ｃは、図６Ｂに示すように、第２のシリコン基板２０Ｂおよび第３のシリコン基板２０Ｃの接合面に一致している。ただし、図６Ａでは、第１の半導体チップ１０Ａおよびバンプ３２Ａの図示を省略している。
図６Ａに示した第２のシリコン基板２０Ｂは、図２Ｂの第２のシリコン基板２０Ｂが有する導電性ビア２２Ｂ、接合端子２３１Ｂおよび内側壁面２６Ｂに加えて、シールリング２３３Ｂを備えている。第２のシリコン基板２０Ｂが有する複数の接合端子２３１Ｂは、第１実装面に、内側壁面２６Ｂに囲まれた内部空間の周囲を囲むように配置されている。シールリング２３３Ｂは、第１実装面に配置されており、かつ、これら複数の接合端子２３１Ｂの周囲に配置されている。ただし、図６Ａに示したシールリング２３３Ｂは、図２Ｂに示した接合端子２３１Ｂのうちの１つと一体化している。シールリング２３３Ｂは、例えば一体化された接合端子２３１Ｂを介して、接地されることが好ましい。
図６Ｂは、図２Ｂに示したマルチチップモジュール１の概略断面図に、シールリング２３３Ａ、２３３Ｂ、２３３Ｃ、２３４Ａ、２３４Ｂおよび２３４Ｃを追加したものに等しい。言い換えれば、断面線Ｂ−Ｂは、図６Ａに示すように、シールリング２３３Ｂと一体化した接合端子２３１Ｂと、シールリング２３３Ｂから独立している別の接合端子２３１Ｂとを通っている。ただし、図６Ｂでは、第１の半導体チップ１０Ａ、第２の半導体チップ１０Ｂ、信号電極１５０、接地電極１１０、バンプ３１およびバンプ３２Ａを、破線で示している。
シールリング２３３Ａ、２３３Ｂおよび２３３Ｃを区別しない場合に、これらを単にシールリング２３３とも記す。シールリング２３４Ａ、２３４Ｂおよび２３４Ｃを区別しない場合に、これらを単にシールリング２３４とも記す。
シールリング２３３Ａは、第１のシリコン基板２０Ａの、第２のシリコン基板２０Ｂと接合する第１実装面に形成されている。シールリング２３４Ａは、第１のシリコン基板２０Ａの第２実装面に形成されている。第１のシリコン基板２０Ａの第２実装面に他のシリコン基板２０を接合しない場合は、シールリング２３４Ａは省略可能である。
シールリング２３３Ｂは、第２のシリコン基板２０Ｂの、第３のシリコン基板２０Ｃと接合する第１実装面に形成されている。シールリング２３４Ｂは、第２のシリコン基板２０Ｂの、第１のシリコン基板２０Ａと接合する第２実装面に形成されている。
シールリング２３３Ｃは、第３のシリコン基板２０Ｃの第１実装面に形成されている。シールリング２３４Ｃは、第３のシリコン基板２０Ｃの、第２のシリコン基板２０Ｂと接合する第２実装面に形成されている。第３のシリコン基板２０Ｃの第１実装面に他のシリコン基板２０を接合しない場合は、シールリング２３３Ｃは省略可能である。
シールリング２３３、２３４は、図３のフローチャートに示した第６ステップＳ０６で形成される配線パターンの一部として形成される。
第１のシリコン基板２０Ａの第１実装面に形成されたシールリング２３３Ａと、第２のシリコン基板２０Ｂの第２実装面に形成されたシールリング２３４Ｂとは、図３のフローチャートに示した第１０ステップＳ１０において接合される。言い換えれば、第１のシリコン基板２０Ａのシールリング２３３Ａと、第２のシリコン基板２０Ｂのシールリング２３４Ｂとの間の接合は、第１のシリコン基板２０Ａの接合端子２３１Ａと、第２のシリコン基板２０Ｂの接合端子２３２Ｂとが接合される際に、同時に行われる。
第２のシリコン基板２０Ｂの第１実装面に形成されたシールリング２３３Ｂと、第３のシリコン基板２０Ｃの第２実装面に形成されたシールリング２３４Ｃとは、図３のフローチャートに示した第１１ステップＳ１１において接合される。言い換えれば、第２のシリコン基板２０Ｂのシールリング２３３Ｂと、第３のシリコン基板２０Ｃのシールリング２３４Ｃとの間の接合は、第２のシリコン基板２０Ｂの接合端子２３１Ｂと、第３のシリコン基板２０Ｃの接合端子２３２Ｃとが接合される際に、同時に行われる。
本実施形態によるマルチチップモジュール１の構成および製造方法のうち、上記以外の要素および工程については、第１実施形態の場合と同様であるので、さらなる詳細な説明を省略する。
以上に説明したように、本実施形態によるマルチチップモジュール１では、積層される第１のシリコン基板２０Ａ〜第３のシリコン基板２０Ｃの間の隙間が、シールリング２３３、２３４によって密閉される。ここで、第１のシリコン基板２０Ａ〜第３のシリコン基板２０Ｃの接合が、常温接合によって行わる場合には、第１の半導体チップ１０Ａが配置されている空間は実質的に真空状態である。これは、常温接合が、一般的には実質的な真空状態のチャンバーで行われるからである。そして、第１の半導体チップ１０Ａが配置されている空間は、マルチチップモジュール１が完成した後も、シールリング２３３、２３４の気密性によって、実質的な真空状態のままに保たれる。このことは、第１の半導体チップ１０Ａの動作の安定性を向上させる。また、他の接合方法と比較して、常温接合には、接合後の第１のシリコン基板２０Ａ〜第３のシリコン基板２０Ｃに熱歪みが発生しないまたは発生しにくい、という優れた特徴もある。ただし、常温接合はあくまでも一例にすぎず、シリコン基板２０を接合する方法を限定しない。
以上、発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。また、前記実施の形態に説明したそれぞれの特徴は、技術的に矛盾しない範囲で自由に組み合わせることが可能である。
１ マルチチップモジュール
１０、１０Ａ、１０Ｂ 半導体チップ
１１ サブストレート
１１０、１１０Ａ、１１０Ｂ 接地電極
１２ 絶縁層
１３ サブストレート
１３１ 拡散層
１３２ 拡散層
１４ 絶縁膜
１５ 金属層
１５０、１５０Ａ、１５０Ｂ 信号電極
２０、２０Ａ、２０Ｂ、２０Ｃ シリコン基板
２２、２２Ａ、２２Ｂ、２２Ｃ 導電性ビア
２３ 接合部
２３１Ａ、２３１Ｂ、２３１Ｃ 接合端子
２３２Ａ、２３２Ｂ、２３２Ｃ 接合端子
２３３Ａ、２３３Ｂ、２３３Ｃ シールリング
２３４Ａ、２３４Ｂ、２３４Ｃ シールリング
２４、２４Ａ、２４Ｃ 信号配線
２５、２５Ａ、２５Ｃ 接地配線
２６Ｂ 内側壁面
３１Ａ、３１Ｂ バンプ
３２Ａ バンプ
４０ アンダーフィル
４２ 導電性接着剤
６０ グランド
６１ 接地配線
６２ プリント基板
６３ 信号配線
６４ ボンディングワイヤ
７１ シリコン基板
７１１ 貫通穴
７１２ 内側部分
７２ 貫通穴
７３ 絶縁膜
７４ 導体
７５Ａ、７５Ｂ 配線膜
１００ 電子機器
Ｄ 距離

Claims (9)

  1. 第１配線が設けられた第１実装面を有する第１基板と、
    第１電極が設けられた第１表面と、前記第１表面に対向する第２表面とを有し、前記第１配線および前記第１電極が導通するように前記第１基板に実装された第１半導体チップと、
    第２実装面と、前記第２実装面に対向する第３実装面とを有し、前記第２実装面が前記第１実装面に対向するように前記第１基板に接合された第２基板と、
    第２配線が設けられた第４実装面と、前記第４実装面に対向する第５実装面とを有し、前記第４実装面が前記第３実装面に対向するように前記第２基板に接合され、かつ、前記第２配線が前記第２表面に導通して前記第２表面の電位が安定化するように前記第１半導体チップを実装する第３基板と、
    第３表面を有し、前記第３表面が前記第５実装面に対向するように前記第３基板に実装された第２半導体チップと
    を具備する
    マルチチップモジュール。
  2. 請求項１に記載のマルチチップモジュールにおいて、
    前記第１電極を前記第１配線に導通する第１バンプと、
    前記第２表面を前記第２配線に導通する第２バンプと
    をさらに具備する
    マルチチップモジュール。
  3. 請求項１または２に記載のマルチチップモジュールにおいて、
    前記第１基板は、
    前記第１実装面に設けられた第１接合端子
    をさらに具備し、
    前記第２基板は、
    前記第２実装面におよび前記第３実装面の間を貫通する導電性ビアと、
    前記第２実装面に設けられて、前記導電性ビアの一端に接続され、前記第１接合端子に接合された第２接合端子と、
    前記第３実装面に設けられて、前記導電性ビアの他端に接続された第３接合端子と
    をさらに具備し、
    前記第３基板は、
    前記第４実装面に設けられて、前記第３接合端子に接合された第４接合端子
    をさらに具備し、
    前記第１基板、前記第２基板および前記第３基板が積層されている積層方向において、前記第１接合端子から前記第４接合端子までの第１距離は、前記第１配線から前記第２配線までの第２距離に等しい
    マルチチップモジュール。
  4. 請求項３に記載のマルチチップモジュールにおいて、
    前記第２基板は、
    前記第１半導体チップとの間で物理的な干渉が発生しないための内部空間に面する内側壁面
    をさらに具備する
    マルチチップモジュール。
  5. 請求項４に記載のマルチチップモジュールにおいて、
    前記第１基板の前記第１実装面と、前記第２基板の前記第２実装面との間に気密性を有するように設けられ、前記積層方向に直交する方向において前記内側壁面の周囲を囲むように配置された第１シールリングと、
    前記第２基板の前記第３実装面と、前記第３基板の前記第４実装面との間に気密性を有するように設けられ、前記積層方向に直交する方向において前記内側壁面の周囲を囲むように配置された第２シールリングと
    をさらに具備する
    マルチチップモジュール。
  6. 請求項１〜５のいずれか一項に記載のマルチチップモジュールにおいて、
    前記第１基板、前記第２基板および前記第３基板のうち少なくとも１つは、シリコン基板を備える
    マルチチップモジュール。
  7. 請求項１〜６のいずれか一項に記載のマルチチップモジュールにおいて、
    前記第１基板、前記第２基板および前記第３基板のうち少なくとも１つは、積層された複数の基板を備える
    マルチチップモジュール。
  8. マルチチップモジュールと、
    前記マルチチップモジュールを実装する基板と
    を具備し、
    前記マルチチップモジュールは、
    第１配線が設けられた第１実装面を有する第１基板と、
    第１電極が設けられた第１表面と、前記第１表面に対向する第２表面とを有し、前記第１配線および前記第１電極が導通するように前記第１基板に実装された第１半導体チップと、
    第２実装面と、前記第２実装面に対向する第３実装面とを有し、前記第２実装面が前記第１実装面に対向するように前記第１基板に接合された第２基板と、
    第２配線が設けられた第４実装面と、前記第４実装面に対向する第５実装面とを有し、前記第４実装面が前記第３実装面に対向するように前記第２基板に接合され、かつ、前記第２配線が前記第２表面に導通して前記第２表面の電位が安定化するように前記第１半導体チップを実装する第３基板と、
    第３表面を有し、前記第３表面が前記第５実装面に対向するように前記第３基板に実装された第２半導体チップと
    を具備する
    電子機器。
  9. 第１配線が設けられた第１実装面を有する第１基板に、第１電極が設けられた第１表面と、前記第１表面に対向する第２表面とを有する第１半導体チップを、前記第１配線および前記第１電極が導通するように実装することと、
    前記第１基板に、第２実装面と、前記第２実装面に対向する第３実装面とを有する第２基板を、前記第２実装面が前記第１実装面に対向するように接合することと、
    前記第２基板に、第４実装面と、前記第４実装面に対向する第５実装面とを有する第３基板を、前記第４実装面が前記第３実装面に対向するように接合することと
    を含み、
    前記第２基板に前記第３基板を接合することは、
    前記第１半導体チップを、前記第３基板に、前記第２表面が前記第４実装面に設けられた第２配線と導通して前記第２表面の電位が安定化するように実装することを、前記第２基板に前記第３基板を接合することと同時に行うこと
    を含む
    マルチチップモジュールの製造方法。
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