JP2020123636A - 半導体モジュールおよび半導体パッケージ、並びに、それらの製造方法 - Google Patents

Abstract

【課題】半導体モジュールの信頼性を向上させる。【解決手段】半導体モジュールＭＪは、チップＣＰ１およびチップＣＰ２を有する。チップＣＰ１では、多層配線層である配線Ｍ１ａ〜Ｍ５ａのうち配線Ｍ１ａの一部がインダクタＩＤ１を構成し、チップＣＰ２では、多層配線層である配線Ｍ１ｂ〜Ｍ５ｂのうち配線Ｍ１ｂの一部がインダクタＩＤ２を構成している。チップＣＰ２は、チップＣＰ１上に搭載され、配線Ｍ５ａと配線Ｍ５ｂとが直接接するように、チップＣＰ１の表面ＴＳ１は、チップＣＰ２の表面ＴＳ２と接合している。インダクタＩＤ２は、平面視においてインダクタＩＤ１と重なる位置に形成されている。【選択図】図３

Description

本発明は、半導体モジュールおよび半導体パッケージ、並びに、それらの製造方法に関し、特に、マイクロアイソレータを有する半導体モジュールおよび半導体パッケージに好適に利用できる。

２つの半導体チップの間において、非接触で信号を伝達する場合、フォトカプラが用いられることが多い。しかし、フォトカプラは発光素子および受光素子を有しているため、フォトカプラの小型化が難しい。また、電気信号の周波数が高い場合、フォトカプラでは上記電気信号に追従できなくなるという問題がある。

このような問題に対して、近年では、２つの半導体チップの間に２つのインダクタを設け、これら２つのインダクタの間において、非接触で信号を送受信する技術が開発されている。

例えば、特許文献１には、２つの半導体チップのうち一方の内部に形成されている多層配線層の最下層に第１インダクタを設け、多層配線層の最上層に第２インダクタ設けることで、第１インダクタと第２インダクタとの間において、非接触で電気信号を伝達する信号伝達素子を形成する技術が開示されている。

特開２００９−２９５８０４号公報

１つの半導体チップの内部の多層配線層を用いて２つのインダクタを形成する際に、２つのインダクタの間の電位差が大きい場合、層間絶縁膜の厚さが薄いことに起因して、２つのインダクタの間の絶縁耐圧が十分に得られない問題がある。このため、２つのインダクタの間の絶縁耐圧を向上させることが望まれる。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになる。

一実施の形態によれば、半導体モジュールは、第１半導体基板、第１半導体基板の上方に形成された第１多層配線層、第１多層配線層の最上層に形成された第１配線、および、第１多層配線層のうち第１配線とは異なる層に形成された第１インダクタを備える第１チップを有する。また、半導体モジュールは、第２多層配線層、第２多層配線層の最上層に形成された第２配線、および、第２多層配線層のうち第２配線とは異なる層に形成された第２インダクタを備える第２チップを有する。ここで、第２チップは、第１チップ上に搭載され、第１配線と第２配線とが直接接するように、第１チップの表面は、第２チップの表面と接合され、第２インダクタは、平面視において第１インダクタと重なる位置に形成されている。

一実施の形態によれば、半導体モジュールの信頼性を向上させることができる。

実施の形態１の半導体モジュールの概要を示す模式図である。 実施の形態１の半導体モジュールを示す平面図である。 実施の形態１の半導体モジュールを示す断面図である。 実施の形態１、比較例１および比較例２の各々のウェハの状態を示す断面図である。 実施の形態１のチップの製造工程を示す断面図である。 図５に続く製造工程を示す断面図である。 図６に続く製造工程を示す断面図である。 図７に続く製造工程を示す断面図である。 実施の形態１の半導体モジュールの製造工程を示す断面図である。 図９に続く製造工程を示す断面図である。 図１０に続く製造工程を示す断面図である。 図１１に続く製造工程を示す断面図である。 実施の形態１の半導体パッケージの製造工程を示す断面図である。 図１３に続く製造工程を示す断面図である。 図１４に続く製造工程を示す断面図である。 実施の形態２の半導体モジュールを示す断面図である。 実施の形態３の半導体モジュールを示す断面図である。 実施の形態４の半導体モジュールを示す断面図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップなども含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合などを除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素などの形状、位置関係などに言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合などを除き、実質的にその形状などに近似または類似するものなどを含むものとする。このことは、上記数値および範囲についても同様である。

以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

また、実施の形態で用いる図面においては、図面を見易くするために、断面図であってもハッチングを省略する場合もあるし、平面図であってもハッチングを付す場合もある。

また、以下の実施の形態で「Ａの直下に位置しているＢ」などと表現したときは、ＡとＢとの関係は、互いに直接接している場合も含み、互いの間に他の構成物がある場合も含む。言い換えれば、ＡとＢとの関係は、平面視において重なっていることを意味する。なお、「直下」の代わりに「直上」と表現したときも、同様の関係が成り立つ。

（実施の形態１）
図１は、非接触で電気信号の伝搬を行うことが可能な半導体装置である半導体モジュールＭＪの概要を示す模式図であり、半導体モジュールＭＪと、半導体モジュールＭＪに電気的に接続されたチップ（半導体チップ）ＣＰ３とを示している。

半導体モジュールＭＪは、チップ（半導体チップ）ＣＰ１とチップ（配線構造体、インターポーザ）ＣＰ２とが貼り合わされ、これらが積層された半導体装置である。チップＣＰ１は渦巻き状のインダクタ（コイル）ＩＤ１を有し、チップＣＰ２は渦巻き状のインダクタ（コイル）ＩＤ２を有する。これらのインダクタＩＤ１およびインダクタＩＤ２は、互いに離間され、平面視において重なる位置に形成されている。これらのインダクタＩＤ１およびインダクタＩＤ２により、マイクロアイソレータ（非接触通信回路）が構成されている。

チップＣＰ１には、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などの半導体素子が形成されており、複数の半導体素子によって、送信回路ＴＸが構成されている。送信回路ＴＸはインダクタＩＤ１に電気的に接続されており、送信回路ＴＸから送信された信号が電流としてインダクタＩＤ１へ流れる。インダクタＩＤ１における電流の変化に応じて、チップＣＰ２のインダクタＩＤ２では誘起起電力が発生して誘導電流が流れる。

チップＣＰ２には、パッド電極ＰＡＤ１が形成されており、パッド電極ＰＡＤ１は、インダクタＩＤ２に電気的に接続されている。また、チップＣＰ３には、パッド電極ＰＡＤ２が形成されており、パッド電極ＰＡＤ２は、ボンディングワイヤＢＷを介して、パッド電極ＰＡＤ１に電気的に接続されている。従って、インダクタＩＤ２で生じた誘導電流は、パッド電極ＰＡＤ１およびボンディングワイヤＢＷを介して、パッド電極ＰＡＤ２へと流れる。

チップＣＰ３には、ＭＩＳＦＥＴなどの半導体素子が形成されており、複数の半導体素子によって、受信回路ＲＸが構成されている。受信回路ＲＸはパッド電極ＰＡＤ２に電気的に接続されている。従って、受信回路ＲＸは、送信回路ＴＸから送信された信号を、インダクタＩＤ１、インダクタＩＤ２、パッド電極ＰＡＤ１、ボンディングワイヤＢＷおよびパッド電極ＰＡＤ２を介して、受信することができる。

図２は、半導体モジュールＭＪの平面図を示し、チップＣＰ２の裏面ＢＳ２側（半導体モジュールＭＪの表面側）から見た上面図を示している。

チップＣＰ１の平面サイズは、チップＣＰ２の平面サイズとほぼ同じである。図２に示されるように、平面視において、半導体モジュールＭＪは、Ｘ方向に沿った第１辺Ｓ１および第２辺Ｓ２、並びに、Ｙ方向に沿った第３辺Ｓ３および第４辺Ｓ４を有し、チップＣＰ１およびチップＣＰ２も、これらに対応する第１辺Ｓ１〜第４辺Ｓ４を有する。なお、Ｘ方向およびＹ方向は、互いに交差し、互いに直交している。また、Ｚ方向は、Ｘ方向およびＹ方向に直交する方向であり、半導体モジュールＭＪの厚さ方向である。

ここで、第１辺Ｓ１を用いて例示すると、平面視において、チップＣＰ１の第１辺Ｓ１の位置は、チップＣＰ２の第１辺Ｓ１の位置と、５μｍ以内の範囲で一致している。このような関係は、各々の第２辺Ｓ２〜第４辺Ｓ４についても同様である。

すなわち、平面視において、チップＣＰ１の外周は、チップＣＰ２の外周と所定の範囲内で一致し、具体的には、チップＣＰ２の外周と５μｍ以内の範囲で一致している。言い換えれば、チップＣＰ１の側面と、チップＣＰ２の側面とは、面一である。更に言い換えれば、チップＣＰ１の第１辺Ｓ１〜第４辺Ｓ４の位置と、チップＣＰ２の第１辺Ｓ１〜第４辺Ｓ４の位置とのずれが、それぞれ５μｍ以内である。

以降の本実施の形態において、チップＣＰ１の平面サイズおよびチップＣＰ２の平面サイズが、同じ、または、ほぼ同じと記した場合は、上述のように、チップＣＰ１の外周が、チップＣＰ２の外周と５μｍ以内の範囲で一致していることを意味する。

以下に、図３を用いて、本実施の形態の半導体モジュールＭＪに含まれるチップＣＰ１およびチップＣＰ２と、半導体モジュールＭＪに電気的に接続されているチップＣＰ３の構造とについて説明する。図３に示されるように、チップＣＰ１は、表面ＴＳ１および裏面ＢＳ１を有し、チップＣＰ２は、表面ＴＳ２および裏面ＢＳ２を有している。表面ＴＳ１および表面ＴＳ２は、向かい合わせになっており、互いに接合している。すなわち、図３では、チップＣＰ２が逆さになっている状態が示されている。

＜チップ（半導体チップ）ＣＰ１の構造＞
チップＣＰ１には図１に示されるような送信回路ＴＸが形成されており、図３では、このような送信回路ＴＸを構成する半導体素子の例として、ＭＩＳＦＥＴ１Ｑが示されている。また、チップＣＰ１の表面ＴＳ１は、層間絶縁膜ＩＬ５ａの表面および配線Ｍ５ａの表面であり、チップＣＰ１の裏面ＢＳ１は、半導体基板ＳＢ１の裏面である。

半導体基板ＳＢ１には、ｐ型またはｎ型のウェル領域が形成されており、ウェル領域にはソース領域またはドレイン領域となる不純物領域が形成されている。半導体基板ＳＢ１上には、ゲート絶縁膜を介して、ゲート電極が形成されている。ＭＩＳＦＥＴ１Ｑは、上記ゲート電極、上記ゲート絶縁膜および上記不純物領域を有する半導体素子であり、ｐ型またはｎ型の電界効果トランジスタである。また、ＭＩＳＦＥＴ１Ｑのような半導体素子は、半導体基板ＳＢ１に複数形成されており、半導体基板ＳＢ１には、各半導体素子を分離するための素子分離部ＳＴＩが形成されている。素子分離部ＳＴＩは、半導体基板ＳＢ１に形成された溝内に、酸化シリコン膜のような絶縁膜が埋め込まれることで形成されている。

半導体基板ＳＢ１の上方には、ＭＩＳＦＥＴ１Ｑを覆うように、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ０ａが形成されている。層間絶縁膜ＩＬ０ａ上には、第１配線層として、複数の配線Ｍ１ａが形成されている。配線Ｍ１ａは、アルミニウム膜を主体とした導電性膜からなり、例えば第１バリアメタル膜、アルミニウム膜および第２バリアメタル膜の積層膜からなる。第１バリアメタル膜および第２バリアメタル膜は、例えばチタン膜または窒化チタン膜であるか、これらの積層膜である。

複数の配線Ｍ１ａの一部は、ＭＩＳＦＥＴ１Ｑに、プラグなどを介して電気的に接続されている。また、複数の配線Ｍ１ａの他の一部は、インダクタＩＤ１を構成している。ここでは、渦巻き状のインダクタＩＤ１を構成する配線Ｍ１ａのうち一部のみを示している。また、インダクタＩＤ１もＭＩＳＦＥＴ１Ｑに電気的に接続されている。

層間絶縁膜ＩＬ０ａ上には、多層の層間絶縁膜ＩＬ１ａ〜ＩＬ５ａが形成されている。層間絶縁膜ＩＬ１ａ〜ＩＬ５ａの各々は、例えば酸化シリコン膜または炭酸化シリコン膜である。層間絶縁膜ＩＬ１ａ〜ＩＬ４ａの各々の上面には、第２〜第４配線層として、複数の配線Ｍ２ａ〜Ｍ４ａが形成されている。配線Ｍ１ａ〜Ｍ４ａは、プラグなどを介して互いに電気的に接続されている。また、配線Ｍ２ａ〜Ｍ４ａの各々を構成する材料は、配線Ｍ１ａを構成する材料と同じである。

第５配線層である配線Ｍ５ａは、層間絶縁膜ＩＬ５ａに形成された溝内に、例えば銅のような導電性膜が埋め込まれることで形成されており、所謂ダマシン配線と呼ばれる配線構造を成している。なお、上記導電性膜と層間絶縁膜ＩＬ５ａとの間に、例えば窒化タンタル膜のようなバリアメタル膜が介在していてもよい。

複数の配線Ｍ５ａは、インダクタＩＤ１とは異なる層に形成された配線であり、第１〜第５配線層からなる多層配線層の最上層の配線である。複数の配線Ｍ５ａには、配線Ｍ１ａ〜Ｍ４ａを介して、インダクタＩＤ１に電気的に接続される配線、および、ＭＩＳＦＥＴ１Ｑに電気的に接続される配線が含まれている。

また、配線Ｍ５ａの表面（チップＣＰ１の表面ＴＳ１）は、後述のチップＣＰ２の配線Ｍ５ｂの表面に直接接している。複数の配線Ｍ５ａには、インダクタＩＤ１またはＭＩＳＦＥＴ１Ｑに電気的に接続される配線も含まれているが、チップＣＰ２の配線Ｍ５ｂとの接着強度を高める目的で、ダミー配線として、インダクタＩＤ１またはＭＩＳＦＥＴ１Ｑに電気的に接続されていないフローティング配線が含まれていてもよい。

＜チップ（配線構造体、インターポーザ）ＣＰ２の構造＞
チップＣＰ２には、多層配線層と、多層配線層の一部にインダクタＩＤ２が設けられているが、ＭＩＳＦＥＴ１Ｑのような半導体素子は形成されていない。従って、チップＣＰ２は、チップＣＰ１上に搭載された配線構造体または配線用のインターポーザであるとも言える。

また、後述の製造方法で詳細に説明するが、チップＣＰ２では、層間絶縁膜ＩＬ０ｂの下部に設けられていた半導体基板が除去されている。従って、チップＣＰ２の裏面ＢＳ２は、層間絶縁膜ＩＬ０ｂの裏面であり、チップＣＰ２の表面ＴＳ２は、層間絶縁膜ＩＬ５ｂおよび配線Ｍ５ｂの表面である。

層間絶縁膜ＩＬ０ｂ上には、第１配線層として、複数の配線Ｍ１ｂが形成されている。複数の配線Ｍ１ｂの一部は、インダクタＩＤ２を構成している。ここでは、渦巻き状のインダクタＩＤ２を構成する配線Ｍ１ｂのうち一部のみを示している。

層間絶縁膜ＩＬ０ｂ上には、多層の層間絶縁膜ＩＬ１ｂ〜ＩＬ５ｂが形成されている。層間絶縁膜ＩＬ０ｂは、例えば窒化シリコン膜、酸化シリコン膜または炭酸化シリコン膜である。層間絶縁膜ＩＬ１ｂ〜ＩＬ５ｂの各々は、例えば酸化シリコン膜または炭酸化シリコン膜である。層間絶縁膜ＩＬ１ｂ〜ＩＬ４ｂの各々の上面には、第２〜第４配線層として、複数の配線Ｍ２ｂ〜Ｍ４ｂが形成されている。配線Ｍ１ｂ〜Ｍ４ｂは、プラグなどを介して互いに電気的に接続されている。また、配線Ｍ１ｂ〜Ｍ４ｂの各々を構成する材料は、配線Ｍ１ａを構成する材料と同じである。

第５配線層である配線Ｍ５ｂは、層間絶縁膜ＩＬ５ｂに形成された溝内に、例えば銅のような導電性膜が埋め込まれることで形成されており、配線Ｍ５ａと同様なダマシン配線構造を成している。配線Ｍ５ｂは、インダクタＩＤ２とは異なる層に形成された配線であり、第１〜第５配線層からなる多層配線層の最上層の配線である。

また、配線Ｍ５ｂの表面（チップＣＰ２の表面ＴＳ２）は、チップＣＰ１の配線Ｍ５ａの表面に直接接している。複数の配線Ｍ５ｂには、ＭＩＳＦＥＴ１Ｑ、インダクタＩＤ１またはインダクタＩＤ２に電気的に接続される配線も含まれているが、チップＣＰ１の配線Ｍ５ａとの接着強度を高める目的で、ダミー配線として、ＭＩＳＦＥＴ１Ｑ、インダクタＩＤ１およびインダクタＩＤ２に電気的に接続されていない配線が含まれていてもよい。

チップＣＰ２では、層間絶縁膜ＩＬ０ｂの一部に、裏面ＢＳ２側から配線Ｍ１ｂに向かって、開口部ＯＰ１が形成されている。多層配線層の最下層の配線である配線Ｍ１ｂのうち開口部ＯＰ１から露出した一部の領域が、ボンディングワイヤＢＷに接続されるためのパッド電極ＰＡＤ１を構成している。

半導体モジュールＭＪの左方に示されるパッド電極ＰＡＤ１は、チップＣＰ１の配線Ｍ１ａ〜Ｍ５ａおよびチップＣＰ２の配線Ｍ１ｂ〜配線Ｍ５ｂを介して、ＭＩＳＦＥＴ１Ｑに電気的に接続され、図示しないリードまたは配線基板などに、ボンディングワイヤなどを介して接続される。また、半導体モジュールＭＪの右方に示されるパッド電極ＰＡＤ１は、インダクタＩＤ２に接続された配線Ｍ１ｂの一部であり、後述のチップＣＰ３に、ボンディングワイヤＢＷを介して接続される。

なお、図３に示されるボンディングワイヤＢＷは、半導体モジュールＭＪとチップＣＰ３とを接続するための外部接続用の導電体であり、例えば銅または金からなる。

＜チップ（半導体チップ）ＣＰ３の構造＞
チップＣＰ３には図１に示されるような受信回路ＲＸが形成されており、図３では、このような受信回路ＲＸを構成する半導体素子の例として、ＭＩＳＦＥＴ２Ｑが示されている。

半導体基板ＳＢ３には、ｐ型またはｎ型のウェル領域が形成されており、ウェル領域にはソース領域またはドレイン領域となる不純物領域が形成されている。半導体基板ＳＢ３上には、ゲート絶縁膜を介して、ゲート電極が形成されている。ＭＩＳＦＥＴ２Ｑは、上記ゲート電極、上記ゲート絶縁膜および上記不純物領域を有する半導体素子であり、ｐ型またはｎ型の電界効果トランジスタである。また、ＭＩＳＦＥＴ２Ｑのような半導体素子は、半導体基板ＳＢ３に複数形成されており、半導体基板ＳＢ３には、各半導体素子を分離するための素子分離部ＳＴＩが形成されている。

半導体基板ＳＢ３の上方には、ＭＩＳＦＥＴ２Ｑを覆うように、例えば酸化シリコンからなる層間絶縁膜ＩＬ０ｃが形成されている。層間絶縁膜ＩＬ０ｃ上には、第１配線層として、複数の配線Ｍ１ｃが形成されている。複数の配線Ｍ１ａの一部は、ＭＩＳＦＥＴ２Ｑに、プラグなどを介して電気的に接続されている。

層間絶縁膜ＩＬ０ｃ上には、多層の層間絶縁膜ＩＬ１ｃ〜ＩＬ４ｃが形成されている。層間絶縁膜ＩＬ１ｃ〜ＩＬ４ｃの各々は、例えば酸化シリコン膜または炭酸化シリコン膜である。層間絶縁膜ＩＬ１ｃ〜ＩＬ４ｃの各々の上面には、第２〜第４配線層として、複数の配線Ｍ２ｃ〜Ｍ４ｃが形成されている。配線Ｍ１ｃ〜Ｍ４ｃは、プラグなどを介して互いに電気的に接続されている。また、配線Ｍ１ｃ〜Ｍ４ｃの各々を構成する材料は、配線Ｍ１ａを構成する材料と同じである。

第５配線層である配線Ｍ５ｃは、層間絶縁膜ＩＬ４ｃ上に形成されている。配線Ｍ５ｃを構成する材料は、配線Ｍ１ｃ〜Ｍ４ｃを構成する材料と同じであるが、配線Ｍ５ｃの厚さは、配線Ｍ１ｃ〜Ｍ４ｃの各々の厚さよりも厚い。

層間絶縁膜ＩＬ４ｃ上には、配線Ｍ５ｃを覆うように、例えば窒化シリコンからなる絶縁膜である層間絶縁膜ＩＬ５ｃが形成されている。層間絶縁膜ＩＬ５ｃの一部には開口部ＯＰ２が形成されている。配線Ｍ５ａは、第１〜第５配線層からなる多層配線層の最上層の配線であり、配線Ｍ５ａのうち開口部ＯＰ２から露出した一部の領域が、ボンディングワイヤＢＷに接続されるためのパッド電極ＰＡＤ２を構成している。

チップＣＰ３の右方に示されるパッド電極ＰＡＤ２は、チップＣＰ３の配線Ｍ１ｃ〜Ｍ５ｃを介して、ＭＩＳＦＥＴ２Ｑに電気的に接続され、図示しないリードまたは配線基板などに、ボンディングワイヤなどを介して接続される。また、チップＣＰ３の左方に示されるパッド電極ＰＡＤ２は、ボンディングワイヤＢＷを介して、チップＣＰ１のパッド電極ＰＡＤ１に電気的に接続されている。

このように、半導体モジュールＭＪ（チップＣＰ２）内に形成されているインダクタＩＤ２は、インダクタＩＤ２に接続されているパッド電極ＰＡＤ１、ボンディングワイヤＢＷ、パッド電極ＰＡＤ２および配線Ｍ１ｃ〜Ｍ５ｃを介して、ＭＩＳＦＥＴ２Ｑに電気的に接続されている。

＜半導体モジュールＭＪの構成および主な特徴＞
図３に示されるように、本実施の形態における半導体モジュールＭＪは、チップＣＰ１およびチップＣＰ２を有し、チップＣＰ１の表面ＴＳ１およびチップＣＰ２の表面ＴＳ２が、互いに接合している。具体的には、チップＣＰ１の層間絶縁膜ＩＬ５ａの上面が、チップＣＰ２の層間絶縁膜ＩＬ５ｂの上面に接合し、チップＣＰ１の最上層配線である配線Ｍ５ａの上面が、チップＣＰ２の最上層配線である配線Ｍ５ｂの上面に接合している。

このように、互いに直接接している配線Ｍ５ａおよび配線Ｍ５ｂを介して、チップＣＰ１とチップＣＰ２との間で、電気信号の伝達を行うことができる。

また、上述のように、チップＣＰ１の平面サイズおよびチップＣＰ２の平面サイズは同じである。具体的には、平面視において、チップＣＰ１の外周は、チップＣＰ２の外周と５μｍ以内の範囲で一致している。従って、チップＣＰ１およびチップＣＰ２の実装密度が最大となっているので、半導体モジュールＭＪの小型化を図ることができる。

また、チップＣＰ１の配線Ｍ５ａおよびチップＣＰ２の配線Ｍ５ｂが互いに直接接合されていることによって、層間絶縁膜ＩＬ５ａおよび層間絶縁膜ＩＬ５ｂのみが直接接合されている場合と比較して、チップＣＰ１とチップＣＰ２との接合強度を高めることができる。

また、チップＣＰ１およびチップＣＰ２の接続は、配線Ｍ５ａおよび配線Ｍ５ｂからなる積層配線を引き回すことで達成できる。すなわち、厚さの厚い積層配線によって、チップＣＰ１内およびチップＣＰ２内の所望の箇所まで配線を引き回せるため、設計の自由度が増し、配線抵抗を低く抑制することができる。

以上のように、本実施の形態によれば、半導体モジュールＭＪの性能を向上させることができる。

また、本実施の形態では、半導体モジュールＭＪが形成されるウェハ全体の反りを低減させることができると共に、インダクタＩＤ１とインダクタＩＤ２との間の絶縁耐圧を向上させることができる。以下に、図４を用いて、このような効果について説明する。

図４は、本願発明者らが検討した比較例１のウェハＷＦ４および比較例２のウェハＷＦ５と、本実施の形態のウェハＷＦ１、ＷＦ２とを比較した断面図である。図４には、比較例１のウェハＷＦ４の一部を拡大したチップＣＰ４と、比較例２のウェハＷＦ５の一部を拡大したチップＣＰ５と、本実施の形態のウェハＷＦ１、ＷＦ２の一部を拡大した半導体モジュールＭＪとが示されている。

まず、比較例１のチップＣＰ４は、多層配線層の最上層にインダクタＩＤ２が形成されている点を除き、本実施の形態のチップＣＰ１とほぼ同様な構造で形成されている。ここで、製品の仕様によって、インダクタＩＤ１とインダクタＩＤ２との間の電位差が大きい場合、インダクタＩＤ１とインダクタＩＤ２との間の絶縁耐圧が不十分となる恐れがある。

そのような比較例１が有する恐れを抑制し、インダクタＩＤ１とインダクタＩＤ２との間の絶縁耐圧を向上させようと試みた場合、例えば比較例２のように、配線層の数を増やし、インダクタＩＤ１とインダクタＩＤ２との間に形成される層間絶縁膜の数を増やす（層間絶縁膜の厚さを厚くする）ことが考えられる。従って、比較例２のチップＣＰ５の思想は、比較例１のチップＣＰ４と比較して、インダクタＩＤ１とインダクタＩＤ２との間の絶縁耐圧を向上させるという点において有効である。

しかしながら、比較例１のウェハＷＦ４および比較例２のウェハＷＦ５の各々の反りを比べると、比較例２のウェハＷＦ５の反りは、比較例１のウェハＷＦ４の反りよりも大きくなっている。これは、配線層および層間絶縁膜を多層化したことによって、これらを構成する材料からの応力が大きくなったことに起因する。

このように、ウェハＷＦ５の反りが大きくなると、ウェハＷＦ５で行われる各製造工程が正常に行えないという問題がある。例えば、多層配線層を形成する過程において、ウェハＷＦ５の反りが大きくなり過ぎて、インダクタＩＤ２を含む上層の配線および上層の層間絶縁膜を形成するために、ＣＶＤ装置またはスパッタリング装置へウェハＷＦ５を搬入できないという問題がある。また、仮に最上層にインダクタＩＤ２を形成できたとしても、大きな応力によって、層間絶縁膜、および、ＭＩＳＦＥＴ１Ｑが形成されている半導体基板にクラックなどが発生する恐れもある。そうすると、インダクタＩＤ１とインダクタＩＤ２との間の絶縁耐圧が劣化する、または、ＭＩＳＦＥＴ１Ｑの特性が変動するなどの不具合が生じる場合もある。すなわち、比較例２では、半導体装置であるチップＣＰ５の信頼性が低下する恐れがある。

このような比較例１および比較例２において懸念される問題に対して、本実施の形態の半導体モジュールＭＪは、ウェハＷＦ１の表面（ＴＳ１）とウェハＷＦ２の表面（ＴＳ２）とを貼り合わせることによって形成されている。すなわち、互いの反りが相殺されるように、ウェハＷＦ１の表面（ＴＳ１）とウェハＷＦ２の表面（ＴＳ２）とが接合されている。言い換えれば、互いに反対の方向に反った状態において、ウェハＷＦ１およびウェハＷＦ２が貼り合わせているので、貼り合わせたウェハＷＦ１およびウェハＷＦ２の全体の反りは、図４に示されるように、非常に小さくなる。従って、本実施の形態では、比較例２が有する問題を抑制することができる。

更に、本実施の形態では、インダクタＩＤ１とインダクタＩＤ２との間に形成されている層間絶縁膜の厚さが、十分に保たれている。従って、インダクタＩＤ１とインダクタＩＤ２との間の絶縁耐圧に関して、比較例２の構造とほぼ同様な効果を期待できる。すなわち、本実施の形態によれば、インダクタＩＤ１とインダクタＩＤ２との間の絶縁耐圧を向上させることができるので、半導体モジュールＭＪの信頼性を向上させることができる。

なお、インダクタＩＤ１およびインダクタＩＤ２が形成される配線層は、チップＣＰ１およびチップＣＰ２の各々の多層配線層の最下層に限定されるものではない。しかしながら、本実施の形態のように、インダクタＩＤ１が最下層の配線Ｍ１ａに形成され、インダクタＩＤ２が最下層の配線Ｍ１ｂに形成されていることで、インダクタＩＤ１とインダクタＩＤ２との間の絶縁耐圧を最大限に高めることができる。

＜ウェハＷＦ１〜ＷＦ３（チップＣＰ１〜ＣＰ３）の製造方法＞
以下に、図５〜図８を用いて、本実施の形態のチップＣＰ１〜ＣＰ３となる領域を複数有するウェハＷＦ１〜ＷＦ３の製造方法を説明する。なお、ウェハＷＦ１〜ＷＦ３の製造工程は、実際にはそれぞれ個別に行われる。しかしながら、ウェハＷＦ１〜ＷＦ３の製造工程には、ほぼ同様の工程が多く含まれているので、以下の説明では、説明の簡略化のため、ウェハＷＦ１〜ＷＦ３を同じ図面に図示し、共通する工程については一緒に説明する。

まず、図５に示されるように、ウェハＷＦ１〜ＷＦ３の支持基板となる半導体基板ＳＢ１〜ＳＢ３を用意する。半導体基板ＳＢ１〜ＳＢ３は、好ましくは１〜１０Ωｃｍ程度の比抵抗を有する単結晶シリコンからなり、例えばｐ型の単結晶シリコンからなる。次に、フォトリソグラフィ法およびエッチング処理によって、半導体基板ＳＢ１、ＳＢ３に溝を形成する。次に、上記溝の内部を含む半導体基板ＳＢ１、ＳＢ３上に、例えばＣＶＤ法によって、例えば酸化シリコン膜からなる絶縁膜を堆積する。次に、ＣＭＰ（Chemical Mechanical Polishing）法によって、上記絶縁膜を研磨することで、上記溝の外部の絶縁膜を除去する。このように、上記溝の内部に上記絶縁膜を埋め込むことで、素子分離部ＳＴＩが形成される。

次に、フォトリソグラフィ法およびイオン注入によって、半導体基板ＳＢ１、ＳＢ３に、ｐ型またはｎ型のウェル領域を形成する。次に、半導体基板ＳＢ１、ＳＢ３上にゲート絶縁膜およびゲート電極を形成し、半導体基板ＳＢ１、ＳＢ３にソース領域およびドレイン領域を形成することで、半導体基板ＳＢ１、ＳＢ３にそれぞれＭＩＳＦＥＴ１Ｑ、２Ｑを形成する。

次に、図６に示されるように、半導体基板ＳＢ１〜ＳＢ３上に、例えばＣＶＤ法によって、それぞれ層間絶縁膜ＩＬ０ａ〜ＩＬ０ｃを形成する。次に、フォトリソグラフィ法およびエッチング処理によって、層間絶縁膜ＩＬ０ａ、ＩＬ０ｃにコンタクトホールを形成し、その後、上記コンタクトホール内にタングステン膜などを埋め込むことで、層間絶縁膜ＩＬ０ａ、ＩＬ０ｃに、ＭＩＳＦＥＴ１Ｑ、２Ｑに電気的に接続されるプラグを形成する。

次に、図７に示されるように、層間絶縁膜ＩＬ０ａ〜ＩＬ０ｃ上に、第１配線層として、それぞれ複数の配線Ｍ１ａ〜Ｍ１ｃを形成する。配線Ｍ１ａ〜Ｍ１ｃは、例えばスパッタリング法によって、第１バリアメタル膜、アルミニウム膜および第２バリアメタル膜を順次形成し、これらをパターニングすることで形成される。第１バリアメタル膜および第２バリアメタル膜は、例えばチタン膜または窒化チタン膜であるか、これらの積層膜である。また、ウェハＷＦ１において、複数の配線Ｍ１ａの一部は、ＭＩＳＦＥＴ１Ｑに上記プラグを介して電気的に接続され、複数の配線Ｍ１ａの他の一部は、インダクタＩＤ１を構成する。また、ウェハＷＦ２において、複数の配線Ｍ１ｂの一部は、後の工程でパッド電極ＰＡＤ１を構成し、複数の配線Ｍ１ｂの他の一部は、インダクタＩＤ２を構成する。また、ウェハＷＦ３において、複数の配線Ｍ１ｃの一部は、ＭＩＳＦＥＴ２Ｑに上記プラグを介して電気的に接続される。

次に、図８に示されるように、ウェハＷＦ１において、層間絶縁膜ＩＬ０ａ上に、層間絶縁膜ＩＬ１ａ〜ＩＬ４ａおよび配線Ｍ２ａ〜Ｍ４ａを形成し、ウェハＷＦ２において、層間絶縁膜ＩＬ０ｂ上に、層間絶縁膜ＩＬ１ｂ〜ＩＬ４ｂおよび配線Ｍ２ｂ〜Ｍ４ｂを形成し、ウェハＷＦ３において、層間絶縁膜ＩＬ０ｃ上に、層間絶縁膜ＩＬ１ｃ〜ＩＬ４ｃおよび配線Ｍ２ｃ〜Ｍ４ｃを形成する。層間絶縁膜ＩＬ１ａ〜ＩＬ４ａ、ＩＬ１ｂ〜ＩＬ４ｂ、ＩＬ１ｃ〜ＩＬ４ｃは、例えばＣＶＤ法によって形成され、例えば酸化シリコン膜または炭酸化シリコン膜である。第２〜第４配線層である配線Ｍ２ａ〜Ｍ４ａ、Ｍ２ｂ〜Ｍ４ｂ、Ｍ２ｃ〜Ｍ４ｃの形成工程および材料は、配線Ｍ１ａ〜Ｍ１ｃの形成工程および材料と同様である。

次に、ウェハＷＦ１、ＷＦ２において、層間絶縁膜ＩＬ４ａ、ＩＬ４ｂ上に、例えばＣＶＤ法によって、例えば酸化シリコン膜または炭酸化シリコン膜からなる層間絶縁膜ＩＬ５ａ、ＩＬ５ｂを形成する。次に、層間絶縁膜ＩＬ５ａ、ＩＬ５ｂに溝を形成し、上記溝の内部を含む層間絶縁膜ＩＬ５ａ、ＩＬ５ｂ上に、スパッタリング法またはＣＶＤ法によって、タンタル膜および窒化タンタル膜からなるバリアメタル膜を形成する。次に、上記バリアメタル膜上に、例えばめっき法によって、例えば銅膜を堆積する。次に、ＣＭＰ法によって、上記銅膜および上記バリアメタル膜を研磨することで、上記溝の外部の上記銅膜および上記バリアメタル膜を除去する。このように、上記溝の内部に上記銅膜および上記バリアメタル膜を埋め込むことで、ダマシン構造の配線Ｍ５ａおよび配線Ｍ５ｂが形成される。

以上で、ウェハＷＦ１、ＷＦ２の製造工程は概ね完了となる。すなわち、以上の製造工程によって、ＭＩＳＦＥＴ１Ｑ、多層配線層である配線Ｍ１ａ〜配線Ｍ５ａおよびインダクタＩＤ１を有するウェハＷＦ１が準備され、多層配線層である配線Ｍ１ｂ〜配線Ｍ５ｂ、パッド電極ＰＡＤ１およびインダクタＩＤ２を有するウェハＷＦ２が準備される。

ここで、層間絶縁膜ＩＬ５ａおよび配線Ｍ５ａの各々の表面がウェハＷＦ１の表面ＴＳ１となっており、半導体基板ＳＢ１の裏面がウェハＷＦ１の裏面ＢＳ１となっている。また、層間絶縁膜ＩＬ５ｂおよび配線Ｍ５ｂの各々の表面がウェハＷＦ２の表面ＴＳ２となっており、半導体基板ＳＢ２の裏面がウェハＷＦ２の裏面ＢＳ２となっている。

また、ウェハＷＦ３においては、層間絶縁膜ＩＬ４ｃ上に、配線Ｍ５ｃを形成する。配線Ｍ５ｃは、配線Ｍ１ｃと同様の手法で形成され、同様の構造を有するが、配線Ｍ５ｃのアルミニウム膜の厚さが配線Ｍ１ｃのアルミニウム膜の厚さよりも厚い。その後、配線Ｍ５ｃを覆うように、層間絶縁膜ＩＬ４ｃ上に、例えばＣＶＤ法によって、例えば窒化シリコン膜からなる層間絶縁膜ＩＬ５ｃを形成する。その後、フォトリソグラフィ法およびエッチング処理によって、層間絶縁膜ＩＬ５ｃの一部に開口部ＯＰ２を形成する。開口部ＯＰ２から露出した配線Ｍ５ｃは、パッド電極ＰＡＤ２となる。

以上で、ウェハＷＦ３の製造工程は概ね完了となる。すなわち、以上の製造工程によって、ＭＩＳＦＥＴ２Ｑ、および、多層配線層である配線Ｍ１ｃ〜配線Ｍ５ｃを有するウェハＷＦ１が準備される。

ここで、層間絶縁膜ＩＬ５ｃおよび配線Ｍ５ｃの各々の表面がウェハＷＦ３の表面ＴＳ３となっており、半導体基板ＳＢ３の裏面がウェハＷＦ３の裏面ＢＳ３となっている。

＜半導体モジュールＭＪの製造方法＞
以下に、図９〜図１３を用いて、本実施の形態の半導体モジュールＭＪの製造方法を説明する。なお、図９〜図１３では、最終的に複数の半導体モジュールＭＪ（チップＣＰ１、ＣＰ２）が形成されるウェハＷＦ１、ＷＦ２に着目して説明するが、参考としてウェハＷＦ３も図示する。

まず、図９に示されるように、図８の製造工程が完了したウェハＷＦ１およびウェハＷＦ２を準備し、ウェハＷＦ１の表面ＴＳ１と、ウェハＷＦ２の表面ＴＳ２とが向き合うように、ウェハＷＦ１に対してウェハＷＦ２を反転させる、または、ウェハＷＦ２に対してウェハＷＦ１を反転させる。

次に、図１０に示されるように、ウェハＷＦ１の表面ＴＳ１と、ウェハＷＦ２の表面ＴＳ２とを互いに接合させる。この時、チップＣＰ１となる領域が、チップＣＰ２となる領域と重なるように、ウェハＷＦ１とウェハＷＦ２との位置合わせが行われる。これにより、ウェハＷＦ１の層間絶縁膜ＩＬ５ａおよび配線Ｍ５ａが、それぞれウェハＷＦ２の層間絶縁膜ＩＬ５ｂおよび配線Ｍ５ｂに接合される。また、ウェハＷＦ１のインダクタＩＤ１の直上に、ウェハＷＦ２のインダクタＩＤ２が位置するように、ウェハＷＦ１とウェハＷＦ２とを接合させる。言い換えれば、ウェハＷＦ１のインダクタＩＤ１が、平面視においてウェハＷＦ２のインダクタＩＤ２と重なるように、ウェハＷＦ１とウェハＷＦ２とを接合させる。

次に、図１１に示されるように、ＣＭＰ法を用いた研磨処理によって、ウェハＷＦ２の半導体基板ＳＢ２を除去し、層間絶縁膜ＩＬ０ｂを露出させる。これにより、層間絶縁膜ＩＬ０ｂの裏面がウェハＷＦ２の裏面ＢＳ２となる。

次に、図１２に示されるように、フォトリソグラフィ法およびエッチング処理によって、層間絶縁膜ＩＬ０ｂの一部に開口部ＯＰ１を形成する。配線Ｍ１ｂのうち開口部ＯＰ１から露出した領域が、パッド電極ＰＡＤ１となる。

その後、互いに接合しているウェハＷＦ１およびウェハＷＦ２を、ダイシング工程によって個片化することで、図３に示されるような、互いに接合しているチップＣＰ１およびチップＣＰ２が複数取得される。すなわち、複数の半導体モジュールＭＪが形成される。また、ウェハＷＦ３もダイシング工程によって個片化され、ウェハＷＦ３からチップＣＰ３が複数取得される。

このように、ウェハＷＦ１およびウェハＷＦ２が互いに接合された状態において、ダイシング工程を行っているので、チップＣＰ１の平面サイズ、および、チップＣＰ２の平面サイズは同じとなる。

ここで、ダイシング工程には、ブレードまたはレーザによる手法が用いられるが、本願発明者らの検討によれば、これらの手法では、各チップのサイズに多少のばらつきがあることが判った。また、層間絶縁膜ＩＬ０ａ〜ＩＬ５ａおよび層間絶縁膜ＩＬ０ｂ〜ＩＬ５ｂのような絶縁膜と、半導体基板ＳＢ１のようなシリコンとでは、互いの熱膨張係数が異なるため、ダイシング工程後に、チップＣＰ１およびチップＣＰ２の各々の平面サイズが変化することもある。

特に、本実施の形態のように、互いに接合されたウェハＷＦ１およびウェハＷＦ２を一括してダイシングする場合、１つの半導体モジュールＭＪにおける平面サイズのばらつきが大きくなる。このようなばらつきは、５μｍ以内の範囲である。すなわち、本実施の形態の半導体モジュールＭＪでは、図２で説明したように、チップＣＰ１の第１辺Ｓ１〜第４辺Ｓ４の位置と、チップＣＰ２の第１辺Ｓ１〜第４辺Ｓ４の位置とのずれが、それぞれ５μｍ以内である。

＜半導体パッケージＰＫＧの構造および製造方法＞
以下に、図１３〜図１５を用いて、本実施の形態の半導体パッケージＰＫＧについて説明する。なお、本実施の形態では、半導体モジュールＭＪを半導体装置と見做すことができるが、半導体モジュールＭＪおよびチップＣＰ３を内蔵する半導体パッケージＰＫＧを半導体装置と見做すこともできる。

まず、図１３に示されるように、リードＬＤ、ダイパッドＤＰ１およびダイパッドＤＰ１を準備する。リードＬＤ、ダイパッドＤＰ１およびダイパッドＤＰは、導電体で形成されており、例えば銅または銅合金などの金属材料からなる。

次に、ダイパッドＤＰ１上に、ダイボンド材（接着材）ＤＢを介して半導体モジュールＭＪを接着し、ダイパッドＤＰ２上に、ダイボンド材ＤＢを介してチップＣＰ３を接着する。半導体モジュールＭＪは、裏面ＢＳ１側がダイパッドＤＰ１に対向するように搭載され、チップＣＰ３は、裏面ＢＳ３側がダイパッドＤＰ２に対向するように搭載される。

次に、図１４に示されるように、半導体モジュールＭＪのパッド電極ＰＡＤ１およびチップＣＰ３のパッド電極ＰＡＤ２を、ボンディングワイヤＢＷを用いて接続する。また、半導体モジュールＭＪの他のパッド電極ＰＡＤ１およびリードＬＤと、チップＣＰ３の他のパッド電極ＰＡＤ２およびリードＬＤとを、ボンディングワイヤＢＷを用いて接続する。

次に、図１５に示されるように、半導体モジュールＭＪ、ダイパッドＤＰ１、チップＣＰ３、ダイパッドＤＰ２、ボンディングワイヤＢＷおよびリードＬＤを、封止樹脂部ＭＲによって封止する。封止樹脂部ＭＲは、例えば熱硬化性樹脂材料のような樹脂材料などからなり、フィラーなどを含むこともできる。封止樹脂部ＭＲにより、半導体モジュールＭＪおよびチップＣＰ３を、大気中の水分などの外部環境から保護することができる。

また、リードＬＤは、リードＬＤのうちの封止樹脂部ＭＲの内部に位置する部分であるインナリード部と、リードＬＤのうちの封止樹脂部ＭＲの外部に位置する部分であるアウタリード部とからなり、アウタリード部は、封止樹脂部ＭＲの側面から封止樹脂部ＭＲの外部に突出している。アウタリード部に対して、折り曲げ加工を施すことで、図１５に示されるように、リードＬＤが屈曲する。屈曲したリードＬＤの下面は、封止樹脂部ＭＲの下面よりも若干下に位置するように加工されている。この屈曲したリードＬＤは、半導体パッケージＰＫＧの外部接続用端子部（外部端子）として機能することができる。

以上により、本実施の形態の半導体パッケージＰＫＧが製造される。

（実施の形態２）
以下に、実施の形態２の半導体モジュールＭＪを、図１６を用いて説明する。なお、以下では、実施の形態１との相違点を主に説明する。

実施の形態１では、インダクタＩＤ１は配線Ｍ１ａによって構成され、インダクタＩＤ２は配線Ｍ１ｂによって構成されていた。実施の形態２では、インダクタＩＤ１およびインダクタＩＤ２が、それぞれ２層の配線層によって構成されている。すなわち、インダクタＩＤ１は配線Ｍ１ａおよび配線Ｍ２ａによって構成され、インダクタＩＤ２は配線Ｍ１ｂおよび配線Ｍ２ｂによって構成されている。

チップＣＰ１における配線Ｍ１ａと、チップＣＰ２における配線Ｍ１ｂとは、それぞれ多層配線層の最下層の配線で構成されているため、配線Ｍ１ａおよび配線Ｍ１ｂの各々の厚さが比較的薄く、インダクタＩＤ１およびインダクタＩＤ２の各々の抵抗が高くなり易い。

そこで、図１６に示されるように、インダクタＩＤ１およびインダクタＩＤ２が、それぞれ２層の配線層によって構成されていることによって、インダクタＩＤ１およびインダクタＩＤ２の各々の抵抗を低くすることができる。

また、実施の形態２では、実施の形態１と比較して、インダクタＩＤ１とインダクタＩＤ２との間の距離が短くなるため、この間の領域における絶縁耐圧が低下する。しかしながら、求められる製品仕様に従って、絶縁耐圧が十分に確保できる場合には、実施の形態２に開示した技術は効果的である。また、同様の理由から、インダクタＩＤ１またはインダクタＩＤ２の何れか一方のみが２層の配線層によって構成され、他方は、実施の形態１のように１層の配線層によって構成されてもよい。

（実施の形態３）
以下に、実施の形態３の半導体モジュールＭＪを、図１７を用いて説明する。なお、以下では、実施の形態１との相違点を主に説明する。

実施の形態１では、配線Ｍ１ｂの一部がパッド電極ＰＡＤ１として用いられ、パッド電極ＰＡＤ１にボンディングワイヤＢＷが接続されていた。実施の形態２では、チップＣＰ２の裏面ＢＳ１側において、配線Ｍ１ｂ（パッド電極ＰＡＤ１）上に再配線ＲＷが形成されており、再配線ＲＷは、ボンディングワイヤＢＷに接続されるためのパッド電極ＰＡＤ３として用いられている。

配線Ｍ１ｂの厚さが薄い場合、配線Ｍ１ｂにボンディングワイヤＢＷを接続した際に、ボンディングワイヤＢＷの衝撃によって、配線Ｍ１ｂ自体または層間絶縁膜ＩＬ１ｂ〜ＩＬ５ｂにクラックが発生する恐れがある。

そこで、図１７に示されるように、チップＣＰ２の表面ＴＳ２から裏面ＢＳ１に向かう方向において、配線Ｍ１ｂ（パッド電極ＰＡＤ１）上に、配線Ｍ１ｂよりも厚い厚さを有する再配線ＲＷをパッド電極ＰＡＤ３として形成し、再配線ＲＷ（パッド電極ＰＡＤ３）にボンディングワイヤＢＷを接続させる。すなわち、厚さの薄いパッド電極ＰＡＤ１は、厚さの厚いパッド電極ＰＡＤ３を介してボンディングワイヤＢＷに電気的に接続されている。このため、ボンディングワイヤＢＷの衝撃はパッド電極ＰＡＤ３で大幅に吸収されるので、上記の恐れを抑制することができる。ここでは、配線Ｍ１ｂの厚さは７００ｎｍ程度であり、再配線ＲＷの厚さは２〜３μｍ程度である。

なお、再配線ＲＷは、図１２において、開口部ＯＰ１を形成した後であって、且つ、ダイシング工程（個片化工程）を行う前に形成することができる。具体的には、まず、開口部ＯＰ１から露出している配線Ｍ１ｂ上、および、層間絶縁膜ＩＬ０ｂ上に、スパッタリング法によって、クロムなどからなるバリアメタル膜を形成し、上記バリアメタル膜上にシード層となる薄い銅膜を形成する。次に、上記シード層上に、再配線ＲＷとなる領域が開口されるパターンを有するレジストパターンを形成する。次に、上記レジストパターンから露出している上記シード層上に、めっき法によって、厚い銅膜を形成する。次に、上記レジストパターンを除去し、続いて、厚い銅膜から露出しているシード層およびバリアメタル膜を除去する。このような工程によって、配線Ｍ１ｂに接続し、且つ、上記バリアメタル膜、上記シード層および厚い銅膜からなる再配線ＲＷが形成される。

また、実施の形態３で開示した技術に、実施の形態２で開示した技術を適用してもよい。

（実施の形態４）
以下に、実施の形態４の半導体モジュールＭＪを、図１８を用いて説明する。なお、以下では、実施の形態１との相違点を主に説明する。

実施の形態１では、チップＣＰ２に形成される配線Ｍ１ｂの厚さは、チップＣＰ１に形成される配線Ｍ１ａの厚さとほぼ同様であった。実施の形態２では、配線Ｍ１ｂの厚さは、少なくとも配線Ｍ１ａの厚さよりも厚く、配線Ｍ１ａ〜Ｍ５ａの各々の厚さよりも厚い。

上述の実施の形態２および実施の形態３でも説明したように、配線Ｍ１ｂの厚さが薄いと、インダクタＩＤ１の抵抗が高くなり易い問題、および、ボンディングワイヤＢＷの衝撃によるクラックの問題がある。

一方で、チップＣＰ２は、ＭＩＳＦＥＴ１Ｑ、２Ｑなどの半導体素子が形成されておらず、配線用のインターポーザとして使用することができる。このため、半導体素子の微細化などに合わせて、各配線層の幅および厚さを設計せずともよい。すなわち、チップＣＰ２の配線Ｍ１ｂ〜Ｍ５ｂの幅および厚さの寸法を、チップＣＰ１の配線Ｍ１ａ〜Ｍ５ａの幅および厚さの寸法よりも大きく設計することができ、チップＣＰ２の配線Ｍ１ｂ〜Ｍ５ｂは、所謂グローバル配線またはセミグローバル配線として用いることもできる。

例えば、図１８に示されるように、予め厚さの厚い配線Ｍ１ｂを形成しておくことで、インダクタＩＤ１の抵抗の上昇を抑制することができ、ボンディングワイヤＢＷの衝撃に対する耐性を高めることができる。実施の形態４における配線Ｍ１ｂの厚さは、チップＣＰ１の配線Ｍ１ａ〜Ｍ５ａの各々の厚さよりも厚く、１〜２μｍ程度である。

また、図１８では、チップＣＰ２の配線Ｍ１ｂ〜Ｍ５ｂの各々の厚さは、実施の形態１よりも厚く、チップＣＰ１の配線Ｍ１ａ〜Ｍ５ａの各々の厚さよりも厚いが、配線Ｍ１ｂの厚さのみが厚く、配線Ｍ２ｂ〜Ｍ５ｂの各々の厚さは、配線Ｍ１ａ〜Ｍ５ａの各々の厚さと同じ程度であってもよい。言い換えれば、配線Ｍ２ｂ〜Ｍ５ｂの各々の厚さは、実施の形態１と同じ程度であってもよい。

また、実施の形態４で開示した技術に、実施の形態２および実施の形態３で開示した技術を適用してもよい。

以上、本願発明者らによってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

例えば、チップＣＰ１〜ＣＰ３では、多層配線層として５層の配線を例示したが、このような多層配線層は、５層より少なくてもよいし、５層より多くてもよい。

また、上記実施の形態では、チップＣＰ１の配線Ｍ１ａ〜Ｍ４ａ、チップＣＰ２の配線Ｍ１ｂ〜Ｍ４ｂ、および、チップＣＰ３の配線Ｍ１ｃ〜Ｍ４ｃが、アルミニウム膜を主体とした構造によって形成される場合を例示したが、これらは、配線Ｍ５ａなどと同様に、銅を主体としたダマシン構造によって形成されていてもよい。

１Ｑ、２Ｑ ＭＩＳＦＥＴ
ＢＳ１〜ＢＳ３ 裏面
ＢＷ ボンディングワイヤ
ＣＰ１〜ＣＰ５ チップ
ＤＢ ダイボンド材
ＤＰ１、ＤＰ２ ダイパッド
ＩＤ１、ＩＤ２ インダクタ（コイル）
ＩＬ０ａ〜ＩＬ５ａ、ＩＬ０ｂ〜ＩＬ５ｂ、ＩＬ０ｃ〜ＩＬ５ｃ 層間絶縁膜
ＬＤ リード
Ｍ１ａ〜Ｍ５ａ、Ｍ１ｂ〜Ｍ５ｂ、Ｍ１ｃ〜Ｍ５ｃ 配線
ＭＪ 半導体モジュール
ＭＲ 封止樹脂部
ＯＰ１、ＯＰ２ 開口部
ＰＡＤ１〜ＰＡＤ３ パッド電極
ＲＷ 再配線
ＲＸ 受信回路
Ｓ１〜Ｓ４ 辺
ＳＢ１〜ＳＢ３ 半導体基板
ＳＴＩ 素子分離部
ＴＳ１〜ＴＳ３ 表面
ＴＸ 送信回路
ＷＦ１〜ＷＦ５ ウェハ

Claims (20)

1. 第１半導体基板、前記第１半導体基板の上方に形成された第１多層配線層、前記第１多層配線層の最上層に形成された第１配線、および、前記第１多層配線層のうち前記第１配線とは異なる層に形成された第１インダクタを備える第１チップと、
   第２多層配線層、前記第２多層配線層の最上層に形成された第２配線、および、前記第２多層配線層のうち前記第２配線とは異なる層に形成された第２インダクタを備える第２チップと、
   を有し、
   前記第２チップは、前記第１チップ上に搭載され、
   前記第１配線と前記第２配線とが直接接するように、前記第１チップの表面は、前記第２チップの表面と接合され、
   前記第２インダクタは、平面視において前記第１インダクタと重なる位置に形成されている、半導体モジュール。
2. 請求項１記載の半導体モジュールにおいて、
   前記第２インダクタは、前記第２多層配線層のうち最下層の配線によって構成されている、半導体モジュール。
3. 請求項１記載の半導体モジュールにおいて、
   前記第２インダクタは、前記第２多層配線層のうち最下層の配線および最下層から１層上の配線によって構成されている、半導体モジュール。
4. 請求項２記載の半導体モジュールにおいて、
   前記第１インダクタは、前記第１多層配線層のうち最下層の配線によって構成されている、半導体モジュール。
5. 請求項２記載の半導体モジュールにおいて、
   前記第１インダクタは、前記第１多層配線層のうち最下層の配線および最下層から１層上の配線によって構成されている、半導体モジュール。
6. 請求項２記載の半導体モジュールにおいて、
   前記第２多層配線層の最下層の配線の一部は、前記第２インダクタに電気的に接続され、且つ、ボンディングワイヤに接続されるための第１パッド電極を構成している、半導体モジュール。
7. 請求項６記載の半導体モジュールにおいて、
   前記第２チップの表面から裏面に向かう方向において、前記第１パッド電極上には、前記第１パッド電極よりも厚い厚さを有し、且つ、前記ボンディングワイヤに接続されるための第３パッド電極が形成され、
   前記第１パッド電極は、前記第３パッド電極を介して前記ボンディングワイヤに接続されている、半導体モジュール。
8. 請求項２記載の半導体モジュールにおいて、
   前記第２多層配線層の最下層の配線の厚さは、前記第１多層配線層の最下層の配線の厚さよりも厚い、半導体モジュール。
9. 請求項８記載の半導体モジュールにおいて、
   前記第２多層配線層の最下層の配線の厚さは、前記第１多層配線層の各層の配線の厚さよりも厚い、半導体モジュール。
10. 請求項１記載の半導体モジュールにおいて、
    前記第２チップの裏面には、半導体基板が形成されていない、半導体モジュール
11. 請求項１記載の半導体モジュールにおいて、
    平面視において、前記第１チップの外周は、前記第２チップの外周と５μｍ以内の範囲で一致している、半導体モジュール。
12. 請求項１記載の半導体モジュールにおいて、
    前記第１チップにおいて、前記第１半導体基板に、第１電気回路の一部を構成し、前記第１多層配線層の下方に形成され、且つ、前記第１インダクタに電気的に接続された第１半導体素子が形成されている、半導体モジュール。
13. 請求項１２記載の半導体モジュールを用いた半導体パッケージにおいて、
    第２半導体基板、前記第２半導体基板に形成され、且つ、第２電気回路の一部を構成する第２半導体素子、前記第２半導体素子の上方に形成された第３多層配線層、前記第３多層配線層の最上層に形成され、且つ、前記第２半導体素子に電気的に接続された第２パッド電極を備える第３チップを有し、
    前記第２チップにおいて、前記第２多層配線層の最下層の配線の一部は、前記第２インダクタに電気的に接続され、且つ、ボンディングワイヤに接続されるための第１パッド電極を構成し、
    前記第１パッド電極および前記第２パッド電極は、前記ボンディングワイヤによって接続され、
    前記半導体モジュール、前記第３チップおよび前記ボンディングワイヤは、封止樹脂部によって封止されている、半導体パッケージ。
14. 請求項１３記載の半導体パッケージにおいて、
    前記第１電気回路は、前記第１インダクタに電気的に接続された送信回路を構成し、
    前記第２電気回路は、前記送信回路から送信された信号を、前記第１インダクタ、前記第２インダクタ、前記第１パッド電極、前記ボンディングワイヤおよび前記第２パッド電極を介して受信することができる受信回路を構成している、半導体パッケージ。
15. （ａ）第１半導体基板、前記第１半導体基板の上方に形成された第１多層配線層、前記第１多層配線層の最上層に形成された第１配線、および、前記第１多層配線層のうち前記第１配線とは異なる層に形成された第１インダクタを備える第１チップとなる領域を複数有する第１ウェハを準備する工程、
    （ｂ）第２半導体基板、前記第２半導体基板の上方に形成された第２多層配線層、前記第２多層配線層の最上層に形成された第２配線、および、前記第２多層配線層のうち前記第２配線とは異なる層に形成された第２インダクタを備える第２チップとなる領域を複数有する第２ウェハを準備する工程、
    （ｃ）前記（ａ）工程および前記（ｂ）工程後に、前記第１配線と前記第２配線とが直接接するように、前記第１ウェハの表面と前記第２ウェハの表面とを接合する工程、
    （ｄ）前記（ｃ）工程後、前記第２半導体基板を除去する工程、
    （ｅ）前記（ｄ）工程後、互いに接合された前記第１ウェハと前記第２ウェハとを個片化することによって、互いに接合された前記第１チップおよび前記第２チップを有する半導体モジュールを、複数取得する工程、
    を有する、半導体モジュールの製造方法。
16. 請求項１５記載の半導体モジュールの製造方法において、
    前記（ｅ）工程の個片化工程後に、平面視において、前記第１チップの外周は、前記第２チップの外周と５μｍ以内の範囲で一致している、半導体モジュールの製造方法。
17. 請求項１５記載の半導体モジュールの製造方法において、
    （ｆ）前記（ｄ）工程と前記（ｅ）工程の間に、前記第２多層配線層の最下層の配線の一部を第１パッド電極として露出させる工程、
    （ｇ）前記（ｆ）工程後、前記第１パッド電極上に、前記第１パッド電極よりも厚い厚さを有する再配線を形成する工程、
    を更に有する、半導体モジュールの製造方法。
18. 請求項１記載の半導体モジュールの製造方法において、
    前記第１インダクタは、前記第１多層配線層のうち少なくとも最下層の配線によって構成され、
    前記第２インダクタは、前記第２多層配線層のうち少なくとも最下層の配線によって構成されている、半導体モジュールの製造方法。
19. 請求項１８記載の半導体モジュールの製造方法において、
    前記（ａ）工程において、前記第１半導体基板には、第１電気回路の一部を構成し、前記第１多層配線層の下方に形成され、且つ、前記第１インダクタに電気的に接続された第１半導体素子が形成されている、半導体モジュールの製造方法。
20. 請求項１９記載の半導体モジュールを用いた半導体パッケージの製造方法において、
    （ｈ）第３半導体基板、前記第３半導体基板に形成され、且つ、第２電気回路の一部を構成する第２半導体素子、前記第２半導体素子の上方に形成された第３多層配線層、前記第３多層配線層の最上層に形成され、且つ、前記第２半導体素子に電気的に接続された第２パッド電極を備える第３チップとなる領域を複数有する第３ウェハを準備する工程、
    （ｉ）前記（ｈ）工程後、前記第３ウェハを個片化することによって、前記第３チップを複数取得する工程、
    （ｊ）前記（ｅ）工程後および前記（ｉ）工程後、前記第２多層配線層の最下層の配線の一部であり、且つ、前記第２インダクタに電気的に接続された第１パッド電極と、前記第２パッド電極とをボンディングワイヤによって接続する工程、
    （ｋ）前記半導体モジュール、前記第３チップおよび前記ボンディングワイヤを、封止樹脂部によって封止する工程、
    を有する、半導体パッケージの製造方法。
    

Images