JP2020115398A - レギュレータ回路およびセンサ回路 - Google Patents

Abstract

【課題】安定した電圧を出力するレギュレータ回路を提供する。【解決手段】電源電圧が入力され、電源電圧の振幅を低減して出力するプリレギュレータ部と、振幅が低減された電源電圧により動作するレギュレータ部とを備えるレギュレータ回路を提供する。また、レギュレータ回路と、レギュレータ回路の出力に応じて動作するセンサ部と、電源電圧で動作し、センサ部の出力を外部に出力する出力回路とを備え、出力回路に入力される電源電圧は、レギュレータ部を介さずに入力されるセンサ回路を提供する。【選択図】図２

Description

本発明は、レギュレータ回路およびセンサ回路に関する。

従来、入力された電源電圧ＶＤＤに応じて動作し、出力の平均電圧Ｖａｖｅが一定となるように制御するレギュレータ回路が知られている（例えば、特許文献１参照）。
特許文献１ 国際公開第２０１０／０２７６５８号

しかしながら、従来のレギュレータ回路は、電源電圧ＶＤＤが平均電圧Ｖａｖｅを大きく下回った場合、出力を維持することができない。

本発明の第１の態様においては、電源電圧が入力され、電源電圧の振幅を低減して出力するプリレギュレータ部と、振幅が低減された電源電圧により動作するレギュレータ部とを備えるレギュレータ回路を提供する。

本発明の第２の態様においては、第１の態様に係るレギュレータ回路と、レギュレータ回路の出力に応じて動作するセンサ部と、電源電圧で動作し、センサ部の出力を外部に出力する出力回路とを備え、出力回路に入力される電源電圧は、レギュレータ部を介さずに入力されるセンサ回路を提供する。

なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

センサ回路２００の構成の概要を示す。 実施例１に係るレギュレータ回路１００の構成の一例を示す。 プリレギュレータ部１０が出力する電圧ＶＤＤＸの一例を示す。 比較例１に係るレギュレータ回路５００の構成の一例を示す。 レギュレータ回路５００の動作の一例を示す。 実施例２に係るレギュレータ回路１００の構成の一例を示す。 実施例２に係るレギュレータ回路１００の具体的な構成の一例を示す。 実施例３に係るレギュレータ回路１００の構成の一例を示す。 実施例４に係るレギュレータ回路１００の構成の一例を示す。 出力回路１３０の構成の一例を示す。 出力回路１３０の具体的な構成の一例を示す。 比較例に係る出力回路５３０を示す。 ＰＭ１０およびＮＭ８の各ゲート端子間の電流経路を示す。 出力回路１３０がＶＰＧＡＴＥの低下を防止する概念図を示す。 実施例に係る出力回路１３０の縦構造の一例を示す。 比較例に係る出力回路５３０の縦構造の一例を示す。 実施例に係るＰＭ２，ＰＭ４，ＰＤ４，ＮＤ４，ＮＭ７の縦構造の一例を示す。 比較例に係るＰＭ２，ＰＭ４，ＮＭ７の縦構造の一例を示す。 実施例に係るＰＭ２，ＰＭ４，ＰＤ４，ＮＤ４，ＮＭ７の縦構造の一例を示す。 比較例に係るＰＭ２，ＰＭ４，ＮＭ７の縦構造の一例を示す。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、センサ回路２００の構成の概要を示す。本例のセンサ回路２００は、レギュレータ回路１００、センサ部１１０、集積回路１２０、出力回路１３０およびキャパシタＣ０を備える。

レギュレータ回路１００は、電源端子に接続され、電源電圧ＶＤＤが入力される。レギュレータ回路１００は、電源電圧ＶＤＤに応じたレギュレータ電圧ＶＲＥＧを生成する。レギュレータ回路１００は、生成したレギュレータ電圧ＶＲＥＧをセンサ部１１０および集積回路１２０に出力する。本例のレギュレータ回路１００は、電源電圧ＶＤＤの振幅を低減し、その後、レギュレータ電圧ＶＲＥＧを生成する。これにより、レギュレータ回路１００は、安定したレギュレータ電圧ＶＲＥＧを生成する。

センサ部１１０は、レギュレータ電圧ＶＲＥＧにより動作する。センサ部１１０は、一定となるように調整されたレギュレータ電圧ＶＲＥＧにより、予め定められた検出信号を出力する。例えば、センサ部１１０は、磁気センサ、電流センサ等の任意のセンサである。センサ部１１０は、車載用のセンサであってよい。

集積回路１２０は、レギュレータ電圧ＶＲＥＧにより動作する。集積回路１２０は、センサ部１１０が検出した信号を処理する。集積回路１２０は、処理した検出信号を出力回路１３０に出力する。なお、キャパシタＣ０は、センサ部１１０および集積回路１２０と並列に設けられてよい。例えば、センサ部１１０および集積回路１２０は、レギュレータ電圧ＶＲＥＧが低下した場合に、キャパシタＣ０に蓄積された電荷により動作する。

出力回路１３０は、電源端子に接続され、電源電圧ＶＤＤが入力される。出力回路１３０は、電源電圧ＶＤＤにより動作する。即ち、出力回路１３０は、レギュレータ回路１００を介さずに電源電圧ＶＤＤが直接入力される。出力回路１３０は、集積回路１２０が処理した信号を出力電圧ＯＵＴとして出力端子から出力する。これにより、出力回路１３０は、センサ部１１０が検出した信号を外部に出力する。本例の出力回路１３０は、電源電圧ＶＤＤが振幅を低減せずに入力されるので、電源電圧ＶＤＤをフルレンジで用いることができる。

［実施例１］
図２は、実施例１に係るレギュレータ回路１００の構成の一例を示す。本例のレギュレータ回路１００は、プリレギュレータ部１０およびレギュレータ部２０を備える。

プリレギュレータ部１０は、電源端子に接続され、電源電圧ＶＤＤが入力される。プリレギュレータ部１０は、電源電圧ＶＤＤの振幅を低減して、電圧ＶＤＤＸを出力する。プリレギュレータ部１０は、バイアス部１１、切替部１２およびキャパシタＣ１，Ｃ２を備える。本例の切替部１２は、ダイオード接続されたトランジスタＮＭＯＳ１を備える。

バイアス部１１は、電源端子に接続され、一定の電圧ＶＸを出力する。本例のバイアス部１１は、電源電圧ＶＤＤの大きさによらず、電圧ＶＸが予め定められた電圧となるように維持する。例えば、電圧ＶＸは５Ｖに維持される。バイアス部１１は、電源端子およびトランジスタＮＭＯＳ１のゲート端子に接続されている。

切替部１２は、電源端子とレギュレータ部２０との間に設けられる。切替部１２は、電源端子とレギュレータ部２０とを接続するか否かを切り替える。本例の切替部１２は、電源電圧ＶＤＤの振幅を低減して出力する。切替部１２は、電源電圧ＶＤＤが第１基準値を超えた場合にオンされ、電源電圧ＶＤＤが第１基準値以下の場合にオフされる。例えば、第１基準値は、トランジスタＮＭＯＳ１のゲート端子が電圧ＶＸに設定され、トランジスタＮＭＯＳ１のドレイン端子が電源電圧ＶＤＤに設定された場合に、トランジスタＮＭＯＳ１に電流が流れなくなる電源電圧ＶＤＤの値である。即ち、第１基準値は、電圧ＶＸおよびトランジスタＮＭＯＳ１の特性に応じて決まる。

一例において、切替部１２は、オンされた場合、電圧ＶＤＤＸとして電源電圧ＶＤＤの振幅を低減した電圧を出力する。本例の切替部１２は、トランジスタＮＭＯＳ１のインピーダンスに応じて、電源電圧ＶＤＤの振幅を低減する。一方、切替部１２は、オフされた場合、電源端子とレギュレータ部２０との接続を遮断する。トランジスタＮＭＯＳ１がオフされた場合、電圧ＶＤＤＸは、キャパシタＣ１に蓄積された電荷に応じた電圧となる。

キャパシタＣ１は、一端が切替部１２とレギュレータ部２０との間の接続ノードに接続され、他端がＧＮＤに設定されている。キャパシタＣ１は、第１容量部の一例である。キャパシタＣ１は、切替部１２が電源端子とレギュレータ部２０との接続を遮断した場合に、レギュレータ部２０に電力を供給する。

キャパシタＣ２は、一端がバイアス部１１と電源端子との間の接続ノードに接続され、他端がバイアス部１１とトランジスタＮＭＯＳ１のゲート端子との間の接続ノードに接続されている。キャパシタＣ２は、電源電圧ＶＤＤと電圧ＶＸとの差分に相当する電圧に応じた電荷を蓄積する。例えば、キャパシタＣ２は、電源電圧ＶＤＤが低下した場合に、トランジスタＮＭＯＳ１のドレイン端子に電流を供給する。

レギュレータ部２０は、入力された電圧ＶＤＤＸに応じて、レギュレータ電圧ＶＲＥＧを出力する。即ち、レギュレータ部２０には、電源電圧ＶＤＤの振幅が低減された電圧が入力されている。そのため、本例のレギュレータ部２０は、電源電圧ＶＤＤが揺れた場合であっても、安定したレギュレータ電圧ＶＲＥＧを出力できる。レギュレータ部２０の出力端子には、キャパシタＣ３が設けられてよい。

図３は、プリレギュレータ部１０が出力する電圧ＶＤＤＸの一例を示す。縦軸は、電圧［Ｖ］を示し、横軸は、時間［Ｔｉｍｅ］を示す。グラフの各曲線は、電源電圧ＶＤＤ、電圧ＶＤＤＸおよびレギュレータ電圧ＶＲＥＧを示す。

電源電圧ＶＤＤは、予め定められた周期を有し、平均電圧がＶａｖｅとなる。電源電圧ＶＤＤの最大電圧がＶｈｉｇｈであり、最低電圧がＶｌｏｗである。平均電圧Ｖａｖｅは、定常的に必要な電源電圧ＶＤＤの値であってよい。

電圧ＶＤＤＸは、電源電圧ＶＤＤと略同一の周期を有する。但し、電圧ＶＤＤＸの振幅は、電源電圧ＶＤＤの振幅よりも低減されている。電圧ＶＤＤＸの振幅の低減量は、最大電圧Ｖｈｉｇｈ側と最低電圧Ｖｌｏｗ側とで異なる。即ち、電圧ＶＤＤＸの波形は、グラフ上で上下対象ではない。電圧ＶＤＤＸの振幅が低減されていることにより、電源電圧ＶＤＤがノイズ等により不規則に変動した場合であっても、電源電圧ＶＤＤよりも電圧ＶＤＤＸの変動量が小さくなる。例えば、電源電圧ＶＤＤが変動して０Ｖを下回った場合であっても、電圧ＶＤＤＸが０Ｖ以上に維持される。

レギュレータ電圧ＶＲＥＧは、電圧ＶＤＤＸに基づいて、安定した電圧値となるように制御されている。レギュレータ電圧ＶＲＥＧは、電圧ＶＤＤＸが所定の値よりも高い場合は一定値となるように制御される。但し、レギュレータ電圧ＶＲＥＧは、電圧ＶＤＤＸが所定の値よりも降下した場合、電圧ＶＤＤＸの降下量に応じて降下する。

本例のプリレギュレータ部１０は、電圧ＶＤＤＸの振幅を電源電圧ＶＤＤの振幅よりも低減しているので、電源電圧ＶＤＤが出力の平均電圧Ｖａｖｅを大きく下回ってもレギュレータ電圧ＶＲＥＧを維持できる。例えば、プリレギュレータ部１０は、電圧ＶＤＤＸの最低電圧が０Ｖより大きくなるように、電圧ＶＤＤＸの振幅を制御する。この場合、電源電圧ＶＤＤが０Ｖを下回る車載装置においても有効である。

［比較例１］
図４は、比較例１に係るレギュレータ回路５００の構成の一例を示す。本例のレギュレータ回路５００は、レギュレータ部５２０およびキャパシタＣ３を備える。但し、レギュレータ回路５００は、プリレギュレータ部を有さない。本例では、実施例１との相違点について特に説明する。

レギュレータ部５２０は、電源端子に直接接続されている。即ち、レギュレータ部５２０には、振幅の低減されていない電源電圧ＶＤＤがそのまま入力されている。レギュレータ部５２０は、電源電圧ＶＤＤに応じてレギュレータ電圧ＶＲＥＧを出力する。即ち、レギュレータ部５２０は、電源電圧ＶＤＤがノイズにより揺れた場合、電源電圧ＶＤＤの影響を受やすい。

図５は、レギュレータ回路５００の動作の一例を示す。縦軸は、電圧［Ｖ］を示し、横軸は、時間［Ｔｉｍｅ］を示す。グラフの各曲線は、電源電圧ＶＤＤおよびレギュレータ電圧ＶＲＥＧを示す。

本例の電源電圧ＶＤＤは、図３の場合と同様に、予め定められた周期を有し、平均電圧がＶａｖｅとなる。電源電圧ＶＤＤの最大電圧がＶｈｉｇｈであり、最低電圧がＶｌｏｗである。例えば、平均電圧Ｖａｖｅは、定常的に必要な電源電圧ＶＤＤの値である。

レギュレータ電圧ＶＲＥＧは、一定値となるように制御されている。レギュレータ電圧ＶＲＥＧは、電源電圧ＶＤＤが予め定められた電圧以下となった場合に、電源電圧ＶＤＤに応じて低下する。特に、本例のレギュレータ電圧ＶＲＥＧは、振幅が低減されていない電源電圧ＶＤＤに基づくので、電源電圧ＶＤＤの影響を受けやすい。例えば、電源電圧ＶＤＤの振幅が変動することにより、電源電圧ＶＤＤが０Ｖを下回った場合、レギュレータ回路５００は、レギュレータ電圧ＶＲＥＧを一定に維持できなくなる。このように、レギュレータ回路５００が出力するレギュレータ電圧ＶＲＥＧは、電源電圧ＶＤＤの振幅に大きく依存する。

［実施例２］
図６は、実施例２に係るレギュレータ回路１００の構成の一例を示す。プリレギュレータ部１０は、バイアス部１１、切替部１２、キャパシタＣ１，Ｃ２および抵抗Ｒ１を備える。本例の切替部１２は、ダイオード接続されたトランジスタＮＭＯＳ１を備える。即ち、本例のプリレギュレータ部１０は、実施例１に係るプリレギュレータ部１０と、抵抗Ｒ１を更に備える点で相違する。本例では、実施例１に係るプリレギュレータ部１０と異なる点について主に説明する。

抵抗Ｒ１は、電源電圧ＶＤＤの振幅を低減するために用いられる。抵抗Ｒ１は、電圧ＶＤＤＸに設定された電源端子と、トランジスタＮＭＯＳ１のドレイン端子との間に設けられる。本例のプリレギュレータ部１０は、抵抗Ｒ１の抵抗の大きさおよびトランジスタＮＭＯＳ１のインピーダンスに応じて、電源電圧ＶＤＤの振幅を低減する。抵抗Ｒ１の大きさは、プリレギュレータ部１０により低減させる振幅の大きさおよびトランジスタＮＭＯＳ１の特性に応じて適宜設定されてよい。

本例のレギュレータ回路１００は、レギュレータ部２０に振幅を低減した電源電圧ＶＤＤを入力するので、実施例１に係るレギュレータ回路１００と同様に、電源電圧ＶＤＤが出力の平均電圧Ｖａｖｅを大きく下回ってもレギュレータ電圧ＶＲＥＧを維持できる。例えば、プリレギュレータ部１０は、電圧ＶＤＤＸの最低電圧が０Ｖより大きくなるように、電圧ＶＤＤＸの振幅を制御する。

図７は、実施例２に係るレギュレータ回路１００の具体的な構成の一例を示す。本例のバイアス部１１は、ツェナーダイオードＺＤ、抵抗Ｒ２，Ｒ３およびキャパシタＣ４を備える。本例では、実施例１に係るレギュレータ回路１００と相違する点について主に説明する。キャパシタＣ４は、第４容量部の一例である。

ツェナーダイオードＺＤは、一端を予め定められた電圧に設定する。例えば、ツェナーダイオードＺＤの一端は、５Ｖに設定される。抵抗Ｒ２は、電源端子とツェナーダイオードの一端との間に設けられる。これにより、ツェナーダイオードＺＤの一端には、抵抗Ｒ２を介して電源電圧ＶＤＤが入力される。

また、ツェナーダイオードＺＤの一端は、抵抗Ｒ３およびキャパシタＣ４により構成されるローパスフィルタ回路を介してトランジスタＮＭＯＳ１のゲート端子に接続される。本例の抵抗Ｒ３は、抵抗Ｒ２とツェナーダイオードＺＤの一端との間の接続ノードと、トランジスタＮＭＯＳ１のゲート端子との間に設けられる。また、キャパシタＣ４は、一端が抵抗Ｒ２とツェナーダイオードＺＤの一端との間の接続ノードと、抵抗Ｒ３との間に接続され、他端が予め定められた基準電圧に設定される。これにより、バイアス部１１は、トランジスタＮＭＯＳ１のゲート端子を電圧ＶＸに設定する。

レギュレータ部２０は、トランジスタＮＭＯＳ２を備える。トランジスタＮＭＯＳ２のドレイン端子は、トランジスタＮＭＯＳ１のソース端子と、キャパシタＣ１の一端に接続されている。また、トランジスタＮＭＯＳ２のソース端子の電圧がレギュレータ電圧ＶＲＥＧとなる。トランジスタＮＭＯＳ２は、リニアレギュレータの一例である。

本例のレギュレータ回路１００は、レギュレータ部２０に振幅を低減した電源電圧ＶＤＤを入力するので、実施例１に係るレギュレータ回路１００と同様に、電源電圧ＶＤＤが出力の平均電圧Ｖａｖｅを大きく下回ってもレギュレータ電圧ＶＲＥＧを維持できる。

［実施例３］
図８は、実施例３に係るレギュレータ回路１００の構成の一例を示す。本例のプリレギュレータ部１０は、切替部１２およびキャパシタＣ１を備える。本例の切替部１２は、ダイオード接続されたトランジスタＮＭＯＳ３を備える。但し、本例のプリレギュレータ部１０は、バイアス部１１およびキャパシタＣ２を有さない点で実施例１に係るレギュレータ回路１００と相違する。本例では、実施例１に係るレギュレータ回路１００と相違する点について主に説明する。

トランジスタＮＭＯＳ３は、ダイオード接続されている。即ち、トランジスタＮＭＯＳ３のゲート端子がトランジスタＮＭＯＳ３のドレイン端子と電気的に接続されている。これにより、トランジスタＮＭＯＳ３は、電源電圧ＶＤＤがトランジスタＮＭＯＳ３の閾値電圧Ｖｔｈを超えたか否かにより、電源端子とレギュレータ部２０との接続を切り替える。電源電圧ＶＤＤがトランジスタＮＭＯＳ３の閾値電圧Ｖｔｈを超えると、トランジスタＮＭＯＳ３の特性に応じた電流が流れ、レギュレータ部２０に電圧ＶＤＤＸを与える。一方、電源電圧ＶＤＤがトランジスタＮＭＯＳ３の閾値電圧Ｖｔｈ以下の場合、トランジスタＮＭＯＳ３には電流が流れず、キャパシタＣ１に蓄積された電荷に応じてレギュレータ部２０に電圧ＶＤＤＸを与える。

本例のレギュレータ回路１００は、レギュレータ部２０に振幅を低減した電源電圧ＶＤＤを入力するので、実施例１に係るレギュレータ回路１００と同様に、電源電圧ＶＤＤが出力の平均電圧Ｖａｖｅを大きく下回ってもレギュレータ電圧ＶＲＥＧを維持できる。また、本例のレギュレータ回路１００は、実施例１に係るレギュレータ回路１００よりも簡易な構成でレギュレータ電圧ＶＲＥＧを維持できる。

［実施例４］
図９は、実施例４に係るレギュレータ回路１００の構成の一例を示す。本例のプリレギュレータ部１０は、切替部１２およびキャパシタＣ１を備える。本例の切替部１２は、ダイオードＤを備える。本例では、実施例１に係るレギュレータ回路１００と相違する点について主に説明する。

ダイオードＤは、電源電圧ＶＤＤがダイオードＤの閾値電圧Ｖｔｈを超えたか否かにより、電源端子とレギュレータ部２０との接続を切り替える。ダイオードＤは、電源電圧ＶＤＤが閾値電圧Ｖｔｈを超えた場合に、電源電圧ＶＤＤに応じた電圧ＶＤＤＸをレギュレータ部２０に与える。一方、ダイオードＤは、電源電圧ＶＤＤが閾値電圧Ｖｔｈ以下の場合、電源電圧ＶＤＤに応じた電流が流れず、キャパシタＣ１に蓄積された電荷に応じて、レギュレータ部２０に電圧ＶＤＤＸを与える。

本例のレギュレータ回路１００は、レギュレータ部２０に振幅を低減した電源電圧ＶＤＤを入力するので、実施例１に係るレギュレータ回路１００と同様に、電源電圧ＶＤＤが出力の平均電圧Ｖａｖｅを大きく下回ってもレギュレータ電圧ＶＲＥＧを維持できる。また、本例のレギュレータ回路１００は、実施例１に係るレギュレータ回路１００よりも簡易な構成でレギュレータ電圧ＶＲＥＧを維持できる。

図１０は、出力回路１３０の構成の一例を示す。図１１は、出力回路１３０の具体的な構成の一例を示す。出力回路１３０は、電圧ＰＩＮおよび電圧ＮＩＮを入力として、電源電圧ＶＤＤにより動作する。出力回路１３０は、増幅部Ａを有する。増幅部Ａは、抵抗Ｒ３を介して電圧ＶＳＩＧＰが入力されることにより電圧ＰＩＮが与えられる。また、増幅部Ａは、抵抗Ｒ３を介して電圧ＶＳＩＧＮが入力され、抵抗Ｒ４を介して電圧ＡＧＮＤが入力されることにより電圧ＮＩＮが与えられる。出力回路１３０の増幅部Ａは、入力部、出力部および制御部１３５を有する。

入力部は、ＰＭＯＳのトランジスタＰＭ１〜ＰＭ９、ＮＭＯＳのトランジスタＮＭ１〜ＮＭ７およびＮＭＤ１，２を備える。入力部には、センサ部１１０が検出した信号に応じた信号として、電圧ＰＩＮおよび電圧ＮＩＮが入力される。ＰＭ１，ＰＭ２，ＰＭ５，ＰＭ９のゲート端子には、ＶＢＩＡＳ１が入力される。ＰＭ３，ＰＭ４のゲート端子には、ＶＢＩＡＳ２が入力される。また、ＮＭ１およびＮＭ４のゲート端子には、ＶＢＩＡＳ３が入力される。ＮＭＤ１およびＮＭＤ２のゲート端子には、それぞれ電圧ＰＩＮおよび電圧ＮＩＮが入力される。

出力部は、ＰＭ１０およびＮＭ８を備える。出力部は、入力部に入力された信号に応じた信号を出力する。ＰＭ１０およびＮＭ８は、それぞれ、出力用のＰＭＯＳトランジスタと出力用のＮＭＯＳトランジスタの一例である。ＰＭ１０のゲート端子とドレイン端子との間には、抵抗ＲＣＰおよびキャパシタＣＣＰが直列に接続されている。また、ＮＭ８のゲート端子とドレイン端子との間には、抵抗ＲＣＮおよびキャパシタＣＣＮが直列に接続されている。ＰＭ１０およびＮＭ８の各ドレイン端子の間の接続ノードは出力端子に接続されている。ＰＭ１０およびＮＭ８には、出力回路１３０の出力に負荷抵抗がない限り等しい電流が流れる。なお、本明細書において、ＰＭ１０のゲート端子の電圧をＶＰＧＡＴＥとし、ＮＭ８のゲート端子の電圧をＶＮＧＡＴＥとする。

ＰＭ１０は、ＰＭ５のミラー電流が流れる。ＰＭ５は、ＰＭ６を介して、ＮＭ４からの電流が供給される。ＮＭ４の電流は、ゲート端子に入力されたバイアス電圧ＶＢＩＡＳ３に応じて流れる。なお、ＰＭ７は、ＰＭ６の電流をミラーしている。

ＮＭ８は、ＮＭ５のミラー電流が流れる。ＮＭ５は、ＮＭ６を介して、ＰＭ９からの電流が供給される。ＰＭ９の電流は、ゲート端子に入力されたバイアス電圧ＶＢＩＡＳ１に応じて流れる。なお、ＮＭ７は、ＮＭ６の電流をミラーしている。

ここで、ＰＭ１０とＮＭ８は、出力部の定常状態における等しいＤＣ電流の動作時、安定したゲート・ソース間電圧ＶＧＳをそれぞれ有する。よって、ＰＭ１０のゲート・ソース間電圧ＶＧＳＰについて次式が成り立つ。
ＶＧＳＰ＝ＶＰＧＡＴＥ−ＶＤＤ
また、ＮＭ８のゲート・ソース間電圧ＶＧＳＮについて次式が成り立つ。
ＶＧＳＮ＝ＶＮＧＡＴＥ−ＧＮＤ
一例において、ＶＧＳＰは、−０．５Ｖ〜−２Ｖ程度の範囲となり、ＶＧＳＮは、０．５Ｖ〜２Ｖ程度の範囲となる。

制御部１３５は、ＰＭ１０のゲート端子と、ＮＭ８のゲート端子との間に設けられる。制御部１３５は、ＰＭ１０のゲート端子と、ＮＭ８のゲート端子との間の電気的な接続を切り替える。制御部１３５は、ＰＤ１〜ＰＤ６およびＮＤ１〜ＮＤ６を備える。ＰＤ１〜ＰＤ６およびＮＤ１〜ＮＤ６は、ＢＣＩ（Ｂｕｌｋ Ｃｕｒｒｅｎｔ Ｉｎｊｅｃｔｉｏｎ）耐性向上用の中耐圧ＰＭＯＳおよび中耐圧ＮＭＯＳである。

ＰＤ１〜ＰＤ６は、ゲート端子が基準電圧に設定された制御用ＰＭＯＳトランジスタである。本例の基準電圧は、ＧＮＤである。ＮＤ１〜ＮＤ６は、ゲート端子が電源電圧ＶＤＤに設定された制御用ＮＭＯＳトランジスタである。ＰＤ４およびＮＤ４は、ＰＭ１０のゲート端子とＮＭ８のゲート端子との間に設けられている。ＰＤ４およびＮＤ４は、電源電圧ＶＤＤが降下した場合に、ＰＭ１０のゲート端子とＮＭ８のゲート端子との間の接続を切り替える。これにより、ＰＭ１０に流れる電流と、ＮＭ８に流れる電流のバランスを維持できる。動作の詳細は後述する。

本例の出力回路１３０は、制御部１３５を有するので、ゲート・ソース間電圧ＶＧＳＰを一定に保持できる。よって、出力回路１３０は、ＰＭ１０に流れる電流と、ＮＭ８に流れる電流のバランスを取ることができる。これにより、出力回路１３０の出力の平均電圧が維持される。

なお、本例の出力回路１３０は、フォールデットカスコード型の演算増幅器による構成を用いて説明した。但し、本明細書に係る出力回路１３０は、その他の任意の演算増幅器で構成されてよい。

図１２は、比較例に係る出力回路５３０を示す。本例の出力回路５３０は、制御部１３５を有さない点で、出力回路１３０と異なる。その他の構成は出力回路１３０と基本的に同一である。本例の出力回路５３０は、制御部１３５を備えないので、電源電圧ＶＤＤが降下した場合にゲート・ソース間電圧ＶＧＳＰが一定に保持されていない。これにより、ＰＭ１０に流れる電流と、ＮＭ８に流れる電流のバランスが取れなくなり、結果として出力回路５３０の出力の平均電圧が低下する。

図１３は、ＰＭ１０およびＮＭ８の各ゲート端子間の電流経路を示す。本例では、出力回路５３０の構成の一部を示している。ＰＭ１０およびＮＭ８は、出力段であり、出力回路５３０の外部の負荷を駆動するため、比較的大きなサイズのＭＯＳが使用されている。そのため、ＰＭ１０およびＮＭ８のゲート・ソース間の寄生容量Ｃｇｓｐ，Ｃｇｓｎは大きい。

ＢＣＩ印加時、ゲート電圧ＶＰＧＡＴＥは、ゲート・ソース間電圧を維持して電源電圧ＶＤＤに追従して動作しようとする。電源電圧ＶＤＤのノイズは、Ｃｇｓｐを介しＶＰＧＡＴＥに伝わる。そして、ＮＭ７およびＰＭ７を介してゲート電圧ＶＮＧＡＴＥに付くゲート・ソース間容量Ｃｇｓｎの電圧分割が生じると、ゲート・ソース間電圧ＶＧＳＰの維持ができなくなる。これにより、ＰＭ１０に流れる電流が低下する。よって、電流バランスがＰＭ１０＜ＮＭ８となり、出力回路５３０の出力の平均電圧が低下する。

図１４は、出力回路１３０がＶＰＧＡＴＥの低下を防止する概念図を示す。制御部１３５は、矢印のパスを分断し、出力段のＰＭ１０のゲート・ソース間電圧ＶＧＳＰを維持している。

ＮＤ４は、ゲート端子が電源電圧ＶＤＤに設定されたＮＭＯＳトランジスタである。ＮＤ４は、ＰＭ１０のゲート端子とＮＭ８のゲート端子との間の接続を遮断する。ＮＤ４のゲート端子は、電源電圧ＶＤＤに設定されているので、電源電圧ＶＤＤの低下によりオン抵抗が上昇する。例えば、ゲート電圧ＶＮＧＡＴＥ（＝ＶＧＳＮ）は通常０．５Ｖ〜２Ｖであるので、電源電圧ＶＤＤが３Ｖ以下になると、ゲート・ソース間電圧ＶＧＳが閾値電圧Ｖｔｈを下回り、オフとなる。このように、ＮＤ４の追加により、ゲート・ソース間容量Ｃｇｓｐの電荷が維持される。よって、電源電圧ＶＤＤが３Ｖ以下の領域において、定常状態のゲート・ソース電圧ＶＧＳＰを維持できるので、出力端子の平均電圧の低下を抑制できる。

ＰＤ４は、ゲート端子がＧＮＤに設定されたＰＭＯＳトランジスタである。ゲート電圧ＶＰＧＡＴＥは、電源電圧ＶＤＤに対して−０．５Ｖ〜−２Ｖの電圧であるので、電源電圧ＶＤＤが０Ｖ以下まで低下すると、ゲート電圧ＶＰＧＡＴＥは−０．５Ｖ〜−２Ｖまで低下する必要がある。ＰＤ４がないと、ＮＭ７の寄生ダイオードにより、ゲート電圧ＶＰＧＡＴＥは−１Ｖまでしか低下できない。よって、ゲート電圧ＶＰＧＡＴＥは−０．５Ｖ〜−１Ｖの範囲で変動する。これにより、出力端子の平均電圧が低下する。

電源電圧ＶＤＤが−１Ｖまで低下すると、ゲート電圧ＶＰＧＡＴＥは−１Ｖとなり、ＶＧＳ＝０Ｖとなり、ＰＭ１０には電流が流れなくなる。よって、出力端子の電圧がＧＮＤレベルに張り付いてしまう。電源電圧ＶＤＤが３Ｖ〜５Ｖの区間はＰＤ４およびＮＤ４が共に線形領域動作として、小さなオン抵抗で動作する。

電源電圧ＶＤＤが０Ｖ〜３Ｖの区間では、制御部１３５が有するＮＤ４のオフ動作により、電圧パスを分断する。また、電源電圧ＶＤＤが０Ｖ以下の区間では、制御部１３５が有するＰＤ４により、ＮＭ７のようなＧＮＤに寄生ダイオードが付く素子から分断する。これにより、ゲート電圧ＶＰＧＡＴＥはどの電圧状態でもゲート・ソース間容量Ｃｇｓｐの電荷を維持できるので、ＢＣＩ印加時において、出力段の定常状態のＤＣ電流を平均的に維持できる。

本例の出力回路１３０は、ＰＭ１０のゲート端子をＢＣＩ印加時にハイインピーダンスに設定でき、ＢＣＩ印加時にゲート・ソース間電圧の電位をＣｇｓｐで保持できる。これにより、出力回路１３０は、出力の平均電圧を維持できる。

図１５Ａは、実施例に係る出力回路１３０の縦構造の一例を示す。同図は、ＰＭ２，ＰＭ４，ＰＤ４，ＮＤ４，ＮＭ７の縦構造について示している。本例では、ＶＤＤ＝５Ｖ動作時について示している。ＰＭ２，ＰＭ４，ＰＤ４，ＮＤ４，ＮＭ７は、Ｐ型基板に形成されている。ＰＭ２，ＰＭ４，ＰＤ４は、Ｐ型基板内に形成されたＮ型ウェル内に形成されている。ＶＤＤ＝５Ｖ動作時、ゲート電圧ＶＰＧＡＴＥは、４Ｖに設定されている。そのため、ＶＤＤ＝５Ｖ動作時では、電源電圧ＶＤＤとゲート電圧ＶＰＧＡＴＥとの差分が１Ｖになっている。

図１５Ｂは、比較例に係る出力回路５３０の縦構造の一例を示す。同図は、ＰＭ２，ＰＭ４，ＮＭ７の縦構造について示している。本例では、ＶＤＤ＝５Ｖ動作時について示している。ＰＭ２，ＰＭ４，ＮＭ７は、Ｐ型基板上に形成されている。ＰＭ２，ＰＭ４は、Ｐ型基板内に形成されたＮウェルに形成されている。ＶＤＤ＝５Ｖ動作時、ゲート電圧ＶＰＧＡＴＥは、４Ｖに設定されている。そのため、ＶＤＤ＝５Ｖ動作時では、電源電圧ＶＤＤとゲート電圧ＶＰＧＡＴＥとの差分が１Ｖになっている。即ち、ＶＤＤ＝５Ｖ動作時では、出力回路１３０と出力回路５３０とで、ＰＭ１０のゲート・ソース間電圧に差異がない。

図１６Ａは、実施例に係るＰＭ２，ＰＭ４，ＰＤ４，ＮＤ４，ＮＭ７の縦構造の一例を示す。本例では、ＶＤＤ＝１０Ｖ動作時について示している。ＶＤＤ＝１０Ｖ動作時、ゲート電圧ＶＰＧＡＴＥは、８Ｖに設定されている。そのため、ＶＤＤ＝１０Ｖ動作時では、電源電圧ＶＤＤとゲート電圧ＶＰＧＡＴＥとの差分が２Ｖになっている。

図１６Ｂは、比較例に係るＰＭ２，ＰＭ４，ＮＭ７の縦構造の一例を示す。本例では、ＶＤＤ＝１０Ｖ動作時について示している。ＶＤＤ＝１０Ｖ動作時、ゲート電圧ＶＰＧＡＴＥは、８Ｖに設定されている。そのため、ＶＤＤ＝１０Ｖ動作時では、電源電圧ＶＤＤとゲート電圧ＶＰＧＡＴＥとの差分が２Ｖになっている。即ち、ＶＤＤ＝１０Ｖ動作時では、出力回路１３０と出力回路５３０とで、ＰＭ１０のゲート・ソース間電圧に差異がない。

図１７Ａは、実施例に係るＰＭ２，ＰＭ４，ＰＤ４，ＮＤ４，ＮＭ７の縦構造の一例を示す。本例では、ＶＤＤ＝１０Ｖから０Ｖへの変動時の動作について示している。ＶＤＤ＝１０Ｖから０Ｖへの変動時、ゲート電圧ＶＰＧＡＴＥは、８Ｖから−１Ｖに変動している。そのため、ＶＤＤ＝１０Ｖから０Ｖへの変動時では、電源電圧ＶＤＤとゲート電圧ＶＰＧＡＴＥとの差分がΔ２ＶからΔ１Ｖに変動している。そのため、本例では、電源電圧ＶＤＤが０Ｖに低下した場合であっても、電源電圧ＶＤＤとゲート電圧ＶＰＧＡＴＥとの差分をΔ１Ｖで維持している。

図１７Ｂは、比較例に係るＰＭ２，ＰＭ４，ＮＭ７の縦構造の一例を示す。本例では、ＶＤＤ＝１０Ｖから０Ｖへの変動時の動作について示している。ＶＤＤ＝１０Ｖから０Ｖへの変動時、ゲート電圧ＶＰＧＡＴＥは、８Ｖから−０．６Ｖに変動している。そのため、ＶＤＤ＝１０Ｖから０Ｖへの変動時では、電源電圧ＶＤＤとゲート電圧ＶＰＧＡＴＥとの差分が２Ｖから０．６Ｖに変動している。即ち、出力回路５３０では、電源電圧ＶＤＤが０Ｖに低下した場合に、ＰＭ１０のゲート・ソース間電圧を維持できなくなる。

よって、出力回路１３０は、制御部１３５を有することにより、電源電圧ＶＤＤとゲート電圧ＶＰＧＡＴＥとの差分を維持する。即ち、ＰＭ１０のゲート・ソース間電圧が維持されるので、ＰＭ１０とＮＭ８の電流のバランスを取ることができ、結果として、出力回路１３０の出力の平均電圧を維持できる。

なお、本明細書に係るセンサ回路２００は、車載装置に用いられてよい。センサ回路２００は、車載装置に接続されたハーネスに強い電磁界ノイズが誘起して、電源電圧ＶＤＤが揺れた場合であっても、出力の平均値を維持できる。これにより、センサ回路２００は、車載の仕様でノイズが入ったとしても安定して動作できる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１０・・・プリレギュレータ部、１１・・・バイアス部、１２・・・切替部、２０・・・レギュレータ部、１００・・・レギュレータ回路、１１０・・・センサ部、１２０・・・集積回路、１３０・・・出力回路、１３５・・・制御部、２００・・・センサ回路、５００・・・レギュレータ回路、５２０・・・レギュレータ部、５３０・・・出力回路

Claims (3)

1. 電源電圧が入力され、前記電源電圧の振幅を低減して出力するプリレギュレータ部と、
   振幅が低減された前記電源電圧により動作するレギュレータ部と、
   を有するレギュレータ回路と、
   前記レギュレータ回路の出力に応じて動作するセンサ部と、
   前記電源電圧で動作し、前記センサ部の出力を外部に出力する出力回路と
   を備え、
   前記出力回路に入力される前記電源電圧は、前記レギュレータ部を介さずに入力される
   センサ回路。
2. 前記出力回路は、
   前記センサ部からの信号が入力される入力部と、
   出力用ＰＭＯＳトランジスタおよび出力用ＮＭＯＳトランジスタを有し、前記入力部に入力された信号に応じた信号を出力する出力部と、
   前記出力用ＰＭＯＳトランジスタのゲート端子と、前記出力用ＮＭＯＳトランジスタのゲート端子との間に設けられ、前記出力用ＰＭＯＳトランジスタのゲート端子と、前記出力用ＮＭＯＳトランジスタのゲート端子との間の電気的な接続を切り替える制御部と
   を備える
   請求項１に記載のセンサ回路。
3. 前記制御部は、
   ゲート端子が予め定められた基準電圧に設定された制御用ＰＭＯＳトランジスタと、
   ゲート端子が前記電源電圧に設定された制御用ＮＭＯＳトランジスタと
   を備える
   請求項２に記載のセンサ回路。

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