JP2020199591A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】リーク電流が発生することを抑制する。【解決手段】第１基板１１と、第１基板１１上に配置された絶縁膜１２と、絶縁膜１２を介して第１基板１１と接合された第２基板１３と、第２基板１３上に配置され、第２基板１３の側面を構成する外周部３０と同じ電位に維持された第３基板５０と、を備える半導体装置において、絶縁膜１２は、第２基板１３側の面における外縁端部が第２基板１３から露出するようにする。【選択図】図１

Description

本発明は、第１基板、第２基板、第３基板が積層されて構成される半導体装置およびその製造方法に関するものである。

従来より、この種の半導体装置としての物理量センサが提案されている（例えば、特許文献１参照）。例えば、この半導体装置は、第１基板および第２基板としてのシリコン基板の間に絶縁膜が配置されたＳＯＩ（Silicon on Insulatorの略）基板と、第３基板としての貼合わせ基板を有するキャップ基板を備えている。ＳＯＩ基板における第２基板には、物理量に応じたセンサ信号を出力するセンシング部と、当該センシング部を取り囲むと共に、第２基板の側面を構成する外周部とが区画形成されている。そして、ＳＯＩ基板における第２基板とキャップ基板とは、気密室が形成されると共に気密室内にセンシング部が封止されるように貼り合わされている。

また、この半導体装置には、キャップ基板に、外部との電気的な接続を図ることができるように、キャップ基板を貫通するように形成された貫通電極が形成されている。なお、貫通電極は、複数形成されており、センシング部や、第２基板の外周部とも接続されるように形成されている。また、外周部と接続される貫通電極は、配線部等を介してキャップ基板とも接続されている。つまり、上記半導体装置では、第２基板の外周部とキャップ基板とは、ショートした状態となっている。なお、上記半導体装置では、第１基板は、フローティング状態とされている。

このような半導体装置は次のように製造される。すなわち、まず、ウェハ状のＳＯＩウェハとウェハ状の貼合わせウェハとを用意する。そして、気密室にセンシング部が封止されるように、ＳＯＩウェハと貼合わせウェハとを貼り合わせる。次に、センシング部と接続される貫通電極や外周部と接続される貫通電極を形成する。その後、ダイシングブレード等でチップ単位に分割することにより、上記第１〜第３基板を有する半導体装置が製造される。

特開２０１８−２５５３０号公報

しかしながら、ダイシングブレード等でチップ単位に分割する際には、第１〜第３基板からの切粉が発生すると共に、絶縁膜の側面が抉れることがある。そして、絶縁膜の抉られた部分に切粉が押し付けられて埋め込まれると、当該切粉を介して絶縁膜を挟む基板同士が接続される可能性がある。この場合、電位差の異なる基板同士が切粉を介して接続された状態となると、リーク電流が発生する原因となる。つまり、第１基板と第２基板との間に配置される絶縁膜に切粉が押し付けられて埋め込まれると、第１基板と第２基板との間にリーク電流が発生する可能性がある。

本発明は上記点に鑑み、リーク電流が発生することを抑制できる半導体装置およびその製造方法を提供することを目的とする。

上記目的を達成するための請求項１では、第１基板（１１）、第２基板（１３）、第３基板（５０）が順に積層された半導体装置であって、第１基板と、第１基板上に配置された絶縁膜（１２）と、絶縁膜を介して第１基板と接合された第２基板と、第２基板上に配置され、第２基板の側面を構成する外周部（３０）と同じ電位に維持された第３基板と、を備え、絶縁膜は、第２基板側の面における外縁端部が第２基板から露出している。

これによれば、絶縁膜に切粉等の異物が押し付けられて埋め込まれていたとしても、第１基板と外周部とが異物を介して接続され難くなる。したがって、第１基板と外周部との間にリーク電流が発生することを抑制できる。

また、請求項６は、請求項１に関する製造方法であり、複数のチップ形成領域（Ｒ）がダイシングライン（ＤＬ）によって区画されたウェハ状の第１ウェハ（１１０）を用意することと、第１ウェハ上に絶縁膜を形成することと、ウェハ状の第２ウェハを用意し、第２ウェハを第１ウェハに絶縁膜を介して貼り合わせることと、ウェハ状の第３ウェハを用意し、第３ウェハを第２ウェハ上に配置することと、ダイシングラインに沿って分割することにより、第１ウェハから第１基板を構成し、第２ウェハから第２基板を構成し、第３ウェハから第３基板を構成することと、を行い、分割することでは、絶縁膜は、第２基板側の面におけるダイシングライン側の外縁端部が第２基板から露出した状態となるようにする。

これによれば、分割する際、絶縁膜に切粉が押し付けられて埋め込まれたとしても、第１基板と外周部とが切粉を介して接続され難くなる。したがって、第１基板と外周部との間にリーク電流が発生することを抑制した半導体装置を製造できる。

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。

第１実施形態における半導体装置の断面図である。 図１に示す半導体装置の製造工程を示す断面図である。 図２に続く半導体装置の製造工程を示す断面図である。 図３に続く半導体装置の製造工程を示す断面図である。 従来の半導体装置における埋込絶縁膜に切粉が埋め込まれた状態を示す模式図である。 従来の半導体装置における室温でのリーク電流を示す図である。 従来の半導体装置における１０５℃でのリーク電流を示す図である。 第１実施形態の半導体装置における埋込絶縁膜に切粉が埋め込まれた状態を示す模式図である。 第２実施形態における半導体装置の断面図である。 図８に示す半導体装置の製造工程を示す断面図である。 他の実施形態における半導体装置の断面図である。 他の実施形態における半導体装置の断面図である。 他の実施形態における半導体装置の断面図である。 他の実施形態における半導体装置の断面図である。 他の実施形態における半導体装置の断面図である。 他の実施形態における半導体装置の断面図である。 他の実施形態における半導体装置の断面図である。 他の実施形態における半導体装置の断面図である。 他の実施形態における半導体装置の断面図である。 他の実施形態における半導体装置の断面図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
第１実施形態について説明する。本実施形態では、半導体装置を加速度センサに適用した例について説明する。

図１に示されるように、本実施形態の加速度センサは、センサ基板１０を備えている。センサ基板１０は、支持基板１１、埋込絶縁膜１２、半導体層１３が順に積層されたＳＯＩ基板を用いて構成されている。

なお、本実施形態では、支持基板１１および半導体層１３は、シリコン基板等で構成され、埋込絶縁膜１２は、酸化膜等で構成される。また、本実施形態では、支持基板１１が第１基板に相当し、半導体層１３が第２基板に相当している。

半導体層１３は、加速度に応じたセンサ信号を出力するセンシング部２０と、センシング部２０を取り囲む外周部３０を有している。具体的には、半導体層１３には、周知のマイクロマシン加工が施されることにより、センシング部２０と、当該センシング部２０を取り囲む外周部３０とが区画形成されている。そして、半導体層１３の側面側の部分は、外周部３０で構成されている。

なお、センシング部２０は、加速度に応じて変位可能とされた可動電極と、可動電極と対向して配置される固定電極とを備えた構成とされている。そして、センシング部２０は、加速度に応じて可動電極が変位することにより、可動電極と固定電極との間隔が変化して可動電極と固定電極との間の容量が変化するため、当該容量の変化に基づいたセンサ信号を出力する。

支持基板１１には、センシング部２０と対向する部分に、センシング部２０と接触することを抑制するための窪み部１４が形成されている。なお、埋込絶縁膜１２は、窪み部１４の壁面にも形成されているが、窪み部１４の壁面に形成されていなくてもよい。

センサ基板１０の半導体層１３上には、キャップ基板４０が接合されている。キャップ基板４０は、センサ基板１０と対向する一面５０ａおよび当該一面５０ａと対向する他面５０ｂを有し、一面５０ａのうちのセンシング部２０と対向する部分に窪み部５１が形成された貼合わせ基板５０を有している。また、キャップ基板４０は、貼合わせ基板５０の一面５０ａ側に形成された第１絶縁膜６１と、貼合わせ基板５０の他面５０ｂ側に形成された第２絶縁膜６２を有している。

なお、本実施形態では、第１絶縁膜６１は、窪み部５１の壁面に形成されていないが、窪み部５１の壁面に形成されていてもよい。また、本実施形態では、貼合わせ基板５０が第３基板に相当している。

そして、センサ基板１０とキャップ基板４０とは、センサ基板１０の窪み部１４およびキャップ基板４０の窪み部５１等で区画された気密室７０が構成されると共に、当該気密室７０にセンシング部２０が封止されるように貼り合わされている。

また、キャップ基板４０には、センサ基板１０とキャップ基板４０との積層方向にキャップ基板４０を貫通することにより、センサ基板１０の半導体層１３を露出させる複数の貫通孔８１が形成されている。具体的には、複数の貫通孔８１は、センシング部２０の一部を露出させたり、外周部３０を露出させたりするように形成されており、図１とは別断面にも適宜形成されている。なお、センサ基板１０とキャップ基板４０との積層方向とは、支持基板１１、半導体層１３、貼合わせ基板５０の積層方向のことである。

貫通孔８１の壁面には、ＴＥＯＳ（tetraethoxysilaneの略）等で構成される絶縁膜８２を介してアルミニウムやポリシリコン等で構成される貫通電極８３がセンシング部２０や外周部３０と電気的に接続されるように形成されている。そして、第２絶縁膜６２上には、貫通電極８３と電気的に接続される配線部８４やパッド部８５が形成されている。

また、第２絶縁膜６２には、貼合わせ基板５０の他面５０ｂを露出させるコンタクトホール６２ａが形成されている。そして、外周部３０と電気的に接続される貫通電極８３は、当該貫通電極８３と接続される配線部８４がコンタクトホール６２ａを通じて貼合わせ基板５０と電気的に接続されることにより、貼合わせ基板５０とも接続されている。つまり、外周部３０と貼合わせ基板５０とは、ショートした状態（すなわち、同電位である状態）となっている。なお、支持基板１１は、フローティング状態とされており、外周部３０との間に電位差が発生している状態となっている。

第２絶縁膜６２上には、貫通電極８３や配線部８４等を覆うように保護膜９０が形成されている。そして、保護膜９０には、パッド部８５を露出させるコンタクトホール９０ａが形成されている。

以上が本実施形態における半導体装置の基本的な構成である。そして、本実施形態では、半導体層１３は、側面が埋込絶縁膜１２の側面に対して凹んだ状態となっている。言い換えると、半導体層１３は、埋込絶縁膜１２に対してオフセットした状態となっている。このため、埋込絶縁膜１２は、半導体層１３側の面における外縁端部が半導体層１３から露出した状態となっている。

次に、上記半導体装置の製造方法について、図２および図３を参照しつつ説明する。

まず、図２（ａ）に示されるように、ダイシングラインＤＬによって区画された複数のチップ形成領域Ｒを有するウェハ状の支持ウェハ１１０を用意する。なお、図２および図３では、隣合う２つのチップ形成領域Ｒのみを図示しているが、実際には、さらに複数のチップ形成領域Ｒを有している。また、本実施形態では、支持ウェハ１１０が第１ウェハに相当する。

そして、図示しないマスクを配置してドライエッチング等を行うことにより、支持ウェハ１１０のうちのセンシング部２０と対向する位置に窪み部１４を形成する。その後、支持ウェハ１１０上に、熱酸化等によって埋込絶縁膜１２を形成する。

次に、図２（ｂ）に示されるように、ウェハ状の半導体ウェハ１３０を用意し、支持ウェハ１１０と半導体ウェハ１３０とを埋込絶縁膜１２を介して貼り合わせてセンサウェハ１００を構成する。なお、支持ウェハ１１０と半導体ウェハ１３０との貼合わせは、例えば、次のような活性化接合によって行われる。すなわち、まず、支持ウェハ１１０の接合面（すなわち、埋込絶縁膜１２の接合面）および半導体ウェハ１３０の接合面にＯ_２プラズマ、Ｎ_２プラズマ、Ａｒイオンビーム等を照射し、接合面に付着している不純物を除去すると共に各接合面を活性化させる。そして、支持ウェハ１１０および半導体ウェハ１３０に適宜設けられたアライメントマーク等を用い、赤外顕微鏡等によるアライメントを行って支持ウェハ１１０と半導体ウェハ１３０とを接合する。なお、本実施形態では、半導体ウェハ１３０が第２ウェハに相当する。

続いて、図２（ｃ）に示されるように、図示しないマスクを形成してドライエッチング等を行うことにより、センシング部２０と、センシング部２０と区画された外周部３０とを形成する。この際、チップ形成領域ＲのうちのダイシングラインＤＬ側の領域に、埋込絶縁膜１２を露出させる開口部１３１を形成する。

なお、この開口部１３１は、後述する図４（ｂ）の工程にてチップ単位に分割した際、埋込絶縁膜１２の半導体層１３側の面における外縁端部を半導体層１３から露出させるものである。本実施形態では、ダイシングラインＤＬを挟んで隣合うチップ形成領域Ｒにおいて、半導体ウェハ１３０のうちの、ダイシングラインＤＬとなる部分、およびダイシングラインＤＬ側の領域が一体的に除去された開口部１３１を形成する。

また、本実施形態では、センシング部２０を形成する際に同時に開口部１３１を形成する。但し、これに限定されるものではなく、開口部１３１は、センシング部２０と別工程で形成されるようにしてもよい。

続いて、図３（ａ）に示されるように、図２（ａ）〜図２（ｃ）とは別工程において、ウェハ状の貼合わせウェハ５００を用意し、貼合わせウェハ５００の一面５０ａに第１絶縁膜６１を形成する。その後、第１絶縁膜６１上に図示しないマスクを形成してドライエッチング等を行うことにより、センシング部２０と対向する位置に窪み部５１を形成する。なお、本実施形態では、貼合わせウェハ５００が第３ウェハに相当する。

次に、図３（ｂ）に示されるように、センサウェハ１００と貼合わせウェハ５００とを第１絶縁膜６１を介して貼り合わせる。なお、センサウェハ１００と貼合わせウェハ５００との貼合わせは、上記支持ウェハ１１０と半導体ウェハ１３０との貼り合わせと同様に、例えば、活性化接合によって行われる。

次に、図３（ｃ）に示されるように、貼合わせウェハ５００上に図示しないマスクを形成してドライエッチング等を行い、センサウェハ１００と貼合わせウェハ５００との積層方向に貼合わせウェハ５００を貫通する複数の貫通孔８１を形成する。なお、複数の貫通孔８１は、センシング部２０の一部を露出させたり、外周部３０となる領域を露出させたりするように形成され、図３（ｃ）とは別断面にも形成されている。

そして、各貫通孔８１の壁面にＴＥＯＳ等で構成される絶縁膜８２を成膜する。この際、貼合わせウェハ５００の他面５０ｂ側に形成された絶縁膜にて第２絶縁膜６２が構成される。これにより、貼合わせウェハ５００、第１絶縁膜６１、および第２絶縁膜６２を有するキャップウェハ４００が構成される。

次に、貫通孔８１の底部に形成された絶縁膜を除去すると共に、第２絶縁膜６２に貼合わせウェハ５００を露出させるコンタクトホール６２ａを形成する。そして、スパッタ法や蒸着法等により、アルミニウムやポリシリコン等で構成される導電膜を成膜して貫通電極８３を形成する。この際、コンタクトホール６２ａ内にも導電膜が配置される。そして、第２絶縁膜６２上に成膜された導電膜を適宜パターニングすることにより、配線部８４およびパッド部８５を形成する。

その後、図４（ａ）に示されるように、第２絶縁膜６２上に保護膜９０を配置する。そして、図示しないマスクを形成してドライエッチング等を行うことにより、保護膜９０にパッド部８５を露出させるコンタクトホール９０ａを形成する。また、本実施形態では、保護膜９０のうちのダイシングラインＤＬとなる部分を除去する。これにより、後述するチップ単位に分割する際にダイシングラインＤＬを容易に把握できるようになる。

続いて、図４（ｂ）に示されるように、ダイシングブレードを用いてダイシングラインＤＬに沿ってチップ単位に分割することにより、図１に示す半導体装置が製造される。この際、本実施形態の半導体装置では、半導体ウェハ１３０には、開口部１３１が形成されている。このため、半導体装置を製造した際、支持基板１１と半導体層１３とが切粉を介して接続されることを抑制でき、リーク電流が発生することを抑制できる。

すなわち、ダイシングラインＤＬに沿ってチップ単位に分割した際、埋込絶縁膜１２の側面が抉られることがある。そして、当該抉られた部分には、支持ウェハ１１０、半導体ウェハ１３０、貼合わせウェハ５００の切粉がダイシングブレードで押し付けられて埋め込まれることがある。

この場合、埋込絶縁膜１２の外縁端部が半導体層１３から露出していない従来の半導体装置（以下では、単に従来の半導体装置ともいう）では、チップ単位に分割した際、図５に示されるように、支持基板１１と外周部３０とが切粉ｃｈを介して接続される可能性がある。そして、支持基板１１と外周部３０とが切粉ｃｈを介して接続された場合には、支持基板１１と外周部３０とが異なる電位であるため、図６Ａおよび図６Ｂに示されるように、支持基板１１と外周部３０との間にリーク電流が発生する。なお、シリコン等の半導体は高温になると抵抗が低下するため、温度が高くなるとリーク電流がさらに大きくなる。したがって、支持基板１１と外周部３０とが切粉ｃｈを介して接続された半導体装置は、温度特性も悪くなる。

これに対し、本実施形態では、半導体ウェハ１３０には、開口部１３１が形成されている。このため、ダイシングラインＤＬに沿ってチップ単位に分割した際、埋込絶縁膜１２の外縁端部が半導体層１３から露出した状態となる。したがって、図７に示されるように、埋込絶縁膜１２の側面が抉られ、当該抉られた部分に切粉ｃｈが押し付けられて埋め込まれたとしても、支持基板１１と外周部３０とが切粉ｃｈを介して接続され難くなる。これにより、本実施形態では、リーク電流が発生することを抑制できる。

以上説明したように、本実施形態では、半導体層１３は、側面が埋込絶縁膜１２の側面に対して凹んでおり、埋込絶縁膜１２は、半導体層１３側の面における外縁端部が半導体層１３から露出している。このため、埋込絶縁膜１２に切粉ｃｈが押し付けられて埋め込まれたとしても、支持基板１１と外周部３０とが切粉ｃｈを介して接続され難くなる。したがって、支持基板１１と外周部３０（すなわち、半導体層１３）との間にリーク電流が発生することを抑制できる。

また、埋込絶縁膜１２の外縁端部が半導体層１３から露出しているため、製造した後の搬送中や使用中等に埋込絶縁膜１２の側面に異物が押し付けられる等して埋め込まれたとしても、支持基板１１と外周部３０とが異物を介して接続されることを抑制できる。したがって、使用中等においても、リーク電流が発生することを抑制できる。

さらに、本実施形態では、開口部１３１は、センシング部２０を形成する際に同時に形成される。このため、製造工程を増加させることなく、リーク電流が発生することを抑制できる。

（第２実施形態）
第２実施形態について説明する。本実施形態は、半導体層１３の側面を埋込絶縁膜１２の側面に対して凹ませる代わりに、支持基板１１の側面側に凹部を形成したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。

本実施形態の半導体装置は、図８に示されるように、半導体層１３は、側面が埋込絶縁膜１２に対して凹んでおらず、埋込絶縁膜１２の側面（すなわち、端面）と一致した状態となっている。そして、支持基板１１は、側面側に凹部１５が形成されており、埋込絶縁膜１２は、凹部１５に沿って形成されている。これにより、半導体装置は、埋込絶縁膜１２が半導体層１３から離れた状態とされている。つまり、埋込絶縁膜１２は、半導体層１３側の面における外縁端部が半導体層１３から露出した状態となっている。

以上が本実施形態における半導体装置の構成である。次に、上記半導体装置の製造方法について、図９を参照しつつ説明する。

まず、図９（ａ）に示されるように、支持ウェハ１１０を用意した後、センシング部２０と対向する位置に窪み部１４を形成する。この際、チップ形成領域ＲのうちのダイシングラインＤＬ側の領域に、凹部１５を形成する。つまり、窪み部１４と凹部１５を同時に形成する。なお、本実施形態では、ダイシングラインＤＬを挟んで隣合うチップ形成領域Ｒにおいて、支持ウェハ１１０のうちの、ダイシングラインＤＬとなる部分、およびダイシングラインＤＬ側の領域に一体的に凹部１５を形成する。その後、埋込絶縁膜１２を形成する。

そして、図９（ｂ）に示されるように、図２（ｂ）と同様の工程を行うことにより、支持ウェハ１１０と半導体ウェハ１３０とを接合する。これにより、ダイシングラインＤＬとなる部分、およびダイシングラインＤＬ側の領域では、埋込絶縁膜１２と半導体ウェハ１３０とが離れた状態となり、所定の空間が形成される。

その後、上記図２（ｃ）以降の工程を行うことにより、図８に示す半導体装置が製造される。但し、本実施形態では、図２（ｃ）の工程では、センシング部２０を形成する際、半導体ウェハ１３０に開口部１３１は形成しない。そして、図４（ｂ）の工程を行った際には、支持ウェハ１１０に凹部１５が形成されているため、支持基板１１と半導体層１３とが切粉ｃｈを介して接続されることを抑制でき、リーク電流が発生することを抑制できる。

以上説明したように、支持基板１１に凹部１５を形成することにより、埋込絶縁膜１２の外縁端部が半導体層１３から露出するようにしても、上記第１実施形態と同様の効果を得ることができる。

また、本実施形態では、凹部１５は、窪み部１４を形成する際に同時に形成される。このため、製造工程を増加させることなく、リーク電流が発生することを抑制できる。

（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。

（１）例えば、上記各実施形態において、センシング部２０は、加速度に応じたセンサ信号を出力するのではなく、角速度に応じたセンサ信号を出力するように構成されていてもよいし、圧力に応じたセンサ信号を出力するように構成されていてもよい。

また、上記各実施形態は、センシング部２０が形成されていなくてもよく、異なる電位に維持された基板の間に絶縁膜が配置された構成を有する半導体装置に適用することができる。

そして、上記第１実施形態において、図１０Ａに示されるように、埋込絶縁膜１２は、側面が支持基板１１の側面より凹んだ状態となっていてもよい。また、図１０Ｂに示されるように、センサ基板１０は、キャップ基板４０よりも側面が凹んだ構成とされていてもよい。なお、特に図示しないが、キャップ基板４０がセンサ基板１０よりも側面が凹んだ構成とされていてもよい。また、特に図示しないが、上記各実施形態において、第１基板としての支持基板１１、第２基板としての半導体層１３、第３基板としての貼合わせ基板５０に加え、さらに別の基板が積層されて構成される半導体装置としてもよい。

さらに、上記第２実施形態において、凹部１５は、丸みを帯びた形状とされていてもよい。つまり、凹部１５は、当該凹部１５の側面と底面との間に角部を有しない形状とされていてもよい。これによれば、ダイシングブレードでチップ単位に分割する際の洗浄工程や分割した後等において、凹部１５の断面が矩形状とされている場合と比較して、凹部１５に切粉や異物等が蓄積され難くなる。なお、このような凹部１５は、例えば、凹部１５をウェットエッチング等で形成することによって構成される。

（２）また、支持基板１１と外周部３０との間のリーク電流は、支持基板１１と外周部３０との間に電位差がある状態で、支持基板１１と外周部３０とが切粉ｃｈ等の異物を介して接続されることで発生する。つまり、支持基板１１と外周部３０とのリーク電流は、支持基板１１と外周部３０との間に電位差がない場合には発生し難い。このため、支持基板１１と外周部３０との間にリーク電流が発生することを抑制するため、次のような構成としてもよい。

例えば、図１１Ａに示されるように、半導体装置の側面に導電膜２００を配置すると共に、当該導電膜２００を外周部３０と接続される貫通電極８３と接続することにより、外周部３０と支持基板１１とがショートされるようにしてもよい。なお、このような半導体装置は、例えば、チップ単位に分割した後に上記導電膜２００を形成することで構成される。また、このような半導体装置は、例えば、貫通孔８１を形成する際、ダイシングラインＤＬに位置する貼合わせウェハ５００および埋込絶縁膜１２を貫通して支持ウェハ１１０に達する孔部を形成し、当該孔部に導電膜２００を配置する。そして、チップ単位に分割する際には、ダイシングラインＤＬに位置する支持ウェハ１１０のみをダイシングブレードで切断する。このような製造方法によっても、図１１Ａに示される半導体装置が製造される。

また、図１１Ｂに示されるように、貼合わせ基板５０および半導体層１３の外周部３０を貫通して支持基板１１に達する貫通孔８１を形成し、当該貫通孔８１に貫通電極８３を配置する。そして、この貫通電極８３と、外周部３０と接続される貫通電極８３とが電気的に接続されるようにすることにより、外周部３０と支持基板１１とがショートされるようにしてもよい。

さらに、図１１Ｃに示されるように、支持基板１１の外縁端部が埋込絶縁膜１２から露出するように、支持基板１１を埋込絶縁膜１２や半導体層１３等から突出した状態となるようにする。そして、支持基板１１のうちの埋込絶縁膜１２から露出している部分にパッド部２１０を形成し、当該パッド部２１０を外周部３０と接続される貫通電極８３とワイヤ２２０を介して電気的に接続されるようにすることにより、外周部３０と支持基板１１とがショートされるようにしてもよい。

また、図１１Ｄに示されるように、埋込絶縁膜１２にコンタクトホール１２ａを形成すると共にコンタクトホール１２ａに導電体２３０を配置することにより、外周部３０と支持基板１１とがショートされるようにしてもよい。

さらに、図１１Ｅに示されるように、支持基板１１のうちの埋込絶縁膜１２側と反対側の面に導電性接着フィルム等で構成される導電性部材２４０を配置し、導電性部材２４０を介して回路基板等に搭載されるようにしてもよい。そして、導電性部材２４０を介して支持基板１１の電位が外周部３０と同電位とされることにより、外周部３０と支持基板１１とがショートされたと同じ状態になるようにしてもよい。

また、図１１Ｆに示されるように、支持基板１１に半導体層１３に達する貫通孔１６を形成し、当該貫通孔１６に導電膜２５０を配置することにより、外周部３０と支持基板１１とがショートされるようにしてもよい。

そして、図１１Ｇに示されるように、半導体装置の側面まで保護膜９０を配置するようにし、埋込絶縁膜１２がダイシングされないようにしてもよい。このような半導体装置は、例えば、貫通孔８１を形成する際、ダイシングラインＤＬに位置する貼合わせウェハ５００および埋込絶縁膜１２を貫通して支持ウェハ１１０に達する孔部を形成する。そして、保護膜９０を形成する際、孔部にも保護膜９０が配置されるようにする。また、チップ単位に分割する際には、ダイシングラインＤＬに位置する支持ウェハ１１０のみをダイシングブレードで切断する。このような製造方法により、図１１Ｈに示される半導体装置が製造される。そして、この半導体装置では、埋込絶縁膜１２がダイシングされないため、支持基板１１と外周部３０との間にリーク電流が発生することを抑制できる。

１１ 支持基板（第１基板）
１２ 埋込絶縁膜
１３ 半導体層（第２基板）
３０ 外周部
５０ 貼合わせ基板（第３基板）

Claims (8)

1. 第１基板（１１）、第２基板（１３）、第３基板（５０）が順に積層された半導体装置であって、
   前記第１基板と、
   前記第１基板上に配置された絶縁膜（１２）と、
   前記絶縁膜を介して前記第１基板と接合された前記第２基板と、
   前記第２基板上に配置され、前記第２基板の側面を構成する外周部（３０）と同じ電位に維持された前記第３基板と、を備え、
   前記絶縁膜は、前記第２基板側の面における外縁端部が前記第２基板から露出している半導体装置。
2. 前記第２基板は、側面が前記絶縁膜の側面に対して凹んでいる請求項１に記載の半導体装置。
3. 前記第１基板は、前記第２基板と対向する一面のうちの側面側の端部に凹部（１５）が形成されており、
   前記絶縁膜は、前記凹部に沿って配置されることにより、前記外縁端部が前記第２基板から露出している請求項１に記載の半導体装置。
4. 前記凹部は、丸みを帯びた形状とされている請求項３に記載の半導体装置。
5. 前記第３基板には、前記第１基板、前記第２基板、前記第３基板の積層方向に沿って前記外周部を露出させる貫通孔（８１）が形成されており、
   前記貫通孔には、前記外周部と接続される貫通電極（８３）が形成され、
   前記第３基板上には、前記貫通電極と接続されると共に、前記第３基板と接続される配線部（８４）が形成されている請求項１ないし４のいずれか１つに記載の半導体装置。
6. 第１基板（１１）と、
   前記第１基板上に配置された絶縁膜（１２）と、
   前記絶縁膜を介して前記第１基板と接合された第２基板（１３）と、
   前記第２基板上に配置され、前記第２基板の側面を構成する外周部（３０）と同じ電位に維持された第３基板（５０）と、を備え、
   前記絶縁膜は、前記第２基板側の面における外縁端部が前記第２基板から露出している半導体装置の製造方法であって、
   複数のチップ形成領域（Ｒ）がダイシングライン（ＤＬ）によって区画されたウェハ状の第１ウェハ（１１０）を用意することと、
   前記第１ウェハ上に前記絶縁膜を形成することと、
   ウェハ状の第２ウェハを用意し、前記第２ウェハを前記第１ウェハに前記絶縁膜を介して貼り合わせることと、
   ウェハ状の第３ウェハを用意し、前記第３ウェハを前記第２ウェハ上に配置することと、
   前記ダイシングラインに沿って分割することにより、前記第１ウェハから前記第１基板を構成し、前記第２ウェハから前記第２基板を構成し、前記第３ウェハから前記第３基板を構成することと、を行い、
   前記分割することでは、前記絶縁膜は、前記第２基板側の面における前記ダイシングライン側の外縁端部が前記第２基板から露出した状態となるようにする半導体装置の製造方法。
7. 前記貼り合わせることの後、前記第２ウェハにおける前記ダイシングライン側の部分に開口部（１３１）を形成して前記絶縁膜を露出させることを行い、
   前記分割することでは、前記絶縁膜のうちの前記第２基板側の面における外縁端部が前記第２基板から露出するようにする請求項６に記載の半導体装置の製造方法。
8. 前記第１ウェハを用意することの後、前記第１ウェハにおける前記ダイシングライン側の部分に凹部（１５）を形成することを行い、
   前記絶縁膜を形成することでは、前記凹部に沿って前記絶縁膜を形成し、
   前記貼り合わせることでは、前記凹部に形成された前記絶縁膜と前記第２ウェハとの間に所定の空間が形成されるようにし、
   前記分割することでは、前記絶縁膜のうちの前記第２基板側の面における外縁端部が前記第２基板から露出するようにする請求項６に記載の半導体装置の製造方法。

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