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JP2020187652A - 電源電圧監視回路及び制御装置 - Google Patents

電源電圧監視回路及び制御装置 Download PDF

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孝典 伊藤
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Abstract

【課題】電源電圧監視回路の構成部品に故障が発生した場合に、当該故障の発生を検出することができる電源電圧監視回路を提供する。【解決手段】電源電圧監視回路２は、入力電源線１１３と出力電源線１１４との間に配置された電源断続回路部２０と、第１乃至第３の直列抵抗器３１〜３３からなる直列回路３と、第１の直列抵抗器３１に並列接続された第１の開閉素子４１１と、第２の直列抵抗器３２に並列接続された第２の開閉素子４２１と、第１の直列抵抗器３１と第３の直列抵抗器３３との間の第１の分圧電圧Ｖ１が正常範囲か否かを判定する第１の判定回路５１と、第２の直列抵抗器３２と第３の直列抵抗器３３との間の第２の分圧電圧Ｖ２が正常範囲か否かを判定する第２の判定回路５２と、第１及び第２の分圧電圧Ｖ１，Ｖ２が共に正常範囲である場合に電源断続回路部２０を接続状態とし、何れかが正常範囲でない場合に遮断状態とする駆動回路５４とを備える。【選択図】図２

Description

本発明は、電源電圧を監視する電源電圧監視回路及びそれを備えた制御装置に関する。
従来、電源電圧を監視する電源電圧監視回路が知られている。特許文献１に記載の電源電圧監視回路は、検出抵抗Ｒ１及び検出抵抗Ｒ２によって分圧された電源電圧がコンパレータに入力され、コンパレータによる基準電圧との比較によって電源電圧の異常が検出されるように構成されている。
特開２００５−２９１８６５号公報
特許文献１の電源電圧監視回路では、検出抵抗Ｒ１及び検出抵抗Ｒ２の一方又は両方に故障が発生して断線（オープン）又は短絡（ショート）状態となると、正常な電源電圧の監視を行うことができなくなる。また、コンパレータが故障した場合にも、正常な電源電圧の監視を行うことができなくなる。これにより、電源電圧監視回路が故障して異常な電源電圧が負荷側に出力されても、コンパレータの故障が検出されないまま使用が継続されてしまうおそれがある。
そこで、本発明は、電源電圧監視回路の構成部品に故障が発生した場合に、当該故障の発生を検出することができる電源電圧監視回路を提供することを目的とする。
本発明は、上記の目的を達成するため、入力電源線と出力電源線との間に配置され、前記入力電源線と前記出力電源線とを接続する接続状態と遮断する遮断状態とを切り替え可能な電源断続回路部と、前記入力電源線に接続された第１の直列抵抗器、接地電位に接続された第２の直列抵抗器、ならびに前記第１及び第２の直列抵抗器の間に接続された第３の直列抵抗器からなる直列回路と、第１の開閉素子を有し、前記第１の直列抵抗器に並列接続された第１の並列回路と、第２の開閉素子を有し、前記第２の直列抵抗器に並列接続された第２の並列回路と、前記第１の直列抵抗器と前記第３の直列抵抗器との間の第１の分圧電圧が正常範囲か否かを判定する第１の判定回路と、前記第２の直列抵抗器と前記第３の直列抵抗器との間の第２の分圧電圧が正常範囲か否かを判定する第２の判定回路と、前記第１及び第２の分圧電圧が共に正常範囲である場合に前記電源断続回路部を前記接続状態とし、前記第１及び第２の分圧電圧の何れかが正常範囲でない場合に前記電源断続回路部を前記遮断状態とする駆動回路と、を備えた電源電圧監視回路を提供する。
また、本発明は、上記の目的を達成するため、上記の電源電圧監視回路と、前記出力電源線によって電源が供給される制御部とを備えた制御装置であって、前記第１及び第２の開閉素子は、前記制御部によって開閉状態が切り替わり、前記制御部は、前記第１の開閉素子を閉状態としたときに前記第１の判定回路の判定結果が否とならず、又は前記第２の開閉素子を閉状態としたときに前記第２の判定回路の判定結果が否とならなかった場合に、電源電圧監視回路の故障の発生を検知する、制御装置を提供する。
本発明に係る電源電圧監視回路によれば、電源電圧監視回路の構成部品に故障が発生した場合に、当該故障の発生を検出することができる。
本実施の形態に係る制御装置としてのプログラマブルコントローラの構成例を示す概略図である。 電源モジュールの構成例をベースモジュールの一部ならびにＣＰＵモジュールと共に示す概略構成図である。 電源モジュールの変形例をベースモジュールの一部ならびにＣＰＵモジュールと共に示す概略構成図である。 比較例に係る電源モジュールの構成例をベースモジュールの一部ならびにＣＰＵモジュールと共に示す概略構成図である。
［実施の形態］
本発明の実施の形態について、図面を参照して説明する。なお、以下に説明する実施の形態は、本発明を実施する上での好適な具体例として示すものであり、技術的に好ましい種々の技術的事項を具体的に例示している部分もあるが、本発明の技術的範囲は、この具体的態様に限定されるものではない。
図１は、本実施の形態に係る制御装置としてのプログラマブルコントローラの構成例を示す概略図である。このプログラマブルコントローラ１は、電源モジュール１１と、制御部としてのＣＰＵモジュール１２と、制御対象である工作機械等の設備に取り付けられた各種センサやスイッチからの信号が入力される入力モジュール１３と、設備に設けられたアクチュエータ等を動作させるための信号を出力する出力モジュール１４と、これらの各モジュール１１〜１４が装着されたベースモジュール１０とを有している。
ＣＰＵモジュール１２は、設備を制御するためのシーケンスプログラムを書き込み又は読み出しする周辺機器を接続するためのコネクタ１２１、及び後述するエラーコード等を表示するための表示部１２２を有している。ＣＰＵモジュール１２は、入力モジュール１３に入力される信号を参照してシーケンスプログラムを実行することにより、出力モジュール１４の接点をオン／オフして設備を制御する。
ベースモジュール１０は、各モジュール１１〜１４が着脱可能に取り付けられる複数のスロットを有している。なお、図１では、ベースモジュール１０に二つの入力モジュール１３と、二つの出力モジュール１４とが取り付けられた構成例を示しているが、これらの数に制限はなく、例えば他の制御装置等との通信を行う通信モジュールをベースモジュール１０に取り付けることも可能である。
ベースモジュール１０は、制御盤等への取り付けのためのフレーム１０１と、フレーム１０１に取り付けられた図略のプリント基板とを有している。このプリント基板には、電源モジュール１１から他のモジュール１２〜１４への電源供給のための出力電源線や、各モジュール１１〜１４の間の信号授受のための信号線等が、配線パターンによって形成されている。電源モジュール１１は、第１端子１１１ａ及び第２端子１１１ｂを有する端子台１１１を有しており、この端子台１１１に例えばＤＣ２４Ｖの電源が供給される。
図２は、電源モジュール１１の構成例をベースモジュール１０の一部ならびにＣＰＵモジュール１２と共に示す概略構成図である。電源モジュール１１は、ＤＣ／ＤＣコンバータ１１２を有し、端子台１１１に供給された電圧をＤＣ／ＤＣコンバータ１１２によってＣＰＵモジュール１２のマイクロプロセッサ及びその周辺回路の電子部品の動作電圧として適した電圧に電圧変換する。ＣＰＵモジュール１２ならびに複数の入力モジュール１３及び出力モジュール１４は、ＤＣ／ＤＣコンバータ１１２の出力電圧によって動作する。これらの各モジュール１２〜１４は、電源モジュール１１にとっての電気負荷である。
本実施の形態では、ＤＣ／ＤＣコンバータ１１２の出力電圧の規格値が３．３Ｖである場合について説明する。なお、電源モジュール１１は、端子台１１１に例えば１００Ｖの交流電圧が供給されるように構成してもよい。この場合、ＡＣ１００ＶをＤＣ３．３Ｖに変換する直流電源が電源モジュール１１に設けられる。
電源モジュール１１は、ＤＣ／ＤＣコンバータ１１２の出力電圧を監視する電源電圧監視回路２を有している。電源電圧監視回路２は、ＤＣ／ＤＣコンバータ１１２から３．３Ｖの電源電圧が供給される入力電源線１１３とＣＰＵモジュール１２等に電力を供給するための出力電源線１１４との間に配置された電源断続回路部２０を有している。この電源断続回路部２０は、入力電源線１１３と出力電源線１１４とを接続する接続状態と遮断する遮断状態とを切り替え可能である。本実施の形態では、電源断続回路部２０が、２つのｎチャネルＭＯＳＦＥＴ２１，２２によって構成されている。これらのｎチャネルＭＯＳＦＥＴ２１，２２は、ソース同士がバック・ツゥ・バックで接続されている。
また、電源電圧監視回路２は、入力電源線１１３に接続された第１の直列抵抗器３１、接地電位に接続された第２の直列抵抗器３２、及び第１及び第２の直列抵抗器３１，３２の間に接続された第３の直列抵抗器３３からなる直列回路３を備えている。第１の直列抵抗器３１は、一端が入力電源線１１３に接続されると共に、他端が第３の直列抵抗器３３の一端に接続されている。第２の直列抵抗器３２は、一端が接地電位に接続され、他端が第３の直列抵抗器３３の他端に接続されている。
また、電源電圧監視回路２は、第１の直列抵抗器３１に並列接続された第１の並列回路４１と、第２の直列抵抗器３２に並列接続された第２の並列回路４２とを備えている。第１の並列回路４１は、第１の開閉素子４１１と第１の並列抵抗器４１２とを有し、これらが直列に接続されている。第２の並列回路４２は、第２の開閉素子４２１と第２の並列抵抗器４２２とを有し、これらが直列に接続されている。
本実施の形態では、第１及び第２の開閉素子４１１，４２１がフォトカプラであり、発光ダイオードに電流が流れて発光することにより、この光を受光するフォトトランジスタのコレクタ・エミッタ間に電流が流れる閉状態となる。ただし、第１及び第２の開閉素子４１１，４２１がトランジスタやＦＥＴ、あるいはリレー回路であってもよい。
また、電源電圧監視回路２は、第１の直列抵抗器３１と第３の直列抵抗器３３との間の第１の分圧電圧Ｖ１が正常範囲か否かを判定する第１の判定回路５１と、第２の直列抵抗器３２と第３の直列抵抗器３３との間の第２の分圧電圧Ｖ２が正常範囲か否かを判定する第２の判定回路５２と、第１及び第２の判定回路５１，５２における判定の基準となる基準電圧を発生する基準電圧回路５３とを有している。本実施の形態では、第１及び第２の判定回路５１，５２がコンパレータ（比較器）によって構成されている。基準電圧回路５３が発生する基準電圧は、常に一定であり、その電圧値は例えば０．５Ｖである。
第１の判定回路５１は、＋入力端子に基準電圧が入力され、−入力端子に第１の分圧電圧Ｖ１が入力される。第１の判定回路５１の出力電圧は、第１の分圧電圧Ｖ１が基準電圧よりも高い場合にローレベルとなり、第１の分圧電圧Ｖ１が基準電圧よりも低い場合にハイレベルとなる。後述するように、第１の判定回路５１の出力電圧がハイレベルであるであることは、第１の分圧電圧Ｖ１が正常範囲の下限値を下回っていることを示す。すなわち、第１の分圧電圧Ｖ１の正常範囲は、基準電圧回路５３が発生する基準電圧以上の範囲である。
第２の判定回路５２は、＋入力端子に第２の分圧電圧Ｖ２が入力され、−入力端子に基準電圧が入力される。第２の判定回路５２の出力電圧は、第２の分圧電圧Ｖ２が基準電圧よりも低い場合にローレベルとなり、第２の分圧電圧Ｖ２が基準電圧よりも高い場合にハイレベルとなる。後述するように、第２の判定回路５２の出力電圧がハイレベルであるであることは、第２の分圧電圧Ｖ２が正常範囲の上限値を上回っていることを示す。すなわち、第２の分圧電圧Ｖ２の正常範囲は、基準電圧回路５３が発生する基準電圧以下の範囲である。
また、電源電圧監視回路２は、第１及び第２の判定回路５１，５２の出力電圧が入力される駆動回路５４及びＯＲゲート５５を有している。駆動回路５４は、第１及び第２の分圧電圧Ｖ１，Ｖ２が共に正常範囲である場合に電源断続回路部２０を接続状態とし、第１及び第２の分圧電圧Ｖ１，Ｖ２の少なくとも何れかが正常範囲でない場合に電源断続回路部２０を遮断状態とする。ＯＲゲート５５の出力電圧は、第１及び第２の判定回路５１，５２の何れかの出力電圧がハイレベルである場合に、ハイレベルとなる。
駆動回路５４は、第１及び第２の判定回路５１，５２の出力電圧が共にローレベルである場合に電源断続回路部２０のｎチャネルＭＯＳＦＥＴ２１，２２のゲートにゲート電圧を供給する。これにより、入力電源線１１３と出力電源線１１４とが電気的に接続された接続状態となり、出力電源線１１４からベースモジュール１０を介してＣＰＵモジュール１２等に電源電圧が供給される。一方、駆動回路５４は、第１及び第２の判定回路５１，５２の出力電圧の何れかがハイレベルである場合にはｎチャネルＭＯＳＦＥＴ２１，２２にゲート電圧を供給しない。これにより、入力電源線１１３と出力電源線１１４との接続が遮断され、ＣＰＵモジュール１２等に電源電圧が供給されない。
本実施の形態では、第１の判定回路５１、第２の判定回路５２、基準電圧回路５３、駆動回路５４、及びＯＲゲート５５が、パッケージ化された一つの集積回路５として構成されている。ただし、これに限らず、第１の判定回路５１、第２の判定回路５２、基準電圧回路５３、駆動回路５４、及びＯＲゲート５５の一部又は全部が個別の電子部品として構成されていてもよい。
ＯＲゲート５５の出力電圧は、ベースモジュール１０を介してＣＰＵモジュール１２に入力される。第１及び第２の開閉素子４１１，４２１は、ＣＰＵモジュール１２によって開閉状態が切り替わる。ＣＰＵモジュール１２は、電源モジュール１１の端子台１１１への電源投入時に、第１の開閉素子４１１を一時的に閉状態としてＯＲゲート５５の出力電圧がハイレベルになることを確認し、第２の開閉素子４１１を一時的に閉状態としてＯＲゲート５５の出力電圧がハイレベルになることを確認する。
この確認動作は、電源電圧監視回路２に故障が発生しておらず、ＤＣ／ＤＣコンバータ１１２から出力される電源電圧が異常値である場合に確実に第１の判定回路５１又は第２の判定回路５２によって異常が検出され、電源断続回路部２０が遮断状態となることを診断するためのものである。なお、上記の確認動作は、電源投入時以外のタイミングで行ってもよい。
出力電源線１１４には、コンデンサ１１５が接続されており、ＣＰＵモジュール１２によって第１及び第２の開閉素子４１１，４２１が閉状態とされて電源断続回路部２０が一時的に遮断状態となっても、ＣＰＵモジュール１２ならびに複数の入力モジュール１３及び出力モジュール１４にコンデンサ１１５から電源が供給される。なお、コンデンサ１１５に相当するコンデンサを各モジュール１１〜１４のそれぞれに設けてもよい。また、本実施の形態では、コンデンサ１１５が電解コンデンサであるが、これに限らず例えば電気二重層コンデンサ等であってもよい。
ＣＰＵモジュール１２は、第１の開閉素子４１１を閉状態としたとき、又は第２の開閉素子４２１を閉状態としたときにＯＲゲート５５の出力電圧がハイレベルとならなかった場合に、電源電圧監視回路２の故障の発生を検知し、異常の発生を報知する。本実施の形態では、この異常の報知を、ＣＰＵモジュール１２の表示部１２２（図１参照）にエラーコードを表示することによって行う。図１に示す例では、エラーコードとして「Ｅ９」が表示された状態を示している。
なお、第１の判定回路５１の判定結果が否とならなかった場合のエラーコードと第２の判定回路５２の判定結果が否とならなかった場合のエラーコードとを区別してもよく、これらを共通のエラーコードとしてもよい。また、異常の報知の態様は、表示部１２２にエラーコードを表示することに限らず、例えばコネクタ１２１に接続される周辺機器への通信によって異常の発生を報知するものであってもよい。
第１の直列抵抗器３１の抵抗値、第２の直列抵抗器３２の抵抗値、及び第３の直列抵抗器３３の抵抗値をそれぞれＲ１、Ｒ２、Ｒ３とし、入力電源線１１３の電圧をＶ０とすると、第１の分圧電圧Ｖ１及び第２の分圧電圧Ｖ２は、次式（１）及び（２）によってそれぞれ求められる。
Ｖ１＝Ｖ０×（Ｒ２＋Ｒ３）／（Ｒ１＋Ｒ２＋Ｒ３） …（１）
Ｖ２＝Ｖ０×Ｒ２／（Ｒ１＋Ｒ２＋Ｒ３） …（２）
ここで、Ｒ１、Ｒ２、Ｒ３をそれぞれ７．５ｋΩ、１．３ｋΩ、３８０Ωとした場合、入力電源線１１３の電圧Ｖ０が３．３Ｖであれば、第１の分圧電圧Ｖ１は０．６０４Ｖとなり、第２の分圧電圧Ｖ２は０．４６７Ｖとなる。この場合、基準電圧回路５３が出力する基準電圧が０．５Ｖであれば、第１及び第２の判定回路５１，５２の出力電圧が共にローレベルとなる。また、第１の判定回路５１の出力電圧は、入力電源線１１３の電圧Ｖ０が２．７３Ｖ（＝３．３×０．５／０．６０４）下回るとハイレベルとなる。また、第２の判定回路５２の出力電圧は、入力電源線１１３の電圧Ｖ０が３．５３Ｖ（＝３．３×０．５／０．４６７）を上回るハイレベルとなる。すなわち、入力電源線１１３の電圧Ｖ０が２．７３Ｖ以上かつ３．５３Ｖ以下であれば、電源断続回路部２０が接続状態となり、出力電源線１１４からベースモジュール１０を介してＣＰＵモジュール１２等に電源電圧が出力される。つまり、ＣＰＵモジュール１２等に供給される電源電圧の有効範囲は２．７３Ｖから３．５３Ｖである。
第１の開閉素子４１１が閉状態とされると、第１の直列抵抗器３１に第１の並列抵抗器４１２が並列に接続され、第２の開閉素子４２１が閉状態とされると、第２の直列抵抗器３２に第２の並列抵抗器４２２が並列に接続される。第１の並列抵抗器４１２の抵抗値をＲ４とし、第２の並列抵抗器４２２の抵抗値をＲ５とすると、第１の直列抵抗器３１と第１の並列抵抗器４１２との合成抵抗値Ｒ６、及び第２の直列抵抗器３２と第２の並列抵抗器４２２との合成抵抗値Ｒ７は、次式（３）及び（４）によってそれぞれ求められる。
Ｒ６＝Ｒ１×Ｒ４／（Ｒ１＋Ｒ４） …（３）
Ｒ７＝Ｒ２×Ｒ５／（Ｒ２＋Ｒ５） …（４）
また、第１の開閉素子４１１が閉状態とされたときの第２の分圧電圧Ｖ２´、及び第２の開閉素子４２１が閉状態とされたときの第１の分圧電圧Ｖ１´は、次式（５）及び（６）によってそれぞれ求められる。
Ｖ２´＝Ｖ０×Ｒ２／（Ｒ６＋Ｒ２＋Ｒ３） …（５）
Ｖ１´＝Ｖ０×（Ｒ７＋Ｒ３）／（Ｒ１＋Ｒ７＋Ｒ３） …（６）
第１の並列抵抗器４１２の抵抗値Ｒ４、及び第２の並列抵抗器４２２の抵抗値Ｒ５は、入力電源線１１３の電圧Ｖ０が有効範囲の下限値（２．７３Ｖ）である場合でも第１の開閉素子４１１を閉状態とすれば第２の分圧電圧Ｖ２´が基準電圧を上回り、また入力電源線１１３の電圧Ｖ０が有効範囲の上限値（３．５３Ｖ）である場合でも第２の開閉素子４２１を閉状態とすれば第１の分圧電圧Ｖ１´が基準電圧を下回るように設定される。
例えば、第１の並列抵抗器４１２の抵抗値Ｒ４が第１の直列抵抗器３１の抵抗値Ｒ１と同じ７．５ｋΩであり、入力電源線１１３の電圧Ｖ０が２．７３Ｖである場合、第２の分圧電圧Ｖ２´は０．６５４Ｖ（ ＞０．５Ｖ）であり、第２の判定回路５２の出力電圧がハイレベルとなる。また、第２の並列抵抗器４２２の抵抗値Ｒ５が第２の直列抵抗器３２の抵抗値Ｒ２と同じ１．３ｋΩであり、入力電源線１１３の電圧Ｖ０が３．５３Ｖである場合、第１の分圧電圧Ｖ１´は０．４２６Ｖ（ ＜０．５Ｖ）であり、第１の判定回路５１の出力電圧がハイレベルとなる。
ＣＰＵモジュール１２は、第１の開閉素子４１１を閉状態としたときにＯＲゲート５５の出力電圧がハイレベルとなり、また第２の開閉素子４２１を閉状態としたときにＯＲゲート５５の出力電圧がハイレベルとなれば、電源電圧監視回路２が正常に動作していると判定し、これ以外の場合には電源電圧監視回路２に故障が発生していると判定して異常の発生を報知する。なお、電源電圧監視回路２における故障の発生要因としては、集積回路５の故障や、第１乃至第３の直列抵抗器３１〜３３の何れかの抵抗器の断線（オープン）又は短絡（ショート）が挙げられる。
本実施の形態によれば、第１の直列抵抗器３１が断線した場合、又は第２の直列抵抗器３２が短絡した場合には、第１の分圧電圧Ｖ１の電圧が基準電圧を下回り、ＣＰＵモジュール１２等に電源電圧が出力されない。また、第１の直列抵抗器３１が短絡した場合、第２の直列抵抗器３２が断線した場合、又は第３の直列抵抗器３３が短絡した場合には、第２の分圧電圧Ｖ２の電圧が基準電圧を上回り、ＣＰＵモジュール１２等に電源電圧が出力されない。またさらに、第３の直列抵抗器３３が断線した場合には、第１の開閉素子４１１を閉状態としたときにＯＲゲート５５の出力電圧がハイレベルとならず、第２の開閉素子４２１を閉状態としたときにＯＲゲート５５の出力電圧がハイレベルとならないので、ＣＰＵモジュール１２において電源電圧監視回路２に故障が発生していると判定される。
なお、集積回路５の故障によって例えば第１の判定回路５１又は第２の判定回路５２の出力電圧が常にローレベルとなっている場合にも、確認動作時にＯＲゲート５５の出力電圧がハイレベルとならないことにより、電源電圧監視回路２の故障が検知される。
［変形例］
図３は、変形例に係る電源モジュール１１Ａの構成例をベースモジュール１０の一部ならびにＣＰＵモジュール１２と共に示す概略構成図である。図２に示す例では、第１及び第２の判定回路５１，５２の出力電圧がＯＲゲート５５に入力され、ＯＲゲート５５の出力電圧がＣＰＵモジュール１２に入力されるが、図３に示す変形例では、集積回路５がＯＲゲート５５を有しておらず、電源電圧監視回路２の故障の有無が電圧検出回路９の検出結果に基づいて判定される。
電圧検出回路９は、出力電源線１１４の電圧を入力し、その検出結果を示す信号を、ベースモジュール１０を介してＣＰＵモジュール１２に出力する。電圧検出回路９は、例えば入力電圧が所定範囲内であればオン信号を出し、所定範囲内でなければオフ信号を出すスイッチ回路である。この所定範囲は、ＣＰＵモジュール１２等に供給する電源電圧として適切な範囲であり、例えば２．７３Ｖから３．５３Ｖである。ＣＰＵモジュール１２は、第１の開閉素子４１１を閉状態としたとき、及び第２の開閉素子４２１を閉状態としたときに、電圧検出回路９の出力信号がオン状態からオフ状態となれば、電源電圧監視回路２が正常に動作していると判定する。
また、電圧検出回路９をＡＤコンバータとしてもよい。この場合、電圧検出回路９は、出力電源線１１４の電圧値をデジタル信号に変換してＣＰＵモジュール１２に出力する。ＣＰＵモジュール１２は、第１の開閉素子４１１を閉状態としたときに電圧検出回路９によって検出される出力電源線１１４の電圧値が下がり、また第２の開閉素子４２１を閉状態としたときに電圧検出回路９によって検出される出力電源線１１４の電圧値が下がれば、電源電圧監視回路２が正常に動作していると判定する。
また、図３に示す例では、出力電源線１１４にダイオード１１６が挿入されており、このダイオード１１６のアノードがｎチャネルＭＯＳＦＥＴ２２及び電圧検出回路９に、カソードがコンデンサ１１５に、それぞれ接続されている。ダイオード１１６は、コンデンサ１１５に蓄電された電荷が電圧検出回路９の検出結果に影響しないようにするためのものである。この変形例によれば、集積回路５の故障を確実に検出することができる。
［比較例］
図４は、比較例に係る電源モジュール１１Ｂの構成例をベースモジュール１０の一部ならびにＣＰＵモジュール１２と共に示す概略構成図である。図４において、上記の実施の形態において説明したものと共通する構成要素については、図２に付したものと同一の符号を付して重複した説明を省略する。
この電源モジュール１１Ｂは、電源断続回路部２０と、集積回路５と、第１の電源側抵抗器６１及び第１の接地側抵抗器６２からなる第１の直列回路６と、第２の電源側抵抗器７１及び第２の接地側抵抗器７２からなる第２の直列回路７と、開閉素子としての第１及び第２のフォトカプラ８１，８２とからなる電源電圧監視回路２Ｂを有している。
第１の電源側抵抗器６１及び第２の電源側抵抗器７１は、一端が入力電源線１１３に接続され、第１の接地側抵抗器６２及び第２の接地側抵抗器７２は、一端が接地電位に接続されている。第１の電源側抵抗器６１には、第１のフォトカプラ８１が並列に接続され、第２の接地側抵抗器７２には、第２のフォトカプラ８２が並列に接続されている。第１及び第２のフォトカプラ８１，８２は、ＣＰＵモジュール１２によって開閉状態が切り替わる。
第１の電源側抵抗器６１と第１の接地側抵抗器６２との間の第１の分圧電圧は、第２の判定回路５２の＋入力端子に入力される。第２の電源側抵抗器７１と第２の接地側抵抗器７２との間の第２の分圧電圧は、第１の判定回路５１の−入力端子に入力される。第１の電源側抵抗器６１、第１の接地側抵抗器６２、第２の電源側抵抗器７１、及び第２の接地側抵抗器７２の抵抗値は、それぞれ例えば６８ｋΩ、１１ｋΩ、５６ｋΩ、１２ｋΩである。
この電源電圧監視回路２Ｂでは、第１の電源側抵抗器６１が断線しても第２の判定回路５２の出力電圧がハイレベルとならず、電源断続回路部２０が接続状態となって電源電圧が出力され、第１のフォトカプラ８１を閉状態とすると第２の判定回路５２の出力電圧がハイレベルとなるのでＣＰＵモジュール１２において第１の電源側抵抗器６１の断線故障を検出できない。また、第２の接地側抵抗器６２が短絡しても第２の判定回路５２の出力電圧がハイレベルとならず、電源断続回路部２０が接続状態となって電源電圧が出力され、第２の接地側抵抗器６２が短絡した状態で第１のフォトカプラ８１を閉状態とすると入力電源線１１３が地絡してしまうので新たな障害を発生させるおそれがある。
また、第２の電源側抵抗器７１が短絡しても第１の判定回路５１の出力電圧がハイレベルとならず、電源断続回路部２０が接続状態となって電源電圧が出力され、第２の電源側抵抗器７１が短絡した状態で第２のフォトカプラ８２を閉状態とすると入力電源線１１３が地絡してしまうので新たな障害を発生させるおそれがある。また、第２の接地側抵抗器７２が断線しても第１の判定回路５１の出力電圧がハイレベルとならず、電源断続回路部２０が接続状態となって電源電圧が出力され、第２のフォトカプラ８２を閉状態とすると第１の判定回路５１の出力電圧がハイレベルとなるのでＣＰＵモジュール１２において第２の接地側抵抗器７２の断線故障を検出できない。
（実施の形態の作用及び効果）
本実施の形態によれば、電源電圧監視回路２の故障が発生している場合に電源供給を受けたＣＰＵモジュール１２が電源電圧監視回路２の故障を検知できないという事態が発生しない。これにより、ＣＰＵモジュール１２等に有効範囲外の電源電圧が出力された状態でＣＰＵモジュール１２が動作を続けてしまうことを抑止することができ、安全性を向上させることが可能となる。
（付記）
以上、本発明を実施の形態に基づいて説明したが、この実施の形態は特許請求の範囲に係る発明を限定するものではない。また、実施の形態の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない点に留意すべきである。
また、本発明は、その趣旨を逸脱しない範囲で適宜変形して実施することが可能である。例えば、上記実施の形態では、電源電圧監視回路２をプログラマブルコントローラ１に適用した場合について説明したが、プログラマブルコントローラ以外の各種の制御装置に電源電圧監視回路２を適用してもよい。また、制御装置以外の様々な装置にも電源電圧監視回路２を用いることが可能である。
１…プログラマブルコントローラ（制御装置）
１１３…入力電源線
１１４…出力電源線
１２…ＣＰＵモジュール（制御部）
２…電源電圧監視回路
２０…電源断続回路部
３１〜３３…第１乃至第３の直列抵抗器
４１，４２…第１及び第２の並列回路
４１１，４２１…第１及び第２の開閉素子
４１２，４２２…第１及び第２の並列抵抗器
５１，５２…第１及び第２の判定回路
５４…駆動回路

Claims (4)

  1. 入力電源線と出力電源線との間に配置され、前記入力電源線と前記出力電源線とを接続する接続状態と遮断する遮断状態とを切り替え可能な電源断続回路部と、
    前記入力電源線に接続された第１の直列抵抗器、接地電位に接続された第２の直列抵抗器、ならびに前記第１及び第２の直列抵抗器の間に接続された第３の直列抵抗器からなる直列回路と、
    第１の開閉素子を有し、前記第１の直列抵抗器に並列接続された第１の並列回路と、
    第２の開閉素子を有し、前記第２の直列抵抗器に並列接続された第２の並列回路と、
    前記第１の直列抵抗器と前記第３の直列抵抗器との間の第１の分圧電圧が正常範囲か否かを判定する第１の判定回路と、
    前記第２の直列抵抗器と前記第３の直列抵抗器との間の第２の分圧電圧が正常範囲か否かを判定する第２の判定回路と、
    前記第１及び第２の分圧電圧が共に正常範囲である場合に前記電源断続回路部を前記接続状態とし、前記第１及び第２の分圧電圧の何れかが正常範囲でない場合に前記電源断続回路部を前記遮断状態とする駆動回路と、
    を備えた電源電圧監視回路。
  2. 前記第１の並列回路は、第１の開閉素子に直列接続された第１の並列抵抗器を有する、
    請求項１に記載の電源電圧監視回路。
  3. 前記第２の並列回路は、第２の開閉素子に直列接続された第２の並列抵抗器を有する、
    請求項１又は２に記載の電源電圧監視回路。
  4. 請求項１乃至３の何れか１項に記載の電源電圧監視回路と、前記出力電源線によって電源が供給される制御部とを備えた制御装置であって、
    前記第１及び第２の開閉素子は、前記制御部によって開閉状態が切り替わり、
    前記制御部は、前記第１の開閉素子を閉状態としたときに前記第１の判定回路の判定結果が否とならず、又は前記第２の開閉素子を閉状態としたときに前記第２の判定回路の判定結果が否とならなかった場合に、前記電源電圧監視回路の故障の発生を検知する、
    制御装置。
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