JP2020167248A - 固体撮像素子 - Google Patents

Abstract

【課題】光感度の高い固体撮像素子を提供する。【解決手段】固体撮像素子１００は、複数の画素と、複数の画素の間に位置する分離領域とを備える。複数の画素のそれぞれは、光電変換によって発生した電荷をアバランシェ増倍する増倍領域と、アバランシェ増倍された電荷を信号として読み出すための回路を含む、増倍領域に積層された回路領域とを有する。【選択図】図２

Description

本開示は、固体撮像素子に関する。

近年、医療、通信、バイオ、化学、監視、車載、放射線検出等多岐に渡る分野において、高感度な光検出器が利用されている。高感度化のための手段の一つとして、アバランシェフォトダイオード（Ａｖａｌａｎｃｈｅ Ｐｈｏｔｏ Ｄｉｏｄｅ；以下、ＡＰＤともいう）が用いられている。ＡＰＤは、光電変換層に入射された光が光電変換されることで発生した信号電荷を、アバランシェ降伏を用いて増倍することで光の検出感度を高めたフォトダイオードである。ＡＰＤを用いることで、わずかなフォトンの数でも検出可能となる。

ＡＰＤを備える光検出器の一例として、特許文献１には、高い開口率を満たしながらも、ＡＰＤと画素回路とを同一半導体基板に作製した固体撮像素子であって、微細化しやすく、かつ、クロストークも抑制できる固体撮像素子が開示されている。

国際公開第２０１７／０４３０６８号 特開２０１５−４１７４６号公報 米国特許出願公開第２０１６／０１６３９０６号明細書

特許文献１の固体撮像素子においては、その断面図に示されるように、画素間分離領域が、隣り合う増倍領域の間であって、かつ、画素回路と光電変換部との間に位置している。このような構造では、１つの画素間分離領域によって、画素回路及び光電変換部の間におけるパンチスルーと、隣り合う増倍領域間で信号電荷が漏えいしてしまうブルーミングとを同時に抑制しなければならず、設計の自由度が低い。さらに、アバランシェ増倍を起こすことができる領域が狭くなり、開口率が低下し、光感度が低下する。

また、特許文献２の固体撮像素子においては、赤外感度の向上されたアバランシェフォトダイオードが開示されている。しかし、回路は画素内に配置されておらず、記載がなく、回路を配置しようとすると、開口率、光感度が低下する。

本開示は、光感度の高い固体撮像素子を提供する。

本開示の一態様に係る固体撮像素子は、複数の画素と、前記複数の画素の間に位置する分離領域とを備え、前記複数の画素のそれぞれは、光電変換によって発生した電荷をアバランシェ増倍する増倍領域と、アバランシェ増倍された電荷を信号として読み出すための回路を含む、前記増倍領域に積層された回路領域とを有する。

本開示によれば、開口率を高め、光感度を向上できる。

図１は、比較例に係る固体撮像素子の断面構造の概要を示す図である。 図２は、実施の形態１に係る固体撮像素子の断面構造の概要を示す図である。 図３は、実施の形態１に係る固体撮像素子の平面図である。 図４は、図３のＩＶ−ＩＶ線における断面図である。 図５は、図４のＡ−Ａ線上におけるポテンシャルを示す図である。 図６は、図４のＢ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線上におけるポテンシャルを示す図である。 図７Ａは、実施の形態１に係る固体撮像素子の製造方法を説明するための第１の断面図である。 図７Ｂは、実施の形態１に係る固体撮像素子の製造方法を説明するための第２の断面図である。 図７Ｃは、実施の形態１に係る固体撮像素子の製造方法を説明するための第３の断面図である。 図７Ｄは、実施の形態１に係る固体撮像素子の製造方法を説明するための第４の断面図である。 図７Ｅは、実施の形態１に係る固体撮像素子の製造方法を説明するための第５の断面図である。 図７Ｆは、実施の形態１に係る固体撮像素子の製造方法を説明するための第６の断面図である。 図７Ｇは、実施の形態１に係る固体撮像素子の製造方法を説明するための第７の断面図である。 図７Ｈは、実施の形態１に係る固体撮像素子の製造方法を説明するための第８の断面図である。 図７Ｉは、実施の形態１に係る固体撮像素子の製造方法を説明するための第９の断面図である。 図７Ｊは、実施の形態１に係る固体撮像素子の製造方法を説明するための第１０の断面図である。 図８は、第２半導体領域が複数の第１半導体領域によって共有される構造を備える固体撮像素子の断面図である。 図９は、画素回路に含まれるトランジスタのゲートが第１ウェル領域に直接配置された構造を備える固体撮像素子の平面図である。 図１０は、図９のＸ−Ｘ線における断面図である。 図１１は、深さ方向に不純物濃度の勾配を有する第２半導体領域を備える固体撮像素子の断面図である。 図１２は、図１１のＥ−Ｅ線、Ｆ−Ｆ線、Ｇ−Ｇ線上におけるポテンシャルを示す図である。 図１３は、画素回路の回路構成の第１の例を示す図である。 図１４は、画素回路の回路構成の第２の例を示す図である。 図１５は、画素回路の回路構成の第３の例を示す図である。 図１６は、トランジスタとレンズの配置例１を示す平面図である。 図１７は、図１６のＸＶＩＩ−ＸＶＩＩ線における断面図である。 図１８は、トランジスタとレンズの配置例２を示す平面図である。 図１９は、図１８のＸＩＸ−ＸＩＸ線における断面図である。 図２０は、遮光板を備える固体撮像素子の断面図である。 図２１は、裏面照射型の固体撮像素子の断面図である。 図２２は、反射板を備える裏面照射型の固体撮像素子の断面図である。 図２３は、２つの基板が接合された構造を備える固体撮像素子の断面図である。 図２４は、大面積化された接合部により２つの基板が接合された構造を備える固体撮像素子の断面図である。

（本開示の基礎となった知見）
本開示の基礎となった知見について、図１を参照しながら説明する。図１は、比較例に係る固体撮像素子の断面構造の概要を示す図である。比較例に係る固体撮像素子は、例えば、上記特許文献１に記載の固体撮像素子である。

図１に示されるように、比較例に係る固体撮像素子２００は、光電変換領域の上方に複数の増倍領域が設けられ、隣り合う増倍領域の間に分離領域が形成された構造を有する。また、比較例に係る固体撮像素子２００は、分離領域の上方に回路領域が形成された構造を有する。固体撮像素子２００においては、分離領域が、隣り合う増倍領域の間であって、かつ、回路領域と光電変換領域との間に位置している。このような構造では、１つの分離領域によって、回路領域及び光電変換部の間におけるパンチスルーと、隣り合う増倍領域間で信号電荷が漏えいしてしまうブルーミングとを同時に抑制しなければならない。

ブルーミングを抑制すべく、ガイガーモードで発生する電荷を隣り合う増倍領域に漏れ出させないためには、増倍領域間に十分な分離障壁を設ける必要があるが、分離障壁を高めると、回路領域と光電変換領域との分離を保てない。つまり、ブルーミングの抑制と、パンチスルーの抑制とはトレードオフの関係となっており、両立させることが難しい。このように、比較例に係る固体撮像素子においては、設計の自由度が低いことが課題となる。

これに対し、図２は、実施の形態１に係る固体撮像素子の断面構造の概要を示す図である。実施の形態１に係る固体撮像素子１００は、光電変換領域の上方に、複数の画素と、複数の画素の間に位置する分離領域とを備える。複数の画素のそれぞれは、光電変換によって発生した電荷をアバランシェ増倍する増倍領域と、アバランシェ増倍された電荷を信号として読み出すための回路を含む、増倍領域に積層された回路領域とを有する。固体撮像素子１００において、分離領域の上方には、回路領域が位置しておらず、分離領域は、回路領域及び光電変換部の間に位置していない。

このような固体撮像素子１００の構造によれば、分離領域は、増倍領域間のブルーミングが抑制できるように構成されればよく、回路領域及び光電変換領域の間におけるパンチスルーについては考慮しなくてよい。このため、半導体基板に略水平な方向について、増倍領域の電界が均一にされ、実質的にアバランシェ増倍が可能な領域が拡大する。つまり、固体撮像素子１００は、光感度を向上できる。

以下、このような固体撮像素子１００等を開示する実施の形態について、図面を用いて説明する。なお、以下に説明する実施の形態は、いずれも本開示の好ましい一具体例を示すものである。したがって、以下の実施の形態で示される、数値、構成要素、構成要素の配置位置及び接続形態、並びに、工程（ステップ）及び工程の順序等は、一例であって本開示を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。

また、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、各図において縮尺等は必ずしも一致していない。各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡略化する場合がある。

また、以下の実施の形態において、略水平方向等の「略」を用いた表現を用いている。例えば、略同一は、完全に同一であることを意味するだけでなく、実質的に同一であることを意味し、例えば、数％程度の差異を含む場合がある。

また、以下の実施の形態において、「上方」及び「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）及び下方向（鉛直下方）を指すものではなく、積層構造における相対的な位置関係を規定する用語として用いられる。以下の実施の形態では、半導体基板において回路領域が形成される面を第１主面、回路領域が形成される面に対向する面を第２主面とし、第１主面側を「上方」、第２主面側を「下方」としている。また、「上方」及び「下方」という用語は、２つの構成要素が互いに間隔を空けて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに密着して配置されて２つの構成要素が接する場合にも適用される。また、上下方向は、深さ方向と表現される場合もあり、この場合、上側は、深さ方向における浅い側であり、下側は、深さ方向における深い側である。

また、「平面視」とは、半導体基板の主面（例えば、裏面）の法線方向から見ることを示す。本開示は、以下の実施の形態において、Ｐ型とＮ型とを逆転させた構造を排除するものではない。

（実施の形態１）
［固体撮像素子の構造］
まず、固体撮像素子１００の構造について説明する。図３は、固体撮像素子１００の平面図である。図４は、図３のＩＶ−ＩＶ線における断面図である。なお、図３では、内部構造をわかりやすくするために、絶縁層１０２及び配線Ｍなどの図示が省略されている。

固体撮像素子１００は、モノリシック構造を有する固体撮像素子である。固体撮像素子１００は、表面照射型（ＦＳＩ：Ｆｒｏｎｔ Ｓｉｄｅ Ｉｌｌｕｍｉｎａｔｉｏｎ）の固体撮像素子であり、固体撮像素子１００に固体撮像素子１００の上方から入射した光子は、第１半導体領域１１、第２半導体領域１２、及び、第３半導体領域１３において光電変換され、光電変換によって得られる電荷が増倍領域ＡＭにおいてアバランシェ増倍される。

固体撮像素子１００は、具体的には、半導体基板１０１と、第１半導体領域１１と、第２半導体領域１２と、第４半導体領域１４と、第１ウェル領域２１と、第２ウェル領域２２と、画素回路４００と、絶縁層１０２とを備える。なお、固体撮像素子１００を下方から順にサブ層、エピタキシャル層、及び、配線層に区別すると、ベース部１５はサブ層に属し、第１半導体領域１１、第２半導体領域１２、第３半導体領域１３、第４半導体領域１４、第１ウェル領域２１、及び、第２ウェル領域２２はエピタキシャル層に属し、画素回路４００及び絶縁層１０２は、配線層に属する。また、エピタキシャル層とサブ層は半導体基板１０１に属する。

半導体基板１０１は、ベース部１５と、ベース部１５上に位置する第３半導体領域１３とを含む、Ｐ型の半導体領域である。第３半導体領域１３は、図１の光電変換領域の一部分に相当する。ベース部１５の不純物濃度は、第３半導体領域１３の不純物濃度よりも高いことが好ましい。なお、ベース部１５は、不純物濃度の高い半導体領域などであるが、半導体領域だけではなく、金属などの導電性材料を含んでもよい。ベース部１５には、固体撮像素子１００を動作させるための電圧Ｖ_ｂａｃｋが印加される。Ｖｂａｃｋを印可する金属電極は半導体基板の第２主面に形成されても良いし、第１主面に形成された電極から、半導体基板を介してサブ層に電圧を印加しても良い。

第２半導体領域１２は、第３半導体領域１３の上方に位置するＰ型の半導体領域である。第２半導体領域１２の不純物濃度は、１０^１６〜１０^１９ｃｍ^−３以上である。第２半導体領域１２完全に空乏化することが好ましく、この場合には、いわゆるリーチスルー型となる。

第１半導体領域１１は、第２半導体領域１２の上方に位置するＮ型の半導体領域である。第１半導体領域１１の不純物濃度は、１０^１６ｃｍ^−３以上であり、第２半導体領域１２の不純物濃度よりも高いことが好ましい。この場合、第２半導体層側に空乏層が伸びやすくなる。また、第１半導体領域１１は、完全に空乏化しないことが好ましい。

第１半導体領域１１及び第２半導体領域１２の境界部には、増倍領域ＡＭが形成される。増倍領域ＡＭは、光電変換によって発生した電荷をアバランシェ増倍する。つまり、増倍領域ＡＭは、１個の信号電荷を多数に増倍させることができ、増倍領域ＡＭによれば、１フォトンの微弱な光を検出することが可能になる。増倍領域ＡＭは、典型的には０．１μm〜数μm程度の深さに位置する。

第２ウェル領域２２は、第１半導体領域１１の上方に位置するＰ型の半導体領域である。第２ウェル領域２２の不純物濃度は、トランジスタの動作電圧を調整するため、１０^１６〜１０^１９ｃｍ^−３である。第２ウェル領域２２の厚みは、典型的には１μｍ程度である。

第１ウェル領域２１、第２ウェル領域２２には、画素回路４００が実装される。画素回路４００は、増倍領域ＡＭにおいてアバランシェ増倍された電荷を信号として読み出すための回路である。画素回路４００には、転送トランジスタ４０２、リセットトランジスタ４１０、ソースフォロワトランジスタ４１１、選択トランジスタ４１２、ＭＩＭトランジスタ４１４、配線Ｍ、コンタクトＣＴ、及び、浮遊拡散容量（ＦＤ：Ｆｌｏａｔｉｎｇ Ｄｉｆｆｕｓｉｏｎ）４１３などの回路要素が含まれる（図１３〜１５を参照）。これらの回路要素は、平面視（図３）において、画素Ｐの周辺部に位置する。

第１ウェル領域２１は、第１半導体領域１１の上方に位置し、第２ウェル領域２２を側方から囲む（言い換えれば、第２ウェル領域２２の側面を覆う）Ｎ型の半導体領域である。第１ウェル領域２１により、第２ウェル領域２２を、第4半導体領域１４、第2半導体領域１２と電気的に分離することができる。第１ウェル領域２１には、電源電圧Ｖ_ｄｄが印加される。

第１半導体領域１１には、第１ウェル領域２１を介して電圧Ｖｄｄが印可される。第１ウェル領域２１はアバランシェ増倍によって発生した電荷を後段の回路に転送する機能、あるいはアバランシェ増倍によって発生した電荷を蓄積する機能を備える。

第２ウェル領域２２は、第１ウェル領域２１及び第１半導体領域１１によって第4半導体領域１４、および第2半導体領域１２と電気的に分離され、特に、Ｖ_ｂａｃｋと分離される。第２ウェル領域２２には、独立した電圧であるＶ_{ｐｗｅｌｌ}が印加される。これにより、上記トランジスタを正常に動作させることができる。なお、特許文献１では、第２ウェル領域２２に相当するウェル領域と半導体基板の裏面電源は、少なくとも一部は空乏層によって分離されており、分離特性が悪く、光感度も高められない。

画素Ｐは、第１半導体領域１１、第２半導体領域１２、及び、回路領域ＣＲ（具体的には、第１ウェル領域２１、第２ウェル領域２２、画素回路４００）によって構成される。第１半導体領域１１及び第２半導体領域１２の境界部およびその周辺には、増倍領域ＡＭが形成される。つまり、画素Ｐは、増倍領域ＡＭに回路領域ＣＲが積層された構造を有する。平面視において、回路領域ＣＲの一部または全部は、増倍領域ＡＭに重なる。

第４半導体領域１４は、第３半導体領域１３上の、隣り合う画素Ｐの間に位置するＰ型の領域である。分離領域ＳＰには、第４半導体領域１４が含まれる。第４半導体領域１４を空乏化することで第４半導体領域１４の幅を狭めることができ、典型的には、０．１〜１μｍ程度とすることができる。特許文献３のように、分離領域にコンタクトを形成する場合には、分離領域の幅が典型的に２μｍ以上であるのに対し、分離幅を狭めることができる。

絶縁層１０２は、エピタキシャル層の上面（第１主面）を覆う、絶縁性、及び、透光性を有する膜である。絶縁層１０２は、例えば、酸化シリコン（ＳｉＯ_２）などによって形成される。

以上のような固体撮像素子１００においては、第１ウェル領域２１に印加されるＶ_ｄｄとベース部１５に印加されるＶ_ｂａｃｋとの電位差が大きいと、アバランシェ増倍が発生する。固体撮像素子１００は、光電変換領域が下方（半導体基板の深い位置）に位置するため、シリコンの光電変換効率の比較的低い長波長域（例えば、近赤外域）の光の量子効率向上に有利である。

固体撮像素子１００は、ベース部１５に、アバランシェ降伏電圧以上の電圧Ｖａ、及び、アバランシェ降伏電圧以下の電圧Ｖｎが選択的に印加されることでアバランシェ増倍率を制御することもできる。例えば、被写体の照度が高い場合には増倍率を低くするようにＶｎが印加され、被写体の照度が低い場合には増倍率を高めるようにＶａが印加されれば、固体撮像素子１００は、低照度の被写体、及び、高照度の被写体の両方に対応可能で、広いダイナミックレンジを実現できる。

［分離領域］
分離領域ＳＰは、ポテンシャルによって複数の画素Ｐを分離する。図５は、図４のＡ−Ａ線上におけるポテンシャルを示す図であり、図５では、縦軸がポテンシャルを示し、横軸が図４のＡ−Ａ線上の位置を示す。

ベース部１５にＶ_ｂａｃｋが印加されると、図５に示されるように、分離領域ＳＰに含まれる第４半導体領域１４は少なくとも一部は空乏化し、電子に対するポテンシャル障壁を形成して画素Ｐ間を分離する。第１ウェル領域２１と第４半導体領域１４との間のポテンシャル差は、アバランシェ増倍で発生する電荷による電圧変動よりも大きくすることが必要である。また、第１ウェル領域２１と第２ウェル領域２２との間のポテンシャル差は、アバランシェ増倍で発生する電荷による電圧変動よりも大きいことが好ましい。これにより、アバランシェ増倍によって発生した電荷が隣接画素や回路に漏れ出すことを防止することができる。

このようにポテンシャル障壁を形成して画素Ｐ間を分離する構成は、特許文献２や特許文献３のように画素間にコンタクト、さらに、いわゆるガードリング構造を設ける場合に比べて、微細化が容易である。このような分離領域ＳＰによれば、ガイガーモードで発生した電荷が隣り合う画素に漏れ出すブルーミングを抑制することができる。

なお、アバランシェ増倍させない固体撮像素子に本発明の構造を適用すると、回路領域で光電変換により発生した電荷がノイズとなり、Ｓ／Ｎ比が低下する懸念がある。しかしながら、固体撮像素子１００は、アバランシェ増倍により光信号を増倍するため、Ｓ／Ｎ比を劣化させず、高い感度で光検出ができる。

［光電変換領域のポテンシャル勾配］
図６は、図４のＢ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線上におけるポテンシャルを示す図である。図６では、横軸がポテンシャルを示し、縦軸が図４のＢ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線上の位置を示す。

図６の（ａ）に示されるように、第３半導体領域１３（光電変換領域）には、ポテンシャル勾配が形成されていることが好ましい。このようなポテンシャル勾配によれば、第３半導体領域１３における光電変換によって発生した電荷を増倍領域ＡＭへドリフトすることができる。

また、図６の（ｂ）に示されるように、第１半導体領域１１及び第２半導体領域１２の境界部においてポテンシャル勾配は最大となる。つまり、第１半導体領域１１及び第２半導体領域１２の境界部に位置する増倍領域ＡＭにおいて電界が最大となっており、光電変換によって得られる電荷をアバランシェ増倍することができる。

［製造方法］
次に、固体撮像素子１００の製造方法について説明する。図７Ａ〜図７Ｊは、固体撮像素子１００の製造方法を説明するための断面図である。なお、以下で説明する制御方法におけるプロセスの順序は一例であり、一部のプロセスの順序が入れ替えられてもよい。

まず、図７Ａに示されるように、基板をエピタキシャル成長させることにより、ベース部１５及び第３半導体領域１３を含む半導体基板１０１が形成される。上述のように、ベース部１５における不純物濃度は、第３半導体領域１３における不純物濃度よりも高い。

次に、図７Ｂに示されるように、半導体基板１０１にボロンなどの不純物がイオン注入されることにより、第２半導体領域１２が形成され、図７Ｃに示されるように、ヒ素及びリンなどの不純物がイオン注入されることにより、第１半導体領域１１が形成される。

次に、図７Ｄに示されるように、半導体基板１０１にボロンなどの不純物がイオン注入されることにより、第２ウェル領域２２が形成され、図７Ｅに示されるように、ヒ素及びリンなどの不純物がイオン注入されることにより、第１ウェル領域２１が形成される。

次に、図７Ｆに示されるように、半導体基板１０１にボロンなどの不純物がイオン注入されることにより、第４半導体領域１４を含む分離領域ＳＰが形成される。

次に、図７Ｇに示されるように、第２ウェル領域２２にトランジスタＴｒが形成される。トランジスタＴｒのゲート電極は、例えば、Ｐｏｌｙ−Ｓｉ、Ａｌ、またはＴｉなどの材料によって形成される。その後、図７Ｈに示されるように、半導体基板１０１上に絶縁層１０２の一部が堆積される。このプロセスは、例えば、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、及び、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により行われる。絶縁層１０２は、ＳｉＯまたはＳｉＮによって形成される。

図７Ｉに示されるように、コンタクトＣＴが形成される。このプロセスは、例えば、リソグラフィ法、ドライエッチング法、金属を蒸着する化学気相成長法、及び、化学機械研磨法により行われる。コンタクトＣＴの具体的な材料は、Ｗ、Ｔｉ、ＴｉＮ、または、Ｎｉなどである。

続いて、図７Ｊに示されるように、配線層が形成される。このプロセスは、一般的なデュアルダマシン法により行われる。配線層に含まれる配線Ｍの具体的な材料は、Ｃｕ、Ｔａ、ＴａＮ、Ｃｏ、または、Ａｌなどである。

［第２半導体領域の構成の変形例］
固体撮像素子１００においては、第２半導体領域１２は画素Ｐごとに設けられたが、第２半導体領域１２は、複数の画素で共有されてもよい。図８は、このような固体撮像素子の断面図である。なお、図８の第３半導体領域１３内には、等電位面が破線で示されている。

図８に示される固体撮像素子１００ａでは、固体撮像素子１００と同様に、分離領域ＳＰが空乏化することで画素Ｐの分離を行う構成としている。この場合、増倍領域ＡＭの端部での電界集中を緩和できるため、増倍領域ＡＭを拡大でき、開口率を向上し、光感度が向上される。このように、複数の画素によって第２半導体領域１２を共有する構造は、分離領域ＳＰを空乏化する構造と組み合わせることで、高い光感度を得ることができるという、より高い効果を得ることができる。また、画素Ｐ間を分離する横方向の空乏層幅（すなわち、分離領域ＳＰの幅の半分程度）よりも増倍領域ＡＭの縦方向の空乏層のほうが広い方が好ましい。この場合、図８の（ａ）に示したように、増倍領域ＡＭの端部における電界集中が緩和されやすく、電界強度を均一化し、アバランシェ増倍領域を拡大し、光感度を向上できる。

［トランジスタのゲートが第１ウェル領域に直接配置される構成］
第１ウェル領域２１を、画素回路４００に含まれる転送トランジスタ４０２のソースとしてもよい。図９は、第１ウェル領域２１を、画素回路４００に含まれる転送トランジスタ４０２のソースとした固体撮像素子の平面図である。図１０は、図９のＸ−Ｘ線における断面図である。

図９及び図１０に示される固体撮像素子１００ｂは、転送トランジスタ４０２のソースとして、第１ウェル領域２１が用いられ、転送トランジスタ４０２のゲートは、第１ウェル領域２１、あるいは第２ウェル領域２２、あるいは、第１ウェル領域２１と第２ウェル領域２２の両方にまたがって配置される。この場合、固体撮像素子１００ｂの第１ウェル領域２１に電荷を蓄積し、転送ゲート２１を介して電荷を読出す際に、転送ゲート２１のドレイン（浮遊拡散容量４１３）をプレリセットすることで、電荷蓄積時間中に浮遊拡散容量４１３で発生した暗電流を電源に排出できるため、暗電流によるノイズを低減し、固体撮像素子１００よりも低ノイズの出力を得ることができる。また、第１ウェルの表面にP型層を形成し、表面を非空乏化することで、さらに暗電流を低減することができる。

［第２半導体領域および第３半導体領域の不純物濃度が第２主面から第１主面に向けて単調減少する構成］
第３半導体領域１３の不純物濃度は、下方から上方に向けて単調減少する構成としてもよい。また、第２半導体領域１２から第３半導体領域１３にかけての不純物濃度が下方から上方に向けて単調減少していても良い。図１１は、第２半導体領域１２と第３半導体領域１３をひとまとめに、第５半導体領域１６とし、第５半導体領域１６の不純物濃度が、下方から上方に向けて単調減少している場合の、固体撮像素子の断面図である。

図１１に示される固体撮像素子１００ｃが備える第５半導体領域１６は、上面側で低濃度であり、かつ、下面側で高濃度であり、半導体基板１０１の下方から上方に向かって単調減少する。ここで、単調減少には、深さ方向に対して一定の場合や、階段的に変化する場合も含まれる。

第５半導体領域１６の不純物濃度が、下方から上方に向けて単調減少する構成によれば、半導体基板１０１の第２主面まで空乏層を形成しなくても、光電変換によって発生した電子は不純物濃度勾配に起因するビルトインポテンシャルによって増倍領域ＡＭにドリフトされ、増倍領域AM内で、アバランシェ増倍されるため、ブレークダウン電圧を低減しながら、高い光感度を実現できる。

また、図１１のように、第２半導体領域１２から第３半導体領域１３にかけての不純物濃度が下方から上方に向けて単調減少させることによって、第２半導体領域１２と第３半導体領域１３の境界において電子のポテンシャルによるトラップが発生しにくく、より光感度を高めることができる。

ここで、第２半導体領域１２、あるいは、第３半導体領域１３、あるいは、第２半導体領域１２と第３半導体領域１３の両方は、全面に形成されても良い。これにより、図８で説明した内容と同じ原理で、増倍領域ＡＭを拡大し、光感度を向上できる。また、第２半導体領域１２、あるいは、第３半導体領域１３、あるいは、第２半導体領域１２と第３半導体領域１３の両方は、エピタキシャル成長によって形成されることが好ましい。これにより、結晶欠陥を低減し、暗電流を低減できる。図１１では、第５半導体領域１６と第４半導体領域１４の界面の深さを第１半導体領域の深さの中央のあたりとしているが、必ずしも図１１の通りの深さとする必要はなく、第１半導体領域との間に増倍領域AMを形成でき、隣り合う画素間を分離できれば良い。

図１２は、図１１のＥ−Ｅ線、Ｆ−Ｆ線、Ｇ−Ｇ線上におけるポテンシャルを示す図である。第５半導体領域１６の少なくとも一部は、不純物濃度勾配に起因して、半導体基板１０１の下方から上方に向けて、ビルトインポテンシャルが高くなり、第５半導体領域１６で発生した電子は第５半導体領域１６の下方から上方に向けてドリフトされる。第５半導体領域１６を空乏化する必要がない。このため、第５半導体領域に対応する領域を空乏化する一般的なリーチスルー型のＡＰＤと比較して、印加電圧を低減することができる。

［画素回路の例１］
上述の固体撮像素子１００、固体撮像素子１００ａ、固体撮像素子１００ｂ、または、固体撮像素子１００ｃ（以下、固体撮像素子１００等とも記載される）において用いられる画素回路４００について説明する。図１３は、画素回路４００の回路構成の一例を示す図である。

図１３に示される画素回路４００は、ＡＰＤ（上述した、増倍領域ＡＭを含む半導体領域の積層構造）と、垂直走査回路４０６と、水平読み出し回路４０７と、水平走査回路４０８と、バッファアンプ４０９と、リセットトランジスタ４１０と、ソースフォロワトランジスタ４１１と、選択トランジスタ４１２と、浮遊拡散容量４１３とを備える。なお、垂直走査回路４０６、水平読み出し回路４０７、水平走査回路４０８、及び、バッファアンプ４０９は、回路領域ＣＲには含まれない。また、固体撮像素子１００ｂのように、浮遊拡散容量４１３は省略される場合もある。

まず、リセットトランジスタ４１０によってリセット処理が行われる。その後、垂直走査回路４０６および水平走査回路４０８によってＡＰＤが選択され、選択されたＡＰＤによって検出された信号電荷は、浮遊拡散容量４１３に転送される。続いて、信号電荷の量に対応する信号がソースフォロワトランジスタ４１１によって増幅され、選択トランジスタ４１２を介して読み出し回路４０７に伝送される。伝送された信号は読み出し回路４０７からバッファアンプ４０９を経て信号処理回路（図示せず）に出力され、信号処理回路（図示せず）で信号処理が施された後にディスプレイ（図示せず）またはメモリ（図示せず）に転送される。この結果、信号を画像化することが可能となる。

［画素回路の例２］
固体撮像素子１００等において用いられる画素回路の別の例について説明する。図１４は、画素回路の回路構成の別の一例を示す図である。

図１４に示される画素回路４００ａは、画素回路４００に転送トランジスタ４０２が追加された回路構成を有する。転送トランジスタ４０２は、ＡＰＤによって検出された信号電荷を、浮遊拡散容量４１３に転送する。

［画素回路の例３］
固体撮像素子１００等において用いられる画素回路のさらに別の例について説明する。図１５は、画素回路の回路構成のさらに別の一例を示す図である。

図１５に示される画素回路４００ｂは、画素回路４００ａにＭＩＭトランジスタ４１４が追加された回路構成を有する。ＭＩＭトランジスタ４１４は、一端が転送トランジスタ４０２に電気的に接続され、他端がＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｉｏｎ Ｍｅｔａｌ）５０に電気的に接続される。また、画素回路４００ｂは、ＭＩＭ５０を備える。

ＭＩＭ５０は、例えば、配線層の配線Ｍによって形成される。ＭＩＭ５０は、浮遊拡散容量４１３よりも容量を大きくすることが可能であり、蓄積可能な電荷量が増え固体撮像素子１００ａの出力電圧のダイナミックレンジを広げることができる。

［トランジスタとレンズの配置例１］
トランジスタとレンズ（より詳細には、オンチップレンズ）の配置例１について説明する。図１６は、トランジスタとレンズの配置例１を示す平面図であり、図１７は、図１６のＸＶＩＩ−ＸＶＩＩ線における断面図である。図１６では、内部構造をわかりやすくするために、絶縁層１０２などの図示が省略され、レンズ３０については円形の輪郭が示されている。

図１６及び図１７に示される固体撮像素子１００ｄにおいては、複数の画素Ｐに対して複数のレンズ３０が１対１で設けられる。１つの画素Ｐにおいて、トランジスタＴｒは、画素Ｐの周辺部に配置される。平面視において、レンズ３０の光軸の位置は、画素Ｐの中心位置と一致する。固体撮像素子１００ｄに入射する光は、レンズ３０によって画素Ｐの中央部に集光される。つまり、固体撮像素子１００ｄは、複数の画素Ｐのそれぞれにおいて当該画素Ｐの中央部に光を入射させるレンズ３０を備えている。図１７では、レンズ３０の下方に導波路４０を配置した例を図示している。

レンズ３０は、円形ドーム形状の光学素子であり、例えば、ＳｉＮやＳｉＯＮなどの透光性を有する材料によって形成される。複数のレンズ３０は、レンズアレイとして実現されてもよい。

導波路４０は、例えば、ＳｉＮなどの、ＳｉＯ_２よりも屈折率が大きい材料によって形成される。導波路４０は、例えば、台形状である。図１７では、導波路４０の断面形状は、下方に行くほど幅が狭くなるテーパ形状でとしているが、必ずしもテーパ形状である必要はない。また、導波路４０はトランジスタＴｒを避けて配置される。

固体撮像素子１００ｄのような構成によれば、光路上にトランジスタＴｒ及び配線Ｍが配置されておらず、集光効率を向上できる。

［トランジスタとレンズの配置例２］
トランジスタとレンズの配置例２について説明する。図１８は、トランジスタとレンズの配置例２を示す平面図であり、図１９は、図１８のＸＩＸ−ＸＩＸ線における断面図である。図１８では、内部構造をわかりやすくするために、絶縁層１０２などの図示が省略され、レンズ３０については円形の輪郭のみが示されている。

図１８及び図１９に示される固体撮像素子１００ｅにおいては、レンズ３０の光軸の位置が分離領域ＳＰの交差部の中心位置と一致する。１つの画素Ｐにおいて、トランジスタＴｒは、画素Ｐの中央部に配置され、固体撮像素子１００ｅに入射する光は、レンズ３０とレンズ３０の下方に設けられた導波路４０によって分離領域ＳＰ（第４半導体領域１４）に集光される。つまり、固体撮像素子１００ｅは、分離領域ＳＰに光を入射させるレンズ３０を備えている。

レンズ３０は、円形ドーム形状の光学素子であり、例えば、ＳｉＮまたはＳｉＯＮなどの透光性を有する材料によって形成される。複数のレンズ３０は、レンズアレイとして実現されてもよい。

導波路４０は、例えば、ＳｉＮなどの、ＳｉＯ_２よりも屈折率が大きい材料によって形成される。導波路４０は、例えば、円錐台形状である。図１９に示されるように、導波路４０の断面形状は、下方に行くほど幅が狭くなるテーパ形状であり、トランジスタを避けて配置される。

固体撮像素子１００ｅのような構成によれば、トランジスタ及び配線Ｍによって入射光が遮られてしまうことが抑制されるため、集光効率を向上することができる。なお、固体撮像素子１００ｅにおいて、半導体基板１０１の深部（下面側）において光電変換されて発生した電荷は、半導体基板１０１の表面（上面側）に向かってドリフトする間に、水平方向に熱拡散するため、増倍領域ＡＭは電荷を増倍することができる。

［遮光板を備える構成］
固体撮像素子１００等は、増倍領域ＡＭ以外の領域への光子の侵入を抑制するための遮光板を備えてもよい。図２０は、このような固体撮像素子の断面図である。

図２０に示される固体撮像素子１００ｆは、固体撮像素子１００ｄに遮光板が付け加えられた構造を有する。図２０では、遮光板として、前記ＭＩＭ５０を利用した例を示している。遮光板の構成や材料は任意で、アルミや銅などがあげられる。ＭＩＭ５０を用いることによって、遮光の機能と電荷蓄積の機能を兼ねることができ、回路領域を縮小し、開口率を向上、光感度を高めることができる。

ＭＩＭ５０（上記図１５でも図示）は、絶縁体５３を平板状の第１電極５１及び平板状の第２電極５２によって挟持することによって実現されるキャパシタである。絶縁体５３は、例えば、ＳｉＮによって形成され、第１電極５１及び第２電極５２のそれぞれは、例えば、ＴｉＮによって形成される。

図２０において、ＭＩＭ５０は、分離領域ＳＰの上方に位置し、分離領域ＳＰへの光子の侵入を抑制するための遮光板として機能する。これにより、光的混色を防ぐことができ、ノイズが低減する。平面視において、ＭＩＭ５０は、レンズ３０の中央部を避けて配置され、開口率を低下させない。

なお、図２０では、固体撮像素子１００ｄに遮光板として機能するＭＩＭ５０が付け加えられた構造について説明したが、固体撮像素子１００ｅに遮光板として機能するＭＩＭ５０が付け加えられてもよい。この場合、ＭＩＭ５０は、増倍領域ＡＭの上方に位置し遮光板として機能する。平面視において、ＭＩＭ５０は、レンズ３０の中央部を避けて配置される。このようにＭＩＭ５０の配置は、レンズ３０の配置等に応じて異なってもよい。

また、ＭＩＭ５０が遮光板として機能することは必須ではなく、固体撮像素子１００等は、ＭＩＭ５０とは別の遮光板を備えてもよい。

（実施の形態２）
［ＢＳＩ型の固体撮像素子の構造］
実施の形態２では、裏面照射型（ＢＳＩ：Ｂａｃｋ Ｓｉｄｅ Ｉｌｌｕｍｉｎａｔｉｏｎ）の固体撮像素子について説明する。図２１は、裏面照射型の固体撮像素子の断面図である。なお、以下の実施の形態２では、実施の形態１で既出の事項についての説明は適宜省略される。また、実施の形態２においては、固体撮像素子の下方から光が入射するものとして構成要素の位置関係の説明が行われる。

図２１に示される固体撮像素子１００ｇは、支持基板１０３と、支持基板１０３上に配置された絶縁層１０２と、絶縁層１０２の上方に位置する半導体基板１０４とを備える。半導体基板１０４は、エピタキシャル層とサブ層を含み、エピタキシャル層はＰ型の第３半導体領域１３と、第３半導体領域１３の下方に位置する平坦化膜１７とを含む。

平坦化膜１７の少なくとも一部は、不純物濃度の高い半導体領域を含むことが好ましい。これにより、平坦化膜１７の下方の面が不活性化され、暗電流を低減できる。また、平坦化膜１７の少なくとも一部は、平坦化膜１７と半導体基板１０４とのイオン化エネルギーの差によって、半導体基板１０４の下方側の面に電荷蓄積層を形成することが好ましい。これにより、半導体基板１０４の下方側の面の加工の際に生じるダメージに起因して、半導体基板１０４の上面において発生する暗電流を低減することができる。平坦化膜上には、レンズ３０が配置される。このように、平坦化膜１７の下方側の面は不活性化されることが好ましい。

平坦化膜１７の少なくとも一部には、透光性及び導電性を有する薄膜が設けられてもよい。例えば、高濃度のＳｉ半導体層や、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）膜等があげられる。

画素Ｐは、増倍領域ＡＭ及び回路領域ＣＲを有し、複数の画素Ｐは、分離領域ＳＰによって分離されている。

増倍領域ＡＭは、Ｎ型の第１半導体領域１１と、第１半導体領域１１の下方に形成されたＰ型の第２半導体領域１２とを含む。第２半導体領域１２の上には、第３半導体領域１３が位置する。

回路領域ＣＲは、増倍領域ＡＭの上方に位置し、Ｎ型の第１ウェル領域２１とＰ型の第２ウェル領域２２とを含む。第２ウェル領域２２は、第１半導体領域１１の上方に位置し、第１ウェル領域２１は、第２ウェル領域２２と分離領域ＳＰとの間に位置する。

このような固体撮像素子１００ｇでは、固体撮像素子１００ｇへの入射光が回路領域ＣＲを通過せずに増倍領域ＡＭに到達するため、光の利用効率が高い。また、光電変換領域（第３半導体領域１３）が下方に配置されているため、短波長域(例えば、可視光域)の光の光電変換に有利な構造である。

［反射板を備える構成］
固体撮像素子１００ｇは、半導体基板１０４を透過した光を半導体基板１０４側へ反射するための反射板を備えてもよい。図２２は、このような固体撮像素子の断面図である。

図２２に示される固体撮像素子１００ｈは、固体撮像素子１００ｇにＭＩＭ５０が付け加えられた構造を有する。

ＭＩＭ５０は、絶縁体５３を平板状の第１電極５１及び平板状の第２電極５２によって挟持することによって実現されるキャパシタである。絶縁体５３は、例えば、ＳｉＮによって形成され、第１電極５１及び第２電極５２のそれぞれは、例えば、ＴｉＮによって形成される。

ＭＩＭ５０は、絶縁層１０２内に、配線の一部として形成される。このようなＭＩＭ５０は、画素Ｐの上方に位置し、画素Ｐへ向けて光を反射する反射板として機能する。平面視において、ＭＩＭ５０は、画素Ｐを覆うように配置されると好ましい。このように、反射板として機能するＭＩＭ５０が配置されれば、半導体基板中の光路長を長くできる効果が得られ、光感度が向上する。特に、半導体基板がＳｉの場合では、長波長域（例えば、赤外域）の検出効率を向上することができる。

なお、アバランシェ増倍させない固体撮像素子に本発明を適用すると、回路領域で光電変換により発生した電荷がノイズとなり、Ｓ／Ｎ比が低下する懸念がある。しかしながら、固体撮像素子１００ｇは、アバランシェ増倍により光信号を増倍するため、Ｓ／Ｎ比を劣化させず、高い感度で光検出ができる。

なお、ＭＩＭ５０が反射板として機能することは必須ではなく、固体撮像素子１００ｇは、ＭＩＭ５０とは別の反射板を備えてもよい。

［２つの基板が接合される構成１］
複数の画素Ｐ及び分離領域ＳＰが設けられる基板を第１基板とした場合、画素回路４００の全ての回路要素が第１基板に設けられることは必須ではない。例えば、一部の回路要素のみが第１基板に設けられ、その他の回路要素については別の第２基板に設けられ、第１基板及び第２基板が接合されてもよい。図２３は、このように２つの基板が接合された構造を備える固体撮像素子の断面図である。

図２３に示される固体撮像素子１００ｉは、固体撮像素子１００ｇとほぼ同一の構造を有する第１基板６１と、第２基板６２とを備える。

第１基板６１の回路領域ＣＲには、上記図１３〜図１５のような画素回路が設けられるが、画素回路の一部の回路要素のみが設けられる。例えば、固体撮像素子１００ｉが画素回路４００ａを備える場合、第１基板６１の回路領域ＣＲには、画素回路４００ａのトランジスタのうち転送トランジスタ４０２のみが含まれ、画素回路４００ａに含まれるその他のトランジスタについては第２基板６２に実装される。第１基板６１及び第２基板６２は、例えば、接合部６３によって電気的及び構造的に接続される。接合部６３は、具体的には、導電パッドなどによって実現される。

このように、第１基板６１に最小限の回路要素のみが設けられれば、第１基板６１を大幅に微細化することができる。固体撮像素子１００ｉに上述した浮遊拡散容量４１３を省略する構成（図９及び図１０）がさらに適用されれば、さらなる微細化が実現される。

なお、第１基板６１と第２基板６２との接合面に、光反射性を有する材料が用いられれば、接合面を反射板として機能させることもできる。また、図２４に示されるように、光の反射量を高めるために、接合部６３を、平面視における面積がなるべく大きくなるように形成しても良い。図２４は、２つの基板が接合された構造を有する固体撮像素子１００ｉにおいて接合部６３を大面積化した場合の断面図である。図２４の例では、平面視において、接合部６３の面積は、画素Ｐの面積よりも大きいが、接合部６３と画素Ｐの面積の大小関係は指定しない。

（まとめ）
以上説明したように、固体撮像素子１００は、複数の画素Ｐと、複数の画素Ｐの間に位置する分離領域ＳＰとを備える。複数の画素Ｐのそれぞれは、光電変換によって発生した電荷をアバランシェ増倍する増倍領域ＡＭと、アバランシェ増倍された電荷を信号として読み出すための回路を含む、増倍領域ＡＭに積層された回路領域ＣＲとを有する。上記回路は、画素回路４００、画素回路４００ａ、及び、画素回路４００ｂなどである。

このような固体撮像素子１００においては、分離領域ＳＰは、増倍領域ＡＭ間のブルーミングが抑制できるように構成されればよく、回路領域ＣＲ及び光電変換領域（第３半導体領域１３など）の間におけるパンチスルーについては考慮しなくてよい。つまり、設計の自由度が高められた固体撮像素子１００が実現される。

また、例えば、分離領域ＳＰは、固体撮像素子１００に印加される電圧によって空乏化することにより、ポテンシャル障壁によって複数の画素Ｐを分離する。

このようにポテンシャル障壁を形成して複数の画素Ｐを分離する構成は、分離幅を小さくできるため微細化が容易である。

また、例えば、固体撮像素子１００においては、増倍領域ＡＭは、固体撮像素子１００の上方から入射した光の光電変換によって発生した電荷をアバランシェ増倍し、第１導電型の第１半導体領域１１と、第１半導体領域１１の下に形成された第１導電型と異なる第２導電型の第２半導体領域１２とを含む。回路領域ＣＲは、第１導電型の第１ウェル領域２１と、第２導電型の第２ウェル領域２２とを含む。第２ウェル領域２２は、第１半導体領域１１上に位置し、第１ウェル領域２１は、第２ウェル領域２２と分離領域ＳＰとの間に位置する。上記実施の形態では、第１導電型は、Ｎ型であり、第２導電型は、Ｐ型である。

これにより、固体撮像素子１００を、表面照射型の固体撮像素子として実現することができる。

また、例えば、固体撮像素子１００ａにおいて、第２半導体領域１２は、複数の画素Ｐの複数の第１半導体領域１１によって共有される。

このような固体撮像素子１００ａにおいては、増倍領域ＡＭが拡大するため、開口率が向上する。

また、例えば、固体撮像素子１００ｃにおいて、第５半導体領域１６は、第５半導体領域１６の深さ方向において不純物濃度の勾配を有する。

このような固体撮像素子１００ｃは、光電変換によって発生した電子をビルトインポテンシャルによって増倍領域ＡＭにドリフトさせることができる。

また、例えば、固体撮像素子１００ｄにおいては、平面視において、上記回路に含まれるトランジスタＴｒは、当該回路が設けられた画素Ｐの周辺部に位置する。固体撮像素子１００ｄは、当該画素Ｐの中央部に光を入射させるレンズ３０を備える。

このような固体撮像素子１００ｄは、トランジスタＴｒによって入射光が遮られてしまうことが抑制されるため、集光効率を向上することができる。

また、例えば、固体撮像素子１００ｆは、さらに、分離領域ＳＰの上方に位置するＭＩＭ５０を備える。ＭＩＭ５０は、遮光板の一例である。

このような固体撮像素子１００ｆは、分離領域ＳＰへの光の入射を抑制することができる。

また、例えば、固体撮像素子１００ｅにおいては、平面視において、上記回路に含まれるトランジスタＴｒは、当該回路が設けられた画素の中央部に位置する。固体撮像素子１００ｅは、分離領域ＳＰに光を入射させるレンズ３０を備える。

このような固体撮像素子１００ｅは、トランジスタＴｒによって入射光が遮られてしまうことが抑制されるため、集光効率を向上することができる。

また、例えば、固体撮像素子１００ｅは、さらに、増倍領域ＡＭの上方に位置するＭＩＭ５０を備えてもよい。ＭＩＭ５０は、遮光板の一例である。

このような固体撮像素子１００ｅは、増倍領域ＡＭへの光の入射を抑制することができる。

また、例えば、画素回路４００ｂは、ＭＩＭ５０と、増倍領域ＡＭによってアバランシェ増倍された電荷をＭＩＭ５０に転送するための転送トランジスタ４０２と、一端が転送トランジスタ４０２に電気的に接続され、他端がＭＩＭ５０に電気的に接続されるＭＩＭトランジスタ４１４とを含む。転送トランジスタ４０２は、第１トランジスタの一例であり、ＭＩＭトランジスタ４１４は、第２トランジスタの一例である。

このような画素回路４００ｂは、ＭＩＭ５０に複数フレームの信号電荷を蓄積した際のＭＩＭ５０の電圧変動により、階調情報を得ることができる。

また、例えば、固体撮像素子１００ｆにおいて、ＭＩＭ５０は、分離領域ＳＰの上方に位置する。

このようなＭＩＭ５０は、分離領域ＳＰへの光の入射を抑制するための遮光板として機能することができる。

また、固体撮像素子１００ｂにおいて、画素回路に含まれる転送トランジスタ４０２のゲートは、第１ウェル領域２１に設けられる。増倍領域ＡＭによってアバランシェ増倍された電荷は、当該転送トランジスタ４０２によって浮遊拡散容量４１３を介さずに信号として取り出される。

このような固体撮像素子１００ｂは、第１ウェル領域２１から直接電荷を読み出すことができる。

また、固体撮像素子１００ｇにおいて、増倍領域ＡＭは、固体撮像素子１００ｇの上方から入射した光の光電変換によって発生した電荷をアバランシェ増倍し、第１導電型の第１半導体領域１１と、第１半導体領域１１上に形成された第１導電型と異なる第２導電型の第２半導体領域１２とを含む。回路領域ＣＲは、第１導電型の第１ウェル領域２１と、第２導電型の第２ウェル領域２２とを含む。第２ウェル領域２２は、第１半導体領域１１の下に位置し、第１ウェル領域２１は、第２ウェル領域２２と分離領域ＳＰとの間に位置する。上記実施の形態では、第１導電型は、Ｎ型であり、第２導電型は、Ｐ型である。

これにより、固体撮像素子１００ｇを、裏面照射型の固体撮像素子として実現することができる。

また、固体撮像素子１００ｈにおいて、画素回路は、ＭＩＭ５０を含み、ＭＩＭ５０は、第２ウェル領域２２の下方に位置する。

このような固体撮像素子１００ｈによれば、入射光の光路長を長くできる効果が得られる。また、長波長域（例えば、赤外域）の検出効率が向上される。

また、固体撮像素子１００ｉにおいては、複数の画素Ｐ及び分離領域ＳＰは、第１基板６１に形成され、増倍領域ＡＭによってアバランシェ増倍された電荷は、画素回路に含まれる転送トランジスタ４０２によって転送される。固体撮像素子１００ｉは、さらに、第１基板６１の下面に接合される、転送トランジスタ４０２によって転送される電荷を信号として取り出すための回路が設けられた第２基板６２を備える。

このように第１基板６１に最小限の回路要素のみが設けられれば、第１基板６１を大幅に微細化することができる。

また、固体撮像素子１００ｉにおいては、第１基板６１及び第２基板６２の接合部６３は、光反射性を有する。

このような固体撮像素子１００ｉは、接合部６３を反射板として機能させることができる。

（その他の実施の形態）
以上、実施の形態に係る固体撮像素子について説明したが、本開示は、上記実施の形態に限定されるものではない。

例えば、上記実施の形態では、固体撮像素子について説明されたが、本開示は、画像を撮像しない固体撮像素子以外の光検出器（言い換えれば、光センサ）として実現されてもよい。

また、上記実施の形態において説明に用いられた数字は、全て本開示を具体的に説明するために例示するものであり、本開示は例示された数字に制限されない。

また、上記実施の形態で説明された回路構成は、一例であり、本開示は上記回路構成に限定されない。つまり、上記回路構成と同様に、本開示の特徴的な機能を実現できる回路も本開示に含まれる。例えば、上記回路構成と同様の機能を実現できる範囲で、ある素子に対して、直列または並列に、スイッチング素子（トランジスタ）、抵抗素子、または容量素子等の素子が接続されたものも本開示に含まれる。

また、上記実施の形態では、固体撮像素子が有する積層構造の各層を構成する主たる材料について例示しているが、固体撮像素子が有する積層構造の各層には、上記実施の形態の積層構造と同様の機能を実現できる範囲で他の材料が含まれてもよい。また、図面においては、各構成要素の角部及び辺は直線的に記載されているが、製造上の理由などにより、角部及び辺が丸みを帯びたものも本開示に含まれる。

その他、各実施の形態に対して当業者が思いつく各種変形を施して得られる形態、または、本開示の趣旨を逸脱しない範囲で各実施の形態における構成要素及び機能を任意に組み合わせることで実現される形態も本開示に含まれる。例えば、本開示は、固体撮像素子の製造方法として実現されてもよい。

本開示の固体撮像素子は、設計の自由度が高められた固体撮像素子として有用である。

１１ 第１半導体領域
１２ 第２半導体領域
１３ 第３半導体領域
１４ 第４半導体領域
１５ ベース部
１６ 第５半導体領域
１７ 平坦化膜
２１ 第１ウェル領域
２２ 第２ウェル領域
３０ レンズ
４０ 導波路
５０ ＭＩＭ
５１ 第１電極
５２ 第２電極
５３ 絶縁体
６１ 第１基板
６２ 第２基板
６３ 接合部
１００、１００ａ〜１００ｉ 固体撮像素子
１０１、１０４ 半導体基板
１０２ 絶縁層
１０３ 支持基板
２００ 固体撮像素子
４００、４００ａ、４００ｂ 画素回路
４０２ 転送トランジスタ
４０６ 垂直走査回路
４０７ 水平読み出し回路
４０８ 水平走査回路
４０９ バッファアンプ
４１０ リセットトランジスタ
４１１ ソースフォロワトランジスタ
４１２ 選択トランジスタ
４１３ 浮遊拡散容量
４１４ ＭＩＭトランジスタ
ＡＭ 増倍領域
ＣＲ 回路領域
ＣＴ コンタクト
Ｍ 配線
Ｐ 画素
ＳＰ 分離領域
Ｔｒ トランジスタ

Claims (18)

1. 複数の画素と、
   前記複数の画素の間に位置する分離領域とを備え、
   前記複数の画素のそれぞれは、
   光電変換によって発生した電荷をアバランシェ増倍する増倍領域と、
   アバランシェ増倍された電荷を信号として読み出すための回路を含む、前記増倍領域に積層された回路領域とを有する
   固体撮像素子。
2. 前記分離領域は、ポテンシャル障壁によって前記複数の画素を分離する
   請求項１に記載の固体撮像素子。
3. 前記分離領域は、空乏化される
   請求項２に記載の固体撮像素子。
4. さらに、光電変換領域を備え、
   前記増倍領域は、第１導電型の第１半導体領域と、前記第１半導体領域の下方に形成された前記第１導電型と異なる第２導電型の第２半導体領域とを含み、
   前記光電変換領域は第２導電型の第３半導体領域を含み、
   前記回路領域は、前記第１導電型の第１ウェル領域と、前記第２導電型の第２ウェル領域とを含み、
   前記第２半導体領域は前記第３半導体領域の上方に位置し、
   前記第２ウェル領域は、前記第１半導体領域の上方に位置し、
   前記第１ウェル領域は、前記第２ウェル領域と前記分離領域との間に位置する
   請求項１または２に記載の固体撮像素子。
5. 前記複数の画素で、第２半導体領域を、共有する
   請求項４に記載の固体撮像素子。
6. 下方から上方に向けて、前記第３半導体領域の不純物濃度が単調減少する
   請求項５に記載の固体撮像素子。
7. 下方から上方に向けて、前記第２半導体領域から前記第３半導体領域にかけて不純物濃度が単調減少する
   請求項６に記載の固体撮像素子。
8. 平面視において、前記回路領域に含まれるトランジスタは、前記第２ウェル領域の周辺部または前記第１ウェル領域に位置し、
   前記固体撮像素子は、前記画素の中央部に光を入射させるレンズを備える
   請求項４〜７のいずれか１項に記載の固体撮像素子。
9. さらに、前記分離領域は遮光板によって遮光されている
   請求項８に記載の固体撮像素子。
10. 前記遮光板は、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｉｏｎ Ｍｅｔａｌ）を含む、
    請求項９に記載の固体撮像素子。
11. 前記回路は、
    前記増倍領域をリセットするリセットトランジスタと、
    前記増倍領域によってアバランシェ増倍された電荷を増幅するためのソースフォロワトランジスタと、
    前記増幅された電荷による信号を読み出す画素を選択する選択トランジスタとを備える
    請求項１〜９のいずれか１項に記載の固体撮像素子。
12. 前記増倍領域と前記リセットトランジスタの間に、
    前記増倍領域の電荷を転送する転送トランジスタを備える
    請求項１１に記載の固体撮像素子。
13. 前記転送トランジスタは、
    前記回路領域に含まれる、第１ウェル領域をソースとする
    請求項１２に記載の固体撮像素子。
14. 前記固体撮像素子の下方から光を入射させる
    請求項３に記載の固体撮像素子。
15. 前記固体撮像素子は、前記固体撮像素子の下方から入射した光を反射させる反射板を備え、
    前記反射板は前記増倍領域の上方に配置される
    請求項１４に記載の固体撮像素子。
16. 前記反射板は、ＭＩＭである
    請求項１５に記載の固体撮像素子。
17. 前記複数の画素及び前記分離領域は、第１基板に形成され、
    前記増倍領域によってアバランシェ増倍された電荷は、前記回路領域を介して転送され、
    前記固体撮像素子は、さらに、前記第１基板の上方側の面に接合される、前記回路領域を介して転送される電荷を信号として取り出すための回路が設けられた第２基板を備える
    請求項１５または１６に記載の固体撮像素子。
18. 前記第１基板及び前記第２基板の接合部の少なくとも一部は、光反射性を有する材料によって構成される
    請求項１７に記載の固体撮像素子。

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