JP2020166384A

JP2020166384A - 電源回路

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Publication number: JP2020166384A
Application number: JP2019064415A
Authority: JP
Inventors: 透吉岡; Toru Yoshioka; 笛木　洋一; Yoichi Fueki; 洋一笛木
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2019-03-28
Filing date: 2019-03-28
Publication date: 2020-10-08
Anticipated expiration: 2039-03-28
Also published as: US11442480B2; CN111756235A; US20200310476A1; JP7173915B2

Abstract

【課題】リーク電流の増大を抑制することができる電源回路を提供する。【解決手段】メインＬＤＯ部１が、通常動作のとき、第１の内部電圧Ｖｉｎ１を出力し、サブＬＤＯ部２が、スリープ動作のとき、スリープ電圧Ｖｓｐを出力する電源回路ＰＳでは、トランジスタＴＲ１のドレインに、スリープ電圧Ｖｓｐが印加され、ゲート及びバックゲートに、スリープ電圧より高い外部電圧Ｖｅｘが印加される。【選択図】図１

Description

本発明は、電源回路に関する。

特許文献１に開示された電源回路は、リークによる消費電流をスイッチにより抑制する。

特開２００１−１４７７４６号公報

上記した消費電流の抑制に関連して、例えば、無線システムに用いられる電源回路では、通常動作、及び、必要最小限の動作のみを行うスリープ動作が時系列で交互に切り替わる。電源回路内では、基本的に、電源回路の出力端子へ電圧を出力することを、通常動作のときには、メインＬＤＯ部（ＬＤＯ：Low DropOut）が行い、他方で、スリープ動作のときには、サブＬＤＯ部が行う。前者について詳しくは、図４に示されるように、メインＬＤＯ部１０は、ＤＣ／ＤＣコンバータ部（図示無し）が生成する第１の内部電圧Ｖｉｎ１（例えば、１．７Ｖ）から第２の内部電圧Ｖｉｎ２（例えば、１．４Ｖ）を生成し、第２の内部電圧Ｖｉｎ２を出力端子ＴＭへ出力する。

メインＬＤＯ１０は、通常動作のときに出力すべき、上記した第２の内部電圧Ｖｉｎ２のレベルを安定させるべく、フィードバック系を有する。フィードバック系は、増幅器Ａ１０と、トランジスタＴＲ１０（例えば、ＰＭＯＳＦＥＴ（P-channel Metal-Oxide-Semiconductor Field-Effect Transistor））と、スイッチＳＷ１０と、抵抗器Ｒ１０、Ｒ２０と、から構成される。増幅器Ａ１０は、バイアス部（図示無し）から出力される基準電圧Ｖｒｅｆ（例えば、１．２Ｖ）と、第２の内部電圧Ｖｉｎ２を抵抗器Ｒ１、Ｒ２により分圧することによって規定される分圧電圧Ｖｄｉｖ（例えば、１．２Ｖの近傍）とを差動増幅し、差動増幅により得られる電圧Ｖｇ（ゲート電圧Ｖｇ）を、トランジスタＴＲ１０のゲートへ出力する。メインＬＤＯ１０部では、基準電圧Ｖｒｅｆを参照した上でゲート電圧Ｖｇを高低させることにより、トランジスタＴＲ１０のソース・ドレイン電流を増減させる。それにより、トランジスタＴＲ１０のドレイン電圧である第２の内部電圧Ｖｉｎ２を上記の１．４Ｖに安定させる。

他方で、制御信号ＣＴに応答して、通常動作からスリープ動作へ切り替わると、上記した通常動作のときとは対照的に、ＤＣ／ＤＣコンバータ部は、動作停止になる。しかし、スリープ状態に先立つ通常動作のときにＤＣ／ＤＣコンバータ部が出力しており、かつ、トランジスタＴＲ１０のソース及びバックゲートに印加されていた第１の内部電圧Ｖｉｎ１が、ＤＣ／ＤＣコンバータ部の出力端及び接地間に接続された素子（例えば、平滑コンデンサ）の影響等により、徐々に低下する。その結果、第１の内部電圧Ｖｉｎ１が、出力端子ＴＭに印加されている、サブＬＤＯ部（図示無し）からの出力電圧（スリープ電圧）を下回る。即ち、トランジスタＴＲ１０では、ソース及びバックゲート印加されている第１の内部電圧Ｖｉｎ１が、ドレインに印加されているスリープ電圧より低くなる。これにより、トランジスタＴＲ１０のボディー・ダイオード（図示無し）にとって、順方向電圧が印加されることになり、その結果、トランジスタＴＲ１０でのリーク電流が増大するという課題があった。

本発明の目的は、リーク電流の増大を抑制することができる電源回路を提供することにある。

上記した課題を解決すべく、本発明に係る電源回路は、
通常動作に引き続いてスリープ動作に切り替わる電源回路であって、
前記スリープ動作のとき、前記スリープ動作のための電圧であるスリープ電圧を生成し、前記スリープ電圧を出力端子へ出力するサブＬＤＯ部と、
前記通常動作のとき、ソースが第１の電圧に接続されており、前記ソース及びドレイン間に流れる電流の大きさの制御により規定される前記ドレインの電圧である第２の内部電圧を前記出力端子へ出力するＰＭＯＳトランジスタと、
前記スリープ動作のとき、前記ＰＭＯＳトランジスタの前記ゲート及びバックゲートに、前記スリープ電圧より高い電圧が印加されるメインＬＤＯ部と、を含む。

本発明に係る電源回路によれば、前記メインＬＤＯ部では、前記スリープ動作のとき、前記ＰＭＯＳトランジスタは、前記ドレインに、前記出力端子を介して、前記サブＬＤＯ部からの前記スリープ電圧が印加されているものの、前記ＰＭＯＳトランジスタの前記ゲート及び前記バックゲートに、前記スリープ電圧より高い電圧が印加される。これにより、前記ＰＭＯＳトランジスタのボディーダイオードには、逆バイアスが印加されることになることから、前記ＰＭＯＳトランジスタでのリーク電流が増大することを回避することができる。

実施形態の電源回路の構成を示す。実施形態のメインＬＤＯ部の構成を示す。実施形態のメインＬＤＯ部の各部の状態を示す。従来のメインＬＤＯ部の構成を示す。

〈実施形態〉
以下、本発明に係る実施形態の電源回路について説明する。

〈実施形態の構成〉
図１は、実施形態の電源回路の構成を示す。以下、実施形態の電源回路について、図１を参照して説明する。

実施形態の電源回路ＰＳは、図１に示されるように、外部電圧Ｖｅｘ（例えば、３．３Ｖ）を入力され、他方で、第１の内部電圧Ｖｉｎ１（例えば、１．７Ｖ）、第２の内部電圧Ｖｉｎ２（例えば、１．４Ｖ）、及び、スリープ電圧Ｖｓｐ（例えば、１．４Ｖ）を出力する。電源回路ＰＳは、前記した３つの電圧を出力すべく、メインＬＤＯ部１と、サブＬＤＯ部２と、ＤＣ／ＤＣコンバータ部３と、バイアス部４と、制御部５とを含む。電源回路ＰＳでは、また、消費電力を低減すべく、通常動作及びスリープ動作が、時系列で交互に切り替わる。電源回路ＰＳは、通常動作のときには、電源回路ＰＳ及び外部の回路（電源回路ＰＳ以外の回路）を通常に動作させるべく、第１の内部電圧Ｖｉｎ１及び第２の内部電圧Ｖｉｎ２を出力する。他方で、電源回路ＰＳは、スリープ動作のときには、消費電力を低減すべく、スリープ電圧Ｖｓｐのみを出力する。

メインＬＤＯ部１は、ＬＤＯ（Low DropOut）の機能を有し、即ち、入力電圧から、当該入力電圧より低い（例えば、１Ｖ以下）出力電圧を生成するリニアレギュレータとしての機能を有する。

メインＬＤＯ部１は、通常動作のときには、上記したＬＤＯの機能を発揮すべく、ＤＣ／ＤＣコンバータ部３から出力される第１の内部電圧Ｖｉｎ１から第２の内部電圧Ｖｉｎ２を生成する。メインＬＤＯ部１は、当該生成された第２の内部電圧Ｖｉｎ２を出力端子ＴＭへ出力する。メインＬＤＯ部１は、第２の内部電圧Ｖｉｎ２の生成を、バイアス部４から出力される基準電圧Ｖｒｅｆに基づき行う。

他方で、メインＬＤＯ部１は、スリープ動作のときには、上記した通常動作のときとは対照的に、第２の内部電圧Ｖｉｎ２を生成せず、従って、出力端子ＴＭへ何らの電圧も出力しない。

メインＬＤＯ部１が通常動作及びスリープ動作のうちのいずれで動作すべきかは、制御部５から出力される制御信号ＣＴにより決定される。

サブＬＤＯ部２は、メインＬＤＯ部１と同様に、ＬＤＯの機能を有し、即ち、入力電圧から、当該入力電圧より低い（例えば、１Ｖ以下）出力電圧を生成するリニアレギュレータとしての機能を有する。サブＬＤＯ部２は、メインＬＤＯ部１とは対照的な動作を行う。

サブＬＤＯ部２は、スリープ動作のときには、上記したＬＤＯの機能を発揮すべく、上記した外部電圧Ｖｅｘから上記したスリープ電圧Ｖｓｐを生成する。サブＬＤＯ部２は、当該生成されたスリープ電圧Ｖｓｐを出力端子ＴＭへ出力する。

他方で、サブＬＤＯ部２は、通常動作のときには、実質的には何らの動作をせず、即ち、ウォームスタンバイであり、換言すれば、出力端子ＴＭへ何らの電圧も出力しない。

サブＬＤＯ部２が通常動作及びスリープ動作のうちのいずれで動作すべきか、メインＬＤＯ部１と同様に、制御部５から出力される制御信号ＣＴにより決定される。

ＤＣ／ＤＣコンバータ部３は、一の直流電圧を他の直流電圧へ変換（降圧）する機能を有する。詳しくは、ＤＣ／ＤＣコンバータ部３は、上記した外部電圧Ｖｅｘから、上記した第１の内部電圧Ｖｉｎ１を生成する。ＤＣ／ＤＣコンバータ部３は、当該生成された第１の内部電圧Ｖｉｎ１を、外部の回路（負荷ＬＤに相当）へ出力し、また、当該第１の内部電圧Ｖｉｎ１は、上記した外部の回路へ出力されることを経て、メインＬＤＯ部１へも入力される。

バイアス部４は、メインＬＤＯ部１が第１の内部電圧Ｖｉｎ１から第２の内部電圧Ｖｉｎ２を生成するときの参照に供すべく、上記した基準電圧ＶｒｅｆをメインＬＤＯ部１へ出力する。

制御部５は、通常動作及びスリープ動作のうちのいずれで動作すべきかを示す制御信号ＣＴを、メインＬＤＯ部１、サブＬＤＯ部２、ＤＣ／ＤＣコンバータ部３、及び、バイアス部４へ出力する。ここで、「制御信号」は、単に、例えば、１または０、高い電圧または低い電圧、という具体的な信号（例えば、デジタル信号）を意味するのではなく、通常動作及びスリープ電圧のうちのいずれで動作すべきかを示すという抽象的な信号（概念的な信号）を意味する。制御部５が、通常動作で動作すべき旨を示す制御信号ＣＴを出力するとき、メインＬＤＯ部１、ＤＣ／ＤＣコンバータ部３、及び、バイアス部４が、動作する（サブＬＤＯ部２は、実質的には動作しない）。これとは反対に、制御部５が、スリープ動作で動作すべき旨を示す制御信号ＣＴを出力するとき、サブＬＤＯ部２のみが、動作する。

上記した構成を有する電源回路ＰＳが出力する第１の内部電圧Ｖｉｎ１には、一つ以上の外部の回路（負荷ＬＤ）が、接続されている。また、第１の内部電圧Ｖｉｎ１を安定させるべく、電源回路ＰＳでの、第１の内部電圧Ｖｉｎ１の入力端及び接地間に、平滑コンデンサＣ１が、設けられている。更に、第１の内部電圧Ｖｉｎ１を外部の回路（負荷ＬＤ）間で引き回すための配線により生起される容量（図示無し）も、存在し得る。

電源回路ＰＳの出力端子ＴＭからは、上記したように、通常動作のときには、メインＬＤＯ部１から出力される第２の内部電圧Ｖｉｎ２が出力され、他方で、スリープ動作のときには、サブＬＤＯ部２から出力されるスリープ電圧Ｖｓｐが出力される。出力端子ＴＭから出力される、第２の内部電圧Ｖｉｎ２またはスリープ電圧Ｖｓｐは、外部の回路（上記した外部の回路と同一であるか相違するかを問わない。）に印加される。当該出力端子ＴＭには、平滑コンデンサＣ１の機能と同様に、第２の内部電圧Ｖｉｎ２及びスリープ電圧Ｖｓｐを安定させるべく、出力端子及び接地間に、平滑コンデンサＣ２が設けられている。

図２は、実施形態のメインＬＤＯの構成を示す。以下、実施形態のメインＬＤＯについて、図２を参照して説明する。

メインＬＤＯ部１は、図２に示されるように、増幅器Ａ１と、ＰＭＯＳＦＥＴ（P-channel Metal-Oxide-Semiconductor Field-Effect Transistor）であるトランジスタＴＲ１、ＴＲ２、ＴＲ３、ＴＲ４、と、スイッチＳＷ１、ＳＷ２と、抵抗器Ｒ１、Ｒ２とを有する。

増幅器Ａ１は、第１の内部電圧Ｖｉｎ１で動作し、差動増幅を行う。増幅器Ａ１は、また、２つの入力端子及び１つの出力端子を備える。増幅器Ａ１の一方の入力端子には、バイアス部４から出力される基準電圧Ｖｒｅｆが入力される。増幅器Ａ１の他方の入力端子には、フィードバック機能を確保すべく、後述される分圧電圧Ｖｄｉｖが入力（帰還）される。増幅器Ａ１は、基準電圧Ｖｒｅｆと分圧電圧Ｄｄｉｖとの電圧差を増幅することにより、増幅電圧Ｖａｍｐを生成し、当該増幅電圧Ｖａｍｐを出力端子から出力する。

スイッチＳＷ１は、増幅器Ａ１の後段に設けられている。スイッチＳＷ１では、一端が、増幅器Ａ１の出力端子に接続されており、他端が、トランジスタＴＲ１のゲート、及び、トランジスタＴＲ２のドレインに接続されている。

トランジスタＴＲ１は、スイッチＳＷ１の後段に設けられている。トランジスタＴＲ１では、ソースが、第１の内部電圧Ｖｉｎ１に接続されており、ドレインが、出力端子ＴＭ、及び、スイッチＳＷ２の一端に接続されており、バックゲートが、トランジスタＴＲ３のドレイン、及び、トランジスタＴＲ４のドレインに接続されている。

スイッチＳＷ２では、他端が、抵抗器Ｒ１の一端に接続されている。

抵抗器Ｒ１、Ｒ２は、出力端子ＴＭに出力される第２の内部電圧Ｖｉｎ２を分圧すべく、直列接続されている。抵抗器Ｒ１の他端は、抵抗器Ｒ２の一端に接続されており、抵抗器Ｒ２の他端は、接地電位に接続されている。第２の内部電圧Ｖｉｎ２が、直列接続された抵抗器Ｒ１、Ｒ２により分圧されることにより、両抵抗器Ｒ１、Ｒ２の接続点に、上記した分圧電圧Ｖｄｉｖが規定される。

トランジスタＴＲ２では、ゲートに、制御信号ＣＴが入力され、ソースが、外部電圧Ｖｅｘに接続されている。

トランジスタＴＲ３では、ゲートに、制御信号ＣＴが入力され、ソースが、第１の内部電圧Ｖｉｎ１に接続されている。

トランジスタＴＲ４では、ゲートに、制御信号ＣＴが入力され、ソースが、外部電圧Ｖｅｘに接続されている。

〈実施形態の動作〉
実施形態のメインＬＤＯの動作について説明する。

図３は、実施形態のメインＬＤＯの各部の状態を示す。以下、実施形態のメインＬＤＯの動作について、図２及び図３を参照して説明する。

〈通常動作のとき〉
メインＬＤＯ部１は、制御部５から、通常動作で動作すべき旨を示す制御信号ＣＴ（図１、図２に図示）を入力される。当該制御信号ＣＴに応答して、メインＬＤＯ部１では、トランジスタＴＲ２、ＴＲ４が、オフ状態（遮断状態）になり、他方で、トランジスタＴＲ３、及び、スイッチＳＷ１、ＳＷ２が、オン状態（導通状態）になる。

トランジスタＴＲ２が上記の遮断状態になることにより、トランジスタＴＲ１のゲートは、外部電圧Ｖｅｘから切り離され、即ち、トランジスタＴＲ１のゲートに、外部電圧Ｖｅｘが、印加されない。他方で、スイッチＳＷ１が上記の導通状態になることにより、トランジスタＴＲ１のゲートは、増幅器Ａ１の出力端子に接続され、即ち、トランジスタＴＲ１のゲートに、増幅器Ａ１から出力される増幅電圧Ｖａｍｐが、印加される。

トランジスタＴＲ４が上記の遮断状態になることにより、トランジスタＴＲ１のバックゲートは、外部電圧Ｖｅｘから切り離され、即ち、トランジスタＴＲ１のバックゲートに、外部電圧Ｖｅｘが、印加されない。他方で、トランジスタＴＲ３が上記の導通状態になることにより、トランジスタＴＲ１のバックゲートは、第１の内部電圧Ｖｉｎ１に接続され、即ち、トランジスタＴＲ１のバックゲートに、第１の内部電圧Ｖｉｎ１が、印加される。

スイッチＳＷ２が上記の導通状態になることにより、トランジスタＴＲ１のドレインの電圧が、抵抗器Ｒ１、Ｒ２により分圧され、それにより、抵抗器Ｒ１、Ｒ２の接続点に、分圧電圧Ｖｄｉｖが規定される。増幅器Ａ１は、一方の入力端子に基準電圧Ｖｒｅｆを入力されていることに加えて、他方の入力端子に、分圧電圧Ｖｄｉｖを入力される。増幅器Ａ１は、基準電圧Ｖｒｅｆと分圧電圧Ｖｄｉｖとの電圧差を増幅することにより、増幅電圧Ｖａｍｐを出力する。

トランジスタＴＲ１では、上記したように、ゲートに、増幅器Ａ１から出力される増幅電圧Ｖａｍｐが印加されると、増幅電圧Ｖａｍｐの大きさに対応する大きさのソース・ドレイン電流が流れ、換言すれば、増幅電圧Ｖａｍｐの高低（大小）に応じて、ソース・ドレイン電流が増減する。ソース・ドレイン電流の増減により、トランジスタＴＲ１のドレインでの電圧、即ち、第２の内部電圧Ｖｉｎ２は、その変動を抑止される。このようにして、変動を抑止された、即ち、安定している第２の内部電圧Ｖｉｎ２が、出力端子ＴＭへ出力される。

〈スリープ動作のとき〉
メインＬＤＯ部１は、制御部５から、スリープ状態で動作すべき旨を示す制御信号ＣＴ（図１、図２に図示）を入力される。当該制御信号ＣＴに応答して、メインＬＤＯ部１では、スリープ動作のときは反対に、トランジスタＴＲ２、ＴＲ４が、オン状態（導通状態）になり、他方で、トランジスタＴＲ３、及び、スイッチＳＷ１、ＳＷ２が、オフ状態（遮断状態）になる。

トランジスタＴＲ２が上記の導通状態になることにより、トランジスタＴＲ１のゲートは、外部電圧Ｖｅｘに接続され、即ち、トランジスタＴＲ１のゲートに、外部電圧Ｖｅｘが印加される。他方で、スイッチＳＷ１が上記の遮断状態になることにより、トランジスタＴＲ１のゲートは、増幅器Ａ１の出力端子から切り離され、即ち、トランジスタＴＲ１のゲートに、増幅器Ａ１から出力される増幅電圧Ｖａｍｐが、印加されない。

トランジスタＴＲ４が導通状態になることにより、トランジスタＴＲ１のバックゲートは、外部電圧Ｖｅｘに接続され、即ち、トランジスタＴＲ１のバックゲートには、外部電圧Ｖｅｘが、印加される。他方で、トランジスタＴＲ３が遮断状態になることにより、トランジスタＴＲ１のバックゲートは、第１の内部電圧Ｖｉｎ１から切り離され、即ち、トランジスタＴＲ１のバックゲートに、第１の内部電圧Ｖｉｎ１が、印加されない。

スイッチＳＷ２が上記の遮断状態になることにより、トランジスタＴＲ１のドレインの電圧は、抵抗器Ｒ１、Ｒ２によっては分圧されない。その結果、接地電位（抵抗器Ｒ２の他端に接続された接地の電位）である分圧電圧Ｖｄｉｖが、増幅器Ａ１の他方の入力端子に入力される。ここで、上記したように、スイッチＳＷ１が遮断状態であることから、他方の入力端子に入力される分圧電圧Ｖｄｉｖがどのような大きさであるかは、トランジスタＴＲ１の動作に、何らの影響を与えない。

ここで、出力端子ＴＭとサブＬＤＯ部２との関係について言及すると、上記したように、スリープ動作のとき、サブＬＤＯ部２は、スリープ電圧Ｖｓｐを出力端子ＴＭへ出力している。従って、出力端子ＴＭには、当該スリープ電圧Ｖｓｐが印加されており、換言すれば、トランジスタＴＲ１のドレインに、スリープ電圧Ｖｓｐが印加されている。

スリープ動作時におけるトランジスタＴＲ１に印加されている、上記した電圧を要約すると、以下のとおりである。（１）ソースには、第１の内部電圧Ｖｉｎ１が、印加されており、（２）ゲート及びバックゲートには、外部電圧Ｖｅｘが、印加されており、（３）ドレインには、スリープ電圧Ｖｓｐが、印加されている。

ゲートには、ソースに印加されている第１の内部電圧Ｖｉｎ１より高い外部電圧Ｖｅｘが、印加されていることから、換言すれば、ゲート及びソース間に、トランジスタＴＲ１をオフ状態（遮断状態）にする逆バイアスが印加されている。これにより、トランジスタＴＲ１は、遮断状態になり、即ち、ドレインは、ソースとの関係ではオープン（解放端）になる。

また、バックゲートには、ドレインに印加されているスリープ電圧Ｖｓｐより大きく、かつ、ソースに印加されている第１の内部電圧Ｖｉｎ１より大きい外部電圧Ｖｅｘが、印加されていることから、トランジスタＴＲ１のボディーダイオード（図示無し）は、オフ状態（遮断状態）になる。

〈実施形態の効果〉
上記したように、実施形態のメインＬＤＯでは、スリープ動作のとき、ソースに第１の内部電圧Ｖｉｎ１が印加されており、かつ、ドレインにスリープ電圧Ｖｓｐが印加されているトランジスタＴＲ１のゲート及びバックゲートに、第１の内部電圧Ｖｉｎ１及びスリープ電圧Ｖｓｐより大きい外部電圧Ｖｅｘが、印加される。これにより、トランジスタＴＲ１が、遮断状態になるとともに、トランジスタＴＲ１のボディーダイオードが、遮断状態になる。後者のボディーダイオードが遮断状態になることにより、図４での図示と異なり、第１の内部電圧Ｖｉｎ１が徐々に低下することに起因して、ボディーダイオードが導通状態になり、これにより、トランジスタＴＲ１にリーク電流が流れるという事態を回避することができる。

〈変形例〉
上述した実施形態のメインＬＤＯ部１中のトランジスタＴＲ１〜ＴＲ４に、ＰＭＯＳＦＥＴを用いることに代えて、ＮＭＯＳＦＥＴ（N-channel Metal-Oxide-Semiconductor Field-Effect Transistor）を用いることも可能である。ＮＭＯＳＦＥＴを用いる場合、トランジスタＴＲ２〜ＴＲ４、及び、スイッチＳＷ１、ＳＷ２における、通常動作及びスリープ動作のときのオン状態及びオフ状態は、図３に図示された、ＰＭＯＳＦＥＴを用いる場合と同様である。

他方で、ＮＭＯＳＦＥＴを用いる場合、トランジスタＴＲ１に、スリープ動作のときに印加される電圧は、上記した実施形態と相違する。具体的には、上記した実施形態での、ＰＭＯＳＦＥＴを用いたハイサイド駆動とは異なり、ＮＭＯＳＦＥＴを用いたローサイド駆動であることを前提とした上で、トランジスタＴＲ１のドレインには、ソースに印加されるスリープ電圧Ｖｓｐより小さい電圧（第１の電圧）が、印加され、かつ、ゲート及びバックゲートには、ソースに印加されるスリープ電圧Ｖｓｐより小さく、かつ、ドレインに印加される前記第１の電圧より小さい電圧（第２の電圧）が、印加されることを要する。これにより、ＰＭＯＳＦＥＴを用いるときと同様に、トランジスタＴＲ１及びボディーダイオードの両方を遮断状態にすることが可能となる。

ＰＳ電源回路、１メインＬＤＯ部、ＴＲ１〜ＴＲ４トランジスタ、Ａ１増幅器、ＳＷ１、ＳＷ２スイッチ、Ｒ１、Ｒ２抵抗器

Claims

通常動作に引き続いてスリープ動作に切り替わる電源回路であって、
前記スリープ動作のとき、前記スリープ動作のための電圧であるスリープ電圧を生成し、前記スリープ電圧を出力端子へ出力するサブＬＤＯ部と、
前記通常動作のとき、ソースが第１の内部電圧に接続されており、ゲートに印加される電圧の大きさに応じた、前記ソース及びドレイン間に流れる電流の大きさの制御により規定される前記ドレインの電圧である第２の内部電圧を前記出力端子へ出力するＰＭＯＳトランジスタと、
前記スリープ動作のとき、前記ＰＭＯＳトランジスタの前記ゲート及びバックゲートに、前記スリープ電圧より高い他の電圧を印加されるメインＬＤＯ部と、を含む電源回路。
ソースが前記他の電圧に接続され、かつ、ドレインが前記ＰＭＯＳトランジスタの前記ゲートに接続された第２のＰＭＯＳトランジスタと、
ソースが前記第１の内部電圧に接続され、かつ、ドレインが前記ＰＭＯＳトランジスタの前記バックゲートに接続された第３のＰＭＯＳトランジスタと、
ソースが前記他の電圧に接続され、かつ、ドレインが前記ＰＭＯＳトランジスタのバックゲートに接続された第４のＰＭＯＳトランジスタと、
を更に含み、
前記通常動作のとき、前記第３のＰＭＯＳトランジスタが、導通状態であり、かつ、前記第２のＰＭＯＳトランジスタ及び前記第４のＰＭＯＳトランジスタが、遮断状態であり、
前記スリープ動作のとき、前記第３のＰＭＯＳトランジスタが、遮断状態であり、かつ、前記第２のＰＭＯＳトランジスタ及び前記第４のＰＭＯＳトランジスタが、導通状態である、請求項１に記載の電源回路。