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JP2020155711A - 半導体装置および固体撮像素子 - Google Patents

半導体装置および固体撮像素子 Download PDF

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陽介 新田
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Abstract

【課題】基板同士の接合に寄与しないダミーの端子等が金属汚染源となることを抑制できる半導体装置および固体撮像素子を提案する。【解決手段】本開示にかかる半導体装置は、個片化され、第１の端子を含む第１の半導体回路を有する第１の基板と、第２の端子を含む第２の半導体回路を有する第２の基板と、を備え、第１の端子と第２の端子とが接合されている半導体装置であって、第２の基板は、第２の基板の上方に配置された第１の絶縁層と、第１の絶縁層の上方の少なくとも一部に配置され、第２の端子が配置される第２の絶縁層と、を有する。【選択図】図１

Description

本開示は、半導体装置および固体撮像素子に関する。
複数の基板を積層する３次元実装技術がある。このとき、面積の異なる基板同士を接合する場合がある（例えば特許文献１参照）。
特開２０１４−０８２３６５号公報
特許文献１が開示する構造において、基板同士の接合に寄与しないダミーの端子等が金属汚染源となることがある。
そこで、本開示では、基板同士の接合に寄与しないダミーの端子等が金属汚染源となることを抑制できる半導体装置および固体撮像素子を提案する。
本開示にかかる半導体装置は、個片化され、第１の端子を含む第１の半導体回路を有する第１の基板と、第２の端子を含む第２の半導体回路を有する第２の基板と、を備え、前記第１の端子と前記第２の端子とが接合されている半導体装置であって、前記第２の基板は、前記第２の基板の上方に配置された第１の絶縁層と、前記第１の絶縁層の上方の少なくとも一部に配置され、前記第２の端子が配置される第２の絶縁層と、を有する。
本開示の実施形態にかかる固体撮像素子の構成例を示す模式図である。 本開示の実施形態にかかる固体撮像素子の製造処理の手順の一例を示すフロー図である。 本開示の実施形態にかかる固体撮像素子の製造処理の手順の一例を示すフロー図である。 本開示の実施形態にかかる固体撮像素子の製造処理における接合前の各基板の構成を示す模式図である。 本開示の実施形態にかかる固体撮像素子の製造処理における洗浄処理の手順の一例を示すフロー図である。 本開示の比較例にかかる固体撮像素子の製造処理における洗浄処理の手順の一例を示すフロー図である。 本開示の実施形態の変形例１にかかる固体撮像素子の構成例を示す模式図である。 本開示の実施形態の変形例１にかかる固体撮像素子の製造処理における洗浄処理の手順の一例を示すフロー図である。 本開示の実施形態の変形例２にかかる固体撮像素子の構成例を示す模式図である。 本開示の実施形態の変形例２にかかる固体撮像素子の製造処理における洗浄処理の手順の一例を示すフロー図である。 本開示の実施形態の変形例３にかかる固体撮像素子の構成例を示す模式図である。 本開示の実施形態の変形例３にかかる固体撮像素子の製造処理における洗浄処理の手順の一例を示すフロー図である。
以下に、本開示の実施形態について図面に基づいて詳細に説明する。なお、以下の各実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
［実施形態］
図１〜図１２を用いて、実施形態の固体撮像素子について説明する。
（固体撮像素子の構成例）
図１は、本開示の実施形態にかかる固体撮像素子５０の一部を示す模式図である。図１に示すように、実施形態の半導体装置としての固体撮像素子５０は、個片化された第１の基板としてのロジック基板２０と、個片化された第１の基板としてのメモリ基板３０と、個片化された第２の基板としての画素基板１０とを備える。
画素基板１０は、個片化されてチップ状となった基板１１を有する。例えば、基板１１中には、図示しない光電変換素子が配置される。基板１１の片側の面上には、カラーフィルタＣＦとオンチップレンズＯＣＬとが配置される。基板１１のもう一方側の面上には、画素トランジスタ等を含む第２の半導体回路としての画素回路ＰＩＸが配置される。ただし、画素回路ＰＩＸには光電変換素子等が含まれていてもよい。
オンチップレンズＯＣＬは照射された光を集光し、集光された光はカラーフィルタＣＦを介して光電変換素子へと導かれる。光電変換素子は、光電変換により、受光した光を受光した光量に応じた電気信号に変換する。画素回路ＰＩＸは、光電変換素子からの電気信号を読み出してロジック基板２０側へ出力する。
画素回路ＰＩＸ上には、シリコン酸化（ＳｉＯ２）層１２が配置されている。シリコン酸化層１２上には、第１の絶縁層としてのシリコン窒化（ＳｉＮ）層１３が配置されている。シリコン窒化層１３上の少なくとも一部には第２の絶縁層としてのシリコン酸化層１４が配置されている。
シリコン酸化層１４中には、シリコン酸化層１４の表面に露出する第２の端子としての端子１６が配置されている。換言すれば、端子１６はシリコン窒化層１３上に配置されている。
端子１６は、シリコン窒化層１３及びシリコン酸化層１２中を延びるプラグ１５により、画素回路ＰＩＸ内の画素トランジスタ等と電気的に接続されている。端子１６及びプラグ１５は例えば銅（Ｃｕ）から構成される。端子１６及びプラグ１５とシリコン酸化層１２，１４及びシリコン窒化層１３との間には、図示しないバリアメタルがライナとして介在される。端子１６及びプラグ１５も画素回路ＰＩＸに含まれる。
ロジック基板２０は、個片化されてチップ状となった基板２１を有する。基板２１の片側の面上には、第３の絶縁層としてのシリコン窒化層２２が配置される。シリコン窒化層２２上には、第４の絶縁層としてのシリコン酸化層２３が配置される。ただし、後述するように、シリコン窒化層２２は配置されていなくともよい。
シリコン酸化層２３中には、例えばロジックトランジスタ等を含む第１の半導体回路としてのロジック回路ＬＯＧが配置される。ロジック回路ＬＯＧは、画素基板３０から出力された電気信号を処理する。
また、シリコン酸化層２３中には、シリコン酸化層２３の表面に露出する第１の端子としての端子２５が配置されている。端子２５は、シリコン酸化層２３中を延びるプラグ２４により、ロジック回路ＬＯＧ内のロジックトランジスタ等と電気的に接続されている。端子２５及びプラグ２４は例えば銅から構成される。端子２５及びプラグ２４とシリコン酸化層２３及びシリコン窒化層２２との間には、図示しないバリアメタルがライナとして介在される。端子２５及びプラグ２４もロジック回路ＬＯＧに含まれる。
メモリ基板３０は、個片化されてチップ状となった基板３１を有する。基板３１の片側の面上には、第３の絶縁層としてのシリコン窒化層３２が配置される。シリコン窒化層３２上には、第４の絶縁層としてのシリコン酸化層３３が配置される。ただし、後述するように、シリコン窒化層３２は配置されていなくともよい。
シリコン酸化層３３中には、例えばメモリトランジスタ等を含む第１の半導体回路としてのメモリ回路ＭＥＭが配置される。メモリ回路ＭＥＭは、固体撮像素子１の機能に必要な種々のデータを保持する。
また、シリコン酸化層３３中には、シリコン酸化層３３の表面に露出する第１の端子としての端子３５が配置されている。端子３５は、シリコン酸化層３３中を延びるプラグ３４により、メモリ回路ＭＥＭ内のメモリトランジスタ等と電気的に接続されている。端子３５及びプラグ３４は例えば銅から構成される。端子３５及びプラグ３４とシリコン酸化層３３及びシリコン窒化層３２との間には、図示しないバリアメタルがライナとして介在される。端子３５及びプラグ３４もメモリ回路ＭＥＭに含まれる。
画素基板１０とロジック基板２０とは、画素基板１０が備える端子１６と、ロジック基板２０が備える端子２５とにより接合されている。端子１６，２５の接合は所謂、Ｃｕ−Ｃｕ接合である。
画素基板１０とメモリ基板３０とは、画素基板１０が備える端子１６と、メモリ基板３０が備える端子３５とにより接合されている。端子１６，３５の接合は所謂、Ｃｕ−Ｃｕ接合である。
画素基板１０の、ロジック基板２０及びメモリ基板３０側の表面は、接合面ＪＳと非接合面ＮＳとで構成される。非接合面ＮＳは接合面ＪＳよりも基板１１側に配置される。画素基板１０においては、端子１６を含むシリコン酸化層１４の表面が接合面ＪＳとなっている。また、シリコン窒化層１３上に一部シリコン酸化層１４が配置されない領域等において、少なくともシリコン窒化層１３の表面が非接合面ＮＳとなっている。
非接合面ＮＳであるシリコン窒化層１３に面したシリコン酸化層１４，２３，３３の端面は、各層１４，２３，３３の内側に湾曲した凹形状となっている。
ロジック基板２０の画素基板１０側の表面は接合面ＪＳのみから構成される。つまり、ロジック基板２０においては、端子２５を含むシリコン酸化層２３の全面が接合面ＪＳとなっている。
メモリ基板３０の画素基板１０側の表面は接合面ＪＳのみから構成される。つまり、メモリ基板３０においては、端子３５を含むシリコン酸化層３３の全面が接合面ＪＳとなっている。
画素基板１０、ロジック基板２０、及びメモリ基板３０上には、ロジック基板２０の全体、メモリ基板３０の全体、及び画素基板１０の非接合面ＮＳを覆う絶縁層１７が配置されている。絶縁層１７は、例えばポリイミド等から構成される樹脂層、または酸化シリコン等から構成される無機層である。
ロジック基板２０及びメモリ基板３０の各回路ＬＯＧ，ＭＥＭと反対の面側には個片化された支持基板５１が配置されている。支持基板５１は、絶縁層１７を介して画素基板１０、ロジック基板２０、及びメモリ基板３０と接合されている。
（固体撮像素子の製造処理の概要）
次に、図２及び図３を用いて、実施形態の固体撮像素子５０の製造処理の概要について説明する。図２及び図３は、本開示の実施形態にかかる固体撮像素子５０の製造処理の手順の一例を示すフロー図である。
図２（ａ）に示すように、ロジック回路ＬＯＧが形成された個片化前のロジック基板２０ｗと、メモリ回路ＭＥＭが形成された個片化前のメモリ基板３０ｗとを準備する。
図２（ｂ）に示すように、ロジック基板２０ｗとメモリ基板３０ｗとを個片化して、それぞれロジック基板２０とメモリ基板３０とを得る。つまり、ロジック基板２０ｗとメモリ基板３０ｗとをダイシングソーまたはレーザ等によりダイシングして、それぞれチップ状のロジック基板２０とメモリ基板３０とする。
図２（ｃ）に示すように、画素回路ＰＩＸが形成された個片化前の画素基板１０ｗを準備する。
図２（ｄ）に示すように、ロジック基板２０及びメモリ基板３０と画素基板１０ｗとを、端子１６，２５，３５により接合する。
図２（ｅ）に示すように、ロジック基板２０及びメモリ基板３０の裏面を研削して薄化する。
図２（ｆ）に示すように、ロジック基板２０及びメモリ基板３０の研削屑を洗浄する。
図２（ｇ）に示すように、ロジック基板２０、メモリ基板３０、及び画素基板１０ｗの非接合面ＮＳを覆う絶縁層１７を形成し、ロジック基板２０とメモリ基板３０と画素基板１０ｗとの接合基板４０ｗを得る。
図３（ａ）に示すように、個片化前の支持基板５１ｗを準備する。
図３（ｂ）に示すように、支持基板５１ｗと接合基板４０ｗとを絶縁層１７を介して接合する。
図３（ｃ）に示すように、画素基板１０ｗ側から接合基板４０ｗを薄化して洗浄する。
図３（ｄ）に示すように、画素基板１０ｗ上にカラーフィルタＣＦ及びオンチップレンズＯＣＬ等を形成し、個片化前の固体撮像素子５０ｗを得る。
図３（ｅ）に示すように、固体撮像素子５０ｗを個片化する。つまり、固体撮像素子５０ｗをダイシングソーまたはレーザ等によりダイシングして、チップ状の固体撮像素子５０とする。
図３（ｆ）に示すように、個片化された固体撮像素子５０を得る。
以上により、実施形態の固体撮像素子５０の製造処理が終了する。
（固体撮像素子の洗浄処理の例）
次に、図４及び図５を用いて、実施形態の固体撮像素子５０の製造処理における洗浄処理の例について説明する。図４は、本開示の実施形態にかかる固体撮像素子５０の製造処理における接合前の各基板１０ｗ，２０，３０の構成を示す模式図である。
図４（ａ）に示すように、接合前のロジック基板２０の個片化された端面は直線的な形状を有する。固体撮像素子５０の製造処理後のロジック基板２０において、シリコン酸化層２３の端面が、シリコン酸化層２３の内側へと湾曲した凹形状を有するのは、後述する洗浄処理による。
図４（ｂ）に示すように、接合前のメモリ基板３０の個片化された端面は直線的な形状を有する。固体撮像素子５０の製造処理後のメモリ基板３０において、シリコン酸化層３３の端面が、シリコン酸化層３３の内側へと湾曲した凹形状を有するのは、後述する洗浄処理による。
図４（ｃ）に示すように、接合前の画素基板１０ｗにおいては、シリコン窒化層１３の全面にシリコン酸化層１４が配置されている。固体撮像素子５０の製造処理後の画素基板１０において、シリコン酸化層１４が一部欠損しているのは、後述する洗浄処理による。
また、接合前の画素基板１０ｗにおいては、シリコン酸化層１４中に、シリコン酸化層１４の表面に露出する第３の端子としての端子１６ｄが配置されている場合がある。換言すれば、端子１６ｄはシリコン窒化層１３上に配置されている。
端子１６ｄは、プラグ１５等を有しておらず、画素回路ＰＩＸ内の画素トランジスタ等と電気的に接続されていない。つまり、端子１６ｄは、画素回路ＰＩＸには含まれないダミーの端子である。端子１６ｄは、例えば他の端子１６を形成する際の処理において、パターン依存等が生じないよう設けられる。
このような端子１６ｄは、ロジック基板２０及びメモリ基板３０と画素基板１０ｗとの接合面ＪＳから外れた位置に配置される場合がある。この場合、ロジック基板２０及びメモリ基板３０と画素基板１０ｗとの接合後において、端子１６ｄはシリコン酸化層１４の表面に露出した状態となっている。ロジック基板２０及びメモリ基板３０が接合された画素基板１０ｗは、このような状態で、ロジック基板２０及びメモリ基板３０の研削処理および洗浄処理を受ける。
図５は、本開示の実施形態にかかる固体撮像素子５０の製造処理における洗浄処理の手順の一例を示すフロー図である。図５（Ａａ）〜（Ｄａ）は、ロジック基板２０と画素基板１０ｗとの接合面ＪＳから外れてシリコン酸化層１４の表面に露出した端子１６ｄが存在しない領域を示している。図５（Ａｂ）〜（Ｄｂ）は、ロジック基板２０と画素基板１０ｗとの接合面ＪＳから外れてシリコン酸化層１４の表面に露出した端子１６ｄが存在する領域を示している。
まず、露出した端子１６ｄが存在しない領域の洗浄処理について説明する。
図５（Ａａ）に示すように、例えばロジック基板２０の研削後、ロジック基板２０及び画素基板１０ｗの周囲にはシリコン等の研削屑Ｄが存在する。
図５（Ｂａ）に示すように、研削屑Ｄを除去するため、フッ酸過酸化水素水溶液（ＦＰＭ）等の洗浄液を用いて洗浄処理が行われる。
このとき、ロジック基板２０と画素基板１０ｗとの接合面ＪＳから外れた領域では、シリコン酸化層１４の露出した表面が洗浄液に曝される。
これにより、シリコン酸化層１４が溶解していく。例えば、洗浄時間、洗浄温度、および洗浄液の濃度等の少なくともいずれかを調整し、シリコン酸化層１４が層厚方向に完全に除去されるまで洗浄処理を継続する。ここで、洗浄液によるシリコン窒化層１３の溶解速度は、洗浄液によるシリコン酸化層１４の溶解速度より低い。つまり、シリコン酸化層１４と比較して、シリコン窒化層１３は洗浄液に対する耐性に優れる。このため、シリコン窒化層１３はストッパ層として機能し、シリコン窒化層１３より下層の画素回路ＰＩＸ等の浸食を抑制する。
またこのとき、個片化されたロジック基板２０の端面も洗浄液に曝される。
これにより、シリコン酸化層２３の端面が溶解し、シリコン酸化層２３の内側へと等方的に浸食されて凹状の形状となる。これに伴い、シリコン酸化層２３の端面の裾にあたる部分では、シリコン酸化層１４も、シリコン酸化層１４の内側へと等方的に浸食されて凹状の形状となる。
洗浄処理の終了後、シリコン酸化層１４の浸食により露出したシリコン窒化層１３の表面で構成される非接合面ＮＳが形成される。非接合面ＮＳは、洗浄液の浸食等により接合面ＪＳよりも基板１１側に配置される。
図５（Ｃａ）に示すように、ロジック基板２０の全体、及び画素基板１０ｗの非接合面ＮＳを覆う絶縁層１７が形成される。この段階では、絶縁層１７は、ロジック基板２０の厚み分、及び接合面ＪＳと非接合面ＮＳとの高さの差分だけ段差を有する。
図５（Ｄａ）に示すように、絶縁層１７を平坦化する。
次に、露出した端子１６ｄが存在する領域の洗浄処理について説明する。
図５（Ａｂ）に示すように、例えばロジック基板２０の研削後、ロジック基板２０及び画素基板１０ｗの周囲にはシリコン等の研削屑Ｄが存在する。
図５（Ｂｂ）に示すように、研削屑Ｄを除去するため、ＦＰＭ等の洗浄液を用いて洗浄処理が行われる。
このとき、ロジック基板２０と画素基板１０ｗとの接合面ＪＳから外れた領域では、シリコン酸化層１４の露出した表面および端子１６ｄの露出した表面が、ともに洗浄液に曝される。
これにより、シリコン酸化層１４及び端子１６ｄが溶解していく。例えば上述の露出した端子１６ｄが存在しない領域では、シリコン窒化層１３が層厚方向に完全に除去されるまで洗浄処理を継続している。このため、露出した端子１６ｄが存在する領域では、端子１６ｄが完全に溶解し、または、端子１６ｄの土台となるシリコン酸化層１４が浸食されて端子１６ｄがシリコン酸化層１４から剥離する。
なお、露出した端子１６ｄが存在する領域でのシリコン酸化層１４の浸食は、露出した端子１６ｄが存在しない上記領域でのシリコン酸化層１４の浸食よりも緩やかに進行する。このため、シリコン酸化層１４は、層厚方向に完全に除去されることなく若干残る。
またこのとき、個片化されたロジック基板２０の端面も洗浄液に曝される。
これにより、シリコン酸化層２３の端面が溶解し、シリコン酸化層２３の内側へと等方的に浸食されて凹状の形状となる。これに伴い、シリコン酸化層２３の端面の裾にあたる部分では、シリコン酸化層１４も、シリコン酸化層１４の内側へと等方的に浸食されて凹状の形状となる。
洗浄処理の終了後、端子１６ｄはシリコン酸化層１４から消失する。そして、洗浄液に浸食されて新たに露出したシリコン酸化層１４の表面と、例えば端子１６ｄの消失により露出したシリコン窒化層１３の表面とで構成される非接合面ＮＳが形成される。このように、非接合面ＮＳは、一部領域において、浸食されたシリコン酸化層１４の表面を含んでいてもよい。
図５（Ｃｂ）に示すように、ロジック基板２０の全体、及び画素基板１０ｗの非接合面ＮＳを覆う絶縁層１７が形成される。
図５（Ｄｂ）に示すように、絶縁層１７を平坦化する。
以上により、固体撮像素子５０の製造処理における洗浄処理が終了する。
なお、図５（Ｂａ）（Ｂｂ）の処理後、図５（Ｃａ）（Ｃｂ）の処理前に、ロジック基板２０の薄化した基板２１、及びメモリ基板３０の薄化した基板３１を、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）またはエッチング等により、さらに薄化して略完全に除去する処理が行われる場合がある。
ロジック基板２０のシリコン窒化層２２及びメモリ基板３０のシリコン窒化層３２は、この時のストッパ層として機能する。基板２１，３１の更なる薄化を行わない場合には、シリコン窒化層２２，３２は配置されていなくともよい。
（比較例）
次に、図６を用いて、比較例の固体撮像素子が有する課題について説明する。比較例の固体撮像素子は、ストッパ層として機能するシリコン窒化層１３を有さない。
図６（Ａａ）（Ｂａ）は、上述の実施形態のように厳しい条件を用いた例である。
図６（Ａａ）に示すように、上述の実施形態のように厳しい条件で、露出したダミーの端子１６ｄ’が存在しない領域で研削屑Ｄを除去したとする。しかしながら、このような条件では、図６（Ｂａ）に示すように、シリコン酸化層１４’が層厚方向に完全に除去されて、例えば画素回路ＰＩＸ’まで浸食されてダメージを受けてしまう可能性がある。
図６（Ａｂ）（Ｂｂ）は、上述の実施形態よりも緩やかな条件を用いた例である。
図６（Ａｂ）に示すように、上述の実施形態よりも緩やかな条件で、露出したダミーの端子１６ｄ’が存在する領域で研削屑Ｄを除去したとする。しかしながら、このような条件では、図６（Ｂｂ）に示すように、例えば端子１６ｄ’の一部が消失することなくシリコン酸化層１４’に残ってしまう場合がある。この場合、端子１６ｄ’が金属汚染源となってしまう可能性がある。
実施形態の固体撮像素子５０によれば、画素基板１０ｗの上方に配置されたシリコン窒化層１３と、シリコン窒化層１３上方に配置され、端子１６ｄが配置されるシリコン酸化層１４とを有する。このように、シリコン酸化層１４中に配置された端子１６ｄの下層にシリコン窒化層１３を有することにより、ロジック基板２０等の研削後の洗浄処理において、シリコン窒化層１３をストッパ層として機能させることができ、画素回路ＰＩＸの損傷を抑制することができる。よって、厳しい条件を用いて露出した端子１６ｄを消失させることができ、端子１６ｄの残渣が金属汚染源となってしまうのを抑制することができる。
（変形例１）
固体撮像素子の製造処理上、シリコン窒化層は、端子の直下だけでなく異なる部位にも挿入しうる。
図７及び図８を用いて、実施形態の変形例１の固体撮像素子５０ａについて説明する。変形例１の固体撮像素子５０ａは、第１の絶縁層としてのシリコン窒化層１３ｕの挿入位置が、上述の実施形態とは異なる。
図７は、実施形態の変形例１にかかる固体撮像素子５０ａの構成例を示す模式図である。図７に示すように、画素基板１０ａは、例えば画素回路ＰＩＸ上に、シリコン酸化層１２を有することなくシリコン窒化層１３ｕが配置され、シリコン窒化層１３ｕ上の少なくとも一部にはシリコン酸化層１４が配置されている。
シリコン窒化層１３ｕは、例えば上述の実施形態のシリコン窒化層１３と同程度の厚さに形成されている。シリコン酸化層１４は、例えば上述の実施形態のシリコン酸化層１２，１４を合計した程度の厚さに形成されている。
シリコン酸化層１４中には、シリコン酸化層１４の表面に露出する端子１６が配置されている。端子１６は、シリコン酸化層１４及びシリコン窒化層１３中を延びるプラグ１５により、画素回路ＰＩＸ内の画素トランジスタ等と電気的に接続されている。
つまり、変形例１の画素基板１０ａにおいては、シリコン窒化層１３ｕは、端子１６の直下ではなくプラグ１５の脚部に配置されている。
画素基板１０ａにおいては、端子１６を含むシリコン酸化層１４の表面が接合面ＪＳとなっている。また、シリコン窒化層１３ｕ上に一部シリコン酸化層１４が配置されない領域等において、少なくともシリコン窒化層１３ｕの表面が非接合面ＮＳとなっている。
非接合面ＮＳであるシリコン窒化層１３に面したシリコン酸化層１４，２３，３３の端面は、各層１４，２３，３３の内側に湾曲した凹形状となっている。
図８は、本開示の実施形態の変形例１にかかる固体撮像素子５０ａの製造処理における洗浄処理の手順の一例を示すフロー図である。
まず、露出した端子１６ｄが存在しない領域の洗浄処理について説明する。
図８（Ａａ）に示すように、例えばロジック基板２０の研削後、ロジック基板２０及び個片化前の画素基板の周囲にはシリコン等の研削屑Ｄが存在する。
図８（Ｂａ）に示すように、研削屑Ｄを除去するため、ＦＰＭ等の洗浄液を用いて洗浄処理が行われる。
このとき、例えば、洗浄時間、洗浄温度、および洗浄液の濃度等の少なくともいずれかを調整し、シリコン酸化層１４が層厚方向に完全に除去されるまで洗浄処理を継続する。シリコン窒化層１３ｕはストッパ層として機能し、シリコン窒化層１３ｕより下層の画素回路ＰＩＸ等の浸食を抑制する。
洗浄処理の終了後、シリコン酸化層１４の浸食により露出したシリコン窒化層１３ｕの表面で構成される非接合面ＮＳが形成される。
図８（Ｃａ）に示すように、ロジック基板２０の全体、及び画素基板の非接合面ＮＳを覆う絶縁層１７が形成される。ここで、上述の実施形態の例よりシリコン窒化層１３ｕが基板１１ｗ寄りになっており、また、シリコン酸化層１４が上述の実施形態の例より厚く形成されているため、接合面ＪＳと非接合面ＮＳとの高さの差はいっそう増している。このため、この段階での絶縁層１７の段差は、上述の実施形態の例より大きくなっている。
図８（Ｄａ）に示すように、絶縁層１７を平坦化する。
次に、露出した端子１６ｄが存在する領域の洗浄処理について説明する。
図８（Ａｂ）に示すように、例えばロジック基板２０の研削後、ロジック基板２０及び個片化前の画素基板の周囲にはシリコン等の研削屑Ｄが存在する。
図８（Ｂｂ）に示すように、研削屑Ｄを除去するため、ＦＰＭ等の洗浄液を用いて洗浄処理が行われる。端子１６ｄは完全に溶解し、または、端子１６ｄの土台となるシリコン酸化層１４が浸食されて端子１６ｄがシリコン酸化層１４から剥離する。
洗浄処理の終了後、端子１６ｄはシリコン酸化層１４から消失する。そして、洗浄液に浸食されて新たに露出したシリコン酸化層１４の表面とシリコン酸化層１４が除去されて露出したシリコン窒化層１３ｕの表面とで構成される非接合面ＮＳが形成される。このように、非接合面ＮＳは、一部領域において、浸食されたシリコン酸化層１４の表面を含んでいてもよい。
図８（Ｃｂ）に示すように、ロジック基板２０の全体、及び画素基板の非接合面ＮＳを覆う絶縁層１７が形成される。
図８（Ｄｂ）に示すように、絶縁層１７を平坦化する。
以上により、固体撮像素子５０ａの製造処理における洗浄処理が終了する。
以上のように、変形例１の固体撮像素子５０ａにおいても上述の実施形態と同様の効果を奏する。
（変形例２）
次に、図９及び図１０を用いて、実施形態の変形例２の固体撮像素子５０ｂについて説明する。変形例２の固体撮像素子５０ｂは、シリコン酸化層１４を完全に除去しない点が、上述の変形例１とは異なる。
図９は、実施形態の変形例２にかかる固体撮像素子５０ｂの構成例を示す模式図である。図９に示すように、変形例２の画素基板１０ｂにおいても、プラグ１５の脚部にシリコン窒化層１３ｕが配置されている。
画素基板１０ｂにおいては、端子１６を含むシリコン酸化層１４の表面が段差を有する。シリコン酸化層１４の表面のうち、基板１１側から遠く、ロジック基板２０及びメモリ基板３０と接合されている面が接合面ＪＳである。シリコン酸化層１４の表面のうち、接合面ＪＳを構成するシリコン酸化層１４の表面より基板１１側にあり、ロジック基板２０及びメモリ基板３０と接合されていない面が非接合面ＮＳである。
非接合面ＮＳであるシリコン酸化層１４に面したシリコン酸化層１４，２３，３３の端面は、各層１４，２３，３３の内側に湾曲した凹形状となっている。
図１０は、本開示の実施形態の変形例２にかかる固体撮像素子５０ｂの製造処理における洗浄処理の手順の一例を示すフロー図である。
まず、露出した端子１６ｄが存在しない領域の洗浄処理について説明する。
図１０（Ａａ）に示すように、例えばロジック基板２０の研削後、ロジック基板２０及び個片化前の画素基板の周囲にはシリコン等の研削屑Ｄが存在する。
図１０（Ｂａ）に示すように、研削屑Ｄを除去するため、ＦＰＭ等の洗浄液を用いて洗浄処理が行われる。
このとき、例えば、洗浄時間、洗浄温度、および洗浄液の濃度等の少なくともいずれかを調整し、シリコン酸化層１４を所定厚さでシリコン窒化層１３ｕ上に残した状態で洗浄処理を終了する。このときの洗浄処理の条件は、露出した端子１６ｄが存在する領域において、端子１６ｄをシリコン酸化層１４の表面から消失させるのに充分な洗浄時間、洗浄温度、および洗浄液の濃度等を設定することとする。
変形例２の画素基板１０ｂでは、シリコン窒化層１３ｕがプラグ１５の脚部に配置されており、画素基板１０ｂにおけるシリコン酸化層１４は、例えば実施形態の画素基板１０におけるシリコン酸化層１４よりも厚い。このため、画素基板１０ｂにおけるシリコン酸化層１４を完全に除去しなくとも、端子１６ｄを消失させることができる条件を設定することができる。
洗浄処理の終了後、浸食により新たに露出したシリコン酸化層１４の表面で構成される非接合面ＮＳが形成される。
図１０（Ｃａ）に示すように、ロジック基板２０の全体、及び画素基板の非接合面ＮＳを覆う絶縁層１７が形成される。ここで、所定厚さのシリコン酸化層１４がシリコン窒化層１３ｕ上に残っているので、接合面ＪＳと非接合面ＮＳとの高さの差は、例えば上述の変形例１よりは減じている。このため、この段階での絶縁層１７の段差は、上述の変形例１より小さくなっている。
図１０（Ｄａ）に示すように、絶縁層１７を平坦化する。
次に、露出した端子１６ｄが存在する領域の洗浄処理について説明する。
図１０（Ａｂ）に示すように、例えばロジック基板２０の研削後、ロジック基板２０及び個片化前の画素基板の周囲にはシリコン等の研削屑Ｄが存在する。
図１０（Ｂｂ）に示すように、研削屑Ｄを除去するため、ＦＰＭ等の洗浄液を用いて洗浄処理が行われる。例えば、洗浄時間、洗浄温度、および洗浄液の濃度等の少なくともいずれかが上述のように調整されているので、端子１６ｄは完全に溶解し、または、端子１６ｄの土台となるシリコン酸化層１４が浸食されて端子１６ｄがシリコン酸化層１４から剥離する。
洗浄処理の終了後、端子１６ｄはシリコン酸化層１４から消失する。そして、洗浄液に浸食されて新たに露出したシリコン酸化層１４の表面で構成される非接合面ＮＳが形成される。このように、変形例２の構成において、非接合面ＮＳは概ね浸食されたシリコン酸化層１４の表面により構成される。
図１０（Ｃｂ）に示すように、ロジック基板２０の全体、及び画素基板の非接合面ＮＳを覆う絶縁層１７が形成される。
図１０（Ｄｂ）に示すように、絶縁層１７を平坦化する。
以上により、固体撮像素子５０ｂの製造処理における洗浄処理が終了する。
変形例２の固体撮像素子５０ｂによれば、露出した端子１６ｄが存在しない領域において、所定厚さのシリコン酸化層１４をシリコン窒化層１３ｕ上に残している。このため、絶縁層１７の厚さを減少させることができ、絶縁層１７の成膜が容易になる。また、絶縁層１７の段差を減少させることができ、絶縁層１７の平坦化が容易になる。
変形例２の固体撮像素子５０ｂによれば、プラグ１５の脚部に配置されるシリコン窒化層１３ｕを有する。変形例２の手法においては、理想的にはシリコン窒化層１３ｕが露出することはない。しかしながら、シリコン酸化層１４の層厚方向の除去量に差が生じた場合などに、シリコン窒化層１３ｕがストッパ層として機能することで、画素回路ＰＩＸの損傷を抑制することができる。このように、変形例２の構成においては、シリコン窒化層１３ｕを有することでプロセスマージンを広げることができる。
（変形例３）
次に、図１１及び図１２を用いて、実施形態の変形例３の固体撮像素子５０ｃについて説明する。変形例３の固体撮像素子５０ｃは、第１の絶縁層としてのシリコン窒化層１３ｔが厚くなっている点が、上述の変形例１とは異なる。
図１１は、実施形態の変形例３にかかる固体撮像素子５０ｂの構成例を示す模式図である。図１に示すように、変形例３の画素基板１０ｃも、プラグ１５の脚部に配置されたシリコン窒化層１３ｔを有する。ただし、シリコン窒化層１３ｔは、例えば上述の変形例２，３におけるシリコン窒化層１３ｕより厚く形成されている。そして、その分、シリコン酸化層１４は、上述の変形例２，３におけるシリコン酸化層１４よりも薄く形成されている。
画素基板１０ｃにおいては、端子１６を含むシリコン酸化層１４の表面が接合面ＪＳとなっている。また、シリコン窒化層１３ｔ上に一部シリコン酸化層１４が配置されない領域等において、少なくともシリコン窒化層１３ｔの表面が非接合面ＮＳとなっている。
非接合面ＮＳであるシリコン窒化層１３ｔに面したシリコン酸化層１４，２３，３３の端面は、各層１４，２３，３３の内側に湾曲した凹形状となっている。
図１２は、本開示の実施形態の変形例３にかかる固体撮像素子５０ｃの製造処理における洗浄処理の手順の一例を示すフロー図である。
まず、露出した端子１６ｄが存在しない領域の洗浄処理について説明する。
図１２（Ａａ）に示すように、例えばロジック基板２０の研削後、ロジック基板２０及び個片化前の画素基板の周囲にはシリコン等の研削屑Ｄが存在する。
図１２（Ｂａ）に示すように、研削屑Ｄを除去するため、ＦＰＭ等の洗浄液を用いて洗浄処理が行われる。
このとき、例えば、洗浄時間、洗浄温度、および洗浄液の濃度等の少なくともいずれかを調整し、シリコン酸化層１４が層厚方向に完全に除去されるまで洗浄処理を継続する。シリコン窒化層１３ｔはストッパ層として機能し、シリコン窒化層１３ｔより下層の画素回路ＰＩＸ等の浸食を抑制する。
洗浄処理の終了後、シリコン酸化層１４の浸食により露出したシリコン窒化層１３ｔの表面で構成される非接合面ＮＳが形成される。
図１２（Ｃａ）に示すように、ロジック基板２０の全体、及び画素基板の非接合面ＮＳを覆う絶縁層１７が形成される。ここで、シリコン窒化層１３ｔは変形例１のシリコン窒化層１３ｕより厚く形成されているので、接合面ＪＳと非接合面ＮＳとの高さの差は、例えば上述の変形例１よりは減じている。このため、この段階での絶縁層１７の段差は、上述の変形例１より小さくなっている。
図１２（Ｄａ）に示すように、絶縁層１７を平坦化する。
次に、露出した端子１６ｄが存在する領域の洗浄処理について説明する。
図１２（Ａｂ）に示すように、例えばロジック基板２０の研削後、ロジック基板２０及び個片化前の画素基板の周囲にはシリコン等の研削屑Ｄが存在する。
図１２（Ｂｂ）に示すように、研削屑Ｄを除去するため、ＦＰＭ等の洗浄液を用いて洗浄処理が行われる。端子１６ｄは完全に溶解し、または、端子１６ｄの土台となるシリコン酸化層１４が浸食されて端子１６ｄがシリコン酸化層１４から剥離する。
洗浄処理の終了後、端子１６ｄはシリコン酸化層１４から消失する。そして、洗浄液に浸食されて新たに露出したシリコン酸化層１４の表面とシリコン酸化層１４が除去されて露出したシリコン窒化層１３ｔの表面とで構成される非接合面ＮＳが形成される。このように、非接合面ＮＳは、一部領域において、浸食されたシリコン酸化層１４の表面を含んでいてもよい。
図１２（Ｃｂ）に示すように、ロジック基板２０の全体、及び画素基板の非接合面ＮＳを覆う絶縁層１７が形成される。
図１２（Ｄｂ）に示すように、絶縁層１７を平坦化する。
以上により、固体撮像素子５０ｃの製造処理における洗浄処理が終了する。
以上のように、変形例３の固体撮像素子５０ｃにおいても上述の実施形態と同様の効果を奏する。
また、変形例３の固体撮像素子５０ｃによれば、シリコン窒化層１３ｔを厚くしてシリコン酸化層１４を、例えば変形例１のシリコン酸化層１４より薄く形成している。このため、絶縁層１７の厚さを減少させることができ、絶縁層１７の成膜が容易になる。また、絶縁層１７の段差を減少させることができ、絶縁層１７の平坦化が容易になる。
［その他の実施形態］
上述の実施形態および変形例１〜３においては、ストッパ層としてシリコン窒化層１３，１３ｕ，１３ｔ等が挿入されていることとしたが、これに限られない。ストッパ層としては、端子１６ｄを溶解させる薬液による溶解速度が、シリコン酸化層１４よりも遅い材質の層を用いることができる。具体例としては、例えば、水素含有シリコン窒化（ＳｉＮＨ）層、シリコン炭窒化（ＳｉＣＮ）層、及び水素含有シリコン炭窒化（ＳｉＣＮＨ）層等が挙げられる。
上述の実施形態および変形例１〜３においては、個片化前の画素基板と、個片化されたロジック基板と、個片化されたメモリ基板とを接合することとしたが（Ｃｈｉｐ ｏｎ Ｗａｆｅｒ）、これに限られない。固体撮像素子の製造処理において、画素基板とロジック基板とメモリ基板とを全て個片化したうえで接合してもよい（Ｃｈｉｐ ｔｏ Ｃｈｉｐ）。または、画素基板とロジック基板とメモリ基板が全て個片化前の状態で接合されてもよい（Ｗａｆｅｒ ｔｏ Ｗａｆｅｒ）。
上述の実施形態および変形例１〜３においては、画素基板とロジック基板とメモリ基板とが接合された固体撮像素子を例に挙げたが、これに限られない。接合される基板の組み合わせ及び個数は任意である。具体的には、画素基板と少なくとも１つのロジック基板と少なくとも１つのメモリ基板との組み合わせの他、画素基板と少なくとも１つのロジック基板との組み合わせ、画素基板と少なくとも１つのメモリ基板との組み合わせ、及び少なくとも１つのロジック基板と少なくとも１つのメモリ基板との組み合わせ等が挙げられる。
なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、また他の効果があってもよい。
また、本技術は以下のような構成も取ることができる。
（１）
個片化され、第１の端子を含む第１の半導体回路を有する第１の基板と、
第２の端子を含む第２の半導体回路を有する第２の基板と、を備え、
前記第１の端子と前記第２の端子とが接合されている半導体装置であって、
前記第２の基板は、
前記第２の基板の上方に配置された第１の絶縁層と、
前記第１の絶縁層の上方の少なくとも一部に配置され、前記第２の端子が配置される第２の絶縁層と、を有する、
半導体装置。
（２）
前記第２の基板は、
前記第１の基板と接合される接合面と、
前記接合面よりも前記第２の基板側に配置された非接合面と、を有する、
前記（１）に記載の半導体装置。
（３）
前記接合面は前記第２の絶縁層で構成され、
前記非接合面は少なくとも前記第１の絶縁層で構成される、
前記（２）に記載の半導体装置。
（４）
前記接合面および前記非接合面は前記第２の絶縁層で構成される、
前記（２）に記載の半導体装置。
（５）
前記非接合面は金属部材を有さない、
前記（２）に記載の半導体装置。
（６）
前記第２の端子を溶解させる薬液による前記第１の絶縁層の溶解速度は、前記薬液による前記第２の絶縁層の溶解速度より低い、
前記（１）乃至（５）のいずれか１つに記載の半導体装置。
（７）
前記第１の基板は、
前記第１の基板の上方に配置された第３の絶縁層と、
前記第３の絶縁層の上方の少なくとも一部に配置され、前記第１の端子が配置される第４の絶縁層と、を有する、
前記（１）乃至（６）のいずれか１つに記載の半導体装置。
（８）
前記第１の基板は、
前記第２の基板と接合される接合面を有する、
前記（７）に記載の半導体装置。
（９）
前記第１の基板の前記接合面は前記第４の絶縁層から構成される、
前記（８）に記載の半導体装置。
（１０）
前記第２の端子を溶解させる薬液による前記第３の絶縁層の溶解速度は、前記薬液による前記第４の絶縁層の溶解速度より低い、
前記（７）乃至（９）のいずれか１つに記載の半導体装置。
（１１）
前記第２の半導体回路は画素回路である、
前記（１）乃至（１０）のいずれか１つに記載の半導体装置。
（１２）
前記第１の半導体回路はロジック回路である、
前記（１）乃至（１１）のいずれか１つに記載の半導体装置。
（１３）
前記第１の半導体回路はメモリ回路である、
前記（１）乃至（１１）のいずれか１つに記載の半導体装置。
（１４）
前記第２の基板の面積は前記第１の基板の面積よりも大きい、
前記（１）乃至（１３）のいずれか１つに記載の半導体装置。
（１５）
前記第２の基板は個片化されており、
前記第２の基板の面積は前記第１の基板の面積よりも大きい、
前記（１）乃至（１３）のいずれか１つに記載の半導体装置。
（１６）
個片化され、第１の端子を含む第１の半導体回路を有する第１の基板と、
第２の端子を含む第２の半導体回路を有する第２の基板と、を備え、
前記第１の端子と前記第２の端子とが接合されている半導体装置であって、
前記第２の基板は、
前記第１の基板と接合される接合面と、
前記接合面よりも前記第２の基板側に配置された非接合面と、を有し、
前記非接合面においては、
前記第１の端子と前記第２の端子とを接合した後に、
前記第２の基板の上方に配置された第１の絶縁層をストッパ層としつつ、前記第１の絶縁層の上方に配置され、前記第２の半導体回路に含まれない第３の端子が配置される第２の絶縁層が、前記第２の端子を溶解させる薬液で処理されている、
半導体装置。
（１７）
前記薬液による処理により、
前記非接合面から前記第３の端子が消失している、
前記（１６）に記載の半導体装置。
（１８）
前記接合面は前記第２の絶縁層で構成され、
前記非接合面は少なくとも前記第１の絶縁層で構成される、
前記（１６）または（１７）に記載の半導体装置。
（１９）
前記接合面および前記非接合面は前記第２の絶縁層で構成される、
前記（１６）または（１７）に記載の半導体装置。
（２０）
個片化され、第１の端子を含むロジック回路を有するロジック基板、及び
個片化され、第１の端子を含むメモリ回路を有するメモリ基板、の少なくともいずれかと、
第２の端子を含む画素回路を有する画素基板と、を備え、
前記第１の端子と前記第２の端子とが接合されている固体撮像素子であって、
前記画素基板は、
前記画素基板の上方に配置された第１の絶縁層と、
前記第１の絶縁層の上方の少なくとも一部に配置され、前記第２の端子が配置される第２の絶縁層と、を有する、
固体撮像素子。
１０ 画素基板
１３，１３ｔ，１３ｕ シリコン窒化層
１４ シリコン酸化層
１６，１６ｄ，２５，３５ 端子
２０ ロジック基板
３０ メモリ基板
５０，５０ａ，５０ｂ，５０ｃ 固体撮像素子
ＪＳ 接合面
ＬＯＧ ロジック回路
ＭＥＭ メモリ回路
ＮＳ 非接合面
ＰＩＸ 画素回路

Claims (20)

  1. 個片化され、第１の端子を含む第１の半導体回路を有する第１の基板と、
    第２の端子を含む第２の半導体回路を有する第２の基板と、を備え、
    前記第１の端子と前記第２の端子とが接合されている半導体装置であって、
    前記第２の基板は、
    前記第２の基板の上方に配置された第１の絶縁層と、
    前記第１の絶縁層の上方の少なくとも一部に配置され、前記第２の端子が配置される第２の絶縁層と、を有する、
    半導体装置。
  2. 前記第２の基板は、
    前記第１の基板と接合される接合面と、
    前記接合面よりも前記第２の基板側に配置された非接合面と、を有する、
    請求項１に記載の半導体装置。
  3. 前記接合面は前記第２の絶縁層で構成され、
    前記非接合面は少なくとも前記第１の絶縁層で構成される、
    請求項２に記載の半導体装置。
  4. 前記接合面および前記非接合面は前記第２の絶縁層で構成される、
    請求項２に記載の半導体装置。
  5. 前記非接合面は金属部材を有さない、
    請求項２に記載の半導体装置。
  6. 前記第２の端子を溶解させる薬液による前記第１の絶縁層の溶解速度は、前記薬液による前記第２の絶縁層の溶解速度より低い、
    請求項１に記載の半導体装置。
  7. 前記第１の基板は、
    前記第１の基板の上方に配置された第３の絶縁層と、
    前記第３の絶縁層の上方の少なくとも一部に配置され、前記第１の端子が配置される第４の絶縁層と、を有する、
    請求項１に記載の半導体装置。
  8. 前記第１の基板は、
    前記第２の基板と接合される接合面を有する、
    請求項７に記載の半導体装置。
  9. 前記第１の基板の前記接合面は前記第４の絶縁層から構成される、
    請求項８に記載の半導体装置。
  10. 前記第２の端子を溶解させる薬液による前記第３の絶縁層の溶解速度は、前記薬液による前記第４の絶縁層の溶解速度より低い、
    請求項７に記載の半導体装置。
  11. 前記第２の半導体回路は画素回路である、
    請求項１に記載の半導体装置。
  12. 前記第１の半導体回路はロジック回路である、
    請求項１に記載の半導体装置。
  13. 前記第１の半導体回路はメモリ回路である、
    請求項１に記載の半導体装置。
  14. 前記第２の基板の面積は前記第１の基板の面積よりも大きい、
    請求項１に記載の半導体装置。
  15. 前記第２の基板は個片化されており、
    前記第２の基板の面積は前記第１の基板の面積よりも大きい、
    請求項１に記載の半導体装置。
  16. 個片化され、第１の端子を含む第１の半導体回路を有する第１の基板と、
    第２の端子を含む第２の半導体回路を有する第２の基板と、を備え、
    前記第１の端子と前記第２の端子とが接合されている半導体装置であって、
    前記第２の基板は、
    前記第１の基板と接合される接合面と、
    前記接合面よりも前記第２の基板側に配置された非接合面と、を有し、
    前記非接合面においては、
    前記第１の端子と前記第２の端子とを接合した後に、
    前記第２の基板の上方に配置された第１の絶縁層をストッパ層としつつ、前記第１の絶縁層の上方に配置され、前記第２の半導体回路に含まれない第３の端子が配置される第２の絶縁層が、前記第２の端子を溶解させる薬液で処理されている、
    半導体装置。
  17. 前記薬液による処理により、
    前記非接合面から前記第３の端子が消失している、
    請求項１６に記載の半導体装置。
  18. 前記接合面は前記第２の絶縁層で構成され、
    前記非接合面は少なくとも前記第１の絶縁層で構成される、
    請求項１６に記載の半導体装置。
  19. 前記接合面および前記非接合面は前記第２の絶縁層で構成される、
    請求項１６に記載の半導体装置。
  20. 個片化され、第１の端子を含むロジック回路を有するロジック基板、及び
    個片化され、第１の端子を含むメモリ回路を有するメモリ基板、の少なくともいずれかと、
    第２の端子を含む画素回路を有する画素基板と、を備え、
    前記第１の端子と前記第２の端子とが接合されている固体撮像素子であって、
    前記画素基板は、
    前記画素基板の上方に配置された第１の絶縁層と、
    前記第１の絶縁層の上方の少なくとも一部に配置され、前記第２の端子が配置される第２の絶縁層と、を有する、
    固体撮像素子。
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