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JP2020145351A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

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JP2020145351A JP2019041867A JP2019041867A JP2020145351A JP 2020145351 A JP2020145351 A JP 2020145351A JP 2019041867 A JP2019041867 A JP 2019041867A JP 2019041867 A JP2019041867 A JP 2019041867A JP 2020145351 A JP2020145351 A JP 2020145351A
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泰宏 内山
Yasuhiro Uchiyama
泰宏 内山
荒井　伸也
Shinya Arai
伸也 荒井
晃一 坂田
Koichi Sakata
晃一 坂田
孝宏 冨松
Takahiro Tomimatsu
孝宏 冨松
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Kioxia Corp
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Abstract

【課題】基板表面を介したリーク電流が発生することを抑制可能な半導体装置および製造方法を提供する。
【解決手段】一の実施形態によれば、半導体装置は、第１基板と、前記第１基板上に設けられた第１トランジスタと、前記第１トランジスタの上方に設けられ、前記第１トランジスタと電気的に接続された第１パッドと、を有する第１チップを備える。前記装置はさらに、前記第１パッド上に設けられた第２パッドと、前記第２パッドの上方に設けられ、第１および第２拡散層を含み、前記第１および第２拡散層のいずれかが前記第２パッドに電気的に接続された第２基板と、前記第２基板内を少なくともその上面から下面まで延びて前記第１拡散層と前記第２拡散層の間を分離する分離絶縁膜または分離溝と、を有する第２チップを備える。
【選択図】図３

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。
例えば、ＣＭＯＳトランジスタを形成した２枚の基板を、素子を形成した側同士を貼合し接合して形成した半導体装置が存在する。この半導体装置では例えば、いずれかの基板を薄膜化した場合に、その基板の素子を形成しない側の表面を介して隣り合う拡散層間でのリーク電流が発生する可能性がある。
特開２０１０−１２９６８６号公報
基板表面を介したリーク電流が発生することを抑制可能な半導体装置および製造方法を提供する。
一の実施形態によれば、半導体装置は、第１基板と、前記第１基板上に設けられた第１トランジスタと、前記第１トランジスタの上方に設けられ、前記第１トランジスタと電気的に接続された第１パッドと、を有する第１チップを備える。前記装置はさらに、前記第１パッド上に設けられた第２パッドと、前記第２パッドの上方に設けられ、第１および第２拡散層を含み、前記第１および第２拡散層のいずれかが前記第２パッドに電気的に接続された第２基板と、前記第２基板内を少なくともその上面から下面まで延びて前記第１拡散層と前記第２拡散層の間を分離する分離絶縁膜または分離溝と、を有する第２チップを備える。
第１実施形態に係る半導体装置の製造方法を示す断面図(1/2)である。 第１実施形態に係る半導体装置の製造方法を示す断面図(2/2)である。 第１実施形態に係る半導体装置の構造を示す断面図である。 第１実施形態に係る半導体装置の製造方法を示す別の断面図である。 比較例に係る半導体装置の製造方法を示す断面図である。 第２実施形態に係る半導体装置の製造方法を示す断面図(1/3)である。 第２実施形態に係る半導体装置の製造方法を示す断面図(2/3)である。 第２実施形態に係る半導体装置の製造方法を示す断面図(3/3)である。 第２実施形態に係る半導体装置の構造を示す断面図である。 第３実施形態に係る半導体装置の構造を示す断面図である。 第３実施形態に係る半導体装置に含まれる柱状部の構造を示す断面図である。 第３実施形態に係る半導体装置の製造方法を示す断面図(1/5)である。 第３実施形態に係る半導体装置の製造方法を示す断面図(2/5)である。 第３実施形態に係る半導体装置の製造方法を示す断面図(3/5)である。 第３実施形態に係る半導体装置の製造方法を示す断面図(4/5)である。 第３実施形態に係る半導体装置の製造方法を示す断面図(5/5)である。 第３実施形態に係る半導体装置の構造を示す断面図である。 第３実施形態に係る半導体装置としての他の構造の製造方法を示す断面図である。 第３実施形態に係る半導体装置の製造方法を示す断面図である。
以下、本発明の実施形態を、図面を参照して説明する。図１から図１９において、同一または類似の構成には同一の符号を付し、重複する説明は省略する。
（第１実施形態）
図１および図２は、第１実施形態に係る半導体装置の製造方法を示す断面図である。図３は、第１実施形態に係る半導体装置の構造を示す断面図である。以下、本実施形態の半導体装置を製造する過程を、図１から図３を順に参照して説明する。
まず、上部ウェハ１と下部ウェハ２とを用意する（図１）。下部ウェハ２は第１ウェハの例であり、上部ウェハ１は第２ウェハの例である。
上部ウェハ１は、基板１１と、素子分離絶縁膜１２と、複数のＭＯＳＦＥＴとを備えており、各ＭＯＳＦＥＴは、ゲート絶縁膜１３と、ゲート電極１４とを備えている。これらのＭＯＳＦＥＴは、第２トランジスタの例である。上部ウェハ１はさらに、複数のコンタクトプラグ１５と、複数の配線を含む配線層１６と、複数のビアプラグ１７と、複数の金属パッド１８と、層間絶縁膜１９とを備えている。基板１１は第２基板の例であり、金属パッド１８は第２パッドの例である。また、基板１１は、ｎ型拡散層１１ａと、ｐ型拡散層１１ｂと、複数のｐ型拡散層１１ｃと、複数のｎ型拡散層１１ｄとを備えている。
下部ウェハ２も、基板２１と、素子分離絶縁膜２２と、複数のＭＯＳＦＥＴとを備えており、各ＭＯＳＦＥＴは、ゲート絶縁膜２３と、ゲート電極２４とを備えている。これらのＭＯＳＦＥＴは、第１トランジスタの例である。下部ウェハ２はさらに、複数のコンタクトプラグ２５と、複数の配線を含む配線層２６と、複数のビアプラグ２７と、複数の金属パッド２８と、層間絶縁膜２９とを備えている。基板２１は第１基板の例であり、金属パッド２８は第１パッドの例である。また、基板２１は、ｎ型拡散層２１ａと、ｐ型拡散層２１ｂと、複数のｐ型拡散層２１ｃと、複数のｎ型拡散層２１ｄとを備えている。
図１は、上部ウェハ１の第１面Ａ１および第２面Ｂ１と、基板１１の一方の主面Ｘ１とを示している。第２面Ｂ１は、基板１１の他方の主面（裏面）に相当する。さらに、図１は、下部ウェハ２の第１面Ａ２および第２面Ｂ２と、基板２１の一方の主面Ｘ２とを示している。第２面Ｂ２は、基板２１の他方の主面（裏面）に相当する。
図１は、これらの基板１１、２１の主面Ｘ１、Ｂ１、Ｘ２、Ｂ２に平行で互いに垂直なＸ方向およびＹ方向と、これらの基板１１、２１の主面Ｘ１、Ｂ１、Ｘ２、Ｂ２に垂直なＺ方向を示している。本明細書においては、＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱うが、−Ｚ方向は、重力方向と一致していても一致していなくてもよい。
基板１１は例えば、シリコン基板などの半導体基板である。本実施形態ではまず、基板１１内に、イオン注入などの方法によりｎ型拡散層（ｎ型ウェル）１１ａおよびｐ型拡散層（ｐ型ウェル）１１ｂを形成する。次に、基板１１の主面Ｘ１に素子分離溝を形成し、素子分離溝内に素子分離絶縁膜１２を形成する。素子分離絶縁膜１２は、例えばシリコン酸化膜であり、素子分離溝の深さは、例えば５μｍである。図１の素子分離絶縁膜１２はｎ型拡散層１１ａやｐ型拡散層１１ｂを貫通しているが、基板１１は貫通していないことに留意されたい。素子分離絶縁膜１２は、ｎ型拡散層１１ａとｐ型拡散層１１ｂとの間に形成される。ｎ型およびｐ型は、第１および第２導電型の例である。
次に、ｎ型拡散層１１ａ上にｐ型ＭＯＳＦＥＴのゲート絶縁膜１３とゲート電極１４とを形成し、ｐ型拡散層１１ｂ上にｎ型ＭＯＳＦＥＴのゲート絶縁膜１３とゲート電極１４とを形成する。次に、ｎ型拡散層１１ａ内に、ソースおよびドレイン領域として機能するｐ型拡散層１１ｃを形成し、ｐ型拡散層１１ｂ内に、ソースおよびドレイン領域として機能するｎ型拡散層１１ｄを形成する。
次に、ｐ型拡散層１１ｃおよびｎ型拡散層１１ｄ上などにコンタクトプラグ１５を形成し、コンタクトプラグ１５上に配線層１６を形成し、配線層１６上にビアプラグ１７を形成し、ビアプラグ１７上に金属パッド１８を形成する。こうして、基板１１上に各種の配線が形成される。金属パッド１８は例えば、銅（Ｃｕ）により形成され、配線層１６等を介して上述のＭＯＳＦＥＴに電気的に接続される。層間絶縁膜１９は、複数の絶縁膜を含んでいる。上記の各種の配線は、層間絶縁膜１９のこれらの絶縁膜と交互に基板１１上に形成される。
下部ウェハ２を用意する工程は、上部ウェハ１を用意する上記の工程と同様に実行される。具体的には、基板２１、素子分離絶縁膜２２、・・・、金属パッド２８、層間絶縁膜２９はそれぞれ、基板１１、素子分離絶縁膜１２、・・・、金属パッド１８、層間絶縁膜１９と同様に加工される。ただし、図１の素子分離絶縁膜２２は、ｎ型拡散層２１ａやｐ型拡散層２１ｂを貫通していないことに留意されたい。
次に、各金属パッド１８が、対応する金属パッド２８上に配置されるように上部ウェハ１と下部ウェハ２とを貼り合わせ、上部ウェハ１と下部ウェハ２とを加熱する（図２）。その結果、これらの金属パッド１８、２８が融合して接合され、上部ウェハ１と下部ウェハ２がこれらの金属パッド１８、２８を介して電気的に接続される。図２の上部ウェハ１の向きは、図１の上部ウェハ１の向きと逆になっていることに留意されたい。
次に、上部ウェハ１の基板１１の主面Ｂ１を機械的または化学的に研磨し、基板１１を薄膜化する（図３）。その結果、基板１１の膜厚が薄くなり、素子分離絶縁膜１２が基板１１の主面Ｂ１に露出する。よって、素子分離絶縁膜１２は、基板１１の主面Ｂ１（上面）から主面Ｘ１（下面）まで延びる形状になる。また、基板１１の膜厚が薄くなることで、ｎ型拡散層１１ａやｐ型拡散層１１ｂも主面Ｂ１に露出する。よって、ｎ型拡散層１１ａやｐ型拡散層１１ｂも、基板１１の主面Ｂ１（上面）から主面Ｘ１（下面）まで延びる形状になる。本実施形態の基板１１は、その膜厚が３μｍになるまで薄膜化される。本実施形態によれば、基板１１を薄膜化することで、半導体装置の集積度を向上させることが可能となる。
その後、上部ウェハ１および下部ウェハ２を複数のチップに切断する。各チップは、上部ウェハ１に由来する上部チップと、下部ウェハ２に由来する下部チップとを含むこととなる。図１〜図３は、１組の上部チップおよび下部チップ内の領域を示している。このようにして、図３に示す構造を有する本実施形態の半導体装置が製造される。下部チップは第１チップの例であり、上部チップは第２チップの例である。
図４は、第１実施形態の半導体装置に係る製造方法を示す別の断面図である。
図４(ａ)は、素子分離絶縁膜１２を形成する前のｎ型拡散層１１ａとｐ型拡散層１１ｂとを示し、図４(ｂ)は、素子分離絶縁膜１２を形成した後のｎ型拡散層１１ａとｐ型拡散層１１ｂとを示している。これらの断面図は、基板１１のＸＹ断面を示している。
図４(ｂ)に示すように、素子分離絶縁膜１２は、ｎ型拡散層１１ａとｐ型拡散層１１ｂの各々を環状に包囲するように形成される。これにより、ｎ型拡散層１１ａとｐ型拡散層１１ｂとが互いに分離される。さらには、ｎ型拡散層１１ａが基板１１内の他のウェルと分離され、ｐ型拡散層１１ｂも基板１１内の他のウェルと分離される。ｎ型拡散層１１ａやｐ型拡散層１１ｂは、素子分離絶縁膜１２により環状に包囲される基板１１の一部の例である。なお、図４(ｂ)は、説明を分かりやすくするために、素子分離絶縁膜１２を形成する前のｎ型拡散層１１ａとｐ型拡散層１１ｂの輪郭線を示している。
なお、ｎ型拡散層２１ａ、ｐ型拡散層２１ｂ、素子分離絶縁膜２２の平面形状は、ｎ型拡散層１１ａ、ｐ型拡散層１１ｂ、素子分離絶縁膜１２の上記の平面形状と同様である。ただし、素子分離絶縁膜１２は素子分離絶縁膜２２よりも薄いため、ｎ型拡散層１１ａとｐ型拡散層１１ｂは、素子分離絶縁膜２２により環状に包囲された部分と、素子分離絶縁膜２２により環状に包囲されていない部分とを含んでいる。
図５は、比較例に係る半導体装置の製造方法を示す断面図である。
図５は、図３の工程に対応しているが、基板１１と素子分離絶縁膜１２との関係が図３の場合と異なっている。具体的には、図５では、ｎ型拡散層１１ａとｐ型拡散層１１ｂは基板１１の主面Ｂ１に露出しているものの、素子分離絶縁膜１２は基板１１の主面Ｂ１に露出していない。
図５では、完成した半導体装置が動作する際に、基板１１内の空乏層が基板１１の主面Ｂ１（研磨面、裏面）に接触すると、矢印Ｌで示すようなリーク電流がｎ型拡散層１１ａとｐ型拡散層１１ｂとの間の主面Ｂ１で発生して、半導体装置の誤作動が起こる可能性がある。これは、基板１１の主面Ｂ１に存在する結晶欠陥が原因であると考えられる。この誤動作を回避するためには、基板１１内の空乏層が基板１１の主面Ｂ１に接触しないように基板１１を厚くする必要があり、これは半導体装置の集積度を低下させてしまう。
一方、図３では、素子分離絶縁膜１２は基板１１の主面Ｂ１に露出している。よって、完成した半導体装置が動作する際に、基板１１内の空乏層が基板１１の主面Ｂ１に接触しても、素子分離絶縁膜１２が基板１１の主面Ｂ１に存在するために、上記のようなリーク電流が発生することを抑制することができる。よって、本実施形態によれば、リーク電流の発生を抑制しつつ、基板１１を薄膜化して半導体装置の集積度を向上させることが可能となる。
以上のように、本実施形態の半導体装置は、上部チップの基板１１の主面Ｂ１から主面Ｘ１まで延びる素子分離絶縁膜１２を備えている。よって、本実施形態によれば、基板１１表面を介したリーク電流が発生することを抑制することが可能となる。
なお、本実施形態の上部チップ１と下部チップ２の例は、ＤＲＡＭ（Dynamic Random Access Memory）とその周辺回路や、ＰＣＭ（Phase Change Memory）とその周辺回路などである。ただし、本実施形態の上部チップ１と下部チップ２の構成は、これらの例に限定されるものではない。
（第２実施形態）
図６から図８は、第２実施形態に係る半導体装置の製造方法を示す断面図である。図９は、第２実施形態に係る半導体装置の構造を示す断面図である。以下、本実施形態の半導体装置を製造する過程を、図６から図９を順に参照して説明する。
まず、図１〜図３の工程の実行後に、上部ウェハ１の基板１１上に上部絶縁膜３１を形成する（図６）。ただし、本実施形態の素子分離絶縁膜１２の膜厚は、第１実施形態の素子分離絶縁膜１２の膜厚よりも薄いことに留意されたい。よって、本実施形態の素子分離絶縁膜１２は、基板１１の主面Ｂ１に露出していない。上部絶縁膜３１は、例えばシリコン酸化膜である。上部絶縁膜３１は、第２絶縁膜の例である。
次に、リソグラフィおよびドライエッチングにより、上部絶縁膜３１と基板１１とを貫通する穴Ｈ１および素子分離溝Ｈ２を形成する（図７）。穴Ｈ１は、コンタクトプラグ１５上に形成される。素子分離溝Ｈ２は、ｎ型拡散層１１ａとｐ型拡散層１１ｂとの間に形成される。また、素子分離溝Ｈ２は、図４(ｂ)の素子分離絶縁膜１２と同様に、ｎ型拡散層１１ａとｐ型拡散層１１ｂの各々を環状に包囲するように形成することが望ましい。
次に、穴Ｈ１と素子分離溝Ｈ２の内部の基板１１と上部絶縁膜３１の側面に、側壁絶縁膜３２を形成する（図８）。素子分離溝Ｈ２は、側壁絶縁膜３２によりほぼ塞がれているのに対し、穴Ｈ１は、側壁絶縁膜３２により塞がれていないことに留意されたい。側壁絶縁膜３２は、例えばシリコン酸化膜である。素子分離溝Ｈ２内の側壁絶縁膜３２は、素子分離絶縁膜として機能する。本実施形態では、この素子分離絶縁膜と同じ材料で形成された絶縁膜（側壁絶縁膜３２）が穴Ｈ１内に形成される。穴Ｈ１内の側壁絶縁膜３２は、第１絶縁膜の例である。図８は、素子分離溝Ｈ２内の側壁絶縁膜３２の上面などに残るシームを示している。
次に、上部絶縁膜３１および側壁絶縁膜３２上などに配線層３３を堆積し、配線層３３をパターニングする（図９）。その結果、穴Ｈ１内や上部絶縁膜３１上に配線層３３が形成される。配線層３３は例えば、Ａｌ（アルミニウム）層やＣｕ（銅）層である。穴Ｈ１内の配線層３３は、プラグとして機能し、上部絶縁膜３１上の配線層３３は、このプラグ上の金属パッドとして機能する。この金属パッドは、第３パッドの例であり、例えばワイヤボンディング用の外部接続パッドとして使用される。一方、上記のプラグは、上部絶縁膜３１の上面から基板１１の下面（主面Ｘ１）まで延びるように形成されており、上部絶縁膜３１および基板１１の側面に側壁絶縁膜３２を介して形成されている。また、上記のプラグは、上部ウェハ１内の配線層１６に電気的に接続されているだけでなく、金属パッド１８、２８を介して下部ウェハ２内の配線層２６にも電気的に接続されている。
その後、上部ウェハ１および下部ウェハ２を複数のチップに切断する。各チップは、上部ウェハ１に由来する上部チップと、下部ウェハ２に由来する下部チップとを含むこととなる。図６〜図９は、１組の上部チップおよび下部チップ内の領域を示している。このようにして、図９に示す構造を有する本実施形態の半導体装置が製造される。
第１実施形態の素子分離絶縁膜１２は、上部ウェハ１と下部ウェハ２との貼合前に形成されるのに対して、本実施形態の素子分離溝Ｈ２内の素子分離絶縁膜（側壁絶縁膜３２）は、上部ウェハ１と下部ウェハ２との貼合後に形成される。本実施形態によれば、第１実施形態と同様に、このような素子分離絶縁膜によって基板１１表面を介したリーク電流が発生することを抑制することが可能となる。
なお、本実施形態では、素子分離溝Ｈ２に側壁絶縁膜３２と異なる絶縁膜を埋め込んでもよい。ただし、素子分離溝Ｈ２に側壁絶縁膜３２を埋め込む場合には、プラグの下地層として穴Ｈ１内に形成される側壁絶縁膜３２と同時に素子分離絶縁膜を形成することができ、素子分離絶縁膜を簡単に形成することができる。また、本実施形態では、素子分離溝Ｈ２に絶縁膜を埋め込まなくてもよく、完成した半導体装置にエアギャップの素子分離溝Ｈ２が残存してもよい。また、図７および図８の工程は、本実施形態では上部ウェハ１と下部ウェハ２とを貼り合わせた後に行っているが、上部ウェハ１と下部ウェハ２とを貼り合わせる前に行ってもよい。
（第３実施形態）
図１０は、第３実施形態に係る半導体装置の構造を示す断面図である。図１０の半導体装置は、アレイチップ３と回路チップ４が貼り合わされた３次元メモリである。
アレイチップ３は、複数のメモリセル（セルトランジスタ）を含むメモリセルアレイ４１と、メモリセルアレイ４１上の絶縁層４２と、絶縁層４２上の基板４３と、基板４３上の絶縁層４４と、メモリセルアレイ４１下の層間絶縁膜４５と、層間絶縁膜４５下の上部絶縁層４６とを備えている。絶縁層４２、４４は例えば、シリコン酸化膜やシリコン窒化膜である。基板４３は例えば、シリコン基板などの半導体基板である。図１０は、アレイチップ３の第１面Ｃ１および第２面Ｄ１と、基板４３の一方の主面Ｙ１を示している。第２面Ｄ１は、基板４３の他方の主面（裏面）に相当する。アレイチップ３は第２チップの例であり、基板４３は第２基板の例である。
なお、絶縁層４４、絶縁膜７５、第２プラグ７６、および金属パッド７７は、後述するように、アレイチップ３と回路チップ４との貼合後に形成される。そのため、アレイチップ３の第２面Ｄ１は便宜上、絶縁層４４等を含まないアレイチップ３について規定されている。
回路チップ４は、アレイチップ３下に設けられている。回路チップ４は、下部絶縁層４７と、下部絶縁層４７下の層間絶縁膜４８と、層間絶縁膜４８下の基板４９とを備えている。基板４９は例えば、シリコン基板などの半導体基板である。図１０は、回路チップ４の第１面Ｃ２および第２面Ｄ２と、基板４９の一方の主面Ｙ２を示している。第２面Ｄ２は、基板４９の他方の主面（裏面）に相当する。回路チップ４は第１チップの例であり、基板４９は第１基板の例である。
アレイチップ３は、メモリセルアレイ４１内の電極層として、複数のワード線ＷＬと、ソース側選択ゲートＳＧＳと、ドレイン側選択ゲートＳＧＤと、ソース線ＳＬとを備えている。図１０は、メモリセルアレイ４１の階段構造部５１を示している。図１０に示すように、各ワード線ＷＬは、コンタクトプラグ５２を介してワード配線層５３と電気的に接続され、ソース側選択ゲートＳＧＳは、コンタクトプラグ５４を介してソース側選択ゲート配線層５５と電気的に接続されている。さらに、ドレイン側選択ゲートＳＧＤは、コンタクトプラグ５６を介してドレイン側選択ゲート配線層５７と電気的に接続され、ソース線ＳＬは、コンタクトプラグ５９を介してソース配線層６０と電気的に接続されている。ワード線ＷＬ、ソース側選択ゲートＳＧＳ、ドレイン側選択ゲートＳＧＤ、およびソース線ＳＬを貫通する柱状部ＣＬは、プラグ５８を介してビット線ＢＬと電気的に接続されており、かつ基板４３と電気的に接続されている。
回路チップ４は、複数のトランジスタ６１を備えている。各トランジスタ６１は、基板４９上にゲート絶縁膜を介して設けられたゲート電極６２と、基板４９内に設けられた不図示のソース拡散層およびドレイン拡散層とを備えている。回路チップ４はさらに、これらのトランジスタ６１のソース拡散層またはドレイン拡散層上に設けられた複数のプラグ６３と、これらのプラグ６３上に設けられ、複数の配線を含む配線層６４と、配線層６４上に設けられ、複数の配線を含む配線層６５とを備えている。回路チップ４はさらに、配線層６５上に設けられた複数のビアプラグ６６と、下部絶縁層４７内でこれらのビアプラグ６６上に設けられた複数の下部金属パッド６７とを備えている。下部金属パッド６７は第１パッドの例である。
アレイチップ３は、上部絶縁層４６内で下部金属パッド６７上に設けられた複数の上部金属パッド７１と、上部金属パッド７１上に設けられた複数のビアプラグ７２と、これらのビアプラグ７２上に設けられ、複数の配線を含む配線層７３とを備えている。本実施形態の各ワード線ＷＬや各ビット線ＢＬは、配線層７３内の対応する配線と電気的に接続されている。上部金属パッド７１は第２パッドの例である。アレイチップ３はさらに、層間絶縁膜４５および絶縁層４２内に設けられ、配線層７３上に設けられた第１プラグ７４と、基板４３および絶縁層４４内に絶縁膜７５を介して設けられ、第１プラグ７４上に設けられた第２プラグ７６と、絶縁層４４上に設けられ、第２プラグ７６上に設けられた金属パッド７７とを備えている。金属パッド７７は、本実施形態の半導体装置の外部接続パッドであり、はんだボール、金属バンプ、ボンディングワイヤなどを介して実装基板や他の装置に接続可能である。絶縁膜７５、絶縁層４４、および金属パッド７７はそれぞれ、第１絶縁膜、第２絶縁膜、および第３パッドの例である。
なお、本実施形態では、層間絶縁膜４５の下面に下部絶縁層４６が形成されているが、下部絶縁層４６は層間絶縁膜４５に含まれ一体化していてもよい。同様に、本実施形態では、層間絶縁膜４８の上面に上部絶縁層４７が形成されているが、上部絶縁層４７は層間絶縁膜４８に含まれ一体化していてもよい。
図１１は、第３実施形態に係る半導体装置に含まれる柱状部ＣＬの構造を示す断面図である。
図１１に示すように、メモリセルアレイ４１は、層間絶縁膜４５上に交互に積層された複数のワード線ＷＬと複数の絶縁層８１とを備えている。各ワード線ＷＬは、例えばタングステン（Ｗ）層である。各絶縁層８１は、例えばシリコン酸化膜である。
柱状部ＣＬは、ブロック絶縁膜８２と、電荷蓄積層８３と、トンネル絶縁膜８４と、チャネル半導体層８５と、コア絶縁膜８６とを順に備えている。電荷蓄積層８３は、例えばシリコン窒化膜であり、ワード線ＷＬおよび絶縁層８１の側面にブロック絶縁膜８２を介して形成されている。チャネル半導体層８５は、例えばシリコン層であり、電荷蓄積層８３の側面にトンネル絶縁膜８４を介して形成されている。ブロック絶縁膜８２、トンネル絶縁膜８４、およびコア絶縁膜８６の例は、シリコン酸化膜や金属絶縁膜である。
図１２から図１６は、第３実施形態に係る半導体装置の製造方法を示す断面図である。図１７は、第３実施形態に係る半導体装置の構造を示す断面図である。図１２から図１７では、説明の便宜上、図１０に示す構成要素の一部の図示が省略されている。以下、本実施形態の半導体装置を製造する過程を、図１２から図１７を順に参照して説明する。
図１２は、複数個のアレイチップ３を含むアレイウェハ５と、複数個の回路チップ４を含む回路ウェハ６とを示している。アレイウェハ５はメモリウェハとも呼ばれ、回路ウェハ６はＣＭＯＳウェハとも呼ばれる。図１２のアレイウェハ５の向きは、図１０のアレイチップ３の向きと逆になっていることに留意されたい。図１２において、アレイウェハ５は、すでに第１プラグ７４を備えているが、まだ絶縁膜７５、第２プラグ７６、金属パッド７７は備えていない。さらに、基板４３は、ウェル（拡散層）４３ａと、その他の部分４３ｂとを備えている。
まず、アレイウェハ５と回路ウェハ６を機械的圧力により貼り合わせる（図１３）。これにより、上部絶縁層４６と下部絶縁層４７（図１０を参照）が接着される。次に、アレイウェハ５および回路ウェハ６を４００℃でアニールする（図１３）。これにより、上部金属パッド７１と下部金属パッド６７とが接合される。次に、基板４３を薄膜化することで、基板４３からウェル４３ａ以外の部分４３ｂを除去する（図１３）。基板４３は例えばＣＭＰ（Chemical Mechanical Polishing）により薄膜化される。
次に、基板４３上に絶縁層４４を形成し、絶縁層４４および基板４３を貫通する穴Ｈ３および素子分離溝Ｈ４をＲＩＥ（Reactive Ion Etching）により形成する（図１４）。その結果、第１プラグ７４が穴Ｈ３内に露出する。図１４は、４個の穴Ｈ３内にそれぞれ露出した４個の第１プラグ７４を示している。絶縁層４４は、例えばシリコン酸化膜である。絶縁層４４は、第２絶縁膜の例である。
次に、穴Ｈ３と素子分離溝Ｈ４の内部の基板４３と絶縁層４４の側面に、絶縁膜７５を形成する（図１５）。素子分離溝Ｈ４は、絶縁膜７５により塞がれているのに対し、穴Ｈ３は、絶縁膜７５により塞がれていないことに留意されたい。絶縁膜７５は、例えばシリコン酸化膜である。素子分離溝Ｈ４内の絶縁膜７５は、素子分離絶縁膜として機能する。本実施形態では、この素子分離絶縁膜と同じ材料で形成された絶縁膜（絶縁膜７５）が穴Ｈ３内に形成される。穴Ｈ３内の絶縁膜７５は、第１絶縁膜の例である。
次に、穴Ｈ３内に絶縁膜７５を介して第２プラグ７６を形成する（図１５）。その結果、４個の第１プラグ７５上に４個の第２プラグ７６が形成される。第２プラグ７６は、例えばＡｌ（アルミニウム）層やＣｕ（銅）層により形成される。第２プラグ７６は、絶縁膜７５の上面から基板４３の下面（主面Ｙ１）まで延びるように形成される。また、第１プラグ７５や第２プラグ７６は、アレイウェハ５内の配線層７３に電気的に接続されるだけでなく、下部金属パッド６７および上部金属パッド７１を介して回路ウェハ６内の配線層６４、６５にも電気的に接続される。
次に、第２プラグ７６上に金属パッド７７を形成する（図１６）。金属パッド７７は、例えばＡｌ層やＣｕ層により形成される。図１６は、４個の第２プラグ７６上に形成された１個の金属パッド７７を示している。金属パッド７７は、第３パッドの例であり、例えばワイヤボンディング用の外部接続パッドとして使用される。なお、第２プラグ７６と金属パッド７７は、本実施形態では異なる配線層により形成されているが、同じ配線層により形成してもよい。
次に、基板４３の全面に、下部膜７８ａと上部７８ｂとを含むパッシベーション膜７８を形成する（図１７）。次に、パッシベーション膜７８を貫通する開口部ＰをＲＩＥにより形成する（図１７）。その結果、金属パッド７７が開口部Ｐ内に露出する。
その後、基板１９がＣＭＰにより薄膜化され、アレイウェハ５および回路ウェハ６が複数のチップにダイシングされる。各チップは、アレイウェハ５に由来するアレイチップ３と、回路ウェハ６に由来する回路チップ４とを含むこととなる。このようにして、図１７に示す構造を有する本実施形態の半導体装置が製造される。
なお、本実施形態では、素子分離溝Ｈ４に絶縁膜７５と異なる絶縁膜を埋め込んでもよい。ただし、素子分離溝Ｈ４に絶縁膜７５を埋め込む場合には、第２プラグ７５の下地層として穴Ｈ３内に形成される絶縁膜７５と同時に素子分離絶縁膜を形成することができ、素子分離絶縁膜を簡単に形成することができる。また、本実施形態では、素子分離溝Ｈ４に絶縁膜を埋め込まなくてもよく、完成した半導体装置にエアギャップの素子分離溝Ｈ４が残存してもよい。また、図１４および図１５の工程は、本実施形態ではアレイウェハ５と回路ウェハ６とを貼り合わせた後に行っているが、アレイウェハ５と回路ウェハ６とを貼り合わせる前に行ってもよい。
図１８は、第３実施形態に係る半導体装置としての他の構造の製造方法を示す断面図である。
図１８(ａ)は、素子分離溝Ｈ４に埋め込まれた絶縁膜７５の第１の例を示している。本例では、図１７の場合と同様に素子分離溝Ｈ４が絶縁膜７５によって塞がれている。これは、絶縁膜７５の膜厚を、素子分離溝Ｈ４の開口幅の２分の１よりも大きく設定することで実現可能である。
図１８(ｂ)は、素子分離溝Ｈ４に埋め込まれた絶縁膜７５の第２の例を示している。本例では、素子分離溝Ｈ４が絶縁膜７５によって塞がれていない。これは、絶縁膜７５の膜厚を、素子分離溝Ｈ４の開口幅の２分の１よりも小さく設定することで実現可能である。
図１８(ｂ)の絶縁膜７５は、素子分離溝Ｈ４内の上面と、素子分離溝Ｈ４外の上面と、これらの上面間の側面（傾斜面）とを有している。絶縁膜７５の素子分離溝Ｈ４内の上面は、絶縁層４４の上面よりも低い位置に設けられており、具体的には、基板４３の主面Ｄ１（上面）と主面Ｙ１（下面）との間の高さに設けられている。また、パッシベーション膜７８の一部は、素子分離溝Ｈ４内に入り込んでいる。
本実施形態の素子分離溝Ｈ４内の絶縁膜７５は、第１および第２の例のいずれの形状に形成されてもよい。
図１９は、第３実施形態に係る半導体装置の製造方法を示す断面図である。
本実施形態のメモリセルアレイ４１は複数のメモリセルを備え、これらのメモリセルはプレーン（plane）と呼ばれる単位ごとに動作する。具体的には、メモリセルに対する書き込み動作、読み出し動作、消去動作が、プレーンごとに行われる。
図１９は、基板４３のＸＹ断面を示す模式的な断面図であり、基板４３内の２つの単位領域７９と、基板４３内に形成され、素子分離絶縁膜として機能する２つの絶縁膜７５とを示している。これらの絶縁膜７５の各々は、１つの単位領域７９を環状に包囲するように形成される。
本実施形態の各単位領域７９は、１つのプレーンに対応している。よって、各単位領域７９の主面Ｙ１側に、１つのプレーンが設けられている。よって、本実施形態の素子分離絶縁膜（絶縁膜７５）は、単位領域７９同士を互いに分離しており、その結果、プレーン同士が互いに分離されている。各単位領域７９は、素子分離絶縁膜により環状に包囲される基板４３の一部の例である。
以上のように、本実施形態の半導体装置は、アレイチップ３の基板４３の主面Ｄ１から主面Ｙ１まで延びる素子分離絶縁膜（絶縁膜７５）を備えている。よって、本実施形態によれば、第１および第２実施形態と同様に、基板４３表面を介したリーク電流が発生することを抑制することが可能となる。
なお、本実施形態ではアレイウェハ５と回路ウェハ６とを貼り合わせているが、代わりにアレイウェハ５同士を貼り合わせてもよい。図１０から図１９を参照して前述した内容は、アレイウェハ５同士の貼合にも適用可能である。
また、図１０は、上部絶縁層４６と下部絶縁層４７との境界面や、上部金属パッド７１と下部金属パッド６７との境界面を図示しているが、上記のアニール後はこれらの境界面が観察されなくなるのが一般的である。しかしながら、これらの境界面のあった位置は、例えば上部金属パッド７１の側面や下部金属パッド６７の側面の傾きや、上部金属パッド７１の側面と下部金属パッド６７との位置ずれを検出することで推定することができる。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
１：上部ウェハ、２：下部ウェハ、３：アレイチップ、
４：回路チップ、５：アレイウェハ、６：回路ウェハ、
１１：基板、１１ａ：ｎ型拡散層、１１ｂ：ｐ型拡散層、
１１ｃ：ｐ型拡散層、１１ｄ：ｎ型拡散層、１２：素子分離絶縁膜、
１３：ゲート絶縁膜、１４：ゲート電極、１５：コンタクトプラグ、
１６：配線層、１７：ビアプラグ、１８：金属パッド、１９：層間絶縁膜、
２１：基板、２１ａ：ｎ型拡散層、２１ｂ：ｐ型拡散層、
２１ｃ：ｐ型拡散層、２１ｄ：ｎ型拡散層、２２：素子分離絶縁膜、
２３：ゲート絶縁膜、２４：ゲート電極、２５：コンタクトプラグ、
２６：配線層、２７：ビアプラグ、２８：金属パッド、２９：層間絶縁膜、
３１：上部絶縁膜、３２：側壁絶縁膜、３３：配線層、
４１：メモリセルアレイ、４２：絶縁層、４３：基板、
４３ａ：ウェル、４３ｂ：その他の部分、４４：絶縁層、４５：層間絶縁膜、
４６：上部絶縁層、４７：下部絶縁層、４８：層間絶縁膜、４９：基板、
５１：階段構造部、５２：コンタクトプラグ、５３：ワード配線層、
５４：コンタクトプラグ、５５：ソース側選択ゲート配線層、
５６：コンタクトプラグ、５７：ドレイン側選択ゲート配線層、
５８：プラグ、５９：コンタクトプラグ、６０：ソース配線層、
６１：トランジスタ、６２：ゲート電極、６３：プラグ、
６４：配線層、６５：配線層、６６：ビアプラグ、６７：下部金属パッド、
７１：上部金属パッド、７２：ビアプラグ、７３：配線層、
７４：第１プラグ、７５：絶縁膜、７６：第２プラグ、７７：金属パッド、
７８：パッシベーション膜、７８ａ：下部膜、７８ｂ：上部膜、７９：単位領域、
８１：絶縁層、８２：ブロック絶縁膜、８３：電荷蓄積層、
８４：トンネル絶縁膜、８５：チャネル半導体層、８６：コア絶縁膜

Claims (13)

  1. 第１基板と、
    前記第１基板上に設けられた第１トランジスタと、
    前記第１トランジスタの上方に設けられ、前記第１トランジスタと電気的に接続された第１パッドと、
    を有する第１チップと、
    前記第１パッド上に設けられた第２パッドと、
    前記第２パッドの上方に設けられ、第１および第２拡散層を含み、前記第１および第２拡散層のいずれかが前記第２パッドに電気的に接続された第２基板と、
    前記第２基板内を少なくともその上面から下面まで延びて前記第１拡散層と前記第２拡散層の間を分離する分離絶縁膜または分離溝と、
    を有する第２チップと、
    を備える半導体装置。
  2. 前記分離絶縁膜または前記分離溝は、前記第２基板の一部を環状に包囲する形状を有する、請求項１に記載の半導体装置。
  3. 前記第２チップはさらに、
    前記第２基板内に前記第２基板の上面から下面まで延びるように設けられたプラグと、
    前記プラグ上に設けられた第３パッドと、
    を備える請求項１または２に記載の半導体装置。
  4. 前記プラグは、前記分離絶縁膜と同じ材料で形成された第１絶縁膜を介して、前記第２基板内に設けられている、請求項３に記載の半導体装置。
  5. 前記プラグは、前記第１および第２パッドを介して、前記第１チップ内の配線層に電気的に接続されている、請求項３または４に記載の半導体装置。
  6. 前記分離絶縁膜または前記分離溝は、前記第１拡散層と前記第２拡散層との間に設けられている、請求項１から５のいずれか１項に記載の半導体装置。
  7. 前記第１および第２拡散層は、前記第２基板内に前記第２基板の上面から下面まで延びるように設けられている、請求項６に記載の半導体装置。
  8. 前記分離絶縁膜または前記分離溝は、前記第１および第２拡散層の少なくともいずれかを環状に包囲する形状を有する、請求項６または７に記載の半導体装置。
  9. 前記第２チップは、前記第２基板上に設けられた第２絶縁膜をさらに備え、
    前記分離絶縁膜または前記分離溝は、前記第２基板および前記第２絶縁膜内に前記第２絶縁膜の上面から前記第２基板の下面まで延びるように設けられている、請求項１から８のいずれか１項に記載の半導体装置。
  10. 前記分離絶縁膜の上面の少なくとも一部は、前記第２絶縁膜の上面より低い位置に設けられている、請求項９に記載の半導体装置。
  11. 第１ウェハ上に第１トランジスタを形成し、
    前記第１ウェハの前記第１トランジスタの上方に、前記第１トランジスタと電気的に接続された第１パッドを形成し、
    第２ウェハ内に第１および第２拡散層を形成し、
    前記第２ウェハ内を少なくともその上面から下面まで延びて前記第１拡散層と前記第２拡散層の間を分離する分離絶縁膜または分離溝を形成し、
    前記第２ウェハの上方に、前記第１または前記第２拡散層のいずれかと電気的に接続された第２パッドを形成し、
    前記第１パッド上に前記第２パッドが配置されるように、前記第１ウェハと前記第２ウェハとを貼り合わせ、
    貼り合わせたウェハをダイシングしてチップを形成する、
    ことを含む半導体装置の製造方法。
  12. 前記第２ウェハ内への前記分離絶縁膜または分離溝の形成後に、前記第１ウェハと前記第２ウェハとの貼り合わせを行う、請求項１１に記載の半導体装置の製造方法。
  13. 前記第１ウェハと前記第２ウェハとの貼り合わせ後に、前記第２ウェハ内への前記分離絶縁膜または分離溝の形成を行う、請求項１１に記載の半導体装置の製造方法。
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