JP2020025327A

JP2020025327A - 撮像装置および撮像素子

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Publication number: JP2020025327A
Application number: JP2019197908A
Authority: JP
Inventors: 史郎綱井; Shiro Tsunai
Original assignee: Nikon Corp
Current assignee: Nikon Corp
Priority date: 2019-10-30
Filing date: 2019-10-30
Publication date: 2020-02-13
Anticipated expiration: 2032-04-27
Also published as: JP7070528B2

Abstract

【課題】高解像度の要求に伴ってセルに含まれる画素の数を多くした場合には、セル内では行ごとに画素を制御するいわゆるローリングシャッタ方式となるので、セルごとに動体を撮像したときの歪が現れるという課題がある。【解決手段】撮像装置であって、第１領域において配置され、光を電荷に変換する複数の第１光電変換部と、第１領域から行方向側の第２領域において配置され、光を電荷に変換する複数の第２光電変換部と、を有する撮像素子と、複数の第１光電変換部においてそれぞれ電荷が転送される順序と、複数の第２光電変換部においてそれぞれ電荷が転送される順序と、が異なる順序となるように制御する制御部と、を備える。【選択図】図６

Description

本発明は、撮像素子および撮像装置に関する。

裏面照射型撮像チップと信号処理チップが、複数画素をまとめたセル単位ごとにマイクロバンプを介して接続された撮像ユニットが知られている。
［先行技術文献］
［特許文献］
［特許文献１］特開２００６−４９３６１号公報

上記撮像ユニットにあって、電荷の蓄積時間の制御および画素信号の読み出しの制御はセルごとに行われている。しかしながら、高解像度の要求に伴ってセルに含まれる画素の数を多くした場合には、セル内では行ごとに画素を制御するいわゆるローリングシャッタ方式となるので、動体を撮像したときの歪がセル単位で現れるという課題がある。

本発明の第１の態様においては、撮像装置であって、第１領域において配置され、光を電荷に変換する複数の第１光電変換部と、前記第１領域から行方向側の第２領域において配置され、光を電荷に変換する複数の第２光電変換部と、を有する撮像素子と、前記複数の第１光電変換部においてそれぞれ電荷が転送される順序と、前記複数の第２光電変換部においてそれぞれ電荷が転送される順序と、が異なる順序となるように制御する制御部と、を備える。

本発明の第２の態様においては、撮像素子であって、第１領域において配置され、光を電荷に変換する複数の第１光電変換部と、前記第１領域から行方向側の第２領域において配置され、光を電荷に変換する複数の第２光電変換部と、を備え、前記複数の第１光電変換部においてそれぞれ電荷が転送される順序は、前記複数の第２光電変換部においてそれぞれ電荷が転送される順序とは異なる。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本実施形態に係る裏面照射型の撮像素子の断面図である。撮像チップの画素配列と単位グループを説明する図である。画素の等価回路図を示す。単位グループにおける上記画素の接続関係を示す回路図である。本実施形態に係る撮像装置の構成を示すブロック図である。順序テーブルの一例である。撮像素子の機能的構成を示すブロック図である。複数の単位グループの電荷蓄積の制御の順序を示す概念図である。他の画素の等価回路を示す。他の駆動部を有する撮像装置の構成を示すブロック図である。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本実施形態に係る裏面照射型の撮像素子１００の断面図である。撮像素子１００は、入射光に対応した画素信号を出力する撮像チップと１１３と、画素信号を処理する信号処理チップ１１１と、画素信号を記憶するメモリチップ１１２とを備える。これら撮像チップ１１３、信号処理チップ１１１およびメモリチップ１１２は積層されており、Ｃｕ等の導電性を有するバンプ１０９により互いに電気的に接続される。

なお、図示するように、入射光は主に白抜き矢印で示すＺ軸プラス方向へ向かって入射する。本実施形態においては、撮像チップ１１３において、入射光が入射する側の面を裏面と称する。また、座標軸に示すように、Ｚ軸に直交する紙面右方向をＸ軸プラス方向、Ｚ軸およびＸ軸に直交する紙面手前方向をＹ軸プラス方向とする。以降のいくつかの図においては、図１の座標軸を基準として、それぞれの図の向きがわかるように座標軸を表示する。

撮像チップ１１３の一例は、裏面照射型のＭＯＳイメージセンサである。ＰＤ層は、配線層１０８の裏面側に配されている。ＰＤ層１０６は、二次元的に配された複数のＰＤ（フォトダイオード）１０４、および、ＰＤ１０４に対応して設けられたトランジスタ１０５を有する。ＰＤ１０４は光電変換素子の一例である。

ＰＤ層１０６における入射光の入射側にはパッシベーション膜１０３を介してカラーフィルタ１０２が設けられる。カラーフィルタ１０２は、互いに異なる波長領域を透過する複数の種類を有しており、ＰＤ１０４のそれぞれに対応して特定の配列を有している。カラーフィルタ１０２の配列については後述する。カラーフィルタ１０２、ＰＤ１０４およびトランジスタ１０５の組が一つの画素を形成する。

カラーフィルタ１０２における入射光の入射側には、それぞれの画素に対応して、マイクロレンズ１０１が設けられる。マイクロレンズ１０１は、対応するＰＤ１０４へ向けて入射光を集光する。

配線層１０８は、ＰＤ層１０６からの画素信号を信号処理チップ１１１に伝送する配線１０７を有する。配線１０７は多層であってもよく、また、受動素子および能動素子が設けられてもよい。

配線層１０８の表面には複数のバンプ１０９が配される。当該複数のバンプ１０９が信号処理チップ１１１の対向する面に設けられた複数のバンプ１０９と位置合わせされて、撮像チップ１１３と信号処理チップ１１１とが加圧等されることにより、位置合わせされたバンプ１０９同士が接合されて、電気的に接続される。

同様に、信号処理チップ１１１およびメモリチップ１１２の互いに対向する面には、複数のバンプ１０９が配される。これらのバンプ１０９が互いに位置合わせされて、信号処理チップ１１１とメモリチップ１１２とが加圧等されることにより、位置合わせされたバンプ１０９同士が接合されて、電気的に接続される。

なお、バンプ１０９間の接合には、固相拡散によるＣｕバンプ接合に限らず、はんだ溶融によるマイクロバンプ結合を採用しても良い。また、バンプ１０９は、例えば後述する一つの出力配線に対して一つ程度設ければ良い。したがって、バンプ１０９の大きさは、ＰＤ１０４のピッチよりも大きくても良い。また、画素が配列された画素領域以外の周辺領域において、画素領域に対応するバンプ１０９よりも大きなバンプを併せて設けても良い。

信号処理チップ１１１は、表裏面にそれぞれ設けられた回路を互いに接続するＴＳＶ（シリコン貫通電極）１１０を有する。ＴＳＶ１１０は、周辺領域に設けられることが好ましい。また、ＴＳＶ１１０は、撮像チップ１１３の周辺領域、メモリチップ１１２にも設けられて良い。

図２は、撮像チップ１１３の画素配列と単位グループ１３１を説明する図である。特に、撮像チップ１１３を裏面側から観察した様子を示す。画素領域には２０００万個以上もの画素がマトリックス状に配列されている。図２の例においては、隣接する４画素×４画素の１６画素が一つのグループを形成する。図の格子線は、隣接する画素がグループ化されて単位グループ１３１を形成する概念を示す。いいかえると、複数の単位グループ１３１が二次元的に配列されることにより、画素領域が形成される。

画素領域の部分拡大図に示すように、単位グループ１３１は、緑色画素Ｇｂ、Ｇｒ、青色画素Ｂおよび赤色画素Ｒの４画素から成るいわゆるベイヤー配列を、上下左右に４つ内包する。緑色画素Ｇｂ、Ｇｒは、カラーフィルタ１０２として緑色フィルタを有し、入射光のうち緑色波長帯の光を受光する。同様に、青色画素Ｂは、カラーフィルタ１０２として青色フィルタを有し、青色波長帯の光を受光し、赤色画素Ｒは、カラーフィルタ１０２として赤色フィルタを有し、赤色波長帯の光を受光する。

図３は、画素１５０の等価回路図を示す。上記複数の画素１５０の各々は、上記ＰＤ１０４、転送トランジスタ１５２、リセットトランジスタ１５４、増幅トランジスタ１５６および選択トランジスタ１５８を有する。これらのトランジスタの少なくとも一部は図１のトランジスタ１０５に対応する。さらに、画素１５０には、リセットトランジスタ１５４のオン信号が供給されるリセット配線３００、転送トランジスタ１５２のオン信号が供給される転送配線３０２、電源Ｖｄｄから電力の供給を受ける電源配線３０４、選択トランジスタ１５８のオン信号が供給される選択配線３０６、および、画素信号を出力する出力配線３０８が配される。

転送トランジスタ１５２のソース、ゲート、ドレインはそれぞれ、ＰＤ１０４の一端、転送配線３０２、増幅トランジスタ１５６のゲートに接続される。リセットトランジスタ１５４のドレインは電源配線３０４に接続され、ソースは増幅トランジスタ１５６のゲートに接続される。転送トランジスタ１５２のドレインとリセットトランジスタ１５４のソース間は、いわゆるフローティングディフュージョンＦＤを形成する。

増幅トランジスタ１５６のドレインは電源配線３０４に接続され、ソースは選択トランジスタ１５８のドレインに接続される。選択トランジスタ１５８のゲートは選択配線３０６に接続され、ソースは出力配線３０８に接続されている。負荷電流源３０９は、出力配線３０８に電流を供給する。すなわち、選択トランジスタ１５８に対する出力配線３０８は、ソースフォロアにより形成される。なお、負荷電流源３０９は、撮像チップ１１３側に設けても良いし、信号処理チップ１１１側に設けても良い。

ここで、電荷の蓄積開始から蓄積終了後の画素出力までの流れを説明する。リセット配線３００を通じてリセットパルスがリセットトランジスタ１５４に印加され、同時に転送配線３０２を通じて転送パルスが転送トランジスタ１５２に印加されると、ＰＤ１０４およびフローティングディフュージョンＦＤの電位はリセットされる。

ＰＤ１０４は、転送パルスの印加が解除されると、受光する入射光に応じた電荷を蓄積する。その後、リセットパルスが印加されていない状態で再び転送パルスが印加されると、蓄積された電荷はフローティングディフュージョンＦＤへ転送され、フローティングディフュージョンＦＤの電位は、リセット電位から電荷蓄積後の信号電位になる。そして、選択配線３０６を通じて選択パルスが選択トランジスタ１５８に印加されると、フローティングディフュージョンＦＤの信号電位の変動が、増幅トランジスタ１５６および選択トランジスタ１５８を介して出力配線３０８に伝わる。これにより、リセット電位と信号電位とに対応する画素信号は、単位画素から出力配線３０８に出力される。

図４は、単位グループ１３３における上記画素１５０の接続関係を示す回路図である。なお、図面を見やすくする目的で各トランジスタの参照番号を省略したが、図４の各画素の各トランジスタは、図３の画素１５０における対応する位置に配された各トランジスタと同じ構成および機能を有する。

図４の単位グループ１３３は、隣接する３画素×３画素の９画素により形成される。なお、単位グループ１３３に含まれる画素の数はこれに限られない。単位グループ１３３の二次元的な位置を画素Ａ等で示し、当該画素Ａ等を制御する順序を（１）等で示す。

単位グループ１３３に含まれる画素のリセットトランジスタは画素ごとに個別にオンオフされる。図４に示す例において、画素Ａのリセットトランジスタをオンオフするリセット配線３００が設けられており、画素Ｂのリセットトランジスタをオンオフするリセット配線３１０が、上記リセット配線３００とは別個に設けられている。同様に画素Ｃのリセットトランジスタをオンオフするリセット配線３２０が、上記リセット配線３００、３１０とは別個に設けられている。他の画素ＤからＩに対しても、それぞれのリセットトランジスタをオンオフする専用線路が配されている。

単位グループ１３３に含まれる画素の転送トランジスタも画素ごとに個別にオンオフされる。図４に示す例において、画素Ａの転送トランジスタをオンオフする転送配線３０２、画素Ｂの転送トランジスタをオンオフする転送配線３１２、画素Ｃの転送トランジスタをオンオフする転送配線３２２が、別個に設けられている。他の画素ＤからＩに対しても、それぞれの転送トランジスタを選択する専用線路が配されている。

単位グループ１３３に含まれる画素の選択トランジスタも画素ごとに個別にオンオフされる。図４に示す例において、画素Ａの選択トランジスタをオンオフする選択配線３０６、画素Ｂの選択トランジスタをオンオフする選択配線３１６、画素Ｃの選択トランジスタをオンオフする選択配線３２６が、別個に設けられている。他の画素ＤからＩに対しても、それぞれの選択トランジスタを選択する専用線路が配されている。

なお、電源配線３０４は、単位グループ１３３に含まる各画素ＡからＩで共通に接続されている。同様に、出力配線３０８は、単位グループ１３３に含まる各画素ＡからＩで共通に接続されている。さらに、電源配線３０４は複数の単位グループ間で共通に接続されるが、出力配線３０８は単位グループごとに設けられる。

単位グループ１３３のリセットトランジスタおよび転送トランジスタを個別にオンオフすることにより、単位グループ１３３に含まれる各画素ＡからＩに対して独立して、電荷の蓄積開始時間、蓄積終了時間、転送タイミングを含む電荷蓄積を制御することができる。また、単位グループ１３３の選択トランジスタを個別にオンオフすることにより、各画素ＡからＩの画素信号を共通の出力配線３０８を介して出力することができる。

ここで単位グループ１３３に含まれる各画素ＡからＩについて、行および列に対して規則的な順序で電荷蓄積を制御する、いわゆるローリングシャッタ方式がある。ローリングシャッタ方式では行ごとに画素を選択してから列を指定するので、図４の例において「ＡＢＣＤＥＦＧＨＩ」の順序で画素信号が出力される。しかし、ローリングシャッタ方式では動体を撮像した場合に、単位グループ１３３内の画素について当該動体が斜めに歪んだ画像が生成される。

これに対し、本実施形態は、上記ローリングシャッタ方式とは異なる順序として、互いに隣接する少なくとも２つの画素が連続して選択されない順序で画素信号が出力される。図４に示す例において、「ＡＩＣＧＦＤＨＢＥ」の順序で画素信号が出力される。これにより動体を撮像した場合の歪を分散させて画像上で目立たなくすることができる。

図５は、本実施形態に係る撮像装置５００の構成を示すブロック図である。撮像装置５００は、撮影光学系としての撮影レンズ５２０を備え、撮影レンズ５２０は、光軸ＯＡに沿って入射する被写体光束を撮像素子１００へ導く。撮影レンズ５２０は、撮像装置５００に対して着脱できる交換式レンズであっても構わない。撮像装置５００は、撮像素子１００、システム制御部５０１、駆動部５０２、測光部５０３、ワークメモリ５０４、記録部５０５、および表示部５０６を主に備える。

撮影レンズ５２０は、複数の光学レンズ群から構成され、シーンからの被写体光束をその焦点面近傍に結像させる。なお、図５では瞳近傍に配置された仮想的な１枚のレンズで代表して表している。駆動部５０２は、システム制御部５０１からの指示に従って撮像素子１００のタイミング制御、領域制御等の電荷蓄積制御を実行する制御回路である。この意味において駆動部５０２は、撮像素子１００に対して電荷蓄積を実行させて画素信号を出力させる撮像素子制御部の機能を担うと言える。駆動部５０２は、撮像素子１００と組み合わされて撮像ユニットを形成する。駆動部５０２を形成する制御回路は、チップ化されて、撮像素子１００に積層されても良い。

撮像素子１００は、画素信号をシステム制御部５０１の画像処理部５１１へ引き渡す。画像処理部５１１は、ワークメモリ５０４をワークスペースとして種々の画像処理を施し、画像データを生成する。例えば、ＪＰＥＧファイル形式の画像データを生成する場合は、ホワイトバランス処理、ガンマ処理等を施した後に圧縮処理を実行する。生成された画像データは、記録部５０５に記録されるとともに、表示信号に変換されて予め設定された時間の間、表示部５０６に表示される。

測光部５０３は、画像データを生成する一連の撮影シーケンスに先立ち、シーンの輝度分布を検出する。測光部５０３は、例えば１００万画素程度のＡＥセンサを含む。システム制御部５０１の演算部５１２は、測光部５０３の出力を受けてシーンの領域ごとの輝度を算出する。演算部５１２は、算出した輝度分布に従ってシャッタ速度、絞り値、ＩＳＯ感度を決定する。なお、上記ＡＥセンサに用いられる画素を撮像素子１００内に設けてもよく、この場合には当該撮像素子１００とは別個の測光部５０３を設けなくてもよい。

上記駆動部５０２は、順序設定部５１４と順序テーブル５１６とを有する。順序設定部５１４は、システム制御部５０１から撮像素子１００の撮像の指示を受けた場合に、順序テーブル５１６を参照して、単位グループ１３３に含まれる各画素Ａ等を制御する順序を設定する。

図６は順序テーブル５１６の一例である。順序テーブル５１６は、画素を制御する順序に対応付けて画素の位置を識別する情報が格納されている。図６の例においては、図４の単位グループ１３３に対応して画素の位置を識別する情報ＡからＩが順序に対応付けて格納されている。

当該順序は、単位グループ内の互いに隣接する少なくとも２つの画素が選択されない順序を含む。例えば、順序１において、画素Ａ、画素Ｉ、画素Ｃの順序を含む。画素Ａは単位グループ１３３において１行１列目に配されており、画素Ｉは３行３列目に配されており、画素Ｃは１行３列目に配されている。よって、画素Ａの次に画素Ｂも画素Ｄも選択されていない。また、画素Ａ、画素Ｉ、画素Ｃの順序は、少なくとも行を行き来する順序となっている。さらに当該順序は、同一の行または列が連続的に並ばない方が好ましい。

なお、順序１において画素Ａの次に画素Ｉが制御されるが、いずれの画素もいずれかの順番では制御される。このように、順序テーブル５１６の順序はいわゆる間引き読出しとは異なるが、間引き読み出しの場合に適用してもよい。この場合に例えば、画素の半分を読み出す間引きの場合に、１番目から５番目までの画素を制御してこれらから画素信号を読み出してもよい。

図７は、撮像素子１００の機能的構成を示すブロック図である。アナログのマルチプレクサ４１１は、上記順序設定部５１４が順序テーブル５１６を参照して決定した順序で単位グループ１３３の各画素ＡからＩを順番に選択して、それぞれの画素信号を出力配線３０８へ出力させる。

マルチプレクサ４１１を介して出力された画素信号は、出力配線３０８を介して、相関二重サンプリング（ＣＤＳ）・アナログ／デジタル（Ａ／Ｄ）変換を行う信号処理回路４１２により、ＣＤＳおよびＡ／Ｄ変換が行われる。Ａ／Ｄ変換によりデジタル化された画素信号は、出力配線３３０を介してデマルチプレクサ４１３に引き渡され、それぞれの画素に対応する画素メモリ４１４に格納される。この場合に、画素メモリ４１４は画素の二次元的な配列の位置に対応付けられている。

図７に示す例において、図６の順序テーブル５１６の順序１に従って、マルチプレクサ４１１は、単位グループ１３３の画素Ａ等の電荷蓄積を制御し、画素信号を出力させる。例えばマルチプレクサ４１１は、１番目に画素Ａの画素信号を出力させ、２番目に画素Ｉの画素信号を出力させる。デマルチプレクサ４１３は、Ａ／Ｄ変換された画素Ａの画素信号をメモリＡに格納し、次にＡ／Ｄ変換された画素Ｉの画素信号をメモリＩに格納する。

マルチプレクサ４１１は、撮像チップ１１３に形成される。信号処理回路４１２は、信号処理チップ１１１に形成される。デマルチプレクサ４１３および画素メモリ４１４は、メモリチップ１１２に形成される。

単位グループ１３３に対応して出力配線３０８、３３０が設けられている。撮像素子１００は撮像チップ１１３、信号処理チップ１１１およびメモリチップ１１２を積層しているので、これらの配線をバンプ１０９を用いたチップ間の電気的接続とすることにより、各チップを面方向に大きくすることなく配線を引き回すことができる。

演算回路４１５は、画素メモリ４１４に格納された画素信号を処理して後段の画像処理部に引き渡す。演算回路４１５は、信号処理チップ１１１に設けられても良いし、メモリチップ１１２に設けられても良い。なお、図では１グループ分の接続を示すが、実際にはこれらがグループごとに存在して、並列で動作する。ただし、演算回路４１５はグループごとに存在しなくても良く、例えば、一つの演算回路４１５がそれぞれのグループに対応する画素メモリ４１４の値を順に参照しながらシーケンシャルに処理しても良い。

図８は、複数の単位グループ１３３、１３５の電荷蓄積の制御の順序を示す概念図である。単位グループ１３３と単位グループ１３５とで、対応する位置の画素の少なくとも一部について電荷蓄積の制御の順序が異なる。

図８に示す例において、単位グループ１３３の制御の順序は、図６の順序テーブル５１６の順序１に従って「ＡＩＣＧＦＤＨＢＥ」である。一方、単位グループ１３５の制御の順序は、順序テーブル５１６の順序２に従って「ＩＡＧＣＤＦＢＨＩＥ」である。単位グループ１３３の画素Ａは１番目に制御されるのに対し、単位グループ１３３の画素Ａは２番目に制御される。

図８に示す実施形態によれば、複数の単位グループ１３３、１３５で、対応する位置の画素の少なくとも一部について電荷蓄積の制御の順序が異なる。よって、動体を撮像した場合の歪をより分散させて画像上で目立たなくすることができる。

図９は、他の画素１７０の等価回路を示す。図９において図３の画素１５０と同じ構成については同じ参照番号を付して説明を省略する。なお、出力配線３０８には図３の例と同様に、負荷電流源が接続されるが図示を省略した。

画素１７０は、転送配線３０２と転送トランジスタ１５２のゲートとの間に行選択トランジスタ１７１および列選択トランジスタ１７２が設けられている。行選択トランジスタ１７１のゲートは行選択配線３９１に接続されており、列選択トランジスタ１７２のゲートは列選択配線３９２に接続されている。当該行選択配線３９１には例えば少なくとも単位グループ１３３内における当該画素１７０と行方向に並んだ複数の画素の行選択トランジスタのゲートが共通に配されている。同様に、当該列選択配線３９２には例えば少なくとも単位グループ１３３内における当該画素１７０と列方向に並んだ複数の画素の列選択トランジスタのゲートが共通に配されている。

上記構成によれば、行選択配線３９１と列選択配線３９２とにオン信号が付加された場合に当該配線で特定される画素１７０の転送トランジスタ１５２をオンにすることができる。これにより、画素単位で転送トランジスタのオンオフを制御することができる。

さらに、画素１７０には、画素１５０の一個の選択トランジスタ１５８に代えて、行選択トランジスタ１７４および列選択トランジスタ１７５が設けられている。行選択トランジスタ１７４のゲートは行選択配線３９４に接続されており、列選択トランジスタ１７５のゲートは列選択配線３９５に接続されている。当該行選択配線３９４には例えば少なくとも単位グループ１３３内における当該画素１７０と行方向に並んだ複数の画素の行選択トランジスタのゲートが共通に配されている。同様に、当該列選択配線３９５には例えば少なくとも単位グループ１３３内における当該画素１７０と列方向に並んだ複数の画素の列選択トランジスタのゲートが共通に配されている。

上記構成によれば、行選択配線３９４と列選択配線３９５とにオン信号が付加された場合に当該配線で特定される画素１７０の画素信号を出力配線３０８に出力することができる。これにより、画素１５０のように選択トランジスタ１５８と一対一に対応した選択配線３０６よりも、配線数を減らすことができる。

画素１７０には、画素１５０の一個のリセットトランジスタ１５４に代えて、行選択トランジスタ１７６および列選択トランジスタ１７７が設けられている。行選択トランジスタ１７６のゲートは行選択配線３９６に接続されており、列選択トランジスタ１７７のゲートは列選択配線３９７に接続されている。当該行選択配線３９６には例えば少なくとも単位グループ１３３内における当該画素１７０と行方向に並んだ複数の画素の行選択トランジスタのゲートが共通に配されている。同様に、当該列選択配線３９７には例えば少なくとも単位グループ１３３内における当該画素１７０と列方向に並んだ複数の画素の列選択トランジスタのゲートが共通に配されている。

上記構成によれば、行選択配線３９６と列選択配線３９７とにオン信号が付加された場合に当該配線で特定される画素１７０のリセットを実行することができる。これにより、画素単位でリセットを制御することができる。

なお、転送トランジスタ１５２に対する行選択配線３９１および列選択配線３９２と、リセットのための行選択配線３９６および列選択配線３９７と、出力配線３０８に対する行選択配線３９４および列選択配線３９５とは組で用いられなくてよい。いずれかに対して画素１５０の構成を用いてよい。また、転送と出力を同時に行うことがない場合には、行選択配線３９１、３９４を一本にして転送と出力とで共通に用いるとともに、列選択配線３９２、３９５も一本にして転送と出力とで共通に用いてもよい。

上記実施形態にはいずれも、電源配線３０４は単位グループ１３３で共通である。これに加えて、電源配線３０４は複数の単位グループ１３１間で共通であってもよい。

図１０は、他の駆動部５２２を有する撮像装置５００の構成を示すブロック図である。図１０の撮像装置５００において図５の撮像装置５００と同じ構成については同じ参照番号を付して説明を省略する。

駆動部５２２は、図５の駆動部５０２の順序テーブル５１６に代えて、乱数発生部５１８を有する。乱数発生部５１８は、システム制御部５０１からの指示により疑似乱数を発生させる。順序設定部５１４は、乱数発生部５１８により発生した疑似乱数に基づいて単位グループ１３３に含まれる各画素Ａ等を制御する順序を設定する。

疑似乱数が示す数値と画素の二次元的な位置とを予め対応付けておくことにより、順序設定部５１４は、乱数発生部５１８により発生した疑似乱数で示される画素を制御する。これにより、疑似乱数を用いて、単位グループのそれぞれに含まれる互いに隣接する少なくとも２つの画素が連続して選択されない順序で各画素が制御される。

これに代えて、またはこれに加えて、順序設定部５１４は、図６に示した順序テーブル５１６において複数の順序のいずれを用いるかを、乱数発生部５１８により発生した疑似乱数を用いて決定してもよい。

以上、本実施形態によれば、単位グループ内において互いに隣接する少なくとも２つの画素が連続して選択されない順序で画素信号が出力されるので、動体を撮像した場合の歪を分散させて画像上で目立たなくすることができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１００撮像素子、１０１マイクロレンズ、１０２カラーフィルタ、１０３パッシベーション膜、１０４ＰＤ、１０５トランジスタ、１０６ＰＤ層、１０７配線、１０８配線層、１０９バンプ、１１０ＴＳＶ、１１１信号処理チップ、１１２メモリチップ、１１３撮像チップ、１３１単位グループ、１３３単位グループ、１３５単位グループ、１５０画素、１５２転送トランジスタ、１５４リセットトランジスタ、１５６増幅トランジスタ、１５８選択トランジスタ、１７０画素、１７１行選択トランジスタ、１７２列選択トランジスタ、１７４行選択トランジスタ、１７５列選択トランジスタ、１７６行選択トランジスタ、１７７列選択トランジスタ、３００リセット配線、３０２転送配線、３０４電源配線、３０６選択配線、３０８出力配線、３０９負荷電流源、３１０リセット配線、３１２転送配線、３１６選択配線、３２０リセット配線、３２２転送配線、３２６選択配線、３３０出力配線、３９１行選択配線、３９２列選択配線、３９４行選択配線、３９５列選択配線、３９６行選択配線、３９７列選択配線、４１１マルチプレクサ、４１２信号処理回路、４１３デマルチプレクサ、４１４画素メモリ、４１５演算回路、５００撮像装置、５２０撮影レンズ、５０１システム制御部、５０２駆動部、５０３測光部、５０４ワークメモリ、５０５記録部、５０６表示部、５１１画像処理部、５１２演算部、５１４順序設定部、５１６順序テーブル、５１８乱数発生部、５２２駆動部

Claims

第１領域において配置され、光を電荷に変換する複数の第１光電変換部と、前記第１領域から行方向側の第２領域において配置され、光を電荷に変換する複数の第２光電変換部と、を有する撮像素子と、
前記複数の第１光電変換部においてそれぞれ電荷が転送される順序と、前記複数の第２光電変換部においてそれぞれ電荷が転送される順序と、が異なる順序となるように制御する制御部と、
を備える撮像装置。
光を電荷に変換する複数の光電変換部を有する撮像素子と、
前記複数の光電変換部のうち、前記撮像素子の第１領域に配置される複数の第１光電変換部においてそれぞれ電荷が転送される順序と、前記複数の光電変換部のうち、前記撮像素子の、前記第１領域から行方向側の第２領域に配置される複数の第２光電変換部においてそれぞれ電荷が転送される順序と、が異なる順序となるように制御する制御部と、
を備える撮像装置。
前記複数の第１光電変換部は、前記第１領域において前記行方向に並んで配置され、
前記複数の第２光電変換部は、前記第２領域において前記行方向に並んで配置される請求項１または請求項２に記載の撮像装置。
前記制御部は、前記複数の第１光電変換部のうち、前記行方向において互いに隣り合って並ぶ光電変換部が連続する順序でそれぞれ電荷が転送されないように制御する請求項３に記載の撮像装置。
前記制御部は、前記複数の第２光電変換部のうち、前記行方向において互いに隣り合って並ぶ光電変換部が連続する順序でそれぞれ電荷が転送されないように制御する請求項２または請求項４に記載の撮像装置。
前記複数の第１光電変換部は、前記第１領域において列方向に並んで配置され、
前記複数の第２光電変換部は、前記第２領域において前記列方向に並んで配置される請求項１から請求項５のいずれか一項に記載の撮像装置。
前記制御部は、前記複数の第１光電変換部のうち、前記列方向において互いに隣り合って並ぶ光電変換部が連続する順序でそれぞれ電荷が転送されないように制御する請求項６に記載の撮像装置。
前記制御部は、前記複数の第２光電変換部のうち、前記列方向において互いに隣り合って並ぶ光電変換部が連続する順序でそれぞれ電荷が転送されないように制御する請求項６または請求項７に記載の撮像装置。
前記撮像素子は、前記第１光電変換部から転送された電荷に基づく信号と、前記第２光電変換部から転送された電荷に基づく信号と、に対して信号処理を行う信号処理部を有する請求項１から請求項８のいずれか一項に記載の撮像装置。
前記信号処理部は、アナログ信号をデジタル信号に変換するための回路を有する請求項９に記載の撮像装置。
前記撮像素子は、前記複数の第１光電変換部と前記複数の第２光電変換部とが配置される第１半導体チップと、前記信号処理部が配置される前記第１半導体チップとは異なる第２半導体チップと、を有する請求項９または請求項１０に記載の撮像装置。
前記第１半導体チップは、前記第２半導体チップにより積層される請求項１１に記載の撮像装置。
前記信号処理部は、前記第１光電変換部から転送された電荷に基づく信号に対して信号処理を行う第１信号処理回路と、前記第２光電変換部から転送された電荷に基づく信号に対して信号処理を行う第２信号処理回路と、を有する請求項９に記載の撮像装置。
前記第１信号処理回路と前記第２信号処理回路とは、アナログ信号をデジタル信号に変換するための回路をそれぞれ有する請求項１３に記載の撮像装置。
前記撮像素子は、前記複数の第１光電変換部と前記複数の第２光電変換部とが配置される第１半導体チップと、前記第１信号処理回路と前記第２信号処理回路とが配置される前記第１半導体チップとは異なる第２半導体チップと、を有する請求項１３または請求項１４に記載の撮像装置。
前記第１半導体チップは、前記第２半導体チップにより積層される請求項１４に記載の撮像装置。
第１領域において配置され、光を電荷に変換する複数の第１光電変換部と、
前記第１領域から行方向側の第２領域において配置され、光を電荷に変換する複数の第２光電変換部と、を備え、
前記複数の第１光電変換部においてそれぞれ電荷が転送される順序は、前記複数の第２光電変換部においてそれぞれ電荷が転送される順序とは異なる撮像素子。
前記複数の第１光電変換部は、前記第１領域において前記行方向に並んで配置され、
前記複数の第２光電変換部は、前記第２領域において前記行方向に並んで配置される請求項１７に記載の撮像素子。
前記複数の第１光電変換部のうち、前記行方向において互いに隣り合って並ぶ光電変換部は、連続する順序でそれぞれ電荷が転送されない請求項１８に記載の撮像素子。
前記複数の第２光電変換部のうち、前記行方向において互いに隣り合って並ぶ光電変換部は、連続する順序でそれぞれ電荷が転送されない請求項１８または請求項１９に記載の撮像素子。
前記複数の第１光電変換部は、前記第１領域において列方向に並んで配置され、
前記複数の第２光電変換部は、前記第２領域において前記列方向に並んで配置される請求項１７から請求項２０のいずれか一項に記載の撮像素子。
前記複数の第１光電変換部のうち、前記列方向において互いに隣り合って並ぶ光電変換部は、連続する順序でそれぞれ電荷が転送されない請求項２１に記載の撮像素子。
前記複数の第２光電変換部のうち、前記列方向において互いに隣り合って並ぶ光電変換部は連続する順序でそれぞれ電荷が転送されない請求項２１または請求項２２に記載の撮像素子。
前記第１光電変換部から転送された電荷に基づく信号と、前記第２光電変換部から転送された電荷に基づく信号と、に対して信号処理を行う信号処理部を備える請求項１７から請求項２３のいずれか一項に記載の撮像素子。
前記信号処理部は、アナログ信号をデジタル信号に変換するための回路を有する請求項２４に記載の撮像素子。
前記複数の第１光電変換部と前記複数の第２光電変換部とは、第１半導体チップに配置され、前記信号処理部は、前記第１半導体チップとは異なる第２半導体チップに配置される請求項２４または請求項２５に記載の撮像素子。
前記第１半導体チップは、前記第２半導体チップにより積層される請求項２６に記載の撮像素子。
前記信号処理部は、前記第１光電変換部から転送された電荷に基づく信号に対して信号処理を行う第１信号処理回路と、前記第２光電変換部から転送された電荷に基づく信号に対して信号処理を行う第２信号処理回路と、を有する請求項２４に記載の撮像素子。
前記第１信号処理回路と前記第２信号処理回路とは、アナログ信号をデジタル信号に変換するための回路をそれぞれ有する請求項２８に記載の撮像素子。
前記複数の第１光電変換部と前記複数の第２光電変換部とは第１半導体チップに配置され、前記第１信号処理回路と前記第２信号処理回路とは、前記第１半導体チップとは異なる第２半導体チップに配置される請求項２８または請求項２９に記載の撮像素子。
前記第１半導体チップは、前記第２半導体チップにより積層される請求項３０に記載の撮像素子。