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JP2020017668A - 半導体装置の製造方法 - Google Patents

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JP2020017668A
JP2020017668A JP2018140537A JP2018140537A JP2020017668A JP 2020017668 A JP2020017668 A JP 2020017668A JP 2018140537 A JP2018140537 A JP 2018140537A JP 2018140537 A JP2018140537 A JP 2018140537A JP 2020017668 A JP2020017668 A JP 2020017668A
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JP
Japan
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layer
insulating film
pad
conductive layer
polishing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2018140537A
Other languages
English (en)
Inventor
川崎　貴彦
Takahiko Kawasaki
貴彦 川崎
松井　之輝
Yukiteru Matsui
之輝 松井
聡文 側瀬
Akifumi Kawase
聡文 側瀬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
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Priority to US16/289,644 priority patent/US10998283B2/en
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Abstract

【課題】パッド同士を適切に接合することが可能な半導体装置の製造方法を提供する。【解決手段】一の実施形態によれば、半導体装置の製造方法は、第１基板に形成された第１絶縁膜に第１凹部を形成し、前記第１凹部内および前記第１凹部外の前記第１絶縁膜の表面に第１導電層を形成することを含む。前記方法はさらに、前記第１導電層を第１研磨レートで研磨する第１処理と、前記第１処理後に前記第１導電層を前記第１研磨レートより低い第２研磨レートで研磨する第２処理とを行うことで、３μｍ以下の幅を有し前記第１導電層を含む第１パッドを前記第１凹部内に形成することを含む。前記方法はさらに、前記第１基板と前記第２基板とをアニールすることで、前記第１基板の前記第１パッドと第２基板の第２パッドとを接合することを含む。さらに、前記第２処理は、前記第１導電層の前記第１絶縁膜に対する選択比が０．３〜０．４になるように行われる。【選択図】図５

Description

本発明の実施形態は、半導体装置の製造方法に関する。
３次元メモリなどの半導体装置は、あるウェハの金属パッドと別のウェハの金属パッドとを貼合プロセスにより接合することで製造される場合がある。この場合、金属パッドをＣＭＰ（Chemical Mechanical Polishing）により研磨して、金属パッドにディッシングが残存した場合などに、金属パッド同士が適切に接合されない可能性がある。
特開２０１６−１５３１５２号公報 特開２０１７−１６２９２８号公報
パッド同士を適切に接合することが可能な半導体装置の製造方法を提供する。
一の実施形態によれば、半導体装置の製造方法は、第１基板に形成された第１絶縁膜に第１凹部を形成し、前記第１凹部内および前記第１凹部外の前記第１絶縁膜の表面に第１導電層を形成することを含む。前記方法はさらに、前記第１導電層を第１研磨レートで研磨する第１処理と、前記第１処理後に前記第１導電層を前記第１研磨レートより低い第２研磨レートで研磨する第２処理とを行うことで、３μｍ以下の幅を有し前記第１導電層を含む第１パッドを前記第１凹部内に形成することを含む。前記方法はさらに、前記第１基板と前記第２基板とをアニールすることで、前記第１基板の前記第１パッドと第２基板の第２パッドとを接合することを含む。さらに、前記第２処理は、前記第１導電層の前記第１絶縁膜に対する選択比が０．３〜０．４になるように行われる。
第１実施形態の半導体装置の構造を示す断面図である。 第１実施形態の柱状部の構造を示す断面図である。 第１実施形態の半導体装置の製造方法を示す断面図である。 第１実施形態の半導体装置の製造方法の詳細を示す断面図(1/2)である。 第１実施形態の半導体装置の製造方法の詳細を示す断面図(2/2)である。 第１実施形態の半導体装置の製造方法について説明するための表である。 第１実施形態の半導体装置の製造方法について説明するためのグラフである。 第１実施形態の半導体装置の製造方法について説明するための表である。
以下、本発明の実施形態を、図面を参照して説明する。
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。図１の半導体装置は、アレイチップ１と回路チップ２が貼り合わされた３次元メモリである。
アレイチップ１は、複数のメモリセルを含むメモリセルアレイ１１と、メモリセルアレイ１１上の絶縁層１２（例えばシリコン窒化膜）と、絶縁層１２上の絶縁層１３（例えばシリコン酸化膜）と、メモリセルアレイ１１下の層間絶縁膜１４とを備えている。
回路チップ２は、絶縁層１５を介してアレイチップ１下に設けられている。回路チップ２は、層間絶縁膜１６と、層間絶縁膜１６下の基板１７とを備えている。基板１７は例えば、シリコン基板などの半導体基板である。図１は、基板１７の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板１７の表面に垂直なＺ方向とを示している。本明細書においては、＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱うが、−Ｚ方向は、重力方向と一致していても一致していなくてもよい。
アレイチップ１は、メモリセルアレイ１１内の電極層として、複数のワード線ＷＬと、バックゲートＢＧと、選択ゲートＳＧとを備えている。図１は、メモリセルアレイ１１の階段構造部２１を示している。図１に示すように、各ワード線ＷＬは、コンタクトプラグ２２を介してワード配線層２３と電気的に接続され、バックゲートＢＧは、コンタクトプラグ２４を介してバックゲート配線層２５と電気的に接続され、選択ゲートＳＧは、コンタクトプラグ２６を介して選択ゲート配線層２７と電気的に接続されている。ワード線ＷＬ、バックゲートＢＧ、および選択ゲートＳＧを貫通する柱状部ＣＬは、プラグ２８を介してビット線ＢＬと電気的に接続されている。
回路チップ２は、複数のトランジスタ３１を備えている。各トランジスタ３１は、基板１７上にゲート絶縁膜を介して設けられたゲート電極３２と、基板１７内に設けられた不図示のソース拡散層およびドレイン拡散層とを備えている。回路チップ２はさらに、これらのトランジスタ３１のソース拡散層またはドレイン拡散層上に設けられた複数のプラグ３３と、これらのプラグ３３上に設けられ、複数の配線を含む配線層３４と、配線層３４上に設けられ、複数の配線を含む配線層３５とを備えている。絶縁層１５内に設けられた複数の金属パッド３６は、配線層３５上に設けられている。アレイチップ１は、これらの金属パッド３６上に設けられ、複数の配線を含む配線層３７を備えている。本実施形態の各ワード線ＷＬは、配線層３７と電気的に接続されている。
アレイチップ１はさらに、不図示のビアプラグを介して配線層３７と電気的に接続されたパッド４１と、パッド４１上に設けられた外部接続電極４２と、外部接続電極４２上に設けられた外部接続パッド４３とを備えている。外部接続パッド４３は、はんだボール、金属バンプ、ボンディングワイヤなどを介して実装基板や他の装置に接続可能である。
図２は、第１実施形態の柱状部ＣＬの構造を示す断面図である。
図２に示すように、メモリセルアレイ１１は、層間絶縁膜１４上に交互に積層された複数のワード線ＷＬと複数の絶縁層５１とを備えている。各ワード線ＷＬは、例えばＷ（タングステン）層である。各絶縁層５１は、例えばシリコン酸化膜である。
柱状部ＣＬは、ブロック絶縁膜５２と、電荷蓄積層５３と、トンネル絶縁膜５４と、チャネル半導体層５５と、コア絶縁膜５６とを備えている。電荷蓄積層５３は、例えばシリコン窒化膜であり、ワード線ＷＬおよび絶縁層５１の側面にブロック絶縁膜５２を介して形成されている。チャネル半導体層５５は、例えばシリコン層であり、電荷蓄積層５３の側面にトンネル絶縁膜５４を介して形成されている。ブロック絶縁膜５２、トンネル絶縁膜５４、およびコア絶縁膜５６の例は、シリコン酸化膜や金属絶縁膜である。
図３は、第１実施形態の半導体装置の製造方法を示す断面図である。
図３は、複数個のアレイチップ１を含むアレイウェハＷ１と、複数個の回路チップ２を含む回路ウェハＷ２とを示している。図３はさらに、アレイウェハＷ１の下面に設けられた第１絶縁層６１および複数の第１金属パッド６２と、回路ウェハＷ２の上面に設けられた第２絶縁層７１および複数の第２金属パッド７２とを示している。各第１金属パッド６２は、配線層３７の下面に設けられ、各第２金属パッド７２は、配線層３５の上面に設けられている。また、アレイウェハＷ１は、絶縁層１３上に基板１８を備えている。
なお、図３では、層間絶縁膜１４の下面に第１絶縁層６１が形成されているが、第１絶縁層６１は層間絶縁膜１４に含まれ一体化していてもよい。同様に、図３では、層間絶縁膜１６の上面に第２絶縁層７１が形成されているが、第２絶縁層７１は層間絶縁膜１６に含まれ一体化していてもよい。
まず、アレイウェハＷ１と回路ウェハＷ２とを機械的圧力により貼り合わせる。これにより、第１絶縁層６１と第２絶縁層７１とが接着され、絶縁層１５が形成される。次に、アレイウェハＷ１および回路ウェハＷ２をアニールする。これにより、第１金属パッド６２と第２金属パッド７２とが接合され、複数の金属パッド３６が形成される。
その後、基板１８をＣＭＰ（Chemical Mechanical Polishing）やウェットエッチングにより除去し、アレイウェハＷ１および回路ウェハＷ２を複数のチップに切断する。このようにして、図１の半導体装置が製造される。なお、外部接続電極４２と外部接続パッド４３は、例えば基板１８の除去後にパッド４１上に形成される。
なお、本実施形態ではアレイウェハＷ１と回路ウェハＷ２とを貼り合わせているが、代わりにアレイウェハＷ１同士を貼り合わせてもよい。図１〜図３を参照して前述した内容や、図４〜図８を参照して後述する内容は、アレイウェハＷ１同士の貼合にも適用可能である。アレイウェハＷ１はメモリウェハとも呼ばれ、回路ウェハＷ２はＣＭＯＳウェハとも呼ばれる。
図４と図５は、第１実施形態の半導体装置の製造方法の詳細を示す断面図である。
図４(ａ)は、図３と同様にアレイウェハＷ１を示している。アレイウェハＷ１は、凹部８１ａを有する絶縁膜８１と、バリアメタル層８２と、配線材層８３とを備えている。絶縁膜８１は第１絶縁膜の一例であり、凹部８１ａは第１凹部の一例である。配線材層８３は第１導電層の一例であり、バリアメタル層８２は別の導電層の一例である。また、基板１８は第１基板の一例である。
絶縁膜８１は、上述の層間絶縁膜１４や第１絶縁層６１に相当し、例えばシリコン酸化膜（ＳｉＯ２膜）である。凹部８１ａは、絶縁膜８１に形成されており、例えば正方形または長方形の平面形状を有している。バリアメタル層８２は、例えばＴｉ（チタン）層であり、凹部８１ａ内および凹部８１ａ外の絶縁膜８１の表面に形成されている。配線材層８３は、例えばＣｕ（銅）層であり、凹部８１ａ内および凹部８１ａ外の絶縁膜８１の表面にバリアメタル層８２を介して形成されている。配線材層８３は、第１金属パッド６２を形成するために用いられる。第１金属パッド６２は、第１パッドの一例である。
符号Ｗは、凹部８１ａ内の配線材層８３の幅を示し、符号Ｔ１は、凹部８１ａ内の配線材層８３の厚さを示す。幅Ｗは、例えば３μｍ以下である。凹部８１ａ内の配線材層８３の平面形状は、例えば正方形または長方形であり、幅Ｗは、正方形の一辺の長さ、または長方形の短辺または長辺の長さである。本実施形態では、凹部８１ａ内の配線材層８３の平面形状は、一辺の長さが３μｍ以下の正方形、または短辺および長辺の長さがいずれも３μｍ以下の長方形である。
図４(ａ)に示す構造は、以下のように形成される。まず、基板１８に絶縁膜８１を形成し、絶縁膜８１に凹部８１ａを形成する。次に、凹部８１ａ内および凹部８１ａ外の絶縁膜８１の表面に、バリアメタル層８２と配線材層８３とを順に形成する。その後、本実施形態では、絶縁膜８１、バリアメタル層８２、および配線材層８３をＣＭＰにより研磨する第１および第２処理を実行する。以下、第１および第２処理の詳細を説明する。
まず、配線材層８３を高い研磨レートで研磨する第１処理を行う（図４(ａ)）。この研磨レートは、第１研磨レートの一例である。図４(ａ)は、配線材層８３を研磨する研磨パッド３と、配線材層８３の研磨用のスラリーに含まれる砥粒Ｐ１を示している。第１処理では、バリアメタル層８２も研磨される。
第１処理は、図４(ｂ)に示すように、絶縁膜８１の表面がバリアメタル層８２から露出するまで継続される。第１処理によれば、配線材層８３を高い研磨レートで研磨することで、凹部８１ａ外の配線材層８３を短時間で除去することが可能となる。なお、第１処理は例えば、絶縁膜８１がバリアメタル層８２から露出するタイミングより少し前に終了してもよいし、絶縁膜８１がバリアメタル層８２から露出したタイミングより少し後に終了してもよい。
第１処理によれば、図４(ｂ)に示すように、配線材層８３の表面にディッシング８３ａが発生する可能性がある。ディッシング８３ａが大きいと、第１金属パッド６２が第２金属パッド７２と適切に接合されない可能性がある。
次に、配線材層８３を低い研磨レートで研磨する第２処理を行う（図５(ａ)）。この研磨レートは、第１研磨レートより低い第２研磨レートの一例である。図５(ａ)は、配線材層８３を研磨する上述の研磨パッド３と、配線材層８３の研磨用のスラリーに含まれる砥粒Ｐ２を示している。本実施形態の第２処理では、第１処理で用いられるスラリーと異なるスラリーが用いられ、例えばアルカリ性のスラリーが用いられる。第２処理では、バリアメタル層８２や絶縁膜８１も研磨される。
第２処理は、図５(ｂ)に示すように、配線材層８３のディッシング８３ａを小さくするために行われる。図５(ｂ)は、凹部８１ａ内の配線材層８３の厚さが、Ｔ１からＴ２に減少した様子を示している。本実施形態の第２処理の研磨は、配線材層８３の絶縁膜８１に対する選択比が０．３〜０．４になるように行われる。なお、第２処理は例えば、絶縁膜８１がバリアメタル層８２から露出するタイミングより少し前に開始してもよいし、絶縁膜８１がバリアメタル層８２から露出したタイミングより少し後に開始してもよい。
第２処理によれば、図５(ｂ)に示すように、配線材層８３により形成され、幅Ｗを有する第１金属パッド６２が凹部８１ａ内に形成される。第１金属パッド６２の幅Ｗは、例えば３μｍ以下である。第１金属パッド６２の平面形状は、例えば正方形または長方形であり、幅Ｗは、正方形の一辺の長さ、または長方形の短辺または長辺の長さである。本実施形態では、第１金属パッド６２の平面形状は、一辺の長さが３μｍ以下の正方形、または短辺および長辺の長さがいずれも３μｍ以下の長方形である。
本実施形態では、回路ウェハＷ２の第２金属パッド７２も、図４(ａ)〜図５(ｂ)の手順により形成される。具体的には、絶縁膜８１（第１絶縁膜）、凹部８１ａ（第１凹部）、バリアメタル層８２（導電層）、配線材層８３（第１導電層）と同様の第２絶縁膜、第２凹部、導電層、第２導電層が形成され、第１処理と同様の第３処理が高い研磨レート（第３研磨レート）により行われ、第２処理と同様の第４処理が低い研磨レート（第４研磨レート）により行われる。第２金属パッド７２は第２パッドの一例であり、基板１７は第２基板の一例である。本実施形態では、第２金属パッド７２の平面形状は、第１金属パッド６２の平面形状と同一であり、一辺の長さが３μｍ以下の正方形、または短辺および長辺の長さがいずれも３μｍ以下の長方形となる。
その後、第１絶縁層６１と第２絶縁層７１とが接着されて絶縁層１５が形成され、第１金属パッド６２と第２金属パッド７２とが接合されて金属パッド３６が形成される。このようにして、アレイウェハＷ１と回路ウェハＷ２とが貼り合わされ、図１の半導体装置が製造される。
ここで、アレイウェハＷ１と回路ウェハＷ２との貼合について補足する。
アレイウェハＷ１と回路ウェハＷ２とを貼り合わせるためには、Ｃｕ層である第１金属パッド６２と第２金属パッド７２との貼合（接合）と、ＳｉＯ２膜である第１絶縁層６１と第２絶縁層７１との貼合（接着）が必要となる。
そのため、本実施形態では、第１〜第４処理の実行後に、第１および第２絶縁層６１、７１の表面にＮ２（窒素）プラズマを照射して、第１および第２絶縁層６１、７１の表面にダングリングボンドを形成する。次に、第１および第２絶縁層６１、７１のメガソニック洗浄を行うことで、第１および第２絶縁層６１、７１の表面にＯＨ基（水酸基）を形成する。次に、アレイウェハＷ１と回路ウェハＷ２とを加圧機構を用いて貼り合わせることで、第１および第２絶縁層６１、７１の表面の水素結合を進展させる。
その後、アレイウェハＷ１と回路ウェハＷ２を２００〜３００℃でアニールする。このアニールにより発生した水分は、第１および第２絶縁層６１、７１中に拡散し、第１絶縁層６１と第２絶縁層７１との間にＳｉＯ２結合を形成する。一方、このアニールにより第１および第２金属パッド６２、７２が膨張し熱溶融することで、第１金属パッド６２と第２金属パッド７２との間に金属結合が生じる。
このアニールの際に、アレイウェハＷ１および回路ウェハＷ２の表面に凹凸が残存していると、第１絶縁層６１と第２絶縁層７１との水素結合が十分に進展せずに、第１絶縁層６１と第２絶縁層７１との間にボイドが生じる可能性がある。また、第１および第２金属パッド６２、７２のディッシングが大きいと、第１金属パッド６２と第２金属パッド７２とが十分に接触せずに、金属結合が不足する可能性がある。そのため、本実施形態では、第１〜第４処理によりアレイウェハＷ１および回路ウェハＷ２の表面を研磨することで、これらの問題に対処している。
以下、引き続き図４(ａ)〜図５(ｂ)を参照して、第１および第２処理のさらなる詳細を説明する。以下の説明の中で、図６〜図８も適宜参照する。以下の説明は、第３および第４処理に対しても同様に適用可能である。
第１処理では、凹部８１ａ外の余分な配線材層８３を除去するために、配線材層８３を高い研磨レートで研磨し絶縁膜８１で研磨を停止するスラリーを用いて、配線材層８３を高速で除去する。この際、バリアメタル層８２の研磨レートは、配線材層８３の研磨レートと同等か、配線材層８３の研磨レートより少し高く設定することが望ましい。バリアメタル層８２は、例えばＴｉ層であるが、その他の金属層（例えばＴａ（タンタル）層）でもよい。
アレイウェハＷ１は、複数の第１金属パッド６２を埋め込むための複数の凹部８１ａを備えている。第１処理によれば、凹部８１ａ同士で配線材層８３の占有率が異なることでエロージョンが発生する可能性や、凹部８１ａ同士で幅Ｗが異なることで様々な形状のディッシング８３ａが発生する可能性がある。本実施形態の第２処理は、このようなエロージョンやディッシング８３ａを低減するために行われる。
ここで、配線材層８３の絶縁膜８１に対する選択比が１となるように第２処理を行うことを想定する。選択比が１であれば、絶縁膜８１と配線材層８３は同じ研磨レートで研磨される。しかしながら、選択比を１とすると、エロージョンやディッシング８３ａを十分に低減することができず、アレイウェハＷ１の貼合時に絶縁膜８１のボイドや配線材層８３の未接合が発生することが判明した。よって、選択比を１とすることは好ましくない。
そこで、本実施形態では、配線材層８３の絶縁膜８１に対する選択比が０．３〜０．４となるように第２処理を行う。その結果、エロージョンやディッシング８３ａを十分に低減できることが判明した。
図６は、第１実施形態の半導体装置の製造方法について説明するための表である。
図６は、配線材層８３の絶縁膜８１に対する選択比を変化させた場合の、ディッシング量と貼合面積の変化を示している。ディッシング量は、ディッシング８３ａの深さを意味し、ディッシング８３ａが凹型の場合のディッシング量を正で示し、ディッシング８３ａが凸型の場合のディッシング量を負で示している。貼合面積は、第１金属パッド６２と第２金属パッド７２が正常に接合された面積を示している。第１金属パッド６２と第２金属パッド７２の平面形状は、一辺の長さが３μｍの正方形である。
なお、ディッシング量が正の場合には、配線材層８３の下面の中央部が、配線材層８３の下面の外周部よりも高い位置に位置し、配線材層８３の下面は上方向に突出した形状を有している。一方、ディッシング量が負の場合には、配線材層８３の下面の中央部が、配線材層８３の下面の外周部よりも低い位置に位置し、配線材層８３の下面は下方向に突出した形状を有している。一般に、ディッシングとは、前者の下面のように上方向に突出した形状を指す。しかしながら、ここでは、前者の下面と後者の下面とを統一的に取り扱うために、後者の下面のように下方向に突出した形状もディッシングと呼ぶ。
図６によれば、選択比が０．７７から０．３７へと低下する間は、選択比の低下に伴いディッシング量が減少することが分かる。しかしながら、選択比が０．３７から０．２７に低下する間に、凸型のディッシング８３ａが生じ始めることが分かる。一方、貼合面積は選択比の低下に伴い増加し、選択比が０．３７まで低下するとほぼ飽和していることが分かる。よって、選択比が０．２７の場合の貼合面積は、選択比が０．３７の場合の貼合面積とほぼ同じである。
選択比が０．２７の場合、絶縁膜８１の研磨量が５０ｎｍになると、凸型のディッシング８３ａが生じ始めた。この場合、配線材層８３の未接合は十分に抑制できるものの、絶縁膜８１のボイドを十分に抑制することができない。よって、選択比を０．２７まで低下させることは望ましくなく、選択比は０．３７付近に設定することが望ましい。よって、本実施形態の選択比は、０．３〜０．４の範囲内で設定されている。この範囲は、図６に示す０．２７よりは高く、０．５４よりは低い領域内で、０．３７付近に設定したものである。
図７は、第１実施形態の半導体装置の製造方法について説明するためのグラフである。
図７は、選択比が０．７７の場合と０．３７の場合に関し、線幅とステップ高さとの関係を示している。縦軸のステップ高さは、上述のディッシング量を示す。横軸の線幅は、第１金属パッド６２の幅Ｗを示す。この場合の第１金属パッド６２の平面形状は正方形であり、幅Ｗは正方形の一辺の長さを表す。
図７によれば、選択比が０．３７であり、幅Ｗが３μｍ以下である場合には、ステップ高さ（ディッシング量）を０〜３ｎｍに維持できることが分かる。よって、幅Ｗが３μｍ以下の場合に本実施形態の第１および第２処理を適用する場合、選択比を０．３〜０．４に設定することでディッシング８３ａを十分に低減できることが分かる。
図８は、第１実施形態の半導体装置の製造方法について説明するための表である。
図８は、第２処理のスラリーを酸性にした場合のボイドの発生状況と、第２処理のスラリーをアルカリ性にした場合のボイドの発生状況とを示している。前者の場合のスラリーのｐＨは２〜３であり、後者の場合のスラリーのｐＨは１１〜１２である。前者の場合には、後者の場合と同様にＮ２プラズマ処理とメガソニック洗浄を行ったにもかかわらず、ボイドが発生している。
図８によれば、第２処理のスラリーをアルカリ性にすることで、ボイドの発生を抑制できることが分かった。理由は、第２処理のスラリーをアルカリ性にすると、研磨後の絶縁膜８１の表面に積極的にＯＨ基を付着させることができるためである。その結果、貼合時に必要なＯＨ基が十分に絶縁膜８１の表面に供給され、絶縁膜８１に良好な水素結合を形成することができる。
なお、本実施形態の第２処理は、研磨パッド３の温度を温度調整部により調整しながら行ってもよい。理由は、以下の通りである。
第２処理では、研磨が進行するに従い、研磨パッド３を保持する研磨テーブルの温度が上昇する。その後、研磨テーブルの温度が一定レベルに到達すると、研磨テーブルの温度が飽和する。しかし、この飽和温度は、研磨パッド３の状態、研磨パッド３用のドレッサの消耗材の状態、スラリーの温度などに依存して、５℃程度バラツキをもつ。
一方、この温度バラツキにより研磨パッド３の温度が変動し、第２処理の選択比が変動することが確認されている。選択比が変動すると、図５に示すようにディッシング量や貼合面積が変化してしまう。そのため、研磨パッド３の温度を安定化することが望ましい。
そこで、本実施形態では、研磨パッド３の温度をセンサにより検知し、研磨パッド３の温度が一定になるように温度調整部により研磨パッド３の温度を制御してもよい。温度調整部の例は、加熱器や冷却器である。例えば、温度調整部は、加熱器をオンにすることで研磨パッド３を加熱し、加熱器をオフにすることで研磨パッド３を冷却してもよい。あるいは、温度調整部は、加熱器をオンにすることで研磨パッド３を加熱し、冷却器をオンにすることで研磨パッド３を冷却してもよい。これにより、研磨パッド３の温度を一定値または一定範囲に維持することができ、選択比を一定値または一定範囲に維持することが可能となる。
また、図３や図４(ａ)〜図５(ｂ)を参照しつつ説明したように、アレイウェハＷ１と回路ウェハＷ２とを貼り合わせた後、本実施形態ではアレイウェハＷ１および回路ウェハＷ２をアニールする。これにより、第１金属パッド６２と第２金属パッド７２とが接合され、複数の金属パッド３６が形成される。ここで、バリアメタル層８２がＴｉ層の場合には、このアニールの温度を３００℃以下に制限して、ディッシング８３ａを小さくしておくことが望ましい。
以上のように、本実施形態では、配線材層８３を高レートで研磨する第１処理と、第１処理後に配線材層８３を低レートで研磨する第２処理とを行い、第２処理は、配線材層８３の絶縁膜８１に対する選択比が０．３〜０．４になるように行われる。よって、本実施形態によれば、第１金属パッド６２と第２金属パッド７２を適切に貼り合わせることや、第１絶縁層６１と第２絶縁層７１を適切に貼り合わせることが可能となる。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な方法は、その他の様々な形態で実施することができる。また、本明細書で説明した方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
１：アレイチップ、２：回路チップ、３：研磨パッド、
１１：メモリセルアレイ、１２：絶縁層、１３：絶縁層、１４：層間絶縁膜、
１５：絶縁層、１６：層間絶縁膜、１７：基板、１８：基板、
２１：階段構造部、２２：コンタクトプラグ、２３：ワード配線層、
２４：コンタクトプラグ、２５：バックゲート配線層、
２６：コンタクトプラグ、２７：選択ゲート配線層、２８：プラグ、
３１：トランジスタ、３２：ゲート電極、３３：プラグ、
３４：配線層、３５：配線層、３６：金属パッド、３７：配線層、
４１：パッド、４２：外部接続電極、４３：外部接続パッド、
５１：絶縁層、５２：ブロック絶縁膜、５３：電荷蓄積層、
５４：トンネル絶縁膜、５５：チャネル半導体層、５６：コア絶縁膜、
６１：第１絶縁層、６２：第１金属パッド、
７１：第２絶縁層、７２：第２金属パッド、
８１：絶縁膜、８１ａ：凹部、８２：バリアメタル層、
８３：配線材層、８３ａ：ディッシング

Claims (10)

  1. 第１基板に形成された第１絶縁膜に第１凹部を形成し、
    前記第１凹部内および前記第１凹部外の前記第１絶縁膜の表面に第１導電層を形成し、
    前記第１導電層を第１研磨レートで研磨する第１処理と、前記第１処理後に前記第１導電層を前記第１研磨レートより低い第２研磨レートで研磨する第２処理とを行うことで、３μｍ以下の幅を有し前記第１導電層を含む第１パッドを前記第１凹部内に形成し、
    前記第１基板と前記第２基板とをアニールすることで、前記第１基板の前記第１パッドと第２基板の第２パッドとを接合する、
    ことを含み、
    前記第２処理は、前記第１導電層の前記第１絶縁膜に対する選択比が０．３〜０．４になるように行われる、半導体装置の製造方法。
  2. 前記第１導電層は、Ｃｕ（銅）を含む、請求項１に記載の半導体装置の製造方法。
  3. 前記第１導電層は、前記第１凹部内および前記第１凹部外の前記第１絶縁膜の前記表面に別の導電層を介して形成される、請求項１または２に記載の半導体装置の製造方法。
  4. 前記別の導電層は、Ｔｉ（チタン）を含む、請求項３に記載の半導体装置の製造方法。
  5. 前記アニールは、２００℃以上かつ３００℃以下の温度で行われる、請求項１から４のいずれか１項に記載の半導体装置の製造方法。
  6. 前記第２処理は、前記第１処理で用いられるスラリーと異なるスラリーを用いて行われる、請求項１から５のいずれか１項に記載の半導体装置の製造方法。
  7. 前記第２処理は、アルカリ系のスラリーを用いて行われる、請求項１から６のいずれか１項に記載の半導体装置の製造方法。
  8. 前記第１パッドの平面形状は、各辺の長さが３μｍ以下の正方形または長方形である、請求項１から７のいずれか１項に記載の半導体装置の製造方法。
  9. 前記第２パッドの平面形状は、前記第１パッドの平面形状と同一である、請求項１から８のいずれか１項に記載の半導体装置の製造方法。
  10. 前記第２基板に形成された第２絶縁膜に第２凹部を形成し、
    前記第２凹部内および前記第２凹部外の前記第２絶縁膜の表面に第２導電層を形成し、
    前記第２導電層を第３研磨レートで研磨する第３処理と、前記第３処理後に前記第２導電層を前記第３研磨レートより低い第４研磨レートで研磨する第４処理とを行うことで、３μｍ以下の幅を有し前記第２導電層を含む前記第２パッドを前記第２凹部内に形成する、
    ことをさらに含み、
    前記第４処理は、前記第２絶縁膜の前記第２導電層に対する選択比が０．３〜０．４になるように行われる、請求項１から９のいずれか１項に記載の半導体装置の製造方法。
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