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JP2020010021A - 半導体パッケージ及びその製造方法 - Google Patents

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Abstract

【課題】信頼性が向上された半導体パッケージ及びその製造方法を提供する。【解決手段】半導体パッケージ１００は第１基板１０と、第１基板１０上に実装される第１半導体チップ５０と、第２半導体チップ６０と、第１半導体チップ、第２半導体チップ及び第１基板を覆う放熱部材８０と、第１半導体チップと放熱部材８０との間、そして第２半導体チップと放熱部材８０との間に介在される熱境界物質膜７０ａ〜７０ｆと、を含む。熱境界物質膜は、第１半導体チップと第２半導体チップとの間に介在される第１熱境界物質部分７０ａと、第２側壁の外に突出された第２熱境界物質部分７０ｂを含む。第１基板１０の上面から第１熱境界物質部分７０ａの最下端までの第１距離Ｄ１は、第１基板１０の上面から第２熱境界物質部分７０ｂの最下端までの第２距離Ｄ２より小さい。【選択図】図２

Description

本発明は半導体パッケージ及びその製造方法に係る。
半導体パッケージは集積回路チップを電子製品に使用するのに適合な形態に具現したものである。通常的に半導体パッケージは印刷回路基板ＰＣＢ上に半導体チップを実装し、ボンディングワイヤ乃至バンプを利用してこれらを電気的に連結することが一般的である。電子産業の発達に応じて半導体パッケージの信頼性及び耐久性を向上させるための多様な研究が進行されている。
米国特許第８，４０９，９３０号公報
本発明が解決しようとする課題は信頼性が向上された半導体パッケージ及びその製造方法を提供することにある。
前記課題を達成するための本発明の実施形態に係る半導体パッケージは第１基板と、前記第１基板上に実装される第１半導体構造物と、前記第１基板上に実装され、前記第１半導体構造物と離隔される第２半導体構造物と、前記第１半導体構造物、前記第２半導体構造物及び前記第１基板を覆う放熱部材と、前記第１半導体構造物と前記放熱部材との間そして前記第２半導体構造物と前記放熱部材との間に介在される熱境界物質膜と、を含み、前記第１半導体構造物は前記第２半導体構造物に隣接する第１側壁と前記第１側壁とは反対側の第２側壁を有し、前記熱境界物質膜は前記第１半導体構造物と前記第２半導体構造物との間に介在される第１熱境界物質部分と前記第２側壁の外に突出された第２熱境界物質部分を含み、前記第１基板の上面から前記第１熱境界物質部分の最下端までの第１距離は前記第１基板の上面から前記第２熱境界物質部分の最下端までの第２距離より小さい。
本発明の一実施様態に係る半導体パッケージは第１基板と、前記第１基板上に実装される第１半導体構造物と、前記第１基板上に実装され、前記第１半導体構造物と離隔される第２半導体構造物と、前記第１半導体構造物、前記第２半導体構造物及び前記第１基板を覆う放熱部材と、前記第１半導体構造物と前記放熱部材との間そして前記第２半導体構造物と前記放熱部材との間に介在される熱境界物質膜と、を含み、前記第１半導体構造物は前記第２半導体構造物に隣接する第１側壁と前記第１側壁とは反対側の第２側壁を有し、前記熱境界物質膜は前記第１側壁に隣接する第１熱境界物質部分と前記第２側壁に隣接する第２熱境界物質部分を含み、前記第１熱境界物質部分は前記第２熱境界物質部分より厚い。
本発明の他の実施様態に係る半導体パッケージはパッケージ基板と、前記パッケージ基板上に実装され、前記パッケージ基板の上面に対して平行である方向に互いに離隔される第１半導体構造物及び第２半導体構造物と、前記第１半導体構造物、前記第２半導体構造物及び前記パッケージ基板を覆う放熱部材と、前記第１半導体構造物と前記放熱部材との間そして前記第２半導体構造物と前記放熱部材との間に介在される熱境界物質膜と、を含み、前記熱境界物質膜の厚さは位置に応じて異なり、前記第１半導体構造物と前記第２半導体構造物との間で最も厚い。
本発明に係る半導体パッケージではアンダーフィル膜と熱境界物質膜とが互いに離隔されてアンダーフィル膜と熱境界物質膜との間の物性差によるクラックのような不良を防止し、信頼性を向上させることができる。
また、本発明に係る半導体パッケージの製造方法はクラックのような不良を防止して歩留りを向上させることができる。
本発明の実施形態に係る半導体パッケージの平面図である。 図１をＩＩ−ＩＩ’線に沿って切断した断面図である。 図２の‘ＩＩＩ’部分を拡大した図面である。 図２の一部分を示す斜視図である。 図１をＶ−Ｖ’線に沿って切断した断面図である。 図２の断面を有する半導体パッケージを製造する過程を示す図面である。 本発明の実施形態に係る半導体パッケージの断面図である。 図７の‘ＶＩＩＩ’部分を拡大した図面である。 本発明の実施形態に係る半導体パッケージの平面図である。 本発明の実施形態に係る半導体パッケージの平面図である。 図９又は図１０をＸＩ−ＸＩ’線に沿って切断した断面図である。 本発明の実施形態に係る半導体パッケージ断面図である。 本発明の実施形態に係って図１２の‘ＸＩＩＩ’部分を拡大した図面である。 本発明の実施形態に係って図１２の‘ＸＩＩＩ’部分を拡大した図面である。 本発明の実施形態に係る半導体パッケージの断面図である。 本発明の実施形態に係る半導体パッケージの断面図である。 本発明の実施形態に係る半導体パッケージの断面図である。
以下、本発明をより具体的に説明するために本発明の実施形態を添付図面を参照しながら、より詳細に説明する。
図１は本発明の実施形態に係る半導体パッケージの平面図である。図２は図１をＩＩ−ＩＩ’線に沿って切断した断面図である。図３は図２の‘ＩＩＩ’部分を拡大した図面である。図４は図２の一部分を示す斜視図である。図５は図１をＶ−Ｖ’線に沿って切断した断面図である。
図１乃至図５を参照すれば、本実施形態に係る半導体パッケージ１００は第１基板１０を含む。第１基板１０の上に第２基板３０が実装される。第２基板３０の上に第１半導体チップ５０が実装される。第２基板３０の上に第２半導体チップ６０が実装される。第２半導体チップ６０は第１半導体チップ５０と第１方向Ｘに離隔される。第１半導体チップ５０、第２半導体チップ６０、第２基板３０、及び第１基板１０は放熱部材８０で覆われる。放熱部材８０の下面と第１基板１０との間には接着膜８２が介在される。放熱部材８０と第１半導体チップ５０との間、そして放熱部材８０と第２半導体チップ６０との間には熱境界物質（サーマルインタフェース材料）膜７０が介在される。
具体的に、第１基板１０は、例えば印刷回路基板である。第１基板１０はパッケージ基板と称される。第１基板１０は第１コア部１１、第１コア部１１の上面に配置される第１基板上部導電パターン１３、第１コア部１１の上面を覆う第１基板上部保護膜１７、第１コア部１１の下面に配置される第１基板下部導電パターン１５、そして第１コア部１１の下面を覆う第１基板下部保護膜１９を含む。第１基板上部導電パターン１３は第１基板下部導電パターン１５と電気的に連結される。第１基板下部導電パターン１５には外部連結端子２２が付着される。外部連結端子２２はソルダボールである。外部連結端子２２は錫及び鉛の中で少なくとも１つを含む。
第１コア部１１はエポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂、又はこれらにガラス繊維及び／又は無機フィラーのような補強剤が含浸された樹脂（例えば、プリプレグ（Ｐｒｅｐｒｅｇ））、及び／又は光硬化性樹脂等が使用されるが、特別にこれに限定されることではない。第１基板上部保護膜１７と第１基板下部保護膜１９は感光性ソルダレジスト（Ｐｈｏｔｏｓｅｎｓｉｔｉｖｅ Ｓｏｌｄｅｒ Ｒｅｓｉｓｔ、ＰＳＲ）膜である。前記感光性ソルダレジストは感光性高分子を含む。感光性高分子は感光性ポリイミド（ｐｈｏｔｏｓｅｎｓｉｔｉｖｅ ｐｏｌｙｉｍｉｄｅ、ＰＳＰＩ）、ポリベンゾオキサゾール（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ、ＰＢＯ）、フェノール系ポリマー（ｐｈｅｎｏｌｉｃ ｐｏｌｙｍｅｒ）、及びベンゾシクロブテン（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ、ＢＣＢ）系ポリマーの中で少なくとも１つを含む。前記感光性ソルダレジストは無機フィラーをさらに含む。第１基板上部導電パターン１３と第１基板下部導電パターン１５は銅、アルミニウム、及び金の中で少なくとも１つを含む。
第２基板３０はインターポーザ基板と称されてもよい。第２基板３０は第２コア部３１、第２コア部３１の上面に配置される第２基板上部導電パターン３３、第２コア部３１の上面を覆う第２基板上部保護膜３７、第２コア部３１の下面に配置される第２基板下部導電パターン３５、そして第２コア部３１の下面を覆う第２基板下部保護膜３９を含む。
第２コア部３１は、例えばシリコンを含む。第２基板上部保護膜３７と第２基板下部保護膜３９は感光性ソルダレジスト（Ｐｈｏｔｏｓｅｎｓｉｔｉｖｅ Ｓｏｌｄｅｒ Ｒｅｓｉｓｔ、ＰＳＲ）膜である。前記感光性ソルダレジストは感光性高分子を含む。感光性高分子は感光性ポリイミド（ｐｈｏｔｏｓｅｎｓｉｔｉｖｅ ｐｏｌｙｉｍｉｄｅ、ＰＳＰＩ）、ポリベンゾオキサゾール（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ、ＰＢＯ）、フェノール系ポリマー（ｐｈｅｎｏｌｉｃ ｐｏｌｙｍｅｒ）、及びベンゾシクロブテン（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ、ＢＣＢ）系ポリマーの中で少なくとも１つを含む。前記感光性ソルダレジストは無機フィラーをさらに含む。第２基板上部導電パターン３３と第２基板下部導電パターン３５は銅、アルミニウム、及び金の中で少なくとも１つを含む。
第１基板１０と第２基板３０は第１内部連結端子２６によって互いに電気的に連結される。第１内部連結端子２６は第１基板上部導電パターン１３と第２基板下部導電パターン３５を電気的に連結させる。第１内部連結端子２６はソルダボール、導電バンプ、及び導電ピラーの中で少なくとも１つである。第１内部連結端子２６は銅、錫、及び鉛の中で少なくとも１つを含む。第１基板１０と第２基板３０との間には第１アンダーフィル膜２４が介在される。
第１半導体チップ５０は第１チップボディー５１、第１チップボディー５１の下面に配置される第１チップ導電パッド５３、及び第１チップボディー５１の下面を覆う第１チップ保護膜５５を含む。第１チップボディー５１は半導体基板に配置される複数のトランジスタと配線を含む。第１チップ導電パッド５３はアルミニウムや銅のような金属を含む。第１チップ保護膜５５はシリコン窒化膜やポリイミドで形成されることができる。第１チップ導電パッド５３は第２内部連結端子４０によって第２基板上部導電パターン３３の一部と電気的に連結される。第２内部連結端子４０はソルダボール、導電バンプ、及び導電ピラーの中で少なくとも１つである。第２内部連結端子４０は銅、錫、及び鉛の中で少なくとも１つを含む。第１半導体チップ５０と第２基板３０との間には第２アンダーフィル膜４２が介在される。第１半導体チップ５０は第２半導体チップ６０に隣接する第１チップ右側壁５０ｓｒと、第１チップ右側壁５０ｓｒとは反対側の第１チップ左側壁５０ｓｌを含む。また、図１で第１半導体チップ５０は第１チップ右側壁５０ｓｒと第１チップ左側壁５０ｓｌを連結する第１チップ前側壁５０ｓｆと、第１チップ前側壁５０ｓｆとは反対側の第１チップ後側壁５０ｓｂをさらに含む。第１半導体チップ５０の上面５０ｕは第２基板３０の上面から第１距離Ｄ１を有する。
第２半導体チップ６０は第２チップボディー６１、第２チップボディー６１の下面に配置される第２チップ導電パッド６３、及び第２チップボディー６１の下面を覆う第２チップ保護膜６５を含む。第２チップボディー６１は半導体基板に配置される複数のトランジスタと配線を含む。第２チップ導電パッド６３はアルミニウムや銅のような金属を含む。第２チップ保護膜６５はシリコン窒化膜やポリイミドで形成される。第２チップ導電パッド６３は第３内部連結端子４４によって第２基板上部導電パターン３３の一部と電気的に連結される。第３内部連結端子４４はソルダボール、導電バンプ、及び導電ピラーの中で少なくとも１つである。第３内部連結端子４４は銅、錫、及び鉛の中で少なくとも１つを含む。第２半導体チップ６０と第２基板３０との間には第３アンダーフィル膜４６が介在される。第２半導体チップ６０は第１半導体チップ５０に隣接する第２チップ左側壁６０ｓｌと、第２チップ左側壁６０ｓｌとは反対側の第２チップ右側壁６０ｓｒを含む。また、図１で第２半導体チップ６０は第２チップ右側壁６０ｓｒと第２チップ左側壁６０ｓｌを連結する第２チップ前側壁６０ｓｆと、第２チップ前側壁６０ｓｆとは反対側の第２チップ後側壁６０ｓｂをさらに含む。第２半導体チップ６０の上面６０ｕは第２基板３０の上面から第２距離Ｄ２を有する。
第１距離Ｄ１は第２距離Ｄ２と同一である。即ち、第１半導体チップ５０の上面５０ｕの高さは第２半導体チップ６０の上面６０ｕの高さと同一である。
第１半導体チップ５０と第２半導体チップ６０は各々独立にシステムＬＳＩ（ｌａｒｇｅ ｓｃａｌｅ ｉｎｔｅｇｒａｔｉｏｎ）、ロジック回路、ＣＩＳ（ＣＭＯＳ ｉｍａｇｉｎｇ ｓｅｎｓｏｒ）等のようなイメージセンサー、フラッシュメモリ、ＤＲＡＭ、ＳＲＡＭ、ＥＥＰＲＯＭ、ＰＲＡＭ、ＭＲＡＭ、ＲｅＲＡＭ、ＨＢＭ（ｈｉｇｈ ｂａｎｄｗｉｄｔｈ ｍｅｍｏｒｙ）、ＨＭＣ（ｈｙｂｒｉｄ ｍｅｍｏｒｙ ｃｕｂｉｃ）等のようなメモリ素子、ＭＥＭＳ（ｍｉｃｒｏｅｌｅｃｔｒｏｍｅｃｈａｎｉｃａｌ ｓｙｓｔｅｍ）素子、又はＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ−Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ、注文形半導体）の中から選択される１つである。
第１乃至第３アンダーフィル膜２４、４２、４６は熱硬化性樹脂又は光硬化性樹脂を含む。また、第１乃至第３アンダーフィル膜２４、４２、４６は有機フィラー又は無機フィラーをさらに含むことができる。第２アンダーフィル膜４２は第３アンダーフィル膜４６と離隔される。第２アンダーフィル膜４２は第１半導体チップ５０の第１チップ右側壁５０ｓｒの外に突出された第２アンダーフィル突出部４２ａを含む。第３アンダーフィル膜４６は第２半導体チップ６０の第２チップ左側壁６０ｓｌの外に突出された第３アンダーフィル突出部４６ａを含む。
放熱部材８０は金属板である。熱境界物質膜７０は熱硬化性樹脂膜を含む。熱境界物質膜７０は前記熱硬化性樹脂膜内に分散されたフィラー粒子をさらに含む。前記フィラー粒子はシリカ、アルミナ、亜鉛酸化物、及び窒化ホウ素の中で少なくとも１つを含む。熱境界物質膜７０は第１乃至第６熱境界物質部分７０ａ〜７０ｆを含む。第１乃至第６熱境界物質部分７０ａ〜７０ｆは一体形になされる。第１熱境界物質部分７０ａは放熱部材８０と第１半導体チップ５０の上面５０ｕとの間に介在される。第２熱境界物質部分７０ｂは放熱部材８０と第２半導体チップ６０の上面６０ｕとの間に介在される。第３熱境界物質部分７０ｃは第１半導体チップ５０の第１チップ右側壁５０ｓｒと第２半導体チップ６０の第２チップ左側壁６０ｓｌとの間に介在される。第３熱境界物質部分７０ｃの上端は第１半導体チップ５０の上面５０ｕ又は第２半導体チップ６０の上面６０ｕと同一の高さである。第４熱境界物質部分７０ｄは第３熱境界物質部分７０ｃと放熱部材８０との間に介在される。第４熱境界物質部分７０ｄは第１熱境界物質部分７０ａと第２熱境界物質部分７０ｂとの間に介在される。第５熱境界物質部分７０ｅは第１半導体チップ５０の第１チップ左側壁５０ｓｌの外に突出される。第６熱境界物質部分７０ｆは第２半導体チップ６０の第２チップ右側壁６０ｓｒの外に突出される。
図１で第５熱境界物質部分７０ｅは延長されて第１チップ前側壁５０ｓｆの外に突出される。また、第５熱境界物質部分７０ｅは第１チップ後側壁５０ｓｂの外に突出される。第６熱境界物質部分７０ｆは延長されて第２チップ前側壁６０ｓｆの外に突出される。第６熱境界物質部分７０ｆは第２チップ後側壁６０ｓｂの外に突出される。第４熱境界物質部分７０ｄは延長されて第１熱境界物質部分７０ａと第６熱境界物質部分７０ｆとの間に介在される。第３熱境界物質部分７０ｃは第１半導体チップ５０と第６熱境界物質部分７０ｆとの間に介在される。
第２基板３０の上面から第３熱境界物質部分７０ｃの最下端までの第３距離Ｄ３は第２基板３０の上面から第５熱境界物質部分７０ｅの最下端までの第４距離Ｄ４より小さい。第２基板３０の上面から第６熱境界物質部分７０ｆの最下端までの第５距離Ｄ５は第３距離Ｄ３より大きい。第３距離Ｄ３は第４距離Ｄ４と第５距離Ｄ５より小さい。第４距離Ｄ４は第５距離Ｄ５と同一であるか、或いは類似である。第３乃至第５距離Ｄ３、Ｄ４、Ｄ５は全て第１距離Ｄ１と第２距離Ｄ２より小さい。第１半導体チップ５０と第２半導体チップ６０との間の間隔、即ち第６距離Ｄ６は望ましくは１ｍｍ以下である。熱境界物質膜７０は位置に応じて異なる厚さを有することができる。例えば、第５熱境界物質部分７０ｅの下端から放熱部材８０までの最短距離である第７距離Ｄ７は第３熱境界物質部分７０ｃの下端から放熱部材８０までの最短距離である第８距離Ｄ８より小さい。熱境界物質膜７０は第１半導体チップ５０と第２半導体チップ６０との間で最も厚く放熱部材８０と第１半導体チップ５０との間又は放熱部材８０と第２半導体チップ６０との間で最も薄い。第１半導体チップ５０と第２半導体チップ６０との間で熱境界物質膜７０の厚さは第３熱境界物質部分７０ｃの厚さと第４熱境界物質部分７０ｄの厚さの合計に対応されることができる。
図２乃至図５を参照すれば、第１半導体チップ５０と第２半導体チップ６０との間にはギャップ領域ＡＲ１が提供される。ギャップ領域ＡＲ１の上端は第１半導体チップ５０の上面５０ｕ又は第２半導体チップ６０の上面６０ｕの高さによって限定される。ギャップ領域ＡＲ１の下端は第２基板３０の上面によって限定される。ギャップ領域ＡＲ１の一側は第１半導体チップ５０の第１チップ右側壁５０ｓｒによって限定される。ギャップ領域ＡＲ１の他側は第２半導体チップ６０の第２チップ左側壁６０ｓｌによって限定される。
ギャップ領域ＡＲ１内で第３熱境界物質部分７０ｃ、第２アンダーフィル突出部４２ａ、及び第３アンダーフィル突出部４６ａで占有されない空き空間ＡＧ１が存在する。第３熱境界物質部分７０ｃは空き空間ＡＧ１によって第２アンダーフィル突出部４２ａ及び第３アンダーフィル突出部４６ａと離隔される。即ち、第３熱境界物質部分７０ｃと第２アンダーフィル突出部４２ａとの間、そして第３熱境界物質部分７０ｃと第３アンダーフィル突出部４６ａとの間に空き空間ＡＧ１が存在する。
熱境界物質膜７０は第２及び第３アンダーフィル膜４２、４６と互いに異なる物性（例えば、熱膨張係数及び弾性係数）を有する。半導体パッケージ１００を製造する工程で常温から約２００℃までの温度変化が発生する。仮に、ギャップ領域ＡＲ１内で熱境界物質膜７０が第２及び第３アンダーフィル突出部４２ａ、４６ａの中でいずれか１つでも接するようになれば、物性差によってストレスが発生して第２及び第３アンダーフィル膜４２、４６の中で少なくともいずれか１つにクラックが発生されることがある。例えば、第２及び第３アンダーフィル膜４２、４６の中で少なくともいずれか１つと第２基板３０との間の界面にクラックが発生することがある。このようにクラックが発生された場合、後続の半導体パッケージのテスト過程で受ける急激な温度変化によってクラックの程度は著しく増大する可能性があり、結果的に第２内部連結端子４０及び第３内部連結端子４４の中で少なくとも一部が第２基板上部導電パターン３３から分離されてバンプオープン（ｂｕｍｐ ｏｐｅｎ）問題が発生してしまい得る。
しかし、本発明では第３熱境界物質部分７０ｃが空き空間ＡＧ１によって第２アンダーフィル突出部４２ａ及び第３アンダーフィル突出部４６ａと離隔されているので、温度変化が発生してもこれらの間にストレスが発生されず、クラック問題を防止することができる。したがって、半導体パッケージ１００の信頼性を向上させることができる。
ギャップ領域ＡＲ１内に位置する第３熱境界物質部分７０ｃ、第２アンダーフィル突出部４２ａ、及び第３アンダーフィル突出部４６ａの体積の合計はギャップ領域ＡＲ１の全体体積の望ましくは９０％以下である。第１半導体チップ５０と第２半導体チップ６０との間のギャップ領域ＡＲ１で空き空間ＡＧ１の体積は第３熱境界物質部分７０ｃ、第２アンダーフィル突出部４２ａ、及び第３アンダーフィル突出部４６ａの体積の合計の１０％以上である。このような条件を満足する場合、半導体パッケージの製造工程とテスト過程で熱によって熱境界物質膜７０、第２アンダーフィル膜４２、及び第３アンダーフィル膜４６が膨脹しても、空き空間ＡＧ１が存在し、第３熱境界物質部分７０ｃが第２アンダーフィル突出部４２ａ及び第３アンダーフィル突出部４６ａと離隔されているので、これによって信頼性が向上された半導体パッケージ１００を提供することができる。
図６は図２の断面を有する半導体パッケージを製造する過程を示す図面である。図６を参照すれば、第１基板１０を準備する。第１基板１０は第１コア部１１、第１コア部１１の上面に配置される第１基板上部導電パターン１３、第１コア部１１の上面を覆う第１基板上部保護膜１７、第１コア部１１の下面に配置される第１基板下部導電パターン１５、そして第１コア部１１の下面を覆う第１基板下部保護膜１９を含む。第１内部連結端子２６を介在して第１基板１０上に第２基板３０を付着する。第２基板３０は第２コア部３１、第２コア部３１の上面に配置される第２基板上部導電パターン３３、第２コア部３１の上面を覆う第２基板上部保護膜３７、第２コア部３１の下面に配置される第２基板下部導電パターン３５、そして第２コア部３１の下面を覆う第２基板下部保護膜３９を含む。
第１基板１０と第２基板３０との間に第１アンダーフィル膜２４を形成する。第１アンダーフィル膜２４は熱硬化性又は光硬化性樹脂液を第１基板１０と第２基板３０との間に注入した後、前記樹脂液を硬化させて形成される。第２基板３０上に第２内部連結端子４０を介在して第１半導体チップ５０を実装する。第１半導体チップ５０と第２基板３０との間に第２アンダーフィル膜４２を形成する。第２アンダーフィル膜４２も熱硬化性又は光硬化性樹脂液を第２基板３０と第１半導体チップ５０との間に注入した後、前記樹脂液を硬化させて形成される。第２アンダーフィル膜４２の一部は第１半導体チップ５０の第１チップ右側壁５０ｓｒの外に突出されて第２アンダーフィル突出部４２ａを形成する。第２基板３０に第３内部連結端子４４を介在して第２半導体チップ６０を実装する。
図６の状態で第１半導体チップ５０と第２半導体チップ６０との間の点線で表示された空間がギャップ領域ＡＲ１に該当される。図６でギャップ領域ＡＲ１内に第２アンダーフィル突出部４２ａが存在する。
後続的に図２を参照して、第２半導体チップ６０と第２基板３０との間に第３アンダーフィル膜４６を形成する。第１半導体チップ５０の上面５０ｕと第２半導体チップ６０の上面６０ｕ上に熱境界物質膜形成用樹脂液をコーティングした状態で放熱部材８０で覆い、治具（ｊｉｇ）等で押した状態で約２００℃の熱を加えて前記樹脂液を硬化させて熱境界物質膜７０を形成する。この時、前記樹脂液が押さえられ、第１半導体チップ５０と第２半導体チップ６０の縁の外に押し出されて行き得る。したがって、第３乃至第６熱境界物質部分７０ｃ、７０ｄ、７０ｅ、７０ｆが形成される。半導体パッケージが高集積化されることに応じて第１半導体チップ５０と第２半導体チップ６０との間の間隔が狭くなり、第１半導体チップ５０の縁に押し出された樹脂液と第２半導体チップ６０の縁に押し出された樹脂液が合わされて、第１半導体チップ５０と第２半導体チップ６０との間で熱境界物質膜７０は相対的に厚くなり得る。したがって、図２のような構造の半導体パッケージ１００が形成される。放熱部材８０の下端は接着膜８２によって第１基板１０の上面に付着される。接着膜８２は熱境界物質膜７０と同一な物質を含む。接着膜８２は熱境界物質膜７０と同時に形成される。後続的に第１基板下部導電パターン１５に外部連結端子２２を付着する。
本発明では第３熱境界物質部分７０ｃが空き空間ＡＧ１によって第２アンダーフィル突出部４２ａ及び第３アンダーフィル突出部４６ａと離隔されて、上のように温度変化が発生してもこれらの間にストレスが発生されないので、クラック問題を防止することができる。したがって、半導体パッケージ１００の信頼性を向上させ、不良を減らして歩留りを向上させることができる。
図７は本発明の実施形態に係る半導体パッケージの断面図である。図８は図７の’ＶＩＩＩ’部分を拡大した図面である。
図７及び図８を参照すれば、本実施形態に係る半導体パッケージ１０１で第２アンダーフィル突出部４２ａは延長されて第１半導体チップ５０の第１チップ右側壁５０ｓｒと接する。第３アンダーフィル突出部４６ａは延長されて第２半導体チップ６０の第２チップ左側壁６０ｓｌと接する。また、第２アンダーフィル突出部４２ａは第３アンダーフィル突出部４６ａと接する。第２基板３０の上面から第２アンダーフィル突出部４２ａの上端は第９距離Ｄ９を有する。第９距離Ｄ９は第１距離Ｄ１の５０％以下である。第２基板３０の上面から第３アンダーフィル突出部４６ａの上端は第１０距離Ｄ１０を有する。第１０距離Ｄ１０は第１距離Ｄ１の５０％以下である。第３熱境界物質部分７０ｃは図２の半導体パッケージ１００においてよりギャップ領域ＡＲ１内で多い体積を占める。このような条件を満足する場合、半導体パッケージの製造工程とテスト過程で熱によって熱境界物質膜７０、第２アンダーフィル膜４２、及び第３アンダーフィル膜４６が膨脹しても、空き空間ＡＧ１が存在し、第３熱境界物質部分７０ｃが第２アンダーフィル突出部４２ａ及び第３アンダーフィル突出部４６ａと離隔されているので、これによって信頼性が向上された半導体パッケージ１００を提供することができる。その他の構成は図１乃至図５を参照して説明したことと同一／類似である。
図９及び図１０は本発明の実施形態に係る半導体パッケージの平面図である。図１１は図９又は図１０をＸＩ−ＸＩ’線に沿って切断した断面図である。
図９及び図１１を参照すれば、本実施形態に係る半導体パッケージ１０２では第２基板３０の中心部上に第１半導体チップ５０が実装され、第１半導体チップ５０の両横に第２半導体チップ６０ａ、６０ｂが配置される。第２半導体チップ６０ａ、６０ｂは第１サブ半導体チップ６０ａと第２サブ半導体チップ６０ｂを含む。第３熱境界物質部分７０ｃは第１サブ半導体チップ６０ａと第１半導体チップ５０との間、そして第２サブ半導体チップ６０ｂと第１半導体チップ５０との間に配置される。第１サブ半導体チップ６０ａと第２サブ半導体チップ６０ｂは互いに同一な機能をするか、互いに異なる機能をすることができる。その他の構成は図１乃至図５を参照して説明したことと同一／類似である。
図１０及び図１１を参照すれば、本実施形態に係る半導体パッケージ１０３では第２基板３０の中心部上に第１半導体チップ５０が実装され、第１半導体チップ５０の両横に第２半導体チップ６０ａ、６０ｂ、６０ｃ、６０ｄが配置される。第２半導体チップ６０ａ、６０ｂ、６０ｃ、６０ｄは第１サブ半導体チップ６０ａ、第２サブ半導体チップ６０ｂ、第３サブ半導体チップ６０ｃ、及び第４サブ半導体チップ６０ｄを含む。第１サブ半導体チップ６０ａと第３サブ半導体チップ６０ｃは第１半導体チップ５０の一側に隣接するように配置される。第２サブ半導体チップ６０ｂと第４サブ半導体チップ６０ｄは第１半導体チップ５０の他側に隣接するように配置される。第２半導体チップ６０ａ、６０ｂ、６０ｃ、６０ｄは互いに離隔される。第２半導体チップ６０ａ、６０ｂ、６０ｃ、６０ｄは互いに同一な機能をするか、互いに異なる機能をすることができる。その他の構成は図１乃至図５を参照して説明したことと同一／類似である。
図１２は本発明の実施形態に係る半導体パッケージ断面図である。図１３及び図１４は本発明の実施形態に係って図１２の‘ＸＩＩＩ’部分を拡大した図面である。
図１２及び図１３を参照すれば、本実施形態に係る半導体パッケージ１０４では第１距離Ｄ１と第２距離Ｄ２が異なる。例えば、第１距離Ｄ１は第２距離Ｄ２より小さい。この時、ギャップ領域ＡＲ１の上端は第１半導体チップ５０の上面５０ｕの高さによって限定される。
反対に仮に第２距離Ｄ２が第１距離Ｄ１より小さければ、この時のギャップ領域ＡＲ１の上端は第２半導体チップ６０の上面６０ｕの高さによって限定される。この時、第４熱境界物質部分７０ｄは第２半導体チップ６０の第２チップ左側壁６０ｓｌの上部を覆う。その他の構成は図１乃至図５を参照して説明したことと同一／類似である。
図１４を参照すれば、第３熱境界物質部分７０ｃの断面は変曲点ＰＡを有する。又は第３熱境界物質部分７０ｃの下面は溝を有する。これは第１距離Ｄ１と第２距離Ｄ２が互いに異なるので、放熱部材８０で覆い、押す時、熱境界物質膜７０形成用樹脂液が押さえる程度が異なって形成される。第１距離Ｄ１が第２距離Ｄ２より小さい場合、変曲点ＰＡは第２半導体チップ６０よりは第１半導体チップ５０に近く位置する。これと反対に、第１距離Ｄ１が第２距離Ｄ２より大きい場合、変曲点ＰＡは第１半導体チップ５０よりは第２半導体チップ６０に近く位置する。その他の構成は図１２及び図１３を参照して説明したことと同一／類似である。
図１５乃至図１７は本発明の実施形態に係る半導体パッケージの断面図である。
図１５を参照すれば、本実施形態に係る半導体パッケージ１０５では第２基板３０上に第１半導体チップ５０と離隔されるように第２サブ半導体パッケージ１６０が第３内部連結端子４４を介在して実装される。第２サブ半導体パッケージ１６０は第２サブパッケージ基板１６２とこの上に順に積層された複数の第２サブ半導体チップ１６４を含む。第２サブ半導体チップ１６４は内部に貫通電極１６６を含む。第２サブ半導体チップ１６４はフリップチップボンディング方式に積層される。第２サブ半導体チップ１６４の側壁と第２サブパッケージ基板１６２の上面は第２サブモールド膜１６５で覆われる。第２サブ半導体チップ１６４の中で最上端に位置する第２サブ半導体チップ１６４の上面は第２サブモールド膜１６５の上面と共面をなす。熱境界物質膜７０の第２熱境界物質部分７０ｂは最上端に位置する第２サブ半導体チップ１６４と直接接する。したがって、第２サブ半導体チップ１６４で発生された熱を熱境界物質膜７０を通じて外部へ迅速に放出させることができる。その他の構成は図１乃至図５を参照して説明したことと同一／類似である。
図１６を参照すれば、本実施形態に係る半導体パッケージ１０６では第２基板３０上に第２サブ半導体パッケージ１６０と離隔されるように第１サブ半導体パッケージ１５０が第２内部連結端子４０を介在して実装される。第１サブ半導体パッケージ１５０は第１サブパッケージ基板１５１、この上にワイヤボンディング方式に実装された第１サブ半導体チップ１５３、及びこれを覆う第１サブモールド膜１５４を含む。その他の構成は図１５を参照して説明したことと同一／類似である。
図１７を参照すれば、本実施形態に係る半導体パッケージ１０７では図２の構造で第２基板３０無しで第１基板１０上に第１半導体チップ５０が第２内部連結端子４０を介在して直接実装される。また、第２基板３０無しで第１基板１０上に第２半導体チップ６０が第３内部連結端子４４を介在して直接実装される。その他の構成は図１乃至図５を参照して説明したことと同一／類似である。
図２の第１半導体チップ５０と図１６の第１サブ半導体パッケージ１５０は第１半導体構造物とも称されることができる。図２の第２半導体チップ６０と図１５及び図１６の第２サブ半導体パッケージ１６０は第２半導体構造物とも称されることができる。
以上、添付された図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者は本発明がその技術的思想や必須的な特徴を変形せずに他の具体的な形態に実施できることは理解するべきである。したがって、以上で記述した実施形態はすべての面で例示的なものであり、限定的なものではないものとして理解しなければならない。
１０ 第１基板
１１ 第１コア部
１３ 第１基板上部導電パターン
１５ 第１基板下部導電パターン
１７ 第１基板上部保護膜
１９ 第１基板下部保護膜
２２ 外部連結端子
２４ 第１アンダーフィル膜
２６ 第１内部連結端子
３０ 第２基板
３１ 第２コア部
３３ 第２基板上部導電パターン
３５ 第２基板下部導電パターン
３７ 第２基板上部保護膜
３９ 第２基板下部保護膜
４０ 第２内部連結端子
４２ 第２アンダーフィル膜
４４ 第３内部連結端子
４６ 第３アンダーフィル膜
５０ 第１半導体チップ
５１ 第１チップボディー
５３ 第１チップ導電パッド
５５ 第１チップ保護膜
６０ 第２半導体チップ
６１ 第２チップボディー
６３ 第２チップ導電パッド
６５ 第２チップ保護膜
７０ 熱境界物質（サーマルインタフェース材料）膜
８０ 放熱部材
８２ 接着膜
１００ 半導体パッケージ

Claims (20)

  1. 第１基板と、
    前記第１基板上に実装される第１半導体構造物と、
    前記第１基板上に実装され、前記第１半導体構造物と離隔される第２半導体構造物と、
    前記第１半導体構造物、前記第２半導体構造物、及び前記第１基板を覆う放熱部材と、
    前記第１半導体構造物と前記放熱部材との間、そして前記第２半導体構造物と前記放熱部材との間に介在される熱境界物質膜と、を含み、
    前記第１半導体構造物は、前記第２半導体構造物に隣接する第１側壁と前記第１側壁とは反対側の第２側壁を有し、
    前記熱境界物質膜は、前記第１半導体構造物と前記第２半導体構造物との間に介在される第１熱境界物質部分と前記第２側壁の外に突出された第２熱境界物質部分を含み、
    前記第１基板の上面から前記第１熱境界物質部分の最下端までの第１距離は、前記第１基板の上面から前記第２熱境界物質部分の最下端までの第２距離より小さい半導体パッケージ。
  2. 前記第１基板と前記第１半導体構造物との間に介在された第１アンダーフィル膜と、
    前記第１アンダーフィル膜が前記第１側壁の外に突出された第１アンダーフィル突出部と、を含み、
    前記第１熱境界物質部分は、前記第１アンダーフィル突出部と離隔される請求項１に記載の半導体パッケージ。
  3. 前記第１基板の上面から前記第１アンダーフィル突出部の上端までの第３距離は、第１基板の上面から前記第１半導体構造物の上面までの第４距離の５０％以下である請求項２に記載の半導体パッケージ。
  4. 前記第２半導体構造物は、前記第１半導体構造物に隣接する第３側壁と前記第３側壁とは反対側の第４側壁を有し、
    前記熱境界物質膜は、前記第４側壁の外に突出された第３熱境界物質部分を含み、
    前記第１基板の上面から前記第３熱境界物質部分の最下端までの第５距離は、前記第１距離より大きい請求項２に記載の半導体パッケージ。
  5. 前記第１基板と前記第２半導体構造物との間に介在された第２アンダーフィル膜と、
    前記第２アンダーフィル膜が前記第３側壁の外に突出された第２アンダーフィル突出部と、を含み、
    前記第１熱境界物質部分は、前記第２アンダーフィル突出部と離隔される請求項４に記載の半導体パッケージ。
  6. 前記第２アンダーフィル突出部は、前記第１アンダーフィル突出部と接する請求項５に記載の半導体パッケージ。
  7. 前記第１基板の上面から前記第２アンダーフィル突出部の上端までの第６距離は、前記第１基板の上面から前記第２半導体構造物の上面までの第７距離の５０％以下である請求項５に記載の半導体パッケージ。
  8. 前記第１半導体構造物と前記第２半導体構造物との間で提供されるギャップ領域をさらに含み、
    前記ギャップ領域の上限は、前記第１半導体構造物又は前記第２半導体構造物の上面の中で低い高さに対応され、前記ギャップ領域の下限は、前記第１基板の上面に対応され、前記ギャップ領域の一側は、前記第１側壁に対応され、前記ギャップ領域の他側は、前記第３側壁に対応され、
    前記ギャップ領域内に位置する前記第１熱境界物質部分、前記第１アンダーフィル突出部及び前記第２アンダーフィル突出部の体積の合計は、前記ギャップ領域の全体体積の９０％以下である請求項５に記載の半導体パッケージ。
  9. 前記第１半導体構造物と前記第２半導体構造物との間で前記第１熱境界物質部分、前記第１アンダーフィル突出部、及び前記第２アンダーフィル突出部に占有されない空き空間が存在し、
    前記空き空間の体積は、前記第１熱境界物質部分、前記第１アンダーフィル突出部、及び前記第２アンダーフィル突出部の体積の合計の１０％以上である請求項５に記載の半導体パッケージ。
  10. 前記第１基板の下に配置される第２基板をさらに含み、
    前記放熱部材は、前記第２基板に付着される請求項１に記載の半導体パッケージ。
  11. 前記放熱部材と前記第２基板との間に介在される接着膜をさらに含み、
    前記接着膜は、前記熱境界物質膜と同一な物質を含む請求項１０に記載の半導体パッケージ。
  12. 前記第１半導体構造物と前記第２半導体構造物は、各々独立に半導体チップ又はサブ半導体パッケージである請求項１に記載の半導体パッケージ。
  13. 前記第１熱境界物質部分の断面は、変曲点を有する請求項１に記載の半導体パッケージ。
  14. 前記第１半導体構造物の上面は、前記第２半導体構造物の上面より低く位置し、
    前記変曲点は、前記第２半導体構造物より前記第１半導体構造物にさらに隣接する請求項１３に記載の半導体パッケージ。
  15. 前記第１半導体構造物又は第２半導体構造物は、サブパッケージ基板とこの上に実装される少なくとも１つの半導体チップを含み、
    前記熱境界物質膜は、前記半導体チップの上面と接する請求項１に記載の半導体パッケージ。
  16. 第１基板と、
    前記第１基板上に実装される第１半導体構造物と、
    前記第１基板上に実装され、前記第１半導体構造物と離隔される第２半導体構造物と、
    前記第１半導体構造物、前記第２半導体構造物、及び前記第１基板を覆う放熱部材と、
    前記第１半導体構造物と前記放熱部材との間、そして前記第２半導体構造物と前記放熱部材との間に介在される熱境界物質膜と、を含み、
    前記第１半導体構造物は、前記第２半導体構造物に隣接する第１側壁と前記第１側壁とは反対側の第２側壁を有し、
    前記熱境界物質膜は、前記第１側壁に隣接する第１熱境界物質部分と前記第２側壁に隣接する第２熱境界物質部分を含み、
    前記第１熱境界物質部分は、前記第２熱境界物質部分より厚い半導体パッケージ。
  17. 前記第１基板と前記第１半導体構造物との間に介在された第１アンダーフィル膜と、
    前記第１アンダーフィル膜が前記第１側壁の外に突出された第１アンダーフィル突出部と、を含み、
    前記第１熱境界物質部分は、前記第１アンダーフィル突出部と離隔される請求項１６に記載の半導体パッケージ。
  18. 前記第２半導体構造物は、前記第１半導体構造物に隣接する第３側壁を有し、
    当該半導体パッケージは、
    前記第１基板と前記第２半導体構造物との間に介在された第２アンダーフィル膜と、
    前記第２アンダーフィル膜が前記第３側壁の外に突出された第２アンダーフィル突出部と、を含み、
    前記第１熱境界物質部分は、前記第２アンダーフィル突出部と離隔される請求項１７に記載の半導体パッケージ。
  19. パッケージ基板と、
    前記パッケージ基板上に実装され、前記パッケージ基板の上面に対して平行である方向に互いに離隔される第１半導体構造物及び第２半導体構造物と、
    前記第１半導体構造物、前記第２半導体構造物、及び前記パッケージ基板を覆う放熱部材と、
    前記第１半導体構造物と前記放熱部材との間、そして前記第２半導体構造物と前記放熱部材との間に介在される熱境界物質膜と、を含み、
    前記熱境界物質膜の厚さは、位置に応じて異なり、前記第１半導体構造物と前記第２半導体構造物との間で最も厚い半導体パッケージ。
  20. 前記パッケージ基板と前記第１半導体構造物との間、そして前記パッケージ基板と前記第２半導体構造物との間に介在されるインターポーザ基板と、
    前記インターポーザ基板と前記第１半導体構造物との間に介在され、前記第１半導体構造物の側壁の外に突出される第１アンダーフィル膜と、
    前記インターポーザ基板と前記第２半導体構造物との間に介在され、前記第２半導体構造物の側壁の外に突出される第２アンダーフィル膜と、をさらに含み、
    前記熱境界物質膜は、前記第１アンダーフィル膜と前記第２アンダーフィル膜との全てから離隔される請求項１９に記載の半導体パッケージ。
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