[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP2020077762A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2020077762A
JP2020077762A JP2018210198A JP2018210198A JP2020077762A JP 2020077762 A JP2020077762 A JP 2020077762A JP 2018210198 A JP2018210198 A JP 2018210198A JP 2018210198 A JP2018210198 A JP 2018210198A JP 2020077762 A JP2020077762 A JP 2020077762A
Authority
JP
Japan
Prior art keywords
layer
semiconductor device
wiring layer
support
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2018210198A
Other languages
English (en)
Inventor
沢水 神田
Souzu Kanda
沢水 神田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2018210198A priority Critical patent/JP2020077762A/ja
Publication of JP2020077762A publication Critical patent/JP2020077762A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601Structure
    • H01L2224/0603Bonding areas having different sizes, e.g. different heights or widths
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331Disposition
    • H01L2224/3318Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181On opposite sides of the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49175Parallel arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73221Strap and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

【課題】 支持層と配線層との接合信頼性の向上を図ることが可能な半導体装置を提供する。【解決手段】 厚さ方向zにおいて互いに反対側を向く支持面10Aおよび底面10Bを有する支持層10と、支持面10Aに接合された配線層20と、配線層20に対して支持層10とは反対側において、配線層20に電気的に接合された半導体素子40と、を備え、支持層10は、支持面10Aを含む基層11と、底面10Bを含み、かつ基層11に結合された絶縁層12と、を有し、基層11の構成材料の元素は、ケイ素を含み、絶縁層12の構成材料は、二酸化ケイ素を含む。【選択図】 図12

Description

本発明は、半導体素子を備える半導体装置に関し、特に半導体素子がスイッチング素子である半導体装置に関する。
従来、MOSFETやIGBTなどの半導体素子を搭載した半導体装置が広く知られている。特許文献1には、このような半導体素子を搭載した半導体装置の一例が開示されている。当該半導体装置では、支持層に相当する絶縁シートに、配線層に相当するヒートスプレッダが接合されている(特許文献1の図1参照)。半導体素子は、ヒートスプレッダに電気的に接合されている。
特許文献1に開示されている半導体装置において、絶縁シートの構成材料は、アルミナなどの無機材料が添加されたエポキシ樹脂である。一方、ヒートスプレッダは、一般的に金属板である。このため、当該半導体装置においては、非金属材料から構成された絶縁シートと、金属材料から構成されたヒートスプレッダとが互いに接合されている。このような異種材料どうしの接合がなされると、当該半導体装置の使用時において、絶縁シートとヒートスプレッダとの界面剥離の懸念が高くなる。
特開2014−216459号公報
本発明は上記事情に鑑み、支持層と配線層との接合信頼性の向上を図ることが可能な半導体装置を提供することをその課題とする。
本発明によれば、厚さ方向において互いに反対側を向く支持面および底面を有する支持層と、前記支持面に接合された配線層と、前記配線層に対して前記支持層とは反対側において、前記配線層に電気的に接合された半導体素子と、を備え、前記支持層は、前記支持面を含む基層と、前記底面を含み、かつ前記基層に結合された絶縁層と、を有し、前記基層の構成材料の元素は、ケイ素を含み、前記絶縁層の構成材料は、二酸化ケイ素を含むことを特徴とする半導体装置が提供される。
本発明の実施において好ましくは、前記配線層は、その厚さが前記支持層の厚さよりも大である金属板であり、前記配線層は、前記厚さ方向において前記支持面と同じ側を向き、かつ前記半導体素子が電気的に接合された主面と、前記主面とは反対側を向く裏面と、を有し、前記支持面と前記裏面との間に介在する第1金属層と、前記第1金属層と前記裏面との間に介在する第2金属層と、をさらに備え、前記第1金属層と前記第2金属層とが固相拡散により互いに接合されている。
本発明の実施において好ましくは、前記配線層の構成材料は、銅を含む。
本発明の実施において好ましくは、前記第1金属層および前記第2金属層の構成材料は、ともに銀を含む。
本発明の実施において好ましくは、前記第2金属層は、前記裏面を覆う第1層と、前記第1層に積層された第2層と、を有し、前記第1層のヤング率は、前記配線層のヤング率よりも小であり、前記第2層の構成材料は、銀を含む。
本発明の実施において好ましくは、前記第1層の構成材料は、アルミニウムを含む。
本発明の実施において好ましくは、前記第2金属層は、前記第1層と前記第2層との間に挟まれた第3層をさらに有し、前記第3層のヤング率は、前記第1層および前記第2層の各々のヤング率よりも大である。
本発明の実施において好ましくは、前記第3層の厚さは、前記第1層および前記第2層の各々の厚さよりも小である。
本発明の実施において好ましくは、前記第3層の構成材料は、ニッケルを含む。
本発明の実施において好ましくは、前記基層の構成材料は、多結晶シリコンを含み、前記配線層は、めっき層を含む。
本発明の実施において好ましくは、前記配線層および前記半導体素子と、前記支持層の一部と、を覆う封止樹脂をさらに備え、前記底面は、前記封止樹脂から露出している。
本発明の実施において好ましくは、前記厚さ方向に沿って視て、前記支持層の面積は、前記配線層の面積よりも大である。
本発明の実施において好ましくは、前記厚さ方向に沿って視て、前記支持層の面積は、前記配線層の面積よりも小である。
本発明の実施において好ましくは、前記支持層は、互いに離間した第1支持層および第2支持層を含み、前記配線層は、前記第1支持層に接合された第1配線層と、前記第2支持層に接合された第2配線層と、を含み、前記半導体素子は、前記第1配線層に電気的に接合された第1素子と、前記第2配線層に電気的に接合された第2素子と、を含み、前記第1配線層に接続された第1入力端子と、前記第2素子に接続された第2入力端子と、前記第2配線層に接続された出力端子と、前記第1素子と前記第2配線層とに接続された導通部材と、をさらに備え、前記封止樹脂は、前記導通部材と、前記第1入力端子、前記第2入力端子および前記出力端子のそれぞれ一部ずつと、を覆っている。
本発明の実施において好ましくは、前記第1入力端子および前記第2入力端子のそれぞれ一部は、前記厚さ方向に対して直交する一方向の一方側において前記封止樹脂から露出し、前記出力端子の一部は、前記一方向の他方側において前記封止樹脂から露出している。
本発明の実施において好ましくは、前記第1入力端子および前記第2入力端子は、前記厚さ方向において互いに離間し、前記第1入力端子は、前記封止樹脂から露出する第1端子部を有し、前記第2入力端子は、前記封止樹脂から露出する第2端子部を有し、前記厚さ方向に沿って視て、前記第2端子部の少なくとも一部が、前記第1端子部に重なっている。
本発明にかかる半導体装置によれば、支持層と配線層との接合信頼性の向上を図ることが可能となる。
本発明のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。
本発明の第1実施形態にかかる半導体装置の斜視図である。 図1に示す半導体装置の平面図である。 図1に示す半導体装置の平面図(封止樹脂を透過)である。 図3に示す半導体装置に対して、第2入力端子および複数の導通部材をさらに透過した平面図である。 図1に示す半導体装置の底面図である。 図1に示す半導体装置の右側面図である。 図1に示す半導体装置の左側面図である。 図1に示す半導体装置の正面図である。 図3のIX−IX線に沿う断面図である。 図3のX−X線に沿う断面図である。 図3の部分拡大図である。 図11のXII−XII線に沿う断面図である。 図11のXIII−XIII線に沿う断面図である。 図12の部分拡大図である。 本発明の第1実施形態の変形例にかかる半導体装置の部分拡大断面図である。 本発明の第2実施形態にかかる半導体装置の平面図(封止樹脂を透過)である。 図16に示す半導体装置の底面図である。 図16のXVIII−XVIII線に沿う断面図である。 図16のXIX−XIX線に沿う断面図である。 本発明の第3実施形態にかかる半導体装置の平面図(封止樹脂を透過)である。 図20に示す半導体装置の底面図である。 図20のXXII−XXII線に沿う断面図である。 図20のXXIII−XXIII線に沿う断面図である。 本発明の第4実施形態にかかる半導体装置の断面図である。 図24に示す半導体装置の断面図である。
本発明を実施するための形態(以下「実施形態」という。)について、添付図面に基づいて説明する。
〔第1実施形態〕
図1〜図14に基づき、本発明の第1実施形態にかかる半導体装置A10について説明する。半導体装置A10は、支持層10、第1金属層19、配線層20、第2金属層29、第1入力端子31、第2入力端子32、出力端子33、絶縁材39、複数の半導体素子40、複数の導通部材50、および封止樹脂60を備える。これらに加え、半導体装置A10は、一対の絶縁板21、一対のゲート配線層22、一対の検出配線層23、一対のゲート端子34、一対の検出端子35、複数のゲートワイヤ51、複数の検出ワイヤ52、一対の第1ワイヤ531および一対の第2ワイヤ532をさらに備える。これらの図が示す半導体装置A10は、複数の半導体素子40がたとえばMOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)である電力変換装置(パワーモジュール)である。半導体装置A10は、モータの駆動源、様々な電気製品のインバータ装置、およびDC/DCコンバータなどに用いられる。ここで、図3は、理解の便宜上、封止樹脂60を透過している。図4は、理解の便宜上、図3に対してさらに第2入力端子32および複数の導通部材50を透過している。図3および図4において透過したこれらの要素を想像線(二点鎖線)で示している。
半導体装置A10の説明においては、支持層10の厚さ方向を「厚さ方向z」と呼ぶ。厚さ方向zに対して直交する方向を「第1方向x」と呼ぶ。厚さ方向zおよび第1方向xの双方に対して直交する方向を「第2方向y」と呼ぶ。図1および図2に示すように、半導体装置A10は、厚さ方向zに沿って視て矩形状である。第1方向xは、半導体装置A10の長手方向に対応する。第2方向yは、半導体装置A10の短手方向に対応する。また、半導体装置A10の説明においては、便宜上、第1方向xにおいて第1入力端子31および第2入力端子32が位置する側を「第1方向xの一方側」と呼ぶ。第1方向xにおいて出力端子33が位置する側を「第1方向xの他方側」と呼ぶ。なお、「厚さ方向z」、「第1方向x」、「第2方向y」、「第1方向xの一方側」および「第1方向xの他方側」は、後述する半導体装置A20〜半導体装置A40の説明においても適用する。
支持層10は、図9および図10に示すように、配線層20を支持している。支持層10は、厚さ方向zにおいて互いに反対側を向く支持面10Aおよび底面10Bを有する。これらのうち、支持面10Aは、配線層20に対向している。図5に示すように、底面10Bは、封止樹脂60から露出している。半導体装置A10をヒートシンクに取り付ける際、底面10Bは、当該ヒートシンクに対向する。支持層10は、基層11および絶縁層12をさらに有する。
図12および図13に示すように、基層11は、支持面10Aを含む。基層11の構成材料の元素は、ケイ素(Si)を含む。半導体装置A10が示す例においては、基層11の構成材料は、たとえばシリコンである。基層11のその他の構成材料は、炭化ケイ素(SiC)でもよい。
図12および図13に示すように、絶縁層12は、底面10Bを含む。絶縁層12は、基層11に結合されている。絶縁層12は、電気絶縁性を有する。絶縁層12の構成材料は、二酸化ケイ素(SiO2)を含む。基層11の構成材料がシリコンである場合は、絶縁層12は、たとえば熱酸化法により形成することができる。また、基層11の構成材料が炭化ケイ素である場合は、絶縁層12は、たとえばプラズマCVD(Chemical Vapor Deposition)により形成することができる。
半導体装置A10が示す例においては、支持層10は、第1方向xにおいて互いに離間した第1支持層101および第2支持層102の2つの領域を含む(図9および図10参照)。第1支持層101および第2支持層102は、厚さ方向zに沿って視て第2方向yを長辺とする矩形状である。
第1金属層19は、図12および図13に示すように、支持層10の支持面10Aと、配線層20の裏面20B(詳細は後述)との間に介在している。半導体装置A10が示す例においては、第1金属層19は、第1支持層101の支持面10Aと、第2支持層102の支持面10Aとを覆っている。第1金属層19の構成材料は、銀(Ag)を含む。半導体装置A10が示す例においては、第1金属層19は、複数の金属薄膜により構成されている。当該複数の金属薄膜は、支持面10Aに接する側から順に、チタン(Ti)膜、ニッケル(Ni)膜、銀膜の順に成膜されている。当該複数の金属薄膜は、スパッタリング法により形成される。
配線層20は、図9および図10に示すように、支持層10の支持面10Aに接合されている。配線層20は、第1入力端子31、第2入力端子32、出力端子33および複数の導通部材50とともに、半導体装置A10の外部と、複数の半導体素子40との導電経路を構成している。配線層20は、厚さ方向zにおいて互いに反対側を向く主面20Aおよび裏面20Bを有する。主面20Aは、厚さ方向zにおいて支持面10Aと同じ側を向く。裏面20Bは支持面10Aに対向している。半導体装置A10においては、配線層20は、金属板である。当該金属板の構成材料は、銅または銅合金である。このため、配線層20の構成材料は、銅を含む。図12および図13に示すように、配線層20の厚さT2は、支持層10の厚さT1よりも大である。なお、主面20Aには、たとえば、銀めっき、またはアルミニウム層、ニッケル(Ni)層、銀層の順に積層された複数種の金属めっきを施してもよい。半導体装置A10においては、厚さ方向zに沿って視て、配線層20の面積は、支持層10の面積に等しい。
半導体装置A10が示す例においては、配線層20は、第1配線層201および第2配線層202の2つの領域を含む(図3、図9および図10参照)。第1配線層201は、第1支持層101に接合されている。第2配線層202は、第2支持層102に接合されている。このため、第1配線層201および第2配線層202は、第1方向xにおいて互いに離間している。
第2金属層29は、図12および図13に示すように、第1金属層19と配線層20の裏面20Bとの間に介在している。半導体装置A10が示す例においては、第2金属層29は、第1配線層201の裏面20Bと、第2配線層202の裏面20Bとを覆っている。第2金属層29の構成材料は、銀を含む。図14に示すように、第2金属層29は、第1層291および第2層292を有する。第1層291は、裏面20Bを覆っている。第1層291の構成材料は、アルミニウム(Al)を含む。第2層292は、第1層291に積層されている。第2層292の構成材料は、銀を含む。先述のとおり、配線層20の構成材料は、銅を含む。配線層20の構成材料が銅である場合、配線層20のヤング率は、129.8GPaである。一方、第1層291(第1層291の構成材料がアルミニウムである場合)のヤング率は、70.3GPaである。第2層292(第2層292の構成材料が銀である場合)のヤング率は、82.7GPaである。このため、第1層291および第2層292の各々のヤング率は、配線層20のヤング率よりも小である。第2金属層29は、裏面20Bに対して第1層291、第2層292の順に各層を成膜することにより形成される。成膜手法は、たとえばスパッタリング法が挙げられる。
半導体装置A10においては、第1金属層19と第2金属層29とが固相拡散により互いに接合されている。これにより、第1配線層201は、第1支持層101に接合されている。第2配線層202は、第2支持層102に接合されている。以下、支持層10と配線層20との接合方法について説明する。
まず、支持層10の支持面10Aを覆う第1金属層19に、配線層20の裏面20Bを覆う第2金属層29を接触させる。この際、第1金属層19の銀膜と、第2金属層29の銀を含む第2層292とが互いに接触する。これにより、支持面10Aと裏面20Bは、互いに対向する。
次いで、第1金属層19と第2金属層29とを固相拡散により互いに接合させる。第1金属層19および第2金属層29を固相拡散させるためには、高温高圧下で行うことが必要とされる。固相拡散させるための条件として、たとえば温度が350℃、かつ圧力が5MPaである。この条件を10分以上継続させる。これにより、第1金属層19と、第2金属層29の第2層292とが固相拡散により互いに接合される。なお、当該固相拡散は、大気中で行う場合を想定しているが、真空中で行ってもよい。以上により、図14に示すように、配線層20の裏面20Bが支持層10の支持面10Aに対向した状態で、配線層20が支持層10に接合される。
図14に示すように、第1金属層19と、第2金属層29の第2層292との間には、空隙19Aが形成されている。空隙19Aは、第1金属層19と第2金属層29とを固相拡散により互いに接合させた際に形成される。
一対の絶縁板21は、図3、図9および図10に示すように、第1配線層201および第2配線層202の各々の主面20Aに配置されている。一対の絶縁板21は、第1方向xにおいて互いに離間している。一対の絶縁板21は、第2方向yに延びる帯状である。第1方向xの一方側に位置する絶縁板21は、第1配線層201の主面20Aに配置されている。第1方向xの他方側に位置する絶縁板21は、第2配線層202の主面20Aに配置されている。絶縁板21の構成材料は、たとえば、セラミックスまたはガラスエポキシ樹脂である。
一対のゲート配線層22は、図3、図9および図10に示すように、一対の絶縁板21の上に配置されている。一対のゲート配線層22は、第2方向yに延びる帯状である。一対のゲート配線層22の幅は、ともに略等しい。ゲート配線層22は、たとえば、銅または銅合金からなる金属箔により構成される。なお、ゲート配線層22の表面には、たとえば銀めっきを施してもよい。
一対の検出配線層23は、図3、図9および図10に示すように、一対の絶縁板21の上に配置されている。一対の検出配線層23は、第2方向yに延びる帯状である。一対の検出配線層23の各々の幅は、ゲート配線層22の幅と略等しい。第1方向xの一方側に位置する絶縁板21において、検出配線層23は、ゲート配線層22よりも第1方向xの一方側に位置する。第1方向xの他方側に位置する絶縁板21において、検出配線層23は、ゲート配線層22よりも第1方向xの他方側に位置する。検出配線層23は、たとえば、銅または銅合金からなる金属箔により構成される。なお、検出配線層23の表面には、たとえば銀めっきを施してもよい。
第1入力端子31および第2入力端子32は、図2〜図5に示すように、第1方向xの一方側に位置する。第1入力端子31および第2入力端子32には、電力変換対象となる直流電力(電圧)が入力される。第1入力端子31は、正極(P端子)である。第2入力端子32は、負極(N端子)である。図10に示すように、第2入力端子32は、厚さ方向zにおいて第1入力端子31、第1配線層201および第2配線層202のいずれに対しても離間して配置されている。第1入力端子31および第2入力端子32は、金属板である。当該金属板の構成材料は、銅または銅合金である。
第1入力端子31は、図4に示すように、第1接続部311および第1端子部312を有する。第1入力端子31において、第1接続部311および第1端子部312との境界は、第2方向yおよび厚さ方向zに沿った面であって、かつ第1方向xの一方側に位置する封止樹脂60の第1側面63A(詳細は後述)を含む面を通過する。第1接続部311は、その全体が封止樹脂60に覆われている。第1接続部311の第1方向xの他方側は、櫛歯状となっている。この櫛歯状の部分が、ハンダ接合または超音波接合などにより第1配線層201の主面20Aに接続されている。これにより、第1入力端子31は、第1配線層201に導通している。
図4および図5に示すように、第1端子部312は、封止樹脂60から第1方向xの一方側に延びている。厚さ方向zに沿って視て、第1端子部312は矩形状である。第1端子部312の第2方向yの両側は、封止樹脂60に覆われている。それ以外の第1端子部312の部分は、封止樹脂60から露出している。これにより、第1入力端子31は、第1配線層201および封止樹脂60の双方に支持されている。
第2入力端子32は、図3に示すように、第2接続部321および第2端子部322を有する。厚さ方向zに沿って視て、第2入力端子32における第2接続部321と第2端子部322との境界は、第1入力端子31における第1接続部311と第1端子部312との境界に一致している。
図3に示すように、第2接続部321は、連結部321Aおよび複数の延出部321Bを有する。連結部321Aは、第2方向yに延びる帯状である。連結部321Aの第1方向xの一方側は、第2端子部322につながっている。複数の延出部321Bは、連結部321Aから第1方向xの他方側に向けて延びている。複数の延出部321Bは、第1方向xに延びる帯状である。
図2および図3に示すように、第2端子部322は、封止樹脂60から第1方向xの一方側に延びている。厚さ方向zに沿って視て、第2端子部322は矩形状である。第2端子部322の第2方向yの両側は、封止樹脂60に覆われている。それ以外の第2端子部322の部分は、封止樹脂60から露出している。図4に示すように、厚さ方向zに沿って視て、第2端子部322は、第1入力端子31の第1端子部312に重なっている。図10に示すように、第2端子部322は、第1端子部312に対して厚さ方向zにおいて支持層10の支持面10Aが向く側に離間している。なお、半導体装置A10が示す例においては、第2端子部322の形状は、第1端子部312の形状と同一である。
絶縁材39は、図10に示すように、厚さ方向zにおいて第1入力端子31と第2入力端子32との間に介在している。絶縁材39は、電気絶縁性を有する平板である。絶縁材39の構成材料は、たとえば絶縁紙などである。厚さ方向zに沿って視て、第1入力端子31の全体が絶縁材39に重なっている。第2入力端子32においては、厚さ方向zに沿って視て、第2接続部321の連結部321Aの一部と、第2端子部322の全体とが絶縁材39に重なっている。このため、厚さ方向zに沿って視て、第1入力端子31に重なる第2入力端子32の部分は、全て絶縁材39に接している。これにより、第1入力端子31および第2入力端子32は、互いに電気絶縁されている。絶縁材39の一部(第1方向xの他方側、および第2方向yの両側)は、封止樹脂60に覆われている。
図3、図4および図10に示すように、絶縁材39は、介在部391および延出部392を有する。介在部391は、第1入力端子31の第1端子部312と、第2入力端子32の第2端子部322との間に挟まれている。延出部392は、介在部391から第1端子部312および第2端子部322よりもさらに第1方向xの一方側に向けて延びている。延出部392の第2方向yの両側は、封止樹脂60に覆われている。
出力端子33は、図2〜図5に示すように、第1方向xの他方側に位置する。出力端子33から、複数の半導体素子40により電力変換された交流電力(電圧)が出力される。出力端子33は、金属板である。当該金属板の構成材料は、銅または銅合金である。出力端子33は、接続部331および端子部332を有する。接続部331と端子部332との境界は、第2方向yおよび厚さ方向zに沿った面であって、かつ第1方向xの他方側に位置する封止樹脂60の第1側面63Aを含む面を通過する。接続部331は、その全体が封止樹脂60に覆われている。接続部331の第1方向xの一方側には、櫛歯部331Aが設けられている。櫛歯部331Aが、ハンダ接合または超音波接合などにより第2配線層202の主面20Aに接続されている。これにより、出力端子33は、第2配線層202に導通している。図2および図5に示すように、端子部332は、封止樹脂60から第1方向xの他方側に延びている。厚さ方向zに沿って視て、端子部332は矩形状である。端子部332の第2方向yの両側は、封止樹脂60に覆われている。それ以外の端子部332の部分は、封止樹脂60から露出している。これにより、出力端子33は、第2配線層202および封止樹脂60の双方に支持されている。
複数の半導体素子40は、図9および図10に示すように、配線層20の主面20Aに電気的に接合されている。複数の半導体素子40は、いずれも同一の素子である。半導体素子40は、たとえば、炭化ケイ素(SiC)を主とする半導体材料を用いて構成されたMOSFETである。なお、半導体素子40は、MOSFETに限らずMISFET(Metal-Insulator-Semiconductor Field-Effect Transistor)を含む電界効果トランジスタや、IGBT(Insulated Gate Bipolar Transistor)のようなバイポーラトランジスタでもよい。半導体装置A10の説明においては、半導体素子40がnチャンネル型のMOSFETである場合を対象とする。
図3に示すように、複数の半導体素子40は、複数の第1素子401と、複数の第2素子402とを含む。図3および図9複数の第1素子401は、第1配線層201の主面20Aに電気的に接合されている。複数の第1素子401は、第2方向yに沿って所定の間隔で配列されている。複数の第1素子401は、半導体装置A10の上アーム回路(高電圧領域)を構成している。第1配線層201において、複数の第1素子401は、絶縁板21よりも第1方向xの他方側に位置する。
図3および図10に示すように、複数の第2素子402は、第2配線層202の主面20Aに電気的に接合されている。複数の第2素子402は、第2方向yに沿って所定の間隔で配列されている。複数の第2素子402は、半導体装置A10の下アーム回路(低電圧領域)を構成している。第2配線層202において、複数の第2素子402は、絶縁板21よりも第1方向xの一方側に位置する。
図3に示すように、複数の第1素子401および複数の第2素子402は、これらが全体として配線層20に千鳥配置されている。半導体装置A10が示す例においては、第1素子401および第2素子402のそれぞれの個数は4つである。第1素子401および第2素子402のそれぞれの個数は本構成に限定されず、半導体装置A10に要求される性能に応じて自在に設定可能である。
図11〜図13に示すように、複数の半導体素子40の各々は、素子主面40A、素子裏面40B、主面電極41、裏面電極42、ゲート電極43および絶縁膜44を有する。素子主面40Aおよび素子裏面40Bは、厚さ方向zにおいて互いに反対側を向く。素子主面40Aは、厚さ方向zにおいて配線層20の主面20Aと同じ側を向く。このため、素子裏面40Bは、主面20Aに対向している。
図11〜図13に示すように、主面電極41は、素子主面40Aに設けられている。主面電極41には、半導体素子40の内部からソース電流が流れる。
図12および図13に示すように、裏面電極42は、素子裏面40Bの全体にわたって設けられている。裏面電極42には、半導体素子40の内部に向けてドレイン電流が流れる。裏面電極42は、導電性を有する接合層49により配線層20の主面20Aに電気的に接合されている。具体的には、複数の第1素子401の裏面電極42は、接合層49により第1配線層201の主面20Aに電気的に接合されている。複数の第2素子402の裏面電極42は、接合層49により第2配線層202の主面20Aに電気的に接合されている。接合層49の構成材料は、たとえば、錫(Sn)を主成分とする鉛フリーハンダ、または焼成銀である。これにより、第1入力端子31は、第1配線層201を介して複数の第1素子401の裏面電極42に導通している。出力端子33は、第2配線層202を介して複数の第2素子402の裏面電極42に導通している。
図11〜図13に示すように、ゲート電極43は、素子主面40Aに設けられている。ゲート電極43には、半導体素子40を駆動させるためのゲート電圧が印加される。ゲート電極43の大きさは、主面電極41の大きさよりも小とされている。
図11〜図13に示すように、絶縁膜44は、素子主面40Aに設けられている。絶縁膜44は、電気絶縁性を有する。絶縁膜44は、厚さ方向zに沿って視て主面電極41およびゲート電極43をそれぞれ囲んでいる。絶縁膜44は、たとえば二酸化ケイ素層、窒化ケイ素(Si34)層、ポリベンゾオキサゾール(PBO)層が素子主面40Aからこの順で積層されたものである。なお、絶縁膜44においては、当該ポリベンゾオキサゾール層に代えてポリイミド層でもよい。
複数の導通部材50は、図3、図9および図12に示すように、複数の第1素子401の主面電極41と、第2配線層202の主面20Aとに接続されている。厚さ方向zに沿って視て、複数の導通部材50は、第1方向xに延びる帯状である。導通部材50の構成材料は、銅または銅合金である。複数の導通部材50の第1方向xの一方側に位置する端部は、接合層49により複数の第1素子401の主面電極41に接続されている。複数の導通部材50の第1方向xの他方側に位置する端部は、接合層49により第2配線層202の主面20Aに接続されている。これにより、出力端子33は、第2配線層202を介して複数の第1素子401の主面電極41に導通している。なお、導通部材50は、複数のワイヤから構成されたものでもよい。当該ワイヤの構成材料は、たとえば、アルミニウムまたはアルミニウム合金である。
図3、図10および図13に示すように、第2入力端子32の複数の延出部321Bの第1方向xの他方側に位置する端部は、接合層49により複数の第2素子402の主面電極41に接続されている。これにより、第2入力端子32は、複数の第2素子402の主面電極41に導通している。
複数のゲートワイヤ51は、図3に示すように、複数の第1ゲートワイヤ511と、複数の第2ゲートワイヤ512とを含む。複数の第1ゲートワイヤ511は、複数の第1素子401のゲート電極43と、第1配線層201の主面20Aの上に位置する一方のゲート配線層22とに接続されている(図3および図11参照)。これにより、複数の第1素子401のゲート電極43は、当該ゲート配線層22に導通している。複数の第2ゲートワイヤ512は、複数の第2素子402のゲート電極43と、第2配線層202の主面20Aの上に位置する他方のゲート配線層22とに接続されている(図3および図11参照)。これにより、複数の第2素子402のゲート電極43は、当該ゲート配線層22に導通している。ゲートワイヤ51の構成材料は、たとえば、金(Au)、アルミニウム、またはアルミニウム合金である。
複数の検出ワイヤ52は、図3に示すように、複数の第1検出ワイヤ521と、複数の第2検出ワイヤ522とを含む。複数の第1検出ワイヤ521は、複数の第1素子401の主面電極41と、第1配線層201の主面20Aの上に位置する一方の検出配線層23とに接続されている(図3および図11参照)。これにより、複数の第1素子401の主面電極41は、当該検出配線層23に導通している。複数の第2検出ワイヤ522は、複数の第2素子402の主面電極41と、第2配線層202の主面20Aの上に位置する他方の検出配線層23とに接続されている。これにより、複数の第2素子402の主面電極41は、当該検出配線層23に導通している。検出ワイヤ52の構成材料は、たとえば、アルミニウムまたはアルミニウム合金である。
一対のゲート端子34、一対の検出端子35および複数のダミー端子36は、図3に示すように、第2方向yにおいて配線層20に隣接している。これらの端子は、第1方向xに沿って配列されている。一対のゲート端子34、一対の検出端子35および複数のダミー端子36は、いずれも同一のリードフレームから構成される。
一対のゲート端子34には、図3に示すように、その一方が第1配線層201に隣接し、その他方が第2配線層202に隣接している。第1配線層201に隣接しているゲート端子34には、複数の第1素子401を駆動させるためのゲート電圧が印加される。第2配線層202に隣接しているゲート端子34には、複数の第2素子402を駆動させるためのゲート電圧が印加される。一対のゲート端子34の各々は、接続部341および端子部342を有する。接続部341は、封止樹脂60に覆われている。これにより、一対のゲート端子34は、封止樹脂60に支持されている。なお、接続部341の表面には、たとえば銀めっきを施してもよい。端子部342は、接続部341につながり、かつ封止樹脂60から露出している(図3参照)。図1に示すように、第1方向xに沿って視て、端子部342はL字状をなしている。
一対の検出端子35は、図3に示すように、第1方向xにおいて一対のゲート端子34に隣接している。第1配線層201に隣接している検出端子35には、複数の第1素子401の主面電極41に印加される電圧、すなわちソース電流に対応した電圧が検出される。第2配線層202に隣接している検出端子35には、複数の第2素子402の主面電極41に印加される電圧が印加される。一対の検出端子35の各々は、接続部351および端子部352を有する。接続部351は、封止樹脂60に覆われている。これにより、一対の検出端子35は、封止樹脂60に支持されている。なお、接続部351の表面には、たとえば銀めっきを施してもよい。端子部352は、接続部351につながり、かつ封止樹脂60から露出している(図3参照)。図1に示すように、第1方向xに沿って視て、端子部352はL字状をなしている。
複数のダミー端子36は、図3に示すように、第1方向xにおいて一対の検出端子35に対して一対のゲート端子34とは反対側に位置する。半導体装置A10が示す例においては、ダミー端子36の個数は6つである。これらのうち、3つのダミー端子36は、第1方向xの一方側に位置する。残り3つのダミー端子36は、第1方向xの他方側に位置する。なお、ダミー端子36の個数は、本構成に限定されない。さらに、半導体装置A10において、複数のダミー端子36を備えない構成でもよい。複数のダミー端子36の各々は、接続部361および端子部362を有する。接続部361は、封止樹脂60に覆われている。これにより、複数のダミー端子36は、封止樹脂60に支持されている。なお、接続部361の表面には、たとえば銀めっきを施してもよい。端子部362は、接続部361につながり、かつ封止樹脂60から露出している(図3参照)。図1、図6および図7に示すように、第1方向xに沿って視て、端子部362はL字状をなしている。なお、一対のゲート端子34の端子部342、および一対の検出端子35の端子部352の各々の形状は、端子部362の形状と同一である。
一対の第1ワイヤ531は、図3に示すように、一対のゲート端子34と、一対のゲート配線層22とに個別に接続されている。これにより、第1配線層201に隣接する一方のゲート端子34は、複数の第1素子401のゲート電極43に導通している。第2配線層202に隣接する他方のゲート端子34は、複数の第2素子402のゲート電極43に導通している。第1ワイヤ531の構成材料は、たとえば、アルミニウムまたはアルミニウム合金である。
一対の第2ワイヤ532は、図3に示すように、一対の検出端子35と、一対の検出配線層23とに個別に接続されている。これにより、第1配線層201に隣接する一方の検出端子35は、複数の第1素子401の主面電極41に導通している。第2配線層202に隣接する他方の検出端子35は、複数の第2素子402の主面電極41に導通している。第2ワイヤ532の構成材料は、たとえば、アルミニウムまたはアルミニウム合金である。
封止樹脂60は、図9および図10に示すように、支持層10、第1入力端子31、第2入力端子32および出力端子33のそれぞれ一部ずつと、配線層20、複数の半導体素子40および複数の導通部材50を覆っている。封止樹脂60は、一対の絶縁板21、一対のゲート配線層22、一対の検出配線層23、複数のゲートワイヤ51、複数の検出ワイヤ52、一対の第1ワイヤ531および一対の第2ワイヤ532を覆っている。さらに封止樹脂60は、一対のゲート端子34、一対の検出端子35および複数のダミー端子36のそれぞれ一部ずつを覆っている。封止樹脂60の構成材料は、たとえば黒色のエポキシ樹脂である。図2〜図8に示すように、封止樹脂60は、頂面61、底面62、一対の第1側面63A、一対の第2側面63B、複数の第3側面63C、複数の第4側面63D、複数の切欠部63Eおよび複数の取付け孔64を有する。
図9および図10に示すように、頂面61は、厚さ方向zにおいて支持層10の支持面10Aと同じ側を向く。底面62は、厚さ方向zにおいて頂面61とは反対側を向く。図5に示すように、底面62から絶縁層12(支持層10)の底面10Bが露出している。
図2〜図7、および図10に示すように、一対の第1側面63Aは、頂面61および底面62の双方につながり、かつ第1方向xを向く。第1方向xの一方側に位置する第1側面63Aからは、第1入力端子31の第1端子部312、および第2入力端子32の第2端子部322が第1方向xの一方側に向けて延びている。第2方向yの他方側に位置する第1側面63Aからは、出力端子33の端子部332が第1方向xの他方側に向けて延びている。このように、第1入力端子31および第2入力端子32のそれぞれ一部は、第1方向xの一方側において封止樹脂60から露出している。あわせて、出力端子33の一部は、第1方向xの他方側において封止樹脂60から露出している。
図2〜図8に示すように、一対の第2側面63Bは、頂面61および底面62の双方につながり、かつ第2方向yを向く。一対の第2側面63Bのいずれか一方からは、一対のゲート端子34の端子部342、一対の検出端子35の端子部352、および複数のダミー端子36の端子部362が露出している。
図2〜図7、および図10に示すように、複数の第3側面63Cは、頂面61および底面62の双方につながり、かつ第2方向yを向く。複数の第3側面63Cは、第1方向xの一方側に位置する一対の第3側面63Cと、第1方向xの他方側に位置する一対の第3側面63Cとを含む。第1方向xの一方側および他方側の各々において、一対の第3側面63Cは、第2方向yにおいて対向している。また、第1方向xの一方側および他方側の各々において、一対の第3側面63Cは、第1側面63Aの第2方向yの両端につながっている。
図2〜図10に示すように、複数の第4側面63Dは、頂面61および底面62の双方につながり、かつ第1方向xを向く。複数の第4側面63Dは、第1方向xにおいて一対の第1側面63Aよりも半導体装置A10の外側に位置する。複数の第4側面63Dは、第1方向xの一方側に位置する一対の第4側面63Dと、第1方向xの他方側に位置する一対の第4側面63Dとを含む。第1方向xの一方側および他方側の各々において、一対の第4側面63Dの第2方向yの両端は、一対の第2側面63Bと、一対の第3側面63Cとにつながっている。
図2および図5に示すように、複数の切欠部63Eの各々は、第1側面63Aと第3側面63Cとの境界に位置する。厚さ方向zに沿って視て、複数の切欠部63Eは、いずれも第1方向xおよび第2方向yの双方に対して傾斜している。
図9に示すように、複数の取付け孔64は、厚さ方向zにおいて頂面61から底面62に至って封止樹脂60を貫通している。複数の取付け孔64は、半導体装置A10をヒートシンクに取り付ける際に利用される。図2および図5に示すように、厚さ方向zに沿って視て、複数の取付け孔64の孔縁は円形状である。複数の取付け孔64は、厚さ方向zに沿って視て封止樹脂60の四隅に位置する。
<第1実施形態の変形例>
次に、図15に示すように、半導体装置A10の変形例である半導体装置A11について説明する。半導体装置A11は、第2金属層29の構成が、先述した半導体装置A10における構成と異なる。
図15に示すように、半導体装置A11の第2金属層29は、第1層291と第2層292との間に挟まれた第3層293をさらに有する。第3層293の構成材料は、ニッケルを含む。第3層293(第3層293の構成材料がニッケルである場合)のヤング率は、200GPaである。このため、半導体装置A10の説明において先述した第1層291および第2層292の各々のヤング率が示すとおり、第3層293のヤング率は、第1層291および第2層292の各々のヤング率よりも大である。また、第3層293の厚さt3は、第1層291および第2層292の各々の厚さt1,t2よりも小である。
半導体装置A11の第2金属層29は、配線層20の裏面20Bに対して第1層291、第3層293、第2層292の順に各層を成膜することにより形成される。半導体装置A11においても、第1金属層19と、第2金属層29の第2層292とが固相拡散により互いに接合されることによって、配線層20が支持層10に接合される。
次に、半導体装置A10の作用効果について説明する。
半導体装置A10は、支持面10Aおよび底面10Bを有する支持層10と、支持面10Aに接合された配線層20と、配線層20に電気的に接合された半導体素子40とを備える。支持層10は、支持面10Aを含む基層11と、底面10Bを含み、かつ基層11に結合された絶縁層12を有する。基層11の構成材料の元素は、ケイ素を含む。これにより、基層11は、金属に近い性状を呈する。このため、基層11と配線層20との接合は、実質的に同種材料どうしによる、よりなじんだ状態の接合となるため、半導体装置A10の使用時における基層11と配線層20との界面剥離の懸念が低くなる。また、絶縁層12の構成材料は、二酸化ケイ素を含む。これにより、基層11が金属に近い性状を呈するものであっても、半導体装置A10の外部に対する配線層20の電気絶縁が確保される。したがって、半導体装置A10によれば、支持層10と配線層20との接合信頼性の向上を図ることが可能となる。
半導体装置A10の配線層20は、その厚さが支持層10の厚さよりも大である金属板である。配線層20の構成材料は、銅を含む。半導体装置A10は、第1金属層19および第2金属層29をさらに備える。第1金属層19は、支持層10の支持面10Aと、配線層20の裏面20Bとの間に介在している。第2金属層29は、第1金属層19と裏面20Bとの間に介在している。半導体装置A10においては、第1金属層19と第2金属層29とが固相拡散により互いに接合されている。これにより、支持層10と配線層20との接合は、それらと実質的に同種材料である第1金属層19および第2金属層29を介したものとなるため、支持層10と配線層20との接合信頼性の向上を図ることができる。また、配線層20の厚さを、たとえば金属箔よりも大にすることにより、厚さ方向zに対して直交する方向における配線層20の単位長さ当たりの熱抵抗が低減される。これにより、半導体素子40から発生した熱が配線層20において局所的に集中することが緩和され、かつ当該熱がより広範に伝わりやすくなる。あわせて、第1金属層19と第2金属層29とが固相拡散により互いに接合されているため、厚さ方向zにおける半導体装置A10の熱伝導特性の低下を抑制できる。
図14に示すように、第2金属層29は、配線層20の裏面20Bを覆う第1層291と、第1層291に積層された第2層292とを有する。第1層291のヤング率は、配線層20のヤング率よりも小である。第2層292の構成材料は、銀を含むため、第2層292のヤング率は、配線層20のヤング率よりも小である。これにより、固相拡散による第1金属層19と第2金属層29との接合が良好なものとなる。また、第1金属層19と第2金属層29とを固相拡散により互いに接合させる際、第1層291が延びやすくなることから、配線層20から第2層292および第1金属層19に作用する応力を緩和することができる。したがって、固相拡散により接合された第1金属層19および第2金属層29に蓄積される残留応力が低減されるため、半導体装置A10の使用の際、第1金属層19および第2金属層29に亀裂が発生することを抑制できる。
図15に示すように、半導体装置A11においては、第2金属層29は、第1層291と第2層292との間に挟まれた第3層293を有する。第3層293のヤング率は、第1層291および第2層292の各々のヤング率よりも大である。これにより、第1金属層19と第2金属層29とを固相拡散により互いに接合させる際、第1層291から第2層292および第1金属層19に作用する応力がより均一となる。したがって、厚さ方向zに対して直交する方向における、第1金属層19と第2金属層29との接合力の分布の偏りを抑制することができる。また、第3層293の厚さは、第1層291および第2層292の各々の厚さよりも小である。第2層292の構成材料は、銀を含むため、第2層292のヤング率は、配線層20のヤング率よりも小である。これにより、第2金属層29のヤング率が、配線層20のヤング率よりも大となることが回避される。
半導体装置A10は、配線層20および半導体素子40と、支持層10の一部とを覆う封止樹脂60を備える。支持層10の底面10Bは、封止樹脂60から露出している。これにより、半導体装置A10の放熱性をより向上させることができる。
半導体装置A10は、第1配線層201(配線層20)に接続された第1入力端子31と、第2素子402(半導体素子40)に接続された第2入力端子32とをさらに備える。第1入力端子31および第2入力端子32は、第1方向xの一方側に位置する。第1入力端子31および第2入力端子32は、厚さ方向zにおいて互いに離間している。厚さ方向zに沿って視て、第2入力端子32の少なくとも一部(第2端子部322)が、第1入力端子31に重なっている。これにより、半導体装置A10の使用時に、第2入力端子32から発生する磁界により、第1入力端子31の自己インダクタンスを低減させることができるため、半導体装置A10の電力変換効率の低下が抑制される。
〔第2実施形態〕
図16〜図19に基づき、本発明の第2実施形態にかかる半導体装置A20について説明する。これらの図において、先述した半導体装置A10の同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図16は、理解の便宜上、封止樹脂60を透過している。透過した封止樹脂60を想像線で示している。
半導体装置A20は、支持層10および配線層20の構成が、先述した半導体装置A10におけるこれらの構成と異なる。
図16〜図19に示すように、厚さ方向zに沿って視て、支持層10の面積は、配線層20の面積よりも大である。半導体装置A20が示す例においては、厚さ方向zに沿って視て、第1支持層101の面積は第1配線層201の面積よりも大であり、かつ第2支持層102の面積は第2配線層202の面積よりも大である。これにより、半導体装置A20においては、第1金属層19の一部が封止樹脂60に覆われた構成となっている。
次に、半導体装置A20の作用効果について説明する。
半導体装置A20は、支持面10Aおよび底面10Bを有する支持層10と、支持面10Aに接合された配線層20と、配線層20に電気的に接合された半導体素子40とを備える。支持層10は、支持面10Aを含む基層11と、底面10Bを含み、かつ基層11に結合された絶縁層12を有する。基層11の構成材料の元素は、ケイ素を含む。絶縁層12の構成材料は、二酸化ケイ素を含む。したがって、半導体装置A20によっても、支持層10と配線層20との接合信頼性の向上を図ることが可能となる。
半導体装置A20においては、厚さ方向zに沿って視て、支持層10の面積は、配線層20の面積よりも大である。これにより、半導体装置A20の絶縁耐圧の向上を図ることができる。
〔第3実施形態〕
図20〜図23に基づき、本発明の第3実施形態にかかる半導体装置A30について説明する。これらの図において、先述した半導体装置A10の同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図20は、理解の便宜上、封止樹脂60を透過している。透過した封止樹脂60を想像線で示している。
半導体装置A30は、支持層10および配線層20の構成が、先述した半導体装置A10におけるこれらの構成と異なる。
図20〜図23に示すように、厚さ方向zに沿って視て、支持層10の面積は、配線層20の面積よりも小である。半導体装置A30が示す例においては、厚さ方向zに沿って視て、第1支持層101の面積は第1配線層201の面積よりも小であり、かつ第2支持層102の面積は第2配線層202の面積よりも小である。これにより、半導体装置A30においては、第2金属層29の一部が封止樹脂60に覆われた構成となっている。
次に、半導体装置A30の作用効果について説明する。
半導体装置A30は、支持面10Aおよび底面10Bを有する支持層10と、支持面10Aに接合された配線層20と、配線層20に電気的に接合された半導体素子40とを備える。支持層10は、支持面10Aを含む基層11と、底面10Bを含み、かつ基層11に結合された絶縁層12を有する。基層11の構成材料の元素は、ケイ素を含む。絶縁層12の構成材料は、二酸化ケイ素を含む。したがって、半導体装置A30によっても、支持層10と配線層20との接合信頼性の向上を図ることが可能となる。
半導体装置A30においては、厚さ方向zに沿って視て、支持層10の面積は、配線層20の面積よりも小である。これにより、配線層20の裏面20Bの周縁付近を覆う第2金属層29が、封止樹脂60に接する構成となる。このため、支持層10の底面10Bが封止樹脂60の底面62から露出した状態であっても、支持層10および配線層20が底面62から脱落することが防止される。
〔第4実施形態〕
図24および図25に基づき、本発明の第4実施形態にかかる半導体装置A40について説明する。これらの図において、先述した半導体装置A10の同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図24の断面位置は、先述した半導体装置A10の図9の断面位置と同一である。図25の断面位置は、先述した半導体装置A10の図10の断面位置と同一である。
半導体装置A40は、支持層10および配線層20の構成が、先述した半導体装置A10におけるこれらの構成と異なる。さらに、半導体装置A40は、第1金属層19および第2金属層29を備えない構成となっている。
半導体装置A40においては、支持層10の基層11の構成材料は、多結晶シリコン(ポリシリコン)を含む。絶縁層12は、先述した半導体装置A10と同じく、二酸化ケイ素を含む。絶縁層12は、たとえば熱酸化法により形成することができる。
図24および図25に示すように、配線層20は、第1金属層19および第2金属層29を介することなく、支持層10の支持面10Aに直接接合されている。配線層20は、スパッタリング法により形成された金属薄膜層と、電解めっきにより形成されためっき層とを含む。配線層20は、支持面10Aに対して当該金属薄膜層、当該めっき層の順に積層されている。当該金属薄膜層は、チタンおよび銅を含む。当該めっき層は、銅を含む。配線層20の厚さは、半導体装置A20の配線層20の厚さT2よりも小である。
次に、半導体装置A40の作用効果について説明する。
半導体装置A40は、支持面10Aおよび底面10Bを有する支持層10と、支持面10Aに接合された配線層20と、配線層20に電気的に接合された半導体素子40とを備える。支持層10は、支持面10Aを含む基層11と、底面10Bを含み、かつ基層11に結合された絶縁層12を有する。基層11の構成材料の元素は、ケイ素を含む。絶縁層12の構成材料は、二酸化ケイ素を含む。したがって、半導体装置A40によっても、支持層10と配線層20との接合信頼性の向上を図ることが可能となる。
半導体装置A40においては、支持層10の基層11の構成材料は、多結晶シリコンを含む。配線層20は、めっき層を含む。これにより、たとえば基層11の構成材料をシリコンとし、かつ配線層20の構成材料を銅板とした半導体装置A10の製造コストよりも、半導体装置A40の製造コストをより低くすることができる。
本発明は、先述した実施形態に限定されるものではない。本発明の各部の具体的な構成は、種々に設計変更自在である。
A10,A11,A20,A30,A40:半導体装置
10:支持層
10A:支持面
10B:底面
101:第1支持層
102:第2支持層
11:基層
12:絶縁層
19:第1金属層
20:配線層
20A:主面
20B:裏面
201:第1配線層
202:第2配線層
21:絶縁板
22:ゲート配線層
23:検出配線層
29:第2金属層
291:第1層
292:第2層
293:第3層
31:第1入力端子
311:第1接続部
312:第1端子部
32:第2入力端子
321:第2接続部
321A:連結部
321B:延出部
322:第2端子部
33:出力端子
331:接続部
331A:櫛歯部
332:端子部
34:ゲート端子
341:接続部
342:端子部
35:検出端子
351:接続部
352:端子部
36:ダミー端子
361:接続部
362:端子部
39:絶縁材
391:介在部
392:延出部
40:半導体素子
40A:素子主面
40B:素子裏面
401:第1素子
402:第2素子
41:主面電極
42:裏面電極
43:ゲート電極
44:絶縁膜
49:接合層
50:導通部材
51:ゲートワイヤ
511:第1ゲートワイヤ
512:第2ゲートワイヤ
52:検出ワイヤ
521:第1検出ワイヤ
522:第2検出ワイヤ
531:第1ワイヤ
532:第2ワイヤ
60:封止樹脂
61:頂面
62:底面
63A:第1側面
63B:第2側面
63C:第3側面
63D:第4側面
63E:切欠部
64:取付け孔
T1,T2:厚さ
t1,t2,t3:厚さ
z:厚さ方向
x:第1方向
y:第2方向

Claims (16)

  1. 厚さ方向において互いに反対側を向く支持面および底面を有する支持層と、
    前記支持面に接合された配線層と、
    前記配線層に対して前記支持層とは反対側において、前記配線層に電気的に接合された半導体素子と、を備え、
    前記支持層は、前記支持面を含む基層と、前記底面を含み、かつ前記基層に結合された絶縁層と、を有し、
    前記基層の構成材料の元素は、ケイ素を含み、
    前記絶縁層の構成材料は、二酸化ケイ素を含むことを特徴とする、半導体装置。
  2. 前記配線層は、その厚さが前記支持層の厚さよりも大である金属板であり、
    前記配線層は、前記厚さ方向において前記支持面と同じ側を向き、かつ前記半導体素子が電気的に接合された主面と、前記主面とは反対側を向く裏面と、を有し、
    前記支持面と前記裏面との間に介在する第1金属層と、前記第1金属層と前記裏面との間に介在する第2金属層と、をさらに備え、
    前記第1金属層と前記第2金属層とが固相拡散により互いに接合されている、請求項1に記載の半導体装置。
  3. 前記配線層の構成材料は、銅を含む、請求項2に記載の半導体装置。
  4. 前記第1金属層および前記第2金属層の構成材料は、ともに銀を含む、請求項3に記載の半導体装置。
  5. 前記第2金属層は、前記裏面を覆う第1層と、前記第1層に積層された第2層と、を有し、
    前記第1層のヤング率は、前記配線層のヤング率よりも小であり、
    前記第2層の構成材料は、銀を含む、請求項4に記載の半導体装置。
  6. 前記第1層の構成材料は、アルミニウムを含む、請求項5に記載の半導体装置。
  7. 前記第2金属層は、前記第1層と前記第2層との間に挟まれた第3層をさらに有し、
    前記第3層のヤング率は、前記第1層および前記第2層の各々のヤング率よりも大である、請求項5または6に記載の半導体装置。
  8. 前記第3層の厚さは、前記第1層および前記第2層の各々の厚さよりも小である、請求項7に記載の半導体装置。
  9. 前記第3層の構成材料は、ニッケルを含む、請求項8に記載の半導体装置。
  10. 前記基層の構成材料は、多結晶シリコンを含み、
    前記配線層は、めっき層を含む、請求項1に記載の半導体装置。
  11. 前記配線層および前記半導体素子と、前記支持層の一部と、を覆う封止樹脂をさらに備え、
    前記底面は、前記封止樹脂から露出している、請求項3ないし9のいずれかに記載の半導体装置。
  12. 前記厚さ方向に沿って視て、前記支持層の面積は、前記配線層の面積よりも大である、請求項11に記載の半導体装置。
  13. 前記厚さ方向に沿って視て、前記支持層の面積は、前記配線層の面積よりも小である、請求項11に記載の半導体装置。
  14. 前記支持層は、互いに離間した第1支持層および第2支持層を含み、
    前記配線層は、前記第1支持層に接合された第1配線層と、前記第2支持層に接合された第2配線層と、を含み、
    前記半導体素子は、前記第1配線層に電気的に接合された第1素子と、前記第2配線層に電気的に接合された第2素子と、を含み、
    前記第1配線層に接続された第1入力端子と、
    前記第2素子に接続された第2入力端子と、
    前記第2配線層に接続された出力端子と、
    前記第1素子と前記第2配線層とに接続された導通部材と、をさらに備え、
    前記封止樹脂は、前記導通部材と、前記第1入力端子、前記第2入力端子および前記出力端子のそれぞれ一部ずつと、を覆っている、請求項11ないし13のいずれかに記載の半導体装置。
  15. 前記第1入力端子および前記第2入力端子のそれぞれ一部は、前記厚さ方向に対して直交する一方向の一方側において前記封止樹脂から露出し、
    前記出力端子の一部は、前記一方向の他方側において前記封止樹脂から露出している、請求項14に記載の半導体装置。
  16. 前記第1入力端子および前記第2入力端子は、前記厚さ方向において互いに離間し、
    前記第1入力端子は、前記封止樹脂から露出する第1端子部を有し、
    前記第2入力端子は、前記封止樹脂から露出する第2端子部を有し、
    前記厚さ方向に沿って視て、前記第2端子部の少なくとも一部が、前記第1端子部に重なっている、請求項15に記載の半導体装置。
JP2018210198A 2018-11-08 2018-11-08 半導体装置 Pending JP2020077762A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2018210198A JP2020077762A (ja) 2018-11-08 2018-11-08 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018210198A JP2020077762A (ja) 2018-11-08 2018-11-08 半導体装置

Publications (1)

Publication Number Publication Date
JP2020077762A true JP2020077762A (ja) 2020-05-21

Family

ID=70724379

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018210198A Pending JP2020077762A (ja) 2018-11-08 2018-11-08 半導体装置

Country Status (1)

Country Link
JP (1) JP2020077762A (ja)

Similar Documents

Publication Publication Date Title
JP7267716B2 (ja) 半導体装置
JP7273055B2 (ja) 半導体装置
JP7204779B2 (ja) 半導体装置
US11923278B2 (en) Semiconductor module
JP2020092108A (ja) 半導体装置
US20240258248A1 (en) Semiconductor device
JP7443359B2 (ja) 半導体装置
WO2019235146A1 (ja) 半導体モジュール
JP7365368B2 (ja) 半導体装置
WO2020044668A1 (ja) 半導体装置
WO2020218298A1 (ja) 半導体装置
JP2020077762A (ja) 半導体装置
WO2023053874A1 (ja) 半導体装置
WO2021172015A1 (ja) 半導体装置
WO2023120353A1 (ja) 半導体装置
WO2023063025A1 (ja) 半導体装置
WO2021153447A1 (ja) 半導体装置
JP2021111719A (ja) 半導体装置