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JP2020047347A - 半導体記憶装置 - Google Patents

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Abstract

【課題】メモリセルの閾値電圧分布の幅を狭くすることを可能とする半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は、ｐ型の第１の半導体領域と、第１の半導体領域の上に、第１の方向に積層された第１番目から第ｎ番目までのｎ個のワード線と、ｎ型の第２の半導体領域と、第１の半導体領域と第２の半導体領域との間に設けられ、第１の方向に延び、ｎ個のワード線と交差する半導体層と、第２の半導体領域に電気的に接続されたビット線と、第ｋ番目（４＜ｋ＜ｎ）のワード線と半導体層とが交差する領域に設けられた第ｋ番目のメモリセルが所望の閾値電圧に達したか否かをベリファイする際に、第１の半導体領域と第２の半導体領域の間に第１の電圧を印加する第１のベリファイ動作と、第１の半導体領域と第２の半導体領域の間に第１の電圧と異なる第２の電圧を印加する第２のベリファイ動作を実行する制御回路と、を備える。【選択図】図３

Description

本発明の実施形態は、半導体記憶装置に関する。
メモリセルを３次元的に配置した３次元ＮＡＮＤフラッシュメモリは、高い集積度と低いコストを実現する。３次元ＮＡＮＤフラッシュメモリの読み出し特性を向上させるため、メモリストリングの一端にｐ型半導体領域を設けたポジティブフィードバック方式の３次元ＮＡＮＤフラッシュメモリが提案されている。ポジティブフィードバック方式の３次元ＮＡＮＤフラッシュメモリは、メモリセルのトランジスタがサイリスタ動作するため、急峻なサブスレショルドスロープを有する。したがって、メモリセルの読み出し特性が向上する。
３次元ＮＡＮＤフラッシュメモリの大容量化には、１つのメモリセルが複数ビットのデータを記憶する多値化が有効である。メモリセルを多値化する場合、メモリセルのプログラム時に、メモリセルの電荷蓄積領域に書き込む電荷の量を多段階にすることで、メモリセルの閾値電圧が複数の分布を持つように制御する。メモリセルのデータの読み出し時に、誤読み出しが生じないようにするためには、メモリセルの閾値電圧分布の幅を狭くすることが重要になる。ポジティブフィードバック方式の３次元ＮＡＮＤフラッシュメモリにおいても、多値化を実現するためには、メモリセルの閾値電圧分布の幅を狭くすることが望まれる。
米国特許出願公開第２０１６／０００５４７９号明細書
本発明が解決しようとする課題は、メモリセルの閾値電圧分布の幅を狭くすることを可能とする半導体記憶装置を提供することにある。
実施形態の半導体記憶装置は、ｐ型の第１の半導体領域と、第１の半導体領域の上に、第１の方向に積層された第１番目から第ｎ番目までのｎ個のワード線と、第１の方向に延び、ｎ個のワード線と交差する半導体層と、第２の半導体領域に電気的に接続されたビット線と、第ｋ番目（４＜ｋ＜ｎ）のワード線と半導体層とが交差する領域に設けられた第ｋ番目のメモリセルが所望の閾値電圧に達したか否かをベリファイする際に、第１の半導体領域と第２の半導体領域の間に第１の電圧を印加する第１のベリファイ動作と、前記第１の半導体領域と前記第２の半導体領域の間に第１の電圧と異なる第２の電圧を印加する第２のベリファイ動作を実行する制御回路と、を備える。
第１の実施形態の半導体記憶装置のブロック図。 第１の実施形態の半導体記憶装置のメモリセルアレイの回路図。 第１の実施形態の半導体記憶装置のメモリストリングの模式断面図。 第１の実施形態の半導体記憶装置に書き込まれるメモリセルの閾値電圧分布の説明図。 第１の実施形態の半導体記憶装置のデータの読み出し動作を説明する模式図。 第１の実施形態の半導体記憶装置のデータの読み出し動作のタイミングチャート。 第１の実施形態の半導体記憶装置のデータの読み出し動作を説明する模式図。 第１の実施形態の半導体記憶装置の読み出し動作を説明するバンド図。 第１の実施形態の半導体記憶装置の書き込みベリファイ動作の説明図。 第１の実施形態の半導体記憶装置のベリファイ動作のタイミングチャート。 第１の実施形態の半導体記憶装置のスナップバック特性の説明図。 第１の実施形態の半導体記憶装置の書き込みベリファイ動作の説明図。 第１の実施形態の半導体記憶装置のセンスアンプ回路及びラッチ回路の一例を示す図。 第１の実施形態の半導体記憶装置のベリファイ動作を示す信号波形図。 第２の実施形態の半導体記憶装置のメモリストリングの模式断面図。 第３の実施形態の半導体記憶装置のメモリストリングの模式断面図。 第３の実施形態の半導体記憶装置に書き込まれるメモリセルの閾値電圧分布の説明図。 第３の実施形態の半導体記憶装置のデータの読み出し動作を説明するための模式図。 第３の実施形態の半導体記憶装置のデータの読み出し動作のタイミングチャート。 第３の実施形態の半導体記憶装置のデータの読み出し動作を説明する模式図。 第３の実施形態の半導体記憶装置のセンスアンプ回路及びラッチ回路の一例を示す図。 第３の実施形態の半導体記憶装置のベリファイ動作を示す信号波形図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
また、本明細書中、便宜上「上」、又は、「下」という用語を用いる場合がある。「上」、又は、「下」とはあくまで図面内での相対的位置関係を示す用語であり、重力に対する位置関係を規定する用語ではない。
（第１の実施形態）
第１の実施形態の半導体記憶装置は、ｐ型の第１の半導体領域と、第１の半導体領域の上に、第１の方向に積層された第１番目から第ｎ番目までのｎ個のワード線と、第１の方向に延び、ｎ個のワード線と交差する半導体層と、第２の半導体領域に電気的に接続されたビット線と、第ｋ番目（４＜ｋ＜ｎ）のワード線と半導体層とが交差する領域に設けられた第ｋ番目のメモリセルが所望の閾値電圧に達したか否かをベリファイする際に、第１の半導体領域と第２の半導体領域の間に第１の電圧を印加する第１のベリファイ動作と、第１の半導体領域と第２の半導体領域の間に第１の電圧と異なる第２の電圧を印加する第２のベリファイ動作を実行する制御回路と、を備える。
図１は、第１の実施形態の半導体記憶装置１００のブロック図である。図２は、第１の実施形態の半導体記憶装置１００のメモリセルアレイ１０１の回路図である。図３は、第１の実施形態の半導体記憶装置１００のメモリストリングＭＳの模式断面図である。図３は、図２のメモリセルアレイ１０１の中の、例えば点線で囲まれる一個のメモリストリングＭＳの断面を示す。
第１の実施形態の半導体記憶装置は、メモリセルを３次元的に配置した３次元ＮＡＮＤフラッシュメモリである。第１の実施形態の半導体記憶装置は、メモリストリングＭＳの一端にｐ型半導体領域を設けたポジティブフィードバック方式の３次元ＮＡＮＤフラッシュメモリである。
第１の実施形態の３次元ＮＡＮＤフラッシュメモリは、メモリセルアレイ１０１、ロウデコーダ１０３、ワード線ドライバ１０４、カラムデコーダ１０５、センスアンプ回路１０６、ラッチ回路１０７、コントローラ１０８、高電圧発生器１０９、アドレスレジスタ１１０、コマンドデコーダ１１１、Ｉ／Ｏバッファ１１２を備える。ロウデコーダ１０３、ワード線ドライバ１０４、カラムデコーダ１０５、センスアンプ回路１０６、データラッチ回路１０７、コントローラ１０８、高電圧発生器１０９、アドレスレジスタ１１０、及び、コマンドデコーダ１１１は、制御回路の一例である。
図２に示すように、メモリセルアレイ１０１は、複数のワード線ＷＬ、共通ソース線ＣＳＬ、複数のソース選択ゲート線ＳＧＳ、複数のドレイン選択ゲート線ＳＧＤ、複数のビット線ＢＬ、複数のメモリストリングＭＳを備える。図２において、ｘ方向（第２の方向）、ｙ方向（第３の方向）、及び、ｚ方向（第１の方向）は、それぞれ直交する方向である。
ワード線ＷＬは、第１番目から第ｎ番目までのｎ個設けられる。ｎは２以上の整数である。ｎ個のワード線ＷＬは、ｚ方向に積層される。それぞれのワード線ＷＬは、ＷＬ（ｋ）と表記される。ｋは、１≦ｋ≦ｎの整数である。ＷＬ（ｋ）を第ｋ番目のワード線ＷＬと称する。メモリセルアレイ１０１の下側から上側に向かって、ＷＬ（１）、ＷＬ（２）・・・ＷＬ（ｋ−１）、ＷＬ（ｋ）、ＷＬ（ｋ＋１）、ＷＬ（ｋ＋２）・・・ＷＬ（ｎ−１）、ＷＬ（ｎ）の順で積層される。
図２に示すように、メモリストリングＭＳは、共通ソース線ＣＳＬとビット線ＢＬとの間に直列接続されたソース選択トランジスタＳＳＴ、複数のメモリセルＭＣ、及び、ドレイン選択トランジスタＳＤＴで構成される。
メモリセルＭＣは、第１番目から第ｎ番目までのｎ個設けられる。ｎは２以上の整数である。ｎ個のメモリセルＭＣは、ｚ方向に直列接続される。それぞれのメモリセルＭＣは、ＭＣ（ｋ）と表記される。ｋは、１≦ｋ≦ｎの整数である。ＭＣ（ｋ）を第ｋ番目のメモリセルＭＣと称する。
それぞれのメモリセルＭＣは、電荷蓄積領域ＣＳを有する。電荷蓄積領域ＣＳは、第１番目から第ｎ番目までのｎ個設けられる。それぞれの電荷蓄積領域ＣＳは、ＣＳ（ｋ）と表記される。ｋは、１≦ｋ≦ｎの整数である。ＣＳ（ｋ）を第ｋ番目の電荷蓄積領域ＣＳと称する。
メモリストリングＭＳ内の各メモリセルＭＣに接続される各ワード線ＷＬは、ワード線ドライバ１０４に接続されている。ロウデコーダ１０３は、アドレスレジスタ１１０から転送されてきたロウアドレスをデコードする。ロウデコーダ１０３の近傍には、ワード線ドライバ１０４が配置されている。ワード線ドライバ１０４は、デコードしたデータに基づいて、各ワード線ＷＬを駆動するための電圧を生成する。
各メモリストリングＭＳに接続されるビット線ＢＬは、センスアンプ回路１０６に接続されている。センスアンプ回路１０６は、ビット線ＢＬから流れる電流量に応じてメモリセルＭＣからの読み出しデータを検出する。センスアンプ回路１０６で検出された読み出しデータは、例えば４値データとしてラッチ回路１０７に保持される。
カラムデコーダ１０５は、アドレスレジスタ１１０からのカラムアドレスをデコードする。またカラムデコーダ１０５は、このデコードした結果に基づいて、ラッチ回路１０７に保持されたデータをデータバスに転送するか否かを決定する。
Ｉ／Ｏバッファ１１２は、Ｉ／Ｏ端子から入力されたアドレス、データおよびコマンドをバッファリングする。またＩ／Ｏバッファ１１２は、アドレスをアドレスレジスタ１１０に転送し、コマンドをコマンドレジスタに転送し、データをデータバスに転送する。
コントローラ１０８は、アドレスとコマンドを識別するとともに、上述したセンスアンプ回路１０６などの動作を制御する。
図３は、１本のメモリストリングＭＳの模式断面図である。図３は、ワード線ＷＬの数が１８個、すなわち、ｎ＝１８の場合を例示している。
メモリストリングＭＳは、半導体基板１０、層間絶縁層１２、第１番目から第１８番目までの１８個のワード線ＷＬ（１）〜ＷＬ（１８）（以下、単にワード線ＷＬとも記載）、ｐ型半導体領域２０（第１の半導体領域）、ｎ型半導体領域２２（第２の半導体領域）、半導体層２４、電荷蓄積膜２６、ビット線ＢＬ、ソース選択ゲート線ＳＧＳ、ドレイン選択ゲート線ＳＧＤを含む。電荷蓄積膜２６は、第１番目から第１８番目のまでの電荷蓄積領域ＣＳ（１）〜ＣＳ（１８）（以下、単に電荷蓄積領域ＣＳとも記載）を含む。
半導体基板１０は、例えば、単結晶のｎ型シリコン基板である。半導体基板１０は、例えば、リン（Ｐ）をｎ型不純物として含有する。
ｐ型半導体領域２０は、半導体基板１０の中に設けられる。ｐ型半導体領域２０は、ｐ型不純物を含む。ｐ型不純物は、例えば、ボロン（Ｂ）である。ｐ型半導体領域２０のｐ型不純物濃度は、例えば、１×１０１９ｃｍ−３以上である。ｐ型半導体領域２０は、共通ソース線ＣＳＬとして機能する。
ｎ型半導体領域２２は、半導体層２４のビット線ＢＬ側にある。ｎ型半導体領域２２は、ｎ型不純物を含む。ｎ型半導体領域２２は、例えば、ｎ型不純物を含む多結晶シリコンである。ｎ型不純物は、例えば、リン（Ｐ）又はヒ素（Ａｓ）である。ｎ型半導体領域２２のｎ型不純物濃度は、例えば、１×１０１９ｃｍ−３以上である。
ワード線ＷＬは、半導体基板１０の上に設けられる。ワード線ＷＬは、ｐ型半導体領域２０の上に設けられる。ワード線ＷＬは、例えば、板状の導電層である。ワード線ＷＬの間に層間絶縁層１２が設けられる。ワード線ＷＬは、ｚ方向（第１の方向）に積層される。ワード線ＷＬ（１）〜ＷＬ（１８）は、それぞれ、メモリセルＭＣ（１）〜ＭＣ（１８）（以下、単にメモリセルＭＣとも記載）の制御電極として機能する。
ワード線ＷＬは、例えば、導電性不純物を含む多結晶シリコンである。また、ワード線ＷＬは、例えば、金属である。層間絶縁層１２は、例えば、酸化シリコンである。
半導体層２４は、ｐ型半導体領域２０とｎ型半導体領域２２との間に設けられる。半導体層２４は、ｐ型半導体領域２０及びｎ型半導体領域２２に電気的に接続される。半導体層２４は、ｐ型半導体領域２０とｎ型半導体領域２２に接する。半導体層２４は、１８個のワード線ＷＬ（１）〜ＷＬ（１８）を貫通する。半導体層２４は、ｚ方向に伸長する。半導体層２４は、例えば、柱状又は円筒状である。半導体層２４は、ワード線ＷＬ（１）〜ＷＬ（１８）に囲まれる。
半導体層２４は、例えば、多結晶シリコンである。半導体層２４のｎ型不純物濃度は、ｎ型半導体領域２２のｎ型不純物濃度よりも低い。また、半導体層２４のｐ型不純物濃度は、ｐ型半導体領域２０のｐ型不純物濃度よりも低い。半導体層２４のｎ型不純物濃度及びｐ型不純物濃度は、例えば、１×１０１７ｃｍ−３以下である。半導体層２４は、例えば、真性半導体である。
電荷蓄積膜２６は、ワード線ＷＬと半導体層２４との間に設けられる。電荷蓄積膜２６は、例えば、半導体層２４の周囲に設けられる。電荷蓄積膜２６は、電荷蓄積膜２６に印加される電界により、電荷蓄積膜２６の内部に電荷を蓄積する機能を有する。電荷蓄積膜２６の内部に蓄積された電荷を、電荷蓄積膜２６に電界を印加することで、消去することも可能である。
電荷蓄積膜２６は、例えば、酸化シリコン膜、窒化シリコン膜、酸化シリコン膜の積層構造である。また、電荷蓄積膜２６は、例えば、酸化シリコン膜、シリコン膜、酸化シリコン膜の積層構造である。電荷蓄積膜２６は、例えば、窒化シリコン膜又はシリコン膜の中に電子を蓄積する。電荷蓄積膜２６は、例えば、シリコンなどの半導体や金属であってもかまわない。
第１番目から第１８番目までの電荷蓄積領域ＣＳ（１）〜ＣＳ（１８）は、ワード線ＷＬ（１）〜ＷＬ（１８）のそれぞれと半導体層２４との間に設けられる。電荷蓄積領域ＣＳ（１）〜ＣＳ（１８）は、電荷蓄積膜２６の一部である。
メモリセルＭＣは、ワード線ＷＬと半導体層２４が交差する領域に設けられる。メモリセルＭＣは、ワード線ＷＬ、電荷蓄積領域ＣＳ、及び、半導体層２４で構成される。メモリセルＭＣは、電荷蓄積領域ＣＳの中の電荷量に基づくデータを保持する機能を備える。
メモリセルＭＣに保持されるデータは、例えば、メモリセルトランジスタの閾値電圧である。メモリセルＭＣは、例えば、異なる閾値電圧を用いて２値以上のデータを記憶することが可能である。
ビット線ＢＬは、ｎ型半導体領域２２に電気的に接続される。ビット線ＢＬは、例えば、ｎ型半導体領域２２に接する。ビット線ＢＬは、メモリセルＭＣから読み出されたデータを伝達する機能を有する。また、ビット線ＢＬは、メモリセルＭＣに書き込むデータを伝達する機能を有する。ビット線ＢＬは、例えば、金属である。
ソース選択トランジスタＳＳＴは、ソース選択ゲート線ＳＧＳに与えられる信号に基づきメモリストリングＭＳを選択する機能を有する。ドレイン選択トランジスタＳＤＴは、ドレイン選択ゲート線ＳＧＤに印加される信号に基づきメモリストリングＭＳを選択する機能を有する。
共通ソース線ＣＳＬには、例えば、グラウンド電位又はビット線ＢＬよりも高い電位が印加される。
次に、第１の実施形態の３次元ＮＡＮＤフラッシュメモリの動作について説明する。最初に、書き込み動作（プログラム動作）、読み出し動作、消去動作について説明する。特に、ポジティブフィードバック方式の３次元ＮＡＮＤフラッシュメモリにおいて、特徴的な読み出し動作について詳述する。
図４は、第１の実施形態の半導体記憶装置に書き込まれるメモリセルの閾値電圧分布の説明図である。第１の実施形態の３次元ＮＡＮＤフラッシュメモリは、例えば、一つのメモリセルＭＣが４値を記憶する４値品である。一つのメモリセルＭＣが２ビットを記憶する。
図４の横軸はメモリセルＭＣの閾値電圧、縦軸は閾値電圧の頻度を示している。４値品が持つ閾値電圧分布は４つある。
その一つは消去状態のメモリセルＭＣが属する消去セル分布（図４の中の「Ｅｒａｓｅ」）である。その他のメモリセルＭＣは、データの書き込み動作（プログラム動作）の過程で３つの閾値電圧分布に書き分けられる。書き込み動作の際に、ワード線ＷＬと半導体層２４との間に印加されるプログラム電圧（Ｖｐｒｏｇ）の大きさを変化させることにより、３つの閾値電圧分布が実現する。書き込み動作の際には、ワード線ＷＬ側の電圧を半導体層２４側に対し、相対的に正電圧にすることで電荷蓄積領域ＣＳに電子を注入する。
以下、これらの３つの閾値電圧分布について、消去セル分布に近い側から順に、閾値電圧分布Ａ、閾値電圧分布Ｂ、閾値電圧分布Ｃと称することにする。閾値電圧分布Ａ、閾値電圧分布Ｂ、閾値電圧分布Ｃには、消去セル分布よりも高い閾値電圧を有するメモリセルＭＣが存在する。
図５は、第１の実施形態の半導体記憶装置のデータの読み出し動作を説明する模式図である。図６は、第１の実施形態の半導体記憶装置のデータの読み出し動作のタイミングチャートである。
制御回路は、例えば、第ｋ番目（４＜ｋ＜ｎ）の電荷蓄積領域の中の電荷量に基づくデータを読み出す際に、第１番目から第（ｋ−２）番目のワード線ＷＬに負電圧を印加し、第（ｋ＋１）番目から第ｎ番目のワード線ＷＬに正電圧を印加し、第（ｋ−１）番目の導電層に正電圧を印加し、第ｋ番目の導電層に読み出し電圧を印加する。
図５は、各層、各領域の呼称（ｄｅｓｉｇｎａｔｉｏｎ）を示す。以下、選択ワード線ＳＷＬで制御されるメモリセルＭＣのデータを読み出す場合を例に説明する。特に、メモリセルＭＣ（６）のデータを読み出す場合、すなわち、ｋ＝６の場合を例に説明する。
選択ワード線ＳＷＬは、ワード線ＷＬ（６）に対応する。選択ワード線ＳＷＬに隣接する隣接ワード線ＮＷＬは、ワード線ＷＬ（５）に対応する。また、下部ワード線ＬＷＬは、ワード線ＷＬ（１）〜ＷＬ（４）に対応する。また、上部ワード線ＵＷＬは、ワード線ＷＬ（７）〜ＷＬ（１８）に対応する。
図６に示すように、メモリセルＭＣのデータを読み出すための読み出し動作は、プリチャージステップ、オフステップ、読み出しステップを備える。図６に示す電圧値は、各層又は各領域に印加される電圧値の一例である。
図６（ａ）は、ソース選択ゲート線ＳＧＳ、ドレイン選択ゲート線ＳＧＤ、ドレイン・ソース間電圧Ｖｄｓのタイミングチャートである。図６（ｂ）は、下部ワード線ＬＷＬ、及び、上部ワード線ＵＷＬのタイミングチャートである。図６（ｃ）は、選択ワード線ＳＷＬ、及び、隣接ワード線ＮＷＬのタイミングチャートである。ドレイン・ソース間電圧Ｖｄｓは、ｐ型半導体領域２０とｎ型半導体領域２２との間に印加される電圧である。
プリチャージステップは、読み出しステップ前のメモリセルＭＣの状態をイニシャライズするためのステップである。プリチャージステップにより、例えば、読み出し動作の不安定性が解消される。なお、プリチャージステップを省略することも可能である。
プリチャージステップでは、ソース選択ゲート線ＳＧＳ、下部ワード線ＬＷＬには負電圧が印加される。下部ワード線ＬＷＬには負電圧であるＶｒｅａｄｐが印加される。選択ワード線ＳＷＬには正電圧であるＶｒｅａｄｎが印加される。
ドレイン選択ゲート線ＳＧＤ、上部ワード線ＵＷＬには正電圧が印加される。上部ワード線ＵＷＬには正電圧であるＶｒｅａｄｎが印加される。隣接ワード線ＮＷＬには０Ｖが印加される。ドレイン・ソース間電圧Ｖｄｓは０Ｖである（図６中のＴａ）。
プリチャージステップでは、ソース選択ゲート線ＳＧＳ、下部ワード線ＬＷＬに対向する半導体層２４に、正孔が蓄積されｐ型化する。選択ワード線ＳＷＬ、ドレイン選択ゲート線ＳＧＤ、上部ワード線ＵＷＬ対向する半導体層２４に、電子が蓄積されｎ型化する。
オフステップは、半導体層２４の中に電荷に対するエネルギー障壁を形成するためのステップである。プリチャージステップからオフステップに移行する際、選択ワード線ＳＷＬに印加する電圧を、正電圧であるＶｒｅａｄｎから読み出し電圧Ｖｒｅｆに変化させる。また、隣接ワード線ＮＷＬに印可する電圧を、０Ｖから正電圧であるＶｒｅａｄｎに変化させる（図６中のＴｂ）。
選択ワード線ＳＷＬに印加する電圧を読み出し電圧Ｖｒｅｆ、隣接ワード線ＮＷＬに印可する電圧を正電圧にすることにより、半導体層２４に電荷に対するエネルギー障壁が形成される（図６中のＴｃ）。
図７は、第１の実施形態の半導体記憶装置のデータの読み出し動作を説明する模式図である。図７は、読み出し動作の時間Ｔｄにおける、印加電圧と半導体層２４の状態とを示す模式断面図である。図７に示す電圧値は、各層又は各領域に印加される電圧値の一例である。
図７に示すように、選択ワード線ＳＷＬに印加する電圧をＶｒｅｆにすることにより、選択ワード線ＳＷＬに対向する半導体層２４はｐ型化する。一方、隣接ワード線ＮＷＬに印加する電圧を正電圧であるＶｒｅａｄｎにすることにより、隣接ワード線ＮＷＬに対向する半導体層２４は、ｎ型化する。したがって、ｐ型半導体領域２０からｎ型半導体領域２２に向けて半導体層２４の中にｐｎｐｎのサイリスタ構造が形成される。
以下、選択するメモリストリングＭＳに属するメモリセルＭＣの内、選択ワード線ＳＷＬを有するメモリセルＭＣを選択メモリセル、隣接ワード線ＮＷＬを有するメモリセルを隣接メモリセルと称する。
読み出しステップは、メモリセルＭＣのデータを実際に読み出すステップである。ドレイン・ソース間電圧Ｖｄｓを０Ｖから正電圧にする（図６中のＴｄ）。ここでは、ｐ型半導体領域２０に、ｎ型半導体領域２２に対して相対的に高い電圧を印加する。選択ワード線ＳＷＬに対向する半導体層２４の電子に対するエネルギー障壁が低い場合には、サイリスタ動作が生じ、ｐ型半導体領域２０とｎ型半導体領域２２の間に電流が流れる。
図８は、第１の実施形態の半導体記憶装置の読み出し動作を説明するバンド図である。図８は、伝導帯下端と価電子帯上端のエネルギーレベルを示す。図中Ｅｇがバンドギャップエネルギーである。
選択ワード線ＳＷＬにＶｒｅｆが印加されており、選択ワード線ＳＷＬに対向する半導体層２４に電子に対するエネルギー障壁が形成される。エネルギー障壁の高さは、選択されたメモリセルＭＣの閾値電圧のレベルで決まる。閾値電圧が高い場合にはエネルギー障壁が高く、閾値電圧が低い場合にはエネルギー障壁が低い。隣接ワード線ＮＷＬに正電圧のＶｒｅａｄｎが印加されるため、隣接ワード線ＮＷＬに対向する半導体層２４に正孔に対するエネルギー障壁が形成される。
読み出しステップに入り、ドレイン・ソース間電圧Ｖｄｓとして正電圧が印加されると、電子に対するエネルギー障壁が十分に低い場合、すなわち閾値電圧が低い場合、ｎ型半導体領域２２からｐ型半導体領域２０に向けて電子が流れる（図８中の矢印（１））。電子が流れることで、隣接ワード線ＮＷＬに対向する半導体層２４の正孔に対するエネルギー障壁が低下する（図８中の矢印（２））。正孔に対するエネルギー障壁が低下するため、ｐ型半導体領域２０からｎ型半導体領域２２に向けて正孔が流れる（図８中の矢印（３））。正孔が流れることで、選択ワード線ＳＷＬに対向する半導体層２４の電子に対するエネルギー障壁が低下する（図８中の矢印（４））。
ポジティブフィードバックがかかり、ドレインとソースの間に流れる電流が急峻に立ちあがる。言い換えればサイリスタ動作が生じる。最終的に、電子及び正孔に対するエネルギー障壁が消滅し電流が流れ続ける。
ドレインとソースの間に流れる電流が急峻に立ちあがるため、メモリセルＭＣのＳファクタが小さくなる。したがって、メモリセルＭＣのデータの読み出し特性が向上する。
なお、サイリスタ動作が生じる閾値電圧は、メモリセルＭＣの電荷蓄積領域ＣＳに蓄積された電荷量に依存する。電子の蓄積量が多いと、選択ワード線ＳＷＬの下の電子に対するエネルギー障壁が高くなるため、閾値電圧は高くなる。この場合、選択ワード線ＳＷＬに読み出し電圧Ｖｒｅｆを印加しても、サイリスタ動作が生じない。
一方、電子の蓄積量が少ないと、選択ワード線ＳＷＬの下の電子に対するエネルギー障壁が低くなるため、閾値電圧は低くなる。この場合、選択ワード線ＳＷＬに読み出し電圧Ｖｒｅｆを印加することにより、サイリスタ動作が生じる。
電荷蓄積領域ＣＳに蓄積される電荷量を制御することで、メモリセルＭＣは、例えば、図４に示したように、４値のデータを保持することが可能となる。
メモリセルＭＣへのデータの書き込みは、例えば、半導体層２４に対してワード線ＷＬの電圧を正電圧であるプログラム電圧Ｖｐｒｏｇに維持し、半導体層２４から電荷蓄積領域ＣＳへ電子を注入することで実現できる。
メモリセルＭＣのデータの消去は、例えば、半導体層２４に対してワード線ＷＬの電圧を負の消去電圧Ｖｅｒａｓｅに維持し、電荷蓄積領域ＣＳから半導体層２４へ電子を引き抜くことで実現できる。
次に、第１の実施形態の３次元ＮＡＮＤフラッシュメモリの書き込みベリファイ動作（プログラムベリファイ動作）について説明する。
図９は、第１の実施形態の半導体記憶装置の書き込みベリファイ動作の説明図である。
図９（ａ）に示すように、第１の実施形態の３次元ＮＡＮＤフラッシュメモリは、例えば、一つのメモリセルＭＣが４値を記憶する。図９（ｂ）は、図９（ａ）に示す４つの閾値電圧分布のうち、閾値電圧分布Ｂの書き込みを目的とする書き込みベリファイ動作が行われている時の閾値電圧分布である。
第３の領域に存在するメモリセルＭＣは、既に閾値電圧分布Ｂに達している。一方、第１の領域及び第２の領域に存在するメモリセルＭＣは、本来、閾値電圧分布Ｂに書き込まれるはずのセルであるが、未だ閾値電圧分布Ｂに達していないため、次のプログラムループでも、プログラム電圧が印加される。
ここで、第１の領域に存在するメモリセルＭＣは、次回以降のプログラム電圧Ｖｐｒｏｇの印加において、第３の領域まで閾値電圧が上昇し書き込みが終了する。しかし、第２の領域に存在しているメモリセルＭＣは、通常のプログラム電圧Ｖｐｒｏｇが印加されると、第３の領域を飛び越えてしまう、いわゆるオーバープログラムが生じる可能性がある。オーバープログラムが生じると、読み出し動作時に、本来は、閾値電圧分布Ｂと判定されるべきメモリセルＭＣが、より高い閾値電圧を有する閾値電圧分布Ｃと判定される誤判定が生じるおそれがある。
オーバープログラムを防止するためには、印加するプログラム電圧Ｖｐｒｏｇのステップアップの値を小さくすれば良い。しかし、この場合、書き込みベリファイ動作が終了するまでのプログラムループ回数が多くなり、書き込みベリファイ動作にかかる時間が増加するという問題が生じる。
図１０は、第１の実施形態の半導体記憶装置のベリファイ動作のタイミングチャートである。
図１０（ａ）は、ソース選択ゲート線ＳＧＳ、ドレイン選択ゲート線ＳＧＤ、ドレイン・ソース間電圧Ｖｄｓのタイミングチャートである。図１０（ｂ）は、下部ワード線ＬＷＬ、及び、上部ワード線ＵＷＬのタイミングチャートである。図１０（ｃ）は、選択ワード線ＳＷＬ、及び、隣接ワード線ＮＷＬのタイミングチャートである。
メモリセルＭＣが所望の閾値電圧に達したか否かをベリファイする際に、第１のベリファイ動作と第２のベリファイ動作を行う。なお、プリチャージステップとオフステップに関しては、ドレイン・ソース間電圧Ｖｄｓ以外は、図６で示した読み出し動作と同様のタイミングで同様の電圧が印加される。第１のベリファイ動作と第２のベリファイ動作は、制御回路により実行される。
第１のベリファイ動作と第２のベリファイ動作は、メモリセルＭＣに対する所望の閾値電圧の書き込みを目的とするプログラム動作の間に行われる。
第１のベリファイ動作では、ドレイン・ソース間電圧Ｖｄｓとして第１の電圧ＶｄｓＬが印加される。第２のベリファイ動作では、ドレイン・ソース間電圧Ｖｄｓとして第２の電圧ＶｄｓＨが印加される。第１の電圧ＶｄｓＬと第２の電圧ＶｄｓＨは異なる電圧である。第１の電圧ＶｄｓＬは、第２の電圧ＶｄｓＨよりも低い電圧である。例えば、第２の電圧ＶｄｓＨが通常の読み出し動作時のドレイン・ソース間電圧Ｖｄｓと同一の電圧である。第２の電圧ＶｄｓＨと第１の電圧ＶｄｓＬとの差分は、例えば、０．５Ｖ以上である。
例えば、第１のベリファイ動作から第２のベリファイ動作の間で、ｐ型半導体領域２０に印加する電圧を変化させることで、ドレイン・ソース間電圧Ｖｄｓを第１の電圧ＶｄｓＬから第２の電圧ＶｄｓＨに変化させる。
第１のベリファイ動作、及び、第２のベリファイ動作の際には、選択ワード線ＳＷＬには、ベリファイ電圧Ｖｖｒｆｙが印加される。
第１のベリファイ動作の際、メモリセルＭＣの第１の電圧ＶｄｓＬでのＰＡＳＳ／ＦＡＩＬを判定する第１の閾値電圧判定を行う。第２のベリファイ動作の際、メモリセルＭＣの第２の電圧ＶｄｓＨでのＰＡＳＳ／ＦＡＩＬを判定する第２の閾値電圧判定を行う。
図１１は、第１の実施形態の半導体記憶装置のスナップバック特性の説明図である。図１１の横軸はドレイン・ソース間電圧Ｖｄｓ、縦軸はドレイン・ソース間電流Ｉｄｓである。
発明者による検討の結果、ポジティブフィードバック方式のメモリセルＭＣでは、ドレイン・ソース間電圧Ｖｄｓを上げていくと、ドレイン・ソース間電流Ｉｄｓがスナップバック特性を示すことが明らかになった。さらに、スナップバックが生じるドレイン・ソース間電圧Ｖｄｓは、メモリセルＭＣの閾値電圧に依存することが明らかになった。すなわち、閾値電圧の低いメモリセルＭＣ（Ｌｏｗ Ｖｔｈ）では、閾値電圧の高いメモリセルＭＣ（図１１中のＨｉｇｈ Ｖｔｈ）よりもスナップバックが生じるドレイン・ソース間電圧Ｖｄｓが下がることが明らかになった。
図１２は、第１の実施形態の半導体記憶装置の書き込みベリファイ動作の説明図である。図１２は、図９（ａ）に示す４つの閾値電圧分布のうち、閾値電圧分布Ｂの書き込みを目的とする書き込みベリファイ動作が行われている時の閾値電圧分布である。
閾値電圧が、所望の閾値電圧分布Ｂよりも大幅に低い第１の領域に存在するメモリセルＭＣは、第１のベリファイ動作の第１の閾値電圧判定、第２のベリファイ動作の第２の閾値電圧判定のいずれにおいてもＦＡＩＬする。一方、閾値電圧が閾値電圧分布Ｂよりも少し低い第２の領域に存在するメモリセルＭＣは、第１の閾値電圧判定ではＰＡＳＳするが、ドレイン・ソース間電圧Ｖｄｓが高い第２の閾値電圧判定ではスナップバックが生じることにより電流が流れＦＡＩＬする。したがって、ドレイン・ソース間電圧Ｖｄｓを変化させた第１のベリファイ動作と第２のベリファイ動作を行うことにより、第１の領域に存在するメモリセルＭＣと、第２の領域に存在するメモリセルＭＣを分離することが可能となる。
第１の領域に存在するメモリセルＭＣは、次回以降のプログラムループにおいて、通常のプログラム電圧Ｖｐｒｏｇが印加され、第３の領域まで閾値電圧が上昇し書き込みが終了する。第２の領域に存在するメモリセルＭＣは、次のプログラムループにおいて、通常のプログラム電圧Ｖｐｒｏｇよりも低いプログラム電圧（Ｖｐｒｏｇ−ΔＶ）が印加され、オーバープログラムが生じることなく、第３の領域まで閾値電圧が上昇し書き込みが終了する。
以上の書き込みベリファイ動作により、書き込みベリファイ動作にかかる時間の増大を抑制しつつ、メモリセルＭＣの閾値電圧分布の幅を狭くすることが可能となる。
図１３は、第１の実施形態の半導体記憶装置のセンスアンプ回路及びラッチ回路の一例を示す図である。図１３は、図１のブロック図に示すセンスアンプ回路１０６、ラッチ回路１０７の一例である。
センスアンプ回路１０６は、ビット線ＢＬとＳＥＮノードとの間にカスコード接続される第１および第２のトランジスタＱ１、Ｑ２と、これら第１および第２のトランジスタＱ１、Ｑ２の間の第２ノードｎ２とＳＡＳＲＣノードとの間に接続される第３のトランジスタＱ３とを備えている。
第３のトランジスタＱ３のゲートは、第１のトランジスタＱ１のドレインとともに、第１ノードｎ１に接続されている。この第１ノードｎ１とビット線ＢＬとの間の電流径路には、第４のトランジスタＱ４が接続されている。この第４のトランジスタＱ４は、例えばメモリセルＭＣの消去時に、ビット線ＢＬと第１ノードｎ１とを電気的に遮断するために設けられる高耐圧のトランジスタである。また、ＶＤＤノードと第２ノードｎ２との間にはＰＭＯＳトランジスタＱ７が配置されている。
第２のトランジスタＱ２のドレインはＳＥＮノードであり、このＳＥＮノードにはキャパシタＣの一端が接続されている。このＳＥＮノードは、メモリセルＭＣから読み出したデータの論理に応じてキャパシタＣを充放電するセンスノードである。
第１〜第４のトランジスタＱ１〜Ｑ４とトランジスタＱ７のオンまたはオフの切替制御は、図１のコントローラ８により行われる。第１〜第４のトランジスタＱ１〜Ｑ４はいずれもｎチャネルＭＯＳトランジスタである。
センスアンプ回路１０６は、第５〜第１１トランジスタＱ５〜Ｑ１１を有する。ラッチ回路１０７は、第１２〜第１５トランジスタＱ１２〜Ｑ１５、センスデータラッチＳＤＬ、ＶｄｓＬデータラッチＶＬＬ、及び、ＶｄｓＨデータラッチＶＨＬを有する。
第５のトランジスタＱ５は、第３のトランジスタＱ３のゲート−ソース間に接続される。第５のトランジスタＱ５は、メモリセルＭＣへのデータ書き込み時に、ビット線ＢＬから流れる電流を、第１および第２のトランジスタＱ１、Ｑ２を介さずに第３ノードｎ３に流すために設けられている。第５のトランジスタＱ５は、ＧＲＳ信号によりオンとオフが切り替えられる。
第６のトランジスタＱ６は、第３のトランジスタＱ３のソースとＳＡＳＲＣノードの間に配置されており、ＩＮＶ信号によりオンとオフが切り替えられる。
第７のトランジスタＱ７と第８のトランジスタＱ８は、電源電圧ノードＶＤＤと第２ノードｎ２との間にカスコード接続されている。第７のトランジスタＱ７は、ＩＮＶ信号によりオンとオフが切り替えられ、第８のトランジスタＱ８はＢＬＸ信号によりオンとオフが切り替えられる。
第９のトランジスタＱ９は、ＬＢＵＳノードとＳＥＮノードの間に配置されており、ＢＬＱ信号によりオンとオフが切り替えられる。第１０のトランジスタＱ１０と第１１のトランジスタＱ１１は、ＬＢＵＳノードとＣＬＫノードとの間にカスコード接続されている。第１０のトランジスタＱ１０は、ＳＴＢ信号によりオンとオフが切り替えられる。
第１２のトランジスタＱ１２は、ＬＢＵＳノードとラッチ回路１０７の入力ノードとの間に配置されており、ＳＴＩ信号によりオンとオフが切り替えられる。第１３のトランジスタＱ１３は、ＬＢＵＳノードとセンスデータラッチＳＤＬの出力ノードとの間に配置されており、ＳＴＬ信号によりオンとオフが切り替えられる。
第１４のトランジスタＱ１４と第１５のトランジスタＱ１５は、電源電圧ノードＶＤＤと接地ノードとの間にカスコード接続されている。第１４のトランジスタＱ１４と第１５のトランジスタＱ１５は、センスデータラッチＳＤＬ、ＶｄｓＬデータラッチ、ＶｄＳＨデータラッチのラッチデータの論理を強制的に反転させるための制御部として動作する。第１４のトランジスタＱ１４はＬＰＣｎ信号によりオンとオフが切り替えられ、第１５のトランジスタＱ１５はＬＤＣ信号によりオンとオフが切り替えられる。
第７のトランジスタＱ７と第１４のトランジスタＱ１４はｐチャネルＭＯＳトランジスタであり、その他のトランジスタはｎチャネルＭＯＳトランジスタである。
第６および第７のトランジスタＱ６，Ｑ７のゲートに入力されるＩＮＶ信号は、センスデータラッチＳＤＬのラッチデータＩＮＶと同じ論理の信号である。
図１３では、第１のトランジスタＱ１のゲートにＢＬＣ信号を、第２のトランジスタＱ２のゲートにＸＸＬ信号を、第３のトランジスタＱ３のゲートにＢＬＩ信号を、第４のトランジスタＱ４のゲートにＢＬＳ信号を、第５のトランジスタＱ５のゲートにＧＲＳ信号を、それぞれ供給する例を示している。
ＶｄｓＬデータラッチＶＬＬは、ベリファイ動作時の、第１の閾値電圧判定の結果を保持する。ＶｄｓＨデータラッチＶＨＬは、ベリファイ動作時の、第２の閾値電圧判定の結果を保持する。
図１４は、第１の実施形態の半導体記憶装置のベリファイ動作を示す信号波形図である。ｐ型半導体領域２０に印加されるＣＥＬＳＲＣを変化させることにより、ドレイン・ソース間電圧Ｖｄｓが第１の電圧ＶｄｓＬから第２の電圧ＶｄｓＨに変化する。
第１の電圧ＶｄｓＬは、ＶＳＲＣＬとＳＡＳＲＣとの差分である。第２の電圧ＶｄｓＨは、ＶＳＲＣＨとＳＡＳＲＣとの差分である。
なお、ドレイン・ソース間電圧Ｖｄｓをｐ型半導体領域２０に印加される電圧を変化させることで、ベリファイ動作をさせる場合を例に説明したが、ｎ型半導体領域２２の電圧、すなわち、ビット線ＢＬの電圧を変化させて、ベリファイ動作のドレイン・ソース間電圧Ｖｄｓを変化させることも可能である。
３次元ＮＡＮＤフラッシュメモリでは、例えば板状の多数のワード線ＷＬが層間絶縁層１２を間に挟んで積層される。このため、ワード線ＷＬの容量が大きい。
例えば、ワード線ＷＬの電圧レベルを２段階に変化させて書き込みベリファイ動作を行うことが考えられる。しかし、３次元ＮＡＮＤフラッシュメモリでは、ワード線ＷＬの容量が大きいために書き込みベリファイ動作の高速化が困難となるおそれがある。第１の実施形態の３次元ＮＡＮＤフラッシュメモリの書き込みベリファイ動作は、ワード線ＷＬよりも容量の小さい半導体層２４の電圧を変化させる。したがって、３次元ＮＡＮＤフラッシュメモリの書き込みベリファイ動作の高速化が実現できる。
以上、第１の実施形態の半導体記憶装置によれば、ポジティブフィードバック方式のメモリセルＭＣの有するスナップバック特性を利用した書き込みベリファイ動作により、書き込みベリファイ動作にかかる時間の増大を抑制しつつ、メモリセルＭＣの閾値電圧分布の幅を狭くすることが可能となる。また、書き込みベリファイ動作の高速化が実現できる。
（第２の実施形態）
第２の実施形態の半導体記憶装置は、ｐ型の第１の半導体領域が、半導体基板との間に絶縁層を間に挟んで設けられる点で、第１の実施形態の半導体記憶装置と異なっている。以下、第１の実施形態と重複する内容については、一部記述を省略する。
図１５は、第２の実施形態の半導体記憶装置のメモリストリングＭＳの模式断面図である。
第２の実施形態の半導体記憶装置は、メモリセルを３次元的に配置した３次元ＮＡＮＤフラッシュメモリである。第２の実施形態の半導体記憶装置は、メモリストリングＭＳの一端にｐ型半導体領域を設けたポジティブフィードバック方式の３次元ＮＡＮＤフラッシュメモリである。
図１５は、１本のメモリストリングＭＳの模式断面図である。図１５は、ワード線ＷＬの数が１８個、すなわち、ｎ＝１８の場合を例示している。
メモリストリングＭＳは、半導体基板１０、絶縁層１１、層間絶縁層１２、第１番目から第１８番目までの１８個のワード線ＷＬ（１）〜ＷＬ（１８）、ｐ型半導体領域２０（第１の半導体領域）、ｎ型半導体領域２２（第２の半導体領域）、半導体層２４、電荷蓄積膜２６、ビット線ＢＬ、ソース選択ゲート線ＳＧＳ、ドレイン選択ゲート線ＳＧＤを備える。電荷蓄積膜２６は、第１番目から第１８番目のまでの電荷蓄積領域ＣＳ（１）〜ＣＳ（１８）を含む。
半導体基板１０は、例えば、単結晶のｎ型シリコン基板である。半導体基板１０は、例えば、リン（Ｐ）をｎ型不純物として含有する。
絶縁層１１は、半導体基板１０の上に設けられる。絶縁層１１は、例えば、酸化シリコンである。
ｐ型半導体領域２０は、絶縁層１１の上に設けられる。ｐ型半導体領域２０は、例えば、ｐ型不純物を含む多結晶シリコンである。ｐ型不純物は、例えば、ボロン（Ｂ）である。ｐ型半導体領域２０のｐ型不純物濃度は、例えば、１×１０２０ｃｍ−３以上である。ｐ型半導体領域２０は、共通ソース線ＣＳＬとして機能する。
その他の構成は、第１の実施形態の半導体記憶装置と同様であるので、記述を省略する。
第２の実施形態の３次元ＮＡＮＤフラッシュメモリは、ｐ型半導体領域２０が絶縁層１１を介して、半導体基板１０の上に設けられている。このため、例えば、ロウデコーダ１０３、ワード線ドライバ１０４、カラムデコーダ１０５、センスアンプ回路１０６、データラッチ回路１０７、コントローラ１０８、高電圧発生器１０９、アドレスレジスタ１１０、又は、コマンドデコーダ１１１などの制御回路を、メモリセルアレイ１０１の下の半導体基板１０に形成することが可能となる。したがって、３次元ＮＡＮＤフラッシュメモリのチップサイズの縮小が可能となる。
以上、第２の実施形態の半導体記憶装置によれば、第１の実施形態と同様、書き込みベリファイ動作にかかる時間の増大を抑制しつつ、メモリセルＭＣの閾値電圧分布の幅を狭くすることが可能となる。また、書き込みベリファイ動作の高速化が実現できる。さらに、チップサイズの縮小が可能となる。
（第３の実施形態）
第３の実施形態の半導体記憶装置は、ｎ型の第１の半導体領域と、第１の半導体領域の上に、第１の方向に積層された第１番目から第ｎ番目までのｎ個のワード線と、ｐ型の第２の半導体領域と、第１の半導体領域と第２の半導体領域との間に設けられ、第１の方向に延び、前記ｎ個のワード線と交差する半導体層と、第２の半導体領域に電気的に接続されたビット線と、第ｋ番目（２＜ｋ＜ｎ−２）のワード線と半導体層とが交差する領域に設けられた第ｋ番目のメモリセルが所望の閾値電圧に達したか否かをベリファイする際に、第１の半導体領域と第２の半導体領域の間に第１の電圧を印加する第１のベリファイ動作と、第１の半導体領域と第２の半導体領域の間に第１の電圧と異なる第２の電圧を印加する第２のベリファイ動作を実行する制御回路と、を備える。
第３の実施形態の半導体記憶装置は、ｎ型の第１の半導体領域とｐ型の第２の半導体領域の位置関係が反対である点で、第１の実施形態の半導体記憶装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する。
図１６は、第３の実施形態の半導体記憶装置のメモリストリングＭＳの模式断面図である。
第３の実施形態の半導体記憶装置は、メモリセルを３次元的に配置した３次元ＮＡＮＤフラッシュメモリである。第３の実施形態の半導体記憶装置は、メモリストリングＭＳの一端にｐ型半導体領域を設けたポジティブフィードバック方式の３次元ＮＡＮＤフラッシュメモリである。
図１６は、１本のメモリストリングＭＳの模式断面図である。図１６は、ワード線ＷＬの数が１８個、すなわち、ｎ＝１８の場合を例示している。
メモリストリングＭＳは、半導体基板１０、層間絶縁層１２、第１番目から第１８番目までの１８個のワード線ＷＬ（１）〜ＷＬ（１８）、ｎ型半導体領域２１（第１の半導体領域）、ｐ型半導体領域２３（第２の半導体領域）、半導体層２４、電荷蓄積膜２６、ビット線ＢＬ、ソース選択ゲート線ＳＧＳ、ドレイン選択ゲート線ＳＧＤを備える。電荷蓄積膜２６は、第１番目から第１８番目のまでの電荷蓄積領域ＣＳ（１）〜ＣＳ（１８）を含む。
半導体基板１０は、例えば、単結晶のｐ型シリコン基板である。半導体基板１０は、例えば、ボロン（Ｂ）をｐ型不純物として含有する。
ｎ型半導体領域２１は、半導体基板１０の中に設けられる。ｎ型半導体領域２１は、ｎ型不純物を含む。ｎ型不純物は、例えば、リン（Ｐ）又はヒ素（Ａｓ）である。ｎ型半導体領域２１のｎ型不純物濃度は、例えば、１×１０１９ｃｍ−３以上である。
ｐ型半導体領域２３は、半導体層２４のビット線ＢＬ側にある。ｐ型半導体領域２３は、例えば、ｐ型不純物を含む多結晶シリコンである。ｐ型不純物は、例えば、ボロン（Ｂ）である。ｐ型半導体領域２３のｐ型不純物濃度は、例えば、１×１０１９ｃｍ−３以上である。
ワード線ＷＬは、半導体基板１０の上に設けられる。ワード線ＷＬは、ｎ型半導体領域２１の上に設けられる。ワード線ＷＬは、例えば、板状の導電層である。ワード線ＷＬの間に層間絶縁層１２が設けられる。ワード線ＷＬは、ｚ方向（第１の方向）に積層される。ワード線ＷＬ（１）〜ＷＬ（１８）は、それぞれ、メモリセルＭＣ（１）〜ＭＣ（１８）の制御電極として機能する。
ワード線ＷＬは、例えば、導電性不純物を含む多結晶シリコンである。また、ワード線ＷＬは、例えば、金属である。層間絶縁層１２は、例えば、酸化シリコンである。
半導体層２４は、ｎ型半導体領域２１とｐ型半導体領域２３との間に設けられる。半導体層２４は、ｎ型半導体領域２１及びｐ型半導体領域２３に電気的に接続される。半導体層２４は、ｎ型半導体領域２１及びｐ型半導体領域２３に接する。半導体層２４は、１８個のワード線ＷＬ（１）〜ＷＬ（１８）を貫通する。半導体層２４は、ｚ方向に伸長する。半導体層２４は、例えば、柱状又は円筒状である。半導体層２４は、ワード線ＷＬ（１）〜ＷＬ（１８）に囲まれる。
ビット線ＢＬは、ｐ型半導体領域２３に電気的に接続される。ビット線ＢＬは、例えば、ｐ型半導体領域２３に接する。ビット線ＢＬは、メモリセルＭＣから読み出されたデータを伝達する機能を有する。また、ビット線ＢＬは、メモリセルＭＣに書き込むデータを伝達する機能を有する。ビット線ＢＬは、例えば、金属である。
共通ソース線ＣＳＬには、例えば、グラウンド電位が印加される。ｎ型半導体領域２１が共通ソース線ＣＳＬに対応する。
次に、第３の実施形態の３次元ＮＡＮＤフラッシュメモリの動作について説明する。最初に、書き込み動作（プログラム動作）、読み出し動作、消去動作について説明する。特に、ポジティブフィードバック方式の３次元ＮＡＮＤフラッシュメモリにおいて、特徴的な読み出し動作について詳述する。
図１７は、第３の実施形態の半導体記憶装置に書き込まれるメモリセルの閾値電圧分布の説明図である。第３の実施形態の３次元ＮＡＮＤフラッシュメモリは、例えば、一つのメモリセルＭＣが４値を記憶する４値品である。一つのメモリセルＭＣが２ビットを記憶する。
図１７の横軸はメモリセルＭＣの閾値電圧、縦軸は閾値電圧の頻度を示している。４値品が持つ閾値電圧分布は４つある。
その一つは消去状態のメモリセルＭＣが属する消去セル分布（図１７の中の「Ｅｒａｓｅ」）である。その他のメモリセルＭＣは、データの書き込み動作（プログラム動作）の過程で３つの閾値電圧分布に書き分けられる。書き込み動作の際に、ワード線ＷＬと半導体層２４との間に印加されるプログラム電圧（Ｖｐｒｏｇ）の大きさを変化させることにより、３つの閾値電圧分布が実現する。
以下、これらの３つの閾値電圧分布について、消去セル分布に近い側から順に、閾値電圧分布Ａ、閾値電圧分布Ｂ、閾値電圧分布Ｃと称することにする。
第３の実施形態では、例えば、書き込み動作の際に、ワード線ＷＬ側の電圧を半導体層２４側に対し、相対的に負電圧にすることで電荷蓄積領域ＣＳに正孔を注入する。したがって、閾値電圧分布Ａ、閾値電圧分布Ｂ、閾値電圧分布Ｃには、消去セル分布Ｅｒａｓｅに対し、低い閾値電圧を有するメモリセルＭＣが存在することになる。
図１８は、第３の実施形態の半導体記憶装置のデータの読み出し動作を説明するための模式図である。図１９は、第３の実施形態の半導体記憶装置のデータの読み出し動作のタイミングチャートである。
制御回路は、例えば、第ｋ番目（２＜ｋ＜ｎ−２）の電荷蓄積領域の中の電荷量に基づくデータを読み出す際に、第１番目から第（ｋ−１）番目のワード線ＷＬに正電圧を印加し、第（ｋ＋２）番目から第ｎ番目のワード線ＷＬに負電圧を印加し、第（ｋ＋１）番目の導電層に正電圧を印加し、第ｋ番目の導電層に読み出し電圧を印加する。
図１８は、各層、各領域の呼称（ｄｅｓｉｇｎａｔｉｏｎ）を示す。以下、選択ワード線ＳＷＬで制御されるメモリセルＭＣのデータを読み出す場合を例に説明する。特に、メモリセルＭＣ（５）のデータを読み出す場合、すなわち、ｋ＝５の場合を例に説明する。
選択ワード線ＳＷＬは、ワード線ＷＬ（５）に対応する。選択ワード線ＳＷＬに隣接する隣接ワード線ＮＷＬは、ワード線ＷＬ（６）に対応する。また、下部ワード線ＬＷＬは、ワード線ＷＬ（１）〜ＷＬ（４）に対応する。また、上部ワード線ＵＷＬは、ワード線ＷＬ（７）〜ＷＬ（１８）に対応する。
図１９に示すように、メモリセルＭＣのデータを読み出すための読み出し動作は、プリチャージステップ、オフステップ、読み出しステップを備える。図１９に示す電圧値は、各層又は各領域に印加される電圧値の一例である。
図１９（ａ）は、ソース選択ゲート線ＳＧＳ、ドレイン選択ゲート線ＳＧＤ、ドレイン・ソース間電圧Ｖｄｓのタイミングチャートである。図１９（ｂ）は、下部ワード線ＬＷＬ、及び、上部ワード線ＵＷＬのタイミングチャートである。図１９（ｃ）は、選択ワード線ＳＷＬ、及び、隣接ワード線ＮＷＬのタイミングチャートである。例えば、ｎ型半導体領域２１はグラウンド電位、すなわち、０Ｖに常に固定される。ドレイン・ソース間電圧Ｖｄｓは、ｎ型半導体領域２１とｐ型半導体領域２３との間に印加される電圧である。
プリチャージステップは、読み出しステップ前のメモリセルＭＣの状態をイニシャライズするためのステップである。プリチャージステップにより、例えば、読み出し動作の不安定性が解消される。なお、プリチャージステップを省略することも可能である。
プリチャージステップでは、ソース選択ゲート線ＳＧＳ、下部ワード線ＬＷＬには正電圧が印加される。下部ワード線ＬＷＬには正電圧であるＶｒｅａｄｎが印加される。選択ワード線ＳＷＬには正電圧であるＶｒｅａｄｎが印加される。
ドレイン選択ゲート線ＳＧＤ、上部ワード線ＵＷＬには負電圧が印加される。上部ワード線ＵＷＬには負電圧であるＶｒｅａｄｐが印加される。隣接ワード線ＮＷＬには０Ｖが印加される。ドレイン・ソース間電圧Ｖｄｓは０Ｖである（図１９中のＴａ）。
プリチャージステップでは、ソース選択ゲート線ＳＧＳ、下部ワード線ＬＷＬ、及び、選択ワード線ＳＷＬに対向する半導体層２４に、電子が蓄積されｎ型化する。ドレイン選択ゲート線ＳＧＤ、上部ワード線ＵＷＬ対向する半導体層２４に、正孔が蓄積されｐ型化する。
オフステップは、半導体層２４の中に電荷に対するエネルギー障壁を形成するためのステップである。プリチャージステップからオフステップに移行する際、選択ワード線ＳＷＬに印加する電圧を、正電圧であるＶｒｅａｄｎから読み出し電圧Ｖｒｅｆに変化させる。（図１９中のＴｂ）。
選択ワード線ＳＷＬに印加する電圧を読み出し電圧Ｖｒｅｆ、隣接ワード線ＮＷＬに印可する電圧を正電圧にすることにより、半導体層２４に電荷に対するエネルギー障壁が形成される（図１９中のＴｃ）。
図２０は、第３の実施形態の半導体記憶装置のデータの読み出し動作を説明する模式図である。図２０は、読み出しステップの時間Ｔｄにおける、印加電圧と半導体層２４の状態とを示す模式断面図である。図２０に示す電圧値は、各層又は各領域に印加される電圧値の一例である。
図２０に示すように、選択ワード線ＳＷＬに印加する電圧を読み出し電圧Ｖｒｅｆにすることにより、選択ワード線ＳＷＬに対向する半導体層２４はｐ型化する。一方、隣接ワード線ＮＷＬに印加する電圧を正電圧であるＶｒｅａｄｎにすることにより、隣接ワード線ＮＷＬに対向する半導体層２４はｎ型化する。したがって、ｎ型半導体領域２１からｐ型半導体領域２３に向けて半導体層２４の中にｎｐｎｐのサイリスタ構造が形成される。
以下、選択するメモリストリングＭＳに属するメモリセルＭＣの内、選択ワード線ＳＷＬを有するメモリセルＭＣを選択メモリセル、隣接ワード線ＮＷＬを有するメモリセルを隣接メモリセルと称する。
読み出しステップは、メモリセルＭＣのデータを実際に読み出すステップである。ドレイン・ソース間電圧Ｖｄｓを０Ｖから正電圧にする。ここでは、ｎ型半導体領域２１に、ｐ型半導体領域２３に対して相対的に高い電圧を印加する（図１９中のＴｄ）。選択ワード線ＳＷＬに対向する半導体層２４の電子に対するエネルギー障壁が低い場合には、サイリスタ動作が生じ、ｐ型半導体領域２３からｎ型半導体領域２１からの間に電流が流れる。
メモリセルＭＣへのデータの書き込みは、例えば、半導体層２４に対してワード線ＷＬの電圧を負電圧であるプログラム電圧Ｖｐｒｏｇに維持し、半導体層２４から電荷蓄積領域ＣＳへ正孔を注入することで実現できる。
メモリセルＭＣのデータの消去は、例えば、半導体層２４に対してワード線ＷＬの電圧を正の消去電圧Ｖｅｒａｓｅに維持し、電荷蓄積領域ＣＳから半導体層２４へ正孔を引き抜くことで実現できる。
第３の実施形態の３次元ＮＡＮＤフラッシュメモリの書き込みベリファイ動作は、第１の実施形態同様、第１のベリファイ動作、及び、第２のベリファイ動作を有する。
第１のベリファイ動作では、ドレイン・ソース間電圧Ｖｄｓとして第１の電圧ＶｄｓＬが印加される。第２のベリファイ動作では、ドレイン・ソース間電圧Ｖｄｓとして第２の電圧ＶｄｓＨが印加される。第１の電圧ＶｄｓＬと第２の電圧ＶｄｓＨは異なる電圧である。第１の電圧ＶｄｓＬは、第２の電圧ＶｄｓＨよりも低い電圧である。例えば、第２の電圧ＶｄｓＨが通常の読み出し動作時のドレイン・ソース間電圧Ｖｄｓと同一の電圧である。第２の電圧ＶｄｓＨと第１の電圧ＶｄｓＬとの差分は、例えば、０．５Ｖ以上である。
例えば、第１のベリファイ動作から第２のベリファイ動作の間で、ｐ型半導体領域２３に印加する電圧を変化させることで、ドレイン・ソース間電圧Ｖｄｓを第１の電圧ＶｄｓＬから第２の電圧ＶｄｓＨに変化させる。言い換えれば、第２のベリファイ動作から第１のベリファイ動作の間で、ビット線ＢＬに印加する電圧を変化させることで、ドレイン・ソース間電圧Ｖｄｓを第１の電圧ＶｄｓＬから第２の電圧ＶｄｓＨに変化させる。
第１のベリファイ動作、及び、第２のベリファイ動作の際には、選択ワード線ＳＷＬには、ベリファイ電圧Ｖｖｒｆｙが印加される。
第３の実施形態の３次元ＮＡＮＤフラッシュメモリでは、図１７に示すように、電荷蓄積領域ＣＳに正孔を書き込むことにより、メモリセルＭＣの閾値電圧が下がっていく。したがって、書き込みベリファイ動作の際には、第１の実施形態とは異なり、低い閾値電圧分布に向けて書き込みベリファイをしていくことになる。
すなわち、ベリファイ動作の際には、電流が流れるメモリセルＭＣについてＰＡＳＳと判定し、電流が流れないメモリセルＭＣについてＦＡＩＬと判定する。ＦＡＩＬしたセルについて、電荷蓄積領域ＣＳに正孔を書き込むことにより、閾値電圧を下げて所望の閾値電圧分布に移動させる。
第３の実施形態の３次元ＮＡＮＤフラッシュメモリにおいても、第１の実施形態と同様、書き込みベリファイ動作にかかる時間の増大を抑制しつつ、メモリセルＭＣの閾値電圧分布の幅を狭くすることが可能となる。
図２１は、第３の実施形態の半導体記憶装置のセンスアンプ回路及びラッチ回路の一例を示す図である。図２１は、図１のブロック図に示すセンスアンプ回路１０６、ラッチ回路１０７の一例である。
センスアンプ回路１０６とラッチ回路１０７は、互いにデータを送受信可能なように、バスＬＢＵＳによって接続される。ラッチ回路１０７は、センスデータラッチＳＤＬ、ＶｄｓＬデータラッチＶＬＬ、及び、ＶｄｓＨデータラッチＶＨＬを含む。
センスアンプ回路１０６は、例えば、読み出し動作において、対応するビット線ＢＬに読み出されたデータをセンスして、読み出したデータの値を判定する。センスアンプ回路１０６は、例えば、ｐチャネルＭＯＳトランジスタＴ１、ｎチャネルＭＯＳトランジスタＴ２〜Ｔ９、キャパシタＣを含んでいる。
トランジスタＴ１の一端は電源線に接続され、トランジスタＴ１のゲートはセンスデータラッチＳＤＬのノードＩＮＶに接続される。トランジスタＴ２の一端は、トランジスタＴ１の他端に接続され、トランジスタＴ２の他端はノードＣＯＭに接続され、トランジスタＴ２のゲートには制御信号ＢＬＸが入力される。トランジスタＴ３の一端はノードＣＯＭに接続され、トランジスタＴ３のゲートには制御信号ＢＬＣが入力される。トランジスタＴ４は、高耐圧のトランジスタであり、トランジスタＴ４の一端は、トランジスタＴ３の一端に接続され、トランジスタＴ４の他端は対応するビット線ＢＬに接続され、トランジスタＴ４のゲートには制御信号ＢＬＳが入力される。
トランジスタＴ５の一端はノードＣＯＭに接続され、トランジスタＴ５の他端はノードＳＡＳＲＣに接続され、トランジスタＴ５のゲートはノードＩＮＶに接続される。トランジスタＴ６の一端はノードＳＥＮに接続され、トランジスタＴ６の他端はトランジスタＴ１の他端に接続され、トランジスタＴ６のゲートにはノードＨＬＬが入力される。トランジスタＴ７の一端はノードＳＥＮに接続され、トランジスタＴ７の他端はノードＣＯＭに接続され、トランジスタＴ７のゲートには制御信号ＸＸＬが入力される。
トランジスタＴ８の一端にはクロックＣＬＫが入力され、トランジスタＴ８のゲートはノードＳＥＮに接続される。トランジスタＴ９の一端はトランジスタＴ８の他端に接続され、トランジスタＴ９の他端はバスＬＢＵＳに接続され、トランジスタＴ９のゲートには制御信号ＳＴＢが入力される。キャパシタＣの一端はノードＳＥＮに接続され、キャパシタＣの他端にはクロックＣＬＫが入力される。
以上で説明した制御信号ＢＬＸ、ＢＬＣ、ＢＬＳ、ＨＬＬ、ＸＸＬ、及び、ＳＴＢは、例えば、図示しないシーケンサによって生成される。また、トランジスタＴ１の一端に接続された電源線には、例えば、半導体記憶装置１００の内部電源電圧である電圧ＶＤＤが印加される。
ラッチ回路１０７の、センスデータラッチＳＤＬ、ＶｄｓＬデータラッチＶＬＬ、及び、ＶｄｓＨデータラッチＶＨＬは、読み出しデータを一時的に保持する。ＶｄｓＬデータラッチＶＬＬは、ベリファイ動作時の第１の閾値電圧判定の結果を保持する。ＶｄｓＨデータラッチＶＨＬは、ベリファイ動作時の第２の閾値電圧判定の結果を保持する。
センスデータラッチＳＤＬは、例えば、インバータＩ１及びインバータＩ２、並びに、ｎチャネルＭＯＳトランジスタＴ１０、Ｔ１１を含んでいる。インバータＩ１の入力ノードはノードＬＡＴに接続され、インバータＩ１の出力ノードはノードＩＮＶに接続される。インバータＩ２の入力ノードはノードＩＮＶに接続され、インバータＩ２の出力ノードはノードＬＡＴに接続される。
トランジスタＴ１０の一端はノードＩＮＶに接続され、トランジスタＴ１０の他端はバスＬＢＵＳに接続され、トランジスタＴ１０のゲートには制御信号ＳＴＩが入力される。トランジスタＴ１１の一端はノードＬＡＴに接続され、トランジスタＴ１１の他端はバスＬＢＵＳに接続され、トランジスタＴ１１のゲートには制御信号ＳＴＬが入力される。
トランジスタＴ１２とトランジスタＴ１３は、電源電圧ノードＶＤＤと接地ノードとの間にカスコード接続されている。トランジスタＴ１２とトランジスタＴ１３は、センスデータラッチＳＤＬ、ＶｄｓＬデータラッチ、ＶｄＳＨデータラッチのラッチデータの論理を強制的に反転させるための制御部として動作する。トランジスタＴ１２はＬＰＣｎ信号によりオンとオフが切り替えられ、トランジスタＴ１３はＬＤＣ信号によりオンとオフが切り替えられる。
図２２は、第３の実施形態の半導体記憶装置のベリファイ動作を示す信号波形図である。ビット線ＢＬに印加されるＶＢＬを変化させることにより、ドレイン・ソース間電圧Ｖｄｓが第１の電圧ＶｄｓＬから第２の電圧ＶｄｓＨに変化する。
第１の電圧ＶｄｓＬは、ＶＢＬＬである。第２の電圧ＶｄｓＨは、ＶＢＬＨである。
以上、第３の実施形態の半導体記憶装置によれば、第１の実施形態と同様、書き込みベリファイ動作にかかる時間の増大を抑制しつつ、メモリセルＭＣの閾値電圧分布の幅を狭くすることが可能となる。また、書き込みベリファイ動作の高速化が実現できる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
２０ ｐ型半導体領域（第１の半導体領域）
２１ ｎ型半導体領域（第１の半導体領域）
２２ ｎ型半導体領域（第２の半導体領域）
２３ ｐ型半導体領域（第２の半導体領域）
２４ 半導体層
１００ 半導体記憶装置
１０８ コントローラ（制御回路）
ＢＬ ビット線
ＭＣ メモリセル
ＷＬ ワード線
ＶｄｓＬ 第１の電圧
ＶｄｓＨ 第２の電圧

Claims (8)

  1. ｐ型の第１の半導体領域と、
    前記第１の半導体領域の上に、第１の方向に積層された第１番目から第ｎ番目までのｎ個のワード線と、
    ｎ型の第２の半導体領域と、
    前記第１の半導体領域と前記第２の半導体領域との間に設けられ、前記第１の方向に延び、前記ｎ個のワード線と交差する半導体層と、
    前記第２の半導体領域に電気的に接続されたビット線と、
    第ｋ番目（４＜ｋ＜ｎ）のワード線と前記半導体層とが交差する領域に設けられた第ｋ番目のメモリセルが所望の閾値電圧に達したか否かをベリファイする際に、前記第１の半導体領域と前記第２の半導体領域の間に第１の電圧を印加する第１のベリファイ動作と、前記第１の半導体領域と前記第２の半導体領域の間に前記第１の電圧と異なる第２の電圧を印加する第２のベリファイ動作を制御する制御回路と、
    を備える半導体記憶装置。
  2. 前記第１のベリファイ動作及び前記第２のベリファイ動作の際に、第１番目から第（ｋ−２）番目のワード線には負電圧が印加され、第（ｋ−１）番目のワード線には正電圧が印加され、第（ｋ＋１）番目から第ｎ番目のワード線には正電圧が印加される請求項１記載の半導体記憶装置。
  3. 前記第２のベリファイ動作から前記第１のベリファイ動作の間で、前記第１の半導体領域に印加する電圧を変化させることで前記第１の電圧から前記第２の電圧に変化させる請求項１又は請求項２記載の半導体記憶装置。
  4. 前記第１のベリファイ動作及び前記第２のベリファイ動作は、前記第ｋ番目のメモリセルに対する前記所望の閾値電圧の書き込みを目的とするプログラム動作の間に行われる請求項１ないし請求項３いずれか一項記載の半導体記憶装置。
  5. ｎ型の第１の半導体領域と、
    前記第１の半導体領域の上に、第１の方向に積層された第１番目から第ｎ番目までのｎ個のワード線と、
    ｐ型の第２の半導体領域と、
    前記第１の半導体領域と前記第２の半導体領域との間に設けられ、前記第１の方向に延び、前記ｎ個のワード線と交差する半導体層と、
    前記第２の半導体領域に電気的に接続されたビット線と、
    第ｋ番目（２＜ｋ＜ｎ−２）のワード線と前記半導体層とが交差する領域に設けられた第ｋ番目のメモリセルが所望の閾値電圧に達したか否かをベリファイする際に、前記第１の半導体領域と前記第２の半導体領域の間に第１の電圧を印加する第１のベリファイ動作と、前記第１の半導体領域と前記第２の半導体領域の間に前記第１の電圧と異なる第２の電圧を印加する第２のベリファイ動作を実行する制御回路と、
    を備える半導体記憶装置。
  6. 前記第１のベリファイ動作及び前記第２のベリファイ動作の際に、第１番目から第（ｋ−１）番目のワード線には正電圧が印加され、第（ｋ＋１）番目のワード線には正電圧が印加され、第（ｋ＋２）番目から第ｎ番目のワード線には負電圧が印加される請求項５記載の半導体記憶装置。
  7. 前記第２のベリファイ動作から前記第１のベリファイ動作の間で、前記第２の半導体領域に印加する電圧を変化させることで前記第１の電圧から前記第２の電圧に変化させる請求項５又は請求項６記載の半導体記憶装置。
  8. 前記第１のベリファイ動作及び前記第２のベリファイ動作は、前記第ｋ番目のメモリセルに対する前記所望の閾値電圧の書き込みを目的とするプログラム動作の間に行われる請求項５ないし請求項７いずれか一項記載の半導体記憶装置。
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