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JP2019129307A - 封止用組成物、半導体パッケージおよびその製造方法 - Google Patents

封止用組成物、半導体パッケージおよびその製造方法 Download PDF

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JP2019129307A
JP2019129307A JP2018083055A JP2018083055A JP2019129307A JP 2019129307 A JP2019129307 A JP 2019129307A JP 2018083055 A JP2018083055 A JP 2018083055A JP 2018083055 A JP2018083055 A JP 2018083055A JP 2019129307 A JP2019129307 A JP 2019129307A
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JP
Japan
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sealing composition
composition
semiconductor die
sealing
conductive
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JP2018083055A
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English (en)
Inventor
銘毅 王
Ming Yi Wang
銘毅 王
崑永 ▲黄▼
崑永 ▲黄▼
Kun Yong Huang
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Powertech Technology Inc
Original Assignee
Powertech Technology Inc
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Abstract

【課題】製造プロセスを簡易化し、焼結ひずみの問題を低減する封止用組成物、半導体パッケージおよびその製造方法を提供する。【解決手段】封止用組成物は、半導体ダイ１００を封入するのに適しており、感光性誘電体材料および感光性誘電体材料に浮遊する分極性化合物２２０を含む。外部刺激に影響された封止用組成物の所定領域内の分極性化合物を厚さ方向に均一に配置して、厚さ方向に沿って感光性誘電体材料を貫通する導電路２３０を提供する。半導体パッケージは、半導体ダイを封入するパターン化封止用組成物２００’、第１および第２再分配層を含む。封止用組成物の反対側に配置された第１および第２再分配層は、封止用組成物を介して互いに電気接続される。【選択図】図１Ｂ

Description

本発明は、封止用組成物、パッケージ構造およびその製造方法に関するものであり、特に、半導体ダイを封入する封止用組成物、封止用組成物を含む半導体パッケージ、および半導体パッケージの製造方法に関するものである。
ファンアウトウエハレベルパッケージング（fan-out wafer level packaging, FO-WLP）等の特定分野の従来の実装技術において、メッキ処理を使用して銅ピラーを形成するには長い時間がかかる。また、メッキ処理の後、半導体チップを成形コンパウンドで封入してから、成形コンパウンドを研磨して銅ピラーを露出し、更なる電気接続を行う。しかしながら、切り込み量を制御するのは難しいため、銅ピラーが過剰研磨されたり、露出されなかったりすることがよくある。また、成形コンパウンドとチップの間の材料の違いにより、半導体パッケージの製造プロセス中に焼結ひずみ（warpage）の問題が生じる可能性がある。そのため、上述した問題を防止する製造プロセスを開発することが、本分野において重要な課題となっている。
本発明は、製造プロセスを簡易化し、焼結ひずみの問題を低減する封止用組成物、半導体パッケージおよびその製造方法を提供する。
本発明は、半導体ダイを封入するのに適した封止用組成物を提供する。封止用組成物は、感光性誘電体材料、および感光性誘電体材料に浮遊する分極性化合物を含む。外部刺激に影響された封止用組成物の所定領域内の分極性化合物を厚さ方向において均一に配置して、厚さ方向に沿って感光性誘電体材料を貫通する導電路を提供する。
本発明は、半導体ダイ、上述した封止用組成物、第１再分配層、および第２再分配層を含む半導体パッケージを提供する。封止用組成物は、半導体ダイを封入する。第１再分配層は、封止用組成物の第１表面に配置され、封止用組成物および半導体ダイに電気接続される。第２再分配層は、第１表面の反対側にある封止用組成物の第２表面に配置され、封止用組成物を介して第１再分配層に電気接続される。
本発明は、半導体パッケージの製造方法を提供する。この方法は、下記のステップを含む。封止用組成物で半導体ダイを封入する。封止用組成物の所定領域を分極化して、半導体ダイを取り囲む導電路を形成する。封止用組成物の第１表面に第１再分配層を形成して、封止用組成物内の半導体ダイおよび導電路を電気接続する。第１表面の反対側にある封止用組成物の第２表面に第２再分配層を形成して、封止用組成物内の導電路を電気接続する。
以上のように、封止用組成物で半導体ダイを封入する。封止用組成物は、一定のプロセスの後に導電路を提供する分極性化合物を含む。そのため、従来の成形処理および銅メッキ処理を省略することができるため、製造プロセスを簡易化し、焼結ひずみの問題を低減することができる。
本発明の上記および他の目的、特徴、および利点をより分かり易くするため、図面と併せた幾つかの実施形態を以下に説明する。
添付図面は、本発明の原理がさらに理解されるために含まれており、本明細書に組み込まれかつその一部を構成するものである。図面は、本発明の実施形態を例示しており、説明とともに、本発明の原理を説明する役割を果たしている。
図１（ａ）〜図１（ｎ）は、本発明の１つの実施形態に係る半導体パッケージの製造方法を示す概略的断面図である。
以下、添付の図面を例として、本発明の実施形態を詳細に説明する。各図面および関連説明において、同一または類似する構成要素には、同一の参照番号を使用する。
図１（ａ）〜図１（ｎ）は、本発明の１つの実施形態に係る半導体パッケージの製造方法を示す半導体パッケージの概略的断面図である。図１（ａ）を参照すると、封止用組成物２００で半導体ダイ１００を封入する。半導体ダイ１００は、作用面１０２、作用面１０２の反対側にある背面１０４、作用面１０２と背面１０４の間に配置された側面１０６、および作用面１０２に配置された複数の導電性バンプ１０８を含む。半導体ダイ１００は、シリコンダイ（例えば、ＡＳＩＣまたはＭＥＭＳ）であってもよい。他の適切な能動素子を半導体ダイ１００として利用してもよい。いくつかの実施形態において、半導体ダイ１００を第１仮キャリア５０の上に取り付ける。第１仮キャリア５０は、ガラス、プラスチック、またはその上に形成された半導体パッケージを搬送しながら後続のプロセスに耐えられる材料であれば、他の適切な材料であってもよい。後続のプロセスのために、半導体ダイ１００を配置する前に第１仮キャリア５０の上に剥離層５２を形成して、離型性（releasibility）を向上させてもよい。剥離層５２は、光熱変換（light to heat conversion, LTHC）剥離層またはその他の適切な剥離層であってもよい。いくつかの実施形態において、取り付けを向上させるために、剥離層５２の上に接着層５４を形成して、半導体ダイの背面１０４を取り付けてもよい。いくつかの他の実施形態において、半導体ダイ１００は、第１仮キャリア５０と直接接触する。
第１仮キャリア５０の上に半導体ダイ１００を配置した後、第１仮キャリア５０の上に封止用組成物２００を形成し、スピンコーティング等の蒸着、または他の適切な処理を使用して、半導体ダイ１００を封入することができる。
封止用組成物２００は、組成が均一であってもよく、均一混合物として形成されてもよい。いくつかの他の実施形態において、封止用組成物２００は、均一混合物であってもよい。封止用組成物２００は、感光性誘電体材料２１０および分極性化合物２２０を含むことができる。分極性化合物２２０は、初期状態で感光性誘電体材料２１０に浮遊することができる。初期状態とは、非励起状態を指すことができる。分極性化合物２２０および感光性誘電体材料２１０は、初期状態で均一に混合されてもよい。分極性化合物２２０は、封止用組成物２００の至る所に均一に分配されてもよい。いくつかの実施形態において、封止用組成物２００は、感光性誘電体材料２１０および分極性化合物２２０を同じ比率で含むことができる。封止用組成物２００の全容量に対する感光性誘電体材料２１０の量は、約３０％〜約４０％の範囲であってもよい。いくつかの他の実施形態において、封止用組成物２００は、容量で５０％よりも大きい（例えば、容量で約６０％〜約７０％の）高比率の分極性化合物２２０を含むことができる。高比率の分極性化合物２２０を含む封止用組成物２００は、高信頼性の導電率を得ることができる。
いくつかの実施形態において、感光性誘電体材料２１０は、ポリイミド、硬化性樹脂等を含むことができる。いくつかの実施形態において、感光性誘電体材料２１０の熱膨張係数（coefficient of thermal expansion, CTE）を半導体ダイ１００の材料に近づけて、ＣＴＥ不一致の効果を最小化し、焼結ひずみの問題を低減することができる。分極性化合物２２０は、異方性導電粒子、ナノ構造、またはその組み合わせを含むことができる。異方性導電粒子は、たった１つの方向、例えば、厚さ方向Ｄに対して平行な方向（Ｚ方向とも称す）において導電性を表すことができる。異方性導電粒子は、様々な形状（例えば、球状、楕円状、円柱状等）で見つけることができるため、本発明はこれに限定されない。異方性導電粒子の平均粒子径は、実質的に、後続のプロセスにおいて導電特性を達成することのできる１０ｎｍ〜１０μｍの範囲であってもよい。異方性導電粒子の平均粒子径は、接続に使用する導電路の間の勾配の設計要求に応じて、変動することができる。
ナノ構造と異方性導電粒子を混合した時、分極性化合物２２０は、封止用組成物２００の容量で約１０％のナノ構造、および容量で約４０％の異方性導電粒子を含むことができる。いくつかの他の実施形態において、分極性化合物２２０は、容量で約１０％を超過するナノ構造の濃度を含むことができる。分極性化合物２２０は、容量で約２０％〜３５％のナノ構造および容量で約３０％〜３５％の異方性導電粒子を含むことができる。
高い磁気および電気分極を条件とするナノ構造は、封止用組成物２００において異方性導電粒子と混合することができる。いくつかの実施形態において、ナノ構造は、炭素またはＡｇ、Ａｕ、Ｃｕ、Ａｌ、Ｗ、Ｃｏ等の他の金属元素を含む様々な元素に基づくことができる。単一壁ナノチューブ（single-wall nanotube, SWNT）または多重壁ナノチューブ（multiple walls nanotube, MWNT）等のカーボンナノチューブを適用してもよい。いくつかの実施形態において、ナノ構造の濃度は、０または０．００％よりもわずかに大きい（例えば、０．０１％）から約３５．０％の体積分率までの範囲であってもよい。封止用組成物２００において分極性化合物２２０の濃度が高ければ高いほど、後続のプロセスにおいて分極性化合物２２０を導電路としてより良好に作用させることができる。封止用組成物２００の導電率は変動してもよく、分極性化合物２２０の体積分率で制御することができる。封止用組成物２００の適切な厚さは、用途に応じて大幅に変動してもよい。半導体パッケージの例において、封止用組成物２００の適切な厚さは、実質的に、５μｍ〜２０００μｍの範囲であってもよい。初期状態の封止用組成物２００は、比較的低い電気抵抗率（約１〜１０００Ｍ Ｏｈｍ／ｃｍ2の範囲）を有することができる。
図１（ｂ）を参照すると、封止用組成物２００を形成した後、封止用組成物２００の所定領域が追加のエネルギーによって影響されるため、所定領域に導電路２３０を形成する。導電路２３０は、厚さ方向Ｄに沿って感光性誘電体材料２１０を貫通することができる。このような追加のエネルギーは、封止用組成物２００を取り囲む異なる環境からの外部刺激の結果であってもよい。例えば、封止用組成物２００に与えられる追加のエネルギーは、電気、放射線、熱エネルギー等の形態であってもよい。
例えば、電気刺激ユニットＥで所定領域を覆う外部電場を生成する。金属マスク（図示せず）をシールド（shield）として使用して、半導体ダイが設置された領域等の他の領域、または外部電場に属さない領域を覆うことができる。例えば、金属マスクの材料は、鉛、アルミニウム、銅、クロム、合金（例えば、鉄、マンガン、ニッケル、銅、クロム等）、または他の適切な金属材料を含む。他の実施形態において、電気刺激ユニットＥの電気分極プローブ（図示せず）を所定領域に直接移動させ、他の領域を覆わずに電気分極を行ってもよい。
外部電場を封止用組成物２００の所定領域に印加した時、所定領域の分子が電気双極子モーメントを増やし、それにより、分極性化合物２２０内で元素の変位が生じる。正電荷元素は、電場の方向に変位し、負電荷元素は、電場の方向とは反対の方向に変位する。つまり、半導体ダイ１００を取り囲む封止用組成物２００の所定領域を分極して、分極性化合物２２０を厚さ方向Ｄに均一に配置させるため、ｚ軸の異方性材料（例えば、異方性導電粒子）により所定領域において導電路２３０が形成される。いくつかの実施形態において、直流電場を使用してもよい。電場の強度は、実質的に、０．１Ｖ／ｍ〜１００Ｖ／ｍの範囲であってもよい。継続時間を調整することによって、電気刺激の量を調整することができる。比較的低い刺激強度に対しては、継続時間を増やして連続的に刺激してもよく、比較的高い刺激強度に対しては、設計の要求に応じて継続時間を減らしてもよい。封止用組成物２００に形成された導電路２３０の限界寸法を調整、制御、および／または最適化して、パターンの要求を満たすことができる。処理パラメータを調整することによって、導電路の様々な寸法を得ることができる。半導体ダイ１００に面する所定領域の端部と半導体ダイ１００の側面１０６の間の水平ピッチＰを約１００μｍ〜約１．０ｍｍの範囲にして、半導体ダイ１００が電気分極中に影響を受けないように保護することができる。
封止用組成物２００の電気分極中、封止用組成物２００の所定領域で露光処理を行って、導電路２３０を硬化する。例えば、リソグラフィシステムを使用して、マスクＭを介して放射線Ｒを放射線源ＲＳから発射することによって、封止用組成物２００を放射線のパターンに露光することができる。封止用組成物２００の上にフォトレジストＰＲの層を形成してもよい。いくつかの実施形態において、フォトレジストＰＲは、図１（ｂ）に示したネガ型パターン現像のネガ型フォトレジストであってもよい。フォトレジストＰＲの層は、放射線Ｒに露光された露光領域および放射線Ｒに露光されていない非露光領域を有することができる。フォトレジストＰＲの層にマスクＭの透明部分Ｍ１を撮像して、露光部分と並べられた対応するフォトレジスト特徴を生成してもよい。露光部分の間の間隔は、マスクＭの透明部分Ｍ１の間の間隔によって決まる。いくつかの実施形態において、設計要求に応じてポジ型フォトレジストを適用してもよい。
電気分極および露光の後、未照射領域の除去が生じた封止用組成物２００に現像処理を行う（ネガ型フォトレジストの場合）。フォトレジストＰＲの層を除去した後、照射された露光部分は、マスクＭから封止用組成物２００に移動するパターンを形成する。いくつかの実施形態において、封止用組成物２００にポジ型フォトレジストを適用して、リソグラフィ処理を行ってもよい。このような実施形態では、封止用組成物２００の照射領域の除去が生じている間に現像処理を行う（ポジ型フォトレジストの場合）。
封止用組成物２００を硬化して、導電路２３０を含むパターン化封止用組成物２００’を実質的に完成させることができる。熱、ＵＶ、またはその組み合わせを使用して、封止用組成物２００を硬化することができる。例えば、封止用組成物２００は、硬化が起こる温度よりも低い硬化オンセット温度（例えば、室温から約１５０℃まで）を有する。封止用組成物２００を硬化オンセット温度よりも高い温度まで加熱することにより、硬化を開始することができる。例えば、加熱温度は、約１６０℃〜約３００℃までの範囲であってもよい。いくつかの実施形態において、封止用組成物２００に電気分極およびリソグラフィ処理を行って導電路２３０を形成した後、導電路２３０は熱伝導性であるため、導電路２３０を介して熱を封止用組成物２００内に分散させることができる。熱の分散により、封止用組成物２００において硬化オンセット温度よりも高い温度まで温度を上昇させることができる。熱を適用することにより、封止用組成物２００が化学結合を受けるため、封止用組成物２００’の硬く剛性のある構造が形成される。いくつかの実施形態において、電気分極およびリソグラフィ処理の後、所定領域（すなわち、導電路２３０）の電気抵抗率は、実質的に、１〜１００Ｏｈｍ／ｃｍ2の範囲であってもよい。厚さ方向Ｄにおける導電性能を測定することによって、導電率を評価することができる。封止用組成物２００’の処理領域は、比較的高い導電率を有することができる。封止用組成物２００’の他の未処理領域において、分極性化合物２２０を感光性誘電体材料２１０で隔離することができる。そのため、封止用組成物２００’の処理領域は、封止用組成物２００’の他の未処理領域よりも低い電気抵抗率を有することができる。封止用組成物２００は、前記プロセスを経た後、所定領域を導電路２３０とすることができ、封止用組成物２００’の他の領域は絶縁特性を維持するため、従来の銅メッキ処理が省略され、製造コストおよび処理時間を効率的に減らすことができる。
図１（ｃ）〜図１（ｇ）を参照すると、封止用組成物２００’の第１表面２０２の上に第１再分配層３００を形成する。図１（ｃ）を参照すると、いくつかの実施形態において、封止用組成物２００’の厚さを減らし、化学機械研磨処理、機械的研磨処理、または他の適切な細線化処理を使用して、半導体ダイ１００の導電性バンプ１０８を露出することができる。導電性バンプ１０８を封止用組成物２００’から露出させた後、誘電体層３１０およびパターン化導電層３２０を含む第１再分配層３００を形成する。封止用組成物２００’の第１表面２０２の上に誘電体材料を形成してもよい。次に、誘電体材料の一部を除去して、誘電体層３１０を形成することができる。誘電体層３１０は、導電路２３０および導電性バンプ１０８の少なくとも一部を露出することができる。
図１（ｄ）および図１（ｅ）を参照すると、蒸着処理、または他の適切な処理により、誘電体層３１０の上に種層３２２をコンフォーマルに（conformally）に形成することができる。種層３２２の上にパターン化レジスト層ＰＲ’を形成して、種層３２２の一部を覆ってもよい。次に、メッキ処理、または他の適切な処理により、パターン化レジスト層ＰＲ’から露出した種層３２２の上に導電層３２４を形成することができる。導電層３２４を形成した後、図１（ｆ）に示すように、種層３２２からパターン化レジスト層ＰＲ’を剥ぎ取る。続いて、図１（ｇ）に示すように、エッチング処理、または他の適切な処理により、導電層３２４から露出した種層３２２を除去して、パターン化導電層３２０を形成する。パターン化導電層３２０を封止用組成物２００’の導電路２３０および半導体ダイ１００の導電性バンプ１０８に電気接続することができる。いくつかの他の実施形態において、パターン化導電層３２０を誘電体層３１０の前に形成してもよい。パターン化導電層３２０および誘電体層３１０の形成順序は、設計要求により決まるため、本発明はこれに限定されない。上述したステップを複数回行って、回路設計に必要な多層の第１再分配層３００を得ることができる。
図１（ｈ）および図１（ｉ）を参照すると、第１再分配層３００を形成した後、保護のために、封止用組成物２００’の反対側にある第１再分配層３００に第１パッシベーション層（passivation layer）４１０を形成することができる。第１パッシベーション層４１０は、パターン化導電層３２０の少なくとも一部を露出する複数の開口４１０ａを有することができる。第１パッシベーション層４１０の材料は、エポキシ、ポリイミド、ポリベンゾオキサゾール（polybenzoxazole, PBO）、ベンゾシクロブタン（benzocyclobutane, BCB）、または他の適切な材料を含むことができる。メッキ処理、ボール載置処理、または他の適切ない処理を使用して、開口４１０ａに対応する第１パッシベーション層４１０の上に導電性端子５００を形成することができる。いくつかの実施形態において、導電性端子５００をパターン化導電層３２０と直接接触させて、第１再分配層３００に電気接続してもよい。導電性端子５００は、導電性ボール、導電性ピラー、導電性バンプ、またはその組み合わせを含むことができる。しかしながら、本発明はこれに限定されない。設計の要求に応じて、導電性端子５００の他の可能な形態および形状を利用してもよい。導電性端子５００とパターン化導電層３２０の間の接着力を強化するために、半田付け処理およびリフロー（reflowing）処理を選択的に実行することができる。
図１（ｊ）および図１（ｋ）を参照すると、導電性端子５００を形成した後、接着層５４を介して導電性端子に第２仮キャリア６０を取り付けることができる。いくつかの実施形態において、接着層５４と第２仮キャリア６０の間に剥離層５２を配置して、これらの間の離型性を向上させてもよい。続いて、第１仮キャリア５０を除去することができる。第１仮キャリア５０と封止用組成物２００’の間にＵＶレーザー、可視光、または熱等の外部エネルギーを印加して、層（例えば、剥離層５２および接着層５４）を剥がすことができる。第１仮キャリア５０を除去した後、封止用組成物２００’の第２表面２０４および封止用組成物２００’の第２表面２０４と同一平面上にある半導体ダイ１００の背面１０４を露出する。
図１（ｌ）を参照すると、封止用組成物２００’の第２表面２０４に第２再分配層６００を形成する。第２再分配層６００は、誘電体層６１０およびパターン化導電層６２０を含むことができる。封止用組成物２００’の導電路２３０を介してパターン化導電層６２０を第１再分配層３００に電気接続することができる。第２再分配層６００の形成プロセスは、第１再分配層３００と類似するため、ここでは詳しい説明を省略する。
図１（ｍ）を参照すると、封止用組成物２００’の反対側にある第２再分配層６００の上に第２パッシベーション層４２０を形成することができる。いくつかの実施形態において、第２パッシベーション層４２０は、更なる電気接続のために、パターン化導電層６２０の少なくとも一部を露出する複数の開口４２０ａを含むことができる。第２パッシベーション層４２０は、第１パッシベーション層４１０と類似するため、ここでは詳しい説明を省略する。
図１（ｎ）を参照すると、第２仮キャリア６０を除去することができる。半導体パッケージ１０の製造プロセスは、実質的に完了する。第２仮キャリア６０と導電性端子５００の間にＵＶレーザー、可視光、または熱等の外部エネルギーを印加して、層（例えば、剥離層５２および接着層５４）を剥がすことができる。
以上のように、絶縁封止剤として使用し、且つ一定のプロセス後に導電路を提供することのできる封止用組成物により、半導体ダイを封入する。また、処理パラメータを調整することによって、様々な寸法の導電路を得ることができる。そのため、従来の銅メッキ処理を省略することができ、半導体パッケージの製造プロセスが簡易化される。また、封止用組成物は、ＣＴＥ不一致の効果を最小化し、焼結ひずみの問題を低減することができる。
以上のごとく、この発明を実施形態により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。
本発明は、製造プロセスを簡易化し、焼結ひずみの問題を低減する封止用組成物、半導体パッケージおよびその製造方法を提供する。
１０ 半導体パッケージ
５０ 第１仮キャリア
５２ 剥離層
５４ 接着層
６０ 第２仮キャリア
１００ 半導体ダイ
１０２ 作用面
１０４ 背面
１０６ 側面
１０８ 導電性バンプ
２００ 封止用組成物
２００’ パターン化封止用組成物
２０２ 第１表面
２０４ 第２表面
２１０ 感光性誘電体材料
２２０ 分極性化合物
２３０ 導電路
３００ 第１再分配層
３１０ 誘電体層
３２０ パターン化導電層
３２２ 種層
３２４ 導電層
４１０ 第１パッシベーション層
４１０ａ 開口
４２０ 第２パッシベーション層
４２０ａ 開口
５００ 導電性端子
６００ 第２再分配層
６１０ 誘電体層
６２０ パターン化導電層
Ｄ 厚さ方向／Ｚ方向
Ｅ 電気刺激ユニット
Ｍ マスク
Ｍ１ 透明部分
Ｐ 水平ピッチ
ＰＲ フォトレジスト
ＰＲ’ パターン化レジスト層
Ｒ 放射線
ＲＳ 放射線源

Claims (20)

  1. 半導体ダイを封入するのに適した封止用組成物であって、
    感光性誘電体材料と、
    前記感光性誘電体材料に浮遊する分極性化合物と、
    を含み、外部刺激に影響された前記封止用組成物の所定領域内の前記分極性化合物を厚さ方向に均一に配置して、前記厚さ方向に沿って前記感光性誘電体材料を貫通する導電路を提供する封止用組成物。
  2. 前記分極性化合物が、異方性導電粒子を含み、前記封止用組成物の全容量に対する前記分極性化合物の量が、５０％〜７０％の範囲である請求項１に記載の封止用組成物。
  3. 前記分極性化合物が、さらに、前記異方性導電粒子と混合されたカーボンナノ構造を含む請求項２に記載の封止用組成物。
  4. 前記外部刺激が、放射線エネルギー、電気エネルギー、および熱エネルギーを含む請求項１に記載の封止用組成物。
  5. 半導体ダイと、
    前記半導体ダイを封入する請求項１に記載の封止用組成物と、
    前記封止用組成物の第１表面に配置され、前記封止用組成物および前記半導体ダイに電気接続された第１再分配層と、
    前記第１表面の反対側にある前記封止用組成物の第２表面に配置され、前記封止用組成物を介して前記第１再分配層に電気接続された第２再分配層と、
    を含む半導体パッケージ。
  6. 前記第１再分配層および前記第２再分配層が、前記外部刺激によって影響された前記封止用組成物の前記所定領域によって提供された前記導電路を介して電気接続された請求項５に記載の半導体パッケージ。
  7. 前記半導体ダイが、前記封止用組成物の前記導電路に取り囲まれた請求項６に記載の半導体パッケージ。
  8. 前記封止用組成物の反対側にある前記第１再分配層の上に配置され、前記第１再分配層に電気接続された導電性端子をさらに含む請求項５に記載の半導体パッケージ。
  9. 前記半導体ダイが、作用面および前記作用面の上に分配された複数の導電性バンプを含み、前記封止用組成物が、前記導電性バンプの少なくとも一部を露出し、前記第１再分配層が、前記導電性バンプの前記少なくとも一部に電気接続された請求項５に記載の半導体パッケージ。
  10. 前記作用面の反対側にある前記半導体ダイの背面が、前記封止用組成物から露出し、前記封止用組成物の表面が、前記半導体ダイの前記背面と同一平面上にある請求項９に記載の半導体パッケージ。
  11. 封止用組成物で半導体ダイを封入し、前記封止用組成物が、感光性誘電体材料および前記感光性誘電体材料中で混合された分極性化合物を含むステップと、
    前記封止用組成物の所定領域を分極化して、前記半導体ダイを取り囲む導電路を形成するステップと、
    前記封止用組成物の第１表面に第１再分配層を形成して、前記封止用組成物内の前記半導体ダイおよび前記導電路を電気接続するステップと、
    前記第１表面の反対側にある前記封止用組成物の第２表面に第２再分配層を形成して、前記封止用組成物内の前記導電路を電気接続するステップと、
    を含む半導体パッケージの製造方法。
  12. 分極化している間に前記封止用組成物の前記所定領域を露出するステップと、
    露出した後に前記封止用組成物を現像するステップと、
    現像した後に前記封止用組成物を硬化するステップと、
    をさらに含む請求項１１に記載の製造方法。
  13. 露光および分極化した後の前記封止用組成物の前記所定領域が、前記封止用組成物の他の領域よりも低い電気抵抗率を有する請求項１２に記載の製造方法。
  14. 前記半導体ダイが、複数の導電性バンプを含み、前記製造方法が、さらに、
    前記封止用組成物の厚さを細線化して、前記封止用組成物を硬化した後に前記半導体ダイの前記導電性バンプを露出するステップを含む請求項１２に記載の製造方法。
  15. 前記封止用組成物の前記厚さを細線化した後、前記第１再分配層が形成され、前記封止用組成物から露出した前記半導体ダイの前記導電性バンプに電気接続される請求項１４に記載の製造方法。
  16. 前記半導体ダイの側面と前記封止用組成物の前記所定領域の間の水平ピッチが、分極化している間に約０．５ｍｍ〜１．０ｍｍの範囲にある請求項１１に記載の製造方法。
  17. 前記封止用組成物の前記所定領域を分極化する前に、前記分極性化合物が、前記感光性誘電体材料に浮遊する請求項１１に記載の製造方法。
  18. 前記封止用組成物の前記所定領域を分極化した後、前記分極性化合物が、厚さ方向において均一に配置され、前記厚さ方向に沿って前記感光性誘電体材料を貫通する前記導電路を形成する請求項１１に記載の製造方法。
  19. 前記第２再分配層を形成する前に、前記封止用組成物の反対側にある前記第１再分配層の上に導電性端子を形成するステップをさらに含む請求項１１に記載の製造方法。
  20. 前記封止用組成物によって前記半導体ダイを封入するステップが、仮キャリアの上に前記半導体ダイを配置するステップと、前記半導体ダイを封入するために前記仮キャリアの上に前記封止用組成物を形成するステップとを含み、前記製造方法が、さらに、前記第２再分配層を形成する前に、前記仮キャリアを除去するステップを含む請求項１１に記載の製造方法。
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