[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP2018513549A - 電子システムにおける高周波信号観測 - Google Patents

電子システムにおける高周波信号観測 Download PDF

Info

Publication number
JP2018513549A
JP2018513549A JP2017544606A JP2017544606A JP2018513549A JP 2018513549 A JP2018513549 A JP 2018513549A JP 2017544606 A JP2017544606 A JP 2017544606A JP 2017544606 A JP2017544606 A JP 2017544606A JP 2018513549 A JP2018513549 A JP 2018513549A
Authority
JP
Japan
Prior art keywords
signal
circuit
observation
output
electronic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2017544606A
Other languages
English (en)
Inventor
チャド・エヴァレット・ウィンミラー
ジョン・レイモンド・ボエット
ラッセル・コールマン・ディーンズ
Original Assignee
クアルコム，インコーポレイテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by クアルコム，インコーポレイテッド filed Critical クアルコム，インコーポレイテッド
Publication of JP2018513549A publication Critical patent/JP2018513549A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31705—Debugging aspects, e.g. using test circuits for debugging, using dedicated debugging test circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4027—Coupling between buses using bus bridges
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Bus Control (AREA)

Abstract

発明を実施するための形態において開示する態様は、電子システムにおける高周波信号観測を含む。この点について、高周波信号観測回路が、高周波信号観測を可能にするために電子システムの中に設けられる。一態様では、高周波信号観測回路は、観測信号選択回路を備える。観測信号選択回路は、電子システムから受信された複数の電子入力信号(たとえば、制御信号)の中から観測信号を選択するように、プログラム可能に制御される。別の態様では、高周波信号観測回路は、バイパスデータ経路を利用するように構成され、バイパスデータ経路は、観測信号を観測用に出力するために、電子システムの中のシリアライザ/デシリアライザ(SerDes)論理を迂回して経路設定される。観測信号をプログラム可能に選択しバイパスデータ経路を介して観測信号を出力することによって、高周波信号の遅延および/または劣化を最小限に抑えて、電子システムにおける任意の高周波信号(たとえば、高周波クロック信号)を正確に検査することが可能となる。

Description

優先権出願
本出願は、その全体が参照により本明細書に組み込まれる、2015年3月3日に出願した"HIGH-FREQUENCY SIGNAL OBSERVATIONS IN ELECTRONIC SYSTEMS"と題する米国特許出願第14/636,504号の優先権を主張する。
本開示の技術は、一般に、電子システムをデバッグすることに関する。
モバイルコンピューティングデバイスは、現代社会において一般的になっている。モバイルコンピューティングデバイスの普及は、そのようなコンピューティングデバイス内で使用可能な多くの機能に起因する場合がある。モバイルコンピューティングデバイスにおいてますます高度になる機能を提供するために、ますます複雑になる集積回路(IC)が設計かつ製造されてきた。いくつかの場合には、モバイルコンピューティングデバイスのシステム全体は、システムオンチップ(SOC)として知られている単一のICに統合される。いくつかの他の場合には、モバイルコンピューティングデバイスのシステム全体は、システムインパッケージ(SIP)として知られている統合モジュールにパッケージ化された複数のICによってサポートされる。
ICおよびモバイルコンピューティングデバイスは、モバイルコンピューティングデバイスを顧客にリリースする前に潜在的な誤りを検出かつ排除する取り組みにおいて、それらのそれぞれの開発ライフサイクルの異なる段階の間に繰り返しテストかつデバッグされる。テストすることは、特定の条件下で疑わしい誤りを検出するためのプロセスであり、デバッグすることは、疑わしい誤りの正確な原因を調査するために使用されるプロセスである。モバイルコンピューティングデバイスをデバッグする場合では、従来の手法は、モバイルコンピューティングデバイスの中の様々な構成要素、IC、および/または機能ブロックから受信された電子信号を、デバッグインターフェースを介した観測用の複合デバッグ信号に統合することを伴う。信号統合は、通常、複数のレベルの多重化を必要とするので、増大したワイヤ経路および統合遅延の結果、より高い周波数の信号が激しく劣化する場合がある。
モバイルコンピューティングデバイスのデータ伝送速度が高まり続けるにつれて、モバイルコンピューティングデバイスの設計者および開発者は、高速データ伝送に関連する、より高い周波数の信号を観測かつ分析するために、より優れたデバッギング技法を必要とする。
発明を実施するための形態において開示する態様は、電子システムにおける高周波信号観測を含む。この点について、高周波信号観測回路が、高周波信号観測を可能にするために電子システムの中に設けられる。一態様では、高周波信号観測回路は、観測信号選択回路を備える。観測信号選択回路は、電子システムから受信された複数の電子入力信号(たとえば、制御信号)の中から観測信号を選択するように、プログラム可能に制御される。別の態様では、高周波信号観測回路は、バイパスデータ経路を利用するように構成され、バイパスデータ経路は、観測信号を観測用に出力するために電子システムの中のシリアライザ/デシリアライザ(SerDes)論理を迂回して経路設定される。観測信号をプログラム可能に選択しバイパスデータ経路を介して観測信号を出力することによって、高周波信号の遅延および/または劣化を最小限に抑えて、電子システムにおける任意の高周波信号(たとえば、高周波クロック信号)を正確に検査することが可能となり、したがって、電子システムにおけるロバストな高速入出力(I/O)性能につながる。
この点について、一態様では、高周波信号観測回路が提供される。高周波信号観測回路は、バイパスデータ経路を介して高速I/O回路に通信可能に結合される観測信号選択回路を備える。観測信号選択回路は、複数の電子入力信号を受信するように構成される。高周波信号観測回路はまた、観測信号選択回路および高速I/O回路に結合される信号制御論理を備える。信号制御論理は、複数の電子入力信号の中から観測信号を選択するために、1つまたは複数の選択制御信号を観測信号選択回路に供給するように構成される。信号制御論理はまた、バイパスデータ経路を介して高速I/O回路に観測信号を供給するように、観測信号選択回路を制御するように構成される。信号制御論理はまた、観測信号を電子出力信号として出力するために、第1の出力制御信号を高速I/O回路に供給するように構成される。
別の態様では、高周波信号観測回路が提供される。高周波信号観測回路は、観測信号を選択するための手段を備える。観測信号を選択するための手段は、バイパスデータ経路を介して高速I/O回路に通信可能に結合される。観測信号を選択するための手段は、複数の電子入力信号を受信するように構成される。高周波信号観測回路はまた、制御信号を供給するための手段を備える。制御信号を供給するための手段は、観測信号を選択するための手段および高速I/O回路に結合される。制御信号を供給するための手段は、複数の電子入力信号の中から観測信号を選択するために、1つまたは複数の選択制御信号を、観測信号を選択するための手段に供給するように構成される。制御信号を供給するための手段はまた、バイパスデータ経路を介して高速I/O回路に観測信号を供給するように、観測信号を選択するための手段を制御するように構成される。制御信号を供給するための手段はまた、観測信号を電子出力信号として出力するために、第1の出力制御信号を高速I/O回路に供給するように構成される。
別の態様では、電子システムにおいて高周波信号を観測するための方法が提供される。本方法は、複数の電子入力信号を受信するように、観測信号選択回路を構成することを備える。本方法はまた、複数の電子入力信号の中から観測信号を選択するために、信号制御論理から観測信号選択回路に1つまたは複数の選択制御信号を供給することを備える。本方法はまた、バイパスデータ経路を介して高速I/O回路に観測信号を出力することを備える。本方法はまた、観測信号を出力するために、信号制御論理から高速I/O回路に第1の出力制御信号を供給することを備える。
別の態様では、高周波信号観測を可能にするように構成される電子システムが提供される。電子システムは、高周波信号観測回路を備える。高周波信号観測回路は、電子システムから電子出力信号を出力するように構成される高速I/O回路を備える。高周波信号観測回路はまた、バイパスデータ経路を介して高速I/O回路に結合される観測信号選択回路を備える。観測信号選択回路は、電子システムから複数の電子入力信号を受信するように構成される。高周波信号観測回路はまた、観測信号選択回路および高速I/O回路に結合される信号制御論理を備える。信号制御論理は、複数の電子入力信号の中から観測信号を選択するために、1つまたは複数の選択制御信号を観測信号選択回路に供給するように構成される。信号制御論理はまた、バイパスデータ経路を介して高速I/O回路に観測信号を供給するように、観測信号選択回路を制御するように構成される。信号制御論理はまた、観測信号を電子出力信号として出力するために、第1の出力制御信号を高速I/O回路に供給するように構成される。
電子システムから受信された複数の電子入力信号を複合デバッグ信号に統合することによって従来のデバッギング手法をサポートするように構成される、例示的な電子システムの概略図である。 高周波クロック信号を劣化させることなく高周波クロック信号の観測をサポートするように構成される、例示的な電子システムの概略図である。 図2における高周波クロック信号であってよい観測信号を選択し図2の電子システムから出力するための、例示的な信号観測プロセスを示すフローチャートである。 図2における高周波クロック信号を観測用に選択するために、複数の低ひずみマルチプレクサ(MUX)を利用するように構成される例示的な観測信号選択回路の概略図である。 図2における観測信号の送信とシリアル化データ信号の送信との間で切り替えるように構成される例示的な高速入出力(I/O)回路の概略図である。 図2に示す高周波信号観測回路を採用することができるプロセッサベースシステムの一例を示す図である。
次に図面を参照しながら、本開示のいくつかの例示的な態様が説明される。本明細書において、「例示的」という単語は、「例、事例、または例示としての働きをする」ことを意味するために使用される。本明細書で「例示的」として説明するいかなる態様も、必ずしも他の態様よりも好ましいか、または有利であると解釈されるべきでない。
発明を実施するための形態において開示する態様は、電子システムにおける高周波信号観測を含む。この点について、高周波信号観測回路が、高周波信号観測を可能にするために電子システムの中に設けられる。一態様では、高周波信号観測回路は、観測信号選択回路を備える。観測信号選択回路は、電子システムから受信された複数の電子入力信号(たとえば、制御信号)の中から観測信号を選択するように、プログラム可能に制御される。別の態様では、高周波信号観測回路は、バイパスデータ経路を利用するように構成され、バイパスデータ経路は、観測信号を観測用に出力するために電子システムの中のシリアライザ/デシリアライザ(SerDes)論理を迂回して経路設定される。観測信号をプログラム可能に選択しバイパスデータ経路を介して観測信号を出力することによって、高周波信号の遅延および/または劣化を最小限に抑えて、電子システムにおける任意の高周波信号(たとえば、高周波クロック信号)を正確に検査することが可能となり、したがって、電子システムにおけるロバストな高速入出力(I/O)性能につながる。
本開示の特定の態様を含む、電子システムにおける高周波信号観測回路の態様を説明する前に、本開示の例示的な態様から利益を受けてよい、電子システムをデバッグするための従来の手法の簡潔な概要が、図1を参照しながら与えられる。高周波信号観測回路の特定の例示的な態様の説明は、以下で図2を参照しながら始める。
この点について、図1は、電子システム100から受信された複数の電子入力信号102(1)〜102(N)を複合デバッグ信号104に統合することによって従来のデバッグ手法をサポートするように構成される、例示的な電子システム100の概略図である。
図1を参照すると、電子システム100は、複合デバッグ信号104をデバッグインターフェース106に供給するように構成される。非限定的な例では、デバッグインターフェース106は、ユニバーサルシリアルバス(USB:universal serial bus)インターフェース、ジョイントテストアクショングループ(JTAG:joint test action group)インターフェース、シリアルワイヤデバッグ(SWD:serial wire debug)インターフェース、システムトレースインターフェース、またはユニバーサル非同期レシーバ/トランスミッタ(UART:universal asynchronous receiver/transmitter)インターフェースであってよい。電子システム100の中のデバッグ信号マルチプレクサ(MUX)回路108は、電子システム100の中の様々な構成要素(図示せず)、集積回路(IC)(図示せず)、および/または機能ブロック(図示せず)から複数の電子入力信号102(1)〜102(N)を受信する。非限定的な例では、複数の電子入力信号102(1)〜102(N)は、1つまたは複数のデータ信号(図示せず)および1つまたは複数の制御信号(たとえば、クロック信号)(図示せず)を備えてよい。複数の電子入力信号102(1)〜102(N)は、様々な周波数で動作してよい。デバッグ信号MUX回路108は、複数の電子入力信号102(1)〜102(N)を複合デバッグ信号104に統合し、複合デバッグ信号104をデバッグインターフェース106に供給するように構成される、複数のレベルのMUX(図示せず)を備えてよい。
引き続き図1を参照すると、電子システム100はまた、アナログトランスミッタ114を介して電子出力信号112を出力するように構成される高速I/O回路110を含む。非限定的な例では、高速I/O回路110は、ペリフェラルコンポーネントインターコネクトエクスプレス(PCIe:peripheral component interconnect express)回路、USB回路、またはワイヤレスギガバイト(WiGig:wireless gigabyte)などのワイヤレス通信回路として設けられてよい。高速I/O回路110は、電子出力信号112をポイントツーポイント(P2P)レシーバ(図示せず)へ極めて高いデータレートで送信するように構成される。たとえば、非限定的な例として、高速I/O回路110がPCIeジェネレーション4(gen4)回路として設けられる場合、高速I/O回路110は、16ギガビット毎秒(Gbps)としてのピークデータレートで電子出力信号112を送信することができる。別の非限定的な例では、高速I/O回路110はまた、高精細度マルチメディアインターフェース(HDMI(登録商標):high definition multimedia interface)回路、ユニバーサルフラッシュストレージ(UFS:universal flash storage)回路、またはシリアルアドバンストテクノロジーアタッチメント(SATA:serial advanced technology attachment)回路であってよい。高速I/O回路110のピークデータレートが高まると、並列伝送バスまたは並列伝送チャネル(図示せず)を介してP2Pレシーバへ電子出力信号112を送信することがより困難になる。たとえば、P2Pレシーバにおける正確なデータ受信を確実にするように、並列伝送バスまたは並列伝送チャネルの間で同等のスキューを維持することは困難である。さらに、送信および受信中の並列伝送バスまたは並列伝送チャネルの間の高速スイッチングの結果、電力消費が著しく増大する。したがって、高速I/O回路110は、通常、シリアルバスまたはシリアルチャネル(図示せず)を介してP2Pレシーバへ電子出力信号112を送信するように構成される。
引き続き図1を参照すると、電子システム100はまた、シリアライザ/デシリアライザ(SerDes)論理116を備える。SerDes論理116は、複数のデータレーン(図示せず)を備える並列データバス120を介して、少なくとも1つのパラレル化データ入力信号118を受信するように構成される。上記で説明したように、高速I/O回路110は、通常、シリアルバスまたはシリアルチャネルを介してP2Pレシーバへ電子出力信号112を送信するように構成される。この点について、SerDes論理116は、高速I/O回路110による送信のために、少なくとも1つのパラレル化データ入力信号118をシリアル化データ信号122に変換するように構成される。少なくとも1つのパラレル化データ入力信号118をシリアル化データ信号122に変えるプロセスは、シリアル化として知られている。少なくとも1つのパラレル化データ入力信号118をシリアル化するために、SerDes論理116は、少なくとも1つのパラレル化データ入力信号118よりも高い周波数でクロック制御される少なくとも1つの基準信号124を必要とする。たとえば、並列データバス120における4本のデータレーンを介して少なくとも1つのパラレル化データ入力信号118がSerDes論理116に供給され、4本のデータレーンの各々が200メガヘルツ(MHz)で動作する場合、少なくとも1つの基準信号124は、少なくとも800MHzでクロック制御しなければならない。参照および例示の便宜のために、少なくとも1つの基準信号124は、以下で少なくとも1つの高周波クロック信号102(2)と呼び、少なくとも1つの高周波クロック信号102(2)は、非限定的な例として、複数の電子入力信号102(1)〜102(N)の中にある。
引き続き図1を参照すると、非限定的な例では、SerDes論理116の性能、および最終的に高速I/O回路110の性能は、高周波クロック信号102(2)の品質によって決定される。したがって、SerDes論理116への高周波クロック信号102(2)または他のクロック信号などの制御信号の検査とともに、高速I/O回路110および/またはSerDes論理116をデバッグすることが望ましい。しかしながら、電子システム100では、高周波クロック信号102(2)は、複数の電子入力信号102(1)〜102(N)のうちの残りとともに複合デバッグ信号104に統合される。さらに、高周波クロック信号102(2)は、デバッグ信号MUX回路108の中の複数のレベルのMUXを通過した後、激しく劣化する場合がある。その結果、電子システム100の中の高周波クロック信号102(2)の本当の品質を検査することは困難である。
この点について、図2は、高周波クロック信号102(2)の劣化を最小限に抑えながら図1における高周波クロック信号102(2)の観測をサポートするように構成される、例示的な電子システム200の概略図である。図1と図2との間の共通の要素は、共通の要素番号を用いてそこに示されており、したがって、ここでは再び説明しない。
図2を参照すると、電子システム200は、高周波信号観測回路202を備え、高周波信号観測回路202は、観測信号選択回路204および信号制御論理206をさらに備える。追加として、高周波信号観測回路202は、高速I/O回路110を備える。観測信号選択回路204は、観測信号210を選択するための手段を提供する。信号制御論理206は、制御信号を供給するための手段を提供する。観測信号選択回路204は、複数の電子入力信号102(1)〜102(N)が複合デバッグ信号104に統合される前に、複数の電子入力信号102(1)〜102(N)を受信するように構成される。この点について、観測信号選択回路204およびデバッグ信号MUX回路108は、複数の電子入力信号102(1)〜102(N)を同時に受信するように構成される。観測信号選択回路204は、1つまたは複数の選択制御信号208(1)〜(M)を受信するために信号制御論理206に結合される。1つまたは複数の選択制御信号208(1)〜(M)は、複数の電子入力信号102(1)〜102(N)の中から観測信号210を選択するように、観測信号選択回路204を制御する。非限定的な例では、信号制御論理206は、1つまたは複数の選択制御信号208(1)〜(M)をプログラム可能に生成するためのプログラム可能レジスタとして設けられる。この点について、複数の電子入力信号102(1)〜102(N)のいずれかが、観測信号210として選択されてよい。したがって、高周波クロック信号102(2)の品質を検査するために、信号制御論理206は、高周波クロック信号102(2)を観測信号210として選択するようにプログラムされてよい。
引き続き図2を参照すると、観測信号210は、高速I/O回路110を介した観測用に電子システム200から出力される。観測信号210への劣化を最小限に抑えるために、観測信号選択回路204は、バイパスデータ経路212を介して高速I/O回路110に観測信号210を供給するように構成される。非限定的な例では、バイパスデータ経路212は、JTAGバウンダリスキャンをサポートするために電子システム200の中に設けられてよい。バイパスデータ経路212は、観測信号210への劣化を最小限に抑えるために、意図的にSerDes論理116を迂回(たとえば、バイパス)して経路設定される。バイパスデータ経路212を利用した結果、デバッグ信号MUX回路108およびデバッグインターフェース106によって生じていたことになるレイテンシおよび劣化を最小限に抑えて、観測信号210が観測信号選択回路204から高速I/O回路110に供給される。
図1において前に説明したように、高速I/O回路110はまた、シリアル化データ信号122を受信かつ送信するように構成される。この点について、高速I/O回路110は、観測信号210の送信とシリアル化データ信号122の送信との間で切り替えるように、適切に制御されなければならない。したがって、信号制御論理206は、出力制御信号214を高速I/O回路110に供給するように構成される。出力制御信号214は、観測信号210またはシリアル化データ信号122のいずれかを出力するように、高速I/O回路110に命令する。本明細書で使用されるとき、観測信号210を出力するように出力制御信号214が高速I/O回路110に命令するとき、出力部制御信号214は、第1の出力制御信号214(1)と呼ばれる。シリアル化データ信号122を出力するように出力制御信号214が高速I/O回路110に命令するとき、出力制御信号214は、第2の出力制御信号214(2)と呼ばれる。観測信号210をプログラム可能に選択しバイパスデータ経路212を介して観測信号210を出力することによって、高周波信号の遅延および/または劣化を最小限に抑えて、電子システム200において高周波クロック信号102(2)などの任意の高周波信号を正確に検査することが可能となる。
この点について、図3は、高周波クロック信号102(2)であってよい観測信号210を選択し図2の電子システム200から出力するための、例示的な信号観測プロセス300を示すフローチャートである。図2の要素が図3に関して参照されるが、ここでは再び説明しない。
図3を参照すると、観測信号選択回路204は、電子システム200から複数の電子入力信号102(1)〜102(N)を受信するように構成される(ブロック302)。次に、信号制御論理206は、複数の電子入力信号102(1)〜102(N)の中から観測信号210を選択するために、1つまたは複数の選択制御信号208(1)〜(M)を観測信号選択回路204に供給するように構成される(ブロック304)。その後、観測信号210は、観測信号選択回路204からバイパスデータ経路212を介して高速I/O回路110へ出力される(ブロック306)。最後に、信号制御論理206は、電子システム200から観測信号210を出力するために、第1の出力制御信号214(1)を高速I/O回路110に供給するように構成される(ブロック308)。
図2において前に説明したように、1つまたは複数の選択制御信号208(1)〜(M)は、複数の電子入力信号102(1)〜102(N)の中から観測信号210を選択するように、観測信号選択回路204を制御する。この点について、図4は、図2における高周波クロック信号102(2)を観測用に選択するために、複数の低ひずみMUX400(1)〜400(X)を利用するように構成される例示的な観測信号選択回路204(1)の概略図である。図2と図4との間の共通の要素は、共通の要素番号を用いてそこに示されており、したがって、ここでは再び説明しない。
図4を参照すると、非限定的な例では、複数の低ひずみMUX400(1)〜400(X)は、それぞれ2つのMUX入力信号(図示せず)を受信し、2つのMUX入力信号のうちの一方をMUX出力信号(図示せず)として供給するように構成される、2-to-1 MUXである。観測信号選択回路204(1)は、図2において観測信号選択回路204が行うように、複数の電子入力信号102(1)〜102(N)を受信する。観測信号選択回路204(1)の中の複数の低ひずみMUX400(1)〜400(X)は、バイナリツリー構造402に従って配置される。複数の低ひずみMUX400(1)〜400(X)は、複数のツリーレベル404(1)〜404(M)に編成され、ただし、ツリーレベル404(1)およびツリーレベル404(M)は、それぞれ、バイナリツリー構造402の最下位および最上位を表す。この点について、複数の電子入力信号102(1)〜102(N)は、ツリーレベル404(1)に供給される。複数のツリーレベル404(1)〜404(M)の数は、
Figure 2018513549
 であり、ここで、Nは複数の電子入力信号102(1)〜102(N)の数に等しい。非限定的な例では、不完全なバイナリツリーにとっての未使用の電子入力信号(図示せず)は、一定の信号源(図示せず)に接続されてよい。ツリーレベル404(1)における低ひずみMUXの数は、
Figure 2018513549
 である。ツリーレベル404(Y)(1＜Y≦X)における低ひずみMUXの数は、
Figure 2018513549
 である。非限定的な例では、10本の電子入力信号102(1)〜102(10)(N=10)が観測信号選択回路204(1)に供給される場合、バイナリツリー構造402は、以下の特性を有する。
Figure 2018513549
 であり、バイナリツリー構造402の中に4つのツリーレベル404(1)〜404(4)があることを示す。
ツリーレベル404(1)における低ひずみMUXの数は、以下である。
Figure 2018513549
ツリーレベル404(2)における低ひずみMUXの数は、以下である。
Figure 2018513549
ツリーレベル404(3)における低ひずみMUXの数は、以下である。
Figure 2018513549
ツリーレベル404(4)における低ひずみMUXの数は、以下である。
Figure 2018513549
引き続き図4を参照すると、複数のツリーレベル404(1)〜404(M)は、1つまたは複数の選択制御信号208(1)〜208(M)を受信する。図2において前に説明したように、1つまたは複数の選択制御信号208(1)〜(M)は、複数の電子入力信号102(1)〜102(N)の中から観測信号210を選択するように、観測信号選択回路204を制御する。非限定的な例では、観測信号210は、高周波クロック信号102(2)である。
図2において前に説明したように、高速I/O回路110は、観測信号210の送信とシリアル化データ信号122の送信との間で切り替えるように、適切に制御されなければならない。この点について、図5は、図2における観測信号210の送信とシリアル化データ信号122の送信との間で切り替えるように構成される、例示的な高速I/O回路500の概略図である。図2の要素が図5に関して参照されるが、ここでは再び説明しない。
図5を参照すると、高速I/O回路500は、2対1MUXである低ひずみMUX502を備える。低ひずみMUX502は、観測信号選択回路204、信号制御論理206、およびSerDes論理116に結合される。低ひずみMUX502は、観測信号210、およびシリアル化データ信号122の送信を、それぞれ、第1の入力信号および第2の入力信号として受信する。低ひずみMUX502は、第1の出力制御信号214(1)の受信に応答して、観測信号210をアナログトランスミッタ504へ出力するように構成される。低ひずみMUX502はまた、第2の出力制御信号214(2)の受信に応答して、シリアル化データ信号122をアナログトランスミッタ504へ出力するように構成される。この点について、第1の出力制御信号214(1)が低ひずみMUX502に供給される場合、観測信号210がMUX出力信号である。対照的に、第2の出力制御信号214(2)が低ひずみMUX502に供給される場合、シリアル化データ信号122がMUX出力信号である。したがって、高速I/O回路500は、観測信号210の送信とシリアル化データ信号122の送信との間で切り替えるように適切に制御され得る。
引き続き図5を参照すると、アナログトランスミッタ504は、送信回路506および反転送信回路508を備える。送信回路506は、正のアナログ信号(TXP)510を送信するように構成され、反転送信回路508は、負のアナログ信号(TXM)512を送信するように構成される。外部的に接続された機器(たとえば、信号分析器)がTXP510および/またはTXM512をそのように受信してよく、それによって、観測信号210が観測かつ分析されてよい。
本明細書で開示する態様による電子システムにおける高周波信号観測は、任意のプロセッサベースデバイスの中に設けられてよく、またはその中に統合されてもよい。例は、限定はしないが、セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイルフォン、セルラーフォン、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末(PDA)、モニタ、コンピュータモニタ、テレビジョン、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤ、およびポータブルデジタルビデオプレーヤを含む。
この点について、図6は、図2に示す高周波信号観測回路202を採用することができるプロセッサベースシステム600の一例を示す。この例では、プロセッサベースシステム600は、それぞれ、1つまたは複数のプロセッサ604を含む、1つまたは複数の中央処理装置(CPU)602を含む。CPU602は、一時的に記憶されているデータへの高速アクセスのために、プロセッサ604に結合されるキャッシュメモリ606を有してよい。CPU602は、システムバス608に結合され、システムバス608に高周波信号観測回路202が接続されてよい。よく知られているように、CPU602は、システムバス608を介してアドレス情報、制御情報、およびデータ情報を交換することによってこれらの他のデバイスと通信する。図6に示さないが、複数のシステムバス608が設けられ得、ここにおいて、各システムバス608は異なる構造を形成する。
他のマスタデバイスおよびスレーブデバイスが、システムバス608に接続され得る。図6に示すように、これらのデバイスは、例として、メモリシステム610、1つまたは複数の入力デバイス612、1つまたは複数の出力デバイス614、1つまたは複数のネットワークインターフェースデバイス616、および1つまたは複数のディスプレイコントローラ618を含むことができる。入力デバイス612は、限定はしないが、入力キー、スイッチ、音声プロセッサなどを含む、任意のタイプの入力デバイスを含むことができる。出力デバイス614は、限定はしないが、オーディオ、ビデオ、他の視覚的インジケータなどを含む、任意のタイプの出力デバイスを含むことができる。ネットワークインターフェースデバイス616は、ネットワーク620との間でデータの交換を可能にするように構成される任意のデバイスであり得る。ネットワーク620は、限定はしないが、有線ネットワークもしくはワイヤレスネットワーク、プライベートネットワークもしくは公衆ネットワーク、ローカルエリアネットワーク(LAN)、ワイヤレスローカルエリアネットワーク(WLAN)、ワイドエリアネットワーク(WAN)、BLUETOOTH(登録商標)ネットワーク、またはインターネットを含む、任意のタイプのネットワークであり得る。ネットワークインターフェースデバイス616は、所望される任意のタイプの通信プロトコルをサポートするように構成され得る。メモリシステム610は、1つまたは複数のメモリユニット622(0〜N)およびメモリコントローラ624を含むことができる。
CPU602はまた、1つまたは複数のディスプレイ626へ送信される情報を制御するために、システムバス608を介してディスプレイコントローラ618にアクセスするように構成されてよい。ディスプレイコントローラ618は、表示されるべき情報を1つまたは複数のビデオプロセッサ628を介してディスプレイ626へ送信し、1つまたは複数のビデオプロセッサ628は、表示されるべき情報をディスプレイ626にとって適切なフォーマットに処理する。ディスプレイ626は、限定はしないが、陰極線管(CRT)、液晶ディスプレイ(LCD)、プラズマディスプレイ、発光ダイオード(LED)ディスプレイなどを含む、任意のタイプのディスプレイを含むことができる。
本明細書で開示する態様に関して説明される様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムは、電子ハードウェア、メモリもしくは別のコンピュータ可読媒体に記憶されプロセッサもしくは他の処理デバイスによって実行される命令、またはその両方の組合せとして実施されてよいことを、当業者はさらに了解されよう。本明細書で説明するマスタデバイスおよびスレーブデバイスは、例として、任意の回路、ハードウェア構成要素、IC、またはICチップにおいて採用されてよい。本明細書で開示するメモリは、任意のタイプおよびサイズのメモリであってよく、任意のタイプの所望の情報を記憶するように構成されてよい。この互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップが、概してそれらの機能の観点から上記で説明された。そのような機能がどのように実施されるのかは、特定の適用例、設計選択、および/またはシステム全体に課された設計制約によって決まる。当業者は、説明された機能を特定の適用例ごとに様々な方法で実施してよいが、そのような実装決定は、本開示の範囲からの逸脱を引き起こすものと解釈されるべきではない。
本明細書で開示する態様に関して説明される様々な例示的な論理ブロック、モジュール、および回路は、プロセッサ、デジタル信号プロセッサ(DSP)、特定用途向け集積回路(ASIC)、フィールドプログラマブルゲートアレイ(FPGA)もしくは他のプログラマブル論理デバイス、個別ゲートもしくはトランジスタ論理、個別ハードウェア構成要素、または本明細書で説明する機能を実行するように設計されたそれらの任意の組合せを用いて実装または実行されてよい。プロセッサはマイクロプロセッサであってよいが、代替として、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであってもよい。プロセッサはまた、コンピューティングデバイスの組合せ、たとえば、DSPとマイクロプロセッサの組合せ、複数のマイクロプロセッサ、DSPコアと連携した1つもしくは複数のマイクロプロセッサ、または任意の他のそのような構成として実装されてよい。
本明細書で開示する態様は、ハードウェアで、またハードウェアに記憶されている命令で具現化されてよく、命令は、たとえば、ランダムアクセスメモリ(RAM)、フラッシュメモリ、読取り専用メモリ(ROM)、電気的プログラマブルROM(EPROM)、電気的消去可能プログラマブルROM(EEPROM)、レジスタ、ハードディスク、リムーバブルディスク、CD-ROM、または当技術分野において知られている任意の他の形態のコンピュータ可読媒体の中に存在してよい。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体は、プロセッサと一体であってよい。プロセッサおよび記憶媒体は、ASICの中に存在してよい。ASICは、リモート局の中に存在してよい。代替として、プロセッサおよび記憶媒体は、リモート局、基地局、またはサーバの中で個別構成要素として存在してもよい。
本明細書の例示的な態様のいずれかにおいて説明される動作ステップは、例および説明を与えるために記載されることにも留意されたい。説明される動作は、図示したシーケンス以外の数多くの異なるシーケンスで実行されてよい。さらに、単一の動作ステップにおいて説明される動作は、実際にはいくつかの異なるステップで実行されてよい。追加として、例示的な態様で説明した1つまたは複数の動作ステップが組み合わせられてよい。当業者には容易に明らかであるように、フローチャート図に示す動作ステップが数多くの異なる修正を受けてよいことを理解されたい。当業者はまた、情報および信号が様々な異なる技術および技法のいずれかを使用して表されてよいことを理解されよう。たとえば、上記の説明全体にわたって参照される場合があるデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁性粒子、光場もしくは光学粒子、またはそれらの任意の組合せによって表されてよい。
本開示の前の説明は、いかなる当業者も本開示を作成または使用することが可能になるように提供される。本開示の様々な修正は、当業者には容易に明らかになり、本明細書で定義した一般原理は、本開示の趣旨または範囲から逸脱することなく他の変形形態に適用されてよい。したがって、本開示は、本明細書で説明する例および設計に限定されることは意図されず、本明細書で開示する原理および新規の特徴と一致する最も広い範囲を与えられるべきである。
100 電子システム
102 電子入力信号
104 複合デバッグ信号
106 デバッグインターフェース
108 デバッグ信号マルチプレクサ回路
110 高速I/O回路
112 電子出力信号
114 アナログトランスミッタ
116 シリアライザ/デシリアライザ論理
118 パラレル化データ入力信号
120 並列データバス
122 シリアル化データ信号
124 基準信号
200 電子システム
202 高周波信号観測回路
204 観測信号選択回路
206 信号制御論理
208 選択制御信号
210 観測信号
212 バイパスデータ経路
214 出力制御信号
400 低ひずみMUX
402 バイナリツリー構造
404 ツリーレベル
500 高速I/O回路
502 低ひずみMUX
504 アナログトランスミッタ
506 送信回路
508 反転送信回路
510 正のアナログ信号
512 負のアナログ信号
600 プロセッサベースシステム
602 中央処理装置
604 プロセッサ
606 キャッシュメモリ
608 システムバス
610 メモリシステム
612 入力デバイス
614 出力デバイス
616 ネットワークインターフェースデバイス
618 ディスプレイコントローラ
620 ネットワーク
622(0〜N) メモリユニット
624 メモリコントローラ
626 ディスプレイ
628 ビデオプロセッサ

Claims (27)

  1. 高周波信号観測回路であって、
    バイパスデータ経路を介して高速入出力(I/O)回路に通信可能に結合される観測信号選択回路であって、複数の電子入力信号を受信するように構成される観測信号選択回路と、
    前記観測信号選択回路および前記高速I/O回路に結合される信号制御論理であって、
    前記複数の電子入力信号の中から観測信号を選択するために、1つまたは複数の選択制御信号を前記観測信号選択回路に供給し、
    前記バイパスデータ経路を介して前記高速I/O回路に前記観測信号を供給するように、前記観測信号選択回路を制御し、
    前記観測信号を電子出力信号として出力するために、第1の出力制御信号を前記高速I/O回路に供給する
    ように構成される信号制御論理と
    を備える、高周波信号観測回路。
  2. 前記複数の電子入力信号が1つまたは複数の制御信号を備える、請求項1に記載の高周波信号観測回路。
  3. 前記1つまたは複数の制御信号が、前記高速I/O回路に結合されるシリアライザ/デシリアライザ(SerDes)論理を制御するように構成される少なくとも1つの高周波クロック信号を備える、請求項2に記載の高周波信号観測回路。
  4. 前記SerDes論理が、
    前記少なくとも1つの高周波クロック信号に基づいてシリアル化データ信号を生成し、
    前記シリアル化データ信号を前記高速I/O回路に供給する
    ように構成される、請求項3に記載の高周波信号観測回路。
  5. 前記信号制御論理が、前記シリアル化データ信号を前記電子出力信号として出力するために、第2の出力制御信号を前記高速I/O回路に供給するようにさらに構成される、請求項4に記載の高周波信号観測回路。
  6. 前記バイパスデータ経路が、前記SerDes論理をバイパスするように構成される、請求項4に記載の高周波信号観測回路。
  7. 前記観測信号選択回路が、バイナリツリー構造に従って配置された複数の低ひずみマルチプレクサ(MUX)を備える、請求項1に記載の高周波信号観測回路。
  8. 前記高速I/O回路が、ペリフェラルコンポーネントインターコネクト(PCI)エクスプレス(PCIe)回路、ユニバーサルシリアルバス(USB)回路、ユニバーサルフラッシュストレージ(UFS)回路、高精細度マルチメディアインターフェース(HDMI)回路、およびシリアルアドバンストテクノロジーアタッチメント(SATA)回路からなるグループの中から選択される、請求項1に記載の高周波信号観測回路。
  9. 集積回路(IC)に統合される、請求項1に記載の高周波信号観測回路。
  10. セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイルフォン、セルラーフォン、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末(PDA)、モニタ、コンピュータモニタ、テレビジョン、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤ、およびポータブルデジタルビデオプレーヤからなるグループの中から選択されるデバイスに統合される、請求項1に記載の高周波信号観測回路。
  11. 高周波信号観測回路であって、
    バイパスデータ経路を介して高速入出力(I/O)回路に通信可能に結合される、観測信号を選択するための手段であって、複数の電子入力信号を受信するように構成される、観測信号を選択するための手段と、
    前記観測信号を選択するための手段および前記高速I/O回路に結合される、制御信号を供給するための手段であって、
    前記複数の電子入力信号の中から前記観測信号を選択するために、1つまたは複数の選択制御信号を、前記観測信号を選択するための手段に供給し、
    前記バイパスデータ経路を介して前記高速I/O回路に前記観測信号を供給するように、前記観測信号を選択するための手段を制御し、
    前記観測信号を電子出力信号として出力するために、第1の出力制御信号を前記高速I/O回路に供給する
    ように構成される、制御信号を供給するための手段と
    を備える高周波信号観測回路。
  12. 高周波信号を観測するための方法であって、
    複数の電子入力信号を受信するように観測信号選択回路を構成するステップと、
    前記複数の電子入力信号の中から観測信号を選択するために、信号制御論理から前記観測信号選択回路に1つまたは複数の選択制御信号を供給するステップと、
    バイパスデータ経路を介して高速入出力(I/O)回路に前記観測信号を出力するステップと、
    前記観測信号を出力するために、前記信号制御論理から前記高速I/O回路に第1の出力制御信号を供給するステップと
    を備える、方法。
  13. シリアライザ/デシリアライザ(SerDes)論理を制御するように構成される少なくとも1つの高周波クロック信号を受信するように、前記観測信号選択回路を構成するステップをさらに備える、請求項12に記載の方法。
  14. 前記少なくとも1つの高周波クロック信号を前記観測信号として選択するように前記観測信号選択回路を制御するために、前記1つまたは複数の選択制御信号を供給するステップをさらに備える、請求項13に記載の方法。
  15. 前記SerDes論理をバイパスする前記バイパスデータ経路を介して、前記高速I/O回路に前記観測信号を出力するステップをさらに備える、請求項13に記載の方法。
  16. 前記観測信号選択回路の中の複数の低ひずみマルチプレクサ(MUX)を使用して前記観測信号を選択するステップをさらに備える、請求項12に記載の方法。
  17. バイナリツリー構造に配置された前記複数の低ひずみMUXを使用して前記観測信号を選択するステップをさらに備える、請求項16に記載の方法。
  18. 高周波信号観測を可能にするように構成される電子システムであって、
    電子システムから電子出力信号を出力するように構成される高速入出力(I/O)回路と、
    バイパスデータ経路を介して前記高速I/O回路に結合される観測信号選択回路であって、前記電子システムから複数の電子入力信号を受信するように構成される観測信号選択回路と、
    前記観測信号選択回路および前記高速I/O回路に結合される信号制御論理であって、
    前記複数の電子入力信号の中から観測信号を選択するために、1つまたは複数の選択制御信号を前記観測信号選択回路に供給し、
    前記バイパスデータ経路を介して前記高速I/O回路に前記観測信号を供給するように、前記観測信号選択回路を制御し、
    前記観測信号を前記電子出力信号として出力するために、第1の出力制御信号を前記高速I/O回路に供給するように構成される信号制御論理と
    を備える高周波信号観測回路
    を備える、電子システム。
  19. 前記高速I/O回路に結合されるシリアライザ/デシリアライザ(SerDes)論理であって、
    前記電子システムから少なくとも1つのパラレル化データ入力信号および少なくとも1つの高周波クロック信号を受信することであって、前記少なくとも1つの高周波クロック信号が前記複数の電子入力信号の中にある、受信することと、
    前記少なくとも1つのパラレル化データ入力信号および前記少なくとも1つの高周波クロック信号に基づいて、シリアル化データ信号を生成することと、
    前記シリアル化データ信号を前記高速I/O回路に供給することと
    を行うように構成されるSerDes論理と、
    デバッグ信号マルチプレクサ(MUX)回路であって、
    前記電子システムから前記複数の電子入力信号を受信することと、
    前記複数の電子入力信号を備える複合デバッグ信号を生成することと、
    前記電子システムの中に備えられたデバッグインターフェースに前記複合デバッグ信号を供給することと
    を行うように構成されるデバッグ信号マルチプレクサ(MUX)回路と
    をさらに備える、請求項18に記載の電子システム。
  20. 前記高速I/O回路が、ペリフェラルコンポーネントインターコネクト(PCI)エクスプレス(PCIe)回路、ユニバーサルシリアルバス(USB)回路、ユニバーサルフラッシュストレージ(UFS)回路、高精細度マルチメディアインターフェース(HDMI)回路、およびシリアルアドバンストテクノロジーアタッチメント(SATA)回路からなるグループの中から選択される、請求項18に記載の電子システム。
  21. 前記信号制御論理が、前記シリアル化データ信号を前記電子出力信号として出力するために、第2の出力制御信号を前記高速I/O回路に供給するようにさらに構成される、請求項19に記載の電子システム。
  22. 前記高速I/O回路が、
    正のアナログ信号(TXP)および負のアナログ信号(TXM)を出力するように構成されるアナログトランスミッタと、
    前記観測信号選択回路、前記信号制御論理、および前記SerDes論理に結合される低ひずみMUXであって、
    第1の入力信号として前記観測信号選択回路から前記観測信号を受信し、
    第2の入力信号として前記SerDes論理から前記シリアル化データ信号を受信し、
    前記第1の出力制御信号の受信に応答して、前記観測信号を前記アナログトランスミッタへ出力し、
    前記信号制御論理からの前記第2の出力制御信号の受信に応答して、前記シリアル化データ信号を前記アナログトランスミッタへ出力するように構成される低ひずみMUXとを備える、
    請求項21に記載の電子システム。
  23. 前記観測信号選択回路が、バイナリツリー構造に従って配置された複数の低ひずみマルチプレクサ(MUX)を備える、請求項18に記載の電子システム。
  24. 前記信号制御論理がプログラム可能レジスタとして設けられる、請求項18に記載の電子システム。
  25. 前記デバッグインターフェースが、ユニバーサルシリアルバス(USB)デバッグインターフェースまたはペリフェラルコンポーネントインターコネクトエクスプレス(PCIe)デバッグインターフェースである、請求項19に記載の電子システム。
  26. 前記バイパスデータ経路が、前記SerDes論理をバイパスするように構成される、請求項19に記載の電子システム。
  27. 前記バイパスデータ経路が、ジョイントテストアクショングループ(JTAG)バウンダリスキャンを実行するために利用される、請求項19に記載の電子システム。
JP2017544606A 2015-03-03 2016-02-05 電子システムにおける高周波信号観測 Pending JP2018513549A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/636,504 2015-03-03
US14/636,504 US9804991B2 (en) 2015-03-03 2015-03-03 High-frequency signal observations in electronic systems
PCT/US2016/016702 WO2016140768A1 (en) 2015-03-03 2016-02-05 High-frequency signal observations in electronic systems

Publications (1)

Publication Number Publication Date
JP2018513549A true JP2018513549A (ja) 2018-05-24

Family

ID=55485308

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017544606A Pending JP2018513549A (ja) 2015-03-03 2016-02-05 電子システムにおける高周波信号観測

Country Status (5)

Country Link
US (1) US9804991B2 (ja)
EP (1) EP3254128A1 (ja)
JP (1) JP2018513549A (ja)
CN (1) CN107407710A (ja)
WO (1) WO2016140768A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9804991B2 (en) * 2015-03-03 2017-10-31 Qualcomm Incorporated High-frequency signal observations in electronic systems
US20240070100A1 (en) * 2022-08-25 2024-02-29 Nxp Usa, Inc. Communications device

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6260166B1 (en) 1998-06-01 2001-07-10 Compaq Computer Corporation Observability register architecture for efficient production test and debug
US20070019687A1 (en) * 2002-06-04 2007-01-25 Eci Telecom Ltd. Technique for converting bit rates
JP4242741B2 (ja) 2003-09-19 2009-03-25 パナソニック株式会社 デバッグ用信号処理回路
US7389452B2 (en) 2004-06-29 2008-06-17 Electronics For Imaging, Inc. Methods and apparatus for monitoring internal signals in an integrated circuit
US8397013B1 (en) * 2006-10-05 2013-03-12 Google Inc. Hybrid memory module
US7860203B1 (en) 2005-10-20 2010-12-28 Altera Corporation High-speed serial data signal interface architectures for programmable logic devices
US8755675B2 (en) 2006-04-20 2014-06-17 Texas Instruments Incorporated Flexible and efficient memory utilization for high bandwidth receivers, integrated circuits, systems, methods and processes of manufacture
US8149748B2 (en) * 2006-11-14 2012-04-03 Raytheon Company Wireless data networking
WO2008098202A2 (en) * 2007-02-09 2008-08-14 Dft Microsystems, Inc. Physical-layer testing of high-speed serial links in their mission environments
US9002752B2 (en) * 2008-02-18 2015-04-07 Massachusetts Institute Of Technology Tangible social network
US8117587B1 (en) * 2008-06-03 2012-02-14 Richard Paul Testardi Microcontroller-resident software development environment supporting application-level asynchronous event handling, interactive debugging and pin variables for embedded systems
US9632895B2 (en) 2012-06-18 2017-04-25 Intel Corporation Apparatus, system and method for a common unified debug architecture for integrated circuits and SoCs
CN102768335A (zh) * 2012-06-29 2012-11-07 福州瑞芯微电子有限公司 用于监测芯片内部电路信号的电路及方法
US20140101500A1 (en) 2012-10-05 2014-04-10 Lsi Corporation Circuits and methods for functional testing of integrated circuit chips
US9944412B2 (en) * 2013-10-04 2018-04-17 Busek Co., Inc. Spacecraft system for debris disposal and other operations and methods pertaining to the same
US9804991B2 (en) * 2015-03-03 2017-10-31 Qualcomm Incorporated High-frequency signal observations in electronic systems
US9509318B2 (en) * 2015-03-13 2016-11-29 Qualcomm Incorporated Apparatuses, methods, and systems for glitch-free clock switching

Also Published As

Publication number Publication date
CN107407710A (zh) 2017-11-28
US20160259755A1 (en) 2016-09-08
WO2016140768A1 (en) 2016-09-09
EP3254128A1 (en) 2017-12-13
US9804991B2 (en) 2017-10-31

Similar Documents

Publication Publication Date Title
US9417287B2 (en) Scheme for masking output of scan chains in test circuit
US11442107B2 (en) System-on-chip for AT-SPEED test of logic circuit and operating method thereof
US9535120B2 (en) Integrated circuit and method for establishing scan test architecture in integrated circuit
US9378318B2 (en) Shared channel masks in on-product test compression system
KR101625914B1 (ko) 고속 비트 클록없는 고속 데이터 테스팅
US20200321953A1 (en) Integrated circuit and method of testing
US10073137B2 (en) Soundwire-based embedded debugging in an electronic device
US20120280696A1 (en) Test chip and chip test system using the same
JP2018513549A (ja) 電子システムにおける高周波信号観測
US9720035B2 (en) Performance-screen ring oscillator (PSRO) using an integrated circuit test signal distribution network
KR101996967B1 (ko) 반도체 장치
US20140245088A1 (en) Semiconductor test device and semiconductor test method
US20150288366A1 (en) Clock distribution architecture for integrated circuit
TWI676040B (zh) 半導體積體電路測試系統及其半導體積體電路測試裝置
US9970987B2 (en) Method and apparatus for test time reduction using fractional data packing
US9576620B2 (en) Semiconductor apparatus and operating method thereof
JP2003066123A (ja) テスト方法およびテスト装置並びにテスト装置の構築方法
US8793545B2 (en) Apparatus and method for clock glitch detection during at-speed testing
US9134375B1 (en) Hierarchal test block test pattern reduction in on-product test compression system
US10559374B2 (en) Circuit topology of memory chips with embedded function test pattern generation module connected to normal access port physical layer
US9201116B1 (en) Method of generating test patterns for detecting small delay defects
JP2008170159A (ja) 半導体試験方法および装置