JP2018207737A - インバータ装置、および、それを用いた電動装置 - Google Patents

Abstract

【課題】インバータ装置や、それを用いた電動装置において、デッドタイムを短くする。【解決手段】制御端子と、一対の主端子と、を有するスイッチング素子（１０１ｈ）と、スイッチング素子（１０１ｈ）のオン状態を指示するか否かを示す制御信号（Ｖ１ｈ）を出力する制御回路（１１０）と、スイッチング素子（１０１ｈ）の主端子間電圧（Ｖｄｈ−Ｖｓｈ）に基づいて、スイッチング素子（１０１ｈ）の状態を示す判定信号（Ｖ２ｈ）を出力する判定回路（１０３）と、制御信号（Ｖ１ｈ）と、判定信号（Ｖ２ｈ）とに基づいて、スイッチング素子（１０１ｈ）のオン／オフ状態を制御する駆動回路（１０４，１０５）と、をインバータ装置（１４０）に設けた。【選択図】図１

Description

本発明は、インバータ装置、および、それを用いた電動装置に関する。

インバータ装置は、直流を交流に変換する装置であり、自動車、鉄道車両、産業機器等のモータの駆動などに広く用いられている。インバータ装置には、半導体スイッチング素子が使われ、半導体スイッチング素子のスイッチング制御によって直流が交流に変換される。半導体スイッチング素子としては、ＳｉまたはＳｉＣのＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＳｉのＩＧＢＴ（Insulated Gate Bipolar Transistor）等が用いられている。インバータ装置は、直流を交流に変換するだけでなく、交流を直流に変換することもできる。すなわち、半導体スイッチング素子を用いた同期整流によって、モータの回生電力の交流を直流に変換して電源側に戻すことができる。

ＳｉＣのＭＯＳＦＥＴを用いた三相インバータ装置の一例として、下記特許文献１の要約書には、「インバータ回路（120）では、SiC-MOSFET（130）の寄生ダイオード（131）に逆方向電流が流れる所定のタイミングでSiC-MOSFET（130）がオン状態となる同期整流が行われる」と記載されている。

特開２０１１−３６０２０号公報

インバータ装置が、力行運転または回生運転において半導体スイッチング素子のオン・オフ制御を行う際、上アームと下アームの半導体スイッチング素子を同時にオン状態にすると、上下アームが短絡し上下アームで貫通電流が流れる。これを避けるため、上下アームの半導体スイッチング素子が双方ともオフ状態になるデッドタイムを設けることが一般的である。このデッドタイムの期間中、モータのコイルに流れ続ける電流は、半導体スイッチング素子に内蔵された寄生ダイオード、または半導体スイッチング素子に並列に接続されたダイオードを通って還流する。

デッドタイムの期間中に、還流電流がダイオードに流れると、ダイオードの順方向電圧降下が大きいために、損失が大きくなる。ここで、寄生ダイオードの順方向電圧降下は、ＳｉのＭＯＳＦＥＴで約０．７Ｖであり、ＳｉＣのＭＯＳＦＥＴでは約３．０Ｖに達する。従って、ＳｉＣのＭＯＳＦＥＴにおける損失は特に大きくなる。さらに、ＳｉＣのＭＯＳＦＥＴにおいて寄生ダイオードに電流を流すと、通電劣化と呼ばれる寄生ダイオードの特性が悪化する現象が生じ得る。
この発明は上述した事情に鑑みてなされたものであり、デッドタイムを短くできるインバータ装置、および、それを用いた電動装置を提供することを目的とする。

上記課題を解決するため本発明のインバータ装置にあっては、制御端子と、一対の主端子と、を有するスイッチング素子と、前記スイッチング素子のオン状態を指示するか否かを示す制御信号を出力する制御回路と、前記スイッチング素子の主端子間電圧に基づいて、前記スイッチング素子の状態を示す判定信号を出力する判定回路と、前記制御信号と、前記判定信号とに基づいて、前記スイッチング素子のオン／オフ状態を制御する駆動回路と、を有することを特徴とする。

本発明によれば、デッドタイムを短くできる。

本発明の一実施形態による電動装置のブロック図である。 一実施形態における判定回路の回路図である。 一実施形態におけるゲートドライバの回路図である。 一実施形態における降圧／遮断回路の回路図である。 力行運転時における（ａ）電圧Ｖ１ｈ、（ｂ）電圧Ｖ２ｈ、（ｃ）電圧Ｖ１ｋ、（ｄ）電圧Ｖ２ｋ、（ｅ）ゲート・ソース間電圧Ｖｇｓｈ、（ｆ）ゲート・ソース間電圧Ｖｇｓｋ、（ｇ）ドレイン電流Ｉｔｈ、（ｈ）カソード電流Ｉｄｈ、（ｉ）ドレイン電流Ｉｔｋ、（ｊ）カソード電流Ｉｄｋ、および（ｋ）Ｕ相電圧Ｖｕの各波形図である。 回生運転時における（ａ）電圧Ｖ１ｈ、（ｂ）電圧Ｖ２ｈ、（ｃ）電圧Ｖ１ｋ、（ｄ）電圧Ｖ２ｋ、（ｅ）ゲート・ソース間電圧Ｖｇｓｈ、（ｆ）ゲート・ソース間電圧Ｖｇｓｋ、（ｇ）ドレイン電流Ｉｔｈ、（ｈ）カソード電流Ｉｄｈ、（ｉ）ドレイン電流Ｉｔｋ、（ｊ）カソード電流Ｉｄｋ、および（ｋ）Ｕ相電圧Ｖｕの各波形図である。 ゲートドライバの変形例の回路図である。

［実施形態の構成］
〈全体構成〉
以下、本発明の一実施形態を図面に基づいて詳細に説明する。なお、実施形態を説明するための各図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は適宜省略する。また、以下の実施形態の説明では、特に必要な場合以外は同一又は同様な部分の説明は繰り返さず、適宜省略する。

図１は、本発明の一実施形態による電動装置１５０のブロック図である。
図１に示すように、電動装置１５０は、直流電源１１３と、インバータ装置１４０と、モータ１１２と、を有している。また、インバータ装置１４０は、インバータ回路１３０と、インバータ制御回路１１０と、平滑コンデンサ１１１と、を有している。

インバータ回路１３０は、Ｕ相、Ｖ相およびＷ相にそれぞれ対応するレグ１３０Ｕ，１３０Ｖ，１３０Ｗを有している。レグ１３０Ｕの上アーム１３０Ｕｈには、１個のＭＯＳＦＥＴ１０１ｈと、そのスイッチング状態を制御する自律制御回路１０９ｈと、が設けられている。同様に、レグ１３０Ｕの下アーム１３０Ｕｋには、１個のＭＯＳＦＥＴ１０１ｋと、そのスイッチング状態を制御する自律制御回路１０９ｋと、が設けられている。

また、レグ１３０Ｖは、上アーム１３０Ｖｈおよび下アーム１３０Ｖｋを有し、レグ１３０Ｗは、上アーム１３０Ｗｈおよび下アーム１３０Ｗｋを有している。これらは、Ｕ相の上アーム１３０Ｕｈおよび下アーム１３０Ｕｋと同様に構成されている。レグ１３０Ｕ，１３０Ｖ，１３０Ｗと、平滑コンデンサ１１１とは、インバータ装置１４０の直流入力端子Ｎｐ，Ｎｎに対して並列に接続されている。そして、該直流入力端子Ｎｐ，Ｎｎには、直流電源１１３が接続されている。直流入力端子Ｎｐの電圧を電源電圧Ｖｃと呼び、直流入力端子Ｎｎの電圧をグランド電圧Ｖｎと呼ぶ。この直流電源１１３は、例えば車載のバッテリである。

また、インバータ装置１４０の交流出力端子Ｎｕ，Ｎｖ，Ｎｗには、各レグ１３０Ｕ，１３０Ｖ，１３０Ｗの上下アームの接続点が、各々接続されている。そして、交流出力端子Ｎｕ，Ｎｖ，Ｎｗには、モータ１１２が接続されている。このモータ１１２は、例えば車載の磁石型三相同期電動機である。交流出力端子Ｎｕ，Ｎｖ，Ｎｗに現れる電圧を、Ｕ相電圧Ｖｕ，Ｖ相電圧Ｖｖ，Ｗ相電圧Ｖｗと呼ぶ。

ＭＯＳＦＥＴ１０１ｈ，１０１ｋの半導体材料には、ＳｉやＳｉＣを適用することができる。ＭＯＳＦＥＴ１０１ｈ，１０１ｋは、その性質上、寄生ダイオード１０２ｈ，１０２ｋを含んでいる。但し、ＭＯＳＦＥＴ１０１ｈ，１０１ｋに代えて、ＳｉのＩＧＢＴや他の半導体スイッチング素子を適用してもよい。ＳｉのＩＧＢＴのように、寄生ダイオードが発生しない半導体スイッチング素子を適用する場合、半導体スイッチング素子に対して並列にダイオードを接続するとよい。

インバータ制御回路１１０は、各自律制御回路１０９ｈ，１０９ｋを介して、各ＭＯＳＦＥＴ１０１ｈ，１０１ｋに対し、ＰＷＭ（Pulse Width Modulation）等のインバータ制御を行う。インバータ制御回路１１０としては、周知の一般的なインバータ制御回路を適用できる。但し、インバータ制御回路１１０には、同期整流を制御するための機能は特に設けなくてもよい。詳細は後述するが、インバータ回路１３０は自律的に同期整流を実行する機能を有しているためである。

ここで、下アームの自律制御回路１０９ｋの構成を説明する。自律制御回路１０９ｋは、判定回路１０３と、ＯＲ回路１０４と、ゲートドライバ１０５と、降圧／遮断回路１０６と、直流電源１０８ｋと、を備えている。判定回路１０３は、下アームのＭＯＳＦＥＴ１０１ｋのソース電圧Ｖｓｋと、ドレイン電圧Ｖｄｋとを比較し、比較結果を電圧Ｖ２ｋとして出力する。判定回路１０３としては、一般的なコンパレータまたは差動増幅器を用いるとよい。

但し、ドレイン電圧Ｖｄｋとソース電圧Ｖｓｋとの差は比較的大きくなり、自律制御回路１０９ｋ内の素子は比較的耐圧が低いため、ドレイン電圧Ｖｄｋとソース電圧Ｖｓｋとの差電圧Ｖｄｋ−Ｖｓｋを分圧して判定回路１０３に与えることが好ましい。そこで、本実施形態においては、ＭＯＳＦＥＴ１０１ｋのドレイン端子と判定回路１０３との間に、降圧／遮断回路１０６を挿入し、該差電圧Ｖｄｋ−Ｖｓｋを分圧している。インバータ制御回路１１０は、自律制御回路１０９ｋに対して、ＰＷＭ変調波となる電圧Ｖ１ｋを供給する。ＯＲ回路１０４は、電圧Ｖ１ｋ，Ｖ２ｋを論理信号として、両者の論理和を電圧信号として出力する。ゲートドライバ１０５は、ＯＲ回路１０４から供給された電圧信号をバッファリングし、その結果をゲート電圧Ｖｇｋとして、ＭＯＳＦＥＴ１０１ｋのゲート端子に印加する。

次に、上アームの自律制御回路１０９ｈの構成を説明する。自律制御回路１０９ｈは、自律制御回路１０９ｋと同様に、判定回路１０３と、ＯＲ回路１０４と、ゲートドライバ１０５と、降圧／遮断回路１０６と、を備えている。また、自律制御回路１０９ｈは、直流電源１０８ｋに代えて、直流電源１０８ｈを備えている。直流電源１０８ｈは、グランド電圧Ｖｎに対してフローティングしているため、例えば、ブートストラップ方式やチャージポンプ方式によって電源電圧を生成する回路を適用している。

また、自律制御回路１０９ｈにおいては、インバータ制御回路１１０とＯＲ回路１０４との間にレベルシフト回路１０７を備えている。レベルシフト回路１０７は、インバータ制御回路１１０から供給された電圧信号のレベルに応じて、ＯＲ回路１０４に供給する電圧Ｖ１ｈのレベルをシフトさせるものである。レベルシフト回路１０７を設けた理由も、自律制御回路１０９ｈは、グランド電圧Ｖｎに対してフローティングしているためである。

かかる構成により、自律制御回路１０９ｈにおいては、降圧／遮断回路１０６は、ＭＯＳＦＥＴ１０１ｈのドレイン電圧Ｖｄｈとソース電圧Ｖｓｈとの差電圧Ｖｄｈ−Ｖｓｈを分圧して判定回路１０３に印加する。また、判定回路１０３は、ソース電圧Ｖｓｈとドレイン電圧Ｖｄｈとの比較結果を電圧Ｖ２ｈとして出力する。ＯＲ回路１０４は、レベルシフト回路１０７が出力するＰＷＭ変調波である電圧Ｖ１ｈと、電圧Ｖ２ｈとを論理信号として、両者の論理和を電圧信号として出力する。ゲートドライバ１０５は、ＯＲ回路１０４から供給された電圧信号を増幅し、その結果をゲート電圧Ｖｇｈとして、ＭＯＳＦＥＴ１０１ｈのゲート端子に印加する。

〈判定回路１０３〉
図２は、自律制御回路１０９ｈ，１０９ｋに適用される判定回路１０３の回路図の一例である。但し、以下の説明では、各部の符号、電圧、電流等は、下アームの自律制御回路１０９ｋに適用される場合の例に基づいている。

判定回路１０３は、定電流回路ＣＣ１と、ＰチャンネルＭＯＳＦＥＴ（以下、ＰＭＯＳという）１１，１２，１３，１４，１５と、ＮチャンネルＭＯＳＦＥＴ（以下、ＮＭＯＳという）２１，２２，２３と、電源端子３１，３２と、反転入力端子３３と、非反転入力端子３４と、出力端子３６と、を備えている。

電源端子３１，３２には、各々直流電源１０８ｋの正極，負極が接続されている。また、非反転入力端子３４にも直流電源１０８ｋの負極が接続されている。また、降圧／遮断回路１０６は、ドレイン電圧Ｖｄｋとソース電圧Ｖｓｋとの差電圧Ｖｄｋ−Ｖｓｋを分圧した電圧Ｇ（Ｖｄｋ−Ｖｓｋ）を、反転入力端子３３と非反転入力端子３４との間に印加する。なお、「Ｇ」は定数である。

ＰＭＯＳ１１，１２，１３は、ミラー回路を構成している。定電流回路ＣＣ１によってＰＭＯＳ１１に電流Ｉ１１が流れると、ＰＭＯＳ１２，１３には、それぞれ電流Ｉ１１に比例する電流Ｉ１２，Ｉ１３が流れる。ＰＭＯＳ１４，１５のゲート端子は、それぞれ反転入力端子３３および非反転入力端子３４に接続されている。電流Ｉ１２は、ＰＭＯＳ１４，１５をそれぞれ流れる電流Ｉ１４，Ｉ１５に分流される。ここで、反転入力端子３３と非反転入力端子３４とに印加される電圧Ｇ（Ｖｄｋ−Ｖｓｋ）の値によって、電流Ｉ１４，Ｉ１５の大小関係が切り替わり、出力端子３６における電圧のハイ・ロウレベルが切り替わる。なお、出力端子３６における電圧は、図１に示した電圧Ｖ２ｋである。

具体的には、「Ｉ１４＜Ｉ１５」になると、ＮＭＯＳ２３のゲート電圧が高くなり、ＮＭＯＳ２３がオン状態になるため、電圧Ｖ２ｋはロウレベルになる。一方、「Ｉ１４＞Ｉ１５」になると、ＮＭＯＳ２３のゲート電圧が低くなり、ＮＭＯＳ２３がオフ状態になるため、電圧Ｖ２ｋはハイレベルになる。

ＭＯＳＦＥＴ１０１ｋのオフタイミングが遅れないようにするため、電圧Ｖ２ｋの切替にあたっては、オフセットを設けるとよい。すなわち、オフセット電圧をＶｔとしたとき、「Ｖｓｋ−Ｖｄｋ＜Ｖｔ」になった場合に、電圧Ｖ２ｋをロウレベルにするとよい。電圧Ｖ１ｋ（図１参照）がロウレベルである期間中は、電圧Ｖ２ｋがロウレベルになったタイミングでＭＯＳＦＥＴ１０１ｋをオフ状態にすることができる。オフセット電圧Ｖｔは、ＭＯＳＦＥＴ１０１ｋの特性等に基づいて定めるとよいが、例えば５０ｍＶ程度にするとよい。

なお、オフセット電圧Ｖｔをさらに高くすると、より大きな電流が寄生ダイオード１０２ｋに流れ、寄生ダイオード１０２ｋにおける損失が増加する。また、ＭＯＳＦＥＴ１０１ｋの半導体材料がＳｉＣであった場合、ＭＯＳＦＥＴ１０１ｋに通電劣化が起きやすくなる。

ここで、ＭＯＳＦＥＴ１０１ｋにおけるチャタリング（オン状態とオフ状態とが短時間内に繰り返えされること）を防止するため、判定回路１０３にヒステリシス特性を付与することが考えられる。しかし、本実施形態においては、判定回路１０３にはヒステリシス特性を付与していない。ヒステリシス特性を付与すると、ＭＯＳＦＥＴ１０１ｋのオンタイミングが遅れるためである。

例えば、判定回路１０３において、電圧幅が０．８Ｖのヒステリシス特性を付与したと仮定する。この場合、寄生ダイオード１０２ｋに電流が流れ、これによる電圧降下が０．８Ｖに達するまで、ＭＯＳＦＥＴ１０１ｋはオフ状態に保たれる。その期間中は、寄生ダイオード１０２ｋに比較的大きな電流が流れるため、ＭＯＳＦＥＴ１０１ｋにおける損失が増大し、あるいは通電劣化が起きる。なお、本実施形態において、チャタリングを防止する構成については後述する。

〈ゲートドライバ１０５〉
図３は、自律制御回路１０９ｈ，１０９ｋに適用されるゲートドライバ１０５の回路図の一例である。但し、以下の説明では、各部の符号、電圧、電流等は、下アームの自律制御回路１０９ｋに適用される場合の例に基づいている。

図３において、ゲートドライバ１０５は、ＰＭＯＳ１６，１７と、ＮＭＯＳ２４，２５と、電源端子５１，５２と、入力端子５３と、出力端子５６と、を有し、電源端子５１，５２には、各々直流電源１０８ｋの正極，負極が接続されている。また、入力端子５３には、ＯＲ回路１０４から電圧信号が供給される。出力端子５６には、ＭＯＳＦＥＴ１０１ｋのゲート端子が接続されている。

かかる構成により、ゲートドライバ１０５は、２段のＣＭＯＳバッファとしての構成を有している。すなわち、ゲートドライバ１０５は、ＯＲ回路１０４からの電圧信号、すなわち電圧Ｖ１ｋ，Ｖ２ｋの論理和に相当する電圧信号を増幅するとともにバッファリングし、その結果をゲート電圧Ｖｇｋとして、ＭＯＳＦＥＴ１０１ｋのゲート端子に印加する。

上述したように、本実施形態の判定回路１０３（図２参照）にはヒステリシス特性は付与していないが、単純にヒステリシス特性を付与しない構成では、ＭＯＳＦＥＴ１０１ｋにおいてチャタリングが生じ得る。本実施形態においては、ゲートドライバ１０５において、ゲート電圧Ｖｇｋの立上り時間をゲート電圧Ｖｇｋの立下り時間よりも長くすることにより、チャタリングを防止している。

換言すれば、ゲートドライバ１０５は、ＭＯＳＦＥＴ１０１ｋをオフ状態からオン状態にする速度よりも、ＭＯＳＦＥＴ１０１ｋをオン状態からオフ状態にする速度が速くなるように、ＭＯＳＦＥＴ１０１ｋのゲート端子を駆動する。そのための具体的な構成としては、例えば、ＰＭＯＳ１６として、ＮＭＯＳ２４よりもチャネル幅が狭いものを適用するとよい。

ここで、ゲート電圧Ｖｇｋの立上り時間は、ＭＯＳＦＥＴ１０１ｋのオフ状態からオン状態への遷移時間に対応し、立下り時間は、ＭＯＳＦＥＴ１０１ｋのオン状態からオフ状態への遷移時間に対応する。従って、ＭＯＳＦＥＴ１０１ｋのオフ状態からオン状態への遷移時間は、オン状態からオフ状態への遷移時間よりも長くなっている。このように、ＭＯＳＦＥＴ１０１ｋのオフ状態からオン状態への遷移時間を長くすることにより、ＭＯＳＦＥＴ１０１ｋにおけるチャタリングを抑制できる。なお、ゲートドライバ１０５におけるＣＭＯＳバッファの段数は２段でなくてもよく、ＭＯＳＦＥＴ１０１ｋのゲート容量等から最適な段数を選ぶとよい。

〈降圧／遮断回路１０６〉
図４は、自律制御回路１０９ｈ，１０９ｋに適用される降圧／遮断回路１０６の回路図の一例である。但し、以下の説明では、各部の符号、電圧、電流等は、下アームの自律制御回路１０９ｋに適用される場合の例に基づいている。

図４において、降圧／遮断回路１０６は、抵抗器６１，６２，６３と、ＮＭＯＳ２６，２７と、定電流回路ＣＣ２と、電源端子４１，４２と、入力端子４３と、出力端子４６と、を有している。ここで、抵抗器６１，６２，６３の抵抗値をＲ１，Ｒ２，Ｒ３とする。電源端子４１，４２には、各々直流電源１０８ｋの正極，負極が接続されている。また、降圧／遮断回路１０６の入力端子４３は、ＭＯＳＦＥＴ１０１ｋのドレイン端子に接続され、出力端子４６は、判定回路１０３の非反転入力端子３４に接続されている。

図１において、モータ１１２から直流電源１１３に対して電流を還流する際には、下アーム１３０ＵｋのＭＯＳＦＥＴ１０１ｋのドレイン電圧Ｖｄｋはソース電圧Ｖｓｋよりも低くなる。このとき、図４において、入力端子４３の電圧はドレイン電圧Ｖｄｋに等しく、電源端子４２の電圧はソース電圧Ｖｓｋに等しいため、ＮＭＯＳ２６のゲート・ソース間電圧は負値になり、ＮＭＯＳ２６はオフ状態になる。

これにより、ＮＭＯＳ２７のゲート端子の電圧は、直流電源１０８ｋの正極の電圧に略同一になり、ＮＭＯＳ２７はオン状態になる。すると、判定回路１０３の非反転入力端子３４と反転入力端子３３との間には、正電圧である電圧Ｇ（Ｖｄｋ−Ｖｓｋ）が印加される。上述したように「Ｇ」は定数であるが、より具体的には、定数Ｇは抵抗器６１，６２，６３による分圧比すなわち「（Ｒ２＋Ｒ３）／（Ｒ１＋Ｒ２＋Ｒ３）」になる。

判定回路１０３の非反転入力端子３４と反転入力端子３３との間に、正電圧である電圧Ｇ（Ｖｄｋ−Ｖｓｋ）が印加されると、判定回路１０３の出力電圧すなわち電圧Ｖ２ｋがハイレベルになり、ＯＲ回路１０４（図１参照）の出力電圧もハイレベルになるため、ゲートドライバ１０５は、ＭＯＳＦＥＴ１０１ｋをオン状態にする。これにより、還流電流は寄生ダイオード１０２ｋではなく、ＭＯＳＦＥＴ１０１ｋを通って流れる。オン状態であるＭＯＳＦＥＴ１０１ｋの電圧降下は、寄生ダイオード１０２ｋの電圧降下よりも低いため、これによって損失を低減できる。

図１において、下アーム１３０ＵｋのＭＯＳＦＥＴ１０１ｋを介して直流電源１１３からモータ１１２に電力が供給されている期間中には、ＭＯＳＦＥＴ１０１ｋのドレイン電圧Ｖｄｋは、ソース電圧Ｖｓｋよりも高くなる。このとき、図４において、ＮＭＯＳ２６のゲート・ソース間電圧は正値になり、ＮＭＯＳ２６はオン状態になる。これにより、ＮＭＯＳ２７のゲート端子の電圧は、直流電源１０８ｋの負極の電圧に略同一になり、ＮＭＯＳ２７はオフ状態になる。これにより、判定回路１０３の非反転入力端子３４には、電圧Ｇ（Ｖｄｋ−Ｖｓｋ）が印加されなくなり、判定回路１０３からロウレベルの電圧Ｖ２ｋが出力されるようになる。この結果、ＭＯＳＦＥＴ１０１ｋのオン／オフ状態は、インバータ制御回路１１０（図１参照）から印加される電圧Ｖ１ｋによって決定されるようになる。

上述した降圧／遮断回路１０６の構成によれば、差電圧Ｖｄｋ−Ｖｓｋが抵抗器６１，６２，６３によって分圧されるため、ＮＭＯＳ２６のゲート端子やＮＭＯＳ２７のドレイン端子に対して高電圧が印加されることを防止できる。従って、差電圧Ｖｄｋ−Ｖｓｋが高電圧になったとしても、判定回路１０３が高電圧によって破壊されることを防止できる。

以上、下アーム１３０Ｕｋにおける判定回路１０３、ゲートドライバ１０５、および降圧／遮断回路１０６の構成について説明したが、上アーム１３０Ｕｈにおけるこれらの要素も、下アーム１３０Ｕｋのものと同様に構成されている。

ここで、図１に示したインバータ回路１３０には、各部に電圧、電流等のセンサ（図示せず）が設けられており、これらセンサの検出結果は、インバータ制御回路１１０に供給される。インバータ制御回路１１０は、これら検出結果に基づいて、インバータ回路１３０の状態が「力行運転」であるか「回生運転」であるかを判定している。ここで、「力行運転」とは、直流電源１１３からモータ１１２に対して電力を供給している状態である。また、「回生運転」とは、モータ１１２から直流電源１１３に電力を回生させている状態であり、インバータ回路１３０は、モータ１１２が出力した交流電圧を整流する動作を行う。

回生運転時において、インバータ制御回路１１０は電圧Ｖ１ｈ，Ｖ１ｋの制御を停止する。すなわち、電圧Ｖ１ｈ，Ｖ１ｋはロウレベルに維持され、ＭＯＳＦＥＴ１０１ｈ，１０１ｋの制御に関与しなくなる。従って、ＭＯＳＦＥＴ１０１ｈ，１０１ｋのオン／オフ状態は、各部の判定回路１０３が出力する電圧Ｖ２ｈ，Ｖ２ｋのみによって制御されることになる。

〈比較例の構成〉
ここで、本実施形態の効果を明らかにするため、比較例の構成を説明する。比較例について図示は省略するが、図１において、自律制御回路１０９ｈ，１０９ｋ内に判定回路１０３、ＯＲ回路１０４および降圧／遮断回路１０６が設けられていない点が、本実施形態と相違する。すなわち、上アーム１３０Ｕｈにおいては、インバータ制御回路１１０からレベルシフト回路１０７を介して出力された電圧Ｖ１ｈが自律制御回路１０９ｈのゲートドライバ１０５に直接入力される。また、下アーム１３０Ｕｋにおいては、インバータ制御回路１１０から出力された電圧Ｖ１ｋが、自律制御回路１０９ｋのゲートドライバ１０５に直接入力される。

本比較例においては、インバータ制御回路１１０は、回生運転時においても、電圧Ｖ１ｈ，Ｖ１ｋの制御を続行する点で、上記実施形態と相違する。すなわち、インバータ制御回路１１０は、インバータ回路１３０に対して、電圧Ｖ１ｈ，Ｖ１ｋに基づく同期整流を実行させる。

［実施形態の動作］
（力行運転時の動作）
次に、本実施形態の力行運転時の動作を説明する。なお、説明中には、比較例の動作も適宜説明する。
図５（ａ）〜（ｋ）は、レグ１３０Ｕにおける力行運転時における各部の電圧・電流の波形図である。これらの図において、太実線は本実施形態による波形であり、太破線は比較例における波形である。なお、レグ１３０Ｖ，１３０Ｗの波形は、位相が異なる他はレグ１３０Ｕの波形と同様であるため、図示を省略する。

図５（ａ），（ｂ）は、各々上アーム１３０Ｕｈの自律制御回路１０９ｈにおける電圧Ｖ１ｈ，Ｖ２ｈの波形図である。これらの波形図は、何れも、上アーム１３０ＵｈのＭＯＳＦＥＴ１０１ｈのソース電圧Ｖｓｈを基準レベル（０Ｖ）として図示している。また、図５（ｃ），（ｄ）は、各々下アーム１３０Ｕｋの自律制御回路１０９ｋにおける電圧Ｖ１ｋ，Ｖ２ｋの波形図である。これらの波形図は、何れも、下アーム１３０ＵｋのＭＯＳＦＥＴ１０１ｋのソース電圧Ｖｓｋを基準レベル（０Ｖ）として図示している。

また、図５（ｅ），（ｆ）は、それぞれ、上下アーム１３０Ｕｈ，１３０ＵｋにおけるＭＯＳＦＥＴ１０１ｈ，１０１ｋのゲート・ソース間電圧Ｖｇｓｈ，Ｖｇｓｋの波形図である。また、図５（ｇ），（ｈ）は、それぞれ上アーム１３０ＵｈにおけるＭＯＳＦＥＴ１０１ｈのドレイン電流Ｉｔｈおよび寄生ダイオード１０２ｈのカソード電流Ｉｄｈの波形図である。

また、図５（ｉ），（ｊ）は、それぞれ下アーム１３０ＵｋにおけるＭＯＳＦＥＴ１０１ｋのドレイン電流Ｉｔｋおよび寄生ダイオード１０２ｋのカソード電流Ｉｄｋの波形図である。ここで、ドレイン電流Ｉｔｈ，Ｉｔｋは、ＭＯＳＦＥＴ１０１ｈ，１０１ｋがオン状態であるときに該ＭＯＳＦＥＴに流れる電流であり、カソード電流Ｉｄｈ，Ｉｄｋは、該ＭＯＳＦＥＴがオフ状態であるときに該ＭＯＳＦＥＴに流れる電流である。ここで、ドレイン電流Ｉｔｈ，Ｉｔｋおよびカソード電流Ｉｄｈ，Ｉｄｋの極性は、図１に示す矢印のように、下方向が正値であるとする。また、図５（ｋ）は、交流出力端子Ｎｕに現れるＵ相電圧Ｖｕの波形図である。ここで、Ｕ相電圧Ｖｕの基準レベル（０Ｖ）は、直流電源１１３の負極である。

図１において、力行運転を行う場合には、インバータ制御回路１１０は、所望のタイミングでＭＯＳＦＥＴ１０１ｈ，１０１ｋのスイッチング制御を行う。これにより、交流出力端子Ｎｕ，Ｎｖ，Ｎｗには、直流電源１１３の直流入力端子Ｎｐにおける電源電圧Ｖｃ付近の電圧と、直流入力端子Ｎｎのグランド電圧Ｖｎ（０Ｖ）付近における電圧とが、交互に現れる。

ここで、インバータ制御回路１１０が上アーム１３０ＵｈのＭＯＳＦＥＴ１０１ｈをオン状態にする期間、すなわち、電圧Ｖ１ｈをハイレベルにする期間を「上アーム強制導通期間」と呼ぶ。また、インバータ制御回路１１０が下アーム１３０ＵｋのＭＯＳＦＥＴ１０１ｈをオン状態にする期間、すなわち、電圧Ｖ１ｋをハイレベルにする期間を「下アーム強制導通期間」と呼ぶ。

力行運転時には、上述した上アーム強制導通期間と、下アーム強制導通期間とが交互に繰り返される。そして、上アーム強制導通期間と、下アーム強制導通期間との間には、電圧Ｖ１ｈ，Ｖ１ｋが共にロウレベルになる期間が設けられる。この期間を「外部制御休止期間」と呼ぶ。外部制御休止期間においても、電圧Ｖ２ｈ，Ｖ２ｋのうち何れかがハイレベルになると、対応するＭＯＳＦＥＴ１０１ｈ，１０１ｋがオン状態になる。外部制御休止期間内に、電圧Ｖ２ｈ，Ｖ２ｋが共にロウレベルになる期間が「デッドタイム」になる。

デッドタイムにおいては、上下アーム１３０Ｕｈ，１３０ＵｋのＭＯＳＦＥＴ１０１ｈ，１０１ｋが共にオフ状態になる。仮に、ＭＯＳＦＥＴ１０１ｈ，１０１ｋが同時にオン状態になると、ＭＯＳＦＥＴ１０１ｈ，１０１ｋを介して貫通電流が流れ、ＭＯＳＦＥＴ１０１ｈ，１０１ｋを破壊することがあるため、デッドタイムは、これを避けるために設けられている。

図５（ａ）〜（ｋ）において、時刻ｔ0〜ｔ1の期間と、時刻ｔ4以降の期間とが、上述した「上アーム強制導通期間」である。また、時刻ｔ2〜ｔ3の期間が「下アーム強制導通期間」である。そして、時刻ｔ1〜ｔ2の期間および時刻ｔ3〜ｔ4の期間が「外部制御休止期間」になる。

（時刻ｔ0〜ｔ1）
以下、各期間の動作をさらに詳細に説明する。まず、時刻ｔ0〜ｔ1の上アーム強制導通期間について検討する。
図５（ａ）に示すように、上アーム強制導通期間（ｔ0〜ｔ1）においては、インバータ制御回路１１０によって、上アームの自律制御回路１０９ｈ（図１参照）における電圧Ｖ１ｈがハイレベルに設定される。従って、上アームにおいては、ＯＲ回路１０４を介してゲートドライバ１０５がハイレベルの電圧を出力する。これにより、図５（ｅ）に示すように、ＭＯＳＦＥＴ１０１ｈのゲート・ソース間電圧Ｖｇｓｈは、ハイレベルになり、ＭＯＳＦＥＴ１０１ｈはオン状態になる。

一方、図５（ｃ）に示すように、インバータ制御回路１１０は、上アーム強制導通期間（ｔ0〜ｔ1）において、下アームの自律制御回路１０９ｋにおける電圧Ｖ１ｋをロウレベルに設定する。また、同期間内において、電圧Ｖ２ｋ（図５（ｄ）参照）もロウレベルに保たれている。従って、下アームにおいては、ＯＲ回路１０４を介してゲートドライバ１０５がロウレベルの電圧を出力する。これにより、図５（ｆ）に示すように、ＭＯＳＦＥＴ１０１ｋのゲート・ソース間電圧Ｖｇｓｈは、ロウレベルになり、ＭＯＳＦＥＴ１０１ｋはオフ状態になる。

上アームのＭＯＳＦＥＴ１０１ｈがオン状態になると、図５（ｇ）に示すように、ここにドレイン電流Ｉｔｈが流れる。ドレイン電流Ｉｔｈの向きは、モータ１１２のコイルに流れる電流の向きによって決まる。図５（ｇ）の例では、時刻ｔ0〜ｔ1の期間においてドレイン電流Ｉｔｈは正値であるため、図１に示す矢印の方向、すなわち、ＭＯＳＦＥＴ１０１ｈのソース端子からドレイン端子に向かってドレイン電流Ｉｔｈが流れる。一方、下アームのＭＯＳＦＥＴ１０１ｋは、時刻ｔ0〜ｔ1の期間内はオフ状態であるため、図５（ｉ）に示すように、時刻ｔ0〜ｔ1の期間においてドレイン電流Ｉｔｋは零値になる。

上述したように、上アーム１３０Ｕｈにおいては、ＭＯＳＦＥＴ１０１ｈのドレイン端子からソース端子に向かって電流が流れるため、ＭＯＳＦＥＴ１０１ｈにおける電圧降下が生じる。従って、図５（ｋ）に示すように、交流出力端子Ｎｕに現れるＵ相電圧Ｖｕは、時刻ｔ0〜ｔ1の期間内において、電源電圧Ｖｃよりも若干低いレベルになっている。

時刻ｔ0〜ｔ1の期間内では、上アームおよび下アームの何れにおいても、ＭＯＳＦＥＴ１０１ｈ，１０１ｋのドレイン電圧Ｖｄｈ，Ｖｄｋは対応するソース電圧Ｖｓｈ，Ｖｓｋよりも高くなっている。従って、図５（ｂ），（ｄ）に示すように、判定回路１０３が出力する電圧Ｖ２ｈ，Ｖ２ｋは、共にロウレベルになり、ＯＲ回路１０４の出力や、ゲートドライバ１０５の出力には関与しない。また、時刻ｔ0〜ｔ1の期間内において、寄生ダイオード１０２ｈ，１０２ｋには逆方向の電圧が印加されるため、図５（ｈ），（ｊ）に示すように、これらのカソード電流Ｉｄｈ，Ｉｄｋは零値になる。以上、本実施形態における、時刻ｔ0〜ｔ1の上アーム強制導通期間の動作について説明したが、比較例についても、この期間の動作は同様である。

（時刻ｔ1〜ｔ2）
次に、時刻ｔ1〜ｔ2の外部制御休止期間における動作の詳細を説明する。
まず、図５（ａ）に示すように、時刻ｔ1においては、インバータ制御回路１１０からの上アームへの電圧Ｖ１ｈがハイレベルからロウレベルに立ち下がる。電圧Ｖ２ｈは時刻ｔ1以前からロウレベルのままであるため、時刻ｔ1においてＯＲ回路１０４の出力電圧およびゲートドライバ１０５の出力電圧もロウレベルに立ち下がる。これにより、図５（ｅ）に示すように、時刻ｔ1において、上アームのＭＯＳＦＥＴ１０１ｈのゲート・ソース間電圧Ｖｇｓｈもロウレベルに立ち下がり、ＭＯＳＦＥＴ１０１ｈはオフ状態になる。

ＭＯＳＦＥＴ１０１ｈがオフ状態になると、図５（ｇ）に示すように、ＭＯＳＦＥＴ１０１ｈのドレイン電流Ｉｔｈは、時刻ｔ1において零値になる。但し、時刻ｔ1以前は、ＭＯＳＦＥＴ１０１ｈからモータ１１２のコイルに対して非零値の電流が流れていたため、ＭＯＳＦＥＴ１０１ｈがオフ状態になると、コイルに逆起電力が発生し、コイルは従前の電流を流し続けようとする。

ここで、比較例の動作について検討する。
比較例のインバータ装置では、図５（ｊ）に太破線で示すように、時刻ｔ1〜ｔ2の期間、下アームの寄生ダイオード１０２ｋからモータのコイルに、カソード電流Ｉｄｋとして還流電流が流れる。すなわち、比較例においては、「外部制御休止期間」はそのまま「デッドタイム」に等しくなっている。

このとき、図５（ｆ）に太破線で示すように、時刻ｔ1〜ｔ2の期間、下アームのＭＯＳＦＥＴ１０１ｋのゲート・ソース間電圧Ｖｇｓｋは、零値のままである。従って、図５（ｉ）に示すように、時刻ｔ1〜ｔ2の期間、ドレイン電流Ｉｔｋは零値のままになる。この時刻ｔ1〜ｔ2の期間、図５（ｋ）に太破線で示すように、交流出力端子ＮｕのＵ相電圧Ｖｕは、直流入力端子Ｎｎのグランド電圧Ｖｎ（０Ｖ）から、寄生ダイオード１０２ｋの電圧降下相当だけ、低い電圧になる。

一方、本実施形態においては、時刻ｔ1に、下アームの寄生ダイオード１０２ｋが還流電流を流そうとすると、ＭＯＳＦＥＴ１０１ｋのドレイン電圧Ｖｄｋがソース電圧Ｖｓｋよりも低くなる。これにより、図５（ｄ）に示すように、電圧Ｖ２ｋが時刻ｔ1においてロウレベルからハイレベルに立ち上がる。これにより、下アームのＯＲ回路１０４を介して、ゲートドライバ１０５の出力電圧もハイレベルになる。これにより、図５（ｆ）に示すように、ＭＯＳＦＥＴ１０１ｋのゲート・ソース間電圧Ｖｇｓｋがハイレベルに立ち上がり、ＭＯＳＦＥＴ１０１ｋがオン状態になる。

すると、図５（ｉ）に太実線で示すように、時刻ｔ1以降、還流電流は、寄生ダイオード１０２ｋではなく、ＭＯＳＦＥＴ１０１ｋにドレイン電流Ｉｔｋとして流れるようになる。また、図５（ｋ）に示すように、交流出力端子Ｎｕから出力されるＵ相電圧Ｖｕは、直流入力端子Ｎｎのグランド電圧Ｖｎ（０Ｖ）から、ＭＯＳＦＥＴ１０１ｋにおける電圧降下相当だけ、低い電圧になる。ＭＯＳＦＥＴ１０１ｋがオン状態である時の電圧降下は、寄生ダイオード１０２ｋにおける電圧降下よりも小さいため、比較例（太破線）と比較すると、Ｕ相電圧Ｖｕは、電源電圧Ｖｃに近いレベルにすることができる。

（時刻ｔ2〜ｔ3）
次に、時刻ｔ2〜ｔ3の下アーム強制導通期間における動作の詳細を説明する。
図５（ａ）に示すように、上アームにおける電圧Ｖ１ｈは、時刻ｔ2以前から引き続いてロウレベルのままである。従って、図５（ｅ）に示すように、ＭＯＳＦＥＴ１０１ｈのゲート・ソース間電圧Ｖｇｓｈも時刻ｔ2においてロウレベルのままであり、ＭＯＳＦＥＴ１０１ｈはオフ状態のままである。一方、図５（ｃ）に示すように、下アームにおける電圧Ｖ１ｋは、時刻ｔ2においてハイレベルに立ち上がる。但し、図５（ｄ）に示すように、電圧Ｖ２ｋは時刻ｔ2以前からハイレベルであったため、ＭＯＳＦＥＴ１０１ｋの状態はオン状態のままである。

ここで、再び比較例について検討する。
比較例のインバータ装置では、時刻ｔ2に電圧Ｖ１ｋ（図５（ｃ）参照）が立ち上がると、図５（ｆ）に太破線で示すように、その時刻ｔ2のタイミングでゲート・ソース間電圧Ｖｇｓｋがハイレベルに立ち上がる。すると、図５（ｉ），（ｊ）に太破線で示すように、時刻ｔ2以前に寄生ダイオード１０２ｋにカソード電流Ｉｄｋとして流れていた還流電流が、時刻ｔ2以降は、ＭＯＳＦＥＴ１０１ｋにドレイン電流Ｉｔｋとして流れるようになる。

本実施形態においては、図５（ｆ）に太実線で示すように、時刻ｔ2以前から引き続いて、ＭＯＳＦＥＴ１０１ｋのゲート・ソース間電圧Ｖｇｓｋは、ハイレベルであり続ける。従って、図５（ｉ）に示すように、時刻ｔ2以前から引き続いて、ＭＯＳＦＥＴ１０１ｋに非零値のドレイン電流Ｉｔｋが流れ続ける。上述のように、下アームのＭＯＳＦＥＴ１０１ｋに流れる電流の向きは、モータ１１２のコイルに流れる電流の向きによって決まる。下アーム強制導通期間（ｔ2〜ｔ3）の開始直後においては、ドレイン電流Ｉｔｋの極性は負である。すなわち、図１において、ＭＯＳＦＥＴ１０１ｋのソース端子からドレイン端子に向かって電流が流れる。

一方、下アーム強制導通期間（ｔ2〜ｔ3）の途中から、ドレイン電流Ｉｔｋの極性が切り換わり、ＭＯＳＦＥＴ１０１ｋのドレイン端子からソース端子に向かって電流が流れる。この状態は、下アーム強制導通期間（ｔ2〜ｔ3）の終了時まで続く。ドレイン電流Ｉｔｋの極性が切り換わると、ＭＯＳＦＥＴ１０１のドレイン電圧Ｖｄｋがソース電圧Ｖｓｋよりも高くなる。従って、図５（ｄ）に示すように、下アームの判定回路１０３の出力信号の電圧Ｖ２ｋは、時刻ｔ3以前にロウレベルに立ち下がり、電圧Ｖ２ｋはゲートドライバ１０５の出力に関与しなくなる。

（時刻ｔ3〜ｔ4）
次に、時刻ｔ3〜ｔ4の外部制御休止期間における動作の詳細を説明する。
図５（ｃ）に示すように、下アームにおける電圧Ｖ１ｋは、時刻ｔ3においてロウレベルに立ち下がる。従って、下アームのＯＲ回路１０４を介して、ゲートドライバ１０５の出力電圧もロウレベルになる。これにより、図５（ｆ）に示すように、ＭＯＳＦＥＴ１０１ｋのゲート・ソース間電圧Ｖｇｓｋもロウレベルに立ち下がり、ＭＯＳＦＥＴ１０１ｋはオフ状態になる。

これにより、図５（ｉ）に示すように、時刻ｔ3以降、ＭＯＳＦＥＴ１０１ｋのドレイン電流Ｉｔｋは零値になる。その後の外部制御休止期間（ｔ3〜ｔ4）の動作は、上下アーム１３０Ｕｈ，１３０Ｕｋの動作が逆である点等を除き、前回の外部制御休止期間（ｔ1〜ｔ2）の動作と同様になる。

比較例のインバータ装置では、図５（ｈ）の時刻ｔ3〜ｔ4の期間、太破線で示すように、還流電流がカソード電流Ｉｄｈとなって寄生ダイオード１０２ｈを流れる。そして、図５（ｋ）の時刻ｔ3〜ｔ4の期間に太破線で示すように、交流出力端子Ｎｕに現れるＵ相電圧Ｖｕは、電源電圧Ｖｃよりも寄生ダイオード１０２ｈの電圧降下相当だけ、高い電圧になる。

これに対して、本実施形態においては、時刻ｔ3に電圧Ｖ２ｈ（図５（ｂ）参照）がロウレベルからハイレベルに立ち上がると、ＭＯＳＦＥＴ１０１ｈのゲート・ソース間電圧Ｖｇｓｈがハイレベルに立ち上がり（図５（ｅ）参照）、ＭＯＳＦＥＴ１０１ｈがオン状態になる。これにより、図５（ｇ）に示すように、還流電流は、ドレイン電流Ｉｔｈとして、寄生ダイオード１０２ｈではなく、ＭＯＳＦＥＴ１０１ｈに流れる。そして、ＭＯＳＦＥＴ１０１ｈがオン状態である時の電圧降下は、寄生ダイオード１０２ｈの電圧降下よりも小さいため、図５（ｋ）に示すように、Ｕ相電圧Ｖｕは、電源電圧Ｖｃに近いレベルにすることができる。

（時刻ｔ4以降）
時刻ｔ4には、上アーム強制導通期間が再び開始される。この期間における動作は、上下アーム１３０Ｕｈ，１３０Ｕｋの動作が逆である点等を除き、下アーム強制導通期間（ｔ2〜ｔ3）の動作と同様になる。すなわち、比較例においては、図５（ｅ）に太破線で示すように、時刻ｔ4にゲート・ソース間電圧Ｖｇｓｈがハイレベルに立ち上がり、ＭＯＳＦＥＴ１０１ｈがオン状態になる。そして、図５（ｇ），（ｈ）に太破線で示すように、時刻ｔ4以前に上アームの寄生ダイオード１０２ｈにカソード電流Ｉｄｈとして流れていた電流は、時刻ｔ4以降はＭＯＳＦＥＴ１０１ｈに、ドレイン電流Ｉｔｈとして流れるようになる。

一方、本実施形態においては、図５（ｅ）に太実線で示すように、ＭＯＳＦＥＴ１０１ｈのゲート・ソース間電圧Ｖｇｓｈは、時刻ｔ4以前から引き続いて、ハイレベルであり続ける。従って、図５（ｇ）に示すように、時刻ｔ4以前から引き続いて、ＭＯＳＦＥＴ１０１ｈに非零値のドレイン電流Ｉｔｈが流れ続ける。そして、モータ１１２のコイルに流れる電流の向きが変わると、上アームの判定回路１０３からの電圧Ｖ２ｈ（図５（ｂ）参照）がロウレベルに立ち下がる。以降は、再び、時刻ｔ0からの動作を繰り返す。なお、本実施形態の力行運転におけるデッドタイムは、時刻ｔ1の前後および時刻ｔ3の前後の短い期間内に生じるが、図示は省略する。

以上のように、本実施形態における力行運転によれば、外部制御休止期間（ｔ1〜ｔ2，ｔ3〜ｔ4）において、還流電流を、寄生ダイオード１０２ｈ，１０２ｋではなく、ＭＯＳＦＥＴ１０１ｈ，１０１ｋに流すことができる。そして、図５（ａ）〜（ｆ）から明らかなように、デッドタイム（ＭＯＳＦＥＴ１０１ｈ，１０１ｋが共にオフ状態である期間）を極めて短くすることができる。

また、オン状態であるＭＯＳＦＥＴ１０１ｈ，１０１ｋの内部抵抗は、寄生ダイオード１０２ｈ，１０２ｋと比較して低いため、比較例と比較すると、特に外部制御休止期間（ｔ1〜ｔ2，ｔ3〜ｔ4）における損失を大幅に低減することができる。また、ＭＯＳＦＥＴ１０１ｈ，１０１ｋの半導体材料としてＳｉＣを適用した場合は、Ｓｉを適用した場合と比較して、寄生ダイオード１０２ｈ，１０２ｋの順方向電圧降下はさらに高くなるため、損失低減効果も大きくなる。さらに、ＭＯＳＦＥＴ１０１ｈ，１０１ｋにおける通電劣化を低減し、長期間にわたって良好な通電特性を維持できる。

〈回生運転時の動作〉
（比較例の回生運転時の動作）
次に、回生運転時の動作を説明するが、最初に比較例の動作を説明し、その後に本実施形態の動作を説明する。
図６（ａ）〜（ｋ）は、レグ１３０Ｕにおける回生運転時における各部の電圧・電流の波形図であり、各々図５（ａ）〜（ｋ）に対応する箇所の電圧または電流波形を示す。また、図６（ａ）〜（ｋ）においても、太実線は本実施形態による波形であり、太破線は比較例における波形である。また、カソード電流Ｉｄｈ，Ｉｄｋおよびドレイン電流Ｉｔｈ，Ｉｔｋの極性も、図１に示す矢印のように、下方向が正値であるとする。

図６（ａ），（ｃ）に太破線で示すように、比較例におけるインバータ制御回路１１０は、回生運転時においても、電圧Ｖ１ｈ，Ｖ１ｋを制御する。
すなわち、比較例において、インバータ制御回路１１０は、交流出力端子Ｎｕ，Ｎｖ，Ｎｗの電圧Ｖｕ，Ｖｖ，Ｖｗを監視し、各相の電圧Ｖｕ，Ｖｖ，Ｖｗが、電源電圧Ｖｃをある一定電圧上回った場合、あるいは、直流入力端子Ｎｎのグランド電圧Ｖｎ側の電圧（０Ｖ）をある一定電圧下回った場合に、制御回路が各相のＭＯＳＦＥＴ１０１ｈ，１０１ｋをオン状態にして整流電流を流す。

従って、比較例においては、図５で説明した力行運転時と同様に、上アーム強制導通期間と、下アーム強制導通期間とが交互に繰り返される。そして、両期間の間に、電圧Ｖ１ｈ，Ｖ１ｋが共に０Ｖである外部制御休止期間が設けられる。
図６（ａ）において、時刻ｔ10〜ｔ11および時刻ｔ18以降が、上アーム強制導通期間であり、インバータ制御回路１１０によって、同期間内に電圧Ｖ１ｈはハイレベルに保持される。また、図６（ｃ）において、時刻ｔ7以前および時刻ｔ14〜ｔ15が下アーム強制導通期間であり、インバータ制御回路１１０によって、同期間内に電圧Ｖ１ｋはハイレベルに保持される。そして、時刻ｔ7〜ｔ10、ｔ11〜ｔ14、ｔ15〜ｔ18の期間が、外部制御休止期間になる。

また、時刻ｔ8〜ｔ16の期間が、「１周期」になる。以下、この１周期の動作について説明する。
時刻ｔ8は、下アームのＭＯＳＦＥＴ１０１ｋに整流電流が流れ終わったタイミングである。換言すれば、図６（ｆ）に太破線で示すように、ＭＯＳＦＥＴ１０１ｋのゲート・ソース間電圧Ｖｇｓｋは、時刻ｔ8にロウレベルに立ち下がっている。その後、モータ１１２の逆起電力により、図６（ｋ）に示すように、時刻ｔ8から交流出力端子ＮｕのＵ相電圧Ｖｕが上昇し始め、時刻ｔ9には直流入力端子Ｎｐの電源電圧Ｖｃを上回っている。

比較例においては、「外部制御休止期間」はそのまま「デッドタイム」に等しいため、デッドタイムは時刻ｔ10まで続く。従って、時刻ｔ9においてＵ相電圧Ｖｕが電源電圧Ｖｃを上回ったとしても、図６（ｅ）に太破線で示すように、ＭＯＳＦＥＴ１０１ｈのゲート・ソース間電圧Ｖｇｓｈはロウレベルのままであり、ＭＯＳＦＥＴ１０１ｈはオフ状態のままである。そのため、図６（ｈ）に太破線で示すように、時刻ｔ9〜ｔ10の期間、整流電流は、カソード電流Ｉｄｈとして、上アームの寄生ダイオード１０２ｈに流れる。

時刻ｔ10において、デッドタイムが終了すると、図６（ａ）に太破線で示すように、上アーム強制導通期間（ｔ10〜ｔ11）は、インバータ制御回路１１０によって上アームの電圧Ｖ１ｈがハイレベルにされる。すると、図６（ｅ）に太破線で示すように、上アームのＭＯＳＦＥＴ１０１ｈのゲート・ソース間電圧Ｖｇｓｈは時刻ｔ10においてハイレベルに立ち上がり、ＭＯＳＦＥＴ１０１ｈはオン状態になる。

その結果、図６（ｇ），（ｈ）に太破線で示すように、カソード電流Ｉｄｈとして寄生ダイオード１０２ｈに流れていた整流電流は、ドレイン電流Ｉｔｈとして、上アームのＭＯＳＦＥＴ１０１ｈに流れるようになる。図６（ｋ）に示すように、時刻ｔ9〜ｔ10の期間中、Ｕ相電圧Ｖｕは、寄生ダイオード１０２ｈの電圧降下相当だけ、電源電圧Ｖｃを上回っている。そして、時刻ｔ10においてＭＯＳＦＥＴ１０１ｈがオン状態になると、Ｕ相電圧Ｖｕと電源電圧Ｖｃとの差は小さくなる。

時刻ｔ11において外部制御休止期間（比較例においてはデッドタイム）が再び開始すると、図６（ａ）に太破線で示すように、インバータ制御回路１１０によって上アームの電圧Ｖ１ｈがロウレベルにされる。これにより、ゲートドライバ１０５の出力がロウレベルになり、図６（ｅ）に太破線で示すように、上アームのＭＯＳＦＥＴ１０１ｈのゲート・ソース間電圧Ｖｇｓｈはロウレベルに立ち下がり、ＭＯＳＦＥＴ１０１ｈはオフ状態になる。

これにより、図６（ｇ），（ｈ）に太破線で示すように、ＭＯＳＦＥＴ１０１ｈにドレイン電流Ｉｔｈとして流れていた整流電流は、カソード電流Ｉｄｈとして寄生ダイオード１０２ｈに流れるようになる。その結果、図６（ｋ）に太破線で示すように、時刻ｔ11〜ｔ12の期間中、Ｕ相電圧Ｖｕは、寄生ダイオード１０２ｈの電圧降下相当だけ、電源電圧Ｖｃを上回る。

次に、図６（ｋ）の時刻ｔ12において、Ｕ相電圧Ｖｕが電源電圧Ｖｃに達すると、図６（ｈ）に太破線で示すように、カソード電流Ｉｄｈが零値になる。すなわち、寄生ダイオード１０２ｈに流れていた整流電流が流れなくなり、上アームにおいて整流電流が流れ終わる。

その後、時刻ｔ12〜ｔ16の期間は、下アームに整流電流が流れる期間である。この時刻ｔ12〜ｔ16の動作は、上下アーム１３０Ｕｈ，１３０Ｕｋの動作が逆である点等を除き、上述した時刻ｔ8〜ｔ12の動作と同様である。すなわち、時刻ｔ12〜ｔ16においては、時刻ｔ13〜ｔ14の期間に、整流電流は下アームの寄生ダイオード１０２ｋを流れる。この期間中、Ｕ相電圧Ｖｕは、寄生ダイオード１０２ｋの電圧降下相当だけ、直流入力端子Ｎｎのグランド電圧Ｖｎ（＝０Ｖ）を下回っている。そして、時刻ｔ16以降は、時刻ｔ7〜ｔ16の動作を繰り返す。

（本実施形態の回生運転時の動作）
次に、本実施形態の動作を説明する。
図６（ａ），（ｃ）に太実線で示すように、本実施形態の回生運転時において、インバータ制御回路１１０は、電圧Ｖ１ｈ，Ｖ１ｋのレベル制御を停止し、電圧Ｖ１ｈ，Ｖ１ｋはロウレベルに維持される。

以下、図６（ａ）〜（ｋ）の時刻ｔ7以降の動作を説明する。本実施形態では、時刻ｔ7以前より、下アームのＭＯＳＦＥＴ１０１ｋにおけるドレイン電圧Ｖｄｋ（図１参照）がソース電圧Ｖｓｋよりも低い状態が続いている。従って、図６（ｃ）に示すように、時刻ｔ7において、電圧Ｖ２ｋはハイレベルであり続け、図６（ｆ）に太実線で示すように、時刻ｔ7においても、ゲート・ソース間電圧Ｖｇｓｋはハイレベルであり続け、ＭＯＳＦＥＴ１０１ｋはオン状態であり続ける。これにより、図６（ｉ）に太実線で示すように、時刻ｔ7〜ｔ8の期間、整流電流は、ドレイン電流ＩｔｋとしてＭＯＳＦＥＴ１０１ｋに流れ続ける。

図６（ｋ）の時刻ｔ8において、Ｕ相電圧Ｖｕがグランド電圧Ｖｎ（＝０Ｖ）になると、図６（ｄ）に太実線で示すように、下アームの判定回路１０３が出力する電圧Ｖ２ｋは、ロウレベルに立ち下がる。これにより、図６（ｆ）に太実線で示すように、ＭＯＳＦＥＴ１０１ｋのゲート・ソース間電圧Ｖｇｓｋも時刻ｔ8にロウレベルに立ち下がり、ＭＯＳＦＥＴ１０１ｋはオフ状態になる。これにより、図６（ｉ）に太実線で示すように、時刻ｔ8においてドレイン電流Ｉｔｋは零値になる。すなわち、ＭＯＳＦＥＴ１０１ｋに流れていた整流電流は流れ終わる。

その後、図６（ｋ）の時刻ｔ9においては、交流出力端子ＮｕのＵ相電圧Ｖｕが電源電圧Ｖｃを上回る。すると、ＭＯＳＦＥＴ１０１ｈにおけるドレイン電圧Ｖｄｈがソース電圧Ｖｓｈよりも低くなる。これにより、図６（ｂ）に示すように、時刻ｔ9において、上アームの判定回路１０３の出力信号、すなわち電圧Ｖ２ｈがハイレベルになる。また、上アームのＯＲ回路１０４を介してゲートドライバ１０５の出力電圧もハイレベルになる。

これにより、図６（ｅ）に太実線で示すように、上アームのＭＯＳＦＥＴ１０１ｈのゲート・ソース間電圧Ｖｇｓｈは、時刻ｔ9においてハイレベルに立ち上がり、ＭＯＳＦＥＴ１０１ｈはオン状態になる。これにより、整流電流は、上アームの寄生ダイオード１０２ｈに流れることなく、図６（ｇ）に太実線で示すように、ドレイン電流ＩｔｈとしてＭＯＳＦＥＴ１０１ｈに流れる。

本実施形態では、時刻ｔ11においても、上アームのＭＯＳＦＥＴ１０１ｈにおいて、ドレイン電圧Ｖｄｈがソース電圧Ｖｓｈよりも低い状態が続く。従って、図６（ｂ）に示すように、時刻ｔ11においても、電圧Ｖ２ｈはハイレベルであり続け、図６（ｅ）に太実線で示すように、時刻ｔ11においても、ゲート・ソース間電圧Ｖｇｓｈはハイレベルであり続け、ＭＯＳＦＥＴ１０１ｈはオン状態であり続ける。これにより、図６（ｇ）に太実線で示すように、時刻ｔ11〜ｔ12の期間も、整流電流は、ドレイン電流ＩｔｈとしてＭＯＳＦＥＴ１０１ｈに流れ続ける。

図６（ｋ）の時刻ｔ12において、Ｕ相電圧Ｖｕが電源電圧Ｖｃになると、図６（ｂ）に示すように、上アームの判定回路１０３が出力する電圧Ｖ２ｈは、ロウレベルに立ち下がる。これにより、図６（ｅ）に太実線で示すように、ＭＯＳＦＥＴ１０１ｈのゲート・ソース間電圧Ｖｇｓｈも時刻ｔ12にロウレベルに立ち下がり、ＭＯＳＦＥＴ１０１ｈはオフ状態になる。これにより、図６（ｇ）に太実線で示すように、時刻ｔ12においてドレイン電流Ｉｔｈが零値になる。すなわち、ＭＯＳＦＥＴ１０１ｈに流れていた整流電流は流れ終わる。

ＭＯＳＦＥＴ１０１ｈに整流電流が流れていた時刻ｔ9〜ｔ12の期間、ＭＯＳＦＥＴ１０１ｈにおける電圧降下により、Ｕ相電圧Ｖｕは電源電圧Ｖｃよりも若干高くなっている。但し、Ｕ相電圧Ｖｕと電源電圧Ｖｃとの差は、比較例（太破線）よりも小さくなっている。

その後、時刻ｔ12〜ｔ16の動作は、上下アーム１３０Ｕｈ，１３０Ｕｋの動作が逆である点等を除き、上述した時刻ｔ8〜ｔ12の動作と同様である。すなわち、時刻ｔ13〜ｔ16の期間中、図６（ｄ）に示すように電圧Ｖ２ｋはハイレベルになるため、図６（ｆ）に太実線で示すように、下アームのゲート・ソース間電圧Ｖｇｓｋもハイレベルになり、同期間、ＭＯＳＦＥＴ１０１ｋはオン状態になる。これにより、整流電流は、下アームの寄生ダイオード１０２ｋではなく、ＭＯＳＦＥＴ１０１ｋに流れ続ける。

従って、図６（ｋ）の時刻ｔ13〜ｔ16の期間に太実線で示すように、Ｕ相電圧Ｖｕは、ＭＯＳＦＥＴ１０１ｋの電圧降下相当だけ直流入力端子Ｎｎのグランド電圧Ｖｎ（＝０Ｖ）を下回っている。この電圧降下の幅は、太破線で示す比較例の電圧降下よりも小さくなっている。そして、時刻ｔ16以降は、時刻ｔ7〜ｔ16の動作を繰り返す。

以上のように、本実施形態における回生運転によれば、比較例における外部制御休止期間（ｔ7〜ｔ10，ｔ15〜ｔ18）、すなわちデッドタイムに対応する期間においても、ＭＯＳＦＥＴ１０１ｈ，１０１ｋをオン状態に設定することができる。換言すれば、本実施形態におけるデッドタイム（ＭＯＳＦＥＴ１０１ｈ，１０１ｋが共にオフ状態である期間）は、図６における時刻ｔ8〜ｔ9，ｔ12〜ｔ13，ｔ16〜ｔ17等、きわめて短い期間にすることができる。しかも、これらデッドタイムには、寄生ダイオード１０２ｈ，１０２ｋには、カソード電流Ｉｄｈ，Ｉｄｋは殆ど流れないため、電力損失はほぼ生じない。

そして、ＭＯＳＦＥＴ１０１ｈ，１０１ｋの何れかがオン状態である期間において、整流電流は、寄生ダイオード１０２ｈ，１０２ｋではなく、ＭＯＳＦＥＴ１０１ｈ，１０１ｋを流れる。これにより、ＭＯＳＦＥＴ１０１ｈ，１０１ｋにおいて生じる損失を大幅に低減することができる。

特に、比較例において、ＭＯＳＦＥＴ１０１ｈ，１０１ｋの半導体材料としてＳｉＣを適用した場合、Ｓｉを適用した場合と比較して、寄生ダイオード１０２ｈ，１０２ｋの順方向電圧降下は高くなる。そして、寄生ダイオード１０２ｈ，１０２ｋに電流を流すと、ＭＯＳＦＥＴ１０１ｈ，１０１ｋに通電劣化が生じる。本実施形態によれば、ＳｉＣを適用した場合であっても、寄生ダイオード１０２ｈ，１０２ｋに流れる電流を抑制することができ、通電劣化も抑制することができる。さらに、本実施形態によれば、回生運転時においては、自律制御回路１０９ｈ，１０９ｋのみの制御で同期整流を実現できるため、インバータ制御回路１１０は電圧Ｖ１ｈ，Ｖ１ｋのレベル制御を停止できる。これにより、インバータ制御回路１１０の構成を簡略化できるとともに、インバータ制御回路１１０の消費電力も低減できる。

［実施形態の効果］
以上のように、本実施形態によれば、スイッチング素子（１０１ｈ）のオン状態を指示するか否かを示す制御信号（Ｖ１ｈ）を出力する制御回路（１１０）と、スイッチング素子（１０１ｈ）の主端子間電圧（Ｖｄｈ−Ｖｓｈ）に基づいて、スイッチング素子（１０１ｈ）の状態を示す判定信号（Ｖ２ｈ）を出力する判定回路（１０３）と、制御信号（Ｖ１ｈ）と、判定信号（Ｖ２ｈ）とに基づいて、スイッチング素子（１０１ｈ）のオン／オフ状態を制御する駆動回路（１０４，１０５）と、を設けたので、デッドタイムを短くすることができる。

さらに、判定信号（Ｖ２ｈ）は、スイッチング素子（１０１ｈ）のオン状態を指示するか否かを示す信号であり、駆動回路（１０４，１０５）は、制御信号（Ｖ１ｈ）または判定信号（Ｖ２ｈ）のうち少なくとも一方がオン状態を指示する場合に、スイッチング素子（１０１ｈ）をオン状態にする。これにより、簡易な構成でデッドタイムを短くすることができる。

また、スイッチング素子（１０１ｈ）としてＭＯＳＦＥＴを適用した構成によれば、特に寄生ダイオード（１０２ｈ）における損失を低減できる。
また、スイッチング素子（１０１ｈ）の半導体材料としてＳｉＣを含む構成によれば、通電劣化を低減し、長期間にわたって良好な通電特性を維持できる。
また、スイッチング素子（１０１ｈ）は複数設けられ、判定回路（１０３）は、スイッチング素子（１０１ｈ）毎に設けられているため、スイッチング素子（１０１ｈ）毎に、個別の制御を実行することができる。

また、本実施形態によれば、制御回路（１１０）は、スイッチング素子（１０１ｈ）が整流動作を行う時は、制御信号（Ｖ１ｈ）のレベル制御を停止する機能を有する。これにより、制御回路（１１０）の構成を簡略化できるとともに、制御回路（１１０）の消費電力も低減できる。

また、本実施形態によれば、駆動回路（１０４，１０５）は、制御信号（ハイレベルのＶ１ｈ）と、判定信号（ハイレベルのＶ２ｈ）とを論理信号として入力し、制御信号と判定信号との論理和を出力するＯＲ回路（１０４）を有する。これにより、簡易な構成でデッドタイムを短くすることができる。また、駆動回路（１０４，１０５）は、ＯＲ回路（１０４）の出力信号に基づいて、スイッチング素子（１０１ｈ）の制御端子（ゲート端子）を駆動するドライバ回路（１０５）をさらに有する。これにより、制御端子（ゲート端子）を適切なレベルで駆動することができる。

また、本実施形態によれば、ドライバ回路（１０５）は、スイッチング素子（１０１ｈ）をオフ状態からオン状態にする速度よりも、スイッチング素子（１０１ｈ）をオン状態からオフ状態にする速度が速くなるように、制御端子（ゲート端子）を駆動する。これにより、スイッチング素子（１０１ｈ）におけるチャタリングを抑制できる。
また、判定回路（１０３）は、一対の主端子（ドレイン端子、ソース端子）の電圧（Ｖｄｈ，Ｖｓｈ）を比較するコンパレータである。これにより、比較結果に基づいて、判定信号（Ｖ２ｈ）を出力することができる。

また、判定回路（１０３）において、判定信号（Ｖ２ｈ）が、スイッチング素子（１０１ｈ）のオン状態を指示しない状態から指示する状態に遷移する主端子間電圧（Ｖｄｈ−Ｖｓｈ）の第１のレベルと、判定信号（Ｖ２ｈ）が、スイッチング素子（１０１ｈ）のオン状態を指示する状態から指示しない状態に遷移する主端子間電圧（Ｖｄｈ−Ｖｓｈ）の第２のレベルと、は等しい。これにより、ヒステリシス特性を付与することによる損失を抑制することができる。

また、本実施形態においては、主端子間電圧（Ｖｄｈ−Ｖｓｈ）よりも低い電圧を判定回路（１０３）に印加する降圧回路（１０６）をさらに有する。これにより、耐圧の低い、安価な判定回路（１０３）を適用できる。

［変形例］
本発明は上述した実施形態に限定されるものではなく、種々の変形が可能である。上述した実施形態は本発明を理解しやすく説明するために例示したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、上記実施形態の構成に他の構成を追加してもよく、構成の一部について他の構成に置換をすることも可能である。また、図中に示した制御線や情報線は説明上必要と考えられるものを示しており、製品上で必要な全ての制御線や情報線を示しているとは限らない。実際には殆ど全ての構成が相互に接続されていると考えてもよい。上記実施形態に対して可能な変形は、例えば以下のようなものである。

（１）上記実施形態においては、各々のＭＯＳＦＥＴ１０１ｈ，１０１ｋに対して、個別の自律制御回路１０９ｈ，１０９ｋを設けた。しかし、複数の自律制御回路１０９ｈ，１０９ｋをまとめて１個の回路ブロックまたは１個のＩＣにしてもよい。

（２）上記実施形態において、上アームの自律制御回路１０９ｈは、グランド電圧Ｖｎに対してフローティングしているため、下アームの自律制御回路１０９ｋとは構成が一部異なっている。具体的には、上アームの自律制御回路１０９ｈは、レベルシフト回路１０７を有し、フローティングに対応した直流電源１０８ｈを設けている。しかし、下アームの自律制御回路１０９ｋとして、上アームの自律制御回路１０９ｈと同一のものを適用してもよい。特に、グランド電圧Ｖｎに大きな変動が生じる場合には、自律制御回路１０９ｋの構成を、自律制御回路１０９ｈと同一にすることが好ましい。

（３）上記実施形態におけるゲートドライバ１０５（図３参照）は、チャタリングを防止するため、ＮＭＯＳ２４よりもチャネル幅が小さいＰＭＯＳ１６を適用することにより、ＭＯＳＦＥＴ１０１ｈ，１０１ｋのゲート電圧Ｖｇｈ，Ｖｇｋの立上り時間をゲート電圧Ｖｇｈ，Ｖｇｋの立下り時間よりも長くしていた。しかし、チャタリングを防止する手段はこれに限定されるわけではない。

図７は、他の手法でチャタリングを防止するゲートドライバ１０５の回路図である。図７に示すゲートドライバ１０５は、電源端子５１とＰＭＯＳ１６との間に、所定の抵抗値Ｒ６を有する抵抗器６６が挿入されている。それ以外の構成は、上記実施形態のゲートドライバ１０５（図３参照）と同様である。本変形例においては、抵抗器６６により、ゲート電圧Ｖｇｈ，Ｖｇｋの立上り時間を立下り時間よりも長くすることができる。これにより、ＰＭＯＳ１６として、ＮＭＯＳ２４と同一のチャンネル幅のものを適用することができ、製造プロセス等を簡略化できる。

（４）また、上記実施形態においては、自律制御回路１０９ｈ，１０９ｋに降圧／遮断回路１０６を設けた。しかし、判定回路１０３の非反転入力端子３４における耐圧が充分であれば、降圧／遮断回路１０６を省略してもよい。すなわち、ＭＯＳＦＥＴ１０１ｈ，１０１ｋのドレイン端子およびソース端子を判定回路１０３の非反転入力端子３４および反転入力端子３３に直接接続してもよい。また、降圧／遮断回路１０６を設ける場合においても、ＮＭＯＳ２７（図４参照）のドレイン・ソース間の耐圧が充分であれば、抵抗器６１は省略することができる。さらに、ＮＭＯＳ２６のゲート・ドレイン間の耐圧が充分であれば、抵抗器６２，６３を省略することができる。

（５）また、上記実施形態のインバータ装置１４０は、モータ１１２を駆動する電動装置１５０のみならず、種々の電気機器に適用してもよい。

１０１ｈ，１０１ｋ ＭＯＳＦＥＴ（スイッチング素子）
１０２ｈ，１０２ｋ 寄生ダイオード
１０３ 判定回路
１０４ ＯＲ回路（駆動回路）
１０５ ゲートドライバ（駆動回路、ドライバ回路）
１０６ 降圧／遮断回路（降圧回路）
１１０ インバータ制御回路（制御回路）
１１２ モータ（負荷装置）
１１３ 直流電源
１４０ インバータ装置
１５０ 電動装置
Ｖ１ｈ，Ｖ１ｋ 電圧（制御信号）
Ｖ１ｈ，Ｖ２ｈ 電圧（判定信号）

Claims (13)

1. 制御端子と、一対の主端子と、を有するスイッチング素子と、
   前記スイッチング素子のオン状態を指示するか否かを示す制御信号を出力する制御回路と、
   前記スイッチング素子の主端子間電圧に基づいて、前記スイッチング素子の状態を示す判定信号を出力する判定回路と、
   前記制御信号と、前記判定信号とに基づいて、前記スイッチング素子のオン／オフ状態を制御する駆動回路と、
   を有することを特徴とするインバータ装置。
2. 前記判定信号は、前記スイッチング素子のオン状態を指示するか否かを示す信号であり、
   前記駆動回路は、前記制御信号または前記判定信号のうち少なくとも一方がオン状態を指示する場合に、前記スイッチング素子をオン状態にする
   ことを特徴とする請求項１に記載のインバータ装置。
3. 前記スイッチング素子はＭＯＳＦＥＴである、
   ことを特徴とする請求項１に記載のインバータ装置。
4. 前記スイッチング素子は、半導体材料としてＳｉＣを含む
   ことを特徴とする請求項２に記載のインバータ装置。
5. 前記スイッチング素子は複数設けられ、
   前記判定回路は、前記スイッチング素子毎に設けられている
   ことを特徴とする請求項１に記載のインバータ装置。
6. 前記スイッチング素子は、直流電源と負荷装置との間に配置され、前記負荷装置から前記直流電源に電力が回生される際に整流動作を行うものであり、
   前記制御回路は、前記スイッチング素子が整流動作を行う時は、前記制御信号のレベル制御を停止する機能を有する
   ことを特徴とする請求項１に記載のインバータ装置。
7. 前記駆動回路は、
   前記制御信号と、前記判定信号とを論理信号として入力し、前記制御信号と前記判定信号との論理和を出力するＯＲ回路を有する
   ことを特徴とする請求項１に記載のインバータ装置。
8. 前記駆動回路は、
   前記ＯＲ回路の出力信号に基づいて、前記スイッチング素子の前記制御端子を駆動するドライバ回路をさらに有する
   ことを特徴とする請求項７に記載のインバータ装置。
9. 前記ドライバ回路は、前記スイッチング素子をオフ状態からオン状態にする速度よりも、前記スイッチング素子をオン状態からオフ状態にする速度が速くなるように、前記制御端子を駆動する
   ことを特徴とする請求項８に記載のインバータ装置。
10. 前記判定回路は、一対の前記主端子の電圧を比較するコンパレータである
    ことを特徴とする請求項１に記載のインバータ装置。
11. 前記判定回路において、前記判定信号が、前記スイッチング素子のオン状態を指示しない状態から指示する状態に遷移する前記主端子間電圧の第１のレベルと、前記判定信号が、前記スイッチング素子のオン状態を指示する状態から指示しない状態に遷移する前記主端子間電圧の第２のレベルと、は等しい
    ことを特徴とする請求項２に記載のインバータ装置。
12. 前記スイッチング素子の一方の前記主端子と、前記判定回路との間に挿入され、前記主端子間電圧よりも低い電圧を前記判定回路に印加する降圧回路をさらに有する
    ことを特徴とする請求項１に記載のインバータ装置。
13. インバータ装置と、前記インバータ装置によって駆動されるモータと、を有し、
    前記インバータ装置は、
    制御端子と、一対の主端子と、を有するスイッチング素子と、
    前記スイッチング素子のオン状態を指示するか否かを示す制御信号を出力する制御回路と、
    前記スイッチング素子の主端子間電圧に基づいて、前記スイッチング素子の状態を示す判定信号を出力する判定回路と、
    前記制御信号と、前記判定信号とに基づいて、前記スイッチング素子のオン／オフ状態を制御する駆動回路と、を有する
    ことを特徴とする電動装置。

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