JP2018207091A - 積層セラミックキャパシタ及びその実装基板 - Google Patents

Abstract

【課題】電気特性が低下することなく、段差を減少させることができる積層セラミックキャパシタ及びその実装基板を提供する。【解決手段】積層セラミックキャパシタ１００は、誘電体層、及び誘電体層を挟んで交互に配置される複数の第１〜第３内部電極を含み、互いに対向する第１、第２面１、２、第１、第２面と連結され、互いに対向する第３、第４面３，４、及び第１、第２面と連結され、第３、第４面と連結され、且つ互いに対向する第５、第６面５，６を含む。第１内部電極の両端が第３、第４面に露出し、第２内部電極が第５または第６面に露出する部分を有し、第３内部電極が第５、第６面に露出する部分を有するキャパシタ本体と、第３、第４面に配置され、第１内部電極と接続される第１、第２外部電極１３１、１３２と、第５、第６面に配置され、第２内部電極及び第３内部電極と接続される第３、第４外部電極１３３、１３４と、を含む。【選択図】図４

Description

本発明は、積層セラミックキャパシタ及びその実装基板に関するものである。

セラミック材料を用いる電子部品としては、キャパシタ、インダクタ、圧電素子、バリスタ、及びサーミスタなどが挙げられる。

かかるセラミック電子部品のうち積層セラミックキャパシタ（ＭＬＣＣ：Ｍｕｌｔｉ−Ｌａｙｅｒｅｄ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）は、小型でありながら高容量が保障され、実装が容易であるという長所を有する。

上記積層セラミックキャパシタは、液晶表示装置（ＬＣＤ、Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）及びプラズマ表示装置パネル（ＰＤＰ、Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）などの映像機器、コンピュータ、個人携帯用端末（ＰＤＡ、Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）、及び携帯電話などの多様な製品の回路基板に装着されて電気を充電または放電させる役割を果たすチップ形態のコンデンサである。

このような積層セラミックキャパシタは、複数の誘電体層と内部電極を交互に積層して積層体を形成した後、上記積層体を焼成して外部電極を設置することで製造される。一般に、内部電極の積層数に応じて、製品の容量が決定される。

一方、上記積層セラミックキャパシタをプリント回路基板に実装するためには一定の面積が必要となる。

この際、様々な電気特性を有する複数の積層セラミックキャパシタを一つのプリント回路基板に実装する場合、それぞれの積層セラミックキャパシタを正常に動作させるためには一定の空間を確保する必要がある。

最近、電子製品の小型化に伴い、かかる電子製品に用いられる積層セラミックキャパシタにも超小型化及び超高容量化が求められている。

しかし、電気製品がスリム（ｓｌｉｍ）化及び小型化する場合、積層セラミックキャパシタを実装することができる空間が限定されるため製品設計が困難となる。

特に、ＩＴ製品のサイズが小型化し、持続使用時間の増加のためのバッテリーサイズが増加しつつあるため、プリント回路基板のサイズはもちろん、受動素子の数とサイズへの制約が大きくなっている。

これを背景に、より小さいサイズの製品に加えて、さらに高容量を有する積層セラミックキャパシタ（ＭＬＣＣ）に対する要求が増加している。

メーカーでは、市場のニーズに合わせて、小さいサイズの高容量製品を製作するために、カバー及びマージンの厚さを減少するとともに、各層の厚さを薄層化して高積層設計への発展を遂げている。

すなわち、積層セラミックキャパシタの超高容量化及び小型化に伴い、薄層化及び積層数の増加が行われ、その結果、電気特性を実現するためのリード部の数も増加している。

このように、リード部の数が増加すると、積層体の累積段差が増加するようになる。その結果、リード部のない周辺部との逆段差が激しくなって、製品の歩留まり及び信頼性に悪影響を及ぼす。

また、単位体積当たりの容量を増加させるために、積層体のカバー及びマージンの厚さを減らす傾向にある。これにより、上述の段差による悪影響はさらに大きくなっているのが実情である。

このような観点から、電気特性が低下することなく、段差により発生するいくつかの副作用を除去することができる方案が要求されている。

例えば、ネガ（ｎｅｇａｔｉｖｅ）印刷を行い、内部電極がない部分に誘電体を充填する技術が開示されているが、この場合、工程が複雑であるため実用的ではないという短所がある。

特開２０１２−１３８４１５号公報 特開２０１５−０７６５９１号公報

本発明の目的は、電気特性が低下することなく、段差を減少させることができる積層セラミックキャパシタ及びその実装基板を提供することである。

本発明の一側面は、誘電体層、及び上記誘電体層を挟んで交互に配置される複数の第１〜第３内部電極を含み、積層方向に互いに対向する第１及び第２面、上記第１及び第２面と連結され、互いに対向する第３及び第４面、及び上記第１及び第２面と連結され、上記第３及び第４面と連結され、且つ互いに対向する第５及び第６面を含み、上記第１内部電極の両端が第３及び第４面にそれぞれ露出し、上記第２内部電極が第５または第６面に露出する部分を有し、上記第３内部電極は、第５及び第６面に露出する部分を有するキャパシタ本体と、上記キャパシタ本体の第３及び第４面にそれぞれ配置され、上記第１内部電極と接続される第１及び第２外部電極と、上記キャパシタ本体の第５及び第６面にそれぞれ配置され、上記第２内部電極及び上記第３内部電極と接続される第３及び第４外部電極と、を含む積層セラミックキャパシタを提供する。

本発明の一実施形態において、上記第２内部電極は、上記第１内部電極と積層方向に重なる第１本体部と、上記第１本体部から上記キャパシタ本体の第５または第６面に向かって延長される第１リード部と、を含むことができる。

本発明の一実施形態において、上記第３内部電極は、上記第１または第２内部電極と積層方向に重なる第２本体部と、上記第２本体部から上記キャパシタ本体の第５及び第６面に向かってそれぞれ延長される第２及び第３リード部と、を含むことができる。

本発明の一実施形態において、上記第２内部電極は、積層方向に上記キャパシタ本体の第５及び第６面に交互に露出するように配置されることができる。

本発明の一実施形態において、上記複数の第２内部電極は、上記キャパシタ本体の第５面に露出する部分を有する少なくも一つ以上の第２内部電極と、上記キャパシタ本体の第６面に露出する部分を有する少なくも一つ以上の第２内部電極と、を含むことができる。

本発明の一実施形態において、上記第１及び第２外部電極は、上記キャパシタ本体の第３及び第４面から第１及び第２面の一部までそれぞれ延長され、上記第３及び第４外部電極は、上記キャパシタ本体の第５及び第６面から第１及び第２面の一部までそれぞれ延長されることができる。

本発明の一実施形態において、上記第３及び第４外部電極が、上記キャパシタ本体の第３及び第４面から離隔するように配置されることができる。

本発明の一実施形態において、上記キャパシタ本体の第１及び第２面のうち少なくとも一面に位置し、上記第３及び第４外部電極を電気的に接続するように形成される連結電極をさらに含むことができる。

本発明の他の側面は、上面に複数の電極パッドを有する基板と、上記複数の電極パッド、及びそれぞれ対応する外部電極が接続されるように上記基板に実装される上記積層セラミックキャパシタと、を含む積層セラミックキャパシタの実装基板を提供する。

本発明の一実施形態による積層セラミックキャパシタは、幅方向に配置された外部電極の電気的接続性を維持しながら、キャパシタ本体の幅方向に露出する内部電極のリード部の数を減らすことにより、同一の特性を実現するとともに、内部電極の露出によるキャパシタ本体における周辺部との段差を改善することができるという効果を奏する。

比較例による積層セラミックキャパシタを概略的に示す斜視図である。 図１の内部電極構造を概略的に示す分離斜視図である。 図１のキャパシタ本体の中央部における幅−厚さ面の切断面を概略的に示す断面図である。 本発明の一実施形態による積層セラミックキャパシタを概略的に示す斜視図である。 図４の内部電極構造を概略的に示す分離斜視図である。 図４のキャパシタ本体における中央部の幅−厚さ面の切断面を概略的に示す断面図である。 （ａ）〜（ｃ）は、本発明の一実施形態による積層セラミックキャパシタの内部電極を概略的に示す平面図である。 本発明の他の実施形態による積層セラミックキャパシタのキャパシタ本体の中央部における幅−厚さ面の切断面を示す断面図である。 （ａ）〜（ｄ）は、本発明の他の実施形態による積層セラミックキャパシタの内部電極を概略的に示す平面図である。 図８の実施形態による積層セラミックキャパシタの内部電極の露出部分を撮影したものである。 本発明のさらに他の実施形態による積層セラミックキャパシタのキャパシタ本体の中央部における幅−厚さ面の切断面を概略的に示す断面図である。 図４の実施形態に連結電極が追加されたことを示す透視斜視図である。 図４の実施形態による積層セラミックキャパシタが実装された基板を示す透視斜視図である。

以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（または強調表示や簡略化表示）がされることがあり、図面上の同一の符号で示される要素は同一の要素である。

また、各実施形態の図面に示す同一思想の範囲内の機能が同一の構成要素は、同一の参照符号を用いて説明する。

本発明の実施形態を明確に説明するための六面体の方向を定義すると、図面上に示すＬ、Ｗ及びＴは、それぞれキャパシタ本体の長さ方向、幅方向及び厚さ方向を示す。ここで、厚さ方向は、誘電体層が積層される積層方向と同一の概念で用いることができる。

図１は比較例による積層セラミックキャパシタを概略的に示す斜視図であり、図２は図１の内部電極構造を概略的に示す分離斜視図であり、図３は図１のキャパシタ本体の中央部における幅−厚さ面の切断面を概略的に示す断面図である。

図１〜図３を参照すると、比較例による積層セラミックキャパシタ１は、複数の誘電体層１１が積層されて形成されるキャパシタ本体１０と、キャパシタ本体１０の外側に配置される第１〜第４外部電極３１〜３４と、を含む。

キャパシタ本体１０は、内部に誘電体層１１を挟んでＴ方向に互いに対向するように交互に配置される第１内部電極２１及び第２内部電極２２を含む。

第１内部電極２１は、両端がＬ方向の両端面に露出し、第２内部電極２２は、Ｗ方向の両端面にリード部２２ａを介して露出する。

この際、第１内部電極２１は信号（ｓｉｇｎａｌ）部であることができ、第２内部電極２２は接地（ＧＮＤ）部であることができる。

このように、第１内部電極２１と第２内部電極２２が交差積層されると、第２内部電極２２のリード部２２ａの一部が部分的に切れてダミーパターン２５を形成するようになる。例えば、ダミーパターン２５は、第１内部電極２１と同一の層において第２内部電極２２のリード部２２ａと対応する位置に配置されることができる。

このようなキャパシタ本体１０の幅方向のマージンに配置されるリード部２２ａ及びダミーパターン２５により、リード部２２ａ及びダミーパターン２５が形成されていない周辺部と、リード部２２ａ及びダミーパターン２５が形成された部分との段差が著しく増加し、その結果、極端な不均衡が発生することがある。これにより、リード部２２ａの周辺に微細なギャップ（ｇａｐ）が発生する可能性があり、リード部２２ａの上下部はクラックに弱い構造になり得る。よって、このような段差の増加を防止することができる方案が必要とされている。

図４は本発明の一実施形態による積層セラミックキャパシタを概略的に示す斜視図であり、図５は図４の内部電極構造を概略的に示す分離斜視図であり、図６は図４のキャパシタ本体における中央部の幅−厚さ面の切断面を概略的に示す断面図であり、図７（ａ）〜（ｃ）は本発明の一実施形態による積層セラミックキャパシタの内部電極を概略的に示す平面図である。

図４〜図７（ｃ）を参照して、本発明の一実施形態による積層セラミックキャパシタについて説明する。

本発明の一実施形態による積層セラミックキャパシタ１００は、キャパシタ本体１１０と、第１〜第３内部電極１２１〜１２３と、第１〜第４外部電極１３１〜１３４と、を含む。

キャパシタ本体１１０は、複数の誘電体層１１１を含む。上記キャパシタ本体１１０の形状に特に制限はないが、図４に示すようにおおむね六面体形状であることができる。

キャパシタ本体１１０は、Ｔ方向に互いに対向する第１及び第２面１、２と、第１及び第２面１、２と連結され、Ｌ方向に互いに対向する第３及び第４面３、４と、第１及び第２面１、２と連結され、第３及び第４面３、４と連結され、且つＷ方向に互いに対向する第５及び第６面５、６と、を含むことができる。

この際、誘電体層１１１は、焼結された状態であって、隣接する誘電体層１１１同士の境界は確認できないほど一体化されていることができる。

また、誘電体層１１１は、セラミック粉末、有機溶剤、及び有機バインダーを含むことができる。

上記セラミック粉末は、高誘電率を有する物質であって、これに制限されるものではないが、チタン酸バリウム（ＢａＴｉＯ_３）系材料、チタン酸ストロンチウム（ＳｒＴｉＯ_３）系材料などを用いることができる。

また、キャパシタ本体１１０は、内部に複数の内部電極が誘電体層１１１を挟んで互いに分離されて配置されることができる。

本実施形態では、複数の第１及び第２内部電極１２１、１２２が誘電体層１１１を挟んでＴ方向に交互に配置されることができる。

第１内部電極１２１は、両端がキャパシタ本体１１０の第３及び第４面３、４に露出する。

第２内部電極１２２は、キャパシタ本体１１０の第５及び第６面５、６のいずれかに露出することができる。本実施形態では、第２内部電極１２２がキャパシタ本体１１０の第５面５に露出するように示して説明しているが、本発明は必ずしもこれに限定されるものではない。

また、第２内部電極１２２は、第１内部電極１２１の少なくとも一部とＴ方向に重なる第１本体部１２２ａと、第１本体部１２２ａからキャパシタ本体１１０の第５面５に向かって露出するように延長される第１リード部１２２ｂと、を含むことができる。

本実施形態では、第２内部電極１２２は、第１リード部１２２ｂがキャパシタ本体１１０のＷ方向の一側にのみ配置される。このように、第２内部電極１２２の第１リード部１２２ｂがキャパシタ本体１１０の一側にのみ露出するようにすることにより、リード部が形成されていない周辺部との段差を減少させることができる。

第３内部電極１２３は、キャパシタ本体１１０の第５及び第６面５、６に露出することができる。

第３内部電極１２３は、第１及び第２内部電極１２１、１２２が積層されている一定領域毎に配置することができるが、その間に位置する第１及び第２内部電極の数を特定の数に限定するものではない。但し、第３内部電極１２３の数が多すぎると段差の改善効果が減少する可能性があるため、適切に調整する必要がある。

また、第３内部電極１２３は、第１内部電極１２１の少なくとも一部または第２内部電極１２２の第１本体部１２２ａとＴ方向に重なる第２本体部１２３ａと、第２本体部１２３ａからキャパシタ本体１１０の第５及び第６面５、６に向かってそれぞれ露出するように延長される第２及び第３リード部１２３ｂ、１２３ｃと、を含むことができる。

一方、積層セラミックキャパシタ１００に第３及び第４外部電極１３３、１３４とともに接続される内部電極がまったく存在しない場合には、比較例に比べて容量が約半分に減少するという問題が発生する可能性がある。特に、アプリケーション（ａｐｐｌｉｃａｔｉｏｎ）では、接地（ＧＮＤ）と回路を介して接続されているため問題がない場合もあるが、選別過程で問題が発生するようになる。

これに対し、本実施形態による第３内部電極１２３は、このような問題を防ぐことができる。すなわち、第３内部電極を含ませることにより、選別過程において容量が減少することを防止し、積層セラミックキャパシタ１００の容量が低下することを防止することができる。

かかる第１〜第３内部電極１２１、１２２、１２３は、導電性金属を含む導電性ペーストによって形成することができる。

上記導電性金属は、これに制限されるものではないが、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、またはこれらの合金であることができる。

本実施形態による積層セラミックキャパシタ１００は、キャパシタ本体１１０の外側に形成され、且つ内部電極と選択的に接続されて電気的に連結される第１〜第４外部電極１３１〜１３４を含むことができる。

第１及び第２外部電極１３１、１３２は、キャパシタ本体１１０の第３及び第４面３、４に配置されることができる。第１及び第２外部電極１３１、１３２は、第１内部電極１２１の両端と接続されて上記第１内部電極１２１と電気的に連結されることができる。

この際、第１及び第２外部電極１３１、１３２は、キャパシタ本体１１０の第１及び第２面１、２の一部まで延長されることができる。また、第１及び第２外部電極１３１、１３２は、必要に応じて、キャパシタ本体１１０の第５及び第６面５、６の一部までさらに延長されることができる。

第３及び第４外部電極１３３、１３４は、キャパシタ本体１１０の第５及び第６面５、６に配置されることができる。第３外部電極１３３は、第２内部電極１２１の第１リード部１２２ｂと第３内部電極１２３の第２リード部１２３ｂとがともに接続されて電気的に連結されることができる。第４外部電極１３４は、第３内部電極１２３の第３リード部１２３ｃと接続されて電気的に連結されることができる。

この際、第３及び第４外部電極１３３、１３４は、キャパシタ本体１１０の第１及び第２面１、２の一部まで延長されることができる。

また、第３及び第４外部電極１３３、１３４は、キャパシタ本体１１０の第３及び第４面３、４から所定の間隔離隔するように配置されることができる。

また、第１〜第４外部電極１３１〜１３４は、導電性金属を含む導電性ペーストによって形成されることができる。

この際、上記導電性金属は、これに制限されるものではないが、ニッケル（Ｎｉ）、銅（Ｃｕ）、スズ（Ｓｎ）、またはこれらの合金であることができる。

また、上記導電性ペーストは、絶縁性物質をさらに含むことができ、これに制限されるものではないが、例えば、上記絶縁性物質はガラスであってもよい。

また、第１〜第４外部電極１３１〜１３４を形成する方法は、特に制限されず、例えば、キャパシタ本体１１０をディッピング（ｄｉｐｐｉｎｇ）して形成してもよく、スパッタリングやめっきなどの他の方法を用いて形成してもよい。

また、第１〜第４外部電極１３１〜１３４上にめっき層を形成することができる。上記めっき層は、外部電極上に形成されるニッケルめっき層と、上記ニッケルめっき層上に形成されるスズめっき層と、を含むことができる。

このように構成された本実施形態による積層セラミックキャパシタは、第２内部電極１２２の第１リード部１２２ｂを幅方向の一側にのみ配置することによりリード部による段差の問題を解決することができるとともに、第３内部電極１２３が第３及び第４外部電極１３３、１３４と互いに接続されるように形成することにより電気的接続性を高めて選別過程で発生する問題を解決することができる。

特に、内部電極の幅方向に露出しているリード部の数が減り、キャパシタ本体のカバー領域の損傷を減少させることができ、リード部の周辺部において段差により発生し得る微細なギャップ（ｇａｐ）及びクラックの発生も減少させることができる。

一方、本実施形態では、積層セラミックキャパシタ１００が、総４つの外部電極を有する４端子キャパシタを示して説明しているが、本発明はこれに限定されるものではなく、必要に応じて、さらに多くの外部電極を含むように変更することもできる。

図８は本発明の他の実施形態による積層セラミックキャパシタのキャパシタ本体の中央部における幅−厚さ面の切断面を示す断面図であり、図９（ａ）〜（ｄ）は本発明の他の実施形態による積層セラミックキャパシタの内部電極を概略的に示す平面図である。

図８〜図９（ｄ）を参照すると、本発明の他の実施形態による積層セラミックキャパシタは、第４内部電極１２４をさらに含むことができる。

第４内部電極１２４は、第２内部電極１２２と類似した構造であって、第２内部電極１２２の第１本体部１２２ａとＴ方向に重なる第３本体部１２４ａと、第３本体部１２４ａからキャパシタ本体１１０の第６面６に露出するように延長され、第２内部電極１２２の第１リード部１２２ｂとＷ方向に対向するように形成される第４リード部１２４ｂと、を含むことができる。

このように、第２内部電極１２２及び第４内部電極１２４は、各リード部がＷ方向の両側に交差して一側にのみ露出するように配置することにより、比較例による積層セラミックキャパシタに比べてキャパシタ本体１１０の一側面に露出するリード部の総数を減少させることができる。

すなわち、第２内部電極１２２の第１リード部１２２ｂ及び第４内部電極１２４の第４リード部１２４ｂがキャパシタ本体１１０の一側にのみそれぞれ露出するように配置することにより、リード部１２２ｂ、１２４ｂが形成されていない周辺部との段差を減少させることができる。

この際、第２及び第４内部電極１２２、１２４の第１及び第４リード部１２２ｂ、１２４ｂは、第１及び第４リード部１２２ｂ、１２４ｂの位置を分散させて積層することができる。

以下、上記の説明を除いて重複する説明は省略する。

図１０は図８の実施形態による積層セラミックキャパシタの内部電極の露出部分を撮影したものである。

図１０を参照すると、一側に露出するリード部の数を、図１の比較例による積層セラミックキャパシタに比べて１／２に減らして評価した結果、リード部による段差が影響をほとんど与えないことを確認できる。

図１１は本発明のさらに他の実施形態による積層セラミックキャパシタのキャパシタ本体の中央部における幅−厚さ面の切断面を概略的に示す断面図である。

図１１を参照すると、第３内部電極１２３をキャパシタ本体１１０の上下カバー領域内に配置することができる。すなわち、第３内部電極１２３は、キャパシタ本体１１０内において上下の内部電極として用いられることができる。

また、他の実施形態として、第３内部電極１２３は、キャパシタ本体１１０の中央部及び上下カバー部にともに配置することもできる。

この際、第３内部電極１２３の積層数は、チップの特性に応じて、一つであってもよく、複数個を連続して配置してもよい。本実施形態では、上下カバー領域にそれぞれ３つを連続して配置すると説明しているが、本発明はこれに限定されるものではない。

以下、上記の説明を除いて重複する説明は省略する。

図１２は図４の実施形態に連結電極が追加されたことを示す透視斜視図である。

本発明による積層セラミックキャパシタは、上述した選別過程で発生する問題を解決するために、図１２のように、キャパシタ本体１１０の第１面１または第２面２に、第３及び第４外部電極１３３、１３４と接続される連結電極１４０をさらに配置することができる。

図１２には、連結電極１４０がキャパシタ本体１１０の第２面２に形成されて第３及び第４外部電極１３３、１３４と接続されるように示して説明しているが、本発明の連結電極１４０は、キャパシタ本体１１０の第１面１のみに形成してもよく、キャパシタ本体１１０の第１及び第２面１、２にともに形成してもよい。

また、本実施形態における連結電極１４０は、長方体形状に示されているが、本発明はこれに限定されず、必要に応じて、曲線状またはジグザグ状などで構成してもよい。

また、必要に応じて、連結電極１４０上に連結電極１４０をカバーするように誘電体層（図示せず）をさらに配置することで、連結電極１４０が外部に露出することを防止するように構成することができる。

かかる連結電極１４０の材料は、特に制限されるものではなく、例えば、第１〜第４内部電極１２１〜１２４と同様に、導電性金属を含む導電性ペーストを用いて形成することができる。

この際、上記導電性金属は、これに制限されるものではないが、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、またはこれらの合金であることができる。

以下、上記の説明を除いて重複する説明は省略する。

図１３は図４の実施形態による積層セラミックキャパシタが実装された基板を示す斜視図である。

図１３を参照すると、本発明の一実施形態による積層セラミックキャパシタの実装基板は、一面に第１〜第４電極パッド２２１〜２２４を有する基板２１０と、基板２１０の一面において第１〜第４外部電極１３１〜１３４が第１〜第４電極パッド２２１〜２２４上にそれぞれ接続されるように実装される積層セラミックキャパシタ１００と、を含む。図１３における図面符号２３０は、電極パッドと外部電極とを接合させるための半田を示す。

以上、本発明の実施形態について詳細に説明したが、本発明の範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。

１００ 積層セラミックキャパシタ
１１０ キャパシタ本体
１１１ 誘電体層
１２１、１２２、１２３、１２４ 第１〜第４内部電極
１２２ａ、１２３ａ、１２４ａ 第１〜第３本体部
１２２ｂ、１２３ｂ、１２３ｃ、１２４ｂ 第１〜第４リード部
１３１、１３２、１３３、１３４ 第１〜第４外部電極
１４０ 連結電極
２１０ 基板
２２１、２２２、２２３、２２４ 第１〜第４電極パッド

Claims (16)

1. 誘電体層、及び前記誘電体層を挟んで交互に配置される複数の第１〜第３内部電極を含み、積層方向に互いに対向する第１及び第２面、前記第１及び第２面と連結され、互いに対向する第３及び第４面、及び前記第１及び第２面と連結され、前記第３及び第４面と連結され、且つ互いに対向する第５及び第６面を含み、前記第１内部電極の両端が第３及び第４面にそれぞれ露出し、前記第２内部電極が第５または第６面に露出する部分を有し、前記第３内部電極が第５及び第６面にそれぞれ露出する部分を有するキャパシタ本体と、
   前記キャパシタ本体の第３及び第４面にそれぞれ配置され、前記第１内部電極と接続される第１及び第２外部電極と、
   前記キャパシタ本体の第５及び第６面にそれぞれ配置され、前記第２内部電極及び前記第３内部電極と接続される第３及び第４外部電極と、を含む、積層セラミックキャパシタ。
2. 前記第２内部電極は、前記第１内部電極と積層方向に重なる第１本体部と、前記第１本体部から前記キャパシタ本体の第５または第６面に向かって延長される第１リード部と、を含む、請求項１に記載の積層セラミックキャパシタ。
3. 前記第３内部電極は、前記第１または第２内部電極と積層方向に重なる第２本体部と、前記第２本体部から前記キャパシタ本体の第５及び第６面に向かってそれぞれ延長される第２及び第３リード部と、を含む、請求項１または２に記載の積層セラミックキャパシタ。
4. 前記第２内部電極は、積層方向に前記キャパシタ本体の第５及び第６面に交互に露出するように配置される、請求項１から３のいずれか一項に記載の積層セラミックキャパシタ。
5. 前記複数の第２内部電極は、前記キャパシタ本体の第５面に露出する部分を有する少なくとも一つ以上の第２内部電極と、前記キャパシタ本体の第６面に露出する部分を有する少なくとも一つ以上の第２内部電極と、を含む、請求項４に記載の積層セラミックキャパシタ。
6. 前記第１及び第２外部電極は、前記キャパシタ本体の第３及び第４面から第１及び第２面の一部までそれぞれ延長され、前記第３及び第４外部電極は、前記キャパシタ本体の第５及び第６面から第１及び第２面の一部までそれぞれ延長される、請求項１から５のいずれか一項に記載の積層セラミックキャパシタ。
7. 前記第３及び第４外部電極は、前記キャパシタ本体の第３及び第４面から離隔するように配置される、請求項１から６のいずれか一項に記載の積層セラミックキャパシタ。
8. 前記キャパシタ本体の第１及び第２面のうち少なくとも一面に位置し、前記第３及び第４外部電極を電気的に接続するように形成される連結電極をさらに含む、請求項１から７のいずれか一項に記載の積層セラミックキャパシタ。
9. 複数の第１〜第３内部電極を含み、積層方向に互いに対向する第１及び第２面、前記第１及び第２面と連結され、前記積層方向と直交する長さ方向に互いに対向する第３及び第４面、及び前記第１及び第２面と連結され、前記第３及び第４面と連結され、且つ前記積層方向及び長さ方向と直交する幅方向に互いに対向する第５及び第６面を含むキャパシタ本体を含み、
   前記複数の第１内部電極は、前記キャパシタ本体の第５及び第６面から離隔しており、
   前記複数の第２内部電極は、前記キャパシタ本体の第３及び第４面から離隔し、且つ前記キャパシタ本体の第５及び第６面のうち少なくとも一つから離隔し、
   前記第３内部電極は、前記キャパシタ本体の第３及び第４面から離隔する、積層セラミックキャパシタ。
10. 前記キャパシタ本体の第３及び第４面にそれぞれ配置され、前記複数の第１内部電極と電気的に連結される第１及び第２外部電極と、
    前記キャパシタ本体の第５及び第６面にそれぞれ配置され、前記複数の第３内部電極と電気的に連結される第３及び第４外部電極と、をさらに含み、
    前記第３及び第４外部電極のうち少なくとも一つが前記複数の第２内部電極と電気的に連結される、請求項９に記載の積層セラミックキャパシタ。
11. 前記複数の第２内部電極がすべて前記キャパシタ本体の第６面から離隔する、請求項９または１０に記載の積層セラミックキャパシタ。
12. 前記複数の第２内部電極のうち少なくとも一つ以上は、前記キャパシタ本体の第５面から離隔しており、
    前記複数の第２内部電極のうち少なくとも一つ以上は、前記キャパシタ本体の第６面から離隔する、請求項９または１０に記載の積層セラミックキャパシタ。
13. 積層方向に前記キャパシタ本体内の最上端に配置された電極が少なくとも一つ以上の第３内部電極からなり、
    前記キャパシタ本体内の最上端の下部において、前記キャパシタ本体の第５面から離隔する第２内部電極と、前記キャパシタ本体の第６面から離隔する第２内部電極との間に、前記第２内部電極が、前記第１内部電極、及び対向するように配置された第２内部電極と厚さ方向に交互に積層される、請求項９から１２のいずれか一項に記載の積層セラミックキャパシタ。
14. 積層方向に前記キャパシタ本体内の最下端に配置された電極が少なくとも一つ以上の第３内部電極からなり、交互に積層された前記第１及び第２内部電極は、前記最上端の電極と前記最下端の電極との間に配置される、請求項１３に記載の積層セラミックキャパシタ。
15. 複数の第１〜第３内部電極を含み、積層方向に互いに対向する第１及び第２面、前記第１及び第２面と連結され、前記積層方向と直交する長さ方向に互いに対向する第３及び第４面、及び前記第１及び第２面と連結され、前記第３及び第４面と連結され、且つ前記積層方向及び前記長さ方向と直交する幅方向に互いに対向する第５及び第６面を含むキャパシタ本体と、
    前記キャパシタ本体の第３及び第４面にそれぞれ配置され、前記複数の第１内部電極と電気的に連結される第１及び第２外部電極と、
    前記キャパシタ本体の第５及び第６面にそれぞれ配置され、前記複数の第３内部電極と電気的に連結される第３及び第４外部電極と、を含み、
    前記複数の第１内部電極は、前記キャパシタ本体の第５及び第６面から離隔し、前記キャパシタ本体の第３及び第４面にそれぞれ露出し、且つ互いに対向する端部を有し、
    前記複数の第２内部電極は、前記キャパシタ本体の第３及び第４面から離隔し、前記キャパシタ本体の第６面に露出するか、または前記キャパシタ本体の第６面から離隔し、前記キャパシタ本体の第５面に露出する部分を有し、
    前記複数の第３内部電極は、前記キャパシタ本体の第３及び第４面から離隔し、前記キャパシタ本体の第５及び第６面にそれぞれ露出する部分を有し、
    前記第３及び第４外部電極のうち少なくとも一つは、前記複数の第２内部電極と電気的に連結される、積層セラミックキャパシタ。
16. 上面に複数の電極パッドを有する基板と、
    前記複数の電極パッド、及びそれぞれ対応する外部電極が接続されるように前記基板に実装される請求項１から１５のいずれか一項に記載の積層セラミックキャパシタと、を含む、積層セラミックキャパシタの実装基板。