JP2018128701A - 表示装置 - Google Patents
表示装置 Download PDFInfo
- Publication number
- JP2018128701A JP2018128701A JP2018091239A JP2018091239A JP2018128701A JP 2018128701 A JP2018128701 A JP 2018128701A JP 2018091239 A JP2018091239 A JP 2018091239A JP 2018091239 A JP2018091239 A JP 2018091239A JP 2018128701 A JP2018128701 A JP 2018128701A
- Authority
- JP
- Japan
- Prior art keywords
- potential
- wiring
- transistor
- current
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000003990 capacitor Substances 0.000 claims description 109
- 239000010408 film Substances 0.000 description 82
- 239000000758 substrate Substances 0.000 description 60
- 239000010410 layer Substances 0.000 description 59
- 239000004065 semiconductor Substances 0.000 description 51
- 238000003860 storage Methods 0.000 description 38
- 108091006146 Channels Proteins 0.000 description 24
- 238000001514 detection method Methods 0.000 description 24
- 239000000463 material Substances 0.000 description 21
- 230000003071 parasitic effect Effects 0.000 description 18
- 239000011159 matrix material Substances 0.000 description 16
- 230000008859 change Effects 0.000 description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 13
- 230000006870 function Effects 0.000 description 12
- 150000002894 organic compounds Chemical class 0.000 description 12
- 239000011521 glass Substances 0.000 description 11
- 230000007423 decrease Effects 0.000 description 10
- 239000012212 insulator Substances 0.000 description 10
- 238000000034 method Methods 0.000 description 10
- 238000006243 chemical reaction Methods 0.000 description 9
- 230000003247 decreasing effect Effects 0.000 description 9
- 230000000694 effects Effects 0.000 description 9
- 230000007257 malfunction Effects 0.000 description 9
- 230000002829 reductive effect Effects 0.000 description 9
- 239000012535 impurity Substances 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052782 aluminium Inorganic materials 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 230000009471 action Effects 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 5
- 238000007599 discharging Methods 0.000 description 5
- 230000005611 electricity Effects 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 5
- 239000004033 plastic Substances 0.000 description 5
- 229920003023 plastic Polymers 0.000 description 5
- 239000010453 quartz Substances 0.000 description 5
- 238000005070 sampling Methods 0.000 description 5
- 238000007789 sealing Methods 0.000 description 5
- 230000003068 static effect Effects 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 239000002041 carbon nanotube Substances 0.000 description 4
- 229910021393 carbon nanotube Inorganic materials 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 239000003566 sealing material Substances 0.000 description 4
- 238000009825 accumulation Methods 0.000 description 3
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 239000000919 ceramic Substances 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 239000011651 chromium Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 239000011347 resin Substances 0.000 description 3
- 229920005989 resin Polymers 0.000 description 3
- 239000000565 sealant Substances 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- PIGFYZPCRLYGLF-UHFFFAOYSA-N Aluminum nitride Chemical compound [Al]#N PIGFYZPCRLYGLF-UHFFFAOYSA-N 0.000 description 2
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 101100214488 Solanum lycopersicum TFT2 gene Proteins 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 238000001704 evaporation Methods 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 230000036961 partial effect Effects 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 229920002620 polyvinyl fluoride Polymers 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 2
- XLOMVQKBTHCTTD-UHFFFAOYSA-N zinc oxide Inorganic materials [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 2
- 239000004925 Acrylic resin Substances 0.000 description 1
- 229920000178 Acrylic resin Polymers 0.000 description 1
- 229910017073 AlLi Inorganic materials 0.000 description 1
- 229920002799 BoPET Polymers 0.000 description 1
- 229910004261 CaF 2 Inorganic materials 0.000 description 1
- 229910017911 MgIn Inorganic materials 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 239000005041 Mylar™ Substances 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 239000004952 Polyamide Substances 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 150000001408 amides Chemical class 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910052791 calcium Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 150000004696 coordination complex Chemical class 0.000 description 1
- 238000005401 electroluminescence Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 229910003437 indium oxide Inorganic materials 0.000 description 1
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 150000002484 inorganic compounds Chemical class 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 229910052744 lithium Inorganic materials 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- AHLBNYSZXLDEJQ-FWEHEUNISA-N orlistat Chemical compound CCCCCCCCCCC[C@H](OC(=O)[C@H](CC(C)C)NC=O)C[C@@H]1OC(=O)[C@H]1CCCCCC AHLBNYSZXLDEJQ-FWEHEUNISA-N 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920002647 polyamide Polymers 0.000 description 1
- 229920000728 polyester Polymers 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 150000003377 silicon compounds Chemical class 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 1
- 229910001887 tin oxide Inorganic materials 0.000 description 1
- 239000011701 zinc Substances 0.000 description 1
- 239000011787 zinc oxide Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
- G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
- G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
- G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
- G09G3/3275—Details of drivers for data electrodes
- G09G3/3283—Details of drivers for data electrodes in which the data driver supplies a variable data current for setting the current through, or the voltage across, the light-emitting elements
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
- G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
- G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
- G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
- G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
- G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
- G09G3/3241—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element the current through the light-emitting element being set using a data current provided by the data driver, e.g. by using a two-transistor current mirror
- G09G3/325—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element the current through the light-emitting element being set using a data current provided by the data driver, e.g. by using a two-transistor current mirror the data current flowing through the driving transistor during a setting phase, e.g. by using a switch for connecting the driving transistor to the data driver
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/131—Interconnections, e.g. wiring lines or terminals
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2300/00—Aspects of the constitution of display devices
- G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
- G09G2300/0809—Several active elements per pixel in active matrix panels
- G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2300/00—Aspects of the constitution of display devices
- G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
- G09G2300/0809—Several active elements per pixel in active matrix panels
- G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
- G09G2300/0861—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor with additional control of the display period without amending the charge stored in a pixel memory, e.g. by means of additional select electrodes
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0262—The addressing of the pixel, in a display other than an active matrix LCD, involving the control of two or more scan electrodes or two or more data electrodes, e.g. pixel voltage dependent on signals of two data electrodes
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2320/00—Control of display operating conditions
- G09G2320/02—Improving the quality of display appearance
- G09G2320/0209—Crosstalk reduction, i.e. to reduce direct or indirect influences of signals directed to a certain pixel of the displayed image on other pixels of said image, inclusive of influences affecting pixels in different frames or fields or sub-images which constitute a same image, e.g. left and right images of a stereoscopic display
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2320/00—Control of display operating conditions
- G09G2320/02—Improving the quality of display appearance
- G09G2320/0233—Improving the luminance or brightness uniformity across the screen
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Theoretical Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of El Displays (AREA)
- Electroluminescent Light Sources (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
ノイズがのり正常の範囲の電位からはずれることがある。このとき、なかなか正常の範囲
の電位に戻らないため、電流源回路への書き込みが遅れてしまう。
【解決手段】本発明は、電流源から電流源回路に書き込みを行っているときに電流が流れ
る配線にノイズがのり正常の範囲の電位からはずれたときに、電流源とは別のところから
電流を供給し、配線の電位を素早く正常の範囲の電位に戻すことができる。
【選択図】図1
Description
、特に電流によって輝度が変化する電流駆動型発光素子で形成された画素や、その信号線
駆動回路を含む半導体装置に関する。
の表示装置が注目を浴びている。このような自発光型の表示装置に用いられる発光素子と
しては、有機発光ダイオード(OLED(Organic Light Emittin
g Diode)、有機EL素子、エレクトロルミネッセンス(Electro Lum
inescence:EL)素子などとも言う)が注目を集めており、有機ELディスプ
レイなどに用いられるようになってきている。
性が高く、バックライトが不要で応答速度が速い等の利点がある。また発光素子の輝度は
、そこを流れる電流値によって制御される。
ックス方式とアクティブマトリックス方式とが知られている。前者は構造は簡単であるが
、大型かつ高輝度のディスプレイの実現が難しい等の問題があり、近年は発光素子に流れ
る電流を画素回路内部に設けた薄膜トランジスタ(TFT)によって制御するアクティブ
マトリックス方式の開発が盛んに行われている。
ラツキにより発光素子に流れる電流が変化し輝度がばらついてしまうという問題があった
。
素子に流れる電流を駆動する駆動TFTが用いられており、これらの駆動TFTの特性が
ばらつくことにより発光素子に流れる電流が変化し、輝度がばらついてしまうという問題
があった。そこで画素回路内の駆動TFTの特性がばらついても発光素子に流れる電流は
変化せず、輝度のバラツキを抑えるための種々の回路が提案されている。
ので、特許文献1乃至3には、画素回路内に配置された駆動TFTの特性のバラツキによ
って発光素子に流れる電流が変化しないような回路構成が開示されている。この構成は、
電流書き込み型画素、もしくは電流入力型画素などと呼ばれている。また特許文献4には
、ソースドライバ回路内のTFTのバラツキによる信号電流の変化を抑制するための回路
構成が開示されている。
1の構成例を示す。図31の画素は、ソース信号線3101、第1〜第3のゲート信号線
3102〜3104、電流供給線3105、TFT3106〜3109、保持容量311
0、EL素子3111、信号電流入力用電流源3112を有する。
はソース信号線3101に接続され、第2の電極は、TFT3107の第1の電極、TF
T3108の第1の電極、およびTFT3109の第1の電極に接続されている。TFT
3107のゲート電極は、第2のゲート信号線3103に接続され、第2の電極はTFT
3108のゲート電極に接続されている。TFT3108の第2の電極は、電流供給線3
105に接続されている。TFT3109のゲート電極は、第3のゲート信号線3104
に接続され、第2の電極はEL素子3111の陽極に接続されている。保持容量3110
はTFT3108のゲート電極と入力電極との間に接続され、TFT3108のゲートソ
ース間電圧を保持する。電流供給線3105およびEL素子3111の陰極には、それぞ
れ所定の電位が入力され、互いに電位差を有する。
部を示す図番は、図31に準ずる。図32(A)〜(C)は、電流の流れを模式的に示し
ている。図32(D)は、信号電流の書き込み時における各経路を流れる電流の関係を示
しており、図32(E)は、同じく信号電流の書き込み時に、保持容量3110に蓄積さ
れる電圧、つまりTFT3108のゲートソース間電圧について示している。
され、TFT3106、3107がONする。このとき、ソース信号線を流れる電流、す
なわち信号電流をIdataとする。
素内では、電流の経路はI1とI2とに分かれて流れる。これらの関係を図32(D)に
示している。なお、Idata=I1+I2であることは言うまでもない。
いため、TFT3108はOFFしている。よって、I2=0となり、Idata=I1
となる。すなわちこの間は、保持容量3110における電荷の蓄積による電流のみが流れ
ている。
図32(E))。両電極の電位差がVthとなると(図32(E) A点)、TFT31
08がONして、I2が生ずる。先に述べたように、Idata=I1+I2であるので
、I1は次第に減少するが、依然電流は流れており、さらに保持容量には電荷の蓄積が行
われる。
ース間電圧が所望の電圧、つまりTFT3108が電流Idataを流すことが出来るだ
けの電圧(VGS)になるまで電荷の蓄積が続く。やがて電荷の蓄積が終了する(図32
(E) B点)と、電流I1は流れなくなり、さらにTFT3108はそのときのVGS
に見合った電流が流れ、Idata=I2となる(図32(B))。こうして、定常状態
に達する。以上で信号の書き込み動作が完了する。最後に第1のゲート信号線3102お
よび第2のゲート信号線3103の選択が終了し、TFT3106、3107がOFFす
る。
109がONする。保持容量3110には、先ほど書き込んだVGSが保持されているた
め、TFT3108はONしており、電流供給線3105から、EL素子3111に電流
Idataが流れる。これによりEL素子3111が発光する。このとき、TFT310
8が飽和領域において動作するようにしておけば、TFT3108のドレインソース間電
圧が変化したとしても、Idataは変わりなく流れることが出来る。
を示した、電流書き込み型画素のメリットとして、TFT3108の特性等にばらつきが
あった場合であっても、保持容量3110には、電流Idataを流すのに必要なゲート
ソース間電圧が保持されるため、所望の電流を正確にEL素子に供給することが出来、よ
ってTFTの特性ばらつきに起因した輝度ばらつきを抑えることが可能になる点がある。
技術に関するものであるが、ソースドライバ回路内においても同一の問題が発生する。特
許文献4には、ソースドライバ回路内でのTFTの製造上のバラツキによる信号電流の変
化を防止するための回路構成が開示されている。
ころで信号の書き込みが完了する。ここで、電流を供給する配線にノイズがのることがあ
る。その場合、ノイズがのった箇所での電位が大きく変動してしまう。そして、電流源を
用いて信号を入力しているため、ノイズなどにより電位が大きく変動してしまった場合、
本来の電位に戻るまでには、多くの時間が必要となってしまうため、定常状態になるまで
にも多くの時間が必要となってしまう。
を持つことが予想できる。したがって、ノイズなどにより電位がその範囲を超えてしまっ
た場合には、信号を供給する電流源以外のところから、電流を供給し、素早く正常の範囲
に戻れるようにする。それにより、信号の書き込み時間が長くなってしまうことを防止す
る。
トランジスタと、電流源と、
トランジスタのドレイン端子と電流源とを接続する配線と、トランジスタのゲート電位を
保持する容量素子と、
配線の電位が、設定された範囲を超えたとき、前記配線の電位を前記設定された範囲内の
電位にする手段と、を有することを特徴とする半導体装置である。
トランジスタと、電流源と、
トランジスタのソース端子と電流源とを接続する配線と、トランジスタのゲートソース間
電圧を保持する容量素子と、
配線の電位が、設定された範囲を超えたとき、前記配線の電位を前記設定された範囲内の
電位にする手段と、を有することを特徴とする半導体装置である。
トランジスタと、
電流源と、
トランジスタのドレイン端子と電流源の一方の端子との間に接続されている配線と、
一方の端子がトランジスタのゲート端子に接続され、他方の端子がトランジスタのソース
端子と等電位の電源線に接続されている容量素子と、
トランジスタのゲート端子とドレイン端子間に接続されているスイッチと、
配線に一方の端子が接続され、他方の端子が第1の電源線に接続されている第1の整流素
子と、
配線に一方の端子が接続され、他方の端子が第2の電源線に接続されている第2の整流素
子と、
を有し、
配線の電位が、設定された範囲を超えたとき、配線の電位が設定された範囲内の電位にな
るまで、第1の整流素子又は第2の整流素子に電流が流れることを特徴とする半導体装置
である。
上記第3の構成において、第1の電源線の電位は第2の電源線の電位よりも高いことを特
徴とする半導体装置である。
上記第4の構成において、設定された範囲とは、第2の電源線の電位から第1の電源線の
電位までの範囲であることを特徴とする半導体装置である。
トランジスタと、電流源と、配線と、容量素子と、スイッチと、第1の整流素子と、第2
の整流素子と、を有し、
電流源とトランジスタのドレイン端子とは、配線により接続され、
トランジスタのゲート端子には、容量素子の一方の電極が接続され、
トランジスタのゲート端子とドレイン端子はスイッチを介して接続され、
第1の整流素子は、一方の端子が第1の電源線に接続され、他方の端子が配線に接続され
、
第2の整流素子は、一方の端子が第2の電源線に接続され、他方の端子が配線に接続され
、
第1の整流素子の順方向電流は、第1の電源線から配線へ流れる向きであり、
第2の整流素子の順方向電流は、配線から第2の電源線へ流れる向きであることを特徴と
する半導体装置である。
Nチャネル型トランジスタと、電流源と、配線と、容量素子と、スイッチと、整流素子と
、を有し、
電流源とNチャネル型トランジスタのドレイン端子とは、配線により接続され、
トランジスタのゲート端子には、容量素子の一方の電極が接続され、
トランジスタのゲート端子とドレイン端子はスイッチを介して接続され、
整流素子は、一方の端子が電源線に接続され、他方の端子が配線に接続され、
整流素子の順方向電流は、電源線から配線へ流れる向きであることを特徴とする半導体装
置である。
Pチャネル型トランジスタと、電流源と、配線と、容量素子と、スイッチと、整流素子と
、を有し、
電流源とPチャネル型トランジスタのドレイン端子とは、配線により接続され、
トランジスタのゲート端子には、容量素子の一方の電極が接続され、
トランジスタのゲート端子とドレイン端子はスイッチを介して接続され、
整流素子は、一方の端子が電源線に接続され、他方の端子が配線に接続され、
整流素子の順方向電流は、配線から電源線へ流れる向きであることを特徴とする半導体装
置である。
上記構成において、整流素子はダイオード接続したトランジスタであることを特徴とする
半導体装置。
行方向に設けられた画素を選択する第1の配線と、列方向に設けられた信号電流が入力さ
れる第2の配線と、に対応してマトリクスに配置された画素を有し、
第2の配線のそれぞれには、整流素子が接続されていることを特徴とする表示装置である
。
行方向に設けられた画素を選択する第1の配線と、列方向に設けられた信号電流が入力さ
れる第2の配線と、に対応してマトリクスに配置された画素を有し、
第2の配線のそれぞれには、第2の配線がある設定された範囲を超えたとき、第2の配線
の電位を設定された範囲内の電位に戻すように電流が流れる整流素子が接続されているこ
とを特徴とする表示装置である。
行方向に設けられた画素を選択する第1の配線と列方向に設けられた信号電流が入力され
る第2の配線とに対応してマトリクスに配置された画素を有し、
画素は、信号電流が書き込まれる電流源回路を備え、
第2の配線のそれぞれには、第2の配線がある設定された範囲を超えたとき、第2の配線
の電位を設定された範囲内の電位に戻すように電流が流れる整流素子が接続されているこ
とを特徴とする表示装置である。
ゲート線とソース信号線とに対応してマトリクスに配置された画素を有し、ソース信号線
には信号電流が入力され、
ソース信号線のそれぞれには、整流素子が接続されていることを特徴とする表示装置であ
る。
ゲート線とソース信号線とに対応してマトリクスに配置された画素を有し、ソース信号線
には信号電流が入力され、
ソース信号線のそれぞれには、ソース信号線がある設定された範囲を超えたとき、ソース
信号線の電位を設定された範囲内の電位に戻すように電流が流れる整流素子が接続されて
いることを特徴とする表示装置である。
ゲート線とソース信号線とに対応してマトリクスに配置された画素を有し、ソース信号線
には信号電流が入力され、
画素は、信号電流が書き込まれる電流源回路を備え、
ソース信号線のそれぞれには、ソース信号線がある設定された範囲を超えたとき、ソース
信号線の電位を設定された範囲内の電位に戻すように電流が流れる整流素子が接続されて
いることを特徴とする表示装置である。
ゲート線とソース信号線とに対応してマトリクスに配置された画素と、
信号線駆動回路と、を備え、
信号線駆動回路は、電流源と、電流源回路と、電流源と電流源回路とを接続する配線と、
を有し、
配線には、整流素子が接続されていることを特徴とする表示装置である。
ゲート線とソース信号線とに対応してマトリクスに配置された画素と、
信号線駆動回路と、を備え、
信号線駆動回路は、電流源と、電流源回路と、電流源と電流源回路とを接続する配線と、
を有し、
電流源回路は、ソース信号線のそれぞれに対応して設けられ、
配線には、電流源回路に対応して整流素子がそれぞれ設けられていることを特徴とする表
示装置である。
上記構成において、整流素子はダイオード接続したトランジスタであることを特徴とする
表示装置である。
上記構成の表示装置を表示部に有することを特徴とする電子機器である。
したがって、間に別の素子やスイッチなどが配置されていてもよい。
ジスタ(TFT)でもよい。TFTの中でも半導体層が非晶質(アモルファス)のもので
もよいし、多結晶(ポリクリスタル)でも、単結晶のものでもよい。その他のトランジス
タとして単結晶基板において形成されたトランジスタでもよいしSOI基板において形成
されたトランジスタでもよいし、ガラス基板上に形成されたトランジスタでもよいし、プ
ラスチック基板上に形成されたトランジスタでもよいし、どのような基板上に形成された
トランジスタでもよい。その他にも、有機物やカーボンナノチューブで形成されたトラン
ジスタでもよい。またMOS型トランジスタでもよいし、バイポーラ型トランジスタでも
よい。
装置をいう。
動作時における電位の範囲を超えても、素早く正常な範囲の電位に戻すことができる。そ
のため、信号の書き込み時間が短くすることができる。
異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することな
くその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って
、本実施の形態の記載内容に限定して解釈されるものではない。
なアナログ回路に適用することが出来る。そこでまず、本実施の形態では、本発明の基本
原理について述べる。
一方は基本電流源101を介して配線105と接続されている。そして配線110の他方
はトランジスタ102のドレイン端子と、さらにスイッチ104を介してトランジスタ1
02のゲート端子及び容量素子103の一方の端子と接続されている。そして容量素子の
他方の端子は、配線107と接続されており、トランジスタ102のソース端子は、配線
106に接続されている。よって容量素子103はトランジスタ102のゲート端子の電
位を保持することが出来る。そして配線110は、点111において整流素子108を介
して配線112と、整流素子109を介して配線113と接続されている。整流素子10
8の一方の端子が接続されている配線112の電位は配線106及び107と等しくなっ
ている。そして整流素子108の順方向は配線112から点111への方向である。整流
素子109の一方の端子が接続されている配線113の電位は配線105の電位と等しく
なっている。そして整流素子109の順方向は点111から配線113の方向である。つ
まり、正常なときには108、109は非導通状態になっている。
いるが、これらの配線は同一の配線であっても、違っていても構わないし、電位はGND
でなくても構わないし、各々電位が異なっていても構わない。つまり、配線105及び1
13より低電位であればよい。また、整流素子108の特性によっては、配線112の電
位は配線106及び107の電位より少し高い電位の方が好ましい場合もあるが、逆に少
し低い電位であっても構わない。つまり、点111の電位が正常な範囲からはずれたら整
流素子108がオンするような電位であればよい。また、配線105及び113の電位は
VDDとなっているが、これらの配線は同一の配線であっても、違っていても構わないし
、電位はVDDでなくても構わないし、各々電位が異なっていても構わない。また、整流
素子109の特性によっては、配線113の電位は配線105電位より少し低い電位の方
が好ましい場合もあるが、逆に少し高い電位であっても構わない。つまり、点111の電
位が正常な範囲からはずれたら整流素子109がオンするような電位であればよい。整流
素子109と整流素子108は両方とも点111で接続されているが、これに限定されな
い。別々の点で接続されていてもよい。配線110と接続されていればよい。
囲で電流源回路が動作しているときの様子を図2を用いて説明する。電流源回路に信号を
書き込むときは、図2に示すようにスイッチ104をオンにする。するとオンにした直後
では容量素子103に電荷が蓄積されていないため、トランジスタ102のゲートソース
間電圧は0であり、トランジスタ102はオフの状態にある。よって、基本電流源101
からの電流は容量素子103のみに流れる(図2(a)参照)。そして容量素子103に
電流が流れ、トランジスタ102のゲート電位が、容量素子103に蓄積される。トラン
ジスタ102のソース端子が接続されている配線106の電位と、容量素子103に蓄積
されたトランジスタ102のゲート電位の差がしきい値電圧に達するとトランジスタ10
2はオンする。つまりトランジスタ102にも電流が流れ始める(図2(b)参照)。や
がて容量素子103には電流が流れなくなり、トランジスタ102のみに電流が流れるよ
うになる(図2(c)参照)。つまり定常状態となる。このときの容量素子103に蓄積
されたトランジスタ102のゲート電位は、基本電流源からの信号電流を流すために必要
な大きさとなる。こうして信号電流の書き込みが完了する。
09に電流は流れない。
線と交差する部分において形成される寄生容量(交差容量)などが原因となって生じる。
このノイズにより配線110の電位が通常に動作している場合の電位より高くなったり低
くなったりする。すると、配線110の電位がなかなか正常値にまで戻らなくなってしま
い、書き込み完了までの時間が遅くなり所望の信号電流を流すためのトランジスタ102
のゲート電位を得られなくなる。というのも設定された書き込み時間を過ぎたら信号の書
き込みが完了する前に次の動作へ移るからである。例えば画素に書き込みを行っている場
合には次の画素へ書き込みを始めるからである。この場合にはこの画素は所望の信号を書
きこめないため所望の表示をすることが出来なくなる。このように、ノイズが配線にのる
と動作不良を引き起こす原因となってしまう。配線の電位が、特に正常の範囲の電位でな
くなったときにはより顕著な問題となる。
3を用いて説明する。配線110にノイズがのり、点111の電位が配線112よりも低
くなると、図3(a)に示すように配線112から点111へ向って電流が流れ点111
の電位が配線112の電位と等しくなるまで電流を供給する。これは整流素子108が導
通状態となる作用によるものである。そして配線110にノイズがのり、点111の電位
が配線113の電位よりも高くなると、図3(b)に示すように点111から配線113
へ電流が流れ、点111の電位が配線113の電位と等しくなるまで電流を放出しつづけ
る。これは整流素子109が導通状態となる作用によるものである。
ばやく正常な範囲の電位に戻すことが出来るようになる。
の電位が異常値になっても正常な範囲に戻すことができる。また、静電気により、トラン
ジスタが破壊されてしまうことも防止することができる。
そこで、図1に示した電流源回路の整流素子として、ダイオード接続したNチャネル型ト
ランジスタを適用した構成を図13(a)に、Pチャネル型トランジスタを適用した構成
を図13(b)に示す。
素子108、整流素子109に対応している。トランジスタ1301のゲート端子は配線
112に接続されている端子と接続されている。つまり点111が通常の電位の範囲で電
流源回路が動作している場合には、点111よりも配線112の方が電位が低いためトラ
ンジスタ1301のゲート端子はソース端子と短絡されていることになる。よってトラン
ジスタ1301はオフし、電流は流れない。ところが点111の電位が配線112の電位
よりも低くくなると、トランジスタ1301のゲート端子はドレイン端子と接続されてい
ることになり、トランジスタ1301のゲートソース間には電位差が生じ、トランジスタ
1301はオンし、電流が流れるようになる。
ている。つまり、点111が通常の電位の範囲で電流源回路が動作している場合には、点
111よりも配線113の方が電位が高いためトランジスタ1302のゲート端子はソー
ス端子と短絡されていることになる。よってトランジスタ1302はオフし、電流は流れ
ない。ところが点111の電位が配線113の電位よりも高くなるとトランジスタ130
2のゲート端子はドレイン端子と接続されていることになり、トランジスタ1302のゲ
ートソース間に電位差が生じ、トランジスタ1302はオンし、電流が流れるようになる
。
ジスタ1303、トランジスタ1304を適用することもできる。トランジスタ1303
のゲート端子は配線110に接続されている端子と短絡されている。つまり点111が通
常の電位の範囲で電流源回路が動作している場合には、点111よりも配線112の方が
電位が低いためトランジスタ1303のゲート端子はソース端子と短絡されていることに
なる。よってトランジスタ1303はオフし、電流は流れない。ところが点111の電位
が配線112の電位よりも低くなるとトランジスタ1303のゲート端子はドレイン端子
と接続されていることになり、トランジスタ1303のゲートソース間に電位差が生じ、
トランジスタ1303はオンし、電流が流れるようになる。
ている。つまり、点111が通常の電位の範囲で電流源回路が動作している場合には、点
111よりも配線113の方が電位が高いためトランジスタ1304のゲート端子はソー
ス端子と短絡されていることになる。よってトランジスタ1304はオフし、電流は流れ
ない。ところが点111の電位が配線113の電位よりも高くなるとトランジスタ130
4のゲート端子はドレイン端子と接続されていることになり、トランジスタ1304のゲ
ートソース間に電位差が生じ、トランジスタ1304はオンし、電流が流れるようになる
。
、トランジスタ1302を図13(b)に示すトランジスタ1304に置き換えたり、図
13(a)に示す構成において、トランジスタ1301を図13(b)に示すトランジス
タ1303に置き換えたりしても良い。また、これらを適宜組み合わせて複数用いて整流
素子を形成しても良い。例えば図33(a)に示すように、ダイオード接続したNチャネ
ル型トランジスタとダイオード接続したPチャネル型トランジスタを並列に接続しても良
いし、図33(b)に示すようにNチャネル型トランジスタとダイオード接続したPチャ
ネル型トランジスタを直列に接続しても良い。
。電流の流れを制御できるものなら、何でも良い。トランジスタでもよいし、ダイオード
でもよいし、それらを組み合わせた論理回路でもよい。よって、スイッチとしてトランジ
スタを用いる場合、そのトランジスタは、単なるスイッチとして動作するため、トランジ
スタの極性(導電型)は特に限定されない。ただし、オフ電流が少ない方が望ましい場合
、オフ電流が少ない方の極性のトランジスタを用いることが望ましい。オフ電流が少ない
トランジスタとしては、LDD領域を設けているもの等がある。また、スイッチとして動
作させるトランジスタのソース端子の電位が、低電位側電源(Vss、VGND、0Vなど
)に近い状態で動作する場合はnチャネル型を、反対に、ソース端子の電位が、高電位側
電源(Vddなど)に近い状態で動作する場合はpチャネル型を用いることが望ましい。
なぜなら、ゲートソース間電圧の絶対値を大きくできるため、スイッチとして、動作しや
すいからである。なお、nチャネル型とpチャネル型の両方を用いて、CMOS型のスイ
ッチにしてもよい。
N接合やPIN接合のダイオードやショットキー型のダイオードやカーボンナノチューブ
を用いたダイオードなどを用いてもよい。また、ダイオード接続のトランジスタとこれら
を組み合わせてもよい。
13が配線105と同電位に設定されている場合には、トランジスタ1301〜1304
の閾値電圧Vthは低い方がよい。その方が、点111の電位が正常な範囲を超えたら直
ぐに正常な範囲の電位に戻すように、トランジスタ1301〜1304に電流が流れるか
らである。
ンジスタ102のゲートソース間に接続されることが望ましい。トランジスタのソース端
子側の電位が変動しても、トランジスタ102のVgsは変化しないからである。
である。
電流が流れなくなるからである。そのために、マルチゲート構造にしたり、LDD構造に
したりしてもよい。
であり、そのときの構成は図8に示す。
して配線810の他方はトランジスタ802のドレイン端子と、さらにスイッチ804を
介してトランジスタ802のゲート端子及び容量素子803の一方の端子と接続されてい
る。そして容量素子の他方の端子は、配線807と接続されており、トランジスタ802
のソース端子は、配線806に接続されている。よって容量素子803はトランジスタ8
02のゲート端子の電位を保持することが出来る。そして配線810の点811において
整流素子808を介して配線812と、整流素子809を介して配線813と接続されて
いる。整流素子808の一方の端子が接続されている配線812の電位は配線805と等
しくなっている。そして整流素子808の順方向は配線812から点811への方向であ
る。整流素子809の一方の端子が接続されている配線813の電位は配線806及び8
07の電位と等しくなっている。そして整流素子809の順方向は点811から配線81
3の方向である。つまり、正常なときには、整流素子808、809は非導通状態になっ
ている。
いるが、これらの配線は同一の配線であっても、違っていても構わないし、電位はVDD
でなくても構わないし、各々の電位が異なっていても構わない。つまり、配線805及び
812より高電位であればよい。また、整流素子809の特性によっては、配線813の
電位は配線806及び807の電位より少し高い電位の方が好ましい場合もあるが、逆に
少し低い電位であっても構わない。つまり、点811の電位が正常な範囲からはずれたら
整流素子809がオンするような電位であればよい。また、配線805及び812の電位
はGNDとなっているが、これらの配線は同一の配線であっても、違っていても構わない
し、電位はGNDでなくても構わないし、各々の電位が異なっていても構わない。また、
整流素子808の特性によっては、配線812の電位は配線805電位より少し低い電位
の方が好ましい場合もあるが、逆に少し高い電位であっても構わない。つまり、点811
の電位が正常な範囲からはずれたら整流素子808がオンするような電位であればよい。
場合に、すばやく正常な範囲の電位に戻すことが出来るようになる。
そこで、図8に示した電流源回路の整流素子としてダイオード接続したPチャネル型トラ
ンジスタを適用した構成を図14(a)に、Nチャネル型トランジスタを適用した構成を
図14(b)に示す。
素子808、整流素子809に対応している。トランジスタ1401のゲート端子は配線
810に接続されている端子と接続されている。つまり点811が通常の電位の範囲で電
流源回路が動作している場合には、点811よりも配線812の方が電位が低いためトラ
ンジスタ1401のゲート端子はソース端子と短絡されていることになる。よってトラン
ジスタ1401はオフし、電流は流れない。ところが点811の電位が配線812の電位
よりも低くなると、トランジスタ1401のゲート端子はドレイン端子と接続されている
ことになり、トランジスタ1401のゲートソース間に電位差が生じ、トランジスタ14
01はオンし、電流が流れるようになる。
。つまり、点811が通常の電位の範囲で電流源回路が動作している場合には、点811
よりも配線813の方が電位が高いためトランジスタ1402のゲート端子はソース端子
と短絡されていることになる。よってトランジスタ1402はオフし、電流は流れない。
ところが点811の電位が配線813の電位よりも高くなるとトランジスタ1402のゲ
ート端子はドレイン端子と接続されていることになり、トランジスタ1402のゲートソ
ース間に電位差が生じ、トランジスタ1402はオンし、電流が流れるようになる。
ジスタ1403、トランジスタ1404を適用することもできる。トランジスタ1403
のゲート端子は配線810に接続されている端子と短絡されている。つまり点811が通
常の電位の範囲で電流源回路が動作している場合には、点811よりも配線812の方が
電位が低いためトランジスタ1403のゲート端子はソース端子と短絡されていることに
なる。よってトランジスタ1403はオフし、電流は流れない。ところが点811の電位
が配線812の電位よりも低くなるとトランジスタ1403のゲート端子はドレイン端子
と接続されていることになり、トランジスタ1403のゲートソース間に電位差が生じ、
トランジスタ1403はオンし、電流が流れるようになる。
。つまり、点811が通常の電位の範囲で電流源回路が動作している場合には、点811
よりも配線813の方が電位が高いためトランジスタ1404のゲート端子はソース端子
と短絡されていることになる。よってトランジスタ1404はオフし、電流は流れない。
ところが点811の電位が配線813の電位よりも高くなるとトランジスタ1404のゲ
ート端子はドレイン端子と接続されていることになり、トランジスタ1404のゲートソ
ース間に電位差が生じ、トランジスタ1404はオンし、電流が流れるようになる。
N接合やPIN接合のダイオードやショットキー型のダイオードやカーボンナノチューブ
を用いたダイオードなどを用いてもよい。また、ダイオード接続のトランジスタとこれら
を組み合わせてもよい。
13が配線105と同電位に設定されている場合には、トランジスタ1401〜1404
の閾値電圧Vthは低い方がよい。点811の電位が正常な範囲を超えたら直ぐに正常な
範囲の電位に戻すように電流が流れるからである。
ンジスタ802のゲートソース間に接続されることが望ましい。トランジスタ802のソ
ース端子側の電位が変動しても、トランジスタ802のVgsは変化しないからである。
である。
電流が流れなくなるからである。そのために、ダイオード接続のトランジスタをマルチゲ
ート構造にしたり、LDD構造にしたりしてもよい。
、トランジスタ1402を図14(b)に示すトランジスタ1404に置き換えたり、図
14(a)に示す構成において、トランジスタ1401を図14(b)に示すトランジス
タ1403に置き換えたりしても良い。また、これらを適宜組み合わせて複数用いて整流
素子を形成しても良い。例えば図34(a)に示すように、ダイオード接続したNチャネ
ル型トランジスタとダイオード接続したPチャネル型トランジスタを並列に接続しても良
いし、図34(b)に示すようにNチャネル型トランジスタとダイオード接続したPチャ
ネル型トランジスタを直列に接続しても良い。
図1に示した基本電流源101として、飽和領域で動作させるトランジスタが用いられる
場合が多い。そこで本実施の形態では基本電流源101に飽和領域で動作させるトランジ
スタを適用した場合の本発明の原理について説明する。
の電流源回路の構成を図4に示す。トランジスタ401のソース端子が配線105に接続
され、ドレイン端子は配線110に接続されている。そしてトランジスタ401のゲート
端子402には所定の電位が入力される。このトランジスタ401は飽和領域で動作させ
るため、ゲート端子402とソース端子の電位差によって電流値の大きさは概ね決定され
、ドレイン端子の電位の影響をあまり受けることがない。つまり、ソース端子は配線10
5に接続されており定電位となっているため、ゲート電位の値で電流値が概ね決まるため
、電流源として動作することとなる。よって、飽和領域で動作させるトランジスタ401
を適用することで、基本電流源としての役割を担うことが出来る。なお、図1の構成と共
通する所は共通の符号を用いている。
場合もある。あるいは、トランジスタ401のゲートとドレイン端子を短絡し、トランジ
スタ401のドレイン端子に所定の電流を流すことにより、最適な大きさのゲート電圧を
生成させることにより、トランジスタ401のゲート電位を決定する場合もある。
ば配線110と他の配線との交差部における寄生容量(交差容量)が原因となって生じる
。あるいは、静電気によって生ずる。このノイズにより配線の電位が通常に動作している
場合の電位の範囲を超えて高くなったり低くなったりする。
明する。配線110にノイズがのり、点111の電位が配線112よりも低くなると、配
線112から点111へ向って電流が供給され点111の電位が配線112の電位と等し
くなるまで電流を供給する。これが整流素子108が導通状態となる作用によるものであ
る。そして配線110にノイズがのり、点111の電位が配線105の電位よりも高くな
ると、点111から配線113へ電流を放出し、点111の電位が配線113の電位と等
しくなるまで電流を放出しつづける。これは整流素子109が導通状態となる作用による
ものである。
を用いて説明する。なお、図4の構成と共通する所は共通の符号を用いている。
ときの従来の電流源回路の動作について説明する。
成されている。そして、オフしているトランジスタ102のゲート電位は容量素子103
で蓄積されている。図5(c)は、配線110と点111において交差している配線50
1の電位が、VDDの状態で電流源回路の書き込みが行われるときの図5(a)の電流源
回路の等価回路を模式的に示した図である。このとき配線105から配線107へ信号電
流の書き込みが行われると同時に、配線501から点111へも電流が流れ、寄生容量5
03に電荷が蓄積される。そして配線501と点111の間の電位差は寄生容量で保持さ
れることになる。なお、抵抗504は配線110の配線抵抗やトランジスタ401の内部
抵抗等を、抵抗505は配線110の配線抵抗やスイッチ104の接触抵抗(トランジス
タにより形成されているときはトランジスタの内部抵抗)等を表している。また、実際に
は抵抗504及び505は可変抵抗であると考えられるが、本実施の形態では模式的に定
抵抗で表している。
容量503が配線501と点111の間の電位差を保持しているため低電位側の点111
は(VDD−GND)分だけ低くなり、GNDよりも低い電位となる。
い電位となってしまう。このときトランジスタ401のソース端子は配線105に接続さ
れているためトランジスタ401のゲートソース間電圧に変化はない。なお、トランジス
タ401のドレインソース間の電圧は大きくなるが、トランジスタ401は飽和領域で動
作しているため配線105からの電流はほとんど増加しない。そのため、点111はGN
Dよりも低い電位からなかなか上昇しない。また、トランジスタ102については、トラ
ンジスタ102の配線110側に接続された端子がソース端子となるため、ゲート端子と
ソース端子は等電位となる。つまり、トランジスタ102のVgsは0Vとなり、トラン
ジスタ102はオフする。よって、配線106から点111へは電流が流れない。従って
点111はGNDより低い電位からなかなか上昇しない。
しない。また、トランジスタ102の配線106側に接続されている端子よりも配線11
0側に接続されている端子の電位が低くなるためNチャネル型であるトランジスタ102
のソース端子は配線110側に接続された端子となる。すると、トランジスタ102のソ
ース端子とゲート端子はスイッチ104を介して短絡されているからトランジスタ102
もオフするため、配線106からも電流が供給されない。よって点111の電位を正常の
範囲の電位にするためには時間がかかってしまう。
、そのときの従来の電流源回路の動作について説明する。
線501の電位がGNDの状態で電流源回路の書き込みが行われるときの電流源回路の等
価回路を模式的に示した図である。このとき配線105から配線107へ信号電流の書き
込みが行われると同時に、点111から配線501へも電流が流れ、寄生容量503に電
荷が蓄積される。そして配線501と点111の間の電位差は寄生容量で保持されること
になる。なお、抵抗504は配線110の配線抵抗やトランジスタ401の内部抵抗等を
、抵抗505は配線110の配線抵抗やスイッチ104の接触抵抗(トランジスタにより
形成されているときはトランジスタの内部抵抗)等を表している。また、実際には抵抗5
04及び505は可変抵抗であると考えられるが、本実施の形態では模式的に定抵抗で表
している。
容量503が配線501と点111の間の電圧を保持しているため高電位側の点111は
(VDD−GND)分だけ高くなり、VDDよりも高い電位となる。
うと、トランジスタ401のソース端子は配線110に接続されている側の端子となり、
トランジスタ401のゲートソース間電圧の絶対値が上昇する。その結果、図6(a)に
示すように、点111から配線105へ電流が流れ、点111の電位は下がる。ただし、
点111の電位が下がってくると、トランジスタ401のVgsの絶対値が小さくなって
くる。したがってトランジスタ401に流れる電流が小さくなる。したがって、点111
の電位が正常に戻るのが遅くなる。一方、トランジスタ102のゲートソース間電圧が大
きくなるので、点111から配線106への電流が流れる。したがって、点111の電位
は下がる。ただし、点111の電位が下がるとトランジスタ102のVgsも小さくなる
ため、トランジスタ102に流れる電流が小さくなる。したがって点111の電位が正常
に戻るのが遅くなる。このように、点111の電位が高くなったときは、トランジスタ1
02に電流が流れやすくなり、トランジスタ401にも電流が流れるため、配線110の
電位が配線105の電位よりも低くなったときよりも正常の電位に戻りやすい。
109の電流駆動能力よりも大きく設定することで、配線110にノイズがのり正常の動
作時の電位の範囲を超えた場合に効果的に正常の電位に戻すことが出来る。例えば、整流
素子108の電流駆動能力を整流素子109の2倍以上、より望ましくは5倍以上大きく
する。したがって、場合によっては図7に示すように整流素子108のみを挿入しても構
わない。この構造によっても従来の構造より、ノイズによって通常の範囲を超えた電位を
早い時間で正常の範囲に戻すことができる。
実施の形態1で説明した構成では、基本電流源の役割を果たすトランジスタはPチャネル
型を用いているがこれに限定されない。図4の回路に対して図9の回路では基本電流源の
役割をするトランジスタの極性(導電型)を変更して回路の接続構造を変更しない場合の
例を図9に示す。なお、図9は図8の基本電流源801にNチャネル型のトランジスタを
適用したものに相当する。
接続されている。そしてトランジスタ901のゲート端子には所定の電位が入力される。
このトランジスタ901は飽和領域で動作させるため、ゲート端子902とソース端子の
電位差によって電流値の大きさは概ね決定され、ドレイン端子の電位の影響をあまり受け
ることがない。つまり、ソース端子は配線805に接続されており定電位となっているた
め、ゲート電位の値で電流値が概ね決まるため、電流源として動作することとなる。よっ
て、飽和領域で動作させるトランジスタ901を適用することで、基本電流源としての役
割を担うことが出来る。なお、図8の構成と共通する所は共通の符号を用いている。
る場合もある。あるいは、トランジスタ901のゲートとドレイン端子を短絡し、トラン
ジスタ901のドレイン端子に所定の電流を流すことにより、最適な大きさのゲート電圧
を生成させることにより、トランジスタ901のゲート電位を決定する場合もある。
ば、配線810と他の配線との交差部における寄生容量(交差容量)が原因となって生じ
る。あるいは静電気によって生じる。このノイズにより配線の電位が通常に動作している
場合の電位より高くなったり低くなったりする。
明する。配線810にノイズがのり、点811の電位が配線812よりも低くなると、配
線812から点811へ向って電流が供給され、点811の電位が配線812の電位と等
しくなるまで電流を供給する。これは整流素子808が導通状態となる作用によるもので
ある。そして配線810にノイズがのり、点811の電位が配線813の電位よりも高く
なると、整流素子809に順方向電圧が加わり、点811から配線813へ電流を放出し
、点811の電位が配線813の電位と等しくなるまで電流を放出しつづける。これは整
流素子809が導通状態となる作用によるものである。
11を用いて説明する。なお、図9の構成と共通する所は共通の符号を用いている。
のときの従来の電流源回路の動作について説明する。
が形成されている。そして、オフしているトランジスタ802のゲート電位は容量素子8
03で蓄積されている。図10(c)では、配線810と点811において交差している
配線1001の電位が、VDDの状態で電流源回路の書き込みが行われるときの図10(
a)の電流源回路の等価回路を模式的に示した図である。このとき配線807から配線8
05へ電流が流れ、信号電流の書き込みが行われると同時に、配線1001から点811
へも電流が流れ、寄生容量1003に電荷が蓄積される。そして配線1001と点811
の間の電位差は寄生容量で保持されることになる。なお、抵抗1004は配線810の配
線抵抗やトランジスタ901の内部抵抗等を、抵抗1005は配線810の配線抵抗やス
イッチ804の接触抵抗(トランジスタにより形成されているときはトランジスタの内部
抵抗)等を表している。なお、これらの抵抗は模式的に表しているが、実際には飽和領域
で動作するトランジスタ901は可変抵抗器のような性質をし、また、スイッチ804に
よる抵抗は殆どないように設計される。
寄生容量1003が配線1001と点811の間の電位差を保持しているため、低電位側
の点811はGNDよりも低い電位となる。
うと、トランジスタ901のソース端子は配線810に接続されている側の端子となり、
トランジスタ801のゲートソース間電圧の絶対値が上昇する。その結果、図10(b)
に示すように、配線805から点811へ電流が流れ、点811の電位は上がる。ただし
、点811の電位が上がってくると、トランジスタ901のVgsの絶対値が小さくなっ
てくる。したがってトランジスタ901に流れる電流が小さくなる。したがって、点81
1の電位が正常に戻るのが遅くなる。一方、トランジスタ802のゲートソース間電圧の
絶対値が上昇するので、配線806から点811への電流が流れる。したがって、点81
1の電位は上がる。ただし、点811の電位が上がるとトランジスタ802のVgsも小
さくなるため、トランジスタ802に流れる電流が小さくなる。したがって点811の電
位が正常に戻るのが遅くなる。このように、点811の電位が低くなったときは、トラン
ジスタ802に電流が流れやすくなり、トランジスタ901にも電流が流れるため、電位
が高くなったときよりも正常の電位に戻りやすい。
のときの従来の電流源回路の動作について説明する。
差している配線1001の電位がGNDの状態で電流源回路の書き込みが行われるときの
電流源回路の等価回路を模式的に示した図である。このとき配線807から配線805へ
電流が流れ、信号電流の書き込みが行われると同時に、点811から配線1001へも電
流が流れ、寄生容量に電荷が蓄積される。そして配線1001と点811の間の電位差は
寄生容量で保持されることになる。なお、抵抗1004は配線810の配線抵抗やトラン
ジスタ902の内部抵抗等を、抵抗1005は配線810の配線抵抗やスイッチ804の
接触抵抗(トランジスタにより形成されているときはトランジスタの内部抵抗)等を表し
ている。なお、これらの抵抗は模式的に表しているが、実際には飽和領域で動作するトラ
ンジスタ901は可変抵抗のような性質をし、また、スイッチ804による抵抗は殆どな
いように設計される。
寄生容量1003が配線1001と点811の間の電位差を保持しているため高電位側の
点811は(VDD−GND)分だけ高くなり、VDDよりも高い電位となる。こうして
、配線1001の信号がノイズとなり点811の電位が通常の電流源回路の動作範囲であ
るVDDよりも高電位となる。
い電位となってしまう。このときトランジスタ901のソース端子は805であるためト
ランジスタ901のゲートソース間電圧に変化はない。なお、トランジスタ901のドレ
インソース間の電圧は大きくなるが、トランジスタ901は飽和領域で動作しているため
配線805へ放出される電流はほとんど増加しない。そのため、点811はVDDよりも
高い電位からなかなか下降しない。また、トランジスタ802については、トランジスタ
802の配線811側に接続された端子がソース端子となるため、ゲート端子とソース端
子は等電位となる。つまり、トランジスタ802のVgsは0Vとなりトランジスタ80
2はオフとなる。よって、点811から配線806へは電流が流れない。したがって、点
811はVDDより高い電位からなかなか下降しない。
増加しない。また、トランジスタ802の配線806側に接続されている端子よりも配線
110側に接続されている端子の電位が高くなるためPチャネル型であるトランジスタ8
02のソース端子は配線811側となる。すると、トランジスタ802のソース端子とゲ
ート端子はスイッチ804を介して短絡されているからトランジスタ802もオフするた
め、配線806へも電流が放出されない。よって点811の電位を正常の範囲の電位にす
るためには時間がかかってしまう。
8の電流能力よりも大きく設定することで、配線810にノイズがのり正常の動作時の電
位の範囲を超えた場合に効果的に正常の電位に戻すことが出来る。例えば、整流素子80
9の電流供給能力を整流素子808の2倍以上、より望ましくは5倍以上大きくする。し
たがって、場合によっては図12に示すように整流素子809のみを挿入しても構わない
。この構造によっても従来の構造より、ノイズによって通常の範囲を超えた電位を早い時
間で正常の範囲に戻すことができる。
本発明の適用することができる電流源回路の他の構成について説明する。本実施の形態の
電流源回路の電流源TFTはソース端子が固定電位に接続されていない構成である。つま
り、本実施の形態に示す構成のように、電流源TFTのソース端子の電位が変動してしま
うような構成の電流源回路においても本発明は有効である。
基本電流源3501を介して配線3505と接続されている。そして配線3510の他方
はトランジスタ3502のソース端子と、さらに容量素子3503を介してトランジスタ
3502のゲート端子と接続されている。さらに、トランジスタ3502のゲート端子は
スイッチ3504を介してトランジスタ3502のドレイン端子及び配線3506に接続
されている。よって容量素子3503はトランジスタ3502のゲート端子の電位を保持
することが出来る。そして配線3510の点3511において整流素子3508を介して
配線3512と、整流素子3509を介して配線3513と接続されている。整流素子3
508の一方の端子が接続されている配線3512の電位は配線3506と等しくなって
いる。そして整流素子3508の順方向は配線3512から点3511への方向である。
整流素子3509の一方の端子が接続されている配線3513の電位は配線3505の電
位と等しくなっている。そして整流素子3509の順方向は点3511から配線3513
の方向である。つまり、正常なときには3508、3509は非導通状態になっている。
流源回路に書き込むときにはスイッチ3504はオンにする。すると、基本電流現350
1からの信号電流は容量素子3503に流れ、トランジスタ3502の電位が容量素子3
503に蓄積される。そして容量素子3503に電流が流れなくなると書き込みは完了し
、定常状態となる。そして、スイッチ3504をオフにする。こうして、トランジスタ3
502に信号電流を流すために必要なゲートソース間電圧が容量素子3503に保持され
る。
作時における電位の範囲を超えて電位が変化すると、整流素子3508又は整流素子35
09に電流が流れ、素早く正常な範囲の電位に戻すことができる。
型のトランジスタ3601を用いることが多い。
正常の範囲の電位からはずれることがある。
このときトランジスタ3501のソース端子は3505であるためトランジスタ3501
のゲートソース間電圧に変化はない。なお、トランジスタ3501のドレインソース間の
電圧は大きくなるが、トランジスタ3501は飽和領域で動作しているため配線3505
からの電流はほとんど増加しない。そのため、点3511はGNDよりも低い電位からな
かなか上昇しない。また、トランジスタ3502については、トランジスタ3502の配
線3506側に接続された端子がソース端子となる。そして、電流源回路に書き込みを行
っているときにはスイッチ3504はオンしているので、ゲート端子とソース端子は短絡
されているため等電位となる。つまり、トランジスタ3502のVgsは0Vとなり、ト
ランジスタ3502はオフする。よって、配線3506から点3511へは電流が流れな
い。従って点3511はGNDより低い電位からなかなか上昇しない。
5からの電流はほとんど増加しない。また、トランジスタ3502の配線3506側に接
続されている端子よりも配線3510側に接続されている端子の電位が低くなるためPチ
ャネル型であるトランジスタ3502のソース端子は配線3506側に接続された端子と
なる。すると、トランジスタ3502のソース端子とゲート端子はスイッチ3504を介
して短絡されているからトランジスタ3502もオフするため、配線3506からも電流
が供給されない。よって点3511の電位を正常の範囲の電位にするためには時間がかか
ってしまう。
タ3501のソース端子は配線3510に接続されている側の端子となり、トランジスタ
3501のゲートソース間電圧の絶対値が上昇する。その結果、点3511から配線35
05へ電流が流れ、点3511の電位は下がる。ただし、点3511の電位が下がってく
ると、トランジスタ3501のVgsの絶対値が小さくなってくる。したがってトランジ
スタ3501に流れる電流が小さくなる。したがって、点3511の電位が正常に戻るの
が遅くなる。一方、トランジスタ3502には点3511から配線3506への電流が流
れる。したがって、点3511の電位は下がる。ただし、点3511の電位が下がるとト
ランジスタ3502のVgsも小さくなるため、トランジスタ3502に流れる電流が小
さくなる。したがって点3511の電位が正常に戻るのが遅くなる。このように、点35
11の電位が高くなったときは、トランジスタ3502に電流が流れやすくなり、トラン
ジスタ3501にも電流が流れるため、配線3510の電位が配線3505の電位より低
くなったときよりも正常の電位に戻りやすい。
素子3509の電流駆動能力よりも大きく設定することで、配線3510にノイズがのり
正常の動作時の電位の範囲を超えた場合に効果的に正常の電位に戻すことが出来る。例え
ば、整流素子3508の電流供給能力を整流素子3509の2倍以上、より望ましくは5
倍以上大きくする。したがって、場合によっては整流素子3508のみを挿入しても構わ
ない。この構造によっても従来の構造より、ノイズによって通常の範囲を超えた電位を早
い時間で正常の範囲に戻すことができる。
いているがこれに限定されない。図36の回路に対して図38の回路では基本電流源の役
割をするトランジスタの極性(導電型)を変更して回路の接続構造を変更しない場合の例
を示す。なお、図38は図37の基本電流源3701にNチャネル型のトランジスタを適
用したものに相当する。
り、配線3705より低い電位となってしまうと、トランジスタ3801のソース端子は
配線3710に接続されている側の端子となり、トランジスタ3801のゲートソース間
電圧の絶対値が上昇する。その結果、配線3705から点3711へ電流が流れ、点37
11の電位は上がる。ただし、点3711の電位が上がってくると、トランジスタ380
1のVgsの絶対値が小さくなってくる。したがってトランジスタ3801に流れる電流
が小さくなる。したがって、点3711の電位が正常に戻るのが遅くなる。一方、トラン
ジスタ3702には配線3706から点3711への電流が流れる。したがって、点37
11の電位は上がる。ただし、点3711の電位が上がるとトランジスタ3702のVg
sも小さくなるため、トランジスタ3702に流れる電流が小さくなる。したがって点3
711の電位が正常に戻るのが遅くなる。このように、点3711の電位が低くなったと
きは、トランジスタ3702に電流が流れやすくなり、トランジスタ3801にも電流が
流れる。
まうことがある。このときトランジスタ3801のソース端子は3705であるためトラ
ンジスタ3801のゲートソース間電圧に変化はない。なお、トランジスタ3801のド
レインソース間の電圧は大きくなるが、トランジスタ3801は飽和領域で動作している
ため配線3705へ放出される電流はほとんど増加しない。そのため、点3711はVD
Dよりも高い電位からなかなか下降しない。また、トランジスタ3702については、ト
ランジスタ3702の配線3706側に接続された端子がソース端子となるため、ゲート
端子とソース端子は等電位となる。つまり、トランジスタ3702のVgsは0Vとなり
トランジスタ3702はオフとなる。よって、点3711から配線3706へは電流が流
れない。したがって、点3711はVDDより高い電位からなかなか下降しない。
まり増加しない。また、トランジスタ3702の配線3706側に接続されている端子よ
りも配線3710側に接続されている端子の電位が高くなるためNチャネル型であるトラ
ンジスタ3702のソース端子は配線3706側となる。すると、トランジスタ3702
のソース端子とゲート端子はスイッチ3704を介して短絡されているからトランジスタ
3702もオフするため、配線3706へも電流が放出されない。よって点3711の電
位を正常の範囲の電位にするためには時間がかかってしまう。
3708の電流能力よりも大きく設定することで、配線3710にノイズがのり正常の動
作時の電位の範囲を超えた場合に効果的に正常の電位に戻すことが出来る。例えば、整流
素子3709の電流供給能力を整流素子3708の2倍以上、より望ましくは5倍以上大
きくする。したがって、場合によっては整流素子3709のみを挿入しても構わない。こ
の構造によっても従来の構造より、ノイズによって通常の範囲を超えた電位を早い時間で
正常の範囲に戻すことができる。
本実施の形態では電流源回路に接続されている配線が、正常の範囲の電位をはずれたとき
に、整流素子を用いずに別の配線から電流の供給及び放出する方法を示す。
一方は配線3905と基本電流源3901を介して接続されている。そして、配線391
0の他方はトランジスタ3902のドレイン端子と、さらにスイッチ3904を介してト
ランジスタ3902のゲート端子及び容量素子3903の一方の端子と接続されている。
そして、容量素子3903の他方の端子は配線3907に接続されている。よって容量素
子3903はトランジスタ3902のゲート端子の電位を保持することが出来る。なお、
トランジスタ3902のソース端子は配線3906と接続されている。そして、点391
7において、電位検出回路3915が配線3910に接続され、電位検出回路3916が
配線3910に接続されている。そして、電位検出回路3915及び電位検出回路391
6は、配線3910の点3917の電位を検出する。そして、この電位が配線3912の
電位より低くなったときには、電位検出回路3915からの出力がスイッチ3908をオ
ンにする。すると、配線3912から点3911に電流が供給され、配線3910の電位
を正常の範囲の電位に素早く戻すことができる。また、点3911の電位が配線3913
の電位より高くなったときには、電位検出回路3916の出力がスイッチ3909をオン
にする。すると、配線3913へ電流が放出し、配線3910の電位を正常の範囲の電位
に素早く戻すことができる。
きる。電位検出回路3915は図40のボルテージコンパレータ4001に対応し、電位
検出回路3916は図40のボルテージコンパレータ4002に対応する。ボルテージコ
ンパレータ4001の非反転入力端子にはGNDの電位が入力され、ボルテージコンパレ
ータ4002の反転入力端子にはVDDの電位が入力されている。そして配線3910の
点3917の電位はボルテージコンパレータ4001の反転入力端子及びボルテージコン
パレータ4002の非反転入力端子に入力される。点3917の電位がGNDの電位より
も低いときにはボルテージコンパレータ4001の出力からHレベルの信号がスイッチ3
908に入力されスイッチ3908はオンする。一方点3917の電位がVDDの電位よ
りも高いときにはボルテージコンパレータ4002の出力からHレベルの信号がスイッチ
3909入力されスイッチ3909がオンする。こうしてボルテージコンパレータにより
電位検出回路の機能を果たすことができる。
ッチ3909とをそれぞれまとめて実現されたものが実施の形態1のそれぞれの整流素子
108と整流素子109に相当する。
10の一方は配線4105と基本電流源4101を介して接続されている。そして、配線
4110の他方はトランジスタ4102のドレイン端子と、さらにスイッチ4104を介
してトランジスタ4102のゲート端子及び容量素子4103の一方の端子と接続されて
いる。そして、容量素子4103の他方の端子は配線4107に接続されている。よって
容量素子4103はトランジスタ4102のゲート端子の電位を保持することが出来る。
なお、トランジスタ4102のソース端子は配線4106と接続されている。そして、点
4111において、電位検出回路4108が配線4110に接続されている。また、点4
112においてスイッチ4109を介して基準電位配線4112は配線4110と接続さ
れている。
でここでは省略する。
の電位を電位検出回路4108が検出し、スイッチ4109をオンにすることで、基準電
位配線4112から電流を供給する。こうして配線4110の電位が正常の範囲からはず
れたときに素早く正常の範囲の電位に戻すことができる、
ように、GNDからVDDの間の電位に設定するのが好ましい。もちろん電位が高くなり
すぎたとき及び、低くなりすぎたときの両方において素早く正常な範囲の電位に戻すこと
ができるように、正常な範囲の上限と下限の中間の電位に設定してもよい。
112の代わりに可変電源を用いたときの構成の例を図42に示す。
なお、図41の構成と同じところは共通の符号を用いている。
ージフォロワ4203を有する。配線4206は第2の基本電流源4201を介して配線
4204に接続され、他端はトランジスタ4202のドレイン端子及びゲート端子に接続
されている。このトランジスタ4202はドレイン端子とゲート端子が接続されている。
つまり、ダイオード接続されている。そして、トランジスタ4202のソース端子は配線
4204と接続されている、そして、トランジスタ4202のドレイン端子と接続されて
いる配線4206とボルテージフォロワ4203の非反転入力端子が接続されている。よ
って、ボルテージフォロワ4203は、トランジスタ4202のドレイン端子の電位と同
電位を出力することができる。なお、第1の基本電流源4101が供給する電流をI1、
第2の基本電流源が供給する電流をI2としトランジスタ4104のチャネル長がL1、
チャネル幅がW2とし、トランジスタ4202のチャネル長がL2、チャネル幅がW2と
したとき、I1:W1/L1=I2:W2/L2を満たすようにすることがよい。また、
I1=I2のときにはW1/L1=W2/L2とするのがよい。
スフォロワでもよい。つまり、インピーダンス変換できる回路ならよい(入力Imp大、
出力Imp小)。
検出回路4108が検出し、スイッチ4109をオンにする。そして、ボルテージフォロ
ワ4203から電流を供給し、配線4110の電位を素早く正常な範囲の電位に戻すこと
ができる。
コンパレータ4302並びにORゲートを用いて構成することができる。点4111の電
位が第1のボルテージコンパレータ4301の非反転入力端子及び第2のボルテージコン
パレータ4302の反転入力端子に入力され、第1のボルテージコンパレータ4301の
反転入力端子には電位VDDが入力され、第2のボルテージコンパレータ4302の非反
転入力端子には電位GNDが入力されている。ここで、VDDよりも高い電位がボルテー
ジコンパレータ4301の非反転入力端子に入力されると、ボルテージコンパレータ43
01の出力端子からはHレベルが出力される。一方、ボルテージコンパレータ4302の
反転入力端子にGNDよりも低い電位が入力されると、ボルテージコンパレータ4302
の出力端子からはHレベルが出力される。そして、入力電位がGNDからVDDの間の電
位のときには、ORゲートの両入力端子にはLレベルが入力されるため、ORゲートの出
力端子からはLレベルが出力される。そして、入力電位がGNDからVDDの間の電位か
らはずれると、ORゲートの入力端子の一方にHレベルの信号が入力されるため、ORゲ
ートの出力がHレベルになる。こうして、電位検出回路として動作することができる。も
ちろんこのような構成に限らず、本発明はどのような構成の電位検出回路を用いても構わ
ない。例えば、図44に示すようなチョッパーインバータコンパレータを用いてもよい。
a、容量素子4404a、スイッチ4405a及びインバータ4406aを有し、チョッ
パーインバータコンパレータ4401bはスイッチ4402b、スイッチ4403b、容
量素子4404b、スイッチ4405b及びインバータ4406bを有する。チョッパー
インバータコンパレータ4401aの出力端子はインバータ4407の入力端子に接続さ
れ、インバータ4407の出力端子がORゲート4408の一方の入力端子に接続されて
いる。チョッパーインバータコンパレータ4401bの出力端子がORゲートの他方の入
力端子に接続されている。
401bに比較電位を入力するとき(つまり、サンプリングするとき)にはスイッチ44
02a及び4405a並びにスイッチ4402b及び4405bをオンにする。このとき
インバータ4406a及びインバータ4406bは入力端子と出力端子が短絡されている
ため、オフセットキャンセルされる。そして、容量素子4404aには比較入力電位VD
Dと、オフセットキャンセルされたインバータ4406aの入力側(及び出力側)の電位
(Vaとする)との差分の電圧(VDD−Va)が保持される。また、容量素子4404
bには比較入力電位GNDと、オフセットキャンセルされたインバータ4406bの入力
側(及び出力側)の電位(Vbとする)との差分の電圧(GND−Vb)が保持される。
そして、入力電位の検出期間には、チョッパーインバータコンパレータ4401aのスイ
ッチ4402a及びスイッチ4405a、並びにチョッパーインバータコンパレータ44
01bのスイッチ4402b及びスイッチ4405bをオフにする。そしてスイッチ44
03a及びスイッチ4403bをオンにする。
たまま、容量素子440bは電位差(GND−Vb)を保持したまま、インバータ440
6a及びインバータ4406bの入力側の電位が変動する。
、容量素子4404aは電位差(VDD−Va)を保持したまま高電位側の電位がα分だ
け上昇するので、低電位側の電位もα分だけ上昇し、容量4404aの低電位側の電位は
Va+αになる。よって、インバータ4406aにHレベルが入力され、出力にLレベル
が出力され、また、インバータ4407によってレベルが反転し、ORゲートにはHレベ
ルの信号が入力される。つまりORゲートからHレベルの信号が出力される。一方、GN
Dより低い電位(GND−β)が入力電位に入力されると、容量素子4404bは電位差
(GND−Vb)を保持したまま低電位側の電位がβ分だけ下降するので、高電位側の電
位もβ分だけ下降し、容量素子4404bの高電位側の電位はVb−βになる。よって、
インバータ4406bにLレベルが入力され、出力にHレベルが出力され、この信号がO
Rゲートに入力され、Hレベルが出力される。
位はVaより上昇することはないためHレベルの信号がインバータ4406aに入力され
ることはない、つまり、ORゲート4408にHレベルの信号は入力されない。また、イ
ンバータ4406bの入力電位もVbより下降することはないためインバータ4406b
にLレベルの信号が入力されることはない。つまり、ORゲート4408にHレベルの信
号が入力されることはない。よって、入力電位がGNDからVDDの間のときにはORゲ
ートからHレベルの信号が出力されることはない。
検出回路4108が検出し、スイッチ4109をオンにする。そして、ボルテージフォロ
ワ4203から電流を供給し、配線4110の電位を素早く正常な範囲の電位に戻すこと
ができる。
本実施の形態では、表示装置、および、信号線駆動回路などの構成とその動作について
、説明する。信号線駆動回路の一部や画素に、実施の形態1及び2で示した電流源回路を
適用することができる。
回路(Gate Driver)1502、信号線駆動回路1510を有している。ゲー
ト線駆動回路1502は、画素配列1501に選択信号を順次出力する。信号線駆動回路
1510は、画素配列1501にビデオ信号を順次出力する。画素配列1501では、ビ
デオ信号に従って、光の状態を制御することにより、画像を表示する。信号線駆動回路1
510から画素配列1501へ入力するビデオ信号は、電流である場合が多い。つまり、
各画素に配置された表示素子や表示素子を制御する素子は、信号線駆動回路1510から
入力されるビデオ信号(電流)によって、状態を変化させる。画素に配置する表示素子の
例としては、EL素子やFED(フィールドエミッションディスプレイ)で用いる素子な
どがあげられる。
よい。
、シフトレジスタ1503、第1ラッチ回路(LAT1)1504、第2ラッチ回路(L
AT2)1505、デジタル・アナログ変換回路1506に分けられる。デジタル・アナ
ログ変換回路1506には、電圧を電流に変換する機能も有しており、ガンマ補正を行う
機能も有していてもよい。つまり、デジタル・アナログ変換回路1506には、画素に電
流(ビデオ信号)を出力する回路、すなわち、電流源回路を有しており、そこに本発明を
適用することが出来る。
号)を出力する回路、すなわち、電流源回路を有しており、そこにも、本発明を適用する
ことが出来る。
、フリップフロップ回路(FF)等を複数列用いて構成され、クロック信号(S−CLK
)、スタートパルス(SP)、クロック反転信号(S−CLKb)が入力される、これら
の信号のタイミングに従って、順次サンプリングパルスが出力される。
T1)1504に入力される。第1ラッチ回路(LAT1)1504には、ビデオ信号線
1508より、ビデオ信号が入力されており、サンプリングパルスが入力されるタイミン
グに従って、各列でビデオ信号を保持していく。なお、デジタル・アナログ変換回路15
06を配置している場合は、ビデオ信号はデジタル値である。また、この段階でのビデオ
信号は、電圧であることが多い。
る回路である場合は、デジタル・アナログ変換回路1506は省略できる場合が多い。そ
の場合、ビデオ信号は、電流であることも多い。また、画素配列1501に出力するデー
タが2値、つまり、デジタル値である場合は、デジタル・アナログ変換回路1506は省
略できる場合が多い。
ると、水平帰線期間中に、ラッチ制御線1509よりラッチパルス(Latch Pul
se)が入力され、第1ラッチ回路(LAT1)1504に保持されていたビデオ信号は
、一斉に第2ラッチ回路(LAT2)1505に転送される。その後、第2ラッチ回路(
LAT2)1505に保持されたビデオ信号は、1行分が同時に、デジタル・アナログ変
換回路1506へと入力される。そして、デジタル・アナログ変換回路1506から出力
される信号は、画素配列1501へ入力される。
換回路1506に入力され、そして、画素1501に入力されている間、シフトレジスタ
1503においては再びサンプリングパルスが出力される。つまり、同時に2つの動作が
行われる。これにより、線順次駆動が可能となる。以後、この動作を繰り返す。
力動作とを行うような回路である場合、その電流源回路に、電流を流す回路が必要となる
。そのような場合、リファレンス用電流源1514が配置されている。
ンジスタでもよいし、どのような基板上に形成されていてもよい。したがって、図15で
示したような回路が、全てガラス基板上に形成されていてもよいし、プラスチック基板に
形成されていてもよいし、単結晶基板に形成されていてもよいし、SOI基板上に形成さ
れていてもよいし、どのような基板上に形成されていてもよい。あるいは、図15におけ
る回路の一部が、ある基板に形成されており、図15における回路の別の一部が、別の基
板に形成されていてもよい。つまり、図15における回路の全てが同じ基板上に形成され
ていなくてもよい。例えば、図15において、画素配列1501とゲート線駆動回路15
02とは、ガラス基板上にTFTを用いて形成し、信号線駆動回路1510(もしくはそ
の一部)は、単結晶基板上に形成し、そのICチップをCOG(Chip On Gla
ss)で接続してガラス基板上に配置してもよい。あるいは、そのICチップをTAB(
Tape Auto Bonding)やプリント基板を用いてガラス基板と接続しても
よい。
る回路である場合、図16に示すように、リファレンス用電流源1514から第1ラッチ
回路(LAT1)1504に、ビデオ信号(アナログ電流)が入力されることもある。ま
た、図16において、第2ラッチ回路1505が存在しない場合もある。そのような場合
は、第1ラッチ回路1504に、より多くの電流源回路が配置されている場合が多い。
本実施の形態では、本発明を信号線駆動回路の一部に適用した構成について説明する。
について図17を用いて説明する。なお、図17では各列の信号線へ電流を供給するそれ
ぞれの電流源回路のうちのひとつの電流源回路を示している。
線110が配線1710に、スイッチ104がスイッチ1704に、トランジスタ102
がトランジスタ1702に、容量素子103が容量素子1703に、トランジスタ130
1、トランジスタ1302がトランジスタ1708、トランジスタ1709にそれぞれに
対応している。そして図13に示している配線105及び配線113は、図17の場合に
はひとつの配線1705に相当する。同様に図13に示している配線112、配線106
及び配線107は図17の場合には配線1706に相当する。そして配線1710とトラ
ンジスタ1702のドレイン端子との間にスイッチ1707が接続されている。またトラ
ンジスタ1702のドレイン端子はスイッチ1711の一方の端子とも接続され、スイッ
チ1711の他方の端子は信号線Siへと接続されている。点線は各列の信号線へ電流を
供給する一構成の電流源回路1712を表している。
電流を供給するために、リファレンス用電流源1701からの信号を電流源回路1712
に書きこむ。このときスイッチ1704及びスイッチ1707はオンにし、スイッチ17
11はオフにする。そしてリファレンス用電流源1701からの電流が容量素子1703
に流れ、トランジスタ1702のゲート電位が蓄積される。この書き込みのとき、ノイズ
などにより配線1710の電位が通常の範囲を超えた場合には正常の範囲の電位に戻すよ
うにトランジスタ1708又はトランジスタ1709が作用する。つまり、配線1710
の電位が配線1705の電位より高くなった場合には、トランジスタ1709の作用によ
り配線1710から配線1705へ電流を放出する。つまり、トランジスタ1709は、
配線1710の電位を配線1705の電位まで下げるような働きをする。そして配線17
10の電位が配線1706の電位よりも低くなった場合には、トランジスタ1708の作
用により配線1706から配線1710へ電流を供給する。つまり、トランジスタ170
8は、配線1710の電位を配線1706の電位まで上げるような働きをする。こうして
ノイズによる書き込み動作の遅延を低減することができる。
を供給する場合にはスイッチ1704及びスイッチ1707をオフにしてトランジスタ1
702のゲートソース間電圧を容量素子1703に保持させる。そして、スイッチ171
1をオンにすると、信号電流を信号線Siに流すことが出来る。
び2で示した様々な構成を組み合わせて用いることが出来る。
ランジスタの様々な配置例について説明する。
1709の一組を各列の電流源回路1712を介して配置した構成となっている。このよ
うに配置することでノイズにより、正常の範囲を超えた電位を正常に戻すための作用が各
列で概ね等しくすることが出来る。とくに、配線1710の配線抵抗や交差容量が大きい
場合は、トランジスタ1708やトランジスタ1709から遠い場所では、配線1710
の電位が戻りにくい。したがって、多数のトランジスタ1708やトランジスタ1709
を配線1710に一定間隔で配置させることにより、配線1710のどの位置であっても
、素早く配線1710の電位を戻しやすくすることができる。
ジスタ1709を配置できないときは図19に示すように電流源回路1712の各列に電
流供給用のトランジスタ1708のみを配置した構成としてもよい。この場合においても
、実施の形態1で説明したように、なかなか正常の電位に戻りにくくなるときに作用する
。つまり、配線1710の電位が正常の範囲より低くなったときに作用し正常の範囲の電
位に戻すことができるため有効である。つまり、効果の大きいトランジスタ1708を配
線1710に広く分布させることにより、配線1710の電位をもとに戻しやすくできる
。
ジスタ1708と電流放出用のトランジスタ1709を配置しても良い。図20では3列
の電流源回路1712に対してひとつの電流供給用のトランジスタ1708と電流放出用
のトランジスタ1709を配置しているがもちろん何列にひとつの組み合わせをするかは
適宜選択することが出来る。
8のみを配置し、両端には電流供給用のトランジスタ1708と電流放出用のトランジス
タ1709を配置する構成としてもよい。こうして配線1710の電位が正常の範囲より
低くなったときに作用し正常の範囲の電位に戻すことができるための電流駆動能力を高く
することが出来る。
及びトランジスタ1709の電流駆動能力を設定することが出来る。電流駆動能力を高く
するにはW/Lを大きくすれば良く、W/Lを小さくすれば電流能力は小さくなる。
る数や、W/Lの比を適宜設定し、本発明の効果をより高めることができる。W/Lを大
きくしても、通常の動作を行っているときには、トランジスタ1709やトランジスタ1
708には電流がほとんど流れないので、できるだけ大きくするのがよい。ただし、トラ
ンジスタ1709やトランジスタ1708のオフ電流が大きくなりすぎない程度でとどめ
るべきである。よって、オフ電流を低減させるため、トランジスタ1709やトランジス
タ1708はマルチゲート構造にしてもよいし、低濃度不純物領域(LDDともいう)を
設けてもよい。
ンジスタ1709を配置することが望ましい。または、電流源回路に応じて、電流源回路
中の配線の電位が、正常の範囲の電位に戻り難いときに電流が流れるトランジスタのみを
、電流源回路の個数分だけ配置するのが好ましい。あるいは、ソース信号線の数の分だけ
配置しても良い。具体的には100個から2000個の電流供給用トランジスタ1708
及び電流放出用トランジスタ1709を配置するのが好ましい。より好ましくは300か
ら1000個の電流供給用トランジスタ1708及び電流放出用トランジスタ1709、
さらに最適には600から700個の電流供給用トランジスタ1708及び電流放出用ト
ランジスタ1709を配置するのが好ましい。さらに具体的には、表示装置の解像度に合
わせて、電流供給用トランジスタ1708及び電流放出用トランジスタ1709を設ける
。例えば、解像度がVGA(Video Graphics Array)のときは水平
方向ドット数×垂直方向ドット数=640×480であり、1ドット毎にRGBのソース
信号線があるので、1920個の電流供給用トランジスタ1708及び電流放出用トラン
ジスタ1709を設ける。同様にQCIF(Quater Common Interm
ediate Format)のときは528個、XGA(eXtended Grap
hics Array)のときは3072個、UXGA(Ultra XGA)のときは
4800個を設ける。または、それ以上を設ける。ただし、例えば、VGAの場合1本の
配線に1920個の電流源回路が接続されているとは限らない。例えば、640個や32
0個や、160個程度の電流源回路が接続されている場合もある。その場合は、それらに
応じて、電流供給用トランジスタ1708及び電流放出用トランジスタ1709を640
個、若しくはその整数分の1(320個、160個、80個等)だけ配置してもよい。よ
って、QCIFの場合、176個、88個、44個、若しくは22個、XGAの場合、1
024個、512個、256個、若しくは128個、UXGAの場合、1600個、80
0個、400個、若しくは200個だけ配置してもよい。または、これらのうち電流源回
路中の配線の電位が、正常の範囲の電位に戻り難いときに電流が流れるトランジスタのみ
を配置するのが好ましい。
m、好ましくは5〜10μmの間であって、W/Lは1〜150、好ましくは50〜15
0であることが好ましい。
流源回路を並列に複数個配置して、切り替えて動作させることにより、設定動作などを行
いながら同時に出力動作を行うことが出来る。また、これらの構成に限らず、実施の形態
1及び2で示した様々な構成を適用することができる。
。なお、図22では、簡単のため、3ビットの場合について説明する。すなわち、リファ
レンス用電流源2201A、2201B、2201Cがあり、設定動作の時の電流の大き
さは、Ic、2×Ic、4×Icというようになっている。そして、電流源回路2202
A、2202B、2202Cが各々接続されている。なお、電流源回路2202A、22
02B、2202Cは、図17に示す電流源回路1712を適用することが出来る。した
がって、出力動作の時には、電流源回路2202A、2202B、2202Cは、Ic、
2×Ic、4×Icの大きさの電流を出力することになる。そして、各電流源回路と直列
に、スイッチ2203A、2203B、2203Cが接続されている。このスイッチは、
図15で示した第2ラッチ回路(LAT2)1505から出力されるビデオ信号によって
制御される。そして、各電流源回路とスイッチから出力される電流の合計が、負荷、すな
わち、画素に出力される。以上のように動作させることにより、画素にビデオ信号として
アナログ電流を出力している。
出力動作などを同時に行うことが出来る。
い。同様に構成すれば、ビット数を容易に変更して構成することが出来る。
本実施の形態ではソース信号線駆動回路と画素間に設けられた電流源回路に本発明を適用
した場合について説明する。
線2310、ソース信号線2316、電源線2306、スイッチング用TFT2311、
消去用TFT2309、第1の保持容量2312、駆動TFT2308、電流源TFT2
302、第2の保持容量2303、第1のスイッチ2304、第2のスイッチ2318、
発光素子2307、リファレンス用電流源2301を有する。
2302が供給する電流を発光素子2307に流すかどうかによって画像を表示する。リ
ファレンス用電流源2301からの電流を電流源TFT2302と第2の保持容量230
3に供給して、電流源TFT2302のゲートソース間に適切な電圧を設定する。こうし
て、第2電流源TFT2302が供給する電流を設定する。そして、ゲート線2315が
選択されたときにスイッチング用トランジスタ2311がオンになり、信号線2316か
ら、デジタルの画像信号(通常は電圧値)を第1の保持容量2312に入力する。なお、
第1の保持容量2312はトランジスタのゲート容量などを用いることにより、省略可能
である。そして、保存されたデジタルの画像信号を用いて、スイッチング用トランジスタ
2311をオンオフする。つまり、電流源TFT2302が供給する電流を発光素子23
07に流すかどうかを、スイッチング用TFT2311が制御する。これにより、画像を
表現することができる。
介して配線2305に接続され、他方は第2のスイッチ2318を介して、第2の保持容
量2303の一方の端子、電流源TFT2302のソース端子及び駆動TFT2308の
ソース端子が接続されている。この電流供給線2310には電流供給用TFT2321及
び電流放出用TFT2320が接続されている。これらのTFTはダイオード接続のTF
Tであり電流供給用TFT2321のゲート端子はソース端子と短絡され、さらに配線2
317と接続されている。電流放出用TFT2320はドレイン端子が配線2306と接
続されている。保持容量2303の他方の端子は電流源TFT2302のゲート端子及び
第1のスイッチ2304を介して電源線2306と接続されている。電流源TFT230
2のドレイン端子は電源線2306と接続されている。駆動TFT2308のドレイン端
子は発光素子2307の陽極と接続され、発光素子の陰極は配線2319と接続されてい
る。スイッチング用TFT2311のソース端子はソース信号線2316と、ゲート端子
は第1のゲート信号線2314と接続されている。そしてドレイン端子は駆動TFT23
08のゲート端子、消去用TFT2309のソース端子及び第1の保持容量2312の一
方の端子と接続されている。保持容量2312の他方の端子と消去用TFT2309のド
レイン端子は電源線2306と接続され、消去用TFT2309のゲート端子は第2のゲ
ート配線2315と接続されている。
ついて説明する。
きには第1のスイッチ2304及び第2のスイッチ2318をオンにする。すると配線2
306から保持容量2303に電流が流れ、電流源TFT2302のゲート電位が蓄積さ
れる。そして定常状態になると書き込みが完了し、スイッチ2304及びスイッチ231
8をオフにする。こうして電流源TFT2302のゲートソース間電圧が保持容量230
3に保持される。つまり電流源TFT2302に信号電流を流すためのゲートソース間電
圧が保持される。
、n行目の画素2313nに書き込みをしているときに1行目が出力動作(発光動作)に
移ったとする。出力動作を行っていないときには第1のゲート信号線2314はGNDの
電位である。出力動作をするときには第1のゲート信号線2314にVDDの信号が入り
スイッチング用TFT2311がオンになり第2の電源線2306から第1の保持容量2
312に電流が流れ始める。そして第1の保持容量2312に駆動TFT2308のゲー
ト電位が蓄積され、駆動TFT2308のしきい値電圧を超えると駆動TFT2308は
オンし、電流源TFT2302から信号電流が発光素子2307に流れ、発光する。
明したように、配線2314と交差し、寄生容量が形成されている電流供給線2310の
電位はVDDよりも高くなる。
ソース端子は電源線2306に接続されている側の端子となる。このとき画素2313n
の電流源回路には書き込みを行っているため、電流源TFT2302nのゲート端子と電
源線2306に接続されている端子は第1のスイッチ2304nによって短絡されている
。よって、電流供給線2310の電位がVDDより高くなると電流源TFT2302nは
オフしてしまい、電流は流れない。また、電流源2301としては実施の形態1の図9で
示したようにNチャネル型トランジスタを用いる場合が多い。すると、Nチャネル型トラ
ンジスタのソース端子の電位が定電位の配線2305に固定されているためドレイン端子
側である配線2310の電位が高くなっても信号電流と逆方向に流れる電流はあまり大き
くなることはない。
すると、n行目の書き込みが完了する前(定常状態になる前)に書き込みを終了し、次の
行の書き込みに移ってしまうこととなる。よって所望の電流源TFT2302nのゲート
電位を蓄積する第2の保持容量2303nに所望のデータを書きこめず、正しい表示を行
うことが出来なくなる。
れていると、電位を即座に正常な電位に戻すことが出来る。電流供給線2310の電位が
電源線2306の電位であるVDDよりも高くなるとダイオード接続された電流放出用T
FT2320は、電源線2306側に接続されている端子がソース端子となるため、ゲー
トソース間に電位差が生じ、電流放出用TFT2320に電流が流れ、電流供給線231
0の電位をVDDまで戻すような働きをする。よって、電流供給線2310の電位を素早
く正常な範囲まで戻すことが出来るため、信号電流の書き込みの遅延を低減することがで
きる。
流供給線2310の電位は正常な範囲より低くなったり高くなったりする。
流れ、電流源TFT2302はオンし、電流源TFT2302に電流が流れるようになり
電流供給線2310の電位を戻すことが出来る。また、リファレンス用電流源2301に
Nチャネル型トランジスタを用いている場合には電流供給線2310に接続されている側
の端子がソース端子となるため、信号電流が流れているときよりゲートソース間電圧は大
きくなるためNチャネル型トランジスタには信号電流のときとは逆の方向に大きな電流が
流れることになる。また、電流供給用TFT2321の電流供給線2310側に接続され
ている端子がソース端子となるため電流供給用TFT2321に電流が流れ、電流供給線
の電位をGNDの電位まで素早く戻すような働きをする。
高くなったときより正常の範囲の電位に戻り易い。
の電位に戻す作用がある電流放出用TFT2320の電流駆動能力を電流供給用TFT2
321より大きく設定すると良い。もちろん場合によっては電流放出用TFT2320だ
けを配置し、電流供給用TFT2321は設けなくても良いし、画素部の上端及び下端に
電流供給用TFT2321及び電流放出用TFT2320を一組づつ設けても良いし、電
流放出用TFT2320だけを設けても良い。また、各画素に電流供給用TFT2321
及び電流放出用TFT2320を一組づつ設けても良いし、どちらか一つのみを設けても
良い。本画素構成においては電流放出用TFT2320だけを設けても良い。
、FPC(フレキシブルプリントサーキット)2802、ゲート線駆動回路2803、ソ
ース信号線駆動回路2804、画素部2805、画素2806、整流素子2807及び2
808を有する。なお、画素2806は、ゲート線とソース信号線に対応してマトリクス
に配置されている。
ンジスタ2807を設け、下端に電流供給用トランジスタ2808を設けた構成としても
良い。もちろん逆の構成であっても良いし、上端及び下端に電流放出用トランジスタ28
07及び電流供給用トランジスタ2808を一組づつ配置しても良い。なお、電流放出用
トランジスタ2807及び電流供給用トランジスタ2808は、ダイオード接続したトラ
ンジスタを用いることができる。しかし、電流放出用トランジスタ2807及び電流供給
用トランジスタ2808の代わりに他の整流素子を用いてもよい。
TFTとしたが、整流作用のあるものであれば良く、PN接合やPIN接合のダイオード
やショットキー型のダイオードやカーボンナノチューブを用いたダイオードなどを用いて
もよい。
ト信号線2415、電源線2416、スイッチング用TFT2411、保持TFT241
2、駆動用TFT2404、電流源TFT2402、保持容量2403、発光素子241
7及び映像信号入力用電流源2401を有する。
れ、ソース端子はソース信号線2410に接続され、ドレイン端子は駆動用TFT240
4のソース端子と、電流源TFT2402のドレイン端子とに接続されている。保持用T
FT2412のゲート端子は、第1のゲート信号線2414に接続され、ソース端子は、
駆動用TFT2411のゲート端子と、電流源TFT2402のゲート端子とに接続され
、ドレイン端子はソース信号線2410に接続されている。駆動用TFT2424のドレ
イン端子は、発光素子2417の陽極に接続されている。電流源TFT2402のソース
端子は電源線2403に接続されている。保持容量2403は、電流源TFT2402の
ゲート端子とソース端子との間に接続され、電流源TFT2402のゲートソース間電圧
を保持する。電源線2416および発光素子2417の陰極2407に、それぞれ所定の
電位が入力され、互いに電位差を有する
め省略する。
素子2403に電流源TFT2402のゲート電位を蓄積する。このときにソース信号線
2410にノイズがのり、ソース信号線2410の電位が通常の範囲を超えた場合につい
て説明する。まず、ソース信号線2410の電位が正常の範囲より低くなった場合には電
流源TFT2402のゲートソース間電圧が上昇するため配線2416から電流が供給さ
れるため、ソース信号線2410の電位は比較的戻りやすい。
2でも説明したように低電位側に接続されている映像信号入力用電流源2401は飽和領
域で動作するNチャネル型トランジスタが用いられる場合が多い。よってソース信号線2
410が高電位になったときにはNチャネル型トランジスタに流れる電流はあまり変化し
ないのは前述した通りである。なお、書き込み動作のとき、スイッチング用TFT241
1及び保持TFT2412はオンの状態である。よって電流源TFT2402はスイッチ
ング用TFT2411と接続された側の端子がソース端子となるためゲートソース間は短
絡されていることになる。よって電流源TFT2402はオフし、電流は流れない。保持
容量2403には信号電流の書き込みとは逆に電流が流れる。よってソース信号線241
0の電位が正常の範囲に戻っても書き込みが遅れてしまう。
たら電流を供給する電流供給用TFT2409と、ソース信号線2410の電位が配線2
406の電位より高くなったら電流を放出する電流放出用TFT2408とが、ソース信
号線2410に接続されているため、ソース信号線の電位が通常の範囲を超えた場合には
電流供給用TFT2409と電流放出用TFT2408に電流が流れ、直ぐに正常の電位
に戻すことが出きる。そして電流放出用TFT2408の電流駆動能力を高くするとよい
。電流駆動能力は総合的に大きくすれば良く、TFTのW/Lの値を大きくする他に、例
えばTFTの数を多く配置しても良い。また、図24のような構成に限られず、画素の上
部に電流放出用TFT2408を配置し、下部に電流供給用TFT2409を配置しても
よいし、上部及び下部に電流放出用TFT2408及び電流供給用TFT2409を1組
づつ配置してもよいし、電流放出用TFT2408だけを設けても良い。また、各画素に
電流供給用TFT2409及び電流放出用TFT2408を一組づつ設けても良いし、ど
ちらか一つのみを設けても良い。本画素構成においては電流放出用TFT2408だけを
設けても良い。
号線2510、第2のゲート信号線2509、第3のゲート信号線2517、電源線25
18、第1のTFT2514、第2のTFT2506、第3のTFT2508、第4のT
FT2504、保持容量2503、発光素子2505、映像信号入力用電流源2501を
有する。
ス端子はソース信号線2507に接続され、ドレイン端子は第2のTFT2506のドレ
イン端子と、第3のTFT2508のソース端子とに接続されている。第2のTFT25
06のゲート端子は、第2のゲート信号線2509に接続され、ソース端子は電源線25
18に接続されている。第4のTFT2504のゲート端子は、第3のゲート信号線25
17に接続され、ソース端子は、第3のTFT2502のゲート端子に接続され、ドレイ
ン端子は第3のTFT2508のドレイン端子と、発光素子2505の陽極とに接続され
ている。保持容量2503は、第3のTFT2508のゲート端子とソース端子との間に
接続され、第3のTFT2508のゲートソース間電圧を保持する。電源線2518およ
び発光素子2505の陰極には、それぞれ所定の電位が入力され、互いに電位差を有する
。
め省略する。
容量2503に第3のTFT2502のゲート電位を蓄積する。このときにソース信号線
2507にノイズがのり、ソース信号線2507の電位が通常の範囲を超えた場合につい
て説明する。まず、ソース信号線2507の電位が通常の範囲より低電位となった場合に
ついて説明する。実施の形態1でも説明したように高電位側に接続されている映像信号入
力用電流源2501は飽和領域で動作するPチャネル型トランジスタが用いられる場合が
多い。よって、このときにはPチャネル型トランジスタから流れる電流はあまり変化しな
いのは前述した通りである。また、第2のTFT2506のソース端子も電源線2508
に接続されている方の端子のままであるため第2のTFT2506に流れる電流もあまり
大きくならない。そして第3のTFT2508のゲート電位を蓄積していた保持容量25
03も放電してしまうため第3のTFT2502はオフしてしまい、第3のTFT230
2にも電流が流れなくなる。また書き込みのときには第4のTFT2504はオンしてい
るため、保持容量2503には信号電流を書きこむときとは逆に電流が流れる。よってソ
ース信号線2507の電位が正常の範囲に戻っても書き込みが遅れてしまう。しかし、本
発明を適用した図25では電流供給用TFT2513が設けられているため、このように
ソース信号線2507の電位が正常の範囲よりも低い電位となった場合にはGNDの電位
になるまで電流を供給し正常の範囲の電位に素早く戻すことが出来る。
る。高電位になった場合には保持容量2503に電流が流れ、電流源TFT2502のゲ
ート電位が蓄積され、第3のTFT2502はオンする。そして、第3のTFT2502
に電流が流れる、また、第2のTFT2506のゲートソース間電圧も大きくなることか
ら第2のTFT2506に流れる電流も大きくなる。そして、映像信号入力用電流源に用
いられるPチャネル型トランジスタもソース端子がソース信号線2507に接続されてい
る側の端子となるため、ゲートソース間電圧が大きくなりPチャネル型トランジスタに流
れる電流も大きくなる。よってソース信号線2507の電位が正常の範囲より高くなった
場合には低くなった場合に比べて正常の範囲の電位に戻りやすい。さらに電流放出用TF
T2511が配置されているため、ソース信号線2507の電位をVDDの電位まで戻す
ように電流が流れるため、より素早く正常の範囲の電位に戻すことが出来る。
動能力は総合的に大きくすれば良く、TFTのW/Lの値を大きくする他に、例えばTF
Tの数を多く配置しても良い。また、図25のような構成に限られず、画素の上部に電流
放出用TFT2511を配置し、下部に電流供給用TFT2512を配置してもよいし、
上部及び下部に電流放出用TFT2511及び電流供給用TFT2512を1組づつ配置
してもよいし、電流供給用TFT2512だけを設けても良い。また、各画素に電流供給
用TFT2512及び電流放出用TFT2511を一組づつ設けても良いし、どちらか一
つのみを設けても良い。本画素構成においては電流供給用TFT2512だけを設けても
良い。
ト信号線2616、電源線2609、第1のTFT2606、第2のTFT2605、第
3のTFT2604、第4のTFT2602、保持容量2603、発光素子2607、映
像信号入力用電流源2601を有する。
ス端子はソース信号線2608に接続され、ドレイン端子は第2のTFT2605のドレ
イン端子と、第3のTFT2604のドレイン端子とに接続されている。第3のTFT2
604のゲート端子は、第2のゲート信号線2616に接続され、ソース端子は第2のT
FT2605のゲート端子と、T第4のTFT2602のゲート端子とに接続されている
。第2のTFT2605、第4のTFT2602のソース端子はともに電源線2609に
接続され、第4のTFT2602のドレイン端子は発光素子2607の陽極に接続されて
いる。保持容量2603は、第2のTFT2605、第4のTFT2602のゲート端子
と、第2のTFT2605、第4のTFT2602のソース端子との間に接続され、第2
のTFT2605、第4のTFT2602のゲートソース間電圧を保持する。電源線26
09および発光素子2607の陰極には、それぞれ所定の電位が入力され、互いに電位差
を有する。
め省略する。
容量2603に第2のTFT2605及び第4のTFT2602のゲート電位を蓄積する
。まず、ソース信号線2608の電位が正常の範囲より低くなった場合には第2のTFT
2605のゲート端子は第1のTFT2606及び第3のTFT2604を介してソース
信号線2608に接続されているため、ゲート電位は通常の範囲よりも低い電位となる。
そして、第2のTFT2605のソース端子は電源線2609に接続されているため、第
2のTFT2605のゲートソース間電圧が上昇し、電源線2609から第2のTFT2
605に流れる電流は増加する。よって、ソース信号線2608の電位は比較的戻りやす
い。
2でも説明したように低電位側に接続されている映像信号入力用電流源2601は飽和領
域で動作するNチャネル型トランジスタが用いられる場合が多い。よってソース信号線2
608が高電位になったときにはNチャネル型トランジスタに流れる電流はあまり変化し
ないのは前述した通りである。なお、書き込み動作のとき、第1のTFT2606及び第
3のTFT2604はオンの状態である。よって第2のTFT2605のソース端子は第
1のTFT2606のドレイン端子と接続されている端子となるためゲートソース間はス
イッチとしての役割を果たす第3のTFT2604を介して短絡されていることになる。
よって第2のTFT2605はオフし、電流は流れない。また、保持容量2603には信
号電流の書き込みとは逆に電流が流れる。よってソース信号線2608の電位が正常の範
囲に戻っても書き込みが遅れてしまう。
たら電流を供給する電流供給用TFT2611と、ソース信号線2608の電位が配線2
614の電位より高くなったら電流を放出する電流放出用TFT2612をソース信号線
2608に接続されているため、ソース信号線の電位が通常の範囲を超えた場合には電流
供給用TFT2611と電流放出用TFT2608に電流が流れ、直ぐに正常の電位に戻
すことが出きる。。そして電流放出用TFT2612の電流駆動能力を高くする。電流駆
動能力は総合的に大きくすれば良く、TFTのW/Lの値を大きくする他に、例えばTF
Tの数を多く配置しても良い。また、図26のような構成に限られず、画素の上部に電流
放出用TFT2612を配置し、下部に電流供給用TFT2611を配置してもよいし、
上部及び下部に電流放出用TFT2612及び電流供給用TFT2611を1組づつ配置
してもよいし、電流放出用TFT2612だけを設けても良い。また、各画素に電流供給
用TFT2611及び電流放出用TFT2612を一組づつ設けても良いし、どちらか一
つのみを設けても良い。本画素構成においては電流放出用TFT2612だけを設けても
良い。
号線2709、第2のゲート信号線2710、第3のゲート信号線2711、電源線27
12、第1のTFT2706、第2のTFT2704、第3のTFT2705、第4のT
FT2702、保持容量2703、発光素子2707、映像信号入力用電流源2701を
有する。
ス端子はソース信号線2708に接続され、ドレイン端子は、第2のTFT2704のド
レイン端子、第3のTFT2705のドレイン端子、および第4のTFT2702のソー
ス端子に接続されている。第2のTFT2704のゲート端子は、第2のゲート信号線2
710に接続され、ソース端子は打4のTFT2702のゲート端子に接続されている。
第4のTFT2702のソース端子は、電源線2712に接続されている。第3のTFT
2705のゲート端子は、第3のゲート信号線2711に接続され、ドレイン端子は発光
素子2707の陽極に接続されている。保持容量2703は第4のTFT2702のゲー
ト端子と電源線2712との間に接続され、第4のTFT2702のゲートソース間電圧
を保持する。電源線2712および発光素子2707の陰極には、それぞれ所定の電位が
入力され、互いに電位差を有する。
め省略する。
容量2703に第4のTFT2702のゲート電位を蓄積する。まず、ソース信号線27
08の電位が正常の範囲より低くなった場合には第4のTFT2702のゲート端子は第
1のTFT2706及び第2のTFT2704を介してソース信号線2708に接続され
ているため、ゲート電位は通常の範囲よりも低い電位となる。そして、第4のTFT27
02のソース端子は電源線2712に接続されているため、第4のTFT2702のゲー
トソース間電圧が上昇し、電源線2712から第4のTFT2702に流れる電流は増加
する。よって、ソース信号線2708の電位は比較的戻りやすい。
2でも説明したように低電位側に接続されている映像信号入力用電流源2701は飽和領
域で動作するNチャネル型トランジスタが用いられる場合が多い。よってソース信号線2
708が高電位になったときにはNチャネル型トランジスタに流れる電流はあまり変化し
ないのは前述した通りである。なお、書き込み動作のとき、第1のTFT2706及び第
2のTFT2704はオンの状態である。よって第4のTFT2702のソース端子は第
1のTFT2706のドレイン端子と接続されている端子となるため、ゲートソース間は
スイッチとしての役割を果たす第2のTFT2704を介して短絡されていることになる
。従って第4のTFT2702はオフし、電流は流れない。また、保持容量2703には
信号電流の書き込みとは逆に電流が流れる。よってソース信号線2708の電位が正常の
範囲に戻っても書き込みが遅れてしまう。
たら電流を供給する電流供給用TFT2715と、ソース信号線2708の電位が配線2
716の電位より高くなったら電流を放出する電流放出用TFT2713をソース信号線
2708に接続されているため、ソース信号線の電位が通常の範囲を超えた場合には電流
供給用TFT2715と電流放出用TFT2713に電流が流れ、直ぐに正常の電位に戻
すことが出きる。そして電流放出用TFT2713の電流駆動能力を高くする。電流駆動
能力は総合的に大きくすれば良く、TFTのW/Lの値を大きくする他に、例えばTFT
の数を多く配置しても良い。また、図27のような構成に限られず、画素の上部に電流放
出用TFT2713を配置し、下部に電流供給用TFT2715を配置してもよいし、上
部及び下部に電流放出用TFT2713及び電流供給用TFT2715を1組づつ配置し
てもよいし、電流放出用TFT2713だけを設けても良い。また、各画素に電流供給用
TFT2715及び電流放出用TFT2713を一組づつ設けても良いし、どちらか一つ
のみを設けても良い。本画素構成においては電流放出用TFT2713だけを設けても良
い。
本発明は様々な電子機器に適用することができる。具体的には電子機器の表示部を形成
する画素や信号線駆動回路に適用することができる。そのような電子機器として、ビデオ
カメラ、デジタルカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナ
ビゲーションシステム、音響再生装置(カーオーディオ、オーディオコンポ等)、ノート
型コンピュータ、ゲーム機器、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型
ゲーム機又は電子書籍等)、記録媒体を備えた画像再生装置(具体的にはDigital
Versatile Disc(DVD)等の記録媒体を再生し、その画像を表示しう
るディスプレイを備えた装置)などが挙げられる。特に、斜め方向から画面を見る機会が
多い携帯情報端末は、視野角の広さが重要視されているため、本発明の表示装置を用いる
ことが望ましい。それら電子機器の具体例を図30に示す。
03、スピーカー部13004、ビデオ入力端子13005等を含む。本発明を表示部1
3003の電源回路に用いたディスプレイは、ノイズによる動作不良を低減することがで
きる。その結果、表示むらを抑制することができる。表示装置は液晶表示装置又は発光装
置とすることができる。なお、ディスプレイは、パソコン用、TV放送受信用、広告表示
用などの全ての情報表示用表示装置が含まれる。
部13103、操作キー13104、外部接続ポート13105、シャッター13106
等を含む。本発明を表示部13102の電源回路に用いたディスプレイは、ノイズによる
動作不良を低減することができる。その結果、表示むらを抑制することができる。
部13203、キーボード13204、外部接続ポート13205、ポインティングマウ
ス13206等を含む。本発明を表示部13203の電源回路に用いたディスプレイは、
ノイズによる動作不良を低減することができる。その結果、表示むらを抑制することがで
きる。
イッチ13303、操作キー13304、赤外線ポート13305等を含む。本発明を表
示部13302の電源回路に用いたディスプレイは、ノイズによる動作不良を低減するこ
とができる。その結果、表示むらを抑制することができる。
あり、本体13401、筐体13402、表示部A13403、表示部B13404、記
録媒体(DVD等)読み込み部13405、操作キー13406、スピーカー部1340
7等を含む。表示部A13403は主として画像情報を表示し、表示部B13404は主
として文字情報を表示することができる。本発明を表示部A13403や表示部B134
04の電源回路に用いたディスプレイは、ノイズによる動作不良を低減することができる
。その結果、表示むらを抑制することができる。なお、記録媒体を備えた画像再生装置に
は家庭用ゲーム機器なども含まれる。
13501、表示部13502、アーム部13503を含む。本発明を表示部13502
の電源回路に用いたディスプレイは、ノイズによる動作不良を低減することができる。そ
の結果、表示むらを抑制することができる。
03、外部接続ポート13604、リモコン受信部13605、受像部13606、バッ
テリー13607、音声入力部13608、操作キー13609等を含む。本発明を表示
部13602の電源回路に用いたディスプレイは、ノイズによる動作不良を低減すること
ができる。その結果、表示むらを抑制することができる。
3、音声入力部13704、音声出力部13705、操作キー13706、外部接続ポー
ト13707、アンテナ13708等を含む。本発明を表示部13703の電源回路に用
いたディスプレイは、ノイズによる動作不良を低減することができる。その結果、表示む
らを抑制することができる。
8及び1709のマスクレイアウトを図29を用いて説明する。
置するトランジスタ1709に相当し、トランジスタ2913が電流源回路1712の最
終列の端に位置する1708に相当する。そして本実施例に示すトランジスタ2912は
半導体層2904、ゲート電極2905、ソース電極2907、ドレイン電極2906を
有する。ゲート電極2905とソース電極2907はコンタクトホールを介して接続され
ている。また、ドレイン電極2906は高電位(VDD)電源線2902とコンタクトホ
ールを介して接続されている。なお、ゲート電極2905は所謂ダブルゲート構造をして
おり、ひとつのゲート幅が6μmである。つまりトランジスタ2912のチャネル長は1
2μmである。そして、チャネル幅は10μmである。
ドレイン電極2911を有する。ゲート電極2909とソース電極2910はコンタクト
ホールを介して接続されている。また、ドレイン電極2906は低電位(GND)電源線
2901とコンタクトホールを介して接続されている。なお、ゲート電極2909は所謂
ダブルゲート構造をしており、ひとつのゲート幅が6μmである。つまりトランジスタ2
913のチャネル長は12μmである。そして、チャネル幅は100μmである。
11と配線2903は同一の導電膜をパターニングすることにより形成され、一続きとな
っている。
スタ2912及び2913には配線2903の電位を正常の範囲に戻すように電流が流れ
る。つまり、配線2903の電位が高電位(VDD)電源線2902よりも高くなったら
、トランジスタ2912に電流が流れる。つまりトランジスタ2912は配線2903の
電位をVDDの電位まで戻す作用がある。一方、配線2903の電位が低電位(GND)
電源線2901よりも低くなったら、トランジスタ2913に電流が流れる。つまりトラ
ンジスタ2913は配線2903の電位をGNDの電位まで戻す作用がある。
されない。
)に示す。
基板、プラスチック基板、セラミックス基板等の絶縁性基板、金属基板、半導体基板等を
用いることができる。下地膜5002はCVD法やスパッタ法により形成することができ
る。例えばSiH4、N2O、NH3を原料に用いたCVD法により形成した酸化珪素膜、
窒化珪素膜、酸化窒化珪素膜等を適用することができる。また、これらの積層を用いても
良い。なお、下地膜5002は基板5001から不純物が半導体層に拡散することを防ぐ
ために設けるものであり、基板5001にガラス基板や石英基板を用いている場合には下
地膜5002は設けなくてもよい。
るチャネル形成領域5003、N型のトランジスタのソース領域又はドレイン領域となる
不純物領域5004、低濃度不純物領域(LDD領域)5005、P型のチャネルが形成
されるチャネル形成領域5011、P型のトランジスタのソース領域又はドレイン領域と
なる不純物領域5012が形成されている。そして、チャネル形成領域5003、チャネ
ル形成領域5011上にゲート絶縁膜5005を介してゲート電極5007が形成されて
いる。また、ゲート電極5007から延長された第1の配線5014と、第2の配線50
15を有している。ゲート絶縁膜5006としてはCVD法やスパッタ法により形成され
る酸化珪素膜、窒化珪素膜、酸化窒化珪素膜等を用いることができる。また、ゲート電極
5007、第1の配線5014及び第2の配線5015としてはアルミニウム(Al)膜
、銅(Cu)膜、アルミニウム又は銅を主成分とする薄膜、クロム(Cr)膜、タンタル
(Ta)膜、窒化タンタル(TaN)膜、チタン(Ti)膜、タングステン(W)膜、モ
リブデン(Mo)膜等を用いることができる。
007を覆うようにシリコン化合物、例えば、酸化シリコン膜、窒化シリコン膜若しくは
酸化窒化シリコン膜を形成した後、エッチバックしてサイドウォール5008を形成する
ことができる。
自己整合的にLDD領域5005が形成されている。
8およびゲート絶縁膜5006上には層間絶縁膜5009を有している。層間絶縁膜50
09は下層に無機絶縁膜、上層に樹脂膜を有している。無機絶縁膜としては、窒化珪素膜
、酸化珪素膜、酸化窒化珪素膜又はこれらを積層した膜を用いることができる。樹脂膜と
しては、ポリイミド、ポリアミド、アクリル、ポリイミドアミド、エポキシなどを用いる
ことができる。
いる。なお、第3の配線5010はコンタクトホールを介して不純物領域5004と電気
的に接続されている。また、第3の配線5010は、コンタクトホールを介して、不純物
領域5004と第1の配線5014と接続されている。また、第4の配線5013はコン
タクトホールを介して不純物領域5012と第2の配線5015と接続されている。また
、第3の配線5010や第4の配線5013としては、チタン(Ti)膜やアルミニウム
(Al)膜や銅(Cu)膜やTiを含むアルミニウム膜などを用いることができる。なお
、第3の配線5010や第4の配線5013と同じ層に信号線などの配線を設ける場合に
は低抵抗な銅を用いるとよい。
表示パネルの構成について図46(a)、(b)を用いて説明する。
断した断面図である。点線で示された信号線駆動回路4601、画素部4602、走査線
駆動回路4606を有する。また、封止基板4604、シール材4605を有し、シール
材4605で囲まれた内側は、空間4607になっている。
れる信号を伝送するための配線であり、外部入力端子となるFPC(フレキシブルプリン
トサーキット)4609からビデオ信号、クロック信号、スタート信号等を受け取る。F
PC4609と表示パネルとの接合部上にはICチップ(メモリ回路や、バッファ回路な
どが形成された半導体チップ)4646がCOG(Chip On Glass)等で実
装されている。なお、ここではFPCしか図示されていないが、このFPCにはプリント
配線基盤(PWB)が取り付けられていても良い。本明細書における表示装置とは、表示
パネル本体だけでなく、それにFPCもしくはPWBが取り付けられた状態をも含むもの
とする。また、ICチップなどが実装されたものを含むものとする。
602とその周辺駆動回路(走査線駆動回路4606及び信号線駆動回路4601)が形
成されているが、ここでは、信号線駆動回路4601と、画素部4602が示されている
。
621のように単極性のトランジスタで構成されている。なお、走査線駆動回路4606
も同様にNチャネル型トランジスタで構成するのが好ましい。なお、画素構成には本発明
の画素構成を適用することにより単極性のトランジスタで形成することができるため単極
性表示パネルを作製することができる。また、本実施の形態では、基板上に周辺駆動回路
を一体形成した表示パネルを示すが、必ずしもその必要はなく、周辺駆動回路の全部若し
くは一部をICチップなどに形成し、COGなどで実装しても良い。その場合には駆動回
路は単極性にする必要がなくPチャネル型トランジスタを組み合わせて用いることができ
る。
含む画素を構成する複数の回路を有している。なお、駆動TFT4612のソース電極は
第1の電極4613と接続されている。また、第1の電極4613の端部を覆って絶縁物
4614が形成されている。ここでは、ポジ型の感光性アクリル樹脂膜を用いることによ
り形成する。
率を有する曲面が形成されるようにする。例えば、絶縁物4614の材料としてポジ型の
感光性アクリルを用いた場合、絶縁物4614の上端部のみに曲率半径(0.2μm〜3
μm)を有する曲面を持たせることが好ましい。また、絶縁物4614として、感光性の
光によってエッチャントに不溶解性となるネガ型、或いは光によってエッチャントに溶解
性となるポジ型のいずれも使用することができる。
がそれぞれ形成されている。ここで、陽極として機能する第1の電極4613に用いる材
料としては、仕事関数の大きい材料を用いることが望ましい。例えば、ITO(インジウ
ムスズ酸化物)膜、インジウム亜鉛酸化物(IZO)膜、窒化チタン膜、クロム膜、タン
グステン膜、Zn膜、Pt膜などの単層膜の他、窒化チタンとアルミニウムを主成分とす
る膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との3層構
造等を用いることができる。なお、積層構造とすると、配線としての抵抗も低く、良好な
オーミックコンタクトがとれ、さらに陽極として機能させることができる。
ット法によって形成される。有機化合物を含む層4616には、元素周期律第4族金属錯
体をその一部に用いることとし、その他、組み合わせて用いることのできる材料としては
、低分子系材料であっても高分子系材料であっても良い。また、有機化合物を含む層に用
いる材料としては、通常、有機化合物を単層もしくは積層で用いる場合が多いが、本実施
の形態においては、有機化合物からなる膜の一部に無機化合物を用いる構成も含めること
とする。さらに、公知の三重項材料を用いることも可能である。
いる材料としては、仕事関数の小さい材料(Al、Ag、Li、Ca、またはこれらの合
金(MgAg、MgIn、AlLi、CaF2、またはCaN)を用いればよい。なお、
有機化合物を含む層4616で生じた光が第2の電極4617を透過させる場合には、第
2の電極(陰極)4617として、膜厚を薄くした金属薄膜と、透明導電膜(ITO(酸
化インジウム酸化スズ合金)、酸化インジウム酸化亜鉛合金(In2O3―ZnO)、酸化
亜鉛(ZnO)等)との積層を用いるのが良い。
、基板4610、封止基板4604、およびシール材4605で囲まれた空間4607に
発光素子4618が備えられた構造になっている。なお、空間4607には、不活性気体
(窒素やアルゴン等)が充填される場合の他、シール材4605で充填される構成も含む
ものとする。
料はできるだけ水分や酸素を透過しない材料であることが望ましい。また、封止基板46
04に用いる材料としてガラス基板や石英基板の他、FRP(Fiberglass−R
einforced Plastics)、PVF(ポリビニルフロライド)、マイラー
、ポリエステルまたはアクリル等からなるプラスチック基板を用いることができる。
合において、画素部と周辺駆動回路を一体形成した構成について説明したが、本発明の電
流源回路を、画素部や、信号線駆動回路の一部に有する表示装置は、画素部の半導体に非
晶質半導体(例えばアモルファスシリコン(a−Si:H))を適用することもできる。
その場合には、図45に示すように、基板4500上に画素部4502を形成し、シール
材4509を用いて基板4500と封止基板4508により封止する。また、周辺駆動回
路(信号線駆動回路4501や走査線駆動回路4504)をICチップ上に形成し、基板
にCOGなどで実装する。また、基板4500とFPCを接続する。なお、基板4500
とFPC4505との接合部上にICチップ4506、4507を実装することにより、
狭額縁化を図ることができる。
。
スタの場合について示す。
に示す。に示すように、基板4701上に下地膜4702が形成されている。さらに下地
膜4702上に画素電極4703が形成されている。また、画素電極4703と同層に同
じ材料からなる第1の電極4704が形成されている。
4702としては、窒化アルミ(AlN)や酸化珪素(SiO2)、酸化窒化珪素(Si
OxNy)などの単層やこれらの積層を用いることができる。
の端部が配線4705で覆われている。配線4705及び配線4706の上部にN型の導
電型を有するN型半導体層4707及びN型半導体層4708が形成されている。また、
配線4706と配線4705の間であって、下地膜4702上に半導体層4709が形成
されている。そして、半導体層4709の一部はN型半導体層4707及びN型半導体層
4708上にまで延長されている。なお、この半導体層はアモルファスシリコン(a−S
i:H)、微結晶半導体(μ−Si:H)等の非結晶性を有する半導体膜で形成されてい
る。また、半導体層4709上にゲート絶縁膜4710が形成されている。また、ゲート
絶縁膜4710と同層の同じ材料からなる絶縁膜4711が第1の電極4704上にも形
成されている。なお、ゲート絶縁膜4710としては酸化珪素膜や窒化珪素膜などが用い
られる。
ト電極と同層に同じ材料でなる第2の電極4713が第1の電極4704上に絶縁膜47
11を介して形成されている。第1の電極4704及び第2の電極4713で絶縁膜47
11を挟まれた容量素子4719が形成されている。また、画素電極4703の端部、駆
動トランジスタ4718及び容量素子4719を覆い、層間絶縁膜4714が形成されて
いる。
4715及び対向電極4716が形成され、画素電極4703と対向電極4716とで有
機化合物を含む層4715が挟まれた領域では発光素子4717が形成されている。
720で形成してもよい。第1の電極4720は配線4705及び4706と同層の同一
材料で形成されている。
ネルの部分断面を図48に示す。
電極4803が形成されている。また、ゲート電極と同層に同じ材料からなる第1の電極
4804が形成されている。ゲート電極4803の材料にはリンが添加された多結晶シリ
コンを用いることができる。多結晶シリコンの他に、金属とシリコンの化合物であるシリ
サイドでもよい。
形成されている。ゲート絶縁膜4805としては酸化珪素膜や窒化珪素膜などが用いられ
る。
層4806と同層に同じ材料からなる半導体層4807が形成されている。
4802としては、窒化アルミ(AlN)や酸化珪素(SiO2)、酸化窒化珪素(Si
OxNy)などの単層やこれらの積層を用いることができる。
れ、半導体層4807上にはN型半導体層4810が形成されている。
成され、N型半導体層4810上には配線4811及び4812と同層の同一材料からな
る導電層4813が形成されている。
される。なお、この第2の電極と第1の電極4804でゲート絶縁膜4802を挟み込ん
だ構造の容量素子4820が形成されている。
電極4814が形成されている。
ように絶縁物4813が形成されている。
817が形成され、画素電極4814と対向電極4817とで有機化合物を含む層481
6が挟まれた領域では発光素子4818が形成されている。
くても良い。つまり第2の電極は導電層4813とし、第1の電極4804と導電層48
13でゲート絶縁膜が挟まれた構造の容量素子としてもよい。
ことで、図48(b)に示すような、画素電極4814からなる第2の電極4821と第
1の電極4804でゲート絶縁膜4805が挟まれた構造の容量素子4822を形成する
ことができる。
もちろんチャネル保護構造のトランジスタでも良い。チャネル保護構造のトランジスタの
場合について、図49(a)、(b)を用いて説明する。
エッチ構造の駆動トランジスタ4819の半導体層4806のチャネルが形成される領域
上にエッチングのマスクとなる絶縁物4901が設けられている点が異なり、他の共通し
ているところは共通の符号を用いている。
示したチャネルエッチ構造の駆動トランジスタ4819の半導体層4806のチャネルが
形成される領域上にエッチングのマスクとなる絶縁物4901が設けられている点が異な
り、他の共通しているところは共通の符号を用いている。
イン領域など)に非晶質半導体膜を用いることで、製造コストを削減することができる。
は上述した構成に限られず、さまざまな構成のトランジスタの構造や、容量素子の構造の
ものを用いることができる。
Claims (2)
- 画素部は、第1のトランジスタと、第2のトランジスタと、信号線と、ゲート線と、発光素子と、電源線と、容量を有し、
前記第1のトランジスタのソース又はドレインの一方は、前記発光素子と電気的に接続され、
前記第1のトランジスタのソース又はドレインの他方は、前記第2のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第2のトランジスタのソース又はドレインの他方は、前記電源線と電気的に接続され、
前記第2のトランジスタのゲートは、前記信号線と電気的に接続され、
前記容量の一方の端子は、前記第2のゲートと電気的に接続され、
前記容量の他方の端子は、前記電源線と電気的に接続されることを特徴とする表示装置。 - 画素部は、第1のトランジスタ乃至第4のトランジスタと、発光素子と、電源線と、容量と、信号線と、第1のゲート線と、第2のゲート線と、第3のゲート線と、を有し、
前記第1のトランジスタのゲートは、前記第1のゲート線と電気的に接続され、
前記第1のトランジスタのソース又はドレインの一方は、前記発光素子と電気的に接続され、
前記第1のトランジスタのソース又はドレインの他方は、前記第2のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第2のトランジスタのソース又はドレインの他方は、前記電源線と電気的に接続され、
前記第2のトランジスタのゲートは、前記第3のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第3のトランジスタのゲートは、前記第2のゲート線と電気的に接続され、
前記第3のトランジスタのソース又はドレインの他方は、前記第4のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第4のトランジスタのソース又はドレインの他方は、前記信号線と電気的に接続され、
前記第4のトランジスタのゲートは、前記第3のゲート線と電気的に接続され、
前記容量の一方の端子は、前記第2のトランジスタのゲートと電気的に接続され、
前記容量の他方の端子は、前記電源線に電気的に接続されることを特徴とする表示装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004152601 | 2004-05-21 | ||
JP2004152601 | 2004-05-21 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016152019A Division JP2016191954A (ja) | 2004-05-21 | 2016-08-02 | 半導体装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018091840A Division JP2018151656A (ja) | 2004-05-21 | 2018-05-11 | 表示装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2018128701A true JP2018128701A (ja) | 2018-08-16 |
Family
ID=35374991
Family Applications (7)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011135986A Expired - Fee Related JP5386546B2 (ja) | 2004-05-21 | 2011-06-20 | 半導体装置 |
JP2013121451A Withdrawn JP2013225141A (ja) | 2004-05-21 | 2013-06-10 | 半導体装置 |
JP2015011124A Withdrawn JP2015118387A (ja) | 2004-05-21 | 2015-01-23 | 半導体装置 |
JP2016152019A Withdrawn JP2016191954A (ja) | 2004-05-21 | 2016-08-02 | 半導体装置 |
JP2018091239A Withdrawn JP2018128701A (ja) | 2004-05-21 | 2018-05-10 | 表示装置 |
JP2018091840A Withdrawn JP2018151656A (ja) | 2004-05-21 | 2018-05-11 | 表示装置 |
JP2020207525A Withdrawn JP2021060598A (ja) | 2004-05-21 | 2020-12-15 | 表示装置 |
Family Applications Before (4)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011135986A Expired - Fee Related JP5386546B2 (ja) | 2004-05-21 | 2011-06-20 | 半導体装置 |
JP2013121451A Withdrawn JP2013225141A (ja) | 2004-05-21 | 2013-06-10 | 半導体装置 |
JP2015011124A Withdrawn JP2015118387A (ja) | 2004-05-21 | 2015-01-23 | 半導体装置 |
JP2016152019A Withdrawn JP2016191954A (ja) | 2004-05-21 | 2016-08-02 | 半導体装置 |
Family Applications After (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018091840A Withdrawn JP2018151656A (ja) | 2004-05-21 | 2018-05-11 | 表示装置 |
JP2020207525A Withdrawn JP2021060598A (ja) | 2004-05-21 | 2020-12-15 | 表示装置 |
Country Status (3)
Country | Link |
---|---|
US (4) | US8355015B2 (ja) |
JP (7) | JP5386546B2 (ja) |
CN (2) | CN100514402C (ja) |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8355015B2 (en) | 2004-05-21 | 2013-01-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, display device and electronic device including a diode electrically connected to a signal line |
JP2006065284A (ja) * | 2004-07-26 | 2006-03-09 | Seiko Epson Corp | 発光装置及び電子機器 |
US8629819B2 (en) * | 2005-07-14 | 2014-01-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and driving method thereof |
US7479655B2 (en) * | 2006-01-31 | 2009-01-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
JP5305630B2 (ja) | 2006-12-05 | 2013-10-02 | キヤノン株式会社 | ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法 |
EP2323021A4 (en) * | 2008-09-02 | 2013-10-23 | Sharp Kk | DISPLAY DEVICE |
US9935622B2 (en) | 2011-04-28 | 2018-04-03 | Semiconductor Energy Laboratory Co., Ltd. | Comparator and semiconductor device including comparator |
JP5717607B2 (ja) * | 2011-10-28 | 2015-05-13 | 株式会社ジャパンディスプレイ | 電気光学装置および表示装置 |
KR20140000075A (ko) * | 2012-06-22 | 2014-01-02 | 삼성디스플레이 주식회사 | 파워 유닛 및 이를 구비하는 유기 발광 표시 장치 |
US9818765B2 (en) | 2013-08-26 | 2017-11-14 | Apple Inc. | Displays with silicon and semiconducting oxide thin-film transistors |
CN110544436B (zh) | 2014-09-12 | 2021-12-07 | 株式会社半导体能源研究所 | 显示装置 |
US10290573B2 (en) | 2015-07-02 | 2019-05-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic device |
US20180323239A1 (en) * | 2017-05-03 | 2018-11-08 | Innolux Corporation | Display device |
US10930344B2 (en) | 2018-06-01 | 2021-02-23 | Taiwan Semiconductor Manufacturing Company Ltd. | RRAM circuit and method |
DE102019114104A1 (de) | 2018-06-01 | 2019-12-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | RRAM-Schaltung und Verfahren |
US12118947B2 (en) | 2020-10-02 | 2024-10-15 | Sharp Kabushiki Kaisha | Scanning line drive circuit and display device provided with same |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63106788A (ja) * | 1986-10-24 | 1988-05-11 | 松下電器産業株式会社 | アクテイブマトリツクス駆動型装置の製造方法 |
JP2004029755A (ja) * | 2002-04-26 | 2004-01-29 | Toshiba Matsushita Display Technology Co Ltd | El表示装置 |
JP2004054200A (ja) * | 2001-09-21 | 2004-02-19 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
Family Cites Families (78)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4066918A (en) | 1976-09-30 | 1978-01-03 | Rca Corporation | Protection circuitry for insulated-gate field-effect transistor (IGFET) circuits |
US4131928A (en) | 1977-06-24 | 1978-12-26 | Motorola, Inc. | Voltage clamp device for monolithic circuits |
DE3019832C2 (de) | 1979-05-28 | 1986-10-16 | Kabushiki Kaisha Suwa Seikosha, Shinjuku, Tokio/Tokyo | Treiberschaltung für eine Flüssigkristallanzeigematrix |
FR2493012B1 (fr) | 1980-10-27 | 1987-04-17 | Commissariat Energie Atomique | Procede de commande d'une caracteristique optique d'un materiau |
US4523189A (en) | 1981-05-25 | 1985-06-11 | Fujitsu Limited | El display device |
US4559535A (en) | 1982-07-12 | 1985-12-17 | Sigmatron Nova, Inc. | System for displaying information with multiple shades of a color on a thin-film EL matrix display panel |
JPS627167A (ja) | 1985-07-03 | 1987-01-14 | Sony Corp | ダイオ−ドの形成方法 |
EP0238867B1 (en) | 1986-02-21 | 1994-12-14 | Canon Kabushiki Kaisha | Display apparatus |
JPH07114281B2 (ja) | 1986-04-25 | 1995-12-06 | セイコーエプソン株式会社 | ドライバ−内蔵アクティブマトリックス基板 |
JPH0830823B2 (ja) | 1986-07-02 | 1996-03-27 | 株式会社日立製作所 | 液晶表示装置 |
GB8621839D0 (en) | 1986-09-10 | 1986-10-15 | British Aerospace | Electrostatic discharge protection circuit |
JPS6374034A (ja) | 1986-09-18 | 1988-04-04 | Seiko Instr & Electronics Ltd | 電気光学的装置 |
JPH0827597B2 (ja) | 1986-09-29 | 1996-03-21 | 株式会社東芝 | アクテイブマトリクス型表示装置 |
US4803536A (en) | 1986-10-24 | 1989-02-07 | Xerox Corporation | Electrostatic discharge protection network for large area transducer arrays |
EP0291252A3 (en) | 1987-05-12 | 1989-08-02 | Seiko Epson Corporation | Method of video display and video display device therefor |
US5264839A (en) | 1987-09-25 | 1993-11-23 | Canon Kabushiki Kaisha | Display apparatus |
FR2624655B1 (fr) | 1987-12-14 | 1990-05-11 | Sgs Thomson Microelectronics | Structure de protection d'un acces a un circuit integre |
US5200876A (en) | 1989-04-10 | 1993-04-06 | Matsushita Electric Industrial Co., Ltd. | Electrostatic breakdown protection circuit |
JPH032838A (ja) | 1989-05-31 | 1991-01-09 | Matsushita Electron Corp | 液晶表示装置の製造方法 |
US4930036A (en) | 1989-07-13 | 1990-05-29 | Northern Telecom Limited | Electrostatic discharge protection circuit for an integrated circuit |
JPH0350528A (ja) | 1989-07-18 | 1991-03-05 | Nec Corp | 液晶表示装置用アクティブマトリクス基板 |
US4965466A (en) | 1989-07-19 | 1990-10-23 | Motorola, Inc. | Substrate injection clamp |
JPH0369141A (ja) | 1989-08-08 | 1991-03-25 | Nec Corp | セミカスタム半導体集積回路 |
JP2764139B2 (ja) | 1989-10-20 | 1998-06-11 | ホシデン・フィリップス・ディスプレイ株式会社 | アクティブマトリックス液晶表示素子 |
GB2238683A (en) | 1989-11-29 | 1991-06-05 | Philips Electronic Associated | A thin film transistor circuit |
US5159518A (en) * | 1990-01-17 | 1992-10-27 | Vlsi Technology, Inc. | Input protection circuit for CMOS devices |
JPH0473970A (ja) | 1990-07-16 | 1992-03-09 | Fuji Electric Co Ltd | Mos型半導体装置 |
JP2999271B2 (ja) | 1990-12-10 | 2000-01-17 | 株式会社半導体エネルギー研究所 | 表示装置 |
JP3071851B2 (ja) | 1991-03-25 | 2000-07-31 | 株式会社半導体エネルギー研究所 | 電気光学装置 |
US5220443A (en) | 1991-04-29 | 1993-06-15 | Nec Corporation | Matrix wiring substrate and active matrix display having non-linear resistance elements for electrostatic discharge protection |
US6778231B1 (en) | 1991-06-14 | 2004-08-17 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical display device |
US6975296B1 (en) | 1991-06-14 | 2005-12-13 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method of driving the same |
US5414442A (en) | 1991-06-14 | 1995-05-09 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method of driving the same |
JP2563221B2 (ja) | 1991-10-29 | 1996-12-11 | ユニチカ株式会社 | 帯電防止ポリエステルフィルムの製造方法 |
JPH06202151A (ja) | 1992-12-28 | 1994-07-22 | Casio Comput Co Ltd | 薄膜トランジスタアレイ |
NL194873C (nl) | 1992-08-13 | 2003-05-06 | Oki Electric Ind Co Ltd | Dunnefilmtransistorenreeks en daarvan gebruikmakende vloeibare kristalweergeefinrichting. |
JPH07175075A (ja) | 1993-12-21 | 1995-07-14 | Sharp Corp | アクティブマトリックス型液晶パネル |
JPH07230098A (ja) | 1994-02-18 | 1995-08-29 | Sanyo Electric Co Ltd | 液晶表示装置 |
US5646808A (en) * | 1994-08-05 | 1997-07-08 | Kawasaki Steel Corporation | Electrostatic breakdown protection circuit for a semiconductor integrated circuit device |
US5631793A (en) * | 1995-09-05 | 1997-05-20 | Winbond Electronics Corporation | Capacitor-couple electrostatic discharge protection circuit |
CN101369579B (zh) | 1995-10-03 | 2011-05-04 | 精工爱普生株式会社 | 有源矩阵基板的制造方法和薄膜元件的制造方法 |
JPH1010493A (ja) | 1996-06-24 | 1998-01-16 | Hitachi Ltd | 液晶表示装置および液晶表示基板 |
KR100252308B1 (ko) | 1997-01-10 | 2000-04-15 | 구본준, 론 위라하디락사 | 박막트랜지스터 어레이 |
US6229506B1 (en) | 1997-04-23 | 2001-05-08 | Sarnoff Corporation | Active matrix light emitting diode pixel structure and concomitant method |
KR100559078B1 (ko) | 1997-04-23 | 2006-03-13 | 트랜스퍼시픽 아이피 리미티드 | 능동 매트릭스 발광 다이오드 화소 구조물 및 이를 동작시키는 방법 |
JP3396620B2 (ja) * | 1998-03-20 | 2003-04-14 | シャープ株式会社 | アクティブマトリクス基板およびその検査方法 |
GB9812742D0 (en) | 1998-06-12 | 1998-08-12 | Philips Electronics Nv | Active matrix electroluminescent display devices |
US6377105B1 (en) * | 1998-06-30 | 2002-04-23 | Stmicroelectronics Limited | On-chip higher-to-lower voltage input stage |
JP4057716B2 (ja) * | 1998-09-25 | 2008-03-05 | 東芝松下ディスプレイテクノロジー株式会社 | 保護回路を具えた絶縁ゲート型トランジスタ回路装置 |
US6859193B1 (en) | 1999-07-14 | 2005-02-22 | Sony Corporation | Current drive circuit and display device using the same, pixel circuit, and drive method |
JP3389174B2 (ja) * | 1999-10-27 | 2003-03-24 | エヌイーシーマイクロシステム株式会社 | 入力保護回路 |
US6373284B1 (en) * | 2000-08-14 | 2002-04-16 | Semiconductor Components Industries Llc | Voltage level shifting circuit for bidirectional data |
TW471039B (en) * | 2000-08-21 | 2002-01-01 | United Microelectronics Corp | Self-aligned metal silicide manufacture process for electrostatic discharge device |
US7030847B2 (en) * | 2000-11-07 | 2006-04-18 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device and electronic device |
US7015882B2 (en) * | 2000-11-07 | 2006-03-21 | Sony Corporation | Active matrix display and active matrix organic electroluminescence display |
JP2003195815A (ja) | 2000-11-07 | 2003-07-09 | Sony Corp | アクティブマトリクス型表示装置およびアクティブマトリクス型有機エレクトロルミネッセンス表示装置 |
JP3846293B2 (ja) * | 2000-12-28 | 2006-11-15 | 日本電気株式会社 | 帰還型増幅回路及び駆動回路 |
JP3657527B2 (ja) | 2001-04-09 | 2005-06-08 | シャープ株式会社 | 電源装置及びそれを備えた表示装置 |
GB0119299D0 (en) * | 2001-08-08 | 2001-10-03 | Koninkl Philips Electronics Nv | Electrostatic discharge protection for pixellated electronic device |
CN1556976A (zh) * | 2001-09-21 | 2004-12-22 | ��ʽ����뵼����Դ�о��� | 显示装置及其驱动方法 |
SG120075A1 (en) | 2001-09-21 | 2006-03-28 | Semiconductor Energy Lab | Semiconductor device |
US7576734B2 (en) * | 2001-10-30 | 2009-08-18 | Semiconductor Energy Laboratory Co., Ltd. | Signal line driving circuit, light emitting device, and method for driving the same |
JP4498669B2 (ja) | 2001-10-30 | 2010-07-07 | 株式会社半導体エネルギー研究所 | 半導体装置、表示装置、及びそれらを具備する電子機器 |
US6927618B2 (en) * | 2001-11-28 | 2005-08-09 | Semiconductor Energy Laboratory Co., Ltd. | Electric circuit |
US7042162B2 (en) * | 2002-02-28 | 2006-05-09 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
KR100702103B1 (ko) | 2002-04-26 | 2007-04-02 | 도시바 마쯔시따 디스플레이 테크놀로지 컴퍼니, 리미티드 | El 표시 장치의 구동 방법 |
KR100638304B1 (ko) | 2002-04-26 | 2006-10-26 | 도시바 마쯔시따 디스플레이 테크놀로지 컴퍼니, 리미티드 | El 표시 패널의 드라이버 회로 |
KR100555301B1 (ko) * | 2002-08-13 | 2006-03-03 | 엘지.필립스 엘시디 주식회사 | 정전기 방지를 위한 액정패널 |
JP2004109718A (ja) * | 2002-09-20 | 2004-04-08 | Hitachi Ltd | 画像表示装置 |
US8035626B2 (en) * | 2002-11-29 | 2011-10-11 | Semiconductor Energy Laboratory Co., Ltd. | Current driving circuit and display device using the current driving circuit |
US20070080905A1 (en) * | 2003-05-07 | 2007-04-12 | Toshiba Matsushita Display Technology Co., Ltd. | El display and its driving method |
JP4360128B2 (ja) | 2003-06-03 | 2009-11-11 | セイコーエプソン株式会社 | 電気光学装置および電子機器 |
JP4758085B2 (ja) * | 2003-09-12 | 2011-08-24 | 株式会社半導体エネルギー研究所 | 半導体装置及び電子機器 |
WO2005027085A1 (en) | 2003-09-12 | 2005-03-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and driving method of the same |
JP2005122076A (ja) | 2003-10-20 | 2005-05-12 | Toshiba Matsushita Display Technology Co Ltd | El表示装置 |
JP2005156703A (ja) | 2003-11-21 | 2005-06-16 | Seiko Epson Corp | 電子装置の静電保護回路、電気光学装置の静電保護回路及び電子機器 |
JP5116216B2 (ja) * | 2004-05-21 | 2013-01-09 | 株式会社半導体エネルギー研究所 | 表示装置 |
US8355015B2 (en) | 2004-05-21 | 2013-01-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, display device and electronic device including a diode electrically connected to a signal line |
-
2005
- 2005-05-13 US US11/128,321 patent/US8355015B2/en active Active
- 2005-05-20 CN CNB2005100727924A patent/CN100514402C/zh not_active Expired - Fee Related
- 2005-05-20 CN CN2009101417196A patent/CN101561994B/zh not_active Expired - Fee Related
-
2011
- 2011-06-20 JP JP2011135986A patent/JP5386546B2/ja not_active Expired - Fee Related
-
2012
- 2012-12-10 US US13/709,806 patent/US8917265B2/en not_active Expired - Fee Related
-
2013
- 2013-06-10 JP JP2013121451A patent/JP2013225141A/ja not_active Withdrawn
-
2014
- 2014-11-04 US US14/532,478 patent/US9536937B2/en active Active
-
2015
- 2015-01-23 JP JP2015011124A patent/JP2015118387A/ja not_active Withdrawn
-
2016
- 2016-08-02 JP JP2016152019A patent/JP2016191954A/ja not_active Withdrawn
- 2016-11-07 US US15/344,745 patent/US10115350B2/en active Active
-
2018
- 2018-05-10 JP JP2018091239A patent/JP2018128701A/ja not_active Withdrawn
- 2018-05-11 JP JP2018091840A patent/JP2018151656A/ja not_active Withdrawn
-
2020
- 2020-12-15 JP JP2020207525A patent/JP2021060598A/ja not_active Withdrawn
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63106788A (ja) * | 1986-10-24 | 1988-05-11 | 松下電器産業株式会社 | アクテイブマトリツクス駆動型装置の製造方法 |
JP2004054200A (ja) * | 2001-09-21 | 2004-02-19 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
JP2004029755A (ja) * | 2002-04-26 | 2004-01-29 | Toshiba Matsushita Display Technology Co Ltd | El表示装置 |
Also Published As
Publication number | Publication date |
---|---|
US20050259494A1 (en) | 2005-11-24 |
CN100514402C (zh) | 2009-07-15 |
JP2015118387A (ja) | 2015-06-25 |
US20150060864A1 (en) | 2015-03-05 |
CN1707586A (zh) | 2005-12-14 |
JP5386546B2 (ja) | 2014-01-15 |
US20130092990A1 (en) | 2013-04-18 |
JP2011232769A (ja) | 2011-11-17 |
JP2016191954A (ja) | 2016-11-10 |
US20170053600A1 (en) | 2017-02-23 |
JP2021060598A (ja) | 2021-04-15 |
JP2013225141A (ja) | 2013-10-31 |
JP2018151656A (ja) | 2018-09-27 |
CN101561994A (zh) | 2009-10-21 |
US9536937B2 (en) | 2017-01-03 |
US8355015B2 (en) | 2013-01-15 |
US10115350B2 (en) | 2018-10-30 |
CN101561994B (zh) | 2012-06-27 |
US8917265B2 (en) | 2014-12-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5386546B2 (ja) | 半導体装置 | |
JP5917649B2 (ja) | 半導体装置、表示モジュール、及び電子機器 | |
JP5886508B2 (ja) | 表示装置、表示モジュール及び電子機器 | |
KR101574514B1 (ko) | 반도체 장치, 표시 장치, 및 전자 기기 | |
US7768329B2 (en) | Semiconductor device | |
JP5647757B2 (ja) | 半導体装置、発光装置、モジュール、及び電子機器 | |
JP4999351B2 (ja) | 半導体装置及び表示装置 | |
JP5057731B2 (ja) | 表示装置、モジュール、及び電子機器 | |
KR20070058362A (ko) | 반도체 디바이스 | |
KR20040111032A (ko) | 디스플레이 장치 및 그 구동 방법 | |
JP4364803B2 (ja) | 半導体装置およびそれを用いた表示装置 | |
US7323924B2 (en) | Level shifter circuit | |
JP5264014B2 (ja) | 半導体装置、表示装置及び電子機器 | |
JP5116216B2 (ja) | 表示装置 | |
JP2007179040A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20180511 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20180511 |
|
A871 | Explanation of circumstances concerning accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A871 Effective date: 20180511 |
|
A975 | Report on accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A971005 Effective date: 20180628 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20180703 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20180830 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20181002 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20181130 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20190130 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20190312 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20190610 |