JP2018120906A - 半導体層の製造方法、および半導体層 - Google Patents

Abstract

【課題】ゲルマニウムおよびスズを含む半導体層の製造方法であって、スズの組成比が高くても、スズの析出を抑制することができ、高い結晶性を有することができる半導体層の製造方法を提供する。
【解決手段】本発明に係る半導体層の製造方法は、物理気相成長法によって、基板の上方に、ゲルマニウムおよびスズを含む半導体層を形成する半導体層の製造方法であって、前記基板を第１温度に加熱して、前記基板の上方に、ラマンスペクトルのＧｅ−Ｇｅ結合に帰属されるピークの半値幅が３ｃｍ^−１より大きい第１層を形成する工程と、前記基板を、前記第１温度より高い温度であって、かつ５０℃以上で３５０℃より低い第２温度に加熱して、前記第１層の上方に第２層を形成する工程と、を含む。
【選択図】図２

Description

本発明は、半導体層の製造方法、および半導体層に関する。

ＧｅＳｎ層は、光デバイスや電子デバイスの分野で利用が期待されている。

例えば、光デバイスの分野において、シリコンフォトニックスへの期待が高まる中、ＩＶ族半導体は間接遷移であるため、レーザーなどの通信用光源を実現し難い。しかし、ＧｅＳｎ層のスズの組成比（Ｓｎ組成比）が高いと、直接遷移となるため、高効率に発光し、レーザーなどの光源への応用が期待される。

また、例えば、電子デバイスの分野において、ｐ型トランジスタの高速化が大きな課題となっている。これは、ｐ型の正孔伝導がｎ型の電子伝導に比べて遅いことに起因している。ここで、ｐ型で最も高速に動作するのがＧｅであり、Ｓｎを添加することによりさらなる高速化が期待される。

しかしながら、ＧｅへのＳｎの固溶限は低く、ＧｅＳｎ層においてＳｎ組成比を高くしようとすると、成膜中の温度により、Ｓｎが析出してしまう。そのため、高いＳｎ組成比のＧｅＳｎ層を実現するためには、低温での結晶成長が考えられる。ところが、結晶成長を低温で行うと、ＧｅＳｎ層の結晶性が低下してしまう。

例えば非特許文献１には、Ｓｎ組成比が４．５％で、ラマンスペクトルの半値幅が７．３ｃｍ^−１であるＧｅＳｎ層が記載されている。

Ｒｕｂｅｎ Ｒ．Ｌｉｅｔｅｎ，Ｔａｔｓｕｒｏ Ｍａｅｄａ，Ｗｉｐａｋｏｒｎ Ｊｅｖａｓｕｗａｎ，Ｈｉｒｏｙｕｋｉ Ｈａｔｔｏｒｉ，Ｎｏｒｉｙｕｋｉ Ｕｃｈｉｄａ，Ｓｈｕ Ｍｉｕｒａ，Ｍａｓａｔｏｓｈｉ Ｔａｎａｋａ ａｎｄ Ｊｅａｎ−Ｐｉｅｒｒｅ Ｌｏｃｑｕｅｔ，「Ｔｅｎｓｉｌｅ−Ｓｔｒａｉｎｅｄ ＧｅＳｎ Ｍｅｔａｌ-Ｏｘｉｄｅ-Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ Ｄｅｖｉｃｅｓ ｏｎ Ｓｉ（１１１） Ｕｓｉｎｇ Ｓｏｌｉｄ Ｐｈａｓｅ Ｅｐｉｔａｘｙ」，Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｅｘｐｒｅｓｓ，Ｖｏｌｕｍｅ ６，Ｎｕｍｂｅｒ １０，ｐ．１０１３０１

非特許文献１に記載のＧｅＳｎ層は、結晶性が高いとはいえない。

本発明のいくつかの態様に係る目的の１つは、ゲルマニウム（Ｇｅ）およびスズ（Ｓｎ）を含む半導体層の製造方法であって、スズの組成比が高くても、スズの析出を抑制することができ、高い結晶性を有することができる半導体層の製造方法を提供することにある。また、本発明のいくつかの態様に係る目的の１つは、ゲルマニウムおよびスズを含む半導体層であって、スズの組成比が高くても、スズの析出を抑制することができ、高い結晶性を有することができる半導体層を提供することにある。

本発明に係る半導体層の製造方法は、
物理気相成長法によって、基板の上方に、ゲルマニウムおよびスズを含む半導体層を形成する半導体層の製造方法であって、
前記基板を第１温度に加熱して、前記基板の上方に、ラマンスペクトルのＧｅ−Ｇｅ結合に帰属されるピークの半値幅が３ｃｍ^−１より大きい第１層を形成する工程と、
前記基板を、前記第１温度より高い温度であって、かつ５０℃以上で３５０℃より低い第２温度に加熱して、前記第１層の上方に第２層を形成する工程と、
を含む。

このような半導体層の製造方法では、スズの組成比が高くても、スズが析出することを抑制することができ、高い結晶性を有することができる半導体層を形成することができる。

なお、本発明に係る記載では、「上方」という文言を、例えば、「特定のもの（以下「Ａ」という）の「上方」に他の特定のもの（以下「Ｂ」という）を形成する」などと用いている。本発明に係る記載では、この例のような場合に、Ａ上に直接Ｂを形成するような場合と、Ａ上に他のものを介してＢを形成するような場合とが含まれるものとして、「上方」という文言を用いている。

本発明に係る半導体層の製造方法において、
前記第１層の前記半値幅は、４．５ｃｍ^−１以下であってもよい。

このような半導体層の製造方法では、より高い結晶層を有することができる半導体層を形成することができる。

本発明に係る半導体層の製造方法において、
前記第２温度は、２７５℃以上であってもよい。

このような半導体層の製造方法では、第２温度を２７５℃にしても、第２層の表面にスズが析出することを抑制することができ、高い結晶性を有する半導体層を形成することができる。

本発明に係る半導体層の製造方法において、
前記基板を、前記第１温度よりも高く前記第２温度よりも低い第３温度に加熱して、前記基板と前記第１層との間に、第３層を形成する工程を含んでもよい。

このような半導体層の製造方法では、第３層を形成しない場合に比べて、高い結晶性を有する半導体層を形成することができる。

本発明に係る半導体層の製造方法において、
前記第２層の厚さは、２００ｎｍ以下であってもよい。

このような半導体層の製造方法では、スズが析出することを、より確実に抑制することができる。

本発明に係る半導体層の製造方法において、
前記半導体層の表面を除去する工程を含んでもよい。

このような半導体層の製造方法では、より確実に、スズが析出することを抑制することができ、高い結晶性を有する半導体層を形成することができる。

本発明に係る半導体層の製造方法において、
前記物理気相成長法は、スパッタ法であってもよい。

このような半導体層の製造方法では、スズの組成比が高くても、スズの析出を抑制することができ、高い結晶性を有することができる。

本発明に係る半導体層は、
ゲルマニウムおよびスズを含み、
ゲルマニウムの原子数とスズの原子数との和に対するスズの原子数の比は、３％以上であり、
ラマンスペクトルのＧｅ−Ｇｅ結合に帰属されるピークの半値幅は、３ｃｍ^−１より大きく、４ｃｍ^−１以下である。

このような半導体層では、スズの組成比が高くても、スズが析出することを抑制することができ、高い結晶性を有することができる。

本発明に係る半導体層において、
前記比は、９％以上であってもよい。

このような半導体層では、より高いスズの組成比を有することができる。

本発明に係る半導体層において、
前記比は、１４％以下であってもよい。

このような半導体層では、スズの組成比が高くても、スズが析出することを抑制することができ、高い結晶性を有することができる。

本発明に係る半導体層において、
前記半値幅は、３．７ｃｍ^−１以下であってもよい。

このような半導体層では、より高い結晶性を有することができる。

本発明に係る半導体層は、
ゲルマニウムおよびスズを含み、
ゲルマニウムの原子数とスズの原子数との和に対するスズの原子数の比は、１２％以上であり、
ラマンスペクトルのＧｅ−Ｇｅ結合に帰属されるピークの半値幅は、３ｃｍ^−１より大きく、５．５ｃｍ^−１以下である。

このような半導体層では、スズの組成比が高くても、スズが析出することを抑制することができ、高い結晶性を有することができる。

本発明に係る半導体層において、
前記比は、１４％以上であってもよい。

このような半導体層では、より高いスズの組成比を有することができる。

本発明に係る半導体層において、
前記比は、１５％以下であってもよい。

このような半導体層では、スズの組成比が高くても、スズが析出することを抑制することができ、高い結晶性を有することができる。

本発明に係る半導体層において、
表面粗さＲｍｓは、２ｎｍ以下であってもよい。

このような半導体層では、滑らかな表面を有することができる。

本実施形態に係る半導体層を模式的に示す断面図。 本実施形態に係る半導体層の製造方法を説明するためのフローチャート。 本実施形態に係る半導体層の製造工程を模式的に示す断面図。 本実施形態に係る半導体層の製造工程を模式的に示す断面図。 本実施形態に係る半導体層の製造工程を模式的に示す断面図。 本実施形態に係る半導体層の製造工程を模式的に示す断面図。 本実施形態に係る半導体層の製造工程を模式的に示す断面図。 実験例で作製した試料を説明するための表。 実施例１のＡＦＭ象。 実施例２のＡＦＭ象。 実施例５のＡＦＭ象。 実施例８のＡＦＭ象。 比較例１のＡＦＭ象。 比較例２のＡＦＭ象。 参考例３のＡＦＭ象。 ＸＲＤの逆格子空間マップを模式的に示すグラフ。 第２低結晶層の基板温度とＦＷＨＭとの関係を示すグラフ。 スズの組成比とＦＷＨＭとの関係を示すグラフ。 参考例４のＡＦＭ象。

以下、本発明の好適な実施形態について、図面を用いて詳細に説明する。なお、以下に説明する実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また、以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。

１． 半導体層
まず、本実施形態に係る半導体層について、図面を参照しながら説明する。図１は、本実施形態に係る半導体層１０を模式的に示す断面図である。

半導体層１０は、図１に示すように、基板２の上方に（図示の例では、基板２上に）設けられている。基板２は、例えば、シリコン（Ｓｉ）基板である。基板２は、単結晶基板であってもよい。なお、基板２は、絶縁体にシリコン単結晶薄膜が形成されたＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板やＳＯＱ（Ｓｉｌｉｃｏｎ ｏｎ Ｑｕａｒｔｚ）基板であってもよい。また、基板２は、ゲルマニウム（Ｇｅ）基板であってもよいし、ＧＯＩ（Ｇｅｒｍａｎｉｕｍ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板であってもよい。また、基板２は、酸化物基板（例えば、酸化シリコンからなる基板）であってもよい。基板２は、例えば、（１００）基板であってもよい。基板２および半導体層１０は、例えば、半導体積層膜１００を構成している。

半導体層１０は、ゲルマニウム（Ｇｅ）およびスズ（Ｓｎ）を含む。半導体層１０は、ゲルマニウムおよびスズからなるＧｅＳｎ層であってもよい。

半導体層１０におけるＧｅの原子数とＳｎの原子数との和に対するＳｎの原子数の比（Ｓｎの原子数／（Ｇｅの原子数＋Ｓｎの原子数）、Ｓｎ組成比）は、３％以上２０％以下であり、好ましくは、９％以上１５％以下である。Ｓｎ組成比を３％以上とすることにより、例えば、Ｓｎ組成比の高い半導体層１０を形成することができる。Ｓｎ組成比を２０％以下とすることにより、例えば、Ｓｎの析出を抑制することができる。

半導体層１０のラマンスペクトルのＧｅ−Ｇｅ結合（ＧｅとＧｅとの間の結合）に帰属されるピークの半値幅（ＦＷＨＭ：ｆｕｌｌ ｗｉｄｔｈ ａｔ ｈａｌｆ ｍａｘｉｍｕｍ、以下、単に「ラマンスペクトルの半値幅」ともいう）は、３ｃｍ^−１より大きく５．５ｃｍ^−１以下である。半導体層１０のラマンスペクトルの半値幅を３ｃｍ^−１より大きくすることにより、Ｓｎが析出することを抑制することができる。半導体層１０のラマンスペクトルの半値幅を５．５ｃｍ^−１以下にすることにより、半導体層１０は、高い結晶性を有することができる。ラマンスペクトルの半値幅が小さいほど、結晶性は高い。また、基板の加熱温度が高いほど、結晶性は高い。

ここで、一般的に、Ｓｎ組成比が高くなるほど、結晶性の高い半導体層を形成することは難しく、ラマンスペクトルの半値幅は大きくなる。半導体層１０では、例えば、Ｓｎ組成比が３％以上１４％以下、好ましくは９％以上１１．５％以下で、ラマンスペクトルの半値幅は、４ｃｍ^−１以下、好ましくは３．７ｃｍ^−１以下である。また、半導体層１０では、例えば、Ｓｎ組成比が１２％以上１５％以下、好ましくは１４％以上１５％以下で、ラマンスペクトルの半値幅は、５．５ｃｍ^−１以下である。

なお、Ｓｎ組成比は、例えば、二次イオン質量分析法（ＳＩＭＳ; Ｓｅｃｏｎｄａｒｙ
Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）やＸＲＤ（Ｘ−ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ）におけるスペクトルの分析（例えば、逆格子空間マップ（ＲＳＭ：ｒｅｃｉｐｒｏｃａｌ ｓｐａｃｅ ｍａｐ））により測定することができる。また、ラマンスペクトルは、ラマン分光法により取得することができ、ラマンスペクトルのＧｅ−Ｇｅ結合に帰属されるピークは、ラマンシフトが２８５ｃｍ^−１以上３１５ｃｍ^−１以下で確認されるピークである。Ｇｅ−Ｇｅ結合に帰属されるピークは、基本的には３００．４ｃｍ^−１であるが、半導体層１０では、Ｓｎが添加されていることにより、Ｇｅ−Ｇｅ間の格子間隔が変化する場合がある（歪が生じる場合がある）。したがって、上記のように、半導体層１０において、ラマンスペクトルのＧｅ−Ｇｅ結合に帰属されるピークは、ラマンシフトが２８５ｃｍ^−１以上３１５ｃｍ^−１以下で確認されるピークである。

半導体層１０の表面粗さＲｍｓ（Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）値は、例えば、４．５ｎｍ以下であり、好ましくは２ｎｍ以下であり、より好ましくは１．５ｎｍ以下である。表面粗さＲｍｓは、二乗平均粗さであり、原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ
Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）により測定することができる。例えば、半導体層１０の表面にＳｎが析出する場合は、表面粗さＲｍｓは、４．５ｎｍより大きくなる。

半導体層１０の厚さ（膜厚）は、例えば、１０ｎｍ以上３μｍ以下であり、好ましくは１００ｎｍ以上１μｍ以下である。半導体層１０の厚さは、例えば、断面ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）像の観察により測定することができる。

半導体層１０は、添加物として炭素（Ｃ）およびシリコン（Ｓｉ）の少なくとも一方を含んでいてもよい。半導体層１０における、Ｇｅの原子数とＳｎの原子数と添加物の原子
数との和に対する添加物の原子数の比（添加物の原子数／（Ｇｅの原子数＋Ｓｎの原子数＋添加物の原子数））は、例えば、２０％以下である。ＣやＳｉを半導体層１０に添加することにより、半導体層１０の格子定数を調整することができる。具体的には、ＣやＳｉの格子定数は、ＧｅやＳｎの格子定数よりも小さいため、ＣやＳｉを添加することにより、半導体層１０の格子状数を小さくすることができる。これにより、例えば、Ｓｉ基板である基板２と、半導体層１０と、の格子不整合の影響を減らすことができ、半導体層１０の結晶性を高くすることができる。

半導体層１０は、例えば、以下の特徴を有する。

半導体層１０では、スズの組成比（Ｓｎ組成比）は、３％以上であり、ラマンスペクトルの半値幅は、３ｃｍ^−１より大きく、４ｃｍ^−１以下であってもよい。そのため、半導体層１０は、Ｓｎ組成比が高くても、Ｓｎの析出を抑制することができ、高い結晶性を有することができる（詳細は、「３． 実験例」参照）。

半導体層１０では、Ｓｎ組成比は、１２％以上であり、ラマンスペクトルの半値幅は、３ｃｍ^−１より大きく、５．５ｃｍ^−１以下であってもよい。そのため、半導体層１０は、Ｓｎ組成比が高くても、Ｓｎの析出を抑制することができ、高い結晶性を有することができる（詳細は、「３． 実験例」参照）。

半導体層１０では、表面粗さＲｍｓは、２ｎｍ以下であってもよい。そのため、半導体層１０は、滑らかな表面を有することができる。

２． 半導体層の製造方法
次に、本実施形態に係る半導体層１０の製造方法について、図面を参照しながら説明する。図２は、本実施形態に係る半導体層１０の製造方法を説明するためのフローチャートである。図３〜図５は、本実施形態に係る半導体層１０の製造工程を模式的に示す断面図である。

半導体層１０の製造方法では、物理気相成長法（ＰＶＤ：Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によって、図１に示すように、基板２の上方に（図示の例では基板２上に）、半導体層１０を形成する。

半導体層１０を形成するための物理気相成長法は、例えば、スパッタ法である。スパッタ法は、スパッタ装置のチャンバー内にスパッタガスを導入し、ターゲットに電圧を印加してグロー放電を発生させ、スパッタガス原子をイオン化し、高速でターゲットの表面にガスイオンを衝突させて、ターゲットを構成する成膜材料の粒子をたたきだし、基板の表面に堆積させて薄膜を形成することができる。スパッタ装置としては、例えば、真空反応容器（チャンバー）と試料導入容器（チャンバー）とが真空遮閉器を介して連結されている装置を用いる。

半導体層１０を形成するためのスパッタ法において、成膜圧力は、例えば、１ｍＴｏｒｒ以上１０ｍＴｏｒｒ以下である。スパッタガスは、アルゴン（Ａｒ）などの不活性ガスであってもよいし、不活性ガスと水素ガスとの混合ガスであってもよい。半導体層１０を形成するためのスパッタにおいて、例えば、Ｇｅをスパッタするために高周波電源を用い、Ｓｎをスパッタするために直流電源を用いる。この場合、高周波電源の高周波電力は、ターゲットの単位面積当たり、例えば、０．１Ｗ／ｃｍ^２以上２０Ｗ／ｃｍ^２以下であり、直流電源の電力は、ターゲットの単位面積当たり、例えば、０．１Ｗ／ｃｍ^２以上２Ｗ／ｃｍ^２以下である。高周波電源および直流電源の電力を上記範囲にすることにより、半導体層１０の成膜速度ならびにＳｎ組成比を調整することができる。

具体的には、まず、図３に示すように、基板２を第３温度に加熱して、スパッタ法によって、基板２上に第１低結晶層（第３層）１２を形成する（ステップＳ１）。基板２の加熱は、例えば、ヒーターや、基板２の電流を流して基板２の抵抗で発熱させる通電加熱により行われる。

第１低結晶層１２を形成することにより、基板２と半導体層１０との間の格子不整合の影響を減らすことができる。第１低結晶層１２を形成する際の基板２の加熱温度（第３温度）は、例えば、１５０℃以上２５０℃以下である。第３温度を１５０℃以上とすることにより、例えば基板２と半導体層１０との間の格子不整合の影響を減らすことができ、結晶性の高い半導体層１０を形成することができる。第３温度を２５０℃以下とすることにより、第１低結晶層１２を形成した際に、第１低結晶層１２の表面にＳｎが析出することを抑制することができる。第１低結晶層１２の厚さは、例えば、５ｎｍ以上２μｍ以下である。

次に、図４に示すように、基板２を第１温度で加熱して、スパッタ法によって、第１低結晶層１２の上方に第２低結晶層（第１層）１４を形成する（ステップＳ２）。

第１温度は、例えば、第３温度よりも低い温度である。第１温度は、例えば、２５℃以上２５０℃以下であり、好ましくは１００℃以上２５０℃以下である。第１温度を２５０℃以下とすることにより、第２低結晶層１４を形成した際に、第２低結晶層１４の表面にＳｎが析出することを抑制することができる。

第２低結晶層１４のラマンスペクトルの半値幅は、３ｃｍ^−１より大きい。第２低結晶層１４のラマンスペクトルの半値幅は、好ましくは、３．２ｃｍ^−１以上で４．５ｃｍ^−１以下である。第２低結晶層１４の結晶性は、例えば、第１低結晶層１２の結晶性よりも低い。第２低結晶層１４は、結晶性を有していてもよいし、アモルファスでもよいが、半導体層１０の結晶性を高くすることを考慮すると、第２低結晶層１４は、結晶性を有していることが好ましい。また、第２低結晶層１４をアモルファスとすると、後述するステップＳ３の加熱によりＳｎが析出してしまう場合があり、この点からも、第２低結晶層１４は、結晶性を有していることが好ましい。第２低結晶層１４の厚さは、例えば、５ｎｍ以上２μｍ以下である。

ステップＳ２では、例えば、ターゲットを構成する成膜材料の粒子を堆積させながら（スパッタを行いながら）、基板２の温度を第３温度から第１温度に変化させる。そのため、第１低結晶層１２と第２低結晶層１４との間には、第１中間層１３が形成される。すなわち、第１中間層１３を形成する際の基板２の加熱温度は、第３温度から第１温度へと変化する。第１中間層１３の厚さは、例えば、１ｎｍ以上５０ｎｍ以下であり、好ましくは２０ｎｍ程度である。

次に、図５に示すように、基板２を第２温度で加熱して、スパッタ法によって、第２低結晶層１４の上方に高結晶層（第２層）１６を形成する（ステップＳ３）。

第２温度は、第１温度よりも高い温度である。第２温度は、例えば、第３温度よりも高い温度である。第２温度は、例えば、５０℃以上で３５０℃より低い温度である。第２温度が５０℃以上であれば、高結晶層１６は、結晶性を有することができる。第２温度は、好ましくは、仮に、基板を第２温度で加熱しながら、スパッタ法によって、基板の直上に、ＧｅおよびＳｎを含む層を形成した場合に、該層の表面にＳｎが析出するような温度である。半導体層１０では、高結晶層１６と基板２との間には、第２低結晶層１４が設けられているため、基板２を第２温度で加熱しても、Ｓｎの析出を抑制することができる。第
２温度を３５０℃より高くすると、第２低結晶層１４が設けられていても、Ｓｎが析出する場合がある。第２温度は、好ましくは、２７５℃以上で３５０℃より低い温度であり、より好ましくは２７５℃以上３３０℃以下、さらにより好ましくは２７５℃以上３００℃以下である。

高結晶層１６の結晶性は、例えば、第１低結晶層１２および第２低結晶層１４の結晶性よりも高い。高結晶層１６の厚さは、例えば、５ｎｍ以上５００ｎｍ以下であり、好ましくは５ｎｍ以上２００ｎｍ以下である。高結晶層１６の厚さを５００ｎｍ以下とすることにより、高結晶層１６を形成した際に、高結晶層１６の表面にＳｎが析出することを抑制することができる。

ステップＳ３において、例えば、スパッタを行いながら、基板２の温度を第１温度から第２温度に変化させる。そのため、第２低結晶層１４と高結晶層１６との間には、第２中間層１５が形成される。すなわち、第２中間層１５を形成する際の基板２の加熱温度は、第１温度から第２温度へと変化する。第２中間層１５の厚さは、例えば、１ｎｍ以上５０ｎｍ以下である。

ステップＳ３において、基板２を第２温度で加熱することにより、低結晶層１２，１４および中間層１３，１５の結晶性は、高くなる。そして、低結晶層１２，１４、中間層１３，１５、および高結晶層１６は、図１に示すように、半導体層１０となる。すなわち、ステップＳ３では、基板２を第２温度で加熱することにより、高結晶層１６を成膜しつつ、低結晶層１２，１４および中間層１３，１５の結晶性を高くして、低結晶層１２，１４、中間層１３，１５、および高結晶層１６からなる半導体層１０を形成することができる。半導体層１０は、厚さ方向において、例えば、均一な結晶性を有している。

なお、ステップＳ３の後に、ステップＳ４として、半導体層１０の表面を除去してもよい。半導体層１０の表面の除去は、例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）、エッチング等により行われる。

以上の工程により、半導体層１０を製造することができる。

半導体層１０の製造方法は、例えば、以下の特徴を有する。

半導体層１０の製造方法では、基板２を第１温度に加熱して、基板２の上方に、ラマンスペクトルの半値幅が３ｃｍ^−１より大きい第２低結晶層１４を形成する工程（ステップＳ２）と、基板２を第２温度に加熱して、第２低結晶層１４の上方に高結晶層１６を形成する工程（ステップＳ３）と、を含む。そのため、半導体層１０の製造方法では、Ｓｎ組成比が高くても、Ｓｎが析出することを抑制することができ、高い結晶性を有することができる半導体層１０を形成することができる（詳細は、「３． 実験例」参照）。

半導体層１０の製造方法では、第２低結晶層１４のラマンスペクトルの半値幅は、４．５ｃｍ^−１以下であってもよい。そのため、半導体層１０の製造方法では、より高い結晶層を有することができる半導体層１０を形成することができる。

半導体層１０の製造方法では、第２温度は、２７５℃以上であってもよい。仮に、基板を２７５℃以上で加熱しながら、スパッタ法によって、基板の直上に、ＧｅおよびＳｎを含む層を形成すると、該層の表面にＳｎが析出する。しかし、半導体層１０の製造方法では、第２温度を２７５℃以上にしても、高結晶層１６の表面にＳｎが析出することを抑制することができ、高い結晶性を有する半導体層１０を形成することができる（詳細は、「３． 実験例」参照）。

半導体層１０の製造方法では、基板２を第３温度に加熱して、基板２と第２低結晶層１４との間に、第１低結晶層１２を形成する工程（ステップＳ１）を含んでもよい。そのため、半導体層１０の製造方法では、第１低結晶層１２を形成しない場合に比べて、高い結晶性を有する半導体層１０を形成することができる（詳細は、「３． 実験例」参照）。

半導体層１０の製造方法では、高結晶層１６の厚さは、２００ｎｍ以下であってもよい。そのため、半導体層１０の製造方法では、Ｓｎが析出することを、より確実に抑制することができる（詳細は、「３． 実験例」参照）。「３． 実験例」では、高結晶層１６の厚さを２００ｎｍにしてもスズの析出を抑制できることが確認された。そのため、例えば、半導体層１０全体の厚さを大きくしたい場合は、高結晶層１６の厚さを２００ｎｍ以下とし、低結晶層１２，１４の厚さを大きくすることで、スズの析出を抑制しつつ、厚さの大きい半導体層１０を形成することができる。

半導体層１０の製造方法では、半導体層１０の表面を除去する工程（ステップＳ４）を含んでもよい。例えば、高結晶層１６を成膜した後、基板２を所定時間、第２温度で加熱し続けると、高結晶層１６の表面にＳｎが析出してしまう場合がある。したがって、高結晶層１６を成膜した後、Ｓｎが析出する直前に基板２の加熱を停止することが好ましい。しかし、Ｓｎが析出する直前に基板２の加熱を停止しようとしても、例えば、ばらつきによって基板２の加熱時間が長くなってしまい、Ｓｎが析出してしまう場合がある。そこで、基板２の加熱時間を、Ｓｎが析出する時間よりも、ある程度短くする（Ｓｎが析出する直前で加熱を停止するのではなく、余裕をもって加熱を停止する）ことが考えられるが、そうすると、半導体層１０の表面近傍の結晶性が低くなる場合ある。そのため、半導体層１０の製造方法では、半導体層１０の表面を除去することにより、半導体層１０の結晶性の低い部分を除去する。これにより、半導体層１０の製造方法では、より確実に、Ｓｎが析出することを抑制することができ、高い結晶性を有する半導体層１０を形成することができる。

なお、高結晶層１６を成膜した後、Ｓｎが析出しないように、基板２の加熱時間を制御することができる場合は、半導体層１０の製造方法では、半導体層１０の表面を除去する工程を含んでいなくてもよい。

また、上記の例では、図５に示すように、第１低結晶層１２と第２低結晶層１４との間には第１中間層１３が形成され、第２低結晶層１４と高結晶層１６との間には第２中間層１５が形成される例について説明した。これは、スパッタを行いながら、ステップＳ２におけて基板２の温度を第３温度から第１温度に変化させ、ステップＳ３におけて基板２の温度を第１温度から第２温度に変化させたためである。例えば、スパッタを行わずに（スパッタを停止させて）、基板２の温度を変化させることにより、図６に示すように、第１中間層１３および第２中間層１５を形成させないことができる。ただし、スパッタを行いながら基板２の温度を変化させた方が、製造工程の時間を短縮させることができる。

また、上記の例では、図５に示すように、基板２と第２低結晶層１４と間には、第１低結晶層１２が形成される例について説明したが、図７に示すように、第１低結晶層１２は形成されていなくてもよい。

また、上記の例では、スパッタ法によって半導体層１０を形成したが、半導体層１０を形成する方法は、物理気相成長法であれば、スパッタ法に限定されない。半導体層１０を形成する方法は、例えば、真空蒸着法、分子線エピタキシー法、イオンプレーティング法、レーザーアブレーション法であってもよい。

３． 実験例
以下に実験例を示し、本発明をより具体的に説明する。なお、本発明は、以下の実験例によって何ら限定されるものではない。

３．１． 試料の作製
真空反応容器（チャンバー）と試料導入容器（チャンバー）とが真空遮閉器を介して連結されているスパッタ装置を用いてスパッタを行い、Ｓｉ基板上にＧｅＳｎ層を形成した。真空反応容器は、Ｇｅ用マグネトロンスパッタガンと、Ｓｎ用マグネトロンスパッタガンと、を具備している。

具体的には、まず、真空反応容器を真空排気した。より具体的には、真空遮閉器を閉じて真空反応容器を１×１０^−９Ｔｏｒｒ以下まで排気した。そして、真空遮閉器を閉じたまま試料導入容器にＳｉ基板を載置した。次に、試料導入容器を、試料導入容器に連結されているターボ分子ポンプおよびロータリーポンプで排気して、１×１０^−７Ｔｏｒｒ以下の真空にした。

次に、試料導入容器の真空度を保ったまま、真空遮閉器を開いて真空反応容器の所定の位置にＳｉ基板を載置した。次に、真空遮閉器を閉じ、真空反応容器を１×１０^−９Ｔｏｒｒ以下の超高真空領域の圧力になるように排気した。１×１０^−９Ｔｏｒｒ以下の圧力となっている真空反応容器内で、所定の位置に設置したＳｉ基板を、通電加熱によって１０３０℃以上に加熱し、清浄化した。

次に、スパッタガスを真空反応容器に導入し、スパッタガスの流量を調整し、真空反応容器内のスパッタガス圧力を３ｍＴｏｒｒに設定した。

次に、通電加熱によってＳｉ基板の温度を所定の値に調整した。次に、スパッタターゲットをシャッターで覆い、Ｇｅ用マグネトロンスパッタガンに高周波電源からの高周波電力を印加し、Ｓｎ用マグネトロンスパッタガンに直流電源からの電力を印加して、スパッタを開始した。この段階では、スパッタターゲットから飛散したＧｅおよびＳｎは、シャッターの裏面に付着し、Ｓｉ基板の表面には到達しない。

次に、スパッタを行っている状態でシャッターを開いて、Ｓｉ基板の表面からスパッタターゲットが見えるようにした。スパッタされたＧｅおよびＳｎ原子は、Ｓｉ基板に到達して成膜が開始する。ＧｅおよびＳｎのスパッタレートならびにＧｅとＳｎとの原子数（組成比）は、予め高周波電力と直流電力とで調整した。このようにしてＳｉ基板上にＧｅＳｎ層（半導体層）を成膜した。

ＧｅＳｎ層を成膜した後、スパッタガンへの電力供給を停止し、スパッタガスの導入を停止し、通電加熱による加熱を停止した。ＧｅＳｎ層が形成されたＳｉ基板を、真空反応容器への導入のときの逆手順で、試料導入容器側に取り出した。すなわち、真空反応容器の圧力を１×１０^−７Ｔｏｒｒ以下に保持し、ＧｅＳｎ層が形成されたＳｉ基板を試料導入容器へ移送し、真空遮閉器を閉じた。真空遮閉器を閉じた後、真空反応容器を、真空ポンプを用いて１×１０^−９Ｔｏｒｒ以下まで排気した。

以上により、Ｓｉ基板上にＧｅＳｎ層（半導体層）が形成された半導体積層膜を作製した。

３．２． 試料の種類
本実験例では、上記の方法において、Ｓｉ基板の加熱温度（基板温度）等を変化させて、ＧｅＳｎ層を形成した。具体的には、図８に示すように、実施例１〜１１、比較例１，
２、および参考例１〜３のＧｅＳｎ層を形成した。

実施例１では、Ｓｉ基板上に、第１低結晶層、第２低結晶層、および高結晶層を、この順で成膜してＧｅＳｎ層を形成した。第１低結晶層の基板温度（図８では、単に「温度」と記載）を２５０℃とし、第２低結晶層の基板温度を１００℃とし、高結晶層の基板温度を３００℃とした。第１低結晶層、第２低結晶層、および高結晶層の各々の厚さ（膜厚）を、１００ｎｍとした。ＧｅＳｎ層のＳｎ組成比の設定値（狙い値）を、９．２％とした。

具体的には、第１実施例では、通電加熱による温度を２５０℃に設定して第１低結晶層を成膜した後に、通電加熱のスイッチをＯＦＦにして（通電加熱を停止して）、数分経過した後に、自然冷却によりＳｉ基板が冷やされた状態で、第２低結晶層を成膜した。その後、通電加熱による温度を３００℃に設定して通電加熱のスイッチをＯＮにし（通電加熱を行って）、高結晶層を成膜した。本実験例に用いたスパッタ装置では、２００℃以上の温度は赤外線温度計によりモニターすることができるが、２００℃未満の温度はモニターすることができない。しかし、発明者らの経験により、第２低結晶層を成膜する際の基板温度は、１００℃程度である可能性が高いため、本実験例では、「１００℃」と記載している。

第１実施例では、スパッタを行いながら基板温度を変化させた。したがって、第１実施例では、第１低結晶層と第２低結晶層との間には第１中間層が形成され、第２低結晶層と高結晶層との間には第２中間層が形成されている。

実施例２は、第２低結晶層の基板温度を２００℃としたこと以外は、第１実施例と同じである。

実施例３は、第１低結晶層を形成しなかったこと以外は、第１実施例と同じである。

実施例４は、第１低結晶層を形成せず、第２低結晶層の基板温度を２００℃としたこと以外は、第１実施例と同じである。

実施例５は、第１低結晶層を形成せず、第２低結晶層の基板温度を２２５℃としたこと以外は、第１実施例と同じである。

実施例６は、第１低結晶層を形成せず、第２低結晶層の基板温度を２５０℃としたこと以外は、第１実施例と同じである。

実施例７は、高結晶層の厚さを５ｎｍとしたこと以外は、第１実施例と同じである。

実施例８は、第１低結晶層を形成せず、第２低結晶層および高結晶層の厚さを２００ｎｍとしたこと以外は、実施例１と同じである。

実施例９は、第２低結晶層の基板温度を２００℃とし、Ｓｎ組成比の設定値を１１．５％としたこと以外は、実施例１と同じである。

実施例１０は、第１低結晶層の基板温度を２２５℃とし、第２低結晶層の基板温度を２００℃とし、高低結晶層の基板温度を２５０℃とし、Ｓｎ組成比の設定値を１３％としたこと以外は、実施例１と同じである。

実施例１１は、第１低結晶層の基板温度を２００℃とし、第２低結晶層の基板温度を１
００℃とし、高低結晶層の基板温度を２２５℃とし、Ｓｎ組成比の設定値を１４．６％としたこと以外は、実施例１と同じである。

比較例１は、第１低結晶層および第２低結晶層を形成せず、Ｓｉ基板上に直接、高結晶層を成膜したこと以外は、第１実施例と同じである。

比較例２は、Ｓｎ組成比の設定値を１１．５％とし、第１低結晶層および第２低結晶層を形成せず、基板温度２７５℃でＳｉ基板上に直接、高結晶層を形成したこと以外は、第１実施例と同じである。

参考例１は、高結晶層を成膜しなかったこと以外は、第１実施例と同じである。

参考例２は、第２低結晶層の基板温度を２２５℃とし、高結晶層を形成しなかったこと以外は、第１実施例と同じである。

参考例３は、第２低結晶層の基板温度を２２５℃とし、第１低結晶層および高結晶層を形成しなかったこと以外は、第１実施例と同じである。

３．３． Ｓｎの析出評価
上記試料のＧｅＳｎ層におけるＳｎの析出を、ＡＦＭにより評価した。さらに、ＧｅＳｎ層の表面粗さＲｍｓを、ＡＦＭにより測定した。Ｓｎの析出の評価結果および表面粗さＲｍｓを、図８に示す。なお、図８では、Ｓｎの析出が確認されたものを「有り」と記載し、Ｓｎの析出が確認されなかったものを「無し」と記載した。また、図９〜図１５は、それぞれ、実施例１、実施例２、実施例５、実施例８、比較例１、比較例２、および参考例３のＧｅＳｎ層の表面のＡＦＭ像である。

図８，１３，１４に示すように、比較例１，２では、ＧｅＳｎ層の表面にＳｎの析出が確認された。なお、便宜上、図１３，１４では、析出されたＳｎの一部を、円で囲んでいる。一方、実施例１〜１１および参考例１〜３では、Ｓｎの析出は確認されなかった。これにより、Ｓｉ基板上に直接ＧｅＳｎ層を成膜した場合には、Ｓｎが析出するような基板温度（例えば３００℃）であっても、第２低結晶層を形成することにより、例えば高結晶層の基板温度を３００℃としても、Ｓｎの析出を抑制できることがわかった。

さらに、実施例８において、Ｓｎの析出は確認されなかったことから、高結晶層の膜厚を２００ｎｍにしても、Ｓｎの析出を抑制できることがわかった。

さらに、図８に示すように、Ｓｎの析出が確認された比較例１，２は、実施例１，２，５，８および参考例３に比べて、表面粗さＲｍｓが大きいことがわかった。したがって、第２低結晶層を形成することにより、表面が滑らかなＧｅＳｎ層を形成できることがわかった。さらに、Ｓｎの析出が確認された比較例１，２のＲｍｓは、４．８ｎｍ以上であることから、Ｒｍｓが４．５ｎｍ以下のＧｅＳｎ層では、Ｓｎの析出を抑制できることがわかった。

３．４． Ｓｎ組成比評価
上記試料のＧｅＳｎ層におけるＳｎ組成比を、Ｇｅ（２２４）におけるＸＲＤの逆格子空間マップにより求めた。Ｓｎ組成比を図８に示す。また、図１６は、Ｇｅ（２２４）における実施例５および比較例１のＸＲＤの逆格子空間マップを模式的に示すグラフである。なお、図８および図１６において、比較例１のＳｎ組成比は、膜厚を３００ｎｍではなく、５００ｎｍとした試料（比較例１（５００ｍｎ））において求めたものである。

図１６に示すように、比較例１（５００ｍｎ）では、Ｓｎ組成比９．２％を狙って成膜したにもかかわらず、２つのピークが確認され、該２つのピークは、それぞれ、Ｓｎ組成比２．２％、６．７％に相当するものであった。このような２つのピークが確認されたことは、Ｓｎの析出が影響していると考えられる。一方、実施例５では、１つのピークが確認され、該ピークは、狙いどおり９．２％に相当するピークであった。

図８に示すように、実施例１〜１１では、狙いどおりのＳｎ組成比を有するＧｅＳｎ層を形成することができた。

３．５． 結晶性評価
上記試料のＧｅＳｎ層における結晶性を、ラマンスペクトルの半値幅により評価した。具体的には、ラマン分光法を行い、ＧｅＳｎ層のラマンスペクトルのＧｅ−Ｇｅ結合に帰属されるピークの半値幅（ＦＷＨＭ）を求めた。ラマン分光法の光源としては、波長４８８ｎｍのレーザーを用いた。本実験例のラマン分光法では、ＧｅＳｎ層の表面から２０ｎｍ程度の深さの情報が得られる。ＧｅＳｎ層のラマンスペクトルの半値幅（ＦＷＨＭ）の値を、図８に示した。図１７は、実施例１〜６および参考例１〜３における第２低結晶層の基板温度とＦＷＨＭとの関係を示すグラフである。

図８に示すように、実施例１〜７，９〜１１では、ＦＷＨＭが５．５ｃｍ^−１以下であり、高い結晶性を有することがわかった。実施例８のＦＷＨＭは測定されていないが、実施例１と実施例７を比較すると、ＦＷＨＭは膜厚にほとんど依存しないといえる。そのため、実施例８のＦＷＨＭも５．５ｃｍ^−１以下であると考えられる。

実施例１と参考例１とを比較すると、ＦＷＨＭ３．７ｃｍ^−１の第２低結晶層の上方に高結晶層を成膜することにより、ＦＷＨＭ３．３ｃｍ^−１のＧｅＳｎ層を形成できることがわかった。また、実施例５と参考例３とを比較すると、ＦＷＨＭ４．４ｃｍ^−１の第２低結晶層の上方に高結晶層を成膜することにより、ＦＷＨＭ３．４ｃｍ^−１のＧｅＳｎ層を形成できることがわかった。このように、第２低結晶層の上方に、基板温度を高くして高結晶層を成膜することにより、全体として結晶性の高いＧｅＳｎ層を形成できることがわかった。

ＦＷＨＭ３ｃｍ^−１の比較例１ではＳｎが析出したことから、第２低結晶層のＦＷＨＭを３ｃｍ^−１以下にしようとすると、第２低結晶層の基板温度を高くする必要があり、第２低結晶層の表面にＳｎが析出すると考えられる。したがって、第２低結晶層のＦＷＨＭは、３ｃｍ^−１より大きくすることが好ましい。

実施例１と実施例２とを比較すると、第２低結晶層の基板温度が高い方が、ＧｅＳｎ層のＦＷＨＭを小さくできることがわかった。同様に、実施例３〜実施例５を比較すると、第２低結晶層の基板温度が高い方が、ＧｅＳｎ層のＦＷＨＭを小さくできることがわかった。ただし、実施例６の方が実施例５より第２低結晶層の基板温度が高いが、ＦＷＨＭは同じ値であった。したがって、第２低結晶層の温度は、２２５℃以上にしても、ＧｅＳｎ層のＦＷＨＭは、変わらないことがわかった。

実施例１と実施例３とを比較すると、第１低結晶層を形成した方が、ＧｅＳｎ層のＦＷＨＭを小さくできることがわかった。同様に、実施例２と実施例４とを比較すると、第１低結晶層を形成した方が、ＧｅＳｎ層のＦＷＨＭを小さくできることがわかった。

図１８は、実施例２，９〜１１におけるＳｎ組成比とＦＷＨＭとの関係を示すグラフである。一般的に、Ｓｎ組成比を高くすると、ＦＷＨＭは大きくなる傾向がある。しかし、本実験例では、図８および図１８に示すように、Ｓｎ組成比を９．２％より高くしても、
ＧｅＳｎ層のＦＷＨＭは５．５ｃｍ^−１以下であり、結晶性の高いＧｅＳｎ層を形成できることがわかった。

図８および図１８により、Ｓｎ組成比が、３％以上、好ましくは９％以上１４％で、かつ、ラマンスペクトルの半値幅が、３ｃｍ^−１より大きく、４ｃｍ^−１以下、好ましくは３．７ｃｍ^−１であるＧｅＳｎ層を形成できることがわかった。また、Ｓｎ組成比が、１２％以上、好ましくは１４％以上１５％以下で、かつ、ラマンスペクトルの半値幅が、３ｃｍ^−１より大きく、５．５ｃｍ^−１以下であるＧｅＳｎ層を形成できることがわかった。

３．６． ３５０℃アニールの影響評価
上記のスパッタ法で、基板温度を２５０℃として、Ｓｉ基板上にＧｅＳｎ層（膜厚１００ｎｍ）を形成した。Ｓｎ組成比の設定値を１１．５％とした。その後、３５０℃で５分間熱処理を行って試料（参考例４）を作成した。図１９は、参考例４のＧｅＳｎ層の表面のＡＦＭ象である。

図１９に示すように、参考例４では、Ｓｎの析出が確認された。表面粗さＲｍｓは９．９ｎｍであった。なお、図１９では、析出されたＳｎの一部を、円で囲んでいる。

このように、３５０℃のアニールでは、Ｓｎが析出した。したがって、Ｓｎの析出を防ぐためには、高結晶層の基板温度を、３５０℃より低くすることが好ましい。

４． 半導体デバイスへの応用
４．１． レーザー光源への応用
本発明に係る半導体層（ＧｅＳｎ層）は、高効率な発光層としての応用が期待される。シリコンフォトニクスへの期待が高まる中、ＩＶ族半導体は、間接遷移であるため、レーザーなどの通信用の光源が欠けていた。本発明に係るＳｎ組成比が高いＧｅＳｎ層は、直接遷移となるため、高効率に発行し、シリコンフォトニックスで欠けていたレーザー光源を実現することができる。

４．２． 高移動度トランジスタへの応用
ｐ型で最も高速に動作するのがＧｅであり、Ｓｎを添加することにより、さらなる高速化が期待されている。例えば、Ｓｎ組成比を７％とすることにより、Ｓｎを添加しないＧｅに比べて、１．８５倍高速になることが知られている。そこで、本発明に係るＳｎ組成比が高いＧｅＳｎ層は、高速移動度トランジスタを実現することができる。具体的には、本発明に係るＧｅＳｎ層は、高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）、ドープチャネル電界効果トランジスタ（ＤＣＦＥＴ：Ｄｏｐｅｄ−Ｃｈａｎｎｅｌ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、共鳴トンネルダイオード（ＲＴＤ：Ｒｅｓｏｎａｎｔ Ｔｕｎｎｅｌ
Ｄｉｏｄｅ）、ヘテロバイポーラトランジスタ（ＨＢＴ：Ｈｅｔｅｒｏ−Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）などに応用することができる。このような高速移動度トランジスタは、ミリ波無線通信やレーダー、物体画像検出や非侵襲・非破壊検査などに応用することができる。

本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。

２…基板、１０…半導体層、１２…第１低結晶層、１３…第１中間層、１４…第２低結晶層、１５…第２中間層、１６…高結晶層、１００…半導体積層膜

Claims (15)

1. 物理気相成長法によって、基板の上方に、ゲルマニウムおよびスズを含む半導体層を形成する半導体層の製造方法であって、
   前記基板を第１温度に加熱して、前記基板の上方に、ラマンスペクトルのＧｅ−Ｇｅ結合に帰属されるピークの半値幅が３ｃｍ^−１より大きい第１層を形成する工程と、
   前記基板を、前記第１温度より高い温度であって、かつ５０℃以上で３５０℃より低い第２温度に加熱して、前記第１層の上方に第２層を形成する工程と、
   を含む、半導体層の製造方法。
2. 請求項１において、
   前記第１層の前記半値幅は、４．５ｃｍ^−１以下である、半導体層の製造方法。
3. 請求項１または２において、
   前記第２温度は、２７５℃以上である、半導体層の製造方法。
4. 請求項１ないし３のいずれか１項において、
   前記基板を、前記第１温度よりも高く前記第２温度よりも低い第３温度に加熱して、前記基板と前記第１層との間に、第３層を形成する工程を含む、半導体層の製造方法。
5. 請求項１ないし４のいずれか１項において、
   前記第２層の厚さは、２００ｎｍ以下である、半導体層の製造方法。
6. 請求項１ないし５のいずれか１項において、
   前記半導体層の表面を除去する工程を含む、半導体層の製造方法。
7. 請求項１ないし６のいずれか１項において、
   前記物理気相成長法は、スパッタ法である、半導体層の製造方法。
8. ゲルマニウムおよびスズを含み、
   ゲルマニウムの原子数とスズの原子数との和に対するスズの原子数の比は、３％以上であり、
   ラマンスペクトルのＧｅ−Ｇｅ結合に帰属されるピークの半値幅は、３ｃｍ^−１より大きく、４ｃｍ^−１以下である、半導体層。
9. 請求項８において、
   前記比は、９％以上である、半導体層。
10. 請求項８または９において、
    前記比は、１４％以下である、半導体層。
11. 請求項８ないし１０のいずれか１項において、
    前記半値幅は、３．７ｃｍ^−１以下である、半導体層。
12. ゲルマニウムおよびスズを含み、
    ゲルマニウムの原子数とスズの原子数との和に対するスズの原子数の比は、１２％以上であり、
    ラマンスペクトルのＧｅ−Ｇｅ結合に帰属されるピークの半値幅は、３ｃｍ^−１より大きく、５．５ｃｍ^−１以下である、半導体層。
13. 請求項１２において、
    前記比は、１４％以上である、半導体層。
14. 請求項１２または１３において、
    前記比は、１５％以下である、半導体層。
15. 請求項８ないし１４のいずれか１項において、
    表面粗さＲｍｓは、２ｎｍ以下である、半導体層。