JP2018195366A - 半導体回路、駆動方法、および電子機器 - Google Patents

Abstract

【課題】ディスターブを生じにくくすることができる半導体回路を得る。【解決手段】本開示の半導体回路は、第１のノードにおける電圧の反転電圧を第２のノードに印加可能な第１の回路と、第２のノードにおける電圧の反転電圧を第１のノードに印加可能な第２の回路と、ゲート、ドレイン、およびソースを有し、閾値状態を記憶可能な第１のトランジスタと、オン状態になることにより第１のノードを第１のトランジスタのドレインおよびソースの一方である第１の端子に接続する第２のトランジスタと、オン状態になることにより第１のノードおよび第２のノードの一方である第１の所定のノードを第１のトランジスタのゲートに接続する第３のトランジスタと、第２のトランジスタおよび第３のトランジスタの動作を制御するとともに、第１のトランジスタのドレインおよびソースの他方である第２の端子に制御電圧を印加する駆動部とを備える。【選択図】図２

Description

本開示は、不揮発性の記憶素子を有する半導体回路、そのような半導体回路の駆動方法、およびそのような半導体回路を備えた電子機器に関する。

電子機器は、エコロジーの観点から消費電力が低いことが望まれている。半導体回路では、例えば、一部の回路への電源供給を選択的に停止することにより消費電力の低減を図る、いわゆるパワーゲーティングという技術がしばしば用いられる。このように電源供給が停止された回路では、電源供給が再開された後に、すぐに、電源供給が停止される前の動作状態に復帰することが望まれる。そのような短時間での復帰動作を実現する方法の一つに、回路に不揮発性メモリを内蔵させる方法がある。例えば、特許文献１には、揮発性メモリであるＳＲＡＭ（Static Random Access Memory）とスピン注入磁化反転型の記憶素子とを組み合わせた回路が開示されている。

国際公開第２００９／０２８２９８号

ところで、記憶回路では、ディスターブが生じにくいことが望まれており、さらなる改善が期待されている。

ディスターブを生じにくくすることができる半導体回路、駆動方法、および電子機器を提供することが望ましい。

本開示の一実施の形態における半導体回路は、第１の回路と、第２の回路と、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、駆動部とを備えている。第１の回路は、第１のノードにおける電圧の反転電圧を生成し、その反転電圧を第２のノードに印加可能なものである。第２の回路は、第２のノードにおける電圧の反転電圧を生成し、その反転電圧を第１のノードに印加可能なものである。第１のトランジスタは、ゲート、ドレイン、およびソースを有し、閾値状態を記憶可能なものである。第２のトランジスタは、オン状態になることにより第１のノードを第１のトランジスタのドレインおよびソースの一方である第１の端子に接続するものである。第３のトランジスタは、オン状態になることにより第１のノードおよび第２のノードの一方である第１の所定のノードを第１のトランジスタのゲートに接続するものである。駆動部は、第２のトランジスタおよび第３のトランジスタの動作を制御するとともに、第１のトランジスタのドレインおよびソースの他方である第２の端子に制御電圧を印加するものである。

本開示の一実施の形態における駆動方法は、第１のノードにおける電圧の反転電圧を生成し、その反転電圧を第２のノードに印加可能な第１の回路と、第２のノードにおける電圧の反転電圧を生成し、その反転電圧を第１のノードに印加可能な第２の回路と、ゲート、ドレイン、およびソースを有し、閾値状態を記憶可能な第１のトランジスタと、オン状態になることにより第１のノードを第１のトランジスタのドレインおよびソースの一方である第１の端子に接続する第２のトランジスタと、オン状態になることにより第１のノードおよび第２のノードの一方である第１の所定のノードを第１のトランジスタのゲートに接続する第３のトランジスタとを備えた半導体回路に対して、第１の期間において、第２のトランジスタをオフ状態にするとともに、第３のトランジスタをオン状態にすることにより、第１のトランジスタの閾値状態を、第１の所定のノードにおける電圧に応じた閾値状態にする第１の駆動を行うものである。

本開示の一実施の形態における電子回路は、半導体回路と、バッテリとを備えている。半導体回路は、第１の回路と、第２の回路と、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、駆動部とを有している。第１の回路は、第１のノードにおける電圧の反転電圧を生成し、その反転電圧を第２のノードに印加可能なものである。第２の回路は、第２のノードにおける電圧の反転電圧を生成し、その反転電圧を第１のノードに印加可能なものである。第１のトランジスタは、ゲート、ドレイン、およびソースを有し、閾値状態を記憶可能なものである。第２のトランジスタは、オン状態になることにより第１のノードを第１のトランジスタのドレインおよびソースの一方である第１の端子に接続するものである。第３のトランジスタは、オン状態になることにより第１のノードおよび第２のノードの一方である第１の所定のノードを第１のトランジスタのゲートに接続するものである。駆動部は、第２のトランジスタおよび第３のトランジスタの動作を制御するとともに、第１のトランジスタのドレインおよびソースの他方である第２の端子に制御電圧を印加するものである。

本開示の一実施の形態における半導体回路、駆動方法、および電子機器では、第１の回路および第２の回路により、第１のノードおよび第２のノードに、互いに反転した電圧が現れる。第１のノードは、第２のトランジスタをオン状態にすることにより、第１のトランジスタのドレインおよびソースの一方である第１の端子に接続される。第１のノードおよび第２のノードの一方である第１の所定のノードは、第３のトランジスタをオン状態にすることにより、第１のトランジスタのゲートに接続される。第１のトランジスタのドレインおよびソースの他方である第２の端子には、制御電圧が印加される。第１のトランジスタは、閾値状態を記憶可能なものである。

本開示の一実施の形態における半導体回路、駆動方法、および電子機器によれば、閾値を記憶可能な第１のトランジスタを設けるようにしたので、ディスターブを生じにくくすることができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果があってもよい。

本開示の一実施の形態に係る半導体回路の一構成例を表すブロック図である。 第１の実施の形態に係るメモリセルの一構成例を表す回路図である。 図２に示したメモリセルを有するメモリセルアレイの一構成例を表す回路図である。 図２に示した強誘電体ゲートトランジスタの一構成例を表す断面図である。 図２に示したメモリセルの一動作例を表す説明図である。 図２に示したメモリセルの一動作例を表す回路図である。 図２に示したメモリセルの一動作例を表す他の回路図である。 図２に示したメモリセルの一動作例を表す他の回路図である。 図２に示したメモリセルの一動作例を表す他の回路図である。 第１の実施の形態の変形例に係るメモリセルの一構成例を表す回路図である。 図７に示したメモリセルの一動作例を表す説明図である。 第１の実施の形態の他の変形例に係るメモリセルの一構成例を表す回路図である。 図９に示した強誘電体ゲートトランジスタの一構成例を表す断面図である。 図９に示したメモリセルの一動作例を表す回路図である。 図９に示したメモリセルの一動作例を表す他の回路図である。 図９に示したメモリセルの一動作例を表す他の回路図である。 図９に示したメモリセルの一動作例を表す他の回路図である。 第１の実施の形態の他の変形例に係る半導体回路の一構成例を表すブロック図である。 図１２に示したメモリセルの一構成例を表す回路図である。 図１３に示したメモリセルの一動作例を表す説明図である。 第１の実施の形態の他の変形例に係る半導体回路の一構成例を表すブロック図である。 第２の実施の形態に係る半導体回路の一構成例を表すブロック図である。 図１６に示したメモリセルの一構成例を表す回路図である。 図１７に示したメモリセルを有するメモリセルアレイの一構成例を表す回路図である。 図１７に示したメモリセルの一動作例を表す説明図である。 図１７に示したメモリセルの一動作例を表す回路図である。 図１７に示したメモリセルの一動作例を表す他の回路図である。 図１７に示したメモリセルの一動作例を表す他の回路図である。 図１７に示したメモリセルの一動作例を表す他の回路図である。 図１７に示したメモリセルの一動作例を表す他の回路図である。 第２の実施の形態の変形例に係るメモリセルの一構成例を表す回路図である。 図２１に示したメモリセルの一動作例を表す回路図である。 図２１に示したメモリセルの一動作例を表す他の回路図である。 図２１に示したメモリセルの一動作例を表す他の回路図である。 図２１に示したメモリセルの一動作例を表す他の回路図である。 図２１に示したメモリセルの一動作例を表す他の回路図である。 第３の実施の形態に係るメモリセルの一構成例を表す回路図である。 図２３に示したメモリセルを有するメモリセルアレイの一構成例を表す回路図である。 図２３に示したメモリセルの一動作例を表す説明図である。 図２３に示したメモリセルの一動作例を表す回路図である。 図２３に示したメモリセルの一動作例を表す他の回路図である。 図２３に示したメモリセルの一動作例を表す他の回路図である。 図２３に示したメモリセルの一動作例を表す他の回路図である。 図２３に示したメモリセルの一動作例を表す他の回路図である。 図２３に示したメモリセルの一動作例を表す他の回路図である。 図２３に示したメモリセルの一動作例を表す他の回路図である。 図２３に示したメモリセルの一動作例を表す他の回路図である。 第３の実施の形態の変形例に係るメモリセルの一構成例を表す回路図である。 図２９に示したメモリセルの一動作例を表す回路図である。 図２９に示したメモリセルの一動作例を表す他の回路図である。 図２９に示したメモリセルの一動作例を表す他の回路図である。 図２９に示したメモリセルの一動作例を表す他の回路図である。 図２９に示したメモリセルの一動作例を表す他の回路図である。 図２９に示したメモリセルの一動作例を表す他の回路図である。 図２９に示したメモリセルの一動作例を表す他の回路図である。 図２９に示したメモリセルの一動作例を表す他の回路図である。 フリップフロップ回路の一構成例を表す回路図である。 フリップフロップ回路の他の構成例を表す回路図である。 フリップフロップ回路の他の構成例を表す回路図である。 フリップフロップ回路の他の構成例を表す回路図である。 実施の形態を応用したフリップフロップ回路の一構成例を表す回路図である。 実施の形態を適用したスマートフォンの外観構成を表す斜視図である。

以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態
２．第２の実施の形態
３．第３の実施の形態
４．応用例および適用例

＜１．第１の実施の形態＞
［構成例］
図１は、第１の実施の形態に係る半導体回路（半導体回路１）の一構成例を表すものである。半導体回路１は、情報を記憶する回路である。半導体回路１は、制御部１１と、電源トランジスタ１２と、メモリ回路２０とを備えている。

制御部１１は、メモリ回路２０の動作を制御するものである。具体的には、制御部１１は、外部から供給された書込コマンドおよび書込データに基づいて、メモリ回路２０に情報を書き込み、また、外部から供給された読出コマンドに基づいて、メモリ回路２０から情報を読み出すようになっている。また、制御部１１は、電源トランジスタ１２に電源制御信号ＳＰＧを供給して電源トランジスタ１２をオンオフすることにより、メモリ回路２０に対する電源供給を制御する機能をも有している。

制御部１１は、電圧生成部１３を有している。電圧生成部１３は、例えば昇圧回路を用いて構成され、電圧Ｖ１，Ｖ２を生成するものである。具体的には、電圧生成部１３は、ストア動作ＯＰ２（後述）において、電源電圧ＶＤＤ（例えば“１Ｖ”）よりも高い電圧ＶＰ（例えば“３Ｖ”）を生成して、この電圧ＶＰを電圧Ｖ１として出力するとともに、接地電圧ＶＳＳ（“０Ｖ”）よりも低い電圧ＶＭ（例えば“−２Ｖ”）を生成して、この電圧ＶＭを電圧Ｖ２として出力する。また、電圧生成部１３は、ストア動作ＯＰ２以外の動作において、接地電圧ＶＳＳを電圧Ｖ１，Ｖ２として出力する。そして、電圧生成部１３は、生成した電圧Ｖ１，Ｖ２を、メモリ回路２０のメモリセルアレイ２１（後述）に供給するようになっている。

電源トランジスタ１２は、この例では、Ｐ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタであり、ゲートには電源制御信号ＳＰＧが供給され、ソースには電源電圧ＶＤＤ１が供給され、ドレインはメモリ回路２０に接続されている。

この構成により、半導体回路１では、メモリ回路２０を動作させる場合には、電源トランジスタ１２をオン状態にして、電源電圧ＶＤＤ１をメモリ回路２０に電源電圧ＶＤＤとして供給する。また、半導体回路１では、メモリ回路２０を動作させない場合には、電源トランジスタ１２をオフ状態にする。半導体回路１では、このようないわゆるパワーゲーティングにより、消費電力を低減することができるようになっている。

メモリ回路２０は、データを記憶するものである。メモリ回路２０は、メモリセルアレイ２１と、駆動部２２，２３とを有している。メモリセルアレイ２１は、メモリセルＭＣ１がマトリクス状に配置されたものである。

図２は、メモリセルＭＣ１の一構成例を表すものである。図３は、メモリセルアレイ２１の一構成例を表すものである。メモリセルアレイ２１は、複数のワード線ＷＬと、複数のビット線ＢＬＴと、複数のビット線ＢＬＢと、複数の制御線ＣＬ１と、複数の制御線ＣＬ２と、複数の制御線ＣＬ３と、複数の制御線ＣＬ４と、複数の制御線ＣＬ５とを有している。ワード線ＷＬは、図２，３における横方向に延伸するものであり、ワード線ＷＬの一端は駆動部２２に接続され、このワード線ＷＬには駆動部２２により信号ＳＡＷＬが印加される。ビット線ＢＬＴは、図２，３における縦方向に延伸するものであり、ビット線ＢＬＴの一端は駆動部２３に接続される。ビット線ＢＬＢは、図２，３における縦方向に延伸するものであり、ビット線ＢＬＢの一端は駆動部２３に接続される。制御線ＣＬ１は、図２，３における横方向に延伸するものであり、制御線ＣＬ１の一端は駆動部２２に接続され、この制御線ＣＬ１には駆動部２２により信号ＳＴＯＲＥ１が印加される。制御線ＣＬ２は、図２，３における横方向に延伸するものであり、制御線ＣＬ２の一端は駆動部２２に接続され、この制御線ＣＬ２には駆動部２２により信号ＳＴＯＲＥ２が印加される。制御線ＣＬ３は、図２，３における横方向に延伸するものであり、制御線ＣＬ３の一端は駆動部２２に接続され、この制御線ＣＬ３には駆動部２２により信号ＲＥＳＴＯＲＥ１が印加される。制御線ＣＬ４は、図２，３における横方向に延伸するものであり、制御線ＣＬ４の一端は駆動部２２に接続され、この制御線ＣＬ４には駆動部２２により信号ＲＥＳＴＯＲＥ２が印加される。制御線ＣＬ５は、図２，３における横方向に延伸するものであり、制御線ＣＬ５の一端は駆動部２２に接続され、この制御線ＣＬ５には駆動部２２により信号ＣＴＲＬが印加されるようになっている。

メモリセルＭＣ１は、ＳＲＡＭ（Static Random Access Memory）回路３０と、強誘電体ゲートトランジスタ４１Ｐ，５１Ｐと、トランジスタ４２〜４７，５２〜５７とを有している。なお、以下の説明では、説明の便宜上、各トランジスタのドレインおよびソースを定義しているが、この定義に限定されるものではなく、ドレインとソースを入れ替えてもよい。

ＳＲＡＭ回路３０は、正帰還により１ビット分の情報を記憶するものである。ＳＲＡＭ３０は、トランジスタ３１〜３６を有している。トランジスタ３１，３３は、Ｐ型のＭＯＳトランジスタであり、トランジスタ３２，３４，３５，３６は、Ｎ型のＭＯＳトランジスタである。

トランジスタ３１のゲートはノードＮ１に接続され、ソースには電源電圧ＶＤＤが供給され、ドレインはノードＮ２に接続されている。トランジスタ３２のゲートはノードＮ１に接続され、ソースは接地され、ドレインはノードＮ２に接続されている。トランジスタ３１，３２は、インバータＩＶ１を構成している。インバータＩＶ１は、ノードＮ１における電圧ＶＮ１を反転して、その反転結果をノードＮ２に出力するものである。トランジスタ３３のゲートはノードＮ２に接続され、ソースには電源電圧ＶＤＤが供給され、ドレインはノードＮ１に接続されている。トランジスタ３４のゲートはノードＮ２に接続され、ソースは接地され、ドレインはノードＮ１に接続されている。トランジスタ３３，３４は、インバータＩＶ２を構成している。インバータＩＶ２は、ノードＮ２における電圧ＶＮ２を反転して、その反転結果をノードＮ１に出力するものである。トランジスタ３５のゲートはワード線ＷＬに接続され、ソースはビット線ＢＬＴに接続され、ドレインはノードＮ１に接続されている。トランジスタ３６のゲートはワード線ＷＬに接続され、ソースはビット線ＢＬＢに接続され、ドレインはノードＮ２に接続されている。

この構成により、インバータＩＶ１の入力端子とインバータＩＶ２の出力端子はノードＮ１を介して互いに接続され、インバータＩＶ２の入力端子とインバータＩＶ１の出力端子はノードＮ２を介して互いに接続される。これにより、ＳＲＡＭ回路３０は、正帰還により１ビット分の情報を記憶する。そして、ＳＲＡＭ回路３０では、トランジスタ３５，３６がオン状態になることにより、ビット線ＢＬＴ，ＢＬＢを介してＳＲＡＭ回路３０に情報が書き込まれ、またはＳＲＡＭ回路３０から情報が読み出されるようになっている。

強誘電体ゲートトランジスタ４１Ｐ，５１Ｐは、Ｐ型の強誘電体ゲート電界効果トランジスタ（ＦｅＦＥＴ；Ferroelectric-gate Field-Effect Transistor）であり、不揮発性メモリとして機能するものである。

図４は、強誘電体ゲートトランジスタ４１Ｐの一構成例を表すものである。なお、強誘電体ゲートトランジスタ５１Ｐについても同様である。強誘電体ゲートトランジスタ４１Ｐは、この例ではＰ型の半導体基板９０Ｐの表面に形成されている。強誘電体ゲートトランジスタ４１Ｐは、半導体層９１Ｎ，９２Ｐ，９３Ｐと、ゲート絶縁膜９４と、ゲート電極９５とを有している。半導体層９１Ｎは、Ｎ型の半導体層であり、半導体基板９０Ｐの表面に形成されている。半導体層９１Ｎは、強誘電体ゲートトランジスタ４１Ｐの、いわゆるバックゲートして機能するものである。半導体層９２Ｐ，９３Ｐは、Ｐ型の半導体層（拡散層）であり、半導体層９１Ｎの表面に互いに離間して形成されている。半導体層９２Ｐは、強誘電体ゲートトランジスタ４１Ｐのソースとして機能するものであり、半導体層９３Ｐは、強誘電体ゲートトランジスタ４１Ｐのドレインとして機能するものである。半導体層９１Ｎのうち、半導体層９２Ｐおよび半導体層９３Ｐに挟まれた部分の表面上には、ゲート絶縁膜９４およびゲート電極９５がこの順に形成されている。ゲート絶縁膜９４は、強誘電体材料を含んで構成されている。すなわち、強誘電体ゲートトランジスタ４１Ｐは、Ｐ型のＭＯＳトランジスタにおける、いわゆるゲート酸化膜を、強誘電体材料を含んで構成されたゲート絶縁膜９４に置き換えたものである。

この構成により、強誘電体ゲートトランジスタ４１Ｐでは、例えば、ゲートの電圧Ｖｇとバックゲートの電圧Ｖｂｇとの電圧差ΔＶ（＝Ｖｇ−Ｖｂｇ）が所定の正の電圧差に設定されると、ゲート絶縁膜９４では、電界の方向に応じて強誘電体が分極し、その分極状態が維持される。この所定の正の電圧差は、例えば“＋２．５Ｖ”以上の電圧である。その結果、強誘電体ゲートトランジスタ４１Ｐの閾値の絶対値｜Ｖｔｈ｜は高くなる（高閾値状態ＶｔｈＨ）。

また、強誘電体ゲートトランジスタ４１Ｐでは、例えば、ゲートの電圧Ｖｇとバックゲートの電圧Ｖｂｇとの電圧差ΔＶ（＝Ｖｇ−Ｖｂｇ）が所定の負の電圧差に設定されると、ゲート絶縁膜９４では、電界の方向に応じて強誘電体が分極し、その分極状態が維持される。この所定の負の電圧差は、例えば“−２．５Ｖ”以下の電圧である。このときの分極ベクトルの方向は、電圧差ΔＶを所定の正の電圧差に設定した場合の分極ベクトルの方向の反対方向である。これにより、強誘電体ゲートトランジスタ４１Ｐの閾値の絶対値｜Ｖｔｈ｜は低くなる（低閾値状態ＶｔｈＬ）。

このように、強誘電体ゲートトランジスタ４１Ｐ，５１Ｐでは、ゲートの電圧Ｖｇとバックゲートの電圧Ｖｂｇとの電圧差ΔＶ（＝Ｖｇ−Ｖｂｇ）の極性に応じて、分極ベクトルの方向が変化することにより、閾値状態が高閾値状態ＶｔｈＨと低閾値状態ＶｔｈＬとの間で変化する。強誘電体ゲートトランジスタ４１Ｐ，５１Ｐは、このようにして閾値状態を設定することにより、情報を記憶することができるようになっている。

図２に示したように、強誘電体ゲートトランジスタ４１Ｐのゲートはトランジスタ４２，４７のドレインに接続され、ソースは制御線ＣＬ５に接続され、ドレインはトランジスタ４６のドレインに接続され、バックゲートはトランジスタ４４，４５のドレインに接続されている。また、強誘電体ゲートトランジスタ５１Ｐのゲートはトランジスタ５２，５７のドレインに接続され、ソースは制御線ＣＬ５に接続され、ドレインはトランジスタ５６のドレインに接続され、バックゲートはトランジスタ５４，５５のドレインに接続されている。

トランジスタ４２，４３，４５〜４７は、Ｎ型のＭＯＳトランジスタであり、トランジスタ４４は、Ｐ型のＭＯＳトランジスタである。トランジスタ４２のゲートは制御線ＣＬ１に接続され、ソースはノードＮ１に接続され、ドレインは強誘電体ゲートトランジスタ４１Ｐのゲートおよびトランジスタ４７のドレインに接続されている。トランジスタ４３のゲートは制御線ＣＬ２に接続され、ソースはノードＮ１に接続され、ドレインはトランジスタ４４，４５のゲートに接続されている。トランジスタ４４のゲートはトランジスタ４３のドレインおよびトランジスタ４５のゲートに接続され、ソースには電圧Ｖ１が供給され、ドレインはトランジスタ４５のドレインおよび強誘電体ゲートトランジスタ４１Ｐのバックゲートに接続されている。トランジスタ４５のゲートはトランジスタ４３のドレインおよびトランジスタ４４のゲートに接続され、ソースには電圧Ｖ２が供給され、ドレインはトランジスタ４４のドレインおよび強誘電体ゲートトランジスタ４１Ｐのバックゲートに接続されている。トランジスタ４４，４５は、インバータＩＶ３を構成している。トランジスタ４６のゲートは制御線ＣＬ３に接続され、ソースはノードＮ１に接続され、ドレインは強誘電体ゲートトランジスタ４１Ｐのドレインに接続されている。トランジスタ４７のゲートは制御線ＣＬ４に接続され、ソースは接地され、ドレインはトランジスタ４２のドレインおよび強誘電体ゲートトランジスタ４１Ｐのゲートに接続されている。

トランジスタ５２，５３，５５〜５７は、Ｎ型のＭＯＳトランジスタであり、トランジスタ５４は、Ｐ型のＭＯＳトランジスタである。トランジスタ５２のゲートは制御線ＣＬ１に接続され、ソースはノードＮ２に接続され、ドレインは強誘電体ゲートトランジスタ５１Ｐのゲートおよびトランジスタ５７のドレインに接続されている。トランジスタ５３のゲートは制御線ＣＬ２に接続され、ソースはノードＮ２に接続され、ドレインはトランジスタ５４，５５のゲートに接続されている。トランジスタ５４のゲートはトランジスタ５３のドレインおよびトランジスタ５５のゲートに接続され、ソースには電圧Ｖ１が供給され、ドレインはトランジスタ５５のドレインおよび強誘電体ゲートトランジスタ５１Ｐのバックゲートに接続されている。トランジスタ５５のゲートはトランジスタ５３のドレインおよびトランジスタ５４のゲートに接続され、ソースには電圧Ｖ２が供給され、ドレインはトランジスタ５４のドレインおよび強誘電体ゲートトランジスタ５１Ｐのバックゲートに接続されている。トランジスタ５４，５５は、インバータＩＶ４を構成している。トランジスタ５６のゲートは制御線ＣＬ３に接続され、ソースはノードＮ２に接続され、ドレインは強誘電体ゲートトランジスタ５１Ｐのドレインに接続されている。トランジスタ５７のゲートは制御線ＣＬ４に接続され、ソースは接地され、ドレインはトランジスタ５２のドレインおよび強誘電体ゲートトランジスタ５１Ｐのゲートに接続されている。

このように、メモリセルＭＣ１では、ＳＲＡＭ回路３０に加え、強誘電体ゲートトランジスタ４１Ｐ，５１Ｐ、およびトランジスタ４２〜４７，５２〜５７を設けるようにした。これにより、例えば電源トランジスタ１２をオフ状態にすることによりスタンバイ動作を行う場合において、スタンバイ動作の直前に、揮発性メモリであるＳＲＡＭ回路３０に記憶された情報を、不揮発性メモリである強誘電体ゲートトランジスタ４１Ｐ，５１Ｐに記憶させることができる。そして、半導体回路１は、スタンバイ動作から復帰する場合には、強誘電体ゲートトランジスタ４１Ｐ，５１Ｐに記憶された情報を、ＳＲＡＭ回路３０に記憶させることができる。これにより、半導体回路１では、電源供給を再開した後に、短い時間で、各メモリセルＭＣ１の状態を、電源供給を停止する前の状態に戻すことができるようになっている。

駆動部２２は、制御部１１から供給される制御信号に基づいて、ワード線ＷＬに信号ＡＷＬを印加し、制御線ＣＬ１に信号ＳＴＯＲＥ１を印加し、制御線ＣＬ２に信号ＳＴＯＲＥ２を印加し、制御線ＣＬ３に信号ＲＥＳＴＯＲＥ１を印加し、制御線ＣＬ４に信号ＲＥＳＴＯＲＥ２を印加し、制御線ＣＬ５に信号ＣＴＲＬを印加するものである。

駆動部２３は、制御部１１から供給される制御信号およびデータに基づいて、ビット線ＢＬＴ，ＢＬＢを介して、メモリセルアレイ２１に情報を書き込む。また、駆動部２３は、制御部１１から供給される制御信号に基づいて、ビット線ＢＬＴ，ＢＬＢを介して、メモリセルアレイ２１から情報を読み出し、読み出した情報を制御部１１に供給するようになっている。

ここで、インバータＩＶ１は、本開示における「第１の回路」の一具体例に対応する。インバータＩＶ２は、本開示における「第２の回路」の一具体例に対応する。トランジスタ４１Ｐは、本開示における「第１のトランジスタ」の一具体例に対応する。トランジスタ４６は、本開示における「第２のトランジスタ」の一具体例に対応する。トランジスタ４２は、本開示における「第３のトランジスタ」の一具体例に対応する。トランジスタ４７は、本開示における「第４のトランジスタ」の一具体例に対応する。トランジスタ５１Ｐは、本開示における「第５のトランジスタ」の一具体例に対応する。トランジスタ５６は、本開示における「第６のトランジスタ」の一具体例に対応する。トランジスタ５２は、本開示における「第７のトランジスタ」の一具体例に対応する。トランジスタ４３およびインバータＩＶ３は、本開示における「電圧設定回路」の一具体例に対応する。電圧ＶＭは、本開示における「第１の電圧」の一具体例に対応する。電圧ＶＰは、本開示における「第２の電圧」の一具体例に対応する。

［動作および作用］
続いて、本実施の形態の半導体回路１の動作および作用について説明する。

（全体動作概要）
まず、図１〜３を参照して、半導体回路１の全体動作概要を説明する。制御部１１は、メモリ回路２０の動作を制御する。具体的には、制御部１１は、外部から供給された書込コマンドおよび書込データに基づいて、メモリ回路２０に情報を書き込み、また、外部から供給された読出コマンドに基づいて、メモリ回路２０から情報を読み出す。また、制御部１１は、電源トランジスタ１２に電源制御信号ＳＰＧを供給して電源トランジスタ１２をオンオフすることにより、メモリ回路２０に対する電源供給を制御する。また、制御部１１の電圧生成部１３は、電圧Ｖ１，Ｖ２を生成する。電源トランジスタ１２は、制御部１１から供給された制御信号に基づいて、オンオフ動作を行う。そして、電源トランジスタ１２がオン状態になることにより、メモリ回路２０に、電源電圧ＶＤＤ１が、電源電圧ＶＤＤとして供給される。メモリ回路２０の駆動部２２は、制御部１１から供給される制御信号に基づいて、ワード線ＷＬに信号ＡＷＬを印加し、制御線ＣＬ１に信号ＳＴＯＲＥ１を印加し、制御線ＣＬ２に信号ＳＴＯＲＥ２を印加し、制御線ＣＬ３に信号ＲＥＳＴＯＲＥ１を印加し、制御線ＣＬ４に信号ＲＥＳＴＯＲＥ２を印加し、制御線ＣＬ５に信号ＣＴＲＬを印加する。また、駆動部２３は、制御部１１から供給される制御信号およびデータに基づいて、ビット線ＢＬＴ，ＢＬＢを介して、メモリセルアレイ２１に情報を書き込む。また、駆動部２３は、制御部１１から供給される制御信号に基づいて、ビット線ＢＬＴ，ＢＬＢを介して、メモリセルアレイ２１から情報を読み出し、読み出した情報を制御部１１に供給する。

（詳細動作）
半導体回路１は、通常動作ＯＰ１において、揮発性メモリであるＳＲＡＭ回路３０に情報を記憶させる。そして、例えば、電源トランジスタ１２をオフ状態にすることによりスタンバイ動作ＯＰ３を行う場合には、半導体回路１は、スタンバイ動作ＯＰ３の直前にストア動作ＯＰ２を行うことにより、揮発性メモリであるＳＲＡＭ回路３０に記憶された情報を、不揮発性メモリである強誘電体ゲートトランジスタ４１Ｐ，５１Ｐに記憶させる。そして、スタンバイ動作ＯＰ３の後に通常動作ＯＰ１を行う場合には、半導体回路１は、リストア動作ＯＰ４を行うことにより、強誘電体ゲートトランジスタ４１Ｐ，５１Ｐに記憶された情報を、ＳＲＡＭ回路３０に記憶させる。以下に、この動作について、詳細に説明する。

図５は、半導体回路１における、ある着目したメモリセルＭＣ１の一動作例を表すものである。図６Ａ〜６Ｄは、メモリセルＭＣ１の状態を表すものである。図６Ａは通常動作ＯＰ１における状態を示し、図６Ｂはストア動作ＯＰ２における状態を示し、図６Ｃはスタンバイ動作ＯＰ３における状態を示し、図６Ｄはリストア動作ＯＰ４における状態を示す。図６Ａ〜６Ｄでは、インバータＩＶ１〜ＩＶ４をシンボルを用いて示すとともに、トランジスタ４２〜４７，５２〜５７を、そのトランジスタの動作状態に応じたスイッチを用いて示している。

（通常動作ＯＰ１）
半導体回路１は、通常動作ＯＰ１を行うことにより、揮発性メモリであるＳＲＡＭ回路３０に対して情報を書き込み、またはＳＲＡＭ回路３０から情報を読み出す。

通常動作ＯＰ１では、制御部１１は、図５に示したように、電源制御信号ＳＰＧの電圧を低レベルにする。これにより、電源トランジスタ１２（図１）はオン状態になり、メモリ回路２０に電源電圧ＶＤＤが供給される。また、制御部１１は、図６Ａに示したように、電圧Ｖ１，Ｖ２を接地電圧ＶＳＳに設定する。これにより、図６Ａに示したように、インバータＩＶ３，ＩＶ４に接地電圧ＶＳＳが供給される。駆動部２２は、図５に示したように、信号ＳＴＯＲＥ１，ＳＴＯＲＥ２，ＲＥＳＴＯＲＥ１の電圧を低レベルにする。これにより、トランジスタ４２，４３，４６，５２，５３，５６は、図６Ａに示したように、それぞれオフ状態になる。すなわち、ＳＲＡＭ回路３０は、強誘電体ゲートトランジスタ４１Ｐ，５１ＰおよびインバータＩＶ３，ＩＶ４と電気的に切り離される。また、駆動部２２は、図５に示したように、信号ＲＥＳＴＯＲＥ２の電圧を低レベルにする。これにより、トランジスタ４７，５７は、図６Ａに示したように、それぞれオフ状態になる。また、駆動部２２は、図５に示したように、信号ＣＴＲＬの電圧を低レベル電圧ＶＬ（例えば“０Ｖ”）にする。

この通常動作ＯＰ１では、メモリセルＭＣ１のＳＲＡＭ回路３０に対して情報を書き込み、またはＳＲＡＭ回路３０から情報を読み出す。具体的には、ＳＲＡＭ回路３０に情報を書き込む場合には、まず、駆動部２３が、ビット線ＢＬＴ，ＢＬＢに、書き込む情報に応じた、互いに反転した電圧レベルを有する信号を印加する。そして、駆動部２２が、信号ＡＷＬの電圧を高レベルにすることにより、ＳＲＡＭ回路３０のトランジスタ３５，３６をオン状態にする。これにより、ＳＲＡＭ回路３０には、ビット線ＢＬＴ，ＢＬＢの電圧に応じた情報が書き込まれる。また、ＳＲＡＭ回路３０から情報を読み出す場合には、駆動部２３は、ビット線ＢＬＴ，ＢＬＢを、例えば高レベルの電圧にそれぞれプリチャージし、その後に、駆動部２２は、信号ＡＷＬの電圧を高レベルにすることにより、トランジスタ３５，３６をオン状態にする。これにより、ビット線ＢＬＴ，ＢＬＢのうちの一方の電圧が、ＳＲＡＭ回路３０に記憶された情報に応じて変化する。そして、駆動部２３は、ビット線ＢＬＴ，ＢＬＢにおける電圧の差を検出することにより、ＳＲＡＭ回路３０に記憶された情報を読み出す。

この通常動作ＯＰ１では、図６Ａに示したように、トランジスタ４２，４７，５２，５７はオフ状態である。よって、強誘電体ゲートトランジスタ４１Ｐ，５１Ｐのゲートはフローティング状態になるため、強誘電体ゲートトランジスタ４１Ｐ，５１Ｐの閾値状態は維持される。この例では、強誘電体ゲートトランジスタ４１Ｐの閾値状態は、低閾値状態ＶｔｈＬに維持されるとともに、強誘電体ゲートトランジスタ５１Ｐの閾値状態は、高閾値状態ＶｔｈＨに維持される。

（ストア動作ＯＰ２）
次に、ストア動作ＯＰ２について説明する。半導体回路１は、スタンバイ動作ＯＰ３を行う前にストア動作ＯＰ２を行うことにより、ＳＲＡＭ回路３０に記憶された情報を強誘電体ゲートトランジスタ４１Ｐ，５１Ｐに記憶させる。

ストア動作ＯＰ２では、制御部１１は、電圧Ｖ１を電圧ＶＰ（例えば“３Ｖ”）に設定するとともに、電圧Ｖ２を電圧ＶＭ（例えば“−２Ｖ”）に設定する。これにより、図６Ｂに示したように、インバータＩＶ３，ＩＶ４に電圧ＶＰ，ＶＭが供給される。駆動部２２は、図５に示したように、信号ＡＷＬの電圧を低レベルにする。これにより、トランジスタ３５，３６はオフ状態になる。また、駆動部２２は、図５に示したように、所定の長さの期間において、信号ＳＴＯＲＥ１，ＳＴＯＲＥ２の電圧を高レベルにする。これにより、図６Ｂに示したように、トランジスタ４２，４３，５２，５３はそれぞれオン状態になる。その結果、メモリセルＭＣ１では、ＳＲＡＭ回路３０に記憶された情報に応じて、強誘電体ゲートトランジスタ４１Ｐ，５１Ｐの閾値状態が設定される。

この例では、ノードＮ１の電圧ＶＮ１は高レベル電圧ＶＨ（例えば“１Ｖ”）であるので、強誘電体ゲートトランジスタ４１Ｐのゲートには、トランジスタ４２を介して、この高レベル電圧ＶＨが供給される。また、インバータＩＶ３は、トランジスタ４３を介して供給された高レベル電圧ＶＨに基づいて電圧ＶＭ（例えば“−２Ｖ”）を出力するので、強誘電体ゲートトランジスタ４１Ｐのバックゲートには、この電圧ＶＭが供給される。よって、強誘電体ゲートトランジスタ４１Ｐのゲートの電圧Ｖｇとバックゲートの電圧Ｖｂｇとの電圧差ΔＶ（＝Ｖｇ−Ｖｂｇ）は正の電圧差（例えば“３Ｖ”）に設定される。この電圧差ΔＶは、強誘電体ゲートトランジスタ４１Ｐの閾値状態を高閾値状態ＶｔｈＨに設定するのに十分な電圧差であるので、強誘電体ゲートトランジスタ４１Ｐの閾値状態は、高閾値状態ＶｔｈＨに設定される。

また、ノードＮ２の電圧ＶＮ２は低レベル電圧ＶＬ（例えば“０Ｖ”）であるので、強誘電体ゲートトランジスタ５１Ｐのゲートには、トランジスタ５２を介して、この低レベル電圧ＶＬが供給される。また、インバータＩＶ４は、トランジスタ５３を介して供給された低レベル電圧ＶＬに基づいて電圧ＶＰ（例えば“３Ｖ”）を出力するので、強誘電体ゲートトランジスタ５１Ｐのバックゲートには、この電圧ＶＰが供給される。よって、強誘電体ゲートトランジスタ５１Ｐのゲートの電圧Ｖｇとバックゲートの電圧Ｖｂｇとの電圧差ΔＶ（＝Ｖｇ−Ｖｂｇ）は負の電圧差（例えば“−３Ｖ”）に設定される。この電圧差ΔＶは、強誘電体ゲートトランジスタ５１Ｐの閾値状態を低閾値状態ＶｔｈＬに設定するのに十分な電圧差であるので、強誘電体ゲートトランジスタ５１Ｐの閾値状態は、低閾値状態ＶｔｈＬに設定される。

（スタンバイ動作ＯＰ３）
そして、半導体回路１は、ストア動作ＯＰ２の後に、電源トランジスタ１２をオフ状態にすることによりスタンバイ動作ＯＰ３を行う。

スタンバイ動作ＯＰ３では、図５に示したように、制御部１１は、電源制御信号ＳＰＧの電圧を高レベルにする。これにより、電源トランジスタ１２（図１）はオフ状態になり、メモリ回路２０への電源供給が停止する。これにより、信号ＳＴＯＲＥ１，ＳＴＯＲＥ２，ＲＥＳＴＯＲＥ１，ＲＥＳＴＯＲＥ２，ＣＴＲＬの電圧はすべて低レベルになる。また、制御部１１は、電圧Ｖ１，Ｖ２を接地電圧ＶＳＳに設定する。これにより、図６Ｃに示したように、インバータＩＶ３，ＩＶ４に接地電圧ＶＳＳが供給される。このスタンバイ動作ＯＰ３では、図６Ｃに示したように、強誘電体ゲートトランジスタ４１Ｐ，５１Ｐの閾値状態は維持される。

（リストア動作ＯＰ４）
次に、リストア動作ＯＰ４について説明する。スタンバイ動作ＯＰ３の後に通常動作ＯＰ１を行う場合には、半導体回路１は、リストア動作ＯＰ４を行うことにより、強誘電体ゲートトランジスタ４１Ｐ，５１Ｐに記憶された情報を、ＳＲＡＭ回路３０に記憶させる。

リストア動作ＯＰ４では、図５に示したように、制御部１１は、電源制御信号ＳＰＧの電圧を低レベルにする。これにより、電源トランジスタ１２（図１）はオン状態になり、メモリ回路２０に電源電圧ＶＤＤが供給される。また、制御部１１は、電圧Ｖ１，Ｖ２を接地電圧ＶＳＳに設定する。これにより、図６Ｄに示したように、インバータＩＶ３，ＩＶ４に接地電圧ＶＳＳが供給される。駆動部２２は、信号ＲＥＳＴＯＲＥ１，ＲＥＳＴＯＲＥ２の電圧を、電源トランジスタ１２がオン状態になった直後の所定の長さの期間だけ高レベルにする。これにより、図６Ｄに示したように、この期間において、トランジスタ４６，４７，５６，５７はそれぞれオン状態になる。すなわち、ＳＲＡＭ回路３０は、この期間において強誘電体ゲートトランジスタ４１Ｐ，５１Ｐと電気的に接続され、これと同時に、強誘電体ゲートトランジスタ４１Ｐ，５１Ｐのゲートは接地される。また、駆動部２２は、図５に示したように、信号ＣＴＲＬの電圧を低レベル電圧ＶＬ（例えば“０Ｖ”）にする。これにより、ノードＮ１は、強誘電体ゲートトランジスタ４１Ｐを介して接地され、ノードＮ２は、強誘電体ゲートトランジスタ５１Ｐを介して接地される。強誘電体ゲートトランジスタ４１Ｐの閾値状態および強誘電体ゲートトランジスタ５１Ｐの閾値状態は互いに異なるので、強誘電体ゲートトランジスタ４１Ｐのドレイン・ソース間の抵抗値、および強誘電体ゲートトランジスタ５１Ｐのドレイン・ソース間の抵抗値は、互いに異なる。よって、メモリセルＭＣ１では、強誘電体ゲートトランジスタ４１Ｐ，５１Ｐの閾値状態に応じて、ＳＲＡＭ回路３０における電圧状態が定まる。

この例では、強誘電体ゲートトランジスタ４１Ｐの閾値状態は高閾値状態ＶｔｈＨであり、強誘電体ゲートトランジスタ５１Ｐの閾値状態は低閾値状態ＶｔｈＬである。よって、ノードＮ１が、高い抵抗値によりプルダウンされ、ノードＮ２が、低い抵抗値によりプルダウンされるため、ノードＮ１における電圧ＶＮ１が高レベル電圧ＶＨになり、ノードＮ２における電圧ＶＮ２が低レベル電圧ＶＬになる。このようにして、メモリセルＭＣ１では、強誘電体ゲートトランジスタ４１Ｐ，５１Ｐに記憶された情報に応じて、ＳＲＡＭ回路３０が情報を記憶する。

なお、この例では、電源トランジスタ１２がオン状態になった直後の所定の長さの期間だけ、信号ＲＥＳＴＯＲＥ１，ＲＥＳＴＯＲＥ２の電圧を高レベルにしたが、これに限定されるものではない。これに代えて、例えば、電源トランジスタ１２がオン状態になる前から、あらかじめ信号ＲＥＳＴＯＲＥ１，ＲＥＳＴＯＲＥ２の電圧を高レベルにしてもよい。

この後、半導体回路１は、通常動作ＯＰ１（図６Ａ）を行う。そして、これ以降は、半導体回路１は、ストア動作ＯＰ２、スタンバイ動作ＯＰ３、リストア動作ＯＰ４、および通常動作ＯＰ１をこの順に繰り返す。

このように、通常動作ＯＰ１の後にスタンバイ動作ＯＰ３を行う場合には、半導体回路１は、ストア動作ＯＰ２を行うことにより、揮発性メモリであるＳＲＡＭ回路３０に記憶された情報を、不揮発性メモリである強誘電体ゲートトランジスタ４１Ｐ，５１Ｐに記憶させる。そして、半導体回路１は、スタンバイ動作ＯＰ３の後に通常動作ＯＰ１を行う場合には、半導体回路１は、リストア動作ＯＰ４を行うことにより、強誘電体ゲートトランジスタ４１Ｐ，５１Ｐに記憶された情報を、ＳＲＡＭ回路３０に記憶させる。これにより、半導体回路１では、電源供給を再開した後に、短い時間で、各メモリセルＭＣ１の状態を、電源供給を停止する前の状態に戻すことができる。

また、半導体回路１では、強誘電体ゲートトランジスタ４１Ｐ，５１ＰおよびインバータＩＶ３，ＩＶ４を設け、ストア動作ＯＰ２を行うときに、図６Ｂに示したように、ノードＮ１を強誘電体ゲートトランジスタ４１ＰのゲートおよびインバータＩＶ３の入力端子に接続するとともに、ノードＮ２を強誘電体ゲートトランジスタ５１ＰのゲートおよびインバータＩＶ４の入力端子に接続するようにした。これにより、ストア動作ＯＰ２において、強誘電体ゲートトランジスタ４１Ｐ，５１Ｐに情報を記憶する際、ＳＲＡＭ回路３０から強誘電体ゲートトランジスタ４１Ｐ，５１Ｐにストア電流が流れないので、いわゆるディスターブが生じるおそれを低減することができる。

すなわち、例えば、特許文献１に記載の技術では、磁気トンネル接合（ＭＴＪ；Magnetic Tunnel Junction）素子に情報を記憶させる際、ＳＲＡＭ回路からこの磁気トンネル接合素子にストア電流が流れる。これにより、ＳＲＡＭ回路に記憶された情報が失われてしまい、いわゆるディスターブが生じるおそれがある。また、これを回避するためにＳＲＡＭ回路の各トランジスタのサイズを大きくした場合には、半導体回路の面積が大きくなってしまう。

一方、本実施の形態に係る半導体回路１では、強誘電体ゲートトランジスタ４１Ｐ，５１Ｐに情報を記憶させるようにした。特に、この例では、強誘電体ゲートトランジスタ４１Ｐ，５１Ｐのゲートの電圧Ｖｇおよびバックゲートの電圧Ｖｂｇを設定することにより、強誘電体ゲートトランジスタ４１Ｐ，５１Ｐに情報を記憶させるようにした。これにより、半導体回路１では、ストア動作ＯＰ２においてＳＲＡＭ回路３０にストア電流が流れないので、ディスターブが生じるおそれを低減することができる。また、このように、ストア動作ＯＰ２においてストア電流が流れないので、消費電力を低減することができる。

なお、強誘電体ゲートトランジスタは、他の記憶素子に比べて、書き換え可能な回数（エンドュランス）が少ない場合もあり得る。しかしながら、半導体回路１では、メモリセルＭＣ１に情報を書き込むたびに強誘電体ゲートトランジスタに情報を記憶させるのではなく、スタンバイ動作ＯＰ３を行うたびに強誘電体ゲートトランジスタに情報を記憶させるので、書き換え可能な回数が少ない場合でも、さほど問題にならない。

［効果］
以上のように本実施の形態では、強誘電体ゲートトランジスタに情報を記憶させるようにしたので、ストア動作においてＳＲＡＭ回路に定常電流が流れないので、ディスターブが生じるおそれを低減することができる。また、このように定常電流が流れないので、消費電力を低減することができる。

［変形例１−１］
上記実施の形態では、図５に示したように、通常動作ＯＰ１、ストア動作ＯＰ２、およびスタンバイ動作ＯＰ３において、駆動部２２は、制御線ＣＬ５における信号ＣＴＲＬの電圧を低レベル電圧ＶＬ（例えば“０Ｖ”）にしたが、これに限定されるものではない。これに代えて、例えば、駆動部２２は、通常動作ＯＰ１、ストア動作ＯＰ２、およびスタンバイ動作ＯＰ３において、制御線ＣＬ５をフローティング状態にしてもよい。

［変形例１−２］
上記実施の形態では、図２，３に示したように、制御線ＣＬ１〜ＣＬ５を設けたが、これに限定されるものではない。これに代えて、例えば、図７に示す半導体回路１ＢのメモリセルＭＣ１Ｂのように、制御線ＣＬ２，ＣＬ４を省いてもよい。この例では、メモリセルＭＣ１Ｂにおいて、トランジスタ４２，４３，５２，５３のゲートは制御線ＣＬ１に接続され、トランジスタ４６，４７，５６，５７のゲートは制御線ＣＬ３に接続される。この場合、この半導体回路１Ｂの駆動部２２Ｂは、図８に示すように、トランジスタ４２，４３，５２，５３のゲートに信号ＳＴＯＲＥ１を供給し、トランジスタ４６，４７，５６，５７のゲートに信号ＲＥＳＴＯＲＥ２を供給する。すなわち、上記実施の形態に係る半導体回路１では、図５に示したように、信号ＳＴＯＲＥ１，ＳＴＯＲＥ２を互いに同じにするとともに、信号ＲＥＳＴＯＲＥ１，ＲＥＳＴＯＲＥ２を互いに同じにしているので、本変形例に係る半導体回路１Ｂでは、信号ＳＴＯＲＥ２および信号ＲＥＳＴＯＲＥ２を省いている。

［変形例１−３］
上記実施の形態では、Ｐ型の強誘電体ゲートトランジスタ４１Ｐ，５１Ｐを用いたが、これに限定されるものではなく、これに変えて、例えば、Ｎ型の強誘電体ゲートトランジスタを用いてもよい。以下に、本変形例に係る半導体回路１Ｃについて詳細に説明する。

半導体回路１Ｃは、メモリ回路２０Ｃを有している。メモリ回路２０Ｃは、メモリセルＭＣ１Ｃがマトリクス状に配置されたメモリセルアレイ２１Ｃを有している。

図９は、メモリセルＭＣ１Ｃの一構成例を表すものである。メモリセルＭＣ１Ｃは、強誘電体ゲートトランジスタ４１Ｎ，５１Ｎを有している。強誘電体ゲートトランジスタ４１Ｎ，５１Ｎは、Ｎ型の強誘電体ゲート電界効果トランジスタ（ＦｅＦＥＴ）である。

図１０は、強誘電体ゲートトランジスタ４１Ｎの一構成例を表すものである。なお、強誘電体ゲートトランジスタ５１Ｎについても同様である。強誘電体ゲートトランジスタ４１Ｎは、半導体層９６Ｎ ，９７Ｐ，９２Ｎ，９３Ｎと、ゲート絶縁膜９８と、ゲート電極９９とを有している。半導体層９６Ｎは、Ｎ型の半導体層であり、半導体基板９０Ｐの表面に形成されている。この半導体層９６Ｎは、例えば電源電圧ＶＤＤが印加される。半導体層９７Ｐは、Ｐ型の半導体層であり、半導体層９６Ｎの表面に形成されている。半導体層９７Ｐは、強誘電体ゲートトランジスタ４１Ｎの、いわゆるバックゲートして機能するものであり、半導体基板９０Ｐから電気的に絶縁されている。半導体層９２Ｎ，９３Ｎは、Ｎ型の半導体層（拡散層）であり、半導体層９７Ｐの表面に互いに離間して形成されている。半導体層９２Ｎは、強誘電体ゲートトランジスタ４１Ｎのソースとして機能するものであり、半導体層９３Ｎは、強誘電体ゲートトランジスタ４１Ｎのドレインとして機能するものである。半導体層９７Ｐのうち、半導体層９２Ｎおよび半導体層９３Ｎに挟まれた部分の表面上には、ゲート絶縁膜９８およびゲート電極９９がこの順に形成されている。ゲート絶縁膜９８は、強誘電体材料を含んで構成されている。すなわち、強誘電体ゲートトランジスタ４１Ｎは、Ｎ型のＭＯＳトランジスタにおける、いわゆるゲート酸化膜を、強誘電体材料を含んで構成されたゲート絶縁膜９８に置き換えたものである。

この構成により、強誘電体ゲートトランジスタ４１Ｎでは、例えば、ゲートの電圧Ｖｇとバックゲートの電圧Ｖｂｇとの電圧差ΔＶ（＝Ｖｇ−Ｖｂｇ）が所定の正の電圧差に設定されると、ゲート絶縁膜９８では、電界の方向に応じて強誘電体が分極し、その分極状態が維持される。この所定の正の電圧差は、例えば“＋２．５Ｖ”以上の電圧である。その結果、強誘電体ゲートトランジスタ４１Ｎの閾値Ｖｔｈは低くなる（低閾値状態ＶｔｈＬ）。

また、強誘電体ゲートトランジスタ４１Ｎでは、例えば、ゲートの電圧Ｖｇとバックゲートの電圧Ｖｂｇとの電圧差ΔＶ（＝Ｖｇ−Ｖｂｇ）が所定の負の電圧差に設定されると、ゲート絶縁膜９８では、電界の方向に応じて強誘電体が分極し、その分極状態が維持される。この所定の負の電圧差は、例えば“−２．５Ｖ”以下の電圧である。このときの分極ベクトルの方向は、電圧差ΔＶを所定の正の電圧差に設定した場合の分極ベクトルの方向の反対方向である。これにより、強誘電体ゲートトランジスタ４１Ｎの閾値Ｖｔｈは高くなる（高閾値状態ＶｔｈＨ）。

図９に示したように、強誘電体ゲートトランジスタ４１Ｎのゲートはトランジスタ４２，４７のドレインに接続され、ソースは制御線ＣＬ５に接続され、ドレインはトランジスタ４６のドレインに接続され、バックゲートはトランジスタ４４，４５のドレインに接続されている。また、強誘電体ゲートトランジスタ５１Ｎのゲートはトランジスタ５２，５７のドレインに接続され、ソースは制御線ＣＬ５に接続され、ドレインはトランジスタ５６のドレインに接続され、バックゲートはトランジスタ５４，５５のドレインに接続されている。

また、メモリセルＭＣ１Ｃでは、トランジスタ４６のソースはノードＮ２に接続され、トランジスタ５６のソースはノードＮ１に接続されている。また、トランジスタ４７のソースには電源電圧ＶＤＤが供給され、トランジスタ５７のソースには電源電圧ＶＤＤが供給されている。

ここで、トランジスタ５１Ｎは、本開示における「第１のトランジスタ」の一具体例に対応する。トランジスタ５６は、本開示における「第２のトランジスタ」の一具体例に対応する。トランジスタ５２は、本開示における「第３のトランジスタ」の一具体例に対応する。トランジスタ５７は、本開示における「第４のトランジスタ」の一具体例に対応する。トランジスタ４１Ｎは、本開示における「第５のトランジスタ」の一具体例に対応する。トランジスタ４６は、本開示における「第６のトランジスタ」の一具体例に対応する。トランジスタ４２は、本開示における「第７のトランジスタ」の一具体例に対応する。トランジスタ５３およびインバータＩＶ４は、本開示における「電圧設定回路」の一具体例に対応する。

図１１Ａ〜１１Ｄは、メモリセルＭＣ１Ｃの状態を表すものである。図１１Ａは通常動作ＯＰ１における状態を示し、図１１Ｂはストア動作ＯＰ２における状態を示し、図１１Ｃはスタンバイ動作ＯＰ３における状態を示し、図１１Ｄはリストア動作ＯＰ４における状態を示す。

（通常動作ＯＰ１）
通常動作ＯＰ１では、制御部１１は、図５に示したように、電源制御信号ＳＰＧの電圧を低レベルにする。これにより、電源トランジスタ１２（図１）はオン状態になり、メモリ回路２０Ｃに電源電圧ＶＤＤが供給される。また、制御部１１は、図１１Ａに示したように、電圧Ｖ１，Ｖ２を接地電圧ＶＳＳに設定する。これにより、図１１Ａに示したように、インバータＩＶ３，ＩＶ４に接地電圧ＶＳＳが供給される。駆動部２２は、図５に示したように、信号ＳＴＯＲＥ１，ＳＴＯＲＥ２，ＲＥＳＴＯＲＥ１の電圧を低レベルにする。これにより、トランジスタ４２，４３，４６，５２，５３，５６は、図１１Ａに示したように、それぞれオフ状態になる。すなわち、ＳＲＡＭ回路３０は、強誘電体ゲートトランジスタ４１Ｎ，５１ＮおよびインバータＩＶ３，ＩＶ４と電気的に切り離される。また、駆動部２２は、図５に示したように、信号ＲＥＳＴＯＲＥ２の電圧を低レベルにする。これにより、トランジスタ４７，５７は、図１１Ａに示したように、それぞれオフ状態になる。また、駆動部２２は、図５に示したように、信号ＣＴＲＬの電圧を低レベル電圧ＶＬ（例えば“０Ｖ”）にする。この例では、強誘電体ゲートトランジスタ４１Ｎの閾値状態は、高閾値状態ＶｔｈＨに維持されるとともに、強誘電体ゲートトランジスタ５１Ｎの閾値状態は、低閾値状態ＶｔｈＬに維持される。

（ストア動作ＯＰ２）
ストア動作ＯＰ２では、制御部１１は、電圧Ｖ１を電圧ＶＰ（例えば“３Ｖ”）に設定するとともに、電圧Ｖ２を電圧ＶＭ（例えば“−２Ｖ”）に設定する。これにより、図１１Ｂに示したように、インバータＩＶ３，ＩＶ４に電圧ＶＰ，ＶＭが供給される。駆動部２２は、図５に示したように、信号ＡＷＬの電圧を低レベルにする。これにより、トランジスタ３５，３６はオフ状態になる。また、駆動部２２は、図５に示したように、所定の長さの期間において、信号ＳＴＯＲＥ１，ＳＴＯＲＥ２の電圧を高レベルにする。これにより、図１１Ｂに示したように、トランジスタ４２，４３，５２，５３はそれぞれオン状態になる。

この例では、ノードＮ１の電圧ＶＮ１は高レベル電圧ＶＨ（例えば“１Ｖ”）であるので、強誘電体ゲートトランジスタ４１Ｎのゲートには、トランジスタ４２を介して、この高レベル電圧ＶＨが供給される。また、インバータＩＶ３は、トランジスタ４３を介して供給された高レベル電圧ＶＨに基づいて電圧ＶＭ（例えば“−２Ｖ”）を出力するので、強誘電体ゲートトランジスタ４１Ｎのバックゲートには、この電圧ＶＭが供給される。よって、強誘電体ゲートトランジスタ４１Ｎのゲートの電圧Ｖｇとバックゲートの電圧Ｖｂｇとの電圧差ΔＶ（＝Ｖｇ−Ｖｂｇ）は正の電圧差（例えば“３Ｖ”）に設定される。この電圧差ΔＶは、強誘電体ゲートトランジスタ４１Ｎの閾値状態を低閾値状態ＶｔｈＬに設定するのに十分な電圧差であるので、強誘電体ゲートトランジスタ４１Ｎの閾値状態は、低閾値状態ＶｔｈＬに設定される。

また、ノードＮ２の電圧ＶＮ２は低レベル電圧ＶＬ（例えば“０Ｖ”）であるので、強誘電体ゲートトランジスタ５１Ｎのゲートには、トランジスタ５２を介して、この低レベル電圧ＶＬが供給される。また、インバータＩＶ４は、トランジスタ５３を介して供給された低レベル電圧ＶＬに基づいて電圧ＶＰ（例えば“３Ｖ”）を出力するので、強誘電体ゲートトランジスタ５１Ｎのバックゲートには、この電圧ＶＰが供給される。よって、強誘電体ゲートトランジスタ５１Ｎのゲートの電圧Ｖｇとバックゲートの電圧Ｖｂｇとの電圧差ΔＶ（＝Ｖｇ−Ｖｂｇ）は負の電圧差（例えば“−３Ｖ”）に設定される。この電圧差ΔＶは、強誘電体ゲートトランジスタ５１Ｎの閾値状態を高閾値状態ＶｔｈＨに設定するのに十分な電圧差であるので、強誘電体ゲートトランジスタ５１Ｎの閾値状態は、高閾値状態ＶｔｈＨに設定される。

（スタンバイ動作ＯＰ３）
スタンバイ動作ＯＰ３では、図５に示したように、制御部１１は、電源制御信号ＳＰＧの電圧を高レベルにする。これにより、電源トランジスタ１２（図１）はオフ状態になり、メモリ回路２０Ｃへの電源供給が停止する。これにより、信号ＳＴＯＲＥ１，ＳＴＯＲＥ２，ＲＥＳＴＯＲＥ１，ＲＥＳＴＯＲＥ２，ＣＴＲＬの電圧はすべて低レベルになる。また、制御部１１は、電圧Ｖ１，Ｖ２を接地電圧ＶＳＳに設定する。これにより、図１１Ｃに示したように、インバータＩＶ３，ＩＶ４に接地電圧ＶＳＳが供給される。このスタンバイ動作ＯＰ３では、図１１Ｃに示したように、強誘電体ゲートトランジスタ４１Ｎ，５１Ｎの閾値状態は維持される。

（リストア動作ＯＰ４）
リストア動作ＯＰ４では、図５に示したように、制御部１１は、電源制御信号ＳＰＧの電圧を低レベルにする。これにより、電源トランジスタ１２（図１）はオン状態になり、メモリ回路２０Ｃに電源電圧ＶＤＤが供給される。また、制御部１１は、電圧Ｖ１，Ｖ２を接地電圧ＶＳＳに設定する。これにより、図１１Ｄに示したように、インバータＩＶ３，ＩＶ４に接地電圧ＶＳＳが供給される。駆動部２２は、信号ＲＥＳＴＯＲＥ１，ＲＥＳＴＯＲＥ２の電圧を、電源トランジスタ１２がオン状態になった直後の所定の長さの期間だけ高レベルにする。これにより、図１１Ｄに示したように、この期間において、トランジスタ４６，４７，５６，５７はそれぞれオン状態になる。すなわち、ＳＲＡＭ回路３０は、この期間において強誘電体ゲートトランジスタ４１Ｎ，５１Ｎと電気的に接続され、これと同時に、強誘電体ゲートトランジスタ４１Ｎ，５１Ｎのゲートには電源電圧ＶＤＤが供給される。また、駆動部２２は、図５に示したように、信号ＣＴＲＬの電圧を低レベル電圧ＶＬ（例えば“０Ｖ”）にする。これにより、ノードＮ１は、強誘電体ゲートトランジスタ５１Ｎを介して接地され、ノードＮ２は、強誘電体ゲートトランジスタ４１Ｎを介して接地される。

この例では、強誘電体ゲートトランジスタ４１Ｎの閾値状態は低閾値状態ＶｔｈＬであり、強誘電体ゲートトランジスタ５１Ｎの閾値状態は高閾値状態ＶｔｈＨである。よって、ノードＮ１が、高い抵抗値によりプルダウンされ、ノードＮ２が、低い抵抗値によりプルダウンされるため、ノードＮ１における電圧ＶＮ１が高レベル電圧ＶＨになり、ノードＮ２における電圧ＶＮ２が低レベル電圧ＶＬになる。

［変形例１−４］
上記実施の形態では、Ｐ型のＭＯＳトランジスタを用いて電源トランジスタ１２を構成したが、これに限定されるものではなく、これに代えて、例えば、図１２に示す半導体回路１Ｄのように、Ｎ型のＭＯＳトランジスタを用いて電源トランジスタを構成してもよい。半導体回路１Ｄは、制御部１１Ｄと、電源トランジスタ１２Ｄと、メモリ回路２０Ｄとを備えている。制御部１１Ｄは、電源制御信号ＳＰＧＤを生成するものである。電源トランジスタ１２Ｄは、この例では、Ｎ型のＭＯＳトランジスタであり、ゲートには電源制御信号ＳＰＧＤが供給され、ドレインはメモリ回路２０Ｄに接続され、ソースには接地電圧ＶＳＳ１が供給されている。この構成により、半導体回路１Ｄでは、メモリ回路２０Ｄを動作させる場合には、電源トランジスタ１２Ｄをオン状態にして、接地電圧ＶＳＳ１を、メモリ回路２０Ｄに、接地電圧ＶＳＳとして供給する。また、半導体回路１Ｄでは、メモリ回路２０Ｄを動作させない場合には、電源トランジスタ１２Ｄをオフ状態にする。

メモリ回路２０Ｄは、メモリセルアレイ２１Ｄと、駆動部２２Ｄを有している。メモリセルアレイ２１Ｄは、メモリセルＭＣ１Ｄを有している。メモリセルＭＣ１Ｄでは、図１３に示したように、トランジスタ４６のソースはノードＮ２に接続され、トランジスタ５６のソースはノードＮ１に接続されている。駆動部２２Ｄは、図１４に示すように、リストア動作ＯＰ４において、信号ＣＴＲＬの電圧を高レベル電圧ＶＨに設定する。

［変形例１−５］
上記実施の形態では、電源トランジスタ１２を１つ設けたが、これに限定されるものではなく、これに代えて、例えば、図１５に示す半導体回路１Ｅのように、複数の電源トランジスタを設けてもよい。半導体回路１Ｅは、制御部１１Ｅと、複数の電源トランジスタ１２１，１２２，…と、メモリ回路２０Ｅとを備えている。制御部１１Ｅは、複数の電源トランジスタ１２１，１２２，…に複数の電源制御信号ＳＰＧ１，ＳＰＧ２，…をそれぞれ供給して複数の電源トランジスタ１２１，１２２，…をそれぞれオンオフすることにより、メモリ回路２０Ｅに対する電源供給を制御する。複数の電源トランジスタ１２１，１２２，…は、例えば、メモリ回路２０Ｅにおける複数のバンクに対応してそれぞれ設けられている。これにより、半導体回路１Ｅでは、メモリ回路２０Ｅのバンク単位で、電源供給を制御することができる。

［変形例１−６］
上記実施の形態では、例えば、トランジスタ４２，４３，４６，４７，５２，５３，５６，５７をＮ型のＭＯＳトランジスタを用いて構成したが、これに限定されるものではなく、これに代えて、これらのトランジスタの一部またはすべてをＰ型のＭＯＳトランジスタを用いて構成してもよい。

［変形例１−７］
上記実施の形態では、不揮発性メモリとして強誘電体ゲートトランジスタ４１Ｐ，５１Ｐを用いたが、これに限定されるものではなく、閾値を設定可能な様々なトランジスタを用いることができる。

［その他の変形例］
また、これらの変形例のうちの２以上を組み合わせてもよい。

＜２．第２の実施の形態＞
次に、第２の実施の形態に係る半導体回路２について説明する。本実施の形態は、強誘電体ゲートトランジスタ４１Ｐ，５１Ｐのバックゲートに電圧を印加する方法が、第１の実施の形態と異なるものである。なお、上記第１の実施の形態に係る半導体回路１と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。

図１６は、半導体回路２の一構成例を表すものである。半導体回路２は、メモリ回路６０を備えている。メモリ回路６０は、メモリセルアレイ６１と、駆動部６２とを有している。この例では、制御部１１の電圧生成部１３は、生成した電圧Ｖ１，Ｖ２を駆動部６２に供給するようになっている。メモリセルアレイ６１は、メモリセルＭＣ２がマトリクス状に配置されたものである。

図１７は、メモリセルＭＣ２の一構成例を表すものである。図１８は、メモリセルアレイ６１の一構成例を表すものである。メモリセルアレイ６１は、複数のワード線ＷＬと、複数のビット線ＢＬＴと、複数のビット線ＢＬＢと、複数の制御線ＣＬ１と、複数の制御線ＣＬ６と、複数の制御線ＣＬ３と、複数の制御線ＣＬ４と、複数の制御線ＣＬ５とを有している。制御線ＣＬ６は、図１７，１８における横方向に延伸するものであり、制御線ＣＬ６の一端は駆動部６２に接続され、この制御線ＣＬ６には駆動部６２により信号ＳＴＯＲＥ３が印加される。

メモリセルＭＣ２は、ＳＲＡＭ回路３０と、強誘電体ゲートトランジスタ４１Ｐ，５１Ｐと、トランジスタ４２，４６，４７，５２，５６，５７とを有している。強誘電体ゲートトランジスタ４１Ｐ，５１Ｐのバックゲートは、制御線ＣＬ６に接続されている。すなわち、メモリセルＭＣ２は、第１の実施の形態に係るメモリセルＭＣ１（図２）において、トランジスタ４３〜４５，５３〜５５を省くとともに、強誘電体ゲートトランジスタ４１Ｐ，５１Ｐのバックゲートを制御線ＣＬ６に接続したものである。

駆動部６２は、制御部１１から供給される制御信号に基づいて、ワード線ＷＬに信号ＡＷＬを印加し、制御線ＣＬ１に信号ＳＴＯＲＥ１を印加し、制御線ＣＬ６に信号ＳＴＯＲＥ３を印加し、制御線ＣＬ３に信号ＲＥＳＴＯＲＥ１を印加し、制御線ＣＬ４に信号ＲＥＳＴＯＲＥ２を印加し、制御線ＣＬ５に信号ＣＴＲＬを印加するものである。

図１８に示したように、駆動部６２は、トランジスタ６３，６４を有している。トランジスタ６３はＰ型のＭＯＳトランジスタであり、ゲートには信号ＳＴＯＲＥ４が供給され、ソースには電圧Ｖ１が供給され、ドレインは制御線ＣＬ６に接続されている。トランジスタ６４はＮ型のＭＯＳトランジスタであり、ゲートには信号ＳＴＯＲＥ４が供給され、ドレインは制御線ＣＬ６に接続され、ソースには電圧Ｖ２が供給されている。このトランジスタ６３，６４はインバータを構成しており、駆動部６２は、このインバータを用いて、制御線ＣＬ６を駆動するようになっている。

ここで、トランジスタ４１Ｐは、本開示における「第１のトランジスタ」の一具体例に対応する。トランジスタ４６は、本開示における「第２のトランジスタ」の一具体例に対応する。トランジスタ４２は、本開示における「第３のトランジスタ」の一具体例に対応する。トランジスタ４７は、本開示における「第４のトランジスタ」の一具体例に対応する。トランジスタ５１Ｐは、本開示における「第５のトランジスタ」の一具体例に対応する。トランジスタ５６は、本開示における「第６のトランジスタ」の一具体例に対応する。トランジスタ５２は、本開示における「第７のトランジスタ」の一具体例に対応する。

図１９は、半導体回路２における、ある着目したメモリセルＭＣ２の一動作例を表すものである。図２０Ａ〜２０Ｅは、メモリセルＭＣ２の動作状態を表すものであり、図２０Ａは通常動作ＯＰ１における状態を示し、図２０Ｂ，２０Ｃはストア動作ＯＰ２における状態を示し、図２０Ｄはスタンバイ動作ＯＰ３における状態を示し、図２０Ｅはリストア動作ＯＰ４における状態を示す。図２０Ａ〜２０Ｅでは、駆動部６２におけるトランジスタ６３，６４をも示している。

（通常動作ＯＰ１）
通常動作ＯＰ１では、制御部１１は、図１９に示したように、電源制御信号ＳＰＧの電圧を低レベルにする。これにより、電源トランジスタ１２（図１６）はオン状態になり、メモリ回路６０に電源電圧ＶＤＤが供給される。また、制御部１１は、電圧Ｖ１，Ｖ２を接地電圧ＶＳＳに設定する。これにより、図２０Ａに示したように、トランジスタ６３，６４のソースに接地電圧ＶＳＳが供給される。駆動部６２は、図１９に示したように、信号ＳＴＯＲＥ４の電圧を低レベルにする。また、駆動部６２は、図１９に示したように、信号ＳＴＯＲＥ１，ＲＥＳＴＯＲＥ１の電圧を低レベルにする。これにより、トランジスタ４２，４６，５２，５６は、図２０Ａに示したように、それぞれオフ状態になる。すなわち、ＳＲＡＭ回路３０は、強誘電体ゲートトランジスタ４１Ｐ，５１Ｐと電気的に切り離される。また、駆動部６２は、図１９に示したように、信号ＲＥＳＴＯＲＥ２の電圧を低レベルにする。これにより、トランジスタ４７，５７は、図２０Ａに示したように、それぞれオフ状態になる。また、駆動部６２は、図１９に示したように、信号ＣＴＲＬの電圧を低レベル電圧ＶＬ（例えば“０Ｖ”）にする。

この通常動作ＯＰ１では、メモリセルＭＣ２のＳＲＡＭ回路３０に対して情報を書き込み、またはＳＲＡＭ回路３０から情報を読み出す。図２０Ａに示したように、トランジスタ４２，４７，５２，５７はオフ状態である。よって、強誘電体ゲートトランジスタ４１Ｐ，５１Ｐのゲートはフローティング状態になるため、強誘電体ゲートトランジスタ４１Ｐ，５１Ｐの閾値状態は維持される。

（ストア動作ＯＰ２）
ストア動作ＯＰ２では、制御部１１は、電圧Ｖ１を電圧ＶＰ（例えば“３Ｖ”）に設定するとともに、電圧Ｖ２を電圧ＶＭ（例えば“−２Ｖ”）に設定する。これにより、図２０Ｂ，２０Ｃに示したように、トランジスタ６３のソースに電圧ＶＰが供給され、トランジスタ６４のソースに電圧ＶＭが供給される。駆動部６２は、図１９に示したように、信号ＳＴＯＲＥ１の電圧を高レベルにする。これにより、図２０Ｂ，２０Ｃに示したように、トランジスタ４２，５２はそれぞれオン状態になる。

このストア動作ＯＰ２では、各メモリセルＭＣ２は、２つのステップを用いて、ＳＲＡＭ回路３０に記憶された情報を強誘電体ゲートトランジスタ４１Ｐ，５１Ｐに記憶させる。まず、駆動部６２は、図１９に示したように、第１ステップにおいて、信号ＳＴＯＲＥ４の電圧を高レベルにし、第２ステップにおいて、信号ＳＴＯＲＥ４の電圧を低レベルにする。これにより、ＳＲＡＭ回路３０に記憶された情報に応じて、強誘電体ゲートトランジスタ４１Ｐ，５１Ｐの閾値状態が設定される。

具体的には、第１ステップにおいて、駆動部６２は、信号ＳＴＯＲＥ４の電圧を高レベルにすることにより、図２０Ｂに示したように、トランジスタ６４をオン状態にするとともにトランジスタ６３をオフ状態にする。その結果、強誘電体ゲートトランジスタ４１Ｐ，５１Ｐのバックゲートの電圧Ｖｂｇは、電圧ＶＭ（例えば“−２Ｖ”）になる。これにより、強誘電体ゲートトランジスタ４１Ｐ，５１Ｐのうちのいずれか一方の閾値状態が変化する。

この例では、ノードＮ１の電圧ＶＮ１が高レベル電圧ＶＨ（例えば“１Ｖ”）であるので、強誘電体ゲートトランジスタ４１Ｐのゲートには、トランジスタ４２を介して高レベル電圧ＶＨが供給される。強誘電体ゲートトランジスタ４１Ｐのバックゲートには、電圧ＶＭ（例えば“−２Ｖ”）が供給されているので、強誘電体ゲートトランジスタ４１Ｐのゲートの電圧Ｖｇとバックゲートの電圧Ｖｂｇとの電圧差ΔＶ（＝Ｖｇ−Ｖｂｇ）は正の電圧差（例えば“３Ｖ”）に設定される。この電圧差ΔＶは、強誘電体ゲートトランジスタ４１Ｐの閾値状態を高閾値状態ＶｔｈＨに設定するのに十分な電圧差であるので、強誘電体ゲートトランジスタ４１Ｐの閾値状態は、高閾値状態ＶｔｈＨに設定される。一方、ノードＮ２の電圧ＶＮ２が低レベル電圧ＶＬ（例えば“０Ｖ”）であるので、強誘電体ゲートトランジスタ５１Ｐのゲートには、トランジスタ５２を介して、低レベル電圧ＶＬが供給される。強誘電体ゲートトランジスタ５１Ｐのバックゲートには、電圧ＶＭ（例えば“−２Ｖ”）が供給されているので、強誘電体ゲートトランジスタ５１Ｐのゲートの電圧Ｖｇとバックゲートの電圧Ｖｂｇとの電圧差ΔＶ（＝Ｖｇ−Ｖｂｇ）は正の電圧差（例えば“２Ｖ”）に設定される。この電圧差ΔＶは、強誘電体ゲートトランジスタ５１Ｐの閾値状態を高閾値状態ＶｔｈＨに設定するには不十分な電圧差である。しかしながら、強誘電体ゲートトランジスタ５１Ｐの閾値状態はすでに高閾値状態ＶｔｈＨに設定されているので、引き続き高閾値状態ＶｔｈＨに維持される。

次に、第２ステップにおいて、駆動部６２は、信号ＳＴＯＲＥ４の電圧を低レベルにすることにより、図２０Ｃに示したように、トランジスタ６３をオン状態にするとともにトランジスタ６４をオフ状態にする。その結果、強誘電体ゲートトランジスタ４１Ｐ，５１Ｐのバックゲートの電圧Ｖｂｇは、電圧ＶＰ（例えば“３Ｖ”）になる。これにより、強誘電体ゲートトランジスタ４１Ｐ，５１Ｐのうちの、第１ステップで閾値状態が変化していない強誘電体ゲートトランジスタの閾値状態が変化する。

この例では、強誘電体ゲートトランジスタ４１Ｐのゲートには、高レベル電圧ＶＨ（例えば“１Ｖ”）が供給され、強誘電体ゲートトランジスタ４１Ｐのバックゲートには、電圧ＶＰ（例えば“３Ｖ”）が供給される。よって、強誘電体ゲートトランジスタ４１Ｐのゲートの電圧Ｖｇとバックゲートの電圧Ｖｂｇとの電圧差ΔＶ（＝Ｖｇ−Ｖｂｇ）は負の電圧差（例えば“−２Ｖ”）に設定される。しかしながら、この電圧差ΔＶは、強誘電体ゲートトランジスタ４１Ｐの閾値状態を低閾値状態ＶｔｈＬに設定するには不十分な電圧差であるので、強誘電体ゲートトランジスタ４１Ｐの閾値状態は高閾値状態ＶｔｈＨに維持される。一方、強誘電体ゲートトランジスタ５１Ｐのゲートには、低レベル電圧ＶＬ（例えば“０Ｖ”）が供給され、強誘電体ゲートトランジスタ５１Ｐのバックゲートには、電圧ＶＰ（例えば“３Ｖ”）が供給される。よって、強誘電体ゲートトランジスタ５１Ｐのゲートの電圧Ｖｇとバックゲートの電圧Ｖｂｇとの電圧差ΔＶ（＝Ｖｇ−Ｖｂｇ）は負の電圧差（例えば“−３Ｖ”）に設定される。この電圧差ΔＶは、強誘電体ゲートトランジスタ５１Ｐの閾値状態を低閾値状態ＶｔｈＬに設定するのに十分な電圧差であるので、強誘電体ゲートトランジスタ５１Ｐの閾値状態は、低閾値状態ＶｔｈＬに設定される。

（スタンバイ動作ＯＰ３）
スタンバイ動作ＯＰ３では、図１９に示したように、制御部１１は、電源制御信号ＳＰＧの電圧を高レベルにする。これにより、電源トランジスタ１２（図１６）はオフ状態になり、メモリ回路６０への電源供給が停止する。このスタンバイ動作ＯＰ３では、図２０Ｄに示したように、強誘電体ゲートトランジスタ４１Ｐ，５１Ｐの閾値状態は維持される。

（リストア動作ＯＰ４）
リストア動作ＯＰ４では、図１９に示したように、制御部１１は、電源制御信号ＳＰＧの電圧を低レベルにする。これにより、電源トランジスタ１２（図１６）はオン状態になり、メモリ回路６０に電源電圧ＶＤＤが供給される。また、制御部１１は、電圧Ｖ１，Ｖ２を接地電圧ＶＳＳに設定する。これにより、図２０Ｅに示したように、トランジスタ６３，６４のソースに接地電圧ＶＳＳが供給される。駆動部６２は、図１９に示したように、信号ＳＴＯＲＥ４の電圧を低レベルにする。また、駆動部６２は、信号ＲＥＳＴＯＲＥ１，ＲＥＳＴＯＲＥ２の電圧を、電源トランジスタ１２がオン状態になった直後の所定の長さの期間だけ高レベルにする。これにより、図２０Ｅに示したように、この期間において、トランジスタ４６，４７，５６，５７はそれぞれオン状態になる。すなわち、ＳＲＡＭ回路３０は、この期間において強誘電体ゲートトランジスタ４１Ｐ，５１Ｐと電気的に接続され、これと同時に、強誘電体ゲートトランジスタ４１Ｐ，５１Ｐのゲートは接地される。また、駆動部６２は、図１９に示したように、信号ＣＴＲＬの電圧を低レベル電圧ＶＬ（例えば“０Ｖ”）にする。これにより、ノードＮ１は、強誘電体ゲートトランジスタ４１Ｐを介して接地され、ノードＮ２は、強誘電体ゲートトランジスタ５１Ｐを介して接地される。これにより、強誘電体ゲートトランジスタ４１Ｐ，５１Ｐの閾値状態に応じて、ＳＲＡＭ回路３０における電圧状態が定まる。

この例では、強誘電体ゲートトランジスタ４１Ｐの閾値状態は高閾値状態ＶｔｈＨであり、強誘電体ゲートトランジスタ５１Ｐの閾値状態は低閾値状態ＶｔｈＬである。よって、ノードＮ１が、高い抵抗値によりプルダウンされ、ノードＮ２が、低い抵抗値によりプルダウンされるため、ノードＮ１における電圧ＶＮ１が高レベル電圧ＶＨになり、ノードＮ２における電圧ＶＮ２が低レベル電圧ＶＬになる。このようにして、メモリセルＭＣ２では、強誘電体ゲートトランジスタ４１Ｐ，５１Ｐに記憶された情報に応じて、ＳＲＡＭ回路３０が情報を記憶する。

このように、半導体回路２では、駆動部６２が、制御線ＣＬ６を介して、強誘電体ゲートトランジスタ４１Ｐ，５１Ｐのバックゲートを駆動するようにしたので、各メモリセルＭＣ２の構成をシンプルにすることができる。その結果、半導体回路２では、半導体回路の面積を小さくすることができる。

本実施の形態では、駆動部が強誘電体ゲートトランジスタのバックゲートを駆動するようにしたので、メモリセルの構成をシンプルにすることができるので、半導体回路の面積を小さくすることができる。

その他の効果は、上記第１の実施の形態の場合と同様である。

［変形例２−１］
上記実施の形態では、Ｐ型の強誘電体ゲートトランジスタ４１Ｐ，５１Ｐを用いたが、これに限定されるものではなく、これに変えて、例えば、Ｎ型の強誘電体ゲートトランジスタ４１Ｎ，５１Ｎを用いてもよい。以下に、本変形例に係る半導体回路２Ａについて詳細に説明する。

半導体回路２Ａは、メモリ回路６０Ｃを有している。メモリ回路６０Ｃは、メモリセルＭＣ２Ａがマトリクス状に配置されたメモリセルアレイ６１Ｃを有している。

図２１は、半導体回路２ＡのメモリセルＭＣ２Ａの一構成例を表すものである。メモリセルＭＣ２Ａは、強誘電体ゲートトランジスタ４１Ｎ，５１Ｎを有している。強誘電体ゲートトランジスタ４１Ｎのゲートはトランジスタ４２，４７のドレインに接続され、ソースは制御線ＣＬ５に接続され、ドレインはトランジスタ４６のドレインに接続され、バックゲートは制御線ＣＬ６に接続されている。また、強誘電体ゲートトランジスタ５１Ｎのゲートはトランジスタ５２，５７のドレインに接続され、ソースは制御線ＣＬ５に接続され、ドレインはトランジスタ５６のドレインに接続され、バックゲートは制御線ＣＬ６に接続されている。

また、メモリセルＭＣ２Ａでは、トランジスタ４６のソースはノードＮ２に接続され、トランジスタ５６のソースはノードＮ１に接続されている。また、トランジスタ４７のソースには電源電圧ＶＤＤが供給され、トランジスタ５７のソースには電源電圧ＶＤＤが供給されている。

ここで、トランジスタ５１Ｎは、本開示における「第１のトランジスタ」の一具体例に対応する。トランジスタ５６は、本開示における「第２のトランジスタ」の一具体例に対応する。トランジスタ５２は、本開示における「第３のトランジスタ」の一具体例に対応する。トランジスタ５７は、本開示における「第４のトランジスタ」の一具体例に対応する。トランジスタ４１Ｎは、本開示における「第５のトランジスタ」の一具体例に対応する。トランジスタ４６は、本開示における「第６のトランジスタ」の一具体例に対応する。トランジスタ４２は、本開示における「第７のトランジスタ」の一具体例に対応する。

図２２Ａ〜２２Ｅは、メモリセルＭＣ２Ａの動作状態を表すものであり、図２２Ａは通常動作ＯＰ１における状態を示し、図２２Ｂ，２２Ｃはストア動作ＯＰ２における状態を示し、図２２Ｄはスタンバイ動作ＯＰ３における状態を示し、図２２Ｅはリストア動作ＯＰ４における状態を示す。図２２Ａ〜２２Ｅでは、駆動部６２におけるトランジスタ６３，６４をも示している。

（通常動作ＯＰ１）
通常動作ＯＰ１では、制御部１１は、図１９に示したように、電源制御信号ＳＰＧの電圧を低レベルにする。これにより、電源トランジスタ１２（図１６）はオン状態になり、メモリ回路６０Ｃに電源電圧ＶＤＤが供給される。また、制御部１１は、電圧Ｖ１，Ｖ２を接地電圧ＶＳＳに設定する。これにより、図２２Ａに示したように、トランジスタ６３，６４のソースに接地電圧ＶＳＳが供給される。駆動部６２は、図１９に示したように、信号ＳＴＯＲＥ４の電圧を低レベルにする。また、駆動部６２は、図１９に示したように、信号ＳＴＯＲＥ１，ＲＥＳＴＯＲＥ１の電圧を低レベルにする。これにより、トランジスタ４２，４６，５２，５６は、図２２Ａに示したように、それぞれオフ状態になる。すなわち、ＳＲＡＭ回路３０は、強誘電体ゲートトランジスタ４１Ｎ，５１Ｎと電気的に切り離される。また、駆動部６２は、図１９に示したように、信号ＲＥＳＴＯＲＥ２の電圧を低レベルにする。これにより、トランジスタ４７，５７は、図２２Ａに示したように、それぞれオフ状態になる。また、駆動部６２は、図１９に示したように、信号ＣＴＲＬの電圧を低レベル電圧ＶＬ（例えば“０Ｖ”）にする。この例では、強誘電体ゲートトランジスタ４１Ｎの閾値状態は、高閾値状態ＶｔｈＨに維持されるとともに、強誘電体ゲートトランジスタ５１Ｎの閾値状態は、低閾値状態ＶｔｈＬに維持される。

（ストア動作ＯＰ２）
ストア動作ＯＰ２では、制御部１１は、電圧Ｖ１を電圧ＶＰ（例えば“３Ｖ”）に設定するとともに、電圧Ｖ２を電圧ＶＭ（例えば“−２Ｖ”）に設定する。これにより、図２２Ｂ，２２Ｃに示したように、トランジスタ６３のソースに電圧ＶＰが供給され、トランジスタ６４のソースに電圧ＶＭが供給される。駆動部６２は、図１９に示したように、信号ＳＴＯＲＥ１の電圧を高レベルにする。これにより、図２２Ｂ，２２Ｃに示したように、トランジスタ４２，５２はそれぞれオン状態になる。

そして、第１ステップにおいて、駆動部６２は、信号ＳＴＯＲＥ４の電圧を高レベルにすることにより、図２２Ｂに示したように、トランジスタ６４をオン状態にするとともにトランジスタ６３をオフ状態にする。その結果、強誘電体ゲートトランジスタ４１Ｎ，５１Ｎのバックゲートの電圧Ｖｂｇは、電圧ＶＭ（例えば“−２Ｖ”）になる。これにより、強誘電体ゲートトランジスタ４１Ｎ，５１Ｎのうちのいずれか一方の閾値状態が変化する。

この例では、ノードＮ１の電圧ＶＮ１が高レベル電圧ＶＨ（例えば“１Ｖ”）であるので、強誘電体ゲートトランジスタ４１Ｎのゲートには、トランジスタ４２を介して高レベル電圧ＶＨが供給される。強誘電体ゲートトランジスタ４１Ｎのバックゲートには、電圧ＶＭ（例えば“−２Ｖ”）が供給されているので、強誘電体ゲートトランジスタ４１Ｎのゲートの電圧Ｖｇとバックゲートの電圧Ｖｂｇとの電圧差ΔＶ（＝Ｖｇ−Ｖｂｇ）は正の電圧差（例えば“３Ｖ”）に設定される。この電圧差ΔＶは、強誘電体ゲートトランジスタ４１Ｎの閾値状態を低閾値状態ＶｔｈＬに設定するのに十分な電圧差であるので、強誘電体ゲートトランジスタ４１Ｎの閾値状態は、低閾値状態ＶｔｈＬに設定される。一方、ノードＮ２の電圧ＶＮ２が低レベル電圧ＶＬ（例えば“０Ｖ”）であるので、強誘電体ゲートトランジスタ５１Ｎのゲートには、トランジスタ５２を介して、低レベル電圧ＶＬが供給される。強誘電体ゲートトランジスタ５１Ｎのバックゲートには、電圧ＶＭ（例えば“−２Ｖ”）が供給されているので、強誘電体ゲートトランジスタ５１Ｎのゲートの電圧Ｖｇとバックゲートの電圧Ｖｂｇとの電圧差ΔＶ（＝Ｖｇ−Ｖｂｇ）は正の電圧差（例えば“２Ｖ”）に設定される。この電圧差ΔＶは、強誘電体ゲートトランジスタ５１Ｎの閾値状態を低閾値状態ＶｔｈＬに設定するには不十分な電圧差である。しかしながら、強誘電体ゲートトランジスタ５１Ｎの閾値状態はすでに低閾値状態ＶｔｈＬに設定されているので、引き続き低閾値状態ＶｔｈＬに維持される。

次に、第２ステップにおいて、駆動部６２は、信号ＳＴＯＲＥ４の電圧を低レベルにすることにより、図２２Ｃに示したように、トランジスタ６３をオン状態にするとともにトランジスタ６４をオフ状態にする。その結果、強誘電体ゲートトランジスタ４１Ｎ，５１Ｎのバックゲートの電圧Ｖｂｇは、電圧ＶＰ（例えば“３Ｖ”）になる。これにより、強誘電体ゲートトランジスタ４１Ｎ，５１Ｎのうちの、第１ステップで閾値状態が変化していない強誘電体ゲートトランジスタの閾値状態が変化する。

この例では、強誘電体ゲートトランジスタ４１Ｎのゲートには、高レベル電圧ＶＨ（例えば“１Ｖ”）が供給され、強誘電体ゲートトランジスタ４１Ｎのバックゲートには、電圧ＶＰ（例えば“３Ｖ”）が供給される。よって、強誘電体ゲートトランジスタ４１Ｎのゲートの電圧Ｖｇとバックゲートの電圧Ｖｂｇとの電圧差ΔＶ（＝Ｖｇ−Ｖｂｇ）は負の電圧差（例えば“−２Ｖ”）に設定される。しかしながら、この電圧差ΔＶは、強誘電体ゲートトランジスタ４１Ｎの閾値状態を高閾値状態ＶｔｈＨに設定するには不十分な電圧差であるので、強誘電体ゲートトランジスタ４１Ｎの閾値状態は低閾値状態ＶｔｈＬに維持される。一方、強誘電体ゲートトランジスタ５１Ｎのゲートには、低レベル電圧ＶＬ（例えば“０Ｖ”）が供給され、強誘電体ゲートトランジスタ５１Ｎのバックゲートには、電圧ＶＰ（例えば“３Ｖ”）が供給される。よって、強誘電体ゲートトランジスタ５１Ｎのゲートの電圧Ｖｇとバックゲートの電圧Ｖｂｇとの電圧差ΔＶ（＝Ｖｇ−Ｖｂｇ）は負の電圧差（例えば“−３Ｖ”）に設定される。この電圧差ΔＶは、強誘電体ゲートトランジスタ５１Ｎの閾値状態を高閾値状態ＶｔｈＨに設定するのに十分な電圧差であるので、強誘電体ゲートトランジスタ５１Ｎの閾値状態は、高閾値状態ＶｔｈＨに設定される。

（スタンバイ動作ＯＰ３）
スタンバイ動作ＯＰ３では、図１９に示したように、制御部１１は、電源制御信号ＳＰＧの電圧を高レベルにする。これにより、電源トランジスタ１２（図１６）はオフ状態になり、メモリ回路６０Ｃへの電源供給が停止する。このスタンバイ動作ＯＰ３では、図２２Ｄに示したように、強誘電体ゲートトランジスタ４１Ｎ，５１Ｎの閾値状態は維持される。

（リストア動作ＯＰ４）
リストア動作ＯＰ４では、図１９に示したように、制御部１１は、電源制御信号ＳＰＧの電圧を低レベルにする。これにより、電源トランジスタ１２（図１６）はオン状態になり、メモリ回路６０Ｃに電源電圧ＶＤＤが供給される。また、制御部１１は、電圧Ｖ１，Ｖ２を接地電圧ＶＳＳに設定する。これにより、図２２Ｅに示したように、トランジスタ６３，６４のソースに接地電圧ＶＳＳが供給される。駆動部６２は、図１９に示したように、信号ＳＴＯＲＥ４の電圧を低レベルにする。また、駆動部６２は、信号ＲＥＳＴＯＲＥ１，ＲＥＳＴＯＲＥ２の電圧を、電源トランジスタ１２がオン状態になった直後の所定の長さの期間だけ高レベルにする。これにより、図２２Ｅに示したように、この期間において、トランジスタ４６，４７，５６，５７はそれぞれオン状態になる。すなわち、ＳＲＡＭ回路３０は、この期間において強誘電体ゲートトランジスタ４１Ｎ，５１Ｎと電気的に接続され、これと同時に、強誘電体ゲートトランジスタ４１Ｎ，５１Ｎのゲートには電源電圧ＶＤＤが供給される。また、駆動部６２は、図１９に示したように、信号ＣＴＲＬの電圧を低レベル電圧ＶＬ（例えば“０Ｖ”）にする。これにより、ノードＮ１は、強誘電体ゲートトランジスタ５１Ｎを介して接地され、ノードＮ２は、強誘電体ゲートトランジスタ４１Ｎを介して接地される。

この例では、強誘電体ゲートトランジスタ４１Ｎの閾値状態は低閾値状態ＶｔｈＬであり、強誘電体ゲートトランジスタ５１Ｎの閾値状態は高閾値状態ＶｔｈＨである。よって、ノードＮ１が、高い抵抗値によりプルダウンされ、ノードＮ２が、低い抵抗値によりプルダウンされるため、ノードＮ１における電圧ＶＮ１が高レベル電圧ＶＨになり、ノードＮ２における電圧ＶＮ２が低レベル電圧ＶＬになる。

［変形例２−２］
上記実施の形態に係る半導体回路２に、上記第１の実施の形態の各変形例を適用してもよい。

＜３．第３の実施の形態＞
次に、第３の実施の形態に係る半導体回路３について説明する。本実施の形態は、各メモリセルに１つの強誘電体ゲートトランジスタを設けたものである。なお、上記第１の実施の形態に係る半導体回路１と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。

図１に示したように、半導体回路３は、制御部１９と、メモリ回路７０を備えている。

制御部１９は、電圧生成部１４を有している。電圧生成部１４は、リセット動作ＯＰ０（後述）およびストア動作ＯＰ２において、電源電圧ＶＤＤ（例えば“１Ｖ”）よりも高い電圧ＶＰ（例えば“３Ｖ”）を生成して、この電圧ＶＰを電圧Ｖ１として出力するとともに、接地電圧ＶＳＳ（“０Ｖ”）よりも低い電圧ＶＭ（例えば“−２Ｖ”）を生成して、この電圧ＶＭを電圧Ｖ２として出力するようになっている。

メモリ回路７０は、メモリセルアレイ７１と、駆動部７２とを有している。メモリセルアレイ７１は、メモリセルＭＣ３がマトリクス状に配置されたものである。

図２３は、メモリセルＭＣ３の一構成例を表すものである。図２４は、メモリセルアレイ７１の一構成例を表すものである。メモリセルアレイ７１は、複数のワード線ＷＬと、複数のビット線ＢＬＴと、複数のビット線ＢＬＢと、複数の制御線ＣＬ１と、複数の制御線ＣＬ７と、複数の制御線ＣＬ３と、複数の制御線ＣＬ８と、複数の制御線ＣＬ９と、複数の制御線ＣＬ５とを有している。制御線ＣＬ７は、図２３，２４における横方向に延伸するものであり、制御線ＣＬ７の一端は駆動部７２に接続され、この制御線ＣＬ７には駆動部７２により信号ＳＴＯＲＥ５が印加される。制御線ＣＬ８は、図２３，２４における横方向に延伸するものであり、制御線ＣＬ８の一端は駆動部７２に接続され、この制御線ＣＬ８には駆動部７２により信号ＲＥＳＥＴ１が印加される。制御線ＣＬ９は、図２３，２４における横方向に延伸するものであり、制御線ＣＬ９の一端は駆動部７２に接続され、この制御線ＣＬ９には駆動部７２により信号ＲＥＳＥＴ２が印加される。

メモリセルＭＣ３は、ＳＲＡＭ回路８０と、強誘電体ゲートトランジスタ４１Ｐと、トランジスタ４２，４４〜４６，８７〜８９とを有している。

ＳＲＡＭ回路８０は、トランジスタ８１〜８４，３５，３６を有している。トランジスタ８１〜８４は、上記実施の形態におけるトランジスタ３１〜３４にそれぞれ対応している。トランジスタ８１，８２は、インバータＩＶ５を構成しており、トランジスタ８３，８４は、インバータＩＶ６を構成している。この例では、トランジスタ８３のゲート長Ｌ８３をトランジスタ８１のゲート長Ｌ８１と等しくするとともに、トランジスタ８３のゲート幅Ｗ８３をトランジスタ８１のゲート幅Ｗ８１より広く（Ｗ８３＞Ｗ８１）している。また、トランジスタ８２のゲート長Ｌ８２をトランジスタ８４のゲート長Ｌ８４と等しくするとともに、トランジスタ８２のゲート幅Ｗ８２をトランジスタ８４のゲート幅Ｗ８４より広く（Ｗ８２＞Ｗ８４）している。これにより、電源投入直後において、インバータＩＶ６は高レベル電圧ＶＨを出力しやすくなり、インバータＩＶ５は低レベル電圧ＶＬを出力しやすくなる。

また、メモリセルＭＣ３では、後述するように、リストア動作ＯＰ４において、インバータＩＶ６のトランジスタ８３からノードＮ１に向かって流れる電流が、強誘電体ゲートトランジスタ４１Ｐの閾値状態が高閾値状態ＶｔｈＨである場合にノードＮ１から制御線ＣＬ５に流れる電流よりも大きくなるとともに、強誘電体ゲートトランジスタ４１Ｐの閾値状態が低閾値状態ＶｔｈＬである場合にノードＮ１から制御線ＣＬ５に流れる電流よりも小さくなるようにしている。

トランジスタ８７〜８９は、Ｎ型のＭＯＳトランジスタである。トランジスタ８７のゲートは制御線ＣＬ７に接続され、ソースは接地され、ドレインはノードＮ３に接続されている。トランジスタ８８のゲートは制御線ＣＬ８に接続され、ソースには電源電圧ＶＤＤが供給され、ドレインはノードＮ３に接続されている。トランジスタ８９のゲートは制御線ＣＬ９に接続され、ソースはノードＮ３に接続され、ドレインは強誘電体ゲートトランジスタ４１Ｐのゲートおよびトランジスタ４２のドレインに接続されている。トランジスタ４４，４５が構成するインバータＩＶ３の入力端子は、ノードＮ３に接続されている。

駆動部７２は、制御部１９から供給される制御信号に基づいて、ワード線ＷＬに信号ＡＷＬを印加し、制御線ＣＬ１に信号ＳＴＯＲＥ１を印加し、制御線ＣＬ７に信号ＳＴＯＲＥ５を印加し、制御線ＣＬ３に信号ＲＥＳＴＯＲＥ１を印加し、制御線ＣＬ８に信号ＲＥＳＥＴ１を印加し、制御線ＣＬ９に信号ＲＥＳＥＴ２を印加し、制御線ＣＬ５に信号ＣＴＲＬを印加するものである。

ここで、トランジスタ４１Ｐは、本開示における「第１のトランジスタ」の一具体例に対応する。トランジスタ４６は、本開示における「第２のトランジスタ」の一具体例に対応する。トランジスタ４２は、本開示における「第３のトランジスタ」の一具体例に対応する。トランジスタ８１は、本開示における「第８のトランジスタ」の一具体例に対応する。トランジスタ８３は、本開示における「第９のトランジスタ」の一具体例に対応する。トランジスタ８４は、本開示における「第１０のトランジスタ」の一具体例に対応する。トランジスタ８２は、本開示における「第１１のトランジスタ」の一具体例に対応する。トランジスタ８７〜８９およびインバータＩＶ３は、本開示における「制御回路」の一具体例に対応する。トランジスタ８９は、本開示における「第４のトランジスタ」の一具体例に対応する。インバータＩＶ３は、本開示における「電圧設定回路」の一具体例に対応する。

半導体回路３は、半導体回路１と同様に、通常動作ＯＰ１において、揮発性メモリであるＳＲＡＭ回路８０に情報を記憶させる。そして、例えば、電源トランジスタ１２をオフ状態にすることによりスタンバイ動作ＯＰ３を行う場合には、半導体回路３は、まず、リセット動作ＯＰ０を行い、強誘電体ゲートトランジスタ４１Ｐの閾値状態を高閾値状態ＶｔｈＨに設定する。そして、スタンバイ動作ＯＰ３の直前にストア動作ＯＰ２を行うことにより、揮発性メモリであるＳＲＡＭ回路８０に記憶された情報を、不揮発性メモリである強誘電体ゲートトランジスタ４１Ｐに記憶させる。そして、スタンバイ動作ＯＰ３の後に通常動作ＯＰ１を行う場合には、半導体回路３は、リストア動作ＯＰ４を行うことにより、強誘電体ゲートトランジスタ４１Ｐに記憶された情報を、ＳＲＡＭ回路８０に記憶させる。以下に、この動作について、詳細に説明する。

図２５は、半導体回路３における、ある着目したメモリセルＭＣ３の一動作例を表すものである。図２６Ａ，２６Ｂ，２７Ａ〜２７Ｃ，２８Ａ〜２８Ｃは、メモリセルＭＣ３の動作状態を表すものであり、図２６Ａはリセット動作ＯＰ０における状態を示し、図２６Ｂは通常動作ＯＰ１における状態を示す。図２７Ａ〜２７ＣはノードＮ１における電圧ＶＮ１が低レベル電圧ＶＬ（ＶＮ１＝ＶＬ）である場合における状態を示し、図２７Ａはストア動作ＯＰ２における状態を示し、図２７Ｂはスタンバイ動作ＯＰ３における状態を示し、図２７Ｃはリストア動作ＯＰ４における状態を示す。図２８Ａ〜２８ＣはノードＮ１における電圧ＶＮ１が高レベル電圧ＶＨ（ＶＮ１＝ＶＨ）である場合における状態を示し、図２８Ａはストア動作ＯＰ２における状態を示し、図２８Ｂはスタンバイ動作ＯＰ３における状態を示し、図２８Ｃはリストア動作ＯＰ４における状態を示す。

（リセット動作ＯＰ０）
半導体回路３は、まず、リセット動作ＯＰ０を行うことにより、強誘電体ゲートトランジスタ４１Ｐの閾値状態をあらかじめ所定の抵抗状態（この例では高閾値状態ＶｔｈＨ）にリセットする。

リセット動作ＯＰ０では、制御部１９は、図２５に示したように、電源制御信号ＳＰＧの電圧を低レベルにする。これにより、電源トランジスタ１２（図１）はオン状態になり、メモリ回路７０に電源電圧ＶＤＤが供給される。また、制御部１９は、電圧Ｖ１を電圧ＶＰ（例えば“３Ｖ”）に設定するとともに、電圧Ｖ２を電圧ＶＭ（例えば“−２Ｖ”）に設定する。これにより、図２６Ａに示したように、インバータＩＶ３に電圧ＶＰ，ＶＭが供給される。駆動部７２は、図２５に示したように、信号ＳＴＯＲＥ１，ＲＥＳＴＯＲＥ１の電圧を低レベルにする。これにより、トランジスタ４２，４６は、図２６Ａに示したように、それぞれオフ状態になる。すなわち、ＳＲＡＭ回路８０は、強誘電体ゲートトランジスタ４１Ｐと電気的に切り離される。また、駆動部７２は、図２５に示したように、信号ＳＴＯＲＥ５の電圧を低レベルにする。これにより、図２６Ａに示したように、トランジスタ８７がオフ状態になる。また、駆動部７２は、図２５に示したように、所定の長さの期間において、信号ＲＥＳＥＴ１，ＲＥＳＥＴ２の電圧を高レベルにする。これにより、図２６Ａに示したように、トランジスタ８８，８９がオン状態になる。また、駆動部７２は、図２５に示したように、信号ＣＴＲＬの電圧を低レベル電圧ＶＬ（例えば“０Ｖ”）にする。

強誘電体ゲートトランジスタ４１Ｐのゲートは、トランジスタ８８，８９を介して、電源電圧ＶＤＤ（例えば“１Ｖ”）が供給される。また、インバータＩＶ３は、トランジスタ８８を介して供給された高レベル電圧ＶＨ（電源電圧ＶＤＤ）に基づいて電圧ＶＭ（例えば“−２Ｖ”）を出力するので、強誘電体ゲートトランジスタ４１Ｐのバックゲートには、この電圧ＶＭが供給される。よって、強誘電体ゲートトランジスタ４１Ｐのゲートの電圧Ｖｇとバックゲートの電圧Ｖｂｇとの電圧差ΔＶ（＝Ｖｇ−Ｖｂｇ）は正の電圧差（例えば“３Ｖ”）に設定される。この電圧差ΔＶは、強誘電体ゲートトランジスタ４１Ｐの閾値状態を高閾値状態ＶｔｈＨに設定するのに十分な電圧差であるので、強誘電体ゲートトランジスタ４１Ｐの閾値状態は、高閾値状態ＶｔｈＨに設定される。

（通常動作ＯＰ１）
通常動作ＯＰ１では、制御部１９は、電圧Ｖ１，Ｖ２を接地電圧ＶＳＳに設定する。これにより、図２６Ｂに示したように、インバータＩＶ３に接地電圧ＶＳＳが供給される。駆動部７２は、図２５に示したように、信号ＲＥＳＥＴ１，ＲＥＳＥＴ２の電圧を低レベルにする。これにより、トランジスタ８８，８９は、図２６Ｂに示したように、それぞれオフ状態になる。

この通常動作ＯＰ１では、メモリセルＭＣ３のＳＲＡＭ回路８０に対して情報を書き込み、またはＳＲＡＭ回路８０から情報を読み出す。このとき、図２６Ｂに示したように、トランジスタ４２，８９はオフ状態である。よって、強誘電体ゲートトランジスタ４１Ｐのゲートはフローティング状態になるため、強誘電体ゲートトランジスタ４１Ｐの閾値状態は高閾値状態ＶｔｈＨに維持される。

（ストア動作ＯＰ２）
ストア動作ＯＰ２では、制御部１９は、電圧Ｖ１を電圧ＶＰ（例えば“３Ｖ”）に設定するとともに、電圧Ｖ２を電圧ＶＭ（例えば“−２Ｖ”）に設定する。これにより、図２７Ａ，２８Ａに示したように、インバータＩＶ３に電圧ＶＰ，ＶＭが供給される。駆動部７２は、図２５に示したように、信号ＳＴＯＲＥ１，ＳＴＯＲＥ５の電圧を高レベルにする。これにより、図２７Ａ，２８Ａに示したように、トランジスタ４２，８７がそれぞれオン状態になる。その結果、メモリセルＭＣ３では、ＳＲＡＭ回路８０に記憶された情報に応じて、強誘電体ゲートトランジスタ４１Ｐの閾値状態が設定される。

具体的には、例えば、図２７Ａに示したように、ノードＮ１における電圧ＶＮ１が低レベル電圧ＶＬ（例えば“０Ｖ”）である場合には、強誘電体ゲートトランジスタ４１Ｐのゲートには、トランジスタ４２を介して、この低レベル電圧ＶＬが供給される。また、インバータＩＶ３は、トランジスタ８７を介して供給された低レベル電圧ＶＬ（接地電圧ＶＳＳ）に基づいて電圧ＶＰ（例えば“３Ｖ”）を出力するので、強誘電体ゲートトランジスタ４１Ｐのバックゲートには、この電圧ＶＰが供給される。よって、強誘電体ゲートトランジスタ４１Ｐのゲートの電圧Ｖｇとバックゲートの電圧Ｖｂｇとの電圧差ΔＶ（＝Ｖｇ−Ｖｂｇ）は負の電圧差（例えば“−３Ｖ”）に設定される。この電圧差ΔＶは、強誘電体ゲートトランジスタ４１Ｐの閾値状態を低閾値状態ＶｔｈＬに設定するのに十分な電圧差であるので、強誘電体ゲートトランジスタ４１Ｐの閾値状態は、低閾値状態ＶｔｈＬになる。

また、例えば、図２８Ａに示したように、ノードＮ１における電圧ＶＮ１が高レベル電圧ＶＨ（例えば“１Ｖ”）である場合には、強誘電体ゲートトランジスタ４１Ｐのゲートには、トランジスタ４２を介して、この高レベル電圧ＶＨが供給される。一方、強誘電体ゲートトランジスタ４１Ｐのバックゲートには、電圧ＶＰ（例えば“３Ｖ”）が供給される。よって、強誘電体ゲートトランジスタ４１Ｐのゲートの電圧Ｖｇとバックゲートの電圧Ｖｂｇとの電圧差ΔＶ（＝Ｖｇ−Ｖｂｇ）は負の電圧差（例えば“−２Ｖ”）に設定される。この電圧差ΔＶは、強誘電体ゲートトランジスタ４１Ｐの閾値状態を低閾値状態ＶｔｈＬに設定するには不十分な電圧差であるので、強誘電体ゲートトランジスタ４１Ｐの閾値状態は高閾値状態ＶｔｈＨに維持される。

（スタンバイ動作ＯＰ３）
スタンバイ動作ＯＰ３では、図２５に示したように、制御部１９は、電源制御信号ＳＰＧの電圧を高レベルにする。これにより、電源トランジスタ１２（図１）はオフ状態になり、メモリ回路２０への電源供給が停止する。このスタンバイ動作ＯＰ３では、図２７Ｂ，２８Ｂに示したように、強誘電体ゲートトランジスタ４１Ｐの閾値状態は維持される。

（リストア動作ＯＰ４）
リストア動作ＯＰ４では、図２５に示したように、制御部１９は、電源制御信号ＳＰＧの電圧を低レベルにする。これにより、電源トランジスタ１２（図１）はオン状態になり、メモリ回路７０に電源電圧ＶＤＤが供給される。また、制御部１９は、電圧Ｖ１，Ｖ２を接地電圧ＶＳＳに設定する。これにより、図２７Ｃ，２８Ｃに示したように、インバータＩＶ３に接地電圧ＶＳＳが供給される。駆動部７２は、信号ＲＥＳＴＯＲＥ１，ＲＥＳＥＴ２，ＳＴＯＲＥ５の電圧を、電源トランジスタ１２がオン状態になった直後の所定の長さの期間だけ高レベルにする。これにより、図２７Ｃ，２８Ｃに示したように、この期間において、トランジスタ４６，８７，８９はそれぞれオン状態になる。すなわち、ＳＲＡＭ回路８０は、この期間において強誘電体ゲートトランジスタ４１Ｐと電気的に接続され、これと同時に、強誘電体ゲートトランジスタ４１Ｐのゲートが接地される。また、駆動部７２は、図２５に示したように、信号ＣＴＲＬの電圧を低レベル電圧ＶＬ（例えば“０Ｖ”）にする。これにより、ノードＮ１は、強誘電体ゲートトランジスタ４１Ｐを介して接地される。これにより、強誘電体ゲートトランジスタ４１Ｐの閾値状態に応じて、ＳＲＡＭ回路８０における電圧状態が定まる。

具体的には、例えば、図２７Ｃに示したように、強誘電体ゲートトランジスタ４１Ｐの閾値状態が低閾値状態ＶｔｈＬである場合には、ノードＮ１は、低い抵抗値を用いてプルダウンされる。このとき、インバータＩＶ６のトランジスタ８３からノードＮ１に向かって流れる電流は、ノードＮ１から強誘電体ゲートトランジスタ４１Ｐを介して制御線ＣＬ５に流れる電流よりも小さくなる。よって、ノードＮ１の電圧ＶＮ１は、低レベル電圧ＶＬに設定され、ノードＮ２の電圧ＶＮ２は、高レベル電圧ＶＨに設定される。

また、例えば、図２８Ｃに示したように、強誘電体ゲートトランジスタ４１Ｐの閾値状態が高閾値状態ＶｔｈＨである場合には、ノードＮ１は、高い抵抗値を用いてプルダウンされる。このとき、インバータＩＶ６のトランジスタ８３からノードＮ１に向かって流れる電流は、ノードＮ１から強誘電体ゲートトランジスタ４１Ｐを介して制御線ＣＬ５に流れる電流よりも大きくなる。よって、ノードＮ１の電圧ＶＮ１は、高レベル電圧ＶＨに設定され、ノードＮ２の電圧ＶＮ２は、低レベル電圧ＶＬに設定される。

このようにして、メモリセルＭＣ３では、強誘電体ゲートトランジスタ４１Ｐに記憶された情報に応じて、ＳＲＡＭ回路８０が情報を記憶する。

このように、半導体回路３では、各メモリセルＭＣ３において、１つの強誘電体ゲートトランジスタ４１Ｐを設けるようにした。これにより、半導体回路３では、第１の実施の形態に係る半導体回路１に比べて、素子数を減らすことができるため、メモリセルＭＣ３の面積を小さくすることができる。その結果、半導体回路３の全体の面積を小さくすることができる。

また、半導体回路３では、ノードＮ１における電圧が電源投入直後に高レベル電圧になりやすいようにＳＲＡＭ回路８０を構成した。具体的には、ＳＲＡＭ回路８０では、インバータＩＶ６におけるトランジスタ８３のゲート幅Ｗ８３をインバータＩＶ５におけるトランジスタ８１のゲート幅Ｗ８１より広く（Ｗ８３＞Ｗ８１）するとともに、インバータＩＶ５におけるトランジスタ８２のゲート幅Ｗ８２をインバータＩＶ６におけるトランジスタ８４のゲート幅Ｗ８４より広く（Ｗ８２＞Ｗ８４）した。さらに、ＳＲＡＭ回路８０では、インバータＩＶ６のトランジスタ８３からノードＮ１に向かって流れる電流を、強誘電体ゲートトランジスタ４１Ｐの閾値状態が高閾値状態ＶｔｈＨである場合（図２８Ｃ）に、ノードＮ１から制御線ＣＬ５に流れる電流よりも大きくするとともに、強誘電体ゲートトランジスタ４１Ｐの閾値状態が低閾値状態ＶｔｈＬである場合（図２７Ｃ）に、ノードＮ１から制御線ＣＬ５に流れる電流よりも小さくするようにした。これにより、半導体回路３では、１つの強誘電体ゲートトランジスタ４１Ｐで、リストア動作ＯＰ４を実現することができる。

すなわち、例えば、メモリセルＭＣ３において、インバータＩＶ５，ＩＶ６を、第１の実施の形態に係るインバータＩＶ１，ＩＶ２に置き換えた場合には、リストア動作ＯＰ４において、ノードＮ１の電圧ＶＮ１を高レベル電圧ＶＨに設定できないおそれがある。すなわち、リストア動作ＯＰ４では、強誘電体ゲートトランジスタ４１Ｐの閾値状態が低閾値状態ＶｔｈＬである場合には、ノードＮ１は、低い抵抗値を用いてプルダウンされるため、電圧ＶＮ１を低レベル電圧ＶＬに設定することはできる。しかしながら、強誘電体ゲートトランジスタ４１Ｐの閾値状態が高閾値状態ＶｔｈＨである場合には、ノードＮ１は、高い抵抗値を用いてプルダウンされるため、電圧ＶＮ１を高レベル電圧ＶＨに設定しにくくなってしまう。

一方、半導体回路３では、ノードＮ１における電圧ＶＮ１が電源投入直後に高レベル電圧ＶＨになりやすいようにＳＲＡＭ回路８０を構成した。これにより、強誘電体ゲートトランジスタ４１Ｐの閾値状態が低閾値状態ＶｔｈＬである場合には、図２７Ｃに示したように、ノードＮ１が低い抵抗値によりプルダウンされるため、電圧ＶＮ１が低レベル電圧ＶＬになる。また、強誘電体ゲートトランジスタ４１Ｐの閾値状態が高閾値状態ＶｔｈＨである場合には、図２８Ｃに示したように、電圧ＶＮ１が高レベル電圧ＶＨになる。すなわち、電圧ＶＮ１は、ノードＮ１が高い抵抗値によりプルダウンされてもさほど影響を受けず、高レベル電圧ＶＨになる。これにより、半導体回路３では、１つの強誘電体ゲートトランジスタ４１Ｐで、リストア動作ＯＰ４を実現することができる。

以上のように本実施の形態では、各メモリセルにおいて、１つの強誘電体ゲートトランジスタを設けるようにしたので、半導体回路の面積を小さくすることができる。

本実施の形態では、ノードＮ１における電圧が電源投入直後に高レベル電圧になりやすいようにＳＲＡＭ回路を構成したので、１つの強誘電体ゲートトランジスタで、リストア動作を実現することができる。

その他の効果は、上記第１の実施の形態の場合と同様である。

［変形例３−１］
上記実施の形態では、インバータＩＶ５，ＩＶ６におけるトランジスタ８１〜８４のゲート幅Ｗをそれぞれ設定したが、これに限定されるものではない。これに代えて、例えば、インバータＩＶ５，ＩＶ６におけるトランジスタ８１〜８４のゲート長Ｌをそれぞれ設定してもよい。具体的には、例えば、インバータＩＶ６におけるトランジスタ８３のゲート長Ｌ８３をインバータＩＶ５におけるトランジスタ８１のゲート長Ｌ８１より短く（Ｌ８３＜Ｌ８１）するとともに、インバータＩＶ５におけるトランジスタ８２のゲート長Ｌ８２をインバータＩＶ６におけるトランジスタ８４のゲート長Ｌ８４より短く（Ｌ８２＜Ｌ８４）してもよい。この場合でも、ノードＮ１における電圧ＶＮ１を電源投入直後に高レベル電圧ＶＨにしやすくすることができる。

［変形例３−２］
上記実施の形態では、インバータＩＶ６におけるトランジスタ８３のゲート幅Ｗ８３をインバータＩＶ４におけるトランジスタ８１のゲート幅Ｗ８１より広く（Ｗ８３＞Ｗ８１）するとともに、インバータＩＶ５におけるトランジスタ８２のゲート幅Ｗ８２をインバータＩＶ６におけるトランジスタ８４のゲート幅Ｗ８４より広く（Ｗ８２＞Ｗ８４）したが、これに限定されるものではない。これに代えて、トランジスタ８２，８４のゲート幅Ｗ８２，Ｗ８４を互いに等しくするとともに、インバータＩＶ６におけるトランジスタ８３のゲート幅Ｗ８３をインバータＩＶ５におけるトランジスタ８１のゲート幅Ｗ８１より広く（Ｗ８３＞Ｗ８１）してもよい。また、例えば、トランジスタ８１，８３のゲート幅Ｗ８１，Ｗ８３を互いに等しくするとともに、インバータＩＶ５におけるトランジスタ８２のゲート幅Ｗ８２をインバータＩＶ６におけるトランジスタ８４のゲート幅Ｗ８４より広く（Ｗ８２＞Ｗ８４）してもよい。この場合でも、ノードＮ１における電圧ＶＮ１を電源投入直後に高レベル電圧ＶＨにしやすくすることができる。

［変形例３−３］
上記実施の形態では、Ｐ型の強誘電体ゲートトランジスタ４１Ｐを用いたが、これに限定されるものではなく、これに変えて、例えば、Ｎ型の強誘電体ゲートトランジスタ４１Ｎを用いてもよい。以下に、本変形例に係る半導体回路３Ｃについて詳細に説明する。

半導体回路３Ｃは、メモリ回路７０Ｃを有している。メモリ回路７０Ｃは、駆動部７２Ｃと、メモリセルＭＣ３Ｃがマトリクス状に配置されたメモリセルアレイ７１Ｃを有している。

図２９は、メモリセルＭＣ３Ｃの一構成例を表すものである。メモリセルＭＣ３Ｃは、強誘電体ゲートトランジスタ４１Ｎを有している。強誘電体ゲートトランジスタ４１Ｎのゲートはトランジスタ４２，８９のドレインに接続され、ソースは制御線ＣＬ５に接続され、ドレインはトランジスタ４６のドレインに接続され、バックゲートはトランジスタ４４，４５のドレインに接続されている。また、このメモリセルＭＣ３Ｃでは、トランジスタ４２のソースはノードＮ２に接続され、トランジスタ８７のソースには電源電圧ＶＤＤが供給され、トランジスタ８８のソースは接地されている。

ここで、トランジスタ４１Ｎは、本開示における「第１のトランジスタ」の一具体例に対応する。トランジスタ４６は、本開示における「第２のトランジスタ」の一具体例に対応する。トランジスタ４２は、本開示における「第３のトランジスタ」の一具体例に対応する。トランジスタ８７〜８９およびインバータＩＶ３は、本開示における「制御回路」の一具体例に対応する。

図３０Ａ，３０Ｂ，３１Ａ〜３１Ｃ，３２Ａ〜３２Ｃは、メモリセルＭＣ３Ｃの動作状態を表すものであり、図３０Ａはリセット動作ＯＰ０における状態を示し、図３０Ｂは通常動作ＯＰ１における状態を示す。図３１Ａ〜３１ＣはノードＮ２における電圧ＶＮ２が高レベル電圧ＶＨ（ＶＮ２＝ＶＨ）である場合における状態を示し、図３１Ａはストア動作ＯＰ２における状態を示し、図３１Ｂはスタンバイ動作ＯＰ３における状態を示し、図３１Ｃはリストア動作ＯＰ４における状態を示す。図３２Ａ〜３２ＣはノードＮ２における電圧ＶＮ２が低レベル電圧ＶＬ（ＶＮ２＝ＶＬ）である場合における状態を示し、図３２Ａはストア動作ＯＰ２における状態を示し、図３２Ｂはスタンバイ動作ＯＰ３における状態を示し、図３２Ｃはリストア動作ＯＰ４における状態を示す。

（リセット動作ＯＰ０）
リセット動作ＯＰ０では、半導体回路３Ｃの制御部１９は、図２５に示したように、電源制御信号ＳＰＧの電圧を低レベルにする。これにより、電源トランジスタ１２（図１）はオン状態になり、メモリ回路７０Ｃに電源電圧ＶＤＤが供給される。また、制御部１９は、電圧Ｖ１を電圧ＶＰ（例えば“３Ｖ”）に設定するとともに、電圧Ｖ２を電圧ＶＭ（例えば“−２Ｖ”）に設定する。これにより、図３０Ａに示したように、インバータＩＶ３に電圧ＶＰ，ＶＭが供給される。駆動部７２Ｃは、図２５に示したように、信号ＳＴＯＲＥ１，ＲＥＳＴＯＲＥ１の電圧を低レベルにする。これにより、トランジスタ４２，４６は、図３０Ａに示したように、それぞれオフ状態になる。すなわち、ＳＲＡＭ回路８０は、強誘電体ゲートトランジスタ４１Ｎと電気的に切り離される。また、駆動部７２Ｃは、図２５に示したように、信号ＳＴＯＲＥ５の電圧を低レベルにする。これにより、図３０Ａに示したように、トランジスタ８７がオフ状態になる。また、駆動部７２Ｃは、図２５に示したように、所定の長さの期間において、信号ＲＥＳＥＴ１，ＲＥＳＥＴ２の電圧を高レベルにする。これにより、図３０Ａに示したように、トランジスタ８８，８９がオン状態になる。また、駆動部７２Ｃは、図２５に示したように、信号ＣＴＲＬの電圧を低レベル電圧ＶＬ（例えば“０Ｖ”）にする。

強誘電体ゲートトランジスタ４１Ｎのゲートは、トランジスタ８８，８９を介して、接地される。また、インバータＩＶ３は、トランジスタ８８を介して供給された低レベル電圧ＶＬ（接地電圧ＶＳＳ）に基づいて電圧ＶＰ（例えば“３Ｖ”）を出力するので、強誘電体ゲートトランジスタ４１Ｎのバックゲートには、この電圧ＶＰが供給される。よって、強誘電体ゲートトランジスタ４１Ｎのゲートの電圧Ｖｇとバックゲートの電圧Ｖｂｇとの電圧差ΔＶ（＝Ｖｇ−Ｖｂｇ）は負の電圧差（例えば“−３Ｖ”）に設定される。この電圧差ΔＶは、強誘電体ゲートトランジスタ４１Ｎの閾値状態を高閾値状態ＶｔｈＨに設定するのに十分な電圧差であるので、強誘電体ゲートトランジスタ４１Ｎの閾値状態は、高閾値状態ＶｔｈＨに設定される。

（通常動作ＯＰ１）
通常動作ＯＰ１では、制御部１９は、電圧Ｖ１，Ｖ２を接地電圧ＶＳＳに設定する。これにより、図３０Ｂに示したように、インバータＩＶ３に接地電圧ＶＳＳが供給される。駆動部７２Ｃは、図２５に示したように、信号ＲＥＳＥＴ１，ＲＥＳＥＴ２の電圧を低レベルにする。これにより、トランジスタ８８，８９は、図３０Ｂに示したように、それぞれオフ状態になる。これにより、強誘電体ゲートトランジスタ４１Ｎの閾値状態は、高閾値状態ＶｔｈＨに維持される。

（ストア動作ＯＰ２）
ストア動作ＯＰ２では、制御部１９は、電圧Ｖ１を電圧ＶＰ（例えば“３Ｖ”）に設定するとともに、電圧Ｖ２を電圧ＶＭ（例えば“−２Ｖ”）に設定する。これにより、図３１Ａ，３２Ａに示したように、インバータＩＶ３に電圧ＶＰ，ＶＭが供給される。駆動部７２Ｃは、図２５に示したように、信号ＳＴＯＲＥ１，ＳＴＯＲＥ５の電圧を高レベルにする。これにより、図３１Ａ，３２Ａに示したように、トランジスタ４２，８７がそれぞれオン状態になる。

例えば、図３１Ａに示したように、ノードＮ２における電圧ＶＮ２が高レベル電圧ＶＨ（例えば“１Ｖ”）である場合には、強誘電体ゲートトランジスタ４１Ｎのゲートには、トランジスタ４２を介して、この高レベル電圧ＶＨが供給される。また、インバータＩＶ３は、トランジスタ８７を介して供給された高レベル電圧ＶＨ（電源電圧ＶＤＤ）に基づいて電圧ＶＭ（例えば“−２Ｖ”）を出力するので、強誘電体ゲートトランジスタ４１Ｎのバックゲートには、この電圧ＶＭが供給される。よって、強誘電体ゲートトランジスタ４１Ｎのゲートの電圧Ｖｇとバックゲートの電圧Ｖｂｇとの電圧差ΔＶ（＝Ｖｇ−Ｖｂｇ）は正の電圧差（例えば“３Ｖ”）に設定される。この電圧差ΔＶは、強誘電体ゲートトランジスタ４１Ｎの閾値状態を低閾値状態ＶｔｈＬに設定するのに十分な電圧差であるので、強誘電体ゲートトランジスタ４１Ｎの閾値状態は、低閾値状態ＶｔｈＬになる。

また、例えば、図３２Ａに示したように、ノードＮ２における電圧ＶＮ２が低レベル電圧ＶＬ（例えば“０Ｖ”）である場合には、強誘電体ゲートトランジスタ４１Ｎのゲートには、トランジスタ４２を介して、この低レベル電圧ＶＬが供給される。一方、強誘電体ゲートトランジスタ４１Ｎのバックゲートには、電圧ＶＭ（例えば“−２Ｖ”）が供給される。よって、強誘電体ゲートトランジスタ４１Ｎのゲートの電圧Ｖｇとバックゲートの電圧Ｖｂｇとの電圧差ΔＶ（＝Ｖｇ−Ｖｂｇ）は正の電圧差（例えば“２Ｖ”）に設定される。この電圧差ΔＶは、強誘電体ゲートトランジスタ４１Ｎの閾値状態を低閾値状態ＶｔｈＬに設定するには不十分な電圧差であるので、強誘電体ゲートトランジスタ４１Ｎの閾値状態は高閾値状態ＶｔｈＨに維持される。

（スタンバイ動作ＯＰ３）
スタンバイ動作ＯＰ３では、図２５に示したように、制御部１９は、電源制御信号ＳＰＧの電圧を高レベルにする。これにより、電源トランジスタ１２（図１）はオフ状態になり、メモリ回路７０Ｃへの電源供給が停止する。このスタンバイ動作ＯＰ３では、図３１Ｂ，３２Ｂに示したように、強誘電体ゲートトランジスタ４１Ｎの閾値状態は維持される。

（リストア動作ＯＰ４）
リストア動作ＯＰ４では、図２５に示したように、制御部１９は、電源制御信号ＳＰＧの電圧を低レベルにする。これにより、電源トランジスタ１２（図１）はオン状態になり、メモリ回路７０Ｃに電源電圧ＶＤＤが供給される。また、制御部１９は、電圧Ｖ１，Ｖ２を接地電圧ＶＳＳに設定する。これにより、図３１Ｃ，３２Ｃに示したように、インバータＩＶ３に接地電圧ＶＳＳが供給される。駆動部７２Ｃは、信号ＲＥＳＴＯＲＥ１，ＲＥＳＥＴ２，ＳＴＯＲＥ５の電圧を、電源トランジスタ１２がオン状態になった直後の所定の長さの期間だけ高レベルにする。これにより、図３１Ｃ，３２Ｃに示したように、この期間において、トランジスタ４６，８７，８９はそれぞれオン状態になる。すなわち、ＳＲＡＭ回路８０は、この期間において強誘電体ゲートトランジスタ４１Ｎと電気的に接続され、これと同時に、強誘電体ゲートトランジスタ４１Ｎのゲートには電源電圧ＶＤＤが供給される。また、駆動部７２Ｃは、図２５に示したように、信号ＣＴＲＬの電圧を低レベル電圧ＶＬ（例えば“０Ｖ”）にする。これにより、ノードＮ１は、強誘電体ゲートトランジスタ４１Ｎを介して接地される。これにより、強誘電体ゲートトランジスタ４１Ｎの閾値状態に応じて、ＳＲＡＭ回路８０における電圧状態が定まる。

具体的には、例えば、図３１Ｃに示したように、強誘電体ゲートトランジスタ４１Ｎの閾値状態が低閾値状態ＶｔｈＬである場合には、ノードＮ１は、低い抵抗値を用いてプルダウンされる。このとき、インバータＩＶ６のトランジスタ８３からノードＮ１に向かって流れる電流は、ノードＮ１から強誘電体ゲートトランジスタ４１Ｎを介して制御線ＣＬ５に流れる電流よりも小さくなる。よって、ノードＮ１の電圧ＶＮ１は、低レベル電圧ＶＬに設定され、ノードＮ２の電圧ＶＮ２は、高レベル電圧ＶＨに設定される。

また、例えば、図３３Ｃに示したように、強誘電体ゲートトランジスタ４１Ｎの閾値状態が高閾値状態ＶｔｈＨである場合には、ノードＮ１は、高い抵抗値を用いてプルダウンされる。このとき、インバータＩＶ６のトランジスタ８３からノードＮ１に向かって流れる電流は、ノードＮ１から強誘電体ゲートトランジスタ４１Ｎを介して制御線ＣＬ５に流れる電流よりも大きくなる。よって、ノードＮ１の電圧ＶＮ１は、高レベル電圧ＶＨに設定され、ノードＮ２の電圧ＶＮ２は、低レベル電圧ＶＬに設定される。

［変形例３−４］
上記実施の形態に係る半導体回路３に、上記第１の実施の形態の各変形例を適用してもよい。

＜４．応用例および適用例＞
次に、上記実施の形態および変形例で説明した技術の応用例、および電子機器への適用例について説明する。

（応用例）
上記実施の形態では、本技術をＳＲＡＭ回路に応用したが、これに限定されるものではない。例えば、本技術を、例えば、図３３Ａ〜３３Ｄに示したフリップフロップ回路１０１〜１０４に応用してもよい。フリップフロップ回路１０１は、マスタラッチ回路１０１Ｍおよびスレーブラッチ回路１０１Ｓを有する、いわゆるマスタスレーブ型のＤ型フリップフロップ回路である。フリップフロップ回路１０２〜１０４についても同様である。

図３４は、本応用例に係るフリップフロップ回路２０１の一構成例である。フリップフロップ回路２０１は、マスタラッチ回路１０１Ｍと、スレーブラッチ回路２０１Ｓとを有している。このスレーブラッチ回路２０１Ｓには、上記第１の実施の形態に係る技術が応用されている。スレーブラッチ回路２０１Ｓは、インバータＩＶ７，ＩＶ８と、トランスミッションゲートＴＧと、スイッチ１００と、強誘電体ゲートトランジスタ４１Ｐ，５１Ｐと、トランジスタ４２〜４７，５２〜５７とを有している。インバータＩＶ７の入力端子はノードＮ１に接続され、出力端子はノードＮ２に接続されている。インバータＩＶ８の入力端子はノードＮ２に接続され、出力端子はトランスミッションゲートＴＧの一端およびスイッチ１００の一端に接続されている。トランスミッションゲートＴＧの一端はインバータＩＶ８の出力端子およびスイッチ１００の一端に接続され、他端はノードＮ１に接続されている。スイッチ１００の一端はインバータＩＶ８の出力端子およびトランスミッションゲートＴＧの一端に接続され、他端はノードＮ１に接続されている。スイッチ１００は、通常動作ＯＰ１を行う場合にはオフ状態になり、例えば、ストア動作ＯＰ２およびリストア動作ＯＰ４を行う場合にはオン状態になる。

なお、この例では、スレーブラッチ回路に、上記実施の形態に係る技術を応用したが、これに限定されるものではない。これに代えて、例えば、マスタラッチ回路に上記実施の形態に係る技術を応用してもよい。

（電子機器への適用例）
図３５は、上記実施の形態等の半導体回路が適用されるスマートフォンの外観を表すものである。このスマートフォンは、例えば、本体部３１０、表示部３２０、およびバッテリ３３０を有している。

上記実施の形態等の半導体回路は、このようなスマートフォンの他、デジタルカメラ、ノート型パーソナルコンピュータ、携帯型ゲーム機、ビデオカメラなどのあらゆる分野の電子機器に適用することが可能である。特に、本技術は、バッテリを有する携帯型の電子機器に適用すると効果的である。

以上、いくつかの実施の形態および変形例、ならびにそれらの具体的な応用例および電子機器への適用例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。

例えば、上記応用例では、本技術をＤ型フリップフロップ回路に応用したが、これに限定されるものではなく、例えば、他のフリップフロップ回路に応用してもよいし、ラッチ回路に応用してもよい。

なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。

なお、本技術は以下のような構成とすることができる。

（１）第１のノードにおける電圧の反転電圧を生成し、その反転電圧を第２のノードに印加可能な第１の回路と、
前記第２のノードにおける電圧の反転電圧を生成し、その反転電圧を前記第１のノードに印加可能な第２の回路と、
ゲート、ドレイン、およびソースを有し、閾値状態を記憶可能な第１のトランジスタと、
オン状態になることにより前記第１のノードを前記第１のトランジスタの前記ドレインおよび前記ソースの一方である第１の端子に接続する第２のトランジスタと、
オン状態になることにより前記第１のノードおよび前記第２のノードの一方である第１の所定のノードを前記第１のトランジスタの前記ゲートに接続する第３のトランジスタと、
前記第２のトランジスタおよび前記第３のトランジスタの動作を制御するとともに、前記第１のトランジスタの前記ドレインおよび前記ソースの他方である第２の端子に制御電圧を印加する駆動部と
を備えた半導体回路。
（２）前記第１のトランジスタは、強誘電体材料を含むゲート絶縁膜をさらに有する
前記（１）に記載の半導体回路。
（３）前記第１のトランジスタは、さらにバックゲートを有し、
前記第１のトランジスタの前記閾値状態は、前記第１のトランジスタにおける前記ゲートの電圧と前記バックゲートの電圧との電圧差の極性に基づいて、高閾値状態または低閾値状態に選択的に設定される
前記（１）または（２）に記載の半導体回路。
（４）前記第１の所定のノードの電圧に基づいて、前記第１のトランジスタの前記バックゲートの電圧を設定可能な電圧設定回路をさらに備え、
前記駆動部は、さらに前記電圧設定回路の動作を制御する
前記（３）に記載の半導体回路。
（５）前記第１の所定のノードの電圧は、高レベル電圧または低レベル電圧であり、
前記電圧設定回路は、
前記第１の所定のノードの電圧が前記高レベル電圧である場合には、前記第１のトランジスタの前記バックゲートの電圧を、前記高レベル電圧よりも低い第１の電圧に設定し、
前記第１の所定のノードの電圧が前記低レベル電圧である場合には、前記第１のトランジスタの前記バックゲートの電圧を、前記低レベル電圧よりも高い第２の電圧に設定する
前記（４）に記載の半導体回路。
（６）前記第１の電圧は、前記低レベル電圧よりも低く、
前記第２の電圧は、前記高レベル電圧よりも高い
前記（５）に記載の半導体回路。
（７）前記駆動部は、第１の期間において、前記第２のトランジスタをオフ状態にし、前記第３のトランジスタをオン状態にし、前記電圧設定回路が前記第１のトランジスタの前記バックゲートの電圧を設定するように前記電圧設定回路の動作を制御する
前記（５）または（６）に記載の半導体回路。
（８）前記駆動部は、さらに、前記第１のトランジスタの前記バックゲートの電圧を設定する
前記（３）に記載の半導体回路。
（９）前記第１の所定のノードの電圧は、高レベル電圧または低レベル電圧であり、
前記駆動部は、
第１の期間において、前記第２のトランジスタをオフ状態にするとともに前記第３のトランジスタをオン状態にし、
前記第１の期間のうちの第１のサブ期間において、前記第１のトランジスタの前記バックゲートの電圧を、前記高レベル電圧よりも低い第１の電圧に設定し、
前記第１の期間のうちの第２のサブ期間において、前記第１のトランジスタの前記バックゲートの電圧を、前記低レベル電圧よりも高い第２の電圧に設定する
前記（８）に記載の半導体回路。
（１０）オン状態になることにより、第３の電圧を前記第１のトランジスタの前記ゲートに供給する第４のトランジスタをさらに備え、
前記駆動部は、前記第１の期間の後の第２の期間において、前記第２のトランジスタおよび前記第４のトランジスタをオン状態にするとともに、前記第３のトランジスタをオフ状態にする
前記（７）または（９）に記載の半導体回路。
（１１）ゲート、ドレイン、およびソースを有し、閾値状態を記憶可能な第５のトランジスタと、
オン状態になることにより前記第２のノードを前記第５のトランジスタの前記ドレインおよび前記ソースの一方である第３の端子に接続する第６のトランジスタと、
オン状態になることにより前記第１のノードおよび前記第２のノードの他方である第２の所定のノードを前記第５のトランジスタの前記ゲートに接続する第７のトランジスタと
をさらに備え、
前記駆動部は、さらに、前記第６のトランジスタおよび前記第７のトランジスタの動作を制御するとともに、前記第５のトランジスタの前記ドレインおよび前記ソースの他方である第４の端子に前記制御電圧を印加する
前記（１）から（１０）のいずれかに記載の半導体回路。
（１２）オン状態になることにより前記第１のトランジスタの前記ゲートの電圧を設定する第４のトランジスタと、前記第１のトランジスタの前記バックゲートの電圧を設定可能な電圧設定回路とを有し、前記第１のトランジスタの前記閾値状態を所定の閾値状態に設定可能な制御回路をさらに備え、
前記駆動部は、さらに前記制御回路の動作を制御する
前記（３）に記載の半導体回路。
（１３）前記第１の回路および前記第２の回路は、電源投入後に前記第１のノードにおける電圧が所定の電圧になりやすいように構成された
前記（１２）に記載の半導体回路。
（１４）前記駆動部は、
第３の期間において、前記電圧設定回路が前記第１のトランジスタの前記バックゲートの電圧を第１の電圧および第２の電圧のうちの一方の電圧に設定することにより、前記制御回路が前記第１のトランジスタの前記閾値状態を前記所定の閾値状態に設定するように前記制御回路の動作を制御し、
前記第３の期間の後の第１の期間において、前記第３のトランジスタをオン状態にし、前記第２のトランジスタおよび前記第４のトランジスタをオフ状態にし、前記電圧設定回路が前記第１のトランジスタの前記バックゲートの電圧を前記第１の電圧および前記第２の電圧のうちの他方の電圧に設定するように前記制御回路の動作を制御する
前記（１３）に記載の半導体回路。
（１５）前記駆動部は、前記第１の期間の後の第２の期間において、前記第２のトランジスタをオン状態にし、前記第３のトランジスタをオフ状態にし、前記第４のトランジスタがオン状態になることにより前記第１のトランジスタの前記ゲートの電圧を第３の電圧に設定するように前記制御回路の動作を制御する
前記（１４）に記載の半導体回路。
（１６）前記第１の回路は、オン状態になることにより前記所定の電圧に対応する第１の電源と前記第２のノードとを接続する第８のトランジスタを有し、
前記第２の回路は、オン状態になることにより前記第１の電源と前記第１のノードとを接続し、前記第８のトランジスタのゲート幅よりも広いゲート幅を有する第９のトランジスタを有する
前記（１３）から（１５）のいずれかに記載の半導体回路。
（１７）前記第２の回路は、オン状態になることにより前記所定の電圧と異なる電圧に対応する第２の電源と前記第１のノードとを接続する第１０のトランジスタを有し、
前記第１の回路は、オン状態になることにより前記第２の電源と前記第２のノードとを接続し、前記第１０のトランジスタのゲート幅よりも広いゲート幅を有する第１１のトランジスタを有する
前記（１３）から（１６）のいずれかに記載の半導体回路。
（１８）前記第１の回路は、オン状態になることにより前記所定の電圧に対応する第１の電源と前記第２のノードとを接続する第８のトランジスタを有し、
前記第２の回路は、オン状態になることにより前記第１の電源と前記第１のノードとを接続し、前記第８のトランジスタのゲート長よりも短いゲート長を有する第９のトランジスタを有する
前記（１３）から（１７）のいずれかに記載の半導体回路。
（１９）前記第２の回路は、オン状態になることにより前記所定の電圧と異なる電圧に対応する第２の電源と前記第１のノードとを接続する第１０のトランジスタを有し、
前記第１の回路は、オン状態になることにより前記第２の電源と前記第２のノードとを接続し、前記第１０のトランジスタのゲート長よりも短いゲート長を有する第１１のトランジスタを有する
前記（１３）から（１８）のいずれかに記載の半導体回路。
（２０）前記第２の回路は、オン状態になることにより前記所定の電圧に対応する第１の電源と前記第１のノードとを接続する第９のトランジスタを有し、
前記駆動部は、第２の期間において、前記第２のトランジスタをオン状態にし、前記第３のトランジスタをオフ状態にし、前記第４のトランジスタがオン状態になることにより前記第１のトランジスタの前記ゲートの電圧を第３の電圧に設定するように前記制御回路の動作を制御し、
前記第２の期間において、電源投入後に前記第１の電源から前記第９のトランジスタを介して前記第１のノードに流れる電流の電流値は、前記第１のトランジスタの前記閾値状態が前記高閾値状態であるときに、前記第１のノードから前記第１のトランジスタに流れる電流の第１の電流値と、前記第１のトランジスタの前記閾値状態が前記低閾値状態であるときに、前記第１のノードから前記第１のトランジスタに流れる電流の第２の電流値との間である
前記（１３）から（１９）のいずれかに記載の半導体回路。
（２１）前記第１の回路および前記第２の回路は、ＳＲＡＭ回路を構成する
前記（１）から（２０）のいずれかに記載の半導体回路。
（２２）前記第１の回路および前記第２の回路は、ラッチ回路を構成する
前記（１）から（２０）のいずれかに記載の半導体回路。
（２３）第１のノードにおける電圧の反転電圧を生成し、その反転電圧を第２のノードに印加可能な第１の回路と、前記第２のノードにおける電圧の反転電圧を生成し、その反転電圧を前記第１のノードに印加可能な第２の回路と、ゲート、ドレイン、およびソースを有し、閾値状態を記憶可能な第１のトランジスタと、オン状態になることにより前記第１のノードを前記第１のトランジスタの前記ドレインおよび前記ソースの一方である第１の端子に接続する第２のトランジスタと、オン状態になることにより前記第１のノードおよび前記第２のノードの一方である第１の所定のノードを前記第１のトランジスタの前記ゲートに接続する第３のトランジスタとを備えた半導体回路に対して、
第１の期間において、前記第２のトランジスタをオフ状態にするとともに、前記第３のトランジスタをオン状態にすることにより、前記第１のトランジスタの前記閾値状態を、前記第１の所定のノードにおける電圧に応じた閾値状態にする第１の駆動を行う
駆動方法。
（２４）前記第１の期間の後の第２の期間において、前記第２のトランジスタをオン状態にするとともに、前記第３のトランジスタをオフ状態にすることにより、前記第１のノードにおける電圧を、前記第１のトランジスタの前記閾値状態に応じた電圧に設定する第２の駆動を行う
前記（２３）に記載の駆動方法。
（２５）半導体回路と、
前記半導体回路に電源電圧を供給するバッテリと
を備え、
前記半導体回路は、
第１のノードにおける電圧の反転電圧を生成し、その反転電圧を第２のノードに印加可能な第１の回路と、
前記第２のノードにおける電圧の反転電圧を生成し、その反転電圧を前記第１のノードに印加可能な第２の回路と、
ゲート、ドレイン、およびソースを有し、閾値状態を記憶可能な第１のトランジスタと、
オン状態になることにより前記第１のノードを前記第１のトランジスタの前記ドレインおよび前記ソースの一方である第１の端子に接続する第２のトランジスタと、
オン状態になることにより前記第１のノードおよび前記第２のノードの一方である第１の所定のノードを前記第１のトランジスタの前記ゲートに接続する第３のトランジスタと、
前記第２のトランジスタおよび前記第３のトランジスタの動作を制御するとともに、前記第１のトランジスタの前記ドレインおよび前記ソースの他方である第２の端子に制御電圧を印加する駆動部と
を有する
電子機器。

１〜３，１Ｂ，１Ｃ，１Ｄ，１Ｅ…半導体回路、１１，１１Ｄ，１１Ｅ，１９…制御部、１２，１２Ｄ…電源トランジスタ、１３，１４…電圧生成部、２０，２０Ｄ，２０Ｅ，６０，７０…メモリ回路、２１，２１Ｄ，６１，７１…メモリセルアレイ、２２，２２Ｄ，６２，７２…駆動部、２３…駆動部、３０，８０…ＳＲＡＭ回路、３１〜３６，４２〜４７，５２〜５７，６３，６４，８１〜８４，８７〜８９…トランジスタ、４１Ｐ，４１Ｎ，５１Ｐ，５１Ｎ…強誘電体ゲートトランジスタ、９０Ｐ…半導体基板、９１Ｎ，９２Ｐ，９２Ｎ，９３Ｐ，９３Ｎ，９６Ｎ，９７Ｐ…半導体層、９４，９８…ゲート絶縁膜、９５，９９…ゲート電極、１００…スイッチ、１０１〜１０４，２０１…フリップフロップ回路、１０１Ｍ，１０２Ｍ，１０３Ｍ，１０４Ｍ…マスタラッチ回路、１０１Ｓ，１０２Ｓ，１０３Ｓ，１０４Ｓ，２０１Ｓ…スレーブラッチ回路、ＡＷＬ，ＣＴＲＬ，ＳＴＯＲＥ１〜ＳＴＯＲＥ５，ＲＥＳＥＴ１，ＲＥＳＥＴ２，ＲＥＳＴＯＲＥ１，ＲＥＳＴＯＲＥ２…信号、ＢＬＴ，ＢＬＢ…ビット線、ＣＬ１〜ＣＬ９…制御線、ＩＶ１〜ＩＶ８…インバータ、ＯＰ０…リセット動作、ＯＰ１…通常動作、ＯＰ２…ストア動作、ＯＰ３…スタンバイ動作、ＯＰ４…リストア動作、ＭＣ１〜ＭＣ３，ＭＣ１Ｂ，ＭＣ１Ｃ，ＭＣ１Ｄ，ＭＣ２Ａ，ＭＣ３Ｃ…メモリセル、Ｎ１〜Ｎ３…ノード、ＳＰＧ，ＳＰＧＤ…電源制御信号、ＴＧ…トランスミッションゲート、ＶＤＤ，ＶＤＤ１…電源電圧、ＶＨ…高レベル電圧、ＶＬ…低レベル電圧、ＶｔｈＨ…高閾値状態、ＶｔｈＬ…低閾値状態、ＶＳＳ，ＶＳＳ１…接地電圧、Ｖ１，Ｖ２，ＶＰ，ＶＭ…電圧、ＷＬ…ワード線。

Claims (25)

1. 第１のノードにおける電圧の反転電圧を生成し、その反転電圧を第２のノードに印加可能な第１の回路と、
   前記第２のノードにおける電圧の反転電圧を生成し、その反転電圧を前記第１のノードに印加可能な第２の回路と、
   ゲート、ドレイン、およびソースを有し、閾値状態を記憶可能な第１のトランジスタと、
   オン状態になることにより前記第１のノードを前記第１のトランジスタの前記ドレインおよび前記ソースの一方である第１の端子に接続する第２のトランジスタと、
   オン状態になることにより前記第１のノードおよび前記第２のノードの一方である第１の所定のノードを前記第１のトランジスタの前記ゲートに接続する第３のトランジスタと、
   前記第２のトランジスタおよび前記第３のトランジスタの動作を制御するとともに、前記第１のトランジスタの前記ドレインおよび前記ソースの他方である第２の端子に制御電圧を印加する駆動部と
   を備えた半導体回路。
2. 前記第１のトランジスタは、強誘電体材料を含むゲート絶縁膜をさらに有する
   請求項１に記載の半導体回路。
3. 前記第１のトランジスタは、さらにバックゲートを有し、
   前記第１のトランジスタの前記閾値状態は、前記第１のトランジスタにおける前記ゲートの電圧と前記バックゲートの電圧との電圧差の極性に基づいて、高閾値状態または低閾値状態に選択的に設定される
   請求項１に記載の半導体回路。
4. 前記第１の所定のノードの電圧に基づいて、前記第１のトランジスタの前記バックゲートの電圧を設定可能な電圧設定回路をさらに備え、
   前記駆動部は、さらに前記電圧設定回路の動作を制御する
   請求項３に記載の半導体回路。
5. 前記第１の所定のノードの電圧は、高レベル電圧または低レベル電圧であり、
   前記電圧設定回路は、
   前記第１の所定のノードの電圧が前記高レベル電圧である場合には、前記第１のトランジスタの前記バックゲートの電圧を、前記高レベル電圧よりも低い第１の電圧に設定し、
   前記第１の所定のノードの電圧が前記低レベル電圧である場合には、前記第１のトランジスタの前記バックゲートの電圧を、前記低レベル電圧よりも高い第２の電圧に設定する
   請求項４に記載の半導体回路。
6. 前記第１の電圧は、前記低レベル電圧よりも低く、
   前記第２の電圧は、前記高レベル電圧よりも高い
   請求項５に記載の半導体回路。
7. 前記駆動部は、第１の期間において、前記第２のトランジスタをオフ状態にし、前記第３のトランジスタをオン状態にし、前記電圧設定回路が前記第１のトランジスタの前記バックゲートの電圧を設定するように前記電圧設定回路の動作を制御する
   請求項５に記載の半導体回路。
8. 前記駆動部は、さらに、前記第１のトランジスタの前記バックゲートの電圧を設定する
   請求項３に記載の半導体回路。
9. 前記第１の所定のノードの電圧は、高レベル電圧または低レベル電圧であり、
   前記駆動部は、
   第１の期間において、前記第２のトランジスタをオフ状態にするとともに前記第３のトランジスタをオン状態にし、
   前記第１の期間のうちの第１のサブ期間において、前記第１のトランジスタの前記バックゲートの電圧を、前記高レベル電圧よりも低い第１の電圧に設定し、
   前記第１の期間のうちの第２のサブ期間において、前記第１のトランジスタの前記バックゲートの電圧を、前記低レベル電圧よりも高い第２の電圧に設定する
   請求項８に記載の半導体回路。
10. オン状態になることにより、第３の電圧を前記第１のトランジスタの前記ゲートに供給する第４のトランジスタをさらに備え、
    前記駆動部は、前記第１の期間の後の第２の期間において、前記第２のトランジスタおよび前記第４のトランジスタをオン状態にするとともに、前記第３のトランジスタをオフ状態にする
    請求項７に記載の半導体回路。
11. ゲート、ドレイン、およびソースを有し、閾値状態を記憶可能な第５のトランジスタと、
    オン状態になることにより前記第２のノードを前記第５のトランジスタの前記ドレインおよび前記ソースの一方である第３の端子に接続する第６のトランジスタと、
    オン状態になることにより前記第１のノードおよび前記第２のノードの他方である第２の所定のノードを前記第５のトランジスタの前記ゲートに接続する第７のトランジスタと
    をさらに備え、
    前記駆動部は、さらに、前記第６のトランジスタおよび前記第７のトランジスタの動作を制御するとともに、前記第５のトランジスタの前記ドレインおよび前記ソースの他方である第４の端子に前記制御電圧を印加する
    請求項１に記載の半導体回路。
12. オン状態になることにより前記第１のトランジスタの前記ゲートの電圧を設定する第４のトランジスタと、前記第１のトランジスタの前記バックゲートの電圧を設定可能な電圧設定回路とを有し、前記第１のトランジスタの前記閾値状態を所定の閾値状態に設定可能な制御回路をさらに備え、
    前記駆動部は、さらに前記制御回路の動作を制御する
    請求項３に記載の半導体回路。
13. 前記第１の回路および前記第２の回路は、電源投入後に前記第１のノードにおける電圧が所定の電圧になりやすいように構成された
    請求項１２に記載の半導体回路。
14. 前記駆動部は、
    第３の期間において、前記電圧設定回路が前記第１のトランジスタの前記バックゲートの電圧を第１の電圧および第２の電圧のうちの一方の電圧に設定することにより、前記制御回路が前記第１のトランジスタの前記閾値状態を前記所定の閾値状態に設定するように前記制御回路の動作を制御し、
    前記第３の期間の後の第１の期間において、前記第３のトランジスタをオン状態にし、前記第２のトランジスタおよび前記第４のトランジスタをオフ状態にし、前記電圧設定回路が前記第１のトランジスタの前記バックゲートの電圧を前記第１の電圧および前記第２の電圧のうちの他方の電圧に設定するように前記制御回路の動作を制御する
    請求項１３に記載の半導体回路。
15. 前記駆動部は、前記第１の期間の後の第２の期間において、前記第２のトランジスタをオン状態にし、前記第３のトランジスタをオフ状態にし、前記第４のトランジスタがオン状態になることにより前記第１のトランジスタの前記ゲートの電圧を第３の電圧に設定するように前記制御回路の動作を制御する
    請求項１４に記載の半導体回路。
16. 前記第１の回路は、オン状態になることにより前記所定の電圧に対応する第１の電源と前記第２のノードとを接続する第８のトランジスタを有し、
    前記第２の回路は、オン状態になることにより前記第１の電源と前記第１のノードとを接続し、前記第８のトランジスタのゲート幅よりも広いゲート幅を有する第９のトランジスタを有する
    請求項１３に記載の半導体回路。
17. 前記第２の回路は、オン状態になることにより前記所定の電圧と異なる電圧に対応する第２の電源と前記第１のノードとを接続する第１０のトランジスタを有し、
    前記第１の回路は、オン状態になることにより前記第２の電源と前記第２のノードとを接続し、前記第１０のトランジスタのゲート幅よりも広いゲート幅を有する第１１のトランジスタを有する
    請求項１３に記載の半導体回路。
18. 前記第１の回路は、オン状態になることにより前記所定の電圧に対応する第１の電源と前記第２のノードとを接続する第８のトランジスタを有し、
    前記第２の回路は、オン状態になることにより前記第１の電源と前記第１のノードとを接続し、前記第８のトランジスタのゲート長よりも短いゲート長を有する第９のトランジスタを有する
    請求項１３に記載の半導体回路。
19. 前記第２の回路は、オン状態になることにより前記所定の電圧と異なる電圧に対応する第２の電源と前記第１のノードとを接続する第１０のトランジスタを有し、
    前記第１の回路は、オン状態になることにより前記第２の電源と前記第２のノードとを接続し、前記第１０のトランジスタのゲート長よりも短いゲート長を有する第１１のトランジスタを有する
    請求項１３に記載の半導体回路。
20. 前記第２の回路は、オン状態になることにより前記所定の電圧に対応する第１の電源と前記第１のノードとを接続する第９のトランジスタを有し、
    前記駆動部は、第２の期間において、前記第２のトランジスタをオン状態にし、前記第３のトランジスタをオフ状態にし、前記第４のトランジスタがオン状態になることにより前記第１のトランジスタの前記ゲートの電圧を第３の電圧に設定するように前記制御回路の動作を制御し、
    前記第２の期間において、電源投入後に前記第１の電源から前記第９のトランジスタを介して前記第１のノードに流れる電流の電流値は、前記第１のトランジスタの前記閾値状態が前記高閾値状態であるときに、前記第１のノードから前記第１のトランジスタに流れる電流の第１の電流値と、前記第１のトランジスタの前記閾値状態が前記低閾値状態であるときに、前記第１のノードから前記第１のトランジスタに流れる電流の第２の電流値との間である
    請求項１３に記載の半導体回路。
21. 前記第１の回路および前記第２の回路は、ＳＲＡＭ回路を構成する
    請求項１に記載の半導体回路。
22. 前記第１の回路および前記第２の回路は、ラッチ回路を構成する
    請求項１に記載の半導体回路。
23. 第１のノードにおける電圧の反転電圧を生成し、その反転電圧を第２のノードに印加可能な第１の回路と、前記第２のノードにおける電圧の反転電圧を生成し、その反転電圧を前記第１のノードに印加可能な第２の回路と、ゲート、ドレイン、およびソースを有し、閾値状態を記憶可能な第１のトランジスタと、オン状態になることにより前記第１のノードを前記第１のトランジスタの前記ドレインおよび前記ソースの一方である第１の端子に接続する第２のトランジスタと、オン状態になることにより前記第１のノードおよび前記第２のノードの一方である第１の所定のノードを前記第１のトランジスタの前記ゲートに接続する第３のトランジスタとを備えた半導体回路に対して、
    第１の期間において、前記第２のトランジスタをオフ状態にするとともに、前記第３のトランジスタをオン状態にすることにより、前記第１のトランジスタの前記閾値状態を、前記第１の所定のノードにおける電圧に応じた閾値状態にする第１の駆動を行う
    駆動方法。
24. 前記第１の期間の後の第２の期間において、前記第２のトランジスタをオン状態にするとともに、前記第３のトランジスタをオフ状態にすることにより、前記第１のノードにおける電圧を、前記第１のトランジスタの前記閾値状態に応じた電圧に設定する第２の駆動を行う
    請求項２３に記載の駆動方法。
25. 半導体回路と、
    前記半導体回路に電源電圧を供給するバッテリと
    を備え、
    前記半導体回路は、
    第１のノードにおける電圧の反転電圧を生成し、その反転電圧を第２のノードに印加可能な第１の回路と、
    前記第２のノードにおける電圧の反転電圧を生成し、その反転電圧を前記第１のノードに印加可能な第２の回路と、
    ゲート、ドレイン、およびソースを有し、閾値状態を記憶可能な第１のトランジスタと、
    オン状態になることにより前記第１のノードを前記第１のトランジスタの前記ドレインおよび前記ソースの一方である第１の端子に接続する第２のトランジスタと、
    オン状態になることにより前記第１のノードおよび前記第２のノードの一方である第１の所定のノードを前記第１のトランジスタの前記ゲートに接続する第３のトランジスタと、
    前記第２のトランジスタおよび前記第３のトランジスタの動作を制御するとともに、前記第１のトランジスタの前記ドレインおよび前記ソースの他方である第２の端子に制御電圧を印加する駆動部と
    を有する
    電子機器。
    

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