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JP2018164055A - 半導体装置 - Google Patents

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JP2018164055A
JP2018164055A JP2017061804A JP2017061804A JP2018164055A JP 2018164055 A JP2018164055 A JP 2018164055A JP 2017061804 A JP2017061804 A JP 2017061804A JP 2017061804 A JP2017061804 A JP 2017061804A JP 2018164055 A JP2018164055 A JP 2018164055A
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直仁 鈴村
Naohito Suzumura
直仁 鈴村
青野　英樹
Hideki Aono
英樹 青野
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Renesas Electronics Corp
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Abstract

【課題】ＦＩＮＦＥＴを有する半導体装置の信頼性を向上する。
【解決手段】半導体装置は、２入力ＮＡＮＤ回路の出力用の配線Ｍ１（ＯＵＴ）と第２電源電位用の配線Ｍ１（ＶＳＳ）との間に直列接続された第１Ｎチャネル型ＦＥＴ（ＮＴ１）および第２Ｎチャネル型ＦＥＴ（ＮＴ２）を有する。平面視にて、第２方向（Ｙ）に延在する第１Ｎチャネル型ＦＥＴ（ＮＴ１）の第１Ｎゲート電極Ｇ１および第２Ｎチャネル型ＦＥＴ（ＮＴ２）の第２Ｎゲート電極Ｇ２の間に配置され、第１方向（Ｘ）に延在する半導体層ＦＮ２と交差して、第２方向（Ｙ）に延在するローカル配線ＬＩｎ３には、放熱用の配線Ｍ１（Ｒ）が接続されている。
【選択図】図７

Description

本発明は、半導体装置に関し、特に、ＦＩＮＦＥＴを有する半導体装置に適用して有効な技術に関する。
近年、シリコンを使用したＬＳＩ（Large Scale Integration）において、その構成要素であるＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の寸法、特に、ゲート電極のゲート長は縮小の一途をたどっている。このＭＩＳＦＥＴの縮小化は、スケーリング則に沿う形で進められてきたが、デバイスの世代が進むごとに種々の問題が見えてきており、ＭＩＳＦＥＴの短チャネル効果の抑制と高い電流駆動力の確保の両立が困難になってきている。したがって、従来のプレーナ型（平面型）ＭＩＳＦＥＴに代わる新規構造デバイスへの研究開発が盛んに進められている。
ＦＩＮＦＥＴは、上述した新規構造デバイスの１つであり、プレーナ型ＭＩＳＦＥＴとは異なる３次元構造のＭＩＳＦＥＴである。ＦＩＮＦＥＴは、半導体基板の主面から突出した薄い板状の半導体層にＦＥＴを形成するため、ＦＥＴの動作時に発生する熱が半導体基板へ逃げ難くいという問題が有る。
例えば、下記特許文献１には、ＦＩＮＦＥＴの放熱に関する技術が開示されている。
特開２００９−１６４１８号公報
本発明者は、ＦＩＮＦＥＴを有する半導体装置の信頼性向上について、鋭意検討している。ＦＩＮＦＥＴの動作時の発熱によって、半導体層の温度が上昇し、例えば、ＨＣＩ（Ｈｏｔ Ｃａｒｒｉｅｒ Ｉｎｊｅｃｔｉｏｎ）と呼ばれるＦＥＴの信頼性が低下する現象が知られている。また、例えば、ＥＭ（ＥｌｅｃｔｒｏＭｉｇｒａｔｉｏｎ）等のＦＥＴに接続された配線への影響も懸念されている。
つまり、ＦＩＮＦＥＴを有する半導体装置の信頼性向上が望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本願において開示される一実施の形態の半導体装置は、２入力ＮＡＮＤ回路の出力用配線と第２電源電位用配線との間に直列接続された第１Ｎチャネル型ＦＥＴおよび第２Ｎチャネル型ＦＥＴを有する。平面視にて、第２方向に延在する第１Ｎチャネル型ＦＥＴの第１Ｎゲート電極と、第２Ｎチャネル型ＦＥＴの第２Ｎゲート電極と、の間に配置され、第１方向に延在する半導体層と交差して、第２方向に延在するローカル配線には、配線が接続されている。
本願において開示される一実施の形態によれば、半導体装置の信頼性を向上させることができる。
実施の形態の半導体装置の構成を示す等価回路図である。 実施の形態の半導体装置の構成を示す平面図である。 実施の形態の半導体装置の構成を示す平面図である。 実施の形態の半導体装置の構成を模式的に示す斜視図である。 図２のＡ−Ａ線に沿う断面図である。 図２のＢ−Ｂ線に沿う断面図である。 図２のＣ−Ｃ線に沿う断面図である。 図２のＤ−Ｄ線に沿う断面図である。 実施の形態の半導体装置の一部の構成を示す斜視図である。 図９のＥ−Ｅ線に沿う断面図である。 実施の形態の半導体装置の配線層の一部の構成を示す平面図である。 変形例１の半導体装置の一部の構成を示す斜視図である。 変形例２の半導体装置の構成を示す断面図である。 変形例３の半導体装置の構成を示す平面図である。 変形例３の半導体装置の一部の構成を示す斜視図である。 変形例４の半導体装置の構成を示す平面図である。 図１６のＦ−Ｆ線に沿う断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、平面図と断面図が対応する場合においても、各部位の大きさを変えて表示する場合がある。
また、特に符号を付していない場合であっても、各構成要素（例えば、半導体基板）の主面は、図面の上側の面、裏面は、図面の下側の面、側面（側壁）は、主面と裏面とを繋ぐ面を意味する。
（実施の形態）
以下、図面を参照しながら本実施の形態の半導体装置（半導体集積回路装置）について詳細に説明する。本実施の形態の半導体装置は、半導体素子としてＦＩＮＦＥＴを有する。図１は、本実施の形態の半導体装置の構成を示す等価回路図である。図２は、本実施の形態の半導体装置の構成を示す平面図である。図３は、本実施の形態の半導体装置の構成を示す平面図である。図４は、本実施の形態の半導体装置の構成を模式的に示す斜視図である。図５は、図２のＡ−Ａ線に沿う断面図である。図６は、図２のＢ−Ｂ線に沿う断面図である。図７は、図２のＣ−Ｃ線に沿う断面図である。図８は、図２のＤ−Ｄ線に沿う断面図である。図９は、本実施の形態の半導体装置の一部の構成を示す斜視図である。図１０は、図９のＥ−Ｅ線に沿う断面図である。図１１は、本実施の形態の半導体装置の配線層の平面図である。
図１は、本実施の形態の半導体装置の構成である２入力ＮＡＮＤ回路の等価回路図である。２入力ＮＡＮＤ回路は、電源電位（第１電源電位）ＶＤＤと出力部ＯＵＴとの間に、並列接続された第１Ｐチャネル型ＦＥＴ（ＰＴ１）および第２Ｐチャネル型ＦＥＴ（ＰＴ２）と、出力部ＯＵＴと接地電位（第２電源電位）ＶＳＳとの間に、直列接続された第１Ｎチャネル型ＦＥＴ（ＮＴ１）および第２Ｎチャネル型ＦＥＴ（ＮＴ２）と、を有する。そして、第１Ｐチャネル型ＦＥＴ（ＰＴ１）の第１Ｐゲート電極と、第１Ｎチャネル型ＦＥＴ（ＮＴ１）の第１Ｎゲート電極とは、入力部ＩＮ１に接続されており、第２Ｐチャネル型ＦＥＴ（ＰＴ２）の第２Ｐゲート電極と、第２Ｎチャネル型ＦＥＴ（ＮＴ２）の第２Ｎゲート電極とは、入力部ＩＮ２に接続されている。なお、ＦＥＴは、電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。
また、直列接続された第１Ｎチャネル型ＦＥＴ（ＮＴ１）と第２Ｎチャネル型ＦＥＴ（ＮＴ２）との間をノードＮＤとしている。
図２は、本実施の形態の半導体装置の構成を示す平面図である。図２は、２入力ＮＡＮＤ回路が形成された１つの論理回路ユニットＬＣＵ１を示している。紙面の横方向をＸ方向、縦方向をＹ方向と定義する。Ｙ方向は、Ｘ方向に直交する方向である。
２入力ＮＡＮＤ回路は、電源電位が印加される配線Ｍ１（ＶＤＤ）と、接地電位が印加される配線Ｍ１（ＶＳＳ）とを有し、両配線Ｍ１（ＶＤＤ）およびＭ１（ＶＳＳ）は、所定の間隔を持って、Ｘ方向に延在している。そして、両配線Ｍ１（ＶＤＤ）およびＭ１（ＶＳＳ）間には、Ｐチャネル型ＦＥＴブロックＰＢおよびＮチャネル型ＦＥＴブロックＮＢが配置され、両部ブロックはＸ方向に延在している。Ｐチャネル型ＦＥＴブロックＰＢには、複数のＰチャネル型ＦＥＴ（ＰＴ１、ＰＴ２）が形成されており、Ｎチャネル型ＦＥＴブロックＮＢには、複数のＮチャネル型ＦＥＴ（ＮＴ１、ＮＴ２）が形成されている。
Ｐチャネル型ＦＥＴブロックＰＢには、Ｘ方向に延在する半導体層（突出部、フィン、活性領域）ＦＰ１およびＦＰ２がＹ方向に所定の間隔で、互いに平行に配置されている。そして、半導体層ＦＰ１およびＦＰ２と交差するように、ゲート電極Ｇ１およびＧ２、ならびに、ダミーゲート電極ＤＧｐ１およびＤＧｐ２が配置されており、ゲート電極Ｇ１およびＧ２、ならびに、ダミーゲート電極ＤＧｐ１およびＤＧｐ２は、Ｙ方向に延在している。さらに、Ｘ方向において、ゲート電極Ｇ１およびＧ２、ならびに、ダミーゲート電極ＤＧｐ１およびＤＧｐ２の各々を挟むようにローカル配線ＬＩｐ１、ＬＩｐ２およびＬＩｐ３、ならびに、ダミーローカル配線ＤＬＩｐ１およびＤＬＩｐ２が配置されている。ローカル配線ＬＩｐ１、ＬＩｐ２およびＬＩｐ３、ならびに、ダミーローカル配線ＤＬＩｐ１およびＤＬＩｐ２は、Ｙ方向に延在している。なお、ダミーゲート電極ＤＧｐ１およびＤＧｐ２、ダミーローカル配線ＤＬＩｐ１およびＤＬＩｐ２は、一点鎖線で示している。
図２に示すように、半導体層ＦＰ１およびＦＰ２とゲート電極Ｇ１との交差部分にＰチャネル型ＦＥＴ（ＰＴ１）が形成され、半導体層ＦＰ１およびＦＰ２とゲート電極Ｇ２との交差部分にＰチャネル型ＦＥＴ（ＰＴ２）が形成されている。Ｘ方向において、ゲート電極Ｇ１およびＧ２の両端の半導体層ＦＰ１およびＦＰ２には、Ｐチャネル型ＦＥＴ（ＰＴ１およびＰＴ２）のソース領域およびドレイン領域が形成されている。そして、Ｐチャネル型ＦＥＴ（ＰＴ１）のソース領域は、ローカル配線ＬＩｐ２を介して配線Ｍ１（ＶＤＤ）に接続され、ドレイン領域は、ローカル配線ＬＩｐ３を介して配線Ｍ１（ＯＵＴ）に接続されている。同様に、Ｐチャネル型ＦＥＴ（ＰＴ２）のソース領域は、ローカル配線ＬＩｐ１を介して配線Ｍ１（ＶＤＤ）に接続され、ドレイン領域は、ローカル配線ＬＩｐ３を介して配線Ｍ１（ＯＵＴ）に接続されている。
また、半導体層ＦＰ１およびＦＰ２のそれぞれに形成された２つのＰチャネル型ＦＥＴ（ＰＴ１）は、並列接続され、１つのＰチャネル型ＦＥＴ（ＰＴ１）として機能する。なお、Ｐチャネル型ＦＥＴ（ＰＴ２）も同様に、２つの並列接続されたＰチャネル型ＦＥＴ（ＰＴ２）で構成されている。
また、図２に示すように、Ｘ方向において、２入力ＮＡＮＤ回路を構成するゲート電極Ｇ１およびＧ２を挟むように、ダミーゲート電極ＤＧｐ１およびＤＧｐ２が配置されており、２入力ＮＡＮＤ回路を構成するローカル配線ＬＩｐ１、ＬＩｐ３およびＬＩｐ２を挟むようにダミーローカル配線ＤＬＩｐ１およびＤＬＩｐ２が配置されている。ゲート電極またはダミーゲート電極と、ローカル配線またはダミーローカル配線とは、Ｘ方向において、交互に配置されている。
また、Ｎチャネル型ＦＥＴブロックＮＢには、Ｘ方向に延在する半導体層（突出部、フィン、活性領域）ＦＮ１およびＦＮ２がＹ方向に所定の間隔で、互いに平行に配置されている。そして、半導体層ＦＮ１およびＦＮ２と交差するように、ゲート電極Ｇ１およびＧ２、ならびに、ダミーゲート電極ＤＧｎ１およびＤＧｎ２が配置されており、ゲート電極Ｇ１およびＧ２、ならびに、ダミーゲート電極ＤＧｎ１およびＤＧｎ２は、Ｙ方向に延在している。さらに、Ｘ方向において、ゲート電極Ｇ１およびＧ２、ならびに、ダミーゲート電極ＤＧｎ１およびＤＧｎ２の各々を挟むようにローカル配線ＬＩｎ１、ＬＩｎ２およびＬＩｎ３、ならびに、ダミーローカル配線ＤＬＩｎ１およびＤＬＩｎ２が配置されている。ローカル配線ＬＩｎ１、ＬＩｎ２およびＬＩｎ３、ならびに、ダミーローカル配線ＤＬＩｎ１およびＤＬＩｎ２は、Ｙ方向に延在している。なお、ダミーゲート電極ＤＧｎ１およびＤＧｎ２、ダミーローカル配線ＤＬＩｎ１およびＤＬＩｎ２は、一点鎖線で示している。
図２に示すように、半導体層ＦＮ１およびＦＮ２とゲート電極Ｇ１との交差部分にＮチャネル型ＦＥＴ（ＮＴ１）が形成され、半導体層ＦＮ１およびＦＮ２とゲート電極Ｇ２との交差部分にＮチャネル型ＦＥＴ（ＮＴ２）が形成されている。Ｘ方向において、ゲート電極Ｇ１およびＧ２の両端の半導体層ＦＮ１およびＦＮ２には、Ｎチャネル型ＦＥＴ（ＮＴ１およびＮＴ２）のソース領域およびドレイン領域が形成されている。そして、Ｎチャネル型ＦＥＴ（ＮＴ１）のドレイン領域は、ローカル配線ＬＩｎ２を介して配線Ｍ１（ＯＵＴ）に接続され、ソース領域は、ローカル配線ＬＩｎ３を介して配線Ｍ１（Ｒ）に接続されている。同様に、Ｎチャネル型ＦＥＴ（ＮＴ２）のソース領域は、ローカル配線ＬＩｎ１を介して配線Ｍ１（ＶＳＳ）に接続され、ドレイン領域は、ローカル配線ＬＩｎ３を介して配線Ｍ１（Ｒ）に接続されている。
また、半導体層ＦＮ１およびＦＮ２のそれぞれに形成されたＮチャネル型ＦＥＴ（ＮＴ１）は、並列接続され、１つのＮチャネル型ＦＥＴ（ＮＴ１）として機能する。なお、Ｎチャネル型ＦＥＴ（ＮＴ２）も同様に、２つの並列接続されたＮチャネル型ＦＥＴ（ＮＴ２）で構成されている。ローカル配線ＬＩｎ３は、半導体層ＦＮ１に形成されたＮチャネル型ＦＥＴ（ＮＴ１）のソース領域と、半導体層ＦＮ２に形成されたＮチャネル型ＦＥＴ（ＮＴ１）のソース領域と、を接続している。言い換えると、半導体層ＦＮ１に形成されたＮチャネル型ＦＥＴ（ＮＴ２）のドレイン領域と、半導体層ＦＮ２に形成されたＮチャネル型ＦＥＴ（ＮＴ２）のドレイン領域と、を接続している。
Ｎチャネル型ＦＥＴ（ＮＴ１）とＮチャネル型ＦＥＴ（ＮＴ２）とは、直列接続されており、Ｎチャネル型ＦＥＴ（ＮＴ１）のソース領域と、Ｎチャネル型ＦＥＴ（ＮＴ２）のドレイン領域とは、半導体層ＦＮ１またはＦＮ２内において共通の領域となっており、図１のノードＮＤに対応している。
従って、２入力ＮＡＮＤ回路を構成する上では、ノードＮＤに対応するローカル配線ＬＩｎ３に配線Ｍ１を接続する必要はない。しかしながら、本実施の形態では、ノードＮＤに対応するローカル配線ＬＩｎ３に配線Ｍ１（Ｒ）を接続して、半導体層ＦＮ１およびＦＮ２内で発生した熱を、配線Ｍ１（Ｒ）を介して放熱することができる。つまり、２入力ＮＡＮＤ回路を構成する直列接続されたＮチャネル型ＦＥＴ（ＮＴ１およびＮＴ２）の間のノードＮＤにローカル配線ＬＩｎ３を接続し、さらに、ローカル配線ＬＩｎ３に配線Ｍ１（Ｒ）を接続して、Ｎチャネル型ＦＥＴ（ＮＴ１およびＮＴ２）の信頼性を向上させている。
また、ゲート電極Ｇ１は、入力部ＩＮ１に対応する配線Ｍ１（ＩＮ１）に、ゲート電極Ｇ２は、入力部ＩＮ２に対応する配線Ｍ１（ＩＮ２）に、接続されている。なお、Ｐチャネル型ＦＥＴ（ＰＴ１およびＰＴ２）のゲート電極Ｇ１およびＧ２を、それぞれ、第１Ｐゲート電極および第２Ｐゲート電極と呼び、Ｎチャネル型ＦＥＴ（ＮＴ１およびＮＴ２）のゲート電極Ｇ１およびＧ２を、それぞれ、第１Ｎゲート電極および第２Ｎゲート電極と呼ぶ場合が有る。
また、図２に示すように、Ｘ方向において、２入力ＮＡＮＤ回路を構成するゲート電極Ｇ１およびＧ２を挟むように、ダミーゲート電極ＤＧｎ１およびＤＧｎ２が配置されており、２入力ＮＡＮＤ回路を構成するローカル配線ＬＩｎ１、ＬＩｎ２およびＬＩｎ３を挟むようにダミーローカル配線ＤＬＩｎ１およびＤＬＩｎ２が配置されている。ゲート電極またはダミーゲート電極と、ローカル配線またはダミーローカル配線とは、Ｘ方向において、交互に配置されている。
図３は、本実施の形態の半導体装置の構成を示す平面図である。図３では、半導体層ＦＰ１、ＦＰ２、ＦＮ１およびＦＮ２、ゲート電極Ｇ１およびＧ２、ダミーゲート電極ＤＧｐ１、ＤＧｐ２、ＤＧｎ１およびＤＧｎ２、ローカル配線ＬＩｐ１、ＬＩｐ２、ＬＩｐ３、ＬＩｎ１、ＬＩｎ２およびＬＩｎ３、ならびに、ダミーローカル配線ＤＬＩｐ１、ＤＬＩｐ２、ＤＬＩｎ１およびＤＬＩｎ２のパターンを示している。
Ｐチャネル型ＦＥＴブロックＰＢにおいて、ゲート電極Ｇ１およびＧ２、ならびに、ダミーゲート電極ＤＧｐ１およびＤＧｐ２は、それぞれ、幅Ｗ１を有し、配線ピッチａでＸ方向に配列されている。つまり、隣接するゲート電極の間隔と、隣接するゲート電極とダミーゲート電極との間隔とは等しい。
ローカル配線ＬＩｐ１、ＬＩｐ２およびＬＩｐ３、ならびに、ダミーローカル配線ＤＬＩｐ１およびＤＬＩｐ２は、それぞれ、幅Ｗ２を有し、配線ピッチｂでＸ方向に配列されている。つまり、隣接するローカル配線の間隔と、隣接するローカル配線とダミーローカル配線との間隔とは等しい。なお、ゲート電極Ｇ１およびＧ２、ダミーゲート電極ＤＧｐ１およびＤＧｐ２、ローカル配線ＬＩｐ１、ＬＩｐ２およびＬＩｐ３、ならびに、ダミーローカル配線ＤＬＩｐ１およびＤＬＩｐ２の配列順は、図３に示すとおりである。
また、Ｎチャネル型ＦＥＴブロックＮＢにおいて、ゲート電極Ｇ１およびＧ２、ならびに、ダミーゲート電極ＤＧｎ１およびＤＧｎ２は、前述のゲート電極Ｇ１およびＧ２、ならびに、ダミーゲート電極ＤＧｐ１およびＤＧｐ２と同様の関係を有する。ローカル配線ＬＩｎ１、ＬＩｎ２およびＬＩｎ３、ならびに、ダミーローカル配線ＤＬＩｎ１およびＤＬＩｎ２は、前述のローカル配線ＬＩｐ１、ＬＩｐ２およびＬＩｐ３、ならびに、ダミーローカル配線ＤＬＩｐ１およびＤＬＩｐ２と同様の関係を有する。
図３において、Ｙ方向に延在する一点鎖線は、仮想的な直線ＩＭであり、例えば、ゲート電極Ｇ１およびＧ２のそれぞれの中心線であり、ローカル配線ＬＩｐ３およびＬＩｎ３のそれぞれの中心線である。つまり、Ｙ方向に配置されたローカル配線ＬＩｐ３およびＬＩｎ３は、仮想的な直線ＩＭ上に配置されている。また、ダミーゲート電極ＤＧｐ１とＤＧｎ１、ＤＧｐ２とＤＧｎ２、ローカル配線ＬＩｐ１とＬＩｎ１、ＬＩｐ２とＬＩｎ２、ダミーローカル配線ＤＬＩｐ１とＤＬＩｎ１、ＤＬＩｐ２とＤＬＩｎ２は、それぞれ、仮想的な直線ＩＭ上に配置されている。
また、本実施の形態では、２本の半導体層ＦＰ１およびＦＰ２にＰチャネル型ＦＥＴ（ＰＴ１）を形成する例を示したが、半導体層の数は、１本でも、３本以上でも良い。半導体層ＦＮ１およびＦＮ２も同様に、１本でも、３本以上でも良い。
また、ゲート電極Ｇ１は、Ｐチャネル型ＦＥＴ（ＰＴ１）とＮチャネル型ＦＥＴ（ＮＴ１）とで一体（１つの連続した導体層）に形成した例としたが、Ｐチャネル型ＦＥＴ（ＰＴ１）のゲート電極と、Ｎチャネル型ＦＥＴ（ＮＴ１）のゲート電極とを分離した構造としても良い。
また、ダミーゲート電極ＤＧｐ１およびＤＧｎ１、または、ダミーゲート電極ＤＧｐ２およびＤＧｎ２、をそれぞれ一体構造（１つの連続した導体層）としても良い。また、ダミーローカル配線ＤＬＩｐ１およびＤＬＩｎ１、または、ダミーローカル配線ＤＬＩｐ２およびＤＬＩｎ２、を一体構造（１つの連続した導体層）としても良い。
ダミーゲート電極ＤＧｐ１、ＤＧｎ１、ＤＧｐ２およびＤＧｎ２は、ゲート電極Ｇ１およびＧ２を高精度に加工する為に設けられており、ダミーローカル配線ＤＬＩｐ１、ＤＬＩｎ１、ＤＬＩｐ２およびＤＬＩｎ２は、ローカル配線ＬＩｐ１、ＬＩｎ１、ＬＩｐ２、ＬＩｎ２、ＬＩｐ３およびＬＩｎ３を高精度に加工する為に設けられている。例えば、ダミーゲート電極またはダミーローカル配線を設けることで、フォトリソグラフィ工程またはエッチング工程において、ゲート電極またはローカル配線の加工精度（形状または寸法等）を向上させることができる。そのためには、２入力ＮＡＮＤ回路を構成するゲート電極Ｇ１およびＧ２の両側に、ダミーゲート電極ＤＧｐ１、ＤＧｎ１、ＤＧｐ２およびＤＧｎ２を、上記配線ピッチａで配置することが肝要である。また、同様に、２入力ＮＡＮＤ回路を構成するローカル配線ＬＩｐ１、ＬＩｎ１、ＬＩｐ２、ＬＩｎ２、ＬＩｐ３およびＬＩｎ３の両側にダミーローカル配線ＤＬＩｐ１、ＤＬＩｎ１、ＤＬＩｐ２およびＤＬＩｎ２を、上記配線ピッチｂで配置することが肝要である。
図４は、本実施の形態の半導体装置の構成を模式的に示す斜視図である。ここでは、図２のＮチャネル型ＦＥＴ（ＮＴ２）を用いて説明するが、他のＮチャネル型ＦＥＴ（ＮＴ１）およびＰチャネル型ＦＥＴ（ＰＴ１およびＰＴ２）も同様の構造を有する。
半導体基板ＳＵＢ上に素子分離膜ＳＴＩが形成されており、半導体層ＦＮ２は、半導体基板ＳＵＢ上に形成された突出部であり、半導体層ＦＮ２は、素子分離膜ＳＴＩを貫通して、素子分離膜ＳＴＩの主面から突出している。半導体層ＦＮ２は、Ｙ方向に、所望の幅（例えば、５〜２０ｎｍ程度）を有し、Ｘ方向に延在している。半導体基板ＳＵＢは、例えば、シリコン単結晶からなり、素子分離膜ＳＴＩは、例えば、酸化シリコン膜等の絶縁膜からなる。
半導体層ＦＮ２の素子分離膜ＳＴＩから突出した部分を跨ぐように、ゲート電極Ｇ２がＹ方向に延在して配置されている。ゲート電極Ｇ２は、金属膜ＭＦ１およびＭＦ２を有し、ゲート絶縁膜ＨＫを介して、半導体層ＦＮ２上に配置されている。ゲート絶縁膜ＨＫとしては、窒化シリコン膜よりも比誘電率の高い高誘電率膜を用いるのが好ましい。ゲート絶縁膜ＨＫとして、例えば、ＨｆＳｉＯ（ハフニウムシリケート）、ＨｆＡｌＯＮ（窒素添加ハフニウムアルミネート）、Ｙ２Ｏ３（酸化イットリウム）などの絶縁膜を用いることができる。ゲート電極Ｇ２は、ポリシリコン膜ではなく、金属膜を用いるのが好ましい。例えば、金属膜ＭＦ１を、ＴｉＡｌ（チタンアルミニウム）膜とし、金属膜ＭＦ２を、Ａｌ（アルミニウム）膜とすることができる。
ゲート電極Ｇ２の側壁上には、ゲート絶縁膜ＨＫを介して、側壁絶縁膜ＳＷが形成されている。側壁絶縁膜ＳＷは、例えば、窒化シリコン膜、または、窒化シリコン膜と酸化シリコン膜との積層膜とすることができる。そして、積層膜の場合、ゲート絶縁膜ＨＫに接するように窒化シリコン膜を配置するのが好ましい。また、ゲート絶縁膜ＨＫは、ゲート電極Ｇ２と半導体層ＦＮ２との間に介在していれば良く、必ずしもゲート電極Ｇ２の側壁上には形成する必要はない。
Ｘ方向において、ゲート電極Ｇ２および側壁絶縁膜ＳＷの両端には、Ｎチャネル型ＦＥＴ（ＮＴ２）のソース領域およびドレイン領域が形成されている。ソース領域およびドレイン領域は、半導体層ＦＮ２の表面に形成されたエピタキシャル層ＥＰに形成されている。ここで、エピタキシャル層ＥＰは、例えば、ＳｉＰ（リン化シリコン）またはＳｉＣ（炭化シリコン）からなる。なお、Ｐチャネル型ＦＥＴ（ＰＴ１およびＰＴ２）の場合、エピタキシャル層ＥＰは、例えば、ＳｉＧｅ（シリコンゲルマニウム）からなる。
そして、図４に示すように、エピタキシャル層ＥＰ上には金属膜からなるローカル配線ＬＩｎ１およびＬＩｎ３がそれぞれ形成されている。ローカル配線ＬＩｎ１およびＬＩｎ３は、エピタキシャル層ＥＰを跨ぐようにＹ方向に延在している。
図５は、図２のＡ−Ａ線に沿う断面図である。Ｐチャネル型ＦＥＴ（ＰＴ２）は、Ｐ型半導体基板ＳＵＢに形成されたＮ型ウエル領域（Ｎ型半導体領域）ＮＷ内に形成されている。半導体層ＦＰ１は、半導体基板ＳＵＢの主面Ｓａから突出した突出部であり、突出部の頂部である半導体層ＦＰ１の主面は、素子分離膜ＳＴＩの主面より高く突出している。Ｎ型ウエル領域ＮＷは、この突出部に形成され、素子分離膜ＳＴＩの下部にまで達している。
半導体層ＦＰ１の主面には、ゲート絶縁膜ＨＫを介して、金属膜ＭＦ１およびＭＦ２を有するゲート電極Ｇ２が形成されている。ゲート絶縁膜ＨＫ、ゲート電極Ｇ２、および、側壁絶縁膜ＳＷは、図４で説明した通りである。
ゲート電極Ｇ２の両側の半導体層ＦＰ１には、Ｐチャネル型ＦＥＴ（ＰＴ２）のソース領域Ｓおよびドレイン領域Ｄが形成されている。ソース領域Ｓおよびドレイン領域Ｄのそれぞれは、半導体層ＦＰ１内に形成された半導体領域ＳＤＰおよび半導体領域ＥＸＰと、半導体層ＦＰ１上に形成されたエピタキシャル層ＥＰと、で形成されている。ソース領域Ｓおよびドレイン領域Ｄは、Ｐ型不純物が導入されたＰ型半導体領域であり、半導体領域ＥＸＰの不純物濃度は、半導体領域ＳＤＰおよびエピタキシャル層ＥＰの不純物濃度よりも低い。
ソース領域Ｓであるエピタキシャル層ＥＰの表面には、シリサイド層ＳＬが形成され、シリサイド層ＳＬには、金属膜からなるローカル配線ＬＩｐ１が接続されており、ローカル配線ＬＩｐ１は、プラグ電極ＰＧを介して配線Ｍ１（ＶＤＤ）に接続されている。
また、ドレイン領域Ｄであるエピタキシャル層ＥＰの表面には、シリサイド層ＳＬが形成され、シリサイド層ＳＬには、金属膜からなるローカル配線ＬＩｐ３が接続されており、ローカル配線ＬＩｐ３は、プラグ電極ＰＧを介して配線Ｍ１（ＯＵＴ）に接続されている。
また、Ｘ方向において、ローカル配線ＬＩｐ１に対して、ゲート電極Ｇ２の反対側には、ダミーゲート電極ＤＧｐ１およびダミーローカル配線ＤＬＩｐ１が、順に配置されている。ダミーゲート電極ＤＧｐ１は、ゲート電極Ｇ２と同様の構造であり、ダミーローカル配線ＤＬＩｐ１は、ローカル配線ＬＩｐ１およびＬＩｐ３と同様の構造である。
また、ダミーローカル配線ＤＬＩｐ１の下には、エピタキシャル層ＥＰおよび半導体領域ＳＤＰも形成されている。Ｐチャネル型ＦＥＴ（ＰＴ２）に隣接して、ダミーゲート電極ＤＧｐ１をゲート電極とする疑似ＦＥＴが形成されているが、ダミーゲート電極ＤＧｐ１は、フォローティング電位であり、疑似ＦＥＴが導通することはない。また、ダミーローカル配線ＤＬＩｐ１も同様に、フローティング電位である。つまり、ダミーゲート電極ＤＧｐ１およびダミーローカル配線ＤＬＩｐ１には、配線Ｍ１は接続されておらず、２入力ＮＡＮＤ回路から電気的に分離されている。
層間絶縁膜ＩＬ１は、素子分離膜ＳＴＩおよびエピタキシャル層ＥＰを覆い、例えば、酸化シリコン膜等の絶縁膜からなる。層間絶縁膜ＩＬ１は、側壁絶縁膜ＳＷおよびゲート絶縁膜ＨＫを介してゲート電極Ｇ２の側面を覆っている。
層間絶縁膜ＩＬ２は、層間絶縁膜ＩＬ１上に形成され、ゲート電極Ｇ２およびダミーゲート電極ＤＧｐ１を覆っている。層間絶縁膜ＩＬ２は、例えば、酸化シリコン膜または窒化シリコン膜等の絶縁膜からなる。ローカル配線ＬＩｐ１およびＬＩｐ３、ならびに、ダミーローカル配線ＤＬＩｐ１は、層間絶縁膜ＩＬ２およびＩＬ１を貫通して、シリサイド層ＳＬに接続しており、ローカル配線ＬＩｐ１およびＬＩｐ３、ならびに、ダミーローカル配線ＤＬＩｐ１の側壁は、層間絶縁膜ＩＬ２およびＩＬ１に接触し、かつ、層間絶縁膜ＩＬ２およびＩＬ１で囲まれている。
層間絶縁膜ＩＬ３は、層間絶縁膜ＩＬ２上に形成され、ローカル配線ＬＩｐ１およびＬＩｐ３、ならびに、ダミーローカル配線ＤＬＩｐ１を覆っている。層間絶縁膜ＩＬ３は、例えば、酸化シリコン膜等の絶縁膜からなる。プラグ電極ＰＧは、層間絶縁膜ＩＬ３を貫通して、ローカル配線ＬＩｐ１およびＬＩｐ３に接続しており、プラグ電極ＰＧの側壁は、層間絶縁膜ＩＬ３に接触し、かつ、層間絶縁膜ＩＬ３で囲まれている。
層間絶縁膜ＩＬ４は、層間絶縁膜ＩＬ３上に形成され、配線Ｍ１（ＶＤＤ）およびＭ１（ＯＵＴ）は、層間絶縁膜ＩＬ４を貫通して、プラグ電極ＰＧに接続している。配線Ｍ１（ＶＤＤ）およびＭ１（ＯＵＴ）の側壁は、層間絶縁膜ＩＬ４に接触し、かつ、層間絶縁膜ＩＬ４に囲まれている。配線間容量を低減するために、層間絶縁膜ＩＬ４は、層間絶縁膜ＩＬ１、ＩＬ２およびＩＬ３よりも比誘電率の低いＬｏｗ−ｋ膜（比誘電率３．０以下）と呼ばれる膜で形成されている。Ｌｏｗ−ｋ膜としては、水素シルセスキオキサン（ＨＳＱ）、メチル化シルセスキオキサン（ＭＳＱ）、または、炭素含有酸化シリコン膜（ＳｉＯＣ）等がある。
図６は、図２のＢ−Ｂ線に沿う断面図である。ここでは、Ｐチャネル型ＦＥＴ（ＰＴ２）を用いて説明するが、Ｐチャネル型ＦＥＴ（ＰＴ１）も同様の構造を有する。また、Ｎチャネル型ＦＥＴ（ＮＴ１、ＮＴ２）も類似する構造を有する。つまり、半導体領域ＳＤＰが半導体領域ＳＤＮとなり、Ｎ型ウエル領域ＮＷがＰ型ウエル領域ＰＷとなる。
図６に示すように、半導体基板ＳＵＢの主面Ｓａから素子分離膜ＳＴＩを貫通して、半導体層（突出部、フィン、活性領域）ＦＰ１およびＦＰ２が突出している。図６では、半導体層ＦＰ１およびＦＰ２を、長方形で表しているが、上端の角部がラウンドした形状でも良く、さらに、両側の長辺（側面、側壁）が傾斜した略台形または略三角形の形状であっても良い。半導体層ＦＰ１およびＦＰ２は、Ｙ方向において所望の幅を有し、素子分離膜ＳＴＩから突出する所望の高さを有し、かつ、Ｘ方向に延在する所望の長さを有していることが肝要である。なお、半導体層ＦＮ１およびＦＮ２も同様に、所望の幅、所望の高さ、および、所望の長さを有する。
図６に示すように、半導体層ＦＰ１およびＦＰ２の素子分離膜ＳＴＩから突出した部分には、エピタキシャル層ＥＰが形成されており、半導体層ＦＰ１およびＦＰ２の素子分離膜ＳＴＩから突出した部分とエピタキシャル層ＥＰとは、Ｐ型の半導体領域ＳＤＰを構成している。半導体領域ＳＤＰは、Ｐチャネル型ＦＥＴ（ＰＴ２）のソース領域Ｓである。
半導体層ＦＰ１およびＦＰ２に形成された２つのエピタキシャル層ＥＰに重なるようにローカル配線ＬＩｐ１が配置され、ローカル配線ＬＩｐ１によって、２つのエピタキシャル層ＥＰ（ソース領域）が電気的に接続されている。また、２つのエピタキシャル層ＥＰとローカル配線ＬＩｐ１との界面には、シリサイド層ＳＬが形成され、両者間の接触抵抗を低減している。
さらに、ローカル配線ＬＩｐ１は、プラグ電極ＰＧを介して電源電位が供給される配線Ｍ１（ＶＤＤ）に接続されている。層間絶縁膜ＩＬ１〜ＩＬ４は、前述のとおりである。
図７は、図２のＣ−Ｃ線に沿う断面図である。Ｎチャネル型ＦＥＴ（ＮＴ１およびＮＴ２）は、Ｐ型の半導体基板ＳＵＢに形成されたＰ型ウエル領域（Ｐ型半導体領域）ＰＷ内に形成されている。半導体層ＦＮ２の主面Ｆｕ上には、ゲート絶縁膜ＨＫを介して、Ｎチャネル型ＦＥＴ（ＮＴ１）のゲート電極Ｇ１、および、Ｎチャネル型ＦＥＴ（ＮＴ２）のゲート電極Ｇ２が形成されている。
ゲート電極Ｇ１およびＧ２のそれぞれの両側の半導体層ＦＮ２には、Ｎチャネル型ＦＥＴ（ＮＴ１およびＮＴ２）のソース領域Ｓおよびドレイン領域Ｄが形成されている。ソース領域Ｓおよびドレイン領域Ｄのそれぞれは、半導体層ＦＮ２内に形成された半導体領域ＳＤＮと半導体領域ＥＸＮおよびエピタキシャル層ＥＰとで形成されている。ソース領域Ｓおよびドレイン領域Ｄは、Ｎ型不純物が導入されたＮ型半導体領域であり、半導体領域ＥＸＮの不純物濃度は、半導体領域ＳＤＮおよびエピタキシャル層ＥＰの不純物濃度よりも低い。
図２において前述したとおり、Ｎチャネル型ＦＥＴ（ＮＴ１およびＮＴ２）は、直列接続されており、Ｎチャネル型ＦＥＴ（ＮＴ１）のソース領域Ｓと、Ｎチャネル型ＦＥＴ（ＮＴ２）のドレイン領域Ｄとは、共通の半導体領域ＳＤＮとなっている。この共通の半導体領域ＳＤＮが、図１のノードＮＤに対応している。この共通の半導体領域ＳＤＮ上にはエピタキシャル層ＥＰが形成され、ピタキシャル層ＥＰの表面に形成されたシリサイド層ＳＬを介して、エピタキシャル層ＥＰ上にはローカル配線ＬＩｎ３が形成されている。さらに、ローカル配線ＬＩｎ３には、プラグ電極ＰＧを介して放熱用の配線Ｍ１（Ｒ）が接続されている。
また、Ｎチャネル型ＦＥＴ（ＮＴ１）のドレイン領域Ｄである半導体領域ＳＤＮ上にもエピタキシャル層ＥＰが形成され、ピタキシャル層ＥＰの表面に形成されたシリサイド層ＳＬを介して、エピタキシャル層ＥＰ上にはローカル配線ＬＩｎ２が形成されている。さらに、ローカル配線ＬＩｎ２は、プラグ電極ＰＧを介して出力用の配線Ｍ１（ＯＵＴ）に接続されている。
また、Ｎチャネル型ＦＥＴ（ＮＴ２）のソース領域Ｓである半導体領域ＳＤＮ上にもエピタキシャル層ＥＰが形成され、ピタキシャル層ＥＰの表面に形成されたシリサイド層ＳＬを介して、エピタキシャル層ＥＰ上にはローカル配線ＬＩｎ１が形成されている。さらに、ローカル配線ＬＩｎ１は、プラグ電極ＰＧを介して接地電位用の配線Ｍ１（ＶＳＳ）に接続されている。なお、配線Ｍ１（ＶＳＳ）と、それに繋がるプラグ電極ＰＧとは、図２のＣ−Ｃ線に沿う断面には表れないので、破線で示している。
なお、ゲート絶縁膜ＨＫ、金属膜ＭＦ１およびＭＦ２、および、側壁絶縁膜ＳＷの構成は、図４で説明した通りであり、層間絶縁膜ＩＬ１〜ＩＬ４の構成は、図５で説明した通りである。
繰り返しとなるが、本実施の形態では、ノードＮＤに対応するローカル配線ＬＩｎ３に配線Ｍ１（Ｒ）を接続して、半導体層ＦＮ１およびＦＮ２内で発生した熱を、配線Ｍ１（Ｒ）を介して放熱することができる。つまり、２入力ＮＡＮＤ回路を構成する直列接続されたＮチャネル型ＦＥＴ（ＮＴ１およびＮＴ２）の間のノードＮＤにローカル配線ＬＩｎ３を接続し、さらに、ローカル配線ＬＩｎ３に配線Ｍ１（Ｒ）を接続して、Ｎチャネル型ＦＥＴ（ＮＴ１およびＮＴ２）の信頼性を向上させている。
図８は、図２のＤ−Ｄ線に沿う断面図である。半導体層ＦＮ１およびＦＮ２は、Ｙ方向において、主面Ｆｕと、２つの側面（側壁）Ｆｓとを有する。そして、主面Ｆｕおよび側面Ｆｓに沿って、素子分離膜ＳＴＩから露出した半導体層ＦＮ１およびＦＮ２を覆うようにゲート絶縁膜ＨＫが形成され、ゲート絶縁膜ＨＫ上にゲート電極Ｇ２が形成されている。ゲート電極Ｇ２は、金属膜ＭＦ１と、その上の金属膜ＭＦ２との積層構造となっている。
さらに、ゲート電極Ｇ２は、プラグ電極ＰＧを介して入力用の配線Ｍ１（ＩＮ２）に接続されている。
図９は、本実施の形態の半導体装置の一部の構成を示す斜視図である。図１０は、図９のＥ−Ｅ線に沿う断面図である。つまり、ローカル配線ＬＩｎ３に接続された放熱構造体を示している。
ローカル配線ＬＩｎ３には、プラグ電極ＰＧを介して配線Ｍ１（Ｒ）が接続されている。配線Ｍ１（Ｒ）には、ビア導体層Ｖ１、配線Ｍ２、ビア導体層Ｖ２、配線Ｍ３、ビア導体層Ｖ３、配線Ｍ４（Ｒ）および配線Ｍ５が順に接続されている。ここで、プラグ電極ＰＧから配線Ｍ５までの積層構造が放熱構造体に対応する。配線Ｍ１（Ｒ）、ビア導体層Ｖ１、配線Ｍ２、ビア導体層Ｖ２、配線Ｍ３、ビア導体層Ｖ３、配線Ｍ４（Ｒ）および配線Ｍ５は、ローカル配線ＬＩｎ３にのみ接続された孤立パターンであり、他の配線などには接続されていない。
図１０に示すように、配線Ｍ１（Ｒ）の側面を取り囲む層間絶縁膜ＩＬ４、配線Ｍ２およびビア導体層Ｖ１の側面を取り囲む層間絶縁膜ＩＬ５、および、配線Ｍ３およびビア導体層Ｖ２の側面を取り囲む層間絶縁膜ＩＬ６は、前述のＬｏｗ−ｋ膜で構成されている。配線Ｍ４（Ｒ）およびビア導体層Ｖ３の側面を取り囲む層間絶縁膜ＩＬ７、および、層間絶縁膜ＩＬ７上の層間絶縁膜ＩＬ８は、層間絶縁膜ＩＬ４〜ＩＬ６よりも比誘電率が高く、層間絶縁膜ＩＬ１〜ＩＬ３よりも比誘電率が低い絶縁膜で構成されている。層間絶縁膜ＩＬ７およびＩＬ８は、例えば、フッ素（Ｆ）含有酸化シリコン膜（ＳｉＯＦ）からなる。
図１０の矢印は、放熱経路を示している。半導体層ＦＮ１およびＦＮ２で発生した熱が、放熱構造体を介して放熱される。特に、層間絶縁膜ＩＬ７およびＩＬ８は、層間絶縁膜Ｉｌ４〜ＩＬ６に比べて、熱伝導性が高いため、ローカル配線ＬＩｎ３を配線Ｍ４（Ｒ）又はＭ５にまで接続しておくのが好ましい。
ここで、プラグ電極ＰＧは、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）と、タングステン膜などからなる主導体膜との積層構造を有する。具体的には、カップ状のバリア導体膜の内部に主導体膜が埋め込まれた構造を有する。
配線Ｍ１（Ｒ）は、銅配線であり、カップ状のバリア導体膜（例えば、窒化チタン膜、タンタル膜または窒化タンタル膜など）の内部に主導体膜（例えば、銅めっき膜）が埋め込まれた構造を有する。
配線Ｍ４（Ｒ）とビア導体層Ｖ３とは、例えば、デュアルダマシン法と呼ばれる方法で一体的に形成されており、層間絶縁膜ＩＬ７および配線Ｍ３に接するバリア導体膜（例えば窒化チタン膜、タンタル膜または窒化タンタル膜など）と、その内側に埋め込まれた主導体膜（例えば、銅めっき膜）の積層構造で構成されている。さらに、配線層Ｍ４（Ｒ）および層間絶縁膜ＩＬ７の主面は、銅の拡散防止膜として機能するバリア絶縁膜ＢＬ４で覆われている。バリア絶縁膜ＢＬ４（ＢＬ１〜ＢＬ３も同様）は、例えば、ＳｉＣＯ膜、ＳｉＣＮ膜等で構成されている。また、配線Ｍ３とビア導体層Ｖ２、および、配線Ｍ２とビア導体層Ｖ１も、配線Ｍ４（Ｒ）とビア導体層Ｖ３の構成と同様である。また、配線Ｍ５は、バリア膜（例えば、チタン膜と窒化チタン膜との積層構造）と、バリア膜上の主導体膜（アルミニウム膜または不純物（微量の銅）を含有するアルミニウム膜）との積層構造で構成されている。
図１１は、本実施の形態の半導体装置の配線層の一部の構成を示す平面図である。具体的には、配線Ｍ４（Ｒ）と同層の配線のパターンを示している。図１１に示すように、放熱構造体の一部である配線Ｍ４（Ｒ）に周囲を囲むように、複数の配線Ｍ４（Ｄ）が配置されている。図１０に示すように、半導体層ＦＮ１およびＦＮ２から放熱構造体を経由して配線Ｍ４（Ｒ）に伝達された熱は、複数の配線Ｍ４（Ｄ）からも放熱されるため、放熱効率を向上させることができる。複数の配線Ｍ４（Ｄ）は、他の配線等に接続されない孤立パターンとなっており、配線Ｍ４（Ｄ）の側面を介しても放熱できるため、放熱効率を向上させることができる。ただし、配線Ｍ４（Ｄ）は、他の配線または素子（ＦＥＴ）等に接続されていても問題ない。
＜変形例１＞
変形例１は、上記実施の形態の図９に対する変形例である。図１２は、変形例１の半導体装置の一部の構成を示す斜視図である。
図１２に示すように、ローカル配線ＬＩｎ３は、２個のプラグ電極ＰＧを介して配線Ｍ１（Ｒ）に接続されており、さらに、２個のビア導体層Ｖ１、Ｖ２およびＶ３を介して配線Ｍ２、Ｍ３およびＭ４（Ｒ）へ、順に接続されている。
２つのプラグ電極ＰＧ並びに２つのビア導体層Ｖ１、Ｖ２およびＶ３により、ローカル配線ＬＩｎ３から配線Ｍ４（Ｒ）までの放熱経路を２経路としたことで、放熱効率を向上することができる。
＜変形例２＞
図１３は、変形例２の半導体装置の構成を示す断面図である。図１３に示すように、放熱体ＨＤは、層間絶縁膜ＩＬ３、ＩＬ２およびＩＬ１を貫通し、さらに、半導体基板ＳＵＢの内部に達する溝ＤＰ内に絶縁膜ＩＦを介して埋め込まれている。放熱体ＨＤは、例えば、銅膜等で構成されている。
放熱体ＨＤ上には、配線Ｍ１、ビア導体層Ｖ１、配線Ｍ２、および、ビア導体層Ｖ２を介して配線Ｍ３に接続されている。一方、半導体層ＦＮ１およびＦＮ２に接続されたローカル配線ＬＩｎ３は、プラグ電極ＰＧ、配線Ｍ１（Ｒ）、ビア導体層Ｖ１、配線Ｍ２、および、ビア導体層Ｖ２を介して配線Ｍ３に接続されている。
半導体層ＦＮ１およびＦＮ２で発生した熱は、プラグ電極ＰＧ、ビア導体層Ｖ１およびＶ２、配線Ｍ１（Ｒ）、Ｍ２、Ｍ３、および、Ｍ１を介して放熱体ＨＤに伝達され、例えば、半導体基板ＳＵＢ等に放熱される。
＜変形例３＞
図１４は、変形例３の半導体装置の構成を示す平面図である。図１５は、変形例３の半導体装置の一部の構成を示す斜視図である。
図１４に示すように、変形例３の半導体装置は、２つの２入力ＮＡＮＤ回路を有している。２つの隣接する論理回路ユニットＬＣＵ１およびＬＣＵ２の各々に、２入力ＮＡＮＤ回路が形成されている。そして、論理回路ユニットＬＣＵ１およびＬＣＵ２のローカル配線ＬＩｎ３には、それぞれ、上記実施の形態の放熱構造体が接続されている。ただし、変形例３の半導体装置では、図１５に示すように、２つの放熱構造体は、配線Ｍ３で連結され、配線Ｍ３に接続されたビア導体層Ｖ３、配線Ｍ４（Ｒ）およびＭ５は、２つの放熱構造体に対して共通となっている。
つまり、論理回路ユニットＬＣＵ１のローカル配線ＬＩｎ３は、プラグ電極ＰＧ、配線Ｍ１（Ｒ）、ビア導体層Ｖ１、配線Ｍ２、ビア導体層Ｖ２、および、配線Ｍ３を介して、共通のビア導体層Ｖ３ならびに共通の配線Ｍ４（Ｒ）およびＭ５に接続されている。同様に、論理回路ユニットＬＣＵ２のローカル配線ＬＩｎ３は、プラグ電極ＰＧ、配線Ｍ１（Ｒ）、ビア導体層Ｖ１、配線Ｍ２、ビア導体層Ｖ２、および、配線Ｍ３を介して、共通のビア導体層Ｖ３ならびに共通の配線Ｍ４（Ｒ）およびＭ５に接続されている。
変形例３によれば、上記実施の形態の効果の他に、配線Ｍ４（Ｒ）およびＭ５と同層の配線層の設計自由度を向上できるという効果が得られる。
＜変形例４＞
変形例４は、上記実施の形態の図２に対する変形例であり、ダミーゲート電極ＤＧｐ１およびダミーローカル配線ＤＬＩｐ１に放熱構造体を接続した例である。ダミーゲート電極ＤＧｐ１またはダミーローカル配線ＤＬＩｐ１に放熱構造体を接続しても良い。同様にして、ダミーゲート電極ＤＧｐ２、ＤＧｎ１またはＤＧｎ２、または、ダミーローカル配線ＤＬＩｐ２、ＤＬＩｎ１またはＤＬＩｎ２の少なくとも１つに放熱構造体を接続しても良い。
図１６は、変形例４の半導体装置の構成を示す平面図である。図１７は、図１６のＦ−Ｆ線に沿う断面図である。
図１６および１７に示すように、ダミーゲート電極ＤＧｐ１にプラグ電極ＰＧを介して放熱用の配線Ｍ１（Ｒ）が接続されている。そして、ダミーゲート電極ＤＧｐ１には、上記実施の形態の図９および１０に示す放熱構造体が接続されている。この構造では、ダミーゲート電極ＤＧｐ１と半導体層ＦＰ１との間にゲート絶縁膜ＨＫが介在しているが、ゲート絶縁膜ＨＫの膜厚は数ｎｍ程度と薄いため、半導体層ＦＰ１で発生する熱を、ダミーゲート電極ＤＧｐ１および放熱構造体を介して放熱することができる。
また、ダミーローカル配線ＤＬＩｐ１にも上記実施の形態の図９および１０に示す放熱構造体が接続されている。
そして、変形例４によれば、Ｐチャネル型ＦＥＴおよびＮチャネル型ＦＥＴの放熱特性を向上でき、Ｐチャネル型ＦＥＴおよびＮチャネル型ＦＥＴの信頼性を向上できる。また、論理回路に影響を与えることなく、放熱特性を向上できる。
また、変形例４は、２入力ＮＡＮＤ回路以外の論理回路においても適用することができる。例えば、上記実施の形態の図２において、ゲート電極Ｇ１、および、ローカル配線ＬＩｐ２およびＬＩｎ２を省略し、ローカル配線ＬＩｐ３およびＬＩｎ３を出力配線Ｍ１（ＯＵＴ）に接続することで、Ｐチャネル型ＦＥＴ（ＰＴ２）およびＮチャネル型ＦＥＴ（ＮＴ２）とからなるインバーター回路を構成することができる。そして、この場合にも、Ｐチャネル型ＦＥＴブロックＰＢでは、ゲート電極Ｇ２を挟むようにダミーゲート電極ＤＧｐ１およびＤＧｐ２を配置し、さらに、ローカル配線ＬＩｐ１およびＬＩｐ３を挟むようにダミーローカル配線ＤＬＩｐ１およびＤＬＩｐ２を配置することが肝要である。また、Ｎチャネル型ＦＥＴブロックＮＢでは、ゲート電極Ｇ２を挟むようにダミーゲート電極ＤＧｎ１およびＤＧｎ２を配置し、さらに、ローカル配線ＬＩｎ１およびＬＩｎ３を挟むようにダミーローカル配線ＤＬＩｎ１およびＤＬＩｎ２を配置することが肝要である。
以上、本発明者によってなされた発明を実施の形態（または変形例）に基づき具体的に説明したが、本発明は上記実施の形態（または変形例）に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、本願には下記の発明も含まれる。
［付記１］
第１電源電位配線と出力配線との間に接続されたＰチャネル型ＦＥＴと、
前記出力配線と第２電源電位配線との間に接続されたＮチャネル型ＦＥＴと、
前記Ｐチャネル型ＦＥＴのＰゲート電極および前記Ｎチャネル型ＦＥＴのＮゲート電極に接続された入力配線と、
からなる、論理回路を含み、
主面を有する半導体基板と、
前記半導体基板の前記主面上に形成された素子分離膜と、
前記素子分離膜を貫通して、前記半導体基板の前記主面から突出し、平面視にて、第１方向に延在する第１半導体層と、
前記第１半導体層上に第１ゲート絶縁膜を介して配置され、前記第１方向に直交する第２方向に延在する前記Ｐゲート電極およびダミーゲート電極と、
前記第１方向において、前記Ｐゲート電極と前記ダミーゲート電極との間に配置され、前記第２方向に延在し、前記第１電源電位配線に接続されたローカル配線と、
前記ダミーゲート電極に接続された第１配線と、
を有し、
前記ダミーゲート電極と前記第１配線とは、前記論理回路とは電気的に独立であり、フローティング電位となっている、半導体装置。
［付記２］
第１電源電位配線と出力配線との間に接続されたＰチャネル型ＦＥＴと、
前記出力配線と第２電源電位配線との間に接続されたＮチャネル型ＦＥＴと、
前記Ｐチャネル型ＦＥＴのＰゲート電極および前記Ｎチャネル型ＦＥＴのＮゲート電極に接続された入力配線と、
からなる、論理回路を含み、
主面を有する半導体基板と、
前記半導体基板の前記主面上に形成された素子分離膜と、
前記素子分離膜を貫通して、前記半導体基板の前記主面から突出し、平面視にて、第１方向に延在する第１半導体層と、
前記第１半導体層上に第１ゲート絶縁膜を介して配置され、前記第１方向に直交する第２方向に延在する前記Ｐゲート電極およびダミーゲート電極と、
前記第１方向において、前記Ｐゲート電極と前記ダミーゲート電極との間に配置され、前記第２方向に延在し、前記第１電源電位配線に接続されたローカル配線と、
前記第１方向において、前記ダミーゲート電極に対して、前記ローカル配線の反対側に配置され、前記第１半導体層と交差して、前記第２方向に延在するダミーローカル配線と、
前記半導体基板の前記主面上に形成され、前記Ｐゲート電極および前記ダミーゲート電極を覆い、前記ダミーローカル配線の側壁に接する第１層間絶縁膜と、
前記第１層間絶縁膜上に配置された第２層間絶縁膜と、
前記ダミーローカル配線に接続され、前記第２層間絶縁膜上に配置された第１配線と、
を有し、
前記ダミーローカル配線は、前記論理回路とは電気的に独立であり、フローティング電位となっている、半導体装置。
ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４ バリア絶縁膜
Ｄ ドレイン領域
ＤＧｎ１、ＤＧｎ２ ダミーゲート電極
ＤＧｐ１、ＤＧｐ２ ダミーゲート電極
ＤＬＩｎ１、ＤＬＩｎ２ ダミーローカル配線
ＤＬＩｐ１、ＤＬＩｐ２ ダミーローカル配線
ＤＰ 溝（窪み）
ＥＰ エピタキシャル層
ＥＸＮ 半導体領域
ＥＸＰ 半導体領域
ＦＰ１、ＦＰ２、ＦＮ１、ＦＮ２ 半導体層（突出部、フィン、活性領域）
Ｆｓ 側面（側壁）
Ｆｕ 主面
Ｇ１、Ｇ２ ゲート電極
ＨＤ 放熱体
ＨＫ ゲート絶縁膜
ＩＦ 絶縁膜
ＩＬ１、ＩＬ２、ＩＬ３、ＩＬ４、ＩＬ５、ＩＬ６、ＩＬ７、ＩＬ８ 層間絶縁膜
ＩＭ 仮想的な直線
ＩＮ１、ＩＮ２ 入力部
ＬＣＵ１ 論理回路ユニット
ＬＩｎ１、ＬＩｎ２、ＬＩｎ３ ローカル配線
ＬＩｐ１、ＬＩｐ２、ＬＩｐ３ ローカル配線
ＭＦ１、ＭＦ２ 金属膜
Ｍ１、Ｍ１（Ｒ）、Ｍ２、Ｍ３、Ｍ４（Ｒ）、Ｍ４（Ｄ）、Ｍ５ 配線
Ｍ１（ＩＮ１）、Ｍ１（ＩＮ２） 配線（入力配線）
Ｍ１（ＯＵＴ） 配線（出力配線）
Ｍ１（ＶＤＤ） 配線（電源電位配線、第１電源電位配線）
Ｍ１（ＶＳＳ） 配線（接地電位配線、第２電源電位配線）
ＮＢ Ｎチャネル型ＦＥＴブロック
ＮＤ ノード
ＮＴ１、ＮＴ２ Ｎチャネル型ＦＥＴ
ＮＷ Ｎ型ウエル領域
ＯＵＴ 出力部
ＰＢ Ｐチャネル型ＦＥＴブロック
ＰＧ プラグ電極
ＰＴ１、ＰＴ２ Ｐチャネル型ＦＥＴ
ＰＷ Ｐ型ウエル領域
Ｓ ソース領域
Ｓａ 主面
ＳＤＰ、ＳＤＮ 半導体領域
ＳＬ シリサイド層
ＳＴＩ 素子分離膜
ＳＵＢ 半導体基板
ＳＷ 側壁絶縁膜
Ｖ１、Ｖ２、Ｖ３ ビア導体層
ＶＤＤ 電源電位（第１電源電位）
ＶＳＳ 接地電位（第２電源電位）

Claims (20)

  1. 第１電源電位配線と出力配線との間に、並列接続された第１Ｐチャネル型ＦＥＴおよび第２Ｐチャネル型ＦＥＴと、
    前記出力配線と第２電源電位配線との間に、直列接続された第１Ｎチャネル型ＦＥＴおよび第２Ｎチャネル型ＦＥＴと、
    前記第１Ｐチャネル型ＦＥＴの第１Ｐゲート電極および前記第１Ｎチャネル型ＦＥＴの第１Ｎゲート電極に接続された第１入力配線と、
    前記第２Ｐチャネル型ＦＥＴの第２Ｐゲート電極および前記第２Ｎチャネル型ＦＥＴの第２Ｎゲート電極に接続された第２入力配線と、
    からなる、２入力ＮＡＮＤ回路を含み、
    主面を有する半導体基板と、
    前記半導体基板の前記主面上に形成された素子分離膜と、
    前記素子分離膜を貫通して、前記半導体基板の前記主面から突出し、平面視にて、第１方向に延在する第１半導体層と、
    前記第１半導体層上に第１ゲート絶縁膜を介して配置され、前記第１方向に直交する第２方向に延在する前記第１Ｎゲート電極および前記第２Ｎゲート電極と、
    前記第１方向において、前記第１Ｎゲート電極と前記第２Ｎゲート電極との間に配置され、前記第２方向に延在する第１ローカル配線と、
    前記半導体基板の前記主面上に形成され、前記第１Ｎゲート電極および前記第２Ｎゲート電極を覆い、かつ、前記第１ローカル配線の主面を露出し、側壁に接する第１層間絶縁膜と、
    前記第１層間絶縁膜上に配置された第２層間絶縁膜と、
    前記第１ローカル配線に接続され、前記第２層間絶縁膜上に配置された第１配線と、
    を有する、半導体装置。
  2. 請求項１に記載の半導体装置において、
    さらに、
    前記第１方向において、前記第２Ｎゲート電極に対して、前記第１ローカル配線の反対側に配置され、前記第１半導体層と交差して、前記第２方向に延在する第２ローカル配線と、
    前記第１方向において、前記第１Ｎゲート電極に対して、前記第１ローカル配線の反対側に配置され、前記第１半導体層と交差して、前記第２方向に延在する第３ローカル配線と、
    を有し、
    前記第２ローカル配線は、前記第２電源電位配線に接続され、
    前記第３ローカル配線は、前記出力配線に接続されている、半導体装置。
  3. 請求項２に記載の半導体装置において、
    さらに、
    前記第１半導体層に形成され、前記第１ローカル配線に接続された第１半導体領域と、
    前記第１半導体層に形成され、前記第２ローカル配線に接続された第２半導体領域と、
    前記第１半導体層に形成され、前記第３ローカル配線に接続された第３半導体領域と、
    を有する、半導体装置。
  4. 請求項２に記載の半導体装置において、
    さらに、
    前記素子分離膜を貫通して、前記半導体基板の前記主面から突出し、平面視にて、前記第１方向に延在し、前記第２方向において、前記第１半導体層と離間して配置された第２半導体層を有し、
    前記第１Ｐゲート電極および前記第２Ｐゲート電極は、前記第２半導体層上に第２ゲート絶縁膜を介して配置されて、前記第２方向に延在し、
    前記第１Ｐゲート電極と前記第１Ｎゲート電極とは、前記第２方向に延在する仮想的な第１直線上に配置されており、
    前記第２Ｐゲート電極と前記第２Ｎゲート電極とは、前記第２方向に延在する仮想的な第２直線上に配置されている、半導体装置。
  5. 請求項４に記載の半導体装置において、
    さらに、
    前記第１方向において、前記第１Ｐゲート電極と前記第２Ｐゲート電極との間に配置され、前記第２方向に延在する第４ローカル配線と、
    前記第１方向において、前記第２Ｐゲート電極に対して、前記第４ローカル配線の反対側に配置され、前記第２半導体層と交差して、前記第２方向に延在する第５ローカル配線と、
    前記第１方向において、前記第１Ｐゲート電極に対して、前記第４ローカル配線の反対側に配置され、前記第２半導体層と交差して、前記第２方向に延在する第６ローカル配線と、
    を有し、
    前記第４ローカル配線は、前記出力配線に接続され、
    前記第５ローカル配線および前記６ローカル配線は、前記第１電源電位配線に接続されている、半導体装置。
  6. 請求項５に記載の半導体装置において、
    前記第１ローカル配線と前記第４ローカル配線とは、前記第２方向に延在する仮想的な第３直線上に配置されており、
    前記第２ローカル配線と前記第５ローカル配線とは、前記第２方向に延在する仮想的な第４直線上に配置されており、
    前記第３ローカル配線と前記第６ローカル配線とは、前記第２方向に延在する仮想的な第５直線上に配置されている、半導体装置。
  7. 請求項６に記載の半導体装置において、
    前記第１〜６ローカル配線の前記第１方向におけるピッチは、それぞれ等しい、半導体装置。
  8. 請求項１に記載の半導体装置において、
    さらに、
    前記第１配線の側壁に接し、平面視にて、前記第１配線の周囲を囲む第３層間絶縁膜と、
    前記第１配線に接続され、前記第３層間絶縁膜上に配置された第２配線と、
    前記第２配線の側壁に接し、平面視にて、前記第２配線の周囲を囲む第４層間絶縁膜と、
    を有し、
    前記第３層間絶縁膜の比誘電率は、前記第４層間絶縁膜の比誘電率よりも小である、半導体装置。
  9. 請求項８に記載の半導体装置において、
    さらに、
    前記第３層間絶縁膜上であって、平面視にて、前記第２配線の周囲に配置された複数の第３配線、
    を有し、
    前記複数の第３配線の側壁は、前記第４層間絶縁膜に接し、
    前記第４層間絶縁膜は、平面視にて、前記複数の第３配線の各々の周囲を囲んでいる、半導体装置。
  10. 請求項１に記載の半導体装置において、
    さらに、
    平面視にて、前記第２層間絶縁膜にその周囲を囲まれ、前記第１ローカル配線と前記第１配線とを接続する第１プラグ電極、
    を有する、半導体装置。
  11. 請求項１０に記載の半導体装置において、
    さらに、
    平面視にて、前記第２層間絶縁膜にその周囲を囲まれ、前記第１ローカル配線と前記第１配線とを接続する第２プラグ電極、
    を有する、半導体装置。
  12. 請求項１に記載の半導体装置において、
    さらに、
    前記半導体基板の前記主面から裏面に向かって形成された溝内に、絶縁膜を介して形成された金属層、
    を有し、
    前記金属層は、前記第１配線に接続されている、半導体装置。
  13. 第１電源電位配線と出力配線との間に、並列接続された第１Ｐチャネル型ＦＥＴおよび第２Ｐチャネル型ＦＥＴと、
    前記出力配線と第２電源電位配線との間に、直列接続された第１Ｎチャネル型ＦＥＴおよび第２Ｎチャネル型ＦＥＴと、
    前記第１Ｐチャネル型ＦＥＴの第１Ｐゲート電極および前記第１Ｎチャネル型ＦＥＴの第１Ｎゲート電極に接続された第１入力配線と、
    前記第２Ｐチャネル型ＦＥＴの第２Ｐゲート電極および前記第２Ｎチャネル型ＦＥＴの第２Ｎゲート電極に接続された第２入力配線と、
    からなる、２入力ＮＡＮＤ回路を含み、
    主面を有する半導体基板と、
    前記半導体基板の前記主面上に形成された素子分離膜と、
    前記素子分離膜を貫通して、前記半導体基板の前記主面から突出し、平面視にて、第１方向に延在する第１半導体層と、
    前記第１半導体層上に第１ゲート絶縁膜を介して配置され、前記第１方向に直交する第２方向に延在する前記第１Ｐゲート電極および前記第２Ｐゲート電極と、
    前記第１方向において、前記第１Ｐゲート電極と前記第２Ｐゲート電極との間に配置され、前記第２方向に延在し、前記出力配線に接続された第１ローカル配線と、
    前記第１方向において、前記第１Ｐゲート電極に対して、前記第１ローカル配線の反対側に配置され、前記第１半導体層と交差して、前記第２方向に延在し、前記第１電源電位配線に接続された第２ローカル配線と、
    前記第１方向において、前記第２Ｐゲート電極に対して、前記第１ローカル配線の反対側に配置され、前記第１半導体層と交差して、前記第２方向に延在し、前記第１電源電位配線に接続された第３ローカル配線と、
    前記第１方向において、前記第３ローカル配線に対して、前記第２Ｐゲート電極の反対側に配置され、前記第１半導体層と交差して、前記第２方向に延在し、前記第１半導体層上に第２ゲート絶縁膜を介して配置されたダミーゲート電極と、
    前記半導体基板の前記主面上に形成され、前記第１Ｐゲート電極、前記第２Ｐゲート電極および前記ダミーゲート電極を覆う第１層間絶縁膜と、
    前記ダミーゲート電極に接続され、前記第１層間絶縁膜上に配置された第１配線と、
    を有し、
    前記ダミーゲート電極と前記第１配線とは、前記２入力ＮＡＮＤ回路とは電気的に独立であり、フローティング電位となっている、半導体装置。
  14. 請求項１３に記載の半導体装置において、
    さらに、
    平面視にて、前記第１層間絶縁膜にその周囲を囲まれ、前記ダミーゲート電極と前記第１配線とを接続するプラグ電極、
    を有する、半導体装置。
  15. 請求項１３に記載の半導体装置において、
    前記第１方向において、前記第１Ｐゲート電極と前記第２Ｐゲート電極との第１間隔は、前記第２Ｐゲート電極と前記ダミーゲート電極との第２間隔と等しい、半導体装置。
  16. 第１電源電位配線と出力配線との間に、並列接続された第１Ｐチャネル型ＦＥＴおよび第２Ｐチャネル型ＦＥＴと、
    前記出力配線と第２電源電位配線との間に、直列接続された第１Ｎチャネル型ＦＥＴおよび第２Ｎチャネル型ＦＥＴと、
    前記第１Ｐチャネル型ＦＥＴの第１Ｐゲート電極および前記第１Ｎチャネル型ＦＥＴの第１Ｎゲート電極に接続された第１入力配線と、
    前記第２Ｐチャネル型ＦＥＴの第２Ｐゲート電極および前記第２Ｎチャネル型ＦＥＴの第２Ｎゲート電極に接続された第２入力配線と、
    からなる、２入力ＮＡＮＤ回路を含み、
    主面を有する半導体基板と、
    前記半導体基板の前記主面上に形成された素子分離膜と、
    前記素子分離膜を貫通して、前記半導体基板の前記主面から突出し、平面視にて、第１方向に延在する第１半導体層と、
    前記第１半導体層上に第１ゲート絶縁膜を介して配置され、前記第１方向に直交する第２方向に延在する前記第１Ｐゲート電極および前記第２Ｐゲート電極と、
    前記第１方向において、前記第１Ｐゲート電極と前記第２Ｐゲート電極との間に配置され、前記第２方向に延在し、前記出力配線に接続された第１ローカル配線と、
    前記第１方向において、前記第１Ｐゲート電極に対して、前記第１ローカル配線の反対側に配置され、前記第１半導体層と交差して、前記第２方向に延在し、前記第１電源電位配線に接続された第２ローカル配線と、
    前記第１方向において、前記第２Ｐゲート電極に対して、前記第１ローカル配線の反対側に配置され、前記第１半導体層と交差して、前記第２方向に延在し、前記第１電源電位配線に接続された第３ローカル配線と、
    前記第１方向において、前記第３ローカル配線に対して、前記第２Ｐゲート電極の反対側に配置され、前記第１半導体層と交差して、前記第２方向に延在し、前記第１半導体層上に第２ゲート絶縁膜を介して配置されたダミーゲート電極と、
    前記第１方向において、前記ダミーゲート電極に対して、前記第３ローカル配線の反対側に配置され、前記第１半導体層と交差して、前記第２方向に延在する第４ローカル配線と、
    前記半導体基板の前記主面上に形成され、前記第１Ｐゲート電極、前記第２Ｐゲート電極および前記ダミーゲート電極を覆い、前記第４ローカル配線の側壁に接する第１層間絶縁膜と、
    前記第１層間絶縁膜上に配置された第２層間絶縁膜と、
    前記第４ローカル配線に接続され、前記第２層間絶縁膜上に配置された第１配線と、
    を有し、
    前記ダミーゲート電極は、前記２入力ＮＡＮＤ回路とは電気的に独立であり、フローティング電位となっている、半導体装置。
  17. 請求項１６に記載の半導体装置において、
    前記第４ローカル配線は、前記２入力ＮＡＮＤ回路とは電気的に独立であり、フローティング電位となっている、半導体装置。
  18. 請求項１６に記載の半導体装置において、
    さらに、
    平面視にて、前記第２層間絶縁膜にその周囲を囲まれ、前記第４ローカル配線と前記第１配線とを接続するプラグ電極、
    を有する、半導体装置。
  19. 請求項１６に記載の半導体装置において、
    前記第１方向において、前記第１Ｐゲート電極と前記第２Ｐゲート電極との第１間隔は、前記第２Ｐゲート電極と前記ダミーゲート電極との第２間隔と等しい、半導体装置。
  20. 請求項１６に記載の半導体装置において、
    前記第１方向において、前記第３ローカル配線と前記第１ローカル配線との第３間隔は、前記第４ローカル配線と前記第３ローカル配線との第４間隔と等しい、半導体装置。
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