JP2017521949A - セキュアな論理用途のための継続的に充電される分離された電源回路網 - Google Patents

Abstract

回路を外部電源インタフェースから安全に分離するための浮動コア回線網について説明する。コアの分離は、分離されたコア電圧をコアに供給する動的電流制限回路網；およびその動的電流制限回路網によって継続的に再充電される対応するコアのための分離された電源を通して達成される。動的電流制限回路網は、２つの制御ループ、分離された電源に電流を供給するｐ型トランジスタに固定ゲート電圧を供給する１つの制御ループ、および分離された電源から電流を減らすｎ型トランジスタに固定ゲート電圧を供給する別の制御ループを含むことができる。【選択図】図１Ａ

Description

関連出願の相互参照
本出願は、２０１４年７月８日に出願された、米国仮出願第６２／０２１，７８８号の利益を主張する。

暗号化システムを含むセキュアシステムは、暗号攻撃に対して弱い。システム内構成要素（および追加のシステム構成要素さえ）の間で情報を伝達するために使用される秘密の暗号「鍵」および様々な他の回路動作が、セキュア情報属性を推定するための複雑な数学的手段によってだけでなく、システムの電源電流を監視することによっても判断できる。セキュア情報が集積回路電源に漏れるのを防ぐために、セキュアな回路網を操作するために必要なエネルギーの測定可能な表示を阻止するか、または大幅に減衰する方法で、セキュアな論理を分離することが必要である。

セキュアな回路網を操作するために必要なエネルギーは、通常、論理ゲート出力に存在するノード容量を充電または放電する電流インパルスの形である。論理ゲートは、単に、論理ゲートへの入力に応じて、ノードが高電位に（正電源レールに）保持されるか、または低電位に（負電源レールに）保持されるかを決定する。ノードが高電位に保持される場合、正電源からのインパルス電流が供給されて、そのノードにおける容量を高い値まで充電する。ノードが低電位に保持される場合、コンデンサ上に存在する電荷が負電源に放電されて、電流インパルスとして見える。これらの電流インパルスは、攻撃者によって、セキュア情報を推測するために使用され得る。

この概要は、以下の発明を実施するための形態でさらに詳細に説明する、概念の抜粋を簡略な形で紹介するために提供している。この概要は、請求された主題の重要な特徴または本質的特色を識別することを意図しておらず、また請求された主題の範囲を制限するために使用されることも意図していない。

回路を外部電源インタフェースから安全に分離するための浮動コア回線網について説明する。コアの分離は、分離されたコア電圧をコアに供給する動的電流制限回路網；およびその動的電流制限回路網によって継続的に再充電される対応するコアのための分離された電源を通して達成される。コアは外部電源にＤＣで直接接続され得るが、コアは、そのサイドチャネル攻撃に対する脆弱性に関して、外部電源から効果的に分離できる。

継続的に充電される分離された電源システムの高レベル概略図を示す。 継続的に充電される分離された電源システムの回路網を示す。 継続的に充電されるセキュアシステムのシングルエンド等価回路を示す。 代表的なセキュア論理セルを流れる過渡電流を示す。図３Ａは入力信号を示し、図３Ｂは単一のＮＯＴゲートを示し、図３Ｃは出力信号を示す。 代表的なセキュア論理セルを流れる過渡電流を示す。図３Ａは入力信号を示し、図３Ｂは単一のＮＯＴゲートを示し、図３Ｃは出力信号を示す。 代表的なセキュア論理セルを流れる過渡電流を示す。図３Ａは入力信号を示し、図３Ｂは単一のＮＯＴゲートを示し、図３Ｃは出力信号を示す。 電流パルスを伴う予期されるピーク漏洩を示す。 図１のシステムにおける正レールのための制御ループおよび出力デバイス例の概略図を示す。 効率的なバイアスを有する継続的に充電される分離された電源システムの高レベル概略図を示す。 図６のシステムにおける正レールのための制御ループおよび出力デバイス例の概略図を示す。

回路を外部電源インタフェースから安全に分離するための浮動コア回線網について説明する。浮動コア回線網は、特別な充電制御もクロック回路網も必要としない。代わりに、制御回路網が、コアに対してＡＣ（交流）または脈動分離（ｐｕｌｓａｔｉｎｇ ｉｓｏｌａｔｉｏｎ）を提供し、同時に、ＤＣ（直流）成分に対して、コアが外部電源に直接接続される。情報信号は、情報帯域幅対制御ループ帯域幅の比率によって大幅に減衰される

説明する継続的に充電される分離された電源回路網を通して、論理セルのコアおよび他の回路ブロックは、暗号化ブロックなどの「ｃｒｙｐｔｏ」または「ｃｒｙｐｔｏｇｒａｐｈｉｃ」ブロック、認証エンジン、ハードウェア数値計算アクセラレータ、およびコプロセッサを伴う暗号用途を含む、様々な用途のために保護できる。

様々な実装は、セキュア情報を含む電流成分を削減し、デバイス電流漏電から導き出せる回路操作関連情報を削減または遮蔽して、サイドチャネル耐性を向上させて、電力消費量を最小限にできる。

ある実装は、セキュア情報がサイドチャネル解析攻撃を通じて検出されるのを防ぐためにも使用され得る。サイドチャネル攻撃は、暗号アルゴリズムの数理解析または総当たりを通して機密情報を引き出すのとは対照的に、暗号システムの物理的な実装に基づいて機密情報を引き出す攻撃方法を伴う。本明細書で説明するシステムおよび方法によって阻止され得る様々なタイプのサイドチャネル攻撃は、差分電力解析、単純電力解析、漏電電流解析、差分電磁場解析、タイミング解析、熱、音響解析、故障注入および差分故障解析のうちの少なくとも１つを含むが、それらに限定されない。

スマートカード、近距離無線通信（ＮＦＣ）コントローラ（ならびに他の無線通信コントローラおよびプロセッサ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、および特定用途向け集積回路（ＡＳＩＣ）などのハードウェア内の暗号ブロックは、一般に、暗号化または他の暗号化アルゴリズムを実行する論理ブロックから成る。

標準的な論理回路で実装された暗号化ブロック内では、これらの回路内での論理状態の遷移によって、電源（およびアース）ラインが暗号化ブロックに電力供給すると検出可能であり得る電流が発生する。加えて、論理ブロックの低論理状態から高論理状態への遷移は、高から低への遷移とは異なる電力シグネチャを有する。結果として、暗号化ブロックに電力供給している電源ラインを監視することにより、暗号化ブロック内の動作が解読できる。このアプローチは、差分電力解析（ＤＰＡ）と呼ばれる。同様に、論理遷移中の電磁漏洩が、暗号化ブロック内の動作を解読するために監視され得る。かかるサイドチャネル攻撃を使用すると、暗号化されたブロックによって使用される暗号鍵が解読でき、暗号ブロックによって処理されたデータのセキュリティ侵害となる。

本発明の実施形態は、論理ブロックの論理状態遷移が明らかになるのを防ぎながら、最小面積オーバーヘッドを提供できる。さらに、コアの動作中に電力消費が電源ラインから検知されないように、実施形態がコアの動作を分離するだけでなく、本発明のシステムおよび方法は、アースラインから充電が読まれるのも防ぐ。Ｉ／Ｏバスおよび他の信号ラインも、信号ライン上の解読可能な遷移シグネチャを阻止することにより、サイドチャネル攻撃プローブから保護できる。

図１Ａは、継続的に充電される分離された電源システムの高レベル概略図を示す。継続的に充電される分離された電源システムのための動的電流制限回路網、制御回路網１００は、上側の制御ループ１１０および下側の制御ループ１２０の２つの制御ループを含む。上側制御ループ１１０は、上側の２入力増幅器１１２およびｐチャネルトランジスタ１１４を含む。ｐチャネルトランジスタ１１４は、ｐ型の絶縁ゲート電界効果トランジスタ（例えば、ＩＧＦＥＴまたはＭＯＳＦＥＴ）（ＰＭＯＳトランジスタとも呼ばれる）または任意の他の適切なトランジスタであり得る。下側制御ループ１２０は、下側の２入力増幅器１２６およびｎチャネルトランジスタ１２８を含む。ｎチャネルトランジスタ１２８は、ｎ型のＩＧＦＥＴまたはＭＯＳＦＥＴ（ＮＭＯＳトランジスタとも呼ばれる）または任意の他の適切なトランジスタであり得る。

２つの制御ループ１１０および１２０は、分離された電源を継続的に再充電する。ここで、分離された電源は、コンデンサＣｃｏｒｅ １３０によって表され、それは、コンデンサなどの任意の適切な電荷蓄積デバイスであり得、コア自体の内部容量さえ含むか、またはコア自体の内部容量によって完全に実装され得る（それによりコア１４０の容量を表す）。実際には、コンデンサ１３０は、ディスクリートコンデンサ、金属−絶縁体−金属コンデンサ、金属−酸化物−半導体コンデンサ、コアの寄生容量、それらの組合せ、または非常に多数のそれらの任意の１つ以上から形成された電荷蓄積デバイスによって実装され得る。

動的電流制限回路網１００の継続的に充電される分離された電源システムおよびコンデンサ１３０は、分離されたコア電圧（Ｖｃｏｒｅ）をコア１４０に供給する。コア１４０は、任意の所望の方法で構成された論理ゲートのセットを含むことができる。コア１４０は、１つ以上の完全な回路および／または回路のサブセットを、１つ以上のセルの形（例えば、図１Ｂに示すように、多重回路（複数可）すなわちセル１４０Ａおよび１４０Ｂ；または１つの回路、セルのグループ、すなわちセル１４０Ｃ）で含むことができる。

図１Ｂに示すような、所与の統合実現において分離されたコア電圧（Ｖｃｏｒｅ）を供給するいくつかの制御回路網１００があり得る。図１Ｂは、継続的に充電される分離された電源システムの回路網を示す。図１Ｂに示すように、制御回路網１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ（など）および対応するコンデンサＣｃｏｒｅ０、Ｃｃｏｒｅ１、Ｃｃｏｒｅ２、Ｃｃｏｒｅ３（など）が、統合論理全体に分散されて、１つ以上の回路および／またはセル１４０Ａ、１４０Ｂ、１４０Ｃ（など）の対応する「コア」に電力供給し得る。個々の制御ループ（個々のループ領域）に接続されたそれらの論理ゲートに対してエネルギーを供給するように複数の制御ループが配置できる。例えば、制御回路網１００Ａは、接続された回路またはセル（複数可）１４０Ａおよび１４０Ｂにエネルギーを供給する第１の上側制御ループ１１０Ａおよび第１の下側制御ループ１２０Ａを含み；制御回路網１００Ｂは、接続された回路またはセル（複数可）１４０Ｃにエネルギーを供給する第２の上側制御ループ１１０Ｂおよび第２の下側制御ループ１２０Ｂを含む。信号は、領域間を通過し得るが、各領域は局所的に供給される。

図１Ａを再度参照すると、コンデンサ１３０は、コア１４０の論理セルブロック内でノード電流を充電および放電するために必要な過渡電流インパルスを供給する。コンデンサ１３０は、２つの別個の制御ループ１１０、１２０により、正および負レール（例えば、外部Ｖｄｄおよび外部Ｖｓｓ）の両方から分離されている論理電源を提供する。（２つの制御ループの）制御回路網１００は、コンデンサ１３０が、コア１４０内の論理セル（複数可）の論理演算に起因して失われた充電を補充するために継続的に再充電されることを確実にする。（ＰＭＯＳトランジスタであり得る）トランジスタ１１４および（ＮＭＯＳトランジスタであり得る）トランジスタ１２８は、コンデンサ１３０が（コア電圧Ｖｃｏｒｅを生成するために）継続的に充電される手段を提供する。上側コントローラ１１０の上側の２入力増幅器１１２へのフィードバックループ１５１は、Ｖｃｏｒｅが、入力電圧基準（Ｖｒｅｆｈ）に等しい定常状態値に達することを確実にする。

多くの実装では、論理電流インパルスは非常に短時間で生じるので、ＡＣの観点から、過渡電流（Ｉｏ）の大部分がコンデンサ１３０（Ｃｃｏｒｅ）によって供給され、電源（Ｖｄｄ）によって供給される電流（すなわち、Ｉｌｅａｋ）は非常に小さいので、実際上観測できない。「一定」電流（Ｉｆｉｘｅｄ）は、制御ループ１１０の安定性を確実にするために零入力電流が常に流れることを確実にする。

前述のように、Ｉｏは、論理演算中に生じる、Ｃｃｏｒｅ １３０によって供給される、インパルス電流源を表す。（等価抵抗Ｒｅｑを提供する）トランジスタ１１４を流れる電流は、その結果、過渡電流をサポートする際に失われた充電を補充するが、元の電流インパルスＩｏよりもはるかに少ないレートおよび振幅においてである。レートは、Ｒｅｑ×Ｃｃｏｒｅの積によって定義される制御ループの帯域幅によって決定される。Ｉｌｅａｋは、過渡インパルス（Ｉｏ）中に生じる、電源供給端子に存在する残留電流である。

情報インパルスの減衰を定量化することが可能である。回路網１００のシングルエンド等価回路が図２に示されている。図２を参照すると、コントローラ（例えば、上側の制御ループ制御回路網２１０の２入力増幅器２１２）は、ゲート電圧Ｖｇをｐチャネルトランジスタ２１４に供給し、ｐチャネルトランジスタ２１４は、その結果として、値Ｒｅｑの供給に対する等価抵抗を有する。コントローラへのフィードバックループ２５１は、コア電圧（Ｖｃｏｒｅ）が、入力電圧基準Ｖｒｅｆに等しい定常状態値に達することを確実にする。図１Ａの一定電流Ｉｆｉｘｅｄが、シングルエンド等価回路網内にＩｂとして示されている。図１Ａに関して前述したように、過渡電流Ｉｏに起因して電源に存在する信号エネルギーを判定することにより、情報漏洩を定量化することが可能である。過渡電流Ｉｏは、図３Ｂに示すように、単一ゲート、インバータ３００を有するコアを検討することにより判定され得る。ここで、図３Ａに示すように、Ｖｃｏｒｅからアースに切り替える入力Ｖｉｎを用いて、インバータ３００は、図３Ｃに示すように、τ秒のゲート遅延内に状態を（例えば、アースからＶｃｏｒｅへ）変更すると仮定する。インバータ３００はアースとＶｃｏｒｅとの間で切り替えるので、電流Ｉｏは（図３Ｂに示すように）式１で与えられる通りであり得る：

ここで、Ｖｃｏｒｅは、制御ループ２１０によって強制される通り、Ｖｒｅｆに等しいと仮定する。Ｉｏは論理ブロック内のゲート数によってスケーリングされ得ることに留意されたい。

図２の分析から、容量性負荷がアースからＶｄｄ（Ｖｒｅｆ）に切り替えると、式２で与えられるように、電源端子で可視の漏電電流が得られる：

漏洩エネルギーＥ_ｆが、その結果として、式３によって与えられる：

式中、

は、制御回路網のループ帯域幅である。

当初の情報漏洩Ｅ_ｉは、式１から容易に判断でき、式４として与えられる：

幅τのパルスは、ｆｅｑ＝１／（τπ）によって与えられる等価帯域幅を有する。式４におけるこの関係を使用すると、出力エネルギー（式３）対入力エネルギー（式４）の比率により、式５によって与えられる漏洩利得（ｌｅａｋａｇｅ ｇａｉｎ）の量が得られる：

ループ帯域幅が電流インパルス帯域幅よりも小さくなる場合、漏洩利得Ｇは、任意に小さくできる。これは、今日の技術に特有な極めて小さいゲート遅延に起因して達成できる。また、この結果は、動作周波数とは無関係であり、論理ゲートの遷移時間によってのみ決まることにも留意すべきである。制御回路網ｆｌｏｏｐのループ帯域幅は、ＲｅｑおよびＣｃｏｒｅによって制御され、それらは従って任意の特定の用途に対する設計変数になる。

図４は、電流パルスをもつ予期されるピーク漏洩を示す。図４のグラフでは、典型的な６５ｎｍの論理ゲートに対するプロセスパラメータを有する、持続期間１４０ｐｓの電流インパルスに対するシステムの応答が示されている。ここで、コア容量がゲート負荷容量の約３倍の場合、５０の倍数の漏洩減衰が得られる。コア容量を増やすことによって、より大きな減衰が可能である。インパルスは、振幅が大幅に減少し、時間とともに広がって、検出が困難になることに留意されたい。

図５は、図１Ａのシステムにおける正レールのための制御ループおよび出力デバイス例（例えば、トランジスタ１１４）の概略図を示す。図５の概略図は、２入力増幅器１１２を含めて、図１Ａに示す上側の制御ループ１１０のＣＭＯＳデバイスレベル実装および、本明細書でＰＭＯＳトランジスタＰ５として実装されるトランジスタ１１４の出力デバイスを示す。デバイスＮ１およびＮ２は、Ｐ１、Ｐ２、Ｐ３およびＰ４によって形成されるカスコード配置を駆動する差動ペアを形成する。デバイスＮ３およびＮ４は、出力デバイスＰ５のゲートを駆動する能動負荷を形成する。コンデンサＣＣおよび差動ペアの相互コンダクタンスは、システム全体の安定性を確実にする補償回路網を提供する。

この実装における残りのデバイスは、幅広い動作範囲を確実にするために、様々なバイアス電流および電圧を供給する。ＶｒｅｆがＶＩＮ＋に印加されて、ループの出力をこの値に強制する。デバイスＮ７およびＮ８はバイアス電流を供給して、最小限の負荷条件下で、増幅器の安定性を確実にする。図示していないが、補足的な増幅器（図１Ａにおける下側の増幅器１１４）は、図５のそれと設計が同一であり得るが、当業者に良く知られているように、デバイスおよび電源の極性が逆になっている。例えば、入力差動ペアは、能動負荷がｎチャネルデバイスを介してＶＳＳに接続されているｐチャネルデバイスから成り得る。

代替設計が図６に示されており、それは、効率的なバイアスを有する継続的に充電される分離された電源システムの高レベル概略図を示す。図６を参照すると、コア６４０に対する継続的に充電される分離された電源システムは、図１Ａに関して説明したものなど、上側の２入力増幅器６１２およびｐチャネルデバイス６１４を有する上側の制御ループ６１０；および下側の２入力増幅器６２６およびｎチャネルデバイス６２８を有する下側の制御ループ６２０を備えた制御回路網６００を含むことができる。加えて、２つの制御ループ６１０および６２０は、コンデンサ（Ｃｃｏｒｅ）６３０によって表される分離された電源を継続的に再充電する。しかし、図１Ａの実装とは異なり、図６に示す設計は、（制御ループ６１０および６２０の出力における）分離された正と負レールとの間に抵抗Ｒｂｉａｓ ６５０を含む。加えて、トランジスタ６１４および６２８のために結合コンデンサＣＣを含めることができる。これらのコンデンサは、図１Ａに示す実装にも含まれ得る。図７は、図６のシステムにおける正レールのための制御ループおよび出力デバイス例の概略図を示す。この場合、ｐチャネルデバイス６１４に対するＰＭＯＳデバイスは、図５におけるＰ５と同じデバイスである（他の類似のデバイスがそれに応じてラベル付けされる）。図７に示すように、ＰＭＯＳデバイスＰ５のドレインは、今、補足的なＮＭＯＳデバイス（図７には示さない）にＲｂｉａｓを通して接続されており、従って、図５におけるバイアス電流デバイスＮ７およびＮ８（および下側の増幅器に対する対応する補足的なバイアスデバイス）を不要にする。

駆動された論理ブロックの平均スイッチング電流に基づき、ＰＭＯＳ、ＮＭＯＳ、およびＣｃｏｒｅのサイズが、十分なコア充電を確実にするために適切に設定される必要がある。論理ブロックが静的である場合、ループの安定性を維持するために、零入力電流（ＩＱ）も出力デバイス（ＰＭＯＳ、ＮＭＯＳ）内で維持される必要がある。さらに、ＩＱの値は、安定性を維持するために、Ｃｃｏｒｅが増加するにつれて増加する必要がある。

ＩＱを設定するための効率的な方法は、（図６に示すように）出力ドレインノード間に抵抗（Ｒｂｉａｓ）を設置することである。ＩＱは、その結果、（ＶＨ＿ｌｏｇｉｃ−ＶＬ＿ｌｏｇｉｃ）／Ｒｂｉａｓに等しい。この方法を用いると、（２入力増幅器６１２および６２６に対する）２入力増幅器設計は固定されたままで、出力部構成要素だけが、駆動された論理ブロックのサイズおよび速度に基づきスケーリングされる。これは、図５における事例のように、Ｃｃｏｒｅが変動するにつれて出力段内のバイアス電流が変動する必要性を取り除く、さらに単純な物理的実装となる。

ループ帯域幅（制御ループの動作速度）は、設計中に（情報）漏洩要件を満たすように選択され得る。ＲｅｑおよびＣｃｏｒｅの絶対値も動作速度に基づいて選択できる。例えば、動作速度が増加すると、コアの十分な充電を達成するために、Ｒｅｑの値が減少され得、ループ帯域幅を維持するために、Ｃｃｏｒｅの値が増加され得る。

説明した技術では、充電制御信号を必要とせず、遅いループ性能（帯域幅）に純粋に依存して、複雑な再分配信号なしでコア充電の継続的な補充を可能にする。

説明した制御回路網は、Ｒｅｑおよび／またはＣｃｏｒｅが適切に選択される限り、事実上任意の動作周波数で任意のコア論理または回路に適している。様々な実装は、無線周波数または５００ＭＨｚ以上（例えば、マイクロ波周波数または恐らくはそれ以上）で動作するものを含め、高周波回路（例えば、コア論理）に適している。様々な実装は、約１０ＭＨｚまたはそれ未満でさえ動作するものを含め、低周波回路にも適している。

本明細書で説明する例および実施形態は、説明のみのためであり、それを踏まえて様々な変更または修正が当業者に示唆されて、本出願の精神および範囲に含まれることを理解すべきである。

主題は、構造的な特徴および／または動作に特有の言語で記述されているが、添付の特許請求の範囲で定義される主題は、上述した特定の特徴または動作に必ずしも制限されないことを理解されたい。むしろ、上述した特定の特徴および動作は、クレームの実施例として開示され、当業者によって認識され得る他の同等の特徴および動作が本特許請求の範囲に含まれることを意図する。

Claims (15)

1. 分離されたコア電圧を対応するコアに供給する動的電流制限回路網と、
   前記動的電流制限回路網によって継続的に再充電される前記対応するコアのための分離された電源と
   を備える、セキュアシステム。
2. 複数の前記対応するコアを形成する集積回路全体にわたって電力を供給するために、前記動的電流制限回路網および分離された電源が複数提供されて分散される、請求項１に記載のセキュアシステム。
3. 前記動的電流制限回路網が、上側レールに対する第１の制御ループおよびｐチャネルトランジスタであって、前記第１の制御ループが前記ｐチャネルトランジスタにゲート電圧を供給し、前記ｐチャネルトランジスタが共通ソース増幅器として接続されて、その出力を前記第１の制御ループの入力にフィードバックし、上側レール電圧を前記対応するコアに供給する、上側レールに対する第１の制御ループおよびｐチャネルトランジスタと、
   下側レールに対する第２の制御ループおよびｎチャネルトランジスタであって、前記第２の制御ループが前記ｎチャネルトランジスタにゲート電圧を供給し、前記ｎチャネルトランジスタが共通ソース増幅器として接続されて、その出力を前記第２の制御ループの入力にフィードバックし、下側レール電圧を前記対応するコアに供給する、下側レールに対する第２の制御ループおよびｎチャネルトランジスタと
   を含む、請求項１または請求項２に記載のセキュアシステム。
4. 前記第１の制御ループが第１の２入力増幅器を含み、前記第１の２入力増幅器の前記２つの入力のうちの一方が、上側基準電圧を受信し、前記ｐチャネルトランジスタが前記共通ソース増幅器として接続されて、その出力を前記第１の２入力増幅器の前記２つの入力のうちの他方にフィードバックし、
   前記第２の制御ループが第２の２入力増幅器を含み、前記第２の２入力増幅器の前記２つの入力のうちの一方が、下側基準電圧を受信し、前記ｎチャネルトランジスタが前記共通ソース増幅器として接続されて、その出力を前記第２の２入力増幅器の前記２つの入力のうちの他方にフィードバックする、
   請求項３に記載のセキュアシステム。
5. 前記分離された電源が、電荷蓄積デバイスを含み、前記ｐチャネルトランジスタの前記共通ソース増幅器出力が前記電荷蓄積デバイスの１つのノードで接続され、前記ｎチャネルトランジスタの前記共通ソース増幅器出力が前記電荷蓄積デバイスの他のノードで接続される、請求項３または請求項４に記載のセキュアシステム。
6. 前記電荷蓄積デバイスと並行してバイアス抵抗をさらに含み、前記バイアス抵抗が前記第１の２入力増幅器および前記第２の２入力増幅器をバイアスするための値を有する、請求項５に記載のセキュアシステム。
7. 前記分離された電源が電荷蓄積デバイスである、請求項１〜請求項４のいずれかに記載のセキュアシステム。
8. 前記電荷蓄積デバイスが、ディスクリートコンデンサ、金属−絶縁体−金属コンデンサ、金属−酸化物−半導体コンデンサ、および前記コアの寄生容量、のうちの少なくとも１つである、請求項７に記載のセキュアシステム。
9. 前記対応するコアの動作周波数が５００ＭＨｚ以上である、請求項１〜請求項８のいずれかに記載のセキュアシステム。
10. 前記対応するコアの動作周波数が約１０ＭＨｚ〜数十ＭＨｚである、請求項１〜請求項８のいずれかに記載のセキュアシステム。
11. 差分電力解析、単純電力解析、漏電電流解析、差分電磁場解析、タイミング解析、熱、音響解析、故障注入および差分故障解析から成るグループからの少なくとも１つのサイドチャネル攻撃から保護する方法であって、
    動的電流制限回路網および対応するコアに対する分離された電源を含むセキュアシステムを提供することと、
    前記動的電流制限回路網を操作して、前記分離された電源を継続的に再充電し、分離されたコア電圧を前記対応するコアに提供することと
    を含む、方法。
12. 複数の前記対応するコアを形成する集積回路全体にわたって電力を供給するために、前記動的電流制限回路網および前記分離された電源が複数提供されて分散され、
    前記複数の動的電流制限回路網を操作して、前記複数の分離された電源を継続的に再充電し、対応する分離されたコア電圧を前記複数の前記対応するコアに供給すること
    をさらに含む、請求項１１に記載の方法。
13. 前記動的電流制限回路網が、第１の制御ループおよびその出力を前記第１の制御ループの入力にフィードバックする共通ソース増幅器として接続されたｐチャネルトランジスタ；ならびに第２の制御ループおよびその出力を前記第２の制御ループの入力にフィードバックする共通ソース増幅器として接続されたｎチャネルトランジスタを含み、
    前記動的電流制限回路網を操作して、前記分離された電源を継続的に再充電し、前記分離されたコア電圧を前記対応するコアに供給することが、
    外部上側レール電圧を前記ｐチャネルトランジスタのソースに供給することと、
    外部下側レール電圧を前記ｎチャネルトランジスタのソースに供給することと、
    上側基準電圧を前記第１の制御ループの別の入力に供給することと、
    下側基準電圧を前記第２の制御ループの別の入力に供給することと、
    前記第１の制御ループを使用して、第１のゲート電圧を前記ｐチャネルトランジスタに供給し、前記ｐチャネルトランジスタの出力において、上側レール電圧を前記対応するコアに供給することと、
    前記第２の制御ループを使用して、第２のゲート電圧を前記ｎチャネルトランジスタに供給し、前記ｎチャネルトランジスタの出力において、下側レール電圧を前記対応するコアに供給することと
    を含む、請求項１１または請求項１２に記載の方法。
14. 前記分離されたコア電圧を使用して前記対応するコアを操作することをさらに含む、請求項１３に記載の方法。
15. 前記ｐチャネルトランジスタ、前記ｎチャネルトランジスタのサイズ、および前記分離された電源の容量を前記対応するコアの平均スイッチング電流に基づいて設定すること
    をさらに含む、請求項１３または請求項１４に記載の方法。

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